lib/Target/ARM/NEONPreAllocPass.cpp

   1 //===-- NEONPreAllocPass.cpp - Allocate adjacent NEON registers--*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #define DEBUG_TYPE "neon-prealloc"
  11 #include "ARM.h"
  12 #include "ARMInstrInfo.h"
  13 #include "llvm/CodeGen/MachineInstr.h"
  14 #include "llvm/CodeGen/MachineInstrBuilder.h"
  15 #include "llvm/CodeGen/MachineFunctionPass.h"
  16 using namespace llvm;
  17
  18 namespace {
  19   class VISIBILITY_HIDDEN NEONPreAllocPass : public MachineFunctionPass {
  20     const TargetInstrInfo *TII;
  21
  22   public:
  23     static char ID;
  24     NEONPreAllocPass() : MachineFunctionPass(&ID) {}
  25
  26     virtual bool runOnMachineFunction(MachineFunction &MF);
  27
  28     virtual const char *getPassName() const {
  29       return "NEON register pre-allocation pass";
  30     }
  31
  32   private:
  33     bool PreAllocNEONRegisters(MachineBasicBlock &MBB);
  34   };
  35
  36   char NEONPreAllocPass::ID = 0;
  37 }
  38
  39 static bool isNEONMultiRegOp(int Opcode, unsigned &FirstOpnd, unsigned &NumRegs,
  40                              unsigned &Offset, unsigned &Stride) {
  41   // Default to unit stride with no offset.
  42   Stride = 1;
  43   Offset = 0;
  44
  45   switch (Opcode) {
  46   default:
  47     break;
  48
  49   case ARM::VLD2d8:
  50   case ARM::VLD2d16:
  51   case ARM::VLD2d32:
  52   case ARM::VLD2d64:
  53   case ARM::VLD2LNd8:
  54   case ARM::VLD2LNd16:
  55   case ARM::VLD2LNd32:
  56     FirstOpnd = 0;
  57     NumRegs = 2;
  58     return true;
  59
  60   case ARM::VLD2q8:
  61   case ARM::VLD2q16:
  62   case ARM::VLD2q32:
  63     FirstOpnd = 0;
  64     NumRegs = 4;
  65     return true;
  66
  67   case ARM::VLD3d8:
  68   case ARM::VLD3d16:
  69   case ARM::VLD3d32:
  70   case ARM::VLD3d64:
  71   case ARM::VLD3LNd8:
  72   case ARM::VLD3LNd16:
  73   case ARM::VLD3LNd32:
  74     FirstOpnd = 0;
  75     NumRegs = 3;
  76     return true;
  77
  78   case ARM::VLD3q8a:
  79   case ARM::VLD3q16a:
  80   case ARM::VLD3q32a:
  81     FirstOpnd = 0;
  82     NumRegs = 3;
  83     Offset = 0;
  84     Stride = 2;
  85     return true;
  86
  87   case ARM::VLD3q8b:
  88   case ARM::VLD3q16b:
  89   case ARM::VLD3q32b:
  90     FirstOpnd = 0;
  91     NumRegs = 3;
  92     Offset = 1;
  93     Stride = 2;
  94     return true;
  95
  96   case ARM::VLD4d8:
  97   case ARM::VLD4d16:
  98   case ARM::VLD4d32:
  99   case ARM::VLD4LNd8:
 100   case ARM::VLD4LNd16:
 101   case ARM::VLD4LNd32:
 102     FirstOpnd = 0;
 103     NumRegs = 4;
 104     return true;
 105
 106   case ARM::VLD4q8a:
 107   case ARM::VLD4q16a:
 108   case ARM::VLD4q32a:
 109     FirstOpnd = 0;
 110     NumRegs = 4;
 111     Offset = 0;
 112     Stride = 2;
 113     return true;
 114
 115   case ARM::VLD4q8b:
 116   case ARM::VLD4q16b:
 117   case ARM::VLD4q32b:
 118     FirstOpnd = 0;
 119     NumRegs = 4;
 120     Offset = 1;
 121     Stride = 2;
 122     return true;
 123
 124   case ARM::VST2d8:
 125   case ARM::VST2d16:
 126   case ARM::VST2d32:
 127   case ARM::VST2LNd8:
 128   case ARM::VST2LNd16:
 129   case ARM::VST2LNd32:
 130     FirstOpnd = 3;
 131     NumRegs = 2;
 132     return true;
 133
 134   case ARM::VST2q8:
 135   case ARM::VST2q16:
 136   case ARM::VST2q32:
 137     FirstOpnd = 3;
 138     NumRegs = 4;
 139     return true;
 140
 141   case ARM::VST3d8:
 142   case ARM::VST3d16:
 143   case ARM::VST3d32:
 144   case ARM::VST3LNd8:
 145   case ARM::VST3LNd16:
 146   case ARM::VST3LNd32:
 147     FirstOpnd = 3;
 148     NumRegs = 3;
 149     return true;
 150
 151   case ARM::VST3q8a:
 152   case ARM::VST3q16a:
 153   case ARM::VST3q32a:
 154     FirstOpnd = 4;
 155     NumRegs = 3;
 156     Offset = 0;
 157     Stride = 2;
 158     return true;
 159
 160   case ARM::VST3q8b:
 161   case ARM::VST3q16b:
 162   case ARM::VST3q32b:
 163     FirstOpnd = 4;
 164     NumRegs = 3;
 165     Offset = 1;
 166     Stride = 2;
 167     return true;
 168
 169   case ARM::VST4d8:
 170   case ARM::VST4d16:
 171   case ARM::VST4d32:
 172   case ARM::VST4LNd8:
 173   case ARM::VST4LNd16:
 174   case ARM::VST4LNd32:
 175     FirstOpnd = 3;
 176     NumRegs = 4;
 177     return true;
 178
 179   case ARM::VST4q8a:
 180   case ARM::VST4q16a:
 181   case ARM::VST4q32a:
 182     FirstOpnd = 4;
 183     NumRegs = 4;
 184     Offset = 0;
 185     Stride = 2;
 186     return true;
 187
 188   case ARM::VST4q8b:
 189   case ARM::VST4q16b:
 190   case ARM::VST4q32b:
 191     FirstOpnd = 4;
 192     NumRegs = 4;
 193     Offset = 1;
 194     Stride = 2;
 195     return true;
 196
 197   case ARM::VTBL2:
 198     FirstOpnd = 1;
 199     NumRegs = 2;
 200     return true;
 201
 202   case ARM::VTBL3:
 203     FirstOpnd = 1;
 204     NumRegs = 3;
 205     return true;
 206
 207   case ARM::VTBL4:
 208     FirstOpnd = 1;
 209     NumRegs = 4;
 210     return true;
 211
 212   case ARM::VTBX2:
 213     FirstOpnd = 2;
 214     NumRegs = 2;
 215     return true;
 216
 217   case ARM::VTBX3:
 218     FirstOpnd = 2;
 219     NumRegs = 3;
 220     return true;
 221
 222   case ARM::VTBX4:
 223     FirstOpnd = 2;
 224     NumRegs = 4;
 225     return true;
 226   }
 227
 228   return false;
 229 }
 230
 231 bool NEONPreAllocPass::PreAllocNEONRegisters(MachineBasicBlock &MBB) {
 232   bool Modified = false;
 233
 234   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
 235   for (; MBBI != E; ++MBBI) {
 236     MachineInstr *MI = &*MBBI;
 237     unsigned FirstOpnd, NumRegs, Offset, Stride;
 238     if (!isNEONMultiRegOp(MI->getOpcode(), FirstOpnd, NumRegs, Offset, Stride))
 239       continue;
 240
 241     MachineBasicBlock::iterator NextI = next(MBBI);
 242     for (unsigned R = 0; R < NumRegs; ++R) {
 243       MachineOperand &MO = MI->getOperand(FirstOpnd + R);
 244       assert(MO.isReg() && MO.getSubReg() == 0 && "unexpected operand");
 245       unsigned VirtReg = MO.getReg();
 246       assert(TargetRegisterInfo::isVirtualRegister(VirtReg) &&
 247              "expected a virtual register");
 248
 249       // For now, just assign a fixed set of adjacent registers.
 250       // This leaves plenty of room for future improvements.
 251       static const unsigned NEONDRegs[] = {
 252         ARM::D0, ARM::D1, ARM::D2, ARM::D3,
 253         ARM::D4, ARM::D5, ARM::D6, ARM::D7
 254       };
 255       MO.setReg(NEONDRegs[Offset + R * Stride]);
 256
 257       if (MO.isUse()) {
 258         // Insert a copy from VirtReg.
 259         TII->copyRegToReg(MBB, MBBI, MO.getReg(), VirtReg,
 260                           ARM::DPRRegisterClass, ARM::DPRRegisterClass);
 261         if (MO.isKill()) {
 262           MachineInstr *CopyMI = prior(MBBI);
 263           CopyMI->findRegisterUseOperand(VirtReg)->setIsKill();
 264         }
 265         MO.setIsKill();
 266       } else if (MO.isDef() && !MO.isDead()) {
 267         // Add a copy to VirtReg.
 268         TII->copyRegToReg(MBB, NextI, VirtReg, MO.getReg(),
 269                           ARM::DPRRegisterClass, ARM::DPRRegisterClass);
 270       }
 271     }
 272   }
 273
 274   return Modified;
 275 }
 276
 277 bool NEONPreAllocPass::runOnMachineFunction(MachineFunction &MF) {
 278   TII = MF.getTarget().getInstrInfo();
 279
 280   bool Modified = false;
 281   for (MachineFunction::iterator MFI = MF.begin(), E = MF.end(); MFI != E;
 282        ++MFI) {
 283     MachineBasicBlock &MBB = *MFI;
 284     Modified |= PreAllocNEONRegisters(MBB);
 285   }
 286
 287   return Modified;
 288 }
 289
 290 /// createNEONPreAllocPass - returns an instance of the NEON register
 291 /// pre-allocation pass.
 292 FunctionPass *llvm::createNEONPreAllocPass() {
 293   return new NEONPreAllocPass();
 294 }