lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===- Thumb1RegisterInfo.cpp - Thumb-1 Register Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMSubtarget.h"
  20 #include "Thumb1InstrInfo.h"
  21 #include "Thumb1RegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/LLVMContext.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/Target/TargetFrameLowering.h"
  33 #include "llvm/Target/TargetMachine.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/raw_ostream.h"
  37
  38 namespace llvm {
  39 extern cl::opt<bool> ReuseFrameIndexVals;
  40 }
  41
  42 using namespace llvm;
  43
  44 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMBaseInstrInfo &tii,
  45                                        const ARMSubtarget &sti)
  46   : ARMBaseRegisterInfo(tii, sti) {
  47 }
  48
  49 const TargetRegisterClass *
  50 Thumb1RegisterInfo::getPointerRegClass(unsigned Kind) const {
  51   return ARM::tGPRRegisterClass;
  52 }
  53
  54 /// emitLoadConstPool - Emits a load from constpool to materialize the
  55 /// specified immediate.
  56 void
  57 Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  58                                       MachineBasicBlock::iterator &MBBI,
  59                                       DebugLoc dl,
  60                                       unsigned DestReg, unsigned SubIdx,
  61                                       int Val,
  62                                       ARMCC::CondCodes Pred, unsigned PredReg,
  63                                       unsigned MIFlags) const {
  64   MachineFunction &MF = *MBB.getParent();
  65   MachineConstantPool *ConstantPool = MF.getConstantPool();
  66   const Constant *C = ConstantInt::get(
  67           Type::getInt32Ty(MBB.getParent()->getFunction()->getContext()), Val);
  68   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  69
  70   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRpci))
  71     .addReg(DestReg, getDefRegState(true), SubIdx)
  72     .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg)
  73     .setMIFlags(MIFlags);
  74 }
  75
  76
  77 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
  78 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
  79 /// in a register using mov / mvn sequences or load the immediate from a
  80 /// constpool entry.
  81 static
  82 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
  83                               MachineBasicBlock::iterator &MBBI,
  84                               DebugLoc dl,
  85                               unsigned DestReg, unsigned BaseReg,
  86                               int NumBytes, bool CanChangeCC,
  87                               const TargetInstrInfo &TII,
  88                               const ARMBaseRegisterInfo& MRI,
  89                               unsigned MIFlags = MachineInstr::NoFlags) {
  90     MachineFunction &MF = *MBB.getParent();
  91     bool isHigh = !isARMLowRegister(DestReg) ||
  92                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
  93     bool isSub = false;
  94     // Subtract doesn't have high register version. Load the negative value
  95     // if either base or dest register is a high register. Also, if do not
  96     // issue sub as part of the sequence if condition register is to be
  97     // preserved.
  98     if (NumBytes < 0 && !isHigh && CanChangeCC) {
  99       isSub = true;
 100       NumBytes = -NumBytes;
 101     }
 102     unsigned LdReg = DestReg;
 103     if (DestReg == ARM::SP) {
 104       assert(BaseReg == ARM::SP && "Unexpected!");
 105       LdReg = MF.getRegInfo().createVirtualRegister(ARM::tGPRRegisterClass);
 106     }
 107
 108     if (NumBytes <= 255 && NumBytes >= 0)
 109       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 110         .addImm(NumBytes).setMIFlags(MIFlags);
 111     else if (NumBytes < 0 && NumBytes >= -255) {
 112       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 113         .addImm(NumBytes).setMIFlags(MIFlags);
 114       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 115         .addReg(LdReg, RegState::Kill).setMIFlags(MIFlags);
 116     } else
 117       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes,
 118                             ARMCC::AL, 0, MIFlags);
 119
 120     // Emit add / sub.
 121     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 122     MachineInstrBuilder MIB =
 123       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 124     if (Opc != ARM::tADDhirr)
 125       MIB = AddDefaultT1CC(MIB);
 126     if (DestReg == ARM::SP || isSub)
 127       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 128     else
 129       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 130     AddDefaultPred(MIB);
 131 }
 132
 133 /// calcNumMI - Returns the number of instructions required to materialize
 134 /// the specific add / sub r, c instruction.
 135 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 136                           unsigned NumBits, unsigned Scale) {
 137   unsigned NumMIs = 0;
 138   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 139
 140   if (Opc == ARM::tADDrSPi) {
 141     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 142     Bytes -= ThisVal;
 143     NumMIs++;
 144     NumBits = 8;
 145     Scale = 1;  // Followed by a number of tADDi8.
 146     Chunk = ((1 << NumBits) - 1) * Scale;
 147   }
 148
 149   NumMIs += Bytes / Chunk;
 150   if ((Bytes % Chunk) != 0)
 151     NumMIs++;
 152   if (ExtraOpc)
 153     NumMIs++;
 154   return NumMIs;
 155 }
 156
 157 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 158 /// a destreg = basereg + immediate in Thumb code.
 159 void llvm::emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 160                                      MachineBasicBlock::iterator &MBBI,
 161                                      DebugLoc dl,
 162                                      unsigned DestReg, unsigned BaseReg,
 163                                      int NumBytes, const TargetInstrInfo &TII,
 164                                      const ARMBaseRegisterInfo& MRI,
 165                                      unsigned MIFlags) {
 166   bool isSub = NumBytes < 0;
 167   unsigned Bytes = (unsigned)NumBytes;
 168   if (isSub) Bytes = -NumBytes;
 169   bool isMul4 = (Bytes & 3) == 0;
 170   bool isTwoAddr = false;
 171   bool DstNotEqBase = false;
 172   unsigned NumBits = 1;
 173   unsigned Scale = 1;
 174   int Opc = 0;
 175   int ExtraOpc = 0;
 176   bool NeedCC = false;
 177   bool NeedPred = false;
 178
 179   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 180     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 181     NumBits = 7;
 182     Scale = 4;
 183     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 184     isTwoAddr = true;
 185   } else if (!isSub && BaseReg == ARM::SP) {
 186     // r1 = add sp, 403
 187     // =>
 188     // r1 = add sp, 100 * 4
 189     // r1 = add r1, 3
 190     if (!isMul4) {
 191       Bytes &= ~3;
 192       ExtraOpc = ARM::tADDi3;
 193     }
 194     NumBits = 8;
 195     Scale = 4;
 196     Opc = ARM::tADDrSPi;
 197   } else {
 198     // sp = sub sp, c
 199     // r1 = sub sp, c
 200     // r8 = sub sp, c
 201     if (DestReg != BaseReg)
 202       DstNotEqBase = true;
 203     NumBits = 8;
 204     if (DestReg == ARM::SP) {
 205       Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 206       assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 207       NumBits = 7;
 208       Scale = 4;
 209     } else {
 210       Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 211       NumBits = 8;
 212       NeedPred = NeedCC = true;
 213     }
 214     isTwoAddr = true;
 215   }
 216
 217   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 218   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 219   if (NumMIs > Threshold) {
 220     // This will expand into too many instructions. Load the immediate from a
 221     // constpool entry.
 222     emitThumbRegPlusImmInReg(MBB, MBBI, dl,
 223                              DestReg, BaseReg, NumBytes, true,
 224                              TII, MRI, MIFlags);
 225     return;
 226   }
 227
 228   if (DstNotEqBase) {
 229     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 230       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 231       unsigned Chunk = (1 << 3) - 1;
 232       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 233       Bytes -= ThisVal;
 234       const TargetInstrDesc &TID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 235       const MachineInstrBuilder MIB =
 236         AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg).setMIFlags(MIFlags));
 237       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 238     } else {
 239       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 240         .addReg(BaseReg, RegState::Kill)
 241         .setMIFlags(MIFlags);
 242     }
 243     BaseReg = DestReg;
 244   }
 245
 246   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 247   while (Bytes) {
 248     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 249     Bytes -= ThisVal;
 250     ThisVal /= Scale;
 251     // Build the new tADD / tSUB.
 252     if (isTwoAddr) {
 253       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 254       if (NeedCC)
 255         MIB = AddDefaultT1CC(MIB);
 256       MIB.addReg(DestReg).addImm(ThisVal);
 257       if (NeedPred)
 258         MIB = AddDefaultPred(MIB);
 259       MIB.setMIFlags(MIFlags);
 260     }
 261     else {
 262       bool isKill = BaseReg != ARM::SP;
 263       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 264       if (NeedCC)
 265         MIB = AddDefaultT1CC(MIB);
 266       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 267       if (NeedPred)
 268         MIB = AddDefaultPred(MIB);
 269       MIB.setMIFlags(MIFlags);
 270
 271       BaseReg = DestReg;
 272       if (Opc == ARM::tADDrSPi) {
 273         // r4 = add sp, imm
 274         // r4 = add r4, imm
 275         // ...
 276         NumBits = 8;
 277         Scale = 1;
 278         Chunk = ((1 << NumBits) - 1) * Scale;
 279         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 280         NeedPred = NeedCC = isTwoAddr = true;
 281       }
 282     }
 283   }
 284
 285   if (ExtraOpc) {
 286     const TargetInstrDesc &TID = TII.get(ExtraOpc);
 287     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 288                    .addReg(DestReg, RegState::Kill)
 289                    .addImm(((unsigned)NumBytes) & 3)
 290                    .setMIFlags(MIFlags));
 291   }
 292 }
 293
 294 static void emitSPUpdate(MachineBasicBlock &MBB,
 295                          MachineBasicBlock::iterator &MBBI,
 296                          const TargetInstrInfo &TII, DebugLoc dl,
 297                          const Thumb1RegisterInfo &MRI,
 298                          int NumBytes) {
 299   emitThumbRegPlusImmediate(MBB, MBBI, dl, ARM::SP, ARM::SP, NumBytes, TII,
 300                             MRI);
 301 }
 302
 303 void Thumb1RegisterInfo::
 304 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 305                               MachineBasicBlock::iterator I) const {
 306   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 307
 308   if (!TFI->hasReservedCallFrame(MF)) {
 309     // If we have alloca, convert as follows:
 310     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 311     // ADJCALLSTACKUP   -> add, sp, sp, amount
 312     MachineInstr *Old = I;
 313     DebugLoc dl = Old->getDebugLoc();
 314     unsigned Amount = Old->getOperand(0).getImm();
 315     if (Amount != 0) {
 316       // We need to keep the stack aligned properly.  To do this, we round the
 317       // amount of space needed for the outgoing arguments up to the next
 318       // alignment boundary.
 319       unsigned Align = TFI->getStackAlignment();
 320       Amount = (Amount+Align-1)/Align*Align;
 321
 322       // Replace the pseudo instruction with a new instruction...
 323       unsigned Opc = Old->getOpcode();
 324       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 325         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 326       } else {
 327         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 328         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 329       }
 330     }
 331   }
 332   MBB.erase(I);
 333 }
 334
 335 /// emitThumbConstant - Emit a series of instructions to materialize a
 336 /// constant.
 337 static void emitThumbConstant(MachineBasicBlock &MBB,
 338                               MachineBasicBlock::iterator &MBBI,
 339                               unsigned DestReg, int Imm,
 340                               const TargetInstrInfo &TII,
 341                               const Thumb1RegisterInfo& MRI,
 342                               DebugLoc dl) {
 343   bool isSub = Imm < 0;
 344   if (isSub) Imm = -Imm;
 345
 346   int Chunk = (1 << 8) - 1;
 347   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 348   Imm -= ThisVal;
 349   AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 350                                         DestReg))
 351                  .addImm(ThisVal));
 352   if (Imm > 0)
 353     emitThumbRegPlusImmediate(MBB, MBBI, dl, DestReg, DestReg, Imm, TII, MRI);
 354   if (isSub) {
 355     const TargetInstrDesc &TID = TII.get(ARM::tRSB);
 356     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 357                    .addReg(DestReg, RegState::Kill));
 358   }
 359 }
 360
 361 static void removeOperands(MachineInstr &MI, unsigned i) {
 362   unsigned Op = i;
 363   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 364     MI.RemoveOperand(Op);
 365 }
 366
 367 /// convertToNonSPOpcode - Change the opcode to the non-SP version, because
 368 /// we're replacing the frame index with a non-SP register.
 369 static unsigned convertToNonSPOpcode(unsigned Opcode) {
 370   switch (Opcode) {
 371   case ARM::tLDRspi:
 372   case ARM::tRestore:           // FIXME: Should this opcode be here?
 373     return ARM::tLDRi;
 374
 375   case ARM::tSTRspi:
 376   case ARM::tSpill:             // FIXME: Should this opcode be here?
 377     return ARM::tSTRi;
 378   }
 379
 380   return Opcode;
 381 }
 382
 383 bool Thumb1RegisterInfo::
 384 rewriteFrameIndex(MachineBasicBlock::iterator II, unsigned FrameRegIdx,
 385                   unsigned FrameReg, int &Offset,
 386                   const ARMBaseInstrInfo &TII) const {
 387   MachineInstr &MI = *II;
 388   MachineBasicBlock &MBB = *MI.getParent();
 389   DebugLoc dl = MI.getDebugLoc();
 390   unsigned Opcode = MI.getOpcode();
 391   const TargetInstrDesc &Desc = MI.getDesc();
 392   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 393
 394   if (Opcode == ARM::tADDrSPi) {
 395     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 396
 397     // Can't use tADDrSPi if it's based off the frame pointer.
 398     unsigned NumBits = 0;
 399     unsigned Scale = 1;
 400     if (FrameReg != ARM::SP) {
 401       Opcode = ARM::tADDi3;
 402       MI.setDesc(TII.get(Opcode));
 403       NumBits = 3;
 404     } else {
 405       NumBits = 8;
 406       Scale = 4;
 407       assert((Offset & 3) == 0 &&
 408              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 409     }
 410
 411     unsigned PredReg;
 412     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 413       // Turn it into a move.
 414       MI.setDesc(TII.get(ARM::tMOVgpr2tgpr));
 415       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 416       // Remove offset and remaining explicit predicate operands.
 417       do MI.RemoveOperand(FrameRegIdx+1);
 418       while (MI.getNumOperands() > FrameRegIdx+1 &&
 419              (!MI.getOperand(FrameRegIdx+1).isReg() ||
 420               !MI.getOperand(FrameRegIdx+1).isImm()));
 421       return true;
 422     }
 423
 424     // Common case: small offset, fits into instruction.
 425     unsigned Mask = (1 << NumBits) - 1;
 426     if (((Offset / Scale) & ~Mask) == 0) {
 427       // Replace the FrameIndex with sp / fp
 428       if (Opcode == ARM::tADDi3) {
 429         removeOperands(MI, FrameRegIdx);
 430         MachineInstrBuilder MIB(&MI);
 431         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg)
 432                        .addImm(Offset / Scale));
 433       } else {
 434         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 435         MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset / Scale);
 436       }
 437       return true;
 438     }
 439
 440     unsigned DestReg = MI.getOperand(0).getReg();
 441     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 442     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 443     // MI would expand into a large number of instructions. Don't try to
 444     // simplify the immediate.
 445     if (NumMIs > 2) {
 446       emitThumbRegPlusImmediate(MBB, II, dl, DestReg, FrameReg, Offset, TII,
 447                                 *this);
 448       MBB.erase(II);
 449       return true;
 450     }
 451
 452     if (Offset > 0) {
 453       // Translate r0 = add sp, imm to
 454       // r0 = add sp, 255*4
 455       // r0 = add r0, (imm - 255*4)
 456       if (Opcode == ARM::tADDi3) {
 457         removeOperands(MI, FrameRegIdx);
 458         MachineInstrBuilder MIB(&MI);
 459         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg).addImm(Mask));
 460       } else {
 461         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 462         MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Mask);
 463       }
 464       Offset = (Offset - Mask * Scale);
 465       MachineBasicBlock::iterator NII = llvm::next(II);
 466       emitThumbRegPlusImmediate(MBB, NII, dl, DestReg, DestReg, Offset, TII,
 467                                 *this);
 468     } else {
 469       // Translate r0 = add sp, -imm to
 470       // r0 = -imm (this is then translated into a series of instructons)
 471       // r0 = add r0, sp
 472       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 473
 474       MI.setDesc(TII.get(ARM::tADDhirr));
 475       MI.getOperand(FrameRegIdx).ChangeToRegister(DestReg, false, false, true);
 476       MI.getOperand(FrameRegIdx+1).ChangeToRegister(FrameReg, false);
 477       if (Opcode == ARM::tADDi3) {
 478         MachineInstrBuilder MIB(&MI);
 479         AddDefaultPred(MIB);
 480       }
 481     }
 482     return true;
 483   } else {
 484     if (AddrMode != ARMII::AddrModeT1_s)
 485       llvm_unreachable("Unsupported addressing mode!");
 486
 487     unsigned ImmIdx = FrameRegIdx + 1;
 488     int InstrOffs = MI.getOperand(ImmIdx).getImm();
 489     unsigned NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 490     unsigned Scale = 4;
 491
 492     Offset += InstrOffs * Scale;
 493     assert((Offset & (Scale - 1)) == 0 && "Can't encode this offset!");
 494
 495     // Common case: small offset, fits into instruction.
 496     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 497     int ImmedOffset = Offset / Scale;
 498     unsigned Mask = (1 << NumBits) - 1;
 499
 500     if ((unsigned)Offset <= Mask * Scale) {
 501       // Replace the FrameIndex with the frame register (e.g., sp).
 502       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 503       ImmOp.ChangeToImmediate(ImmedOffset);
 504
 505       // If we're using a register where sp was stored, convert the instruction
 506       // to the non-SP version.
 507       unsigned NewOpc = convertToNonSPOpcode(Opcode);
 508       if (NewOpc != Opcode && FrameReg != ARM::SP)
 509         MI.setDesc(TII.get(NewOpc));
 510
 511       return true;
 512     }
 513
 514     NumBits = 5;
 515     Mask = (1 << NumBits) - 1;
 516
 517     // If this is a thumb spill / restore, we will be using a constpool load to
 518     // materialize the offset.
 519     if (Opcode == ARM::tRestore || Opcode == ARM::tSpill) {
 520       ImmOp.ChangeToImmediate(0);
 521     } else {
 522       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 523       ImmedOffset = ImmedOffset & Mask;
 524       ImmOp.ChangeToImmediate(ImmedOffset);
 525       Offset &= ~(Mask * Scale);
 526     }
 527   }
 528
 529   return Offset == 0;
 530 }
 531
 532 void
 533 Thumb1RegisterInfo::resolveFrameIndex(MachineBasicBlock::iterator I,
 534                                       unsigned BaseReg, int64_t Offset) const {
 535   MachineInstr &MI = *I;
 536   int Off = Offset; // ARM doesn't need the general 64-bit offsets
 537   unsigned i = 0;
 538
 539   while (!MI.getOperand(i).isFI()) {
 540     ++i;
 541     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 542   }
 543   bool Done = false;
 544   Done = rewriteFrameIndex(MI, i, BaseReg, Off, TII);
 545   assert (Done && "Unable to resolve frame index!");
 546 }
 547
 548 /// saveScavengerRegister - Spill the register so it can be used by the
 549 /// register scavenger. Return true.
 550 bool
 551 Thumb1RegisterInfo::saveScavengerRegister(MachineBasicBlock &MBB,
 552                                           MachineBasicBlock::iterator I,
 553                                           MachineBasicBlock::iterator &UseMI,
 554                                           const TargetRegisterClass *RC,
 555                                           unsigned Reg) const {
 556   // Thumb1 can't use the emergency spill slot on the stack because
 557   // ldr/str immediate offsets must be positive, and if we're referencing
 558   // off the frame pointer (if, for example, there are alloca() calls in
 559   // the function, the offset will be negative. Use R12 instead since that's
 560   // a call clobbered register that we know won't be used in Thumb1 mode.
 561   DebugLoc DL;
 562   BuildMI(MBB, I, DL, TII.get(ARM::tMOVtgpr2gpr)).
 563     addReg(ARM::R12, RegState::Define).addReg(Reg, RegState::Kill);
 564
 565   // The UseMI is where we would like to restore the register. If there's
 566   // interference with R12 before then, however, we'll need to restore it
 567   // before that instead and adjust the UseMI.
 568   bool done = false;
 569   for (MachineBasicBlock::iterator II = I; !done && II != UseMI ; ++II) {
 570     if (II->isDebugValue())
 571       continue;
 572     // If this instruction affects R12, adjust our restore point.
 573     for (unsigned i = 0, e = II->getNumOperands(); i != e; ++i) {
 574       const MachineOperand &MO = II->getOperand(i);
 575       if (!MO.isReg() || MO.isUndef() || !MO.getReg() ||
 576           TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 577         continue;
 578       if (MO.getReg() == ARM::R12) {
 579         UseMI = II;
 580         done = true;
 581         break;
 582       }
 583     }
 584   }
 585   // Restore the register from R12
 586   BuildMI(MBB, UseMI, DL, TII.get(ARM::tMOVgpr2tgpr)).
 587     addReg(Reg, RegState::Define).addReg(ARM::R12, RegState::Kill);
 588
 589   return true;
 590 }
 591
 592 void
 593 Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 594                                         int SPAdj, RegScavenger *RS) const {
 595   unsigned VReg = 0;
 596   unsigned i = 0;
 597   MachineInstr &MI = *II;
 598   MachineBasicBlock &MBB = *MI.getParent();
 599   MachineFunction &MF = *MBB.getParent();
 600   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 601   DebugLoc dl = MI.getDebugLoc();
 602
 603   while (!MI.getOperand(i).isFI()) {
 604     ++i;
 605     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 606   }
 607
 608   unsigned FrameReg = ARM::SP;
 609   int FrameIndex = MI.getOperand(i).getIndex();
 610   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 611                MF.getFrameInfo()->getStackSize() + SPAdj;
 612
 613   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 614     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 615   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 616     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 617   else if (MF.getFrameInfo()->hasVarSizedObjects()) {
 618     assert(SPAdj == 0 && MF.getTarget().getFrameLowering()->hasFP(MF) &&
 619            "Unexpected");
 620     // There are alloca()'s in this function, must reference off the frame
 621     // pointer or base pointer instead.
 622     if (!hasBasePointer(MF)) {
 623       FrameReg = getFrameRegister(MF);
 624       Offset -= AFI->getFramePtrSpillOffset();
 625     } else
 626       FrameReg = BasePtr;
 627   }
 628
 629   // Special handling of dbg_value instructions.
 630   if (MI.isDebugValue()) {
 631     MI.getOperand(i).  ChangeToRegister(FrameReg, false /*isDef*/);
 632     MI.getOperand(i+1).ChangeToImmediate(Offset);
 633     return;
 634   }
 635
 636   // Modify MI as necessary to handle as much of 'Offset' as possible
 637   assert(AFI->isThumbFunction() &&
 638          "This eliminateFrameIndex only supports Thumb1!");
 639   if (rewriteFrameIndex(MI, i, FrameReg, Offset, TII))
 640     return;
 641
 642   // If we get here, the immediate doesn't fit into the instruction.  We folded
 643   // as much as possible above, handle the rest, providing a register that is
 644   // SP+LargeImm.
 645   assert(Offset && "This code isn't needed if offset already handled!");
 646
 647   unsigned Opcode = MI.getOpcode();
 648   const TargetInstrDesc &Desc = MI.getDesc();
 649
 650   // Remove predicate first.
 651   int PIdx = MI.findFirstPredOperandIdx();
 652   if (PIdx != -1)
 653     removeOperands(MI, PIdx);
 654
 655   if (Desc.mayLoad()) {
 656     // Use the destination register to materialize sp + offset.
 657     unsigned TmpReg = MI.getOperand(0).getReg();
 658     bool UseRR = false;
 659     if (Opcode == ARM::tRestore) {
 660       if (FrameReg == ARM::SP)
 661         emitThumbRegPlusImmInReg(MBB, II, dl, TmpReg, FrameReg,
 662                                  Offset, false, TII, *this);
 663       else {
 664         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 665         UseRR = true;
 666       }
 667     } else {
 668       emitThumbRegPlusImmediate(MBB, II, dl, TmpReg, FrameReg, Offset, TII,
 669                                 *this);
 670     }
 671
 672     MI.setDesc(TII.get(UseRR ? ARM::tLDRr : ARM::tLDRi));
 673     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 674     if (UseRR)
 675       // Use [reg, reg] addrmode. Replace the immediate operand w/ the frame
 676       // register. The offset is already handled in the vreg value.
 677       MI.getOperand(i+1).ChangeToRegister(FrameReg, false, false, false);
 678   } else if (Desc.mayStore()) {
 679       VReg = MF.getRegInfo().createVirtualRegister(ARM::tGPRRegisterClass);
 680       bool UseRR = false;
 681
 682       if (Opcode == ARM::tSpill) {
 683         if (FrameReg == ARM::SP)
 684           emitThumbRegPlusImmInReg(MBB, II, dl, VReg, FrameReg,
 685                                    Offset, false, TII, *this);
 686         else {
 687           emitLoadConstPool(MBB, II, dl, VReg, 0, Offset);
 688           UseRR = true;
 689         }
 690       } else
 691         emitThumbRegPlusImmediate(MBB, II, dl, VReg, FrameReg, Offset, TII,
 692                                   *this);
 693       MI.setDesc(TII.get(UseRR ? ARM::tSTRr : ARM::tSTRi));
 694       MI.getOperand(i).ChangeToRegister(VReg, false, false, true);
 695       if (UseRR)
 696         // Use [reg, reg] addrmode. Replace the immediate operand w/ the frame
 697         // register. The offset is already handled in the vreg value.
 698         MI.getOperand(i+1).ChangeToRegister(FrameReg, false, false, false);
 699   } else {
 700     assert(false && "Unexpected opcode!");
 701   }
 702
 703   // Add predicate back if it's needed.
 704   if (MI.getDesc().isPredicable()) {
 705     MachineInstrBuilder MIB(&MI);
 706     AddDefaultPred(MIB);
 707   }
 708 }