lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===- Thumb1RegisterInfo.cpp - Thumb-1 Register Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMSubtarget.h"
  20 #include "Thumb1InstrInfo.h"
  21 #include "Thumb1RegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/LLVMContext.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/Target/TargetFrameInfo.h"
  33 #include "llvm/Target/TargetMachine.h"
  34 #include "llvm/ADT/BitVector.h"
  35 #include "llvm/ADT/SmallVector.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Support/raw_ostream.h"
  39
  40 namespace llvm {
  41 extern cl::opt<bool> ReuseFrameIndexVals;
  42 }
  43
  44 using namespace llvm;
  45
  46 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMBaseInstrInfo &tii,
  47                                        const ARMSubtarget &sti)
  48   : ARMBaseRegisterInfo(tii, sti) {
  49 }
  50
  51 /// emitLoadConstPool - Emits a load from constpool to materialize the
  52 /// specified immediate.
  53 void Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  54                                            MachineBasicBlock::iterator &MBBI,
  55                                            DebugLoc dl,
  56                                            unsigned DestReg, unsigned SubIdx,
  57                                            int Val,
  58                                            ARMCC::CondCodes Pred,
  59                                            unsigned PredReg) const {
  60   MachineFunction &MF = *MBB.getParent();
  61   MachineConstantPool *ConstantPool = MF.getConstantPool();
  62   const Constant *C = ConstantInt::get(
  63           Type::getInt32Ty(MBB.getParent()->getFunction()->getContext()), Val);
  64   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  65
  66   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRcp))
  67           .addReg(DestReg, getDefRegState(true), SubIdx)
  68           .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg);
  69 }
  70
  71
  72 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
  73 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
  74 /// in a register using mov / mvn sequences or load the immediate from a
  75 /// constpool entry.
  76 static
  77 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
  78                               MachineBasicBlock::iterator &MBBI,
  79                               unsigned DestReg, unsigned BaseReg,
  80                               int NumBytes, bool CanChangeCC,
  81                               const TargetInstrInfo &TII,
  82                               const ARMBaseRegisterInfo& MRI,
  83                               DebugLoc dl) {
  84     MachineFunction &MF = *MBB.getParent();
  85     bool isHigh = !isARMLowRegister(DestReg) ||
  86                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
  87     bool isSub = false;
  88     // Subtract doesn't have high register version. Load the negative value
  89     // if either base or dest register is a high register. Also, if do not
  90     // issue sub as part of the sequence if condition register is to be
  91     // preserved.
  92     if (NumBytes < 0 && !isHigh && CanChangeCC) {
  93       isSub = true;
  94       NumBytes = -NumBytes;
  95     }
  96     unsigned LdReg = DestReg;
  97     if (DestReg == ARM::SP) {
  98       assert(BaseReg == ARM::SP && "Unexpected!");
  99       LdReg = MF.getRegInfo().createVirtualRegister(ARM::tGPRRegisterClass);
 100     }
 101
 102     if (NumBytes <= 255 && NumBytes >= 0)
 103       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 104         .addImm(NumBytes);
 105     else if (NumBytes < 0 && NumBytes >= -255) {
 106       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 107         .addImm(NumBytes);
 108       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 109         .addReg(LdReg, RegState::Kill);
 110     } else
 111       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes);
 112
 113     // Emit add / sub.
 114     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 115     MachineInstrBuilder MIB =
 116       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 117     if (Opc != ARM::tADDhirr)
 118       MIB = AddDefaultT1CC(MIB);
 119     if (DestReg == ARM::SP || isSub)
 120       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 121     else
 122       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 123     AddDefaultPred(MIB);
 124 }
 125
 126 /// calcNumMI - Returns the number of instructions required to materialize
 127 /// the specific add / sub r, c instruction.
 128 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 129                           unsigned NumBits, unsigned Scale) {
 130   unsigned NumMIs = 0;
 131   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 132
 133   if (Opc == ARM::tADDrSPi) {
 134     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 135     Bytes -= ThisVal;
 136     NumMIs++;
 137     NumBits = 8;
 138     Scale = 1;  // Followed by a number of tADDi8.
 139     Chunk = ((1 << NumBits) - 1) * Scale;
 140   }
 141
 142   NumMIs += Bytes / Chunk;
 143   if ((Bytes % Chunk) != 0)
 144     NumMIs++;
 145   if (ExtraOpc)
 146     NumMIs++;
 147   return NumMIs;
 148 }
 149
 150 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 151 /// a destreg = basereg + immediate in Thumb code.
 152 void llvm::emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 153                                      MachineBasicBlock::iterator &MBBI,
 154                                      unsigned DestReg, unsigned BaseReg,
 155                                      int NumBytes, const TargetInstrInfo &TII,
 156                                      const ARMBaseRegisterInfo& MRI,
 157                                      DebugLoc dl) {
 158   bool isSub = NumBytes < 0;
 159   unsigned Bytes = (unsigned)NumBytes;
 160   if (isSub) Bytes = -NumBytes;
 161   bool isMul4 = (Bytes & 3) == 0;
 162   bool isTwoAddr = false;
 163   bool DstNotEqBase = false;
 164   unsigned NumBits = 1;
 165   unsigned Scale = 1;
 166   int Opc = 0;
 167   int ExtraOpc = 0;
 168   bool NeedCC = false;
 169   bool NeedPred = false;
 170
 171   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 172     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 173     NumBits = 7;
 174     Scale = 4;
 175     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 176     isTwoAddr = true;
 177   } else if (!isSub && BaseReg == ARM::SP) {
 178     // r1 = add sp, 403
 179     // =>
 180     // r1 = add sp, 100 * 4
 181     // r1 = add r1, 3
 182     if (!isMul4) {
 183       Bytes &= ~3;
 184       ExtraOpc = ARM::tADDi3;
 185     }
 186     NumBits = 8;
 187     Scale = 4;
 188     Opc = ARM::tADDrSPi;
 189   } else {
 190     // sp = sub sp, c
 191     // r1 = sub sp, c
 192     // r8 = sub sp, c
 193     if (DestReg != BaseReg)
 194       DstNotEqBase = true;
 195     NumBits = 8;
 196     if (DestReg == ARM::SP) {
 197       Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 198       assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 199       NumBits = 7;
 200       Scale = 4;
 201     } else {
 202       Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 203       NumBits = 8;
 204       NeedPred = NeedCC = true;
 205     }
 206     isTwoAddr = true;
 207   }
 208
 209   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 210   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 211   if (NumMIs > Threshold) {
 212     // This will expand into too many instructions. Load the immediate from a
 213     // constpool entry.
 214     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 215                              MRI, dl);
 216     return;
 217   }
 218
 219   if (DstNotEqBase) {
 220     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 221       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 222       unsigned Chunk = (1 << 3) - 1;
 223       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 224       Bytes -= ThisVal;
 225       const TargetInstrDesc &TID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 226       const MachineInstrBuilder MIB =
 227         AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg));
 228       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 229     } else {
 230       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 231         .addReg(BaseReg, RegState::Kill);
 232     }
 233     BaseReg = DestReg;
 234   }
 235
 236   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 237   while (Bytes) {
 238     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 239     Bytes -= ThisVal;
 240     ThisVal /= Scale;
 241     // Build the new tADD / tSUB.
 242     if (isTwoAddr) {
 243       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 244       if (NeedCC)
 245         MIB = AddDefaultT1CC(MIB);
 246       MIB .addReg(DestReg).addImm(ThisVal);
 247       if (NeedPred)
 248         MIB = AddDefaultPred(MIB);
 249     }
 250     else {
 251       bool isKill = BaseReg != ARM::SP;
 252       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 253       if (NeedCC)
 254         MIB = AddDefaultT1CC(MIB);
 255       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 256       if (NeedPred)
 257         MIB = AddDefaultPred(MIB);
 258       BaseReg = DestReg;
 259
 260       if (Opc == ARM::tADDrSPi) {
 261         // r4 = add sp, imm
 262         // r4 = add r4, imm
 263         // ...
 264         NumBits = 8;
 265         Scale = 1;
 266         Chunk = ((1 << NumBits) - 1) * Scale;
 267         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 268         NeedPred = NeedCC = isTwoAddr = true;
 269       }
 270     }
 271   }
 272
 273   if (ExtraOpc) {
 274     const TargetInstrDesc &TID = TII.get(ExtraOpc);
 275     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 276                    .addReg(DestReg, RegState::Kill)
 277                    .addImm(((unsigned)NumBytes) & 3));
 278   }
 279 }
 280
 281 static void emitSPUpdate(MachineBasicBlock &MBB,
 282                          MachineBasicBlock::iterator &MBBI,
 283                          const TargetInstrInfo &TII, DebugLoc dl,
 284                          const Thumb1RegisterInfo &MRI,
 285                          int NumBytes) {
 286   emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 287                             MRI, dl);
 288 }
 289
 290 void Thumb1RegisterInfo::
 291 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 292                               MachineBasicBlock::iterator I) const {
 293   const TargetFrameInfo *TFI = MF.getTarget().getFrameInfo();
 294
 295   if (!TFI->hasReservedCallFrame(MF)) {
 296     // If we have alloca, convert as follows:
 297     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 298     // ADJCALLSTACKUP   -> add, sp, sp, amount
 299     MachineInstr *Old = I;
 300     DebugLoc dl = Old->getDebugLoc();
 301     unsigned Amount = Old->getOperand(0).getImm();
 302     if (Amount != 0) {
 303       // We need to keep the stack aligned properly.  To do this, we round the
 304       // amount of space needed for the outgoing arguments up to the next
 305       // alignment boundary.
 306       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 307       Amount = (Amount+Align-1)/Align*Align;
 308
 309       // Replace the pseudo instruction with a new instruction...
 310       unsigned Opc = Old->getOpcode();
 311       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 312         emitSPUpdate(MBB, I, TII, dl, *this, -Amount);
 313       } else {
 314         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 315         emitSPUpdate(MBB, I, TII, dl, *this, Amount);
 316       }
 317     }
 318   }
 319   MBB.erase(I);
 320 }
 321
 322 /// emitThumbConstant - Emit a series of instructions to materialize a
 323 /// constant.
 324 static void emitThumbConstant(MachineBasicBlock &MBB,
 325                               MachineBasicBlock::iterator &MBBI,
 326                               unsigned DestReg, int Imm,
 327                               const TargetInstrInfo &TII,
 328                               const Thumb1RegisterInfo& MRI,
 329                               DebugLoc dl) {
 330   bool isSub = Imm < 0;
 331   if (isSub) Imm = -Imm;
 332
 333   int Chunk = (1 << 8) - 1;
 334   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 335   Imm -= ThisVal;
 336   AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8),
 337                                         DestReg))
 338                  .addImm(ThisVal));
 339   if (Imm > 0)
 340     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 341   if (isSub) {
 342     const TargetInstrDesc &TID = TII.get(ARM::tRSB);
 343     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TID, DestReg))
 344                    .addReg(DestReg, RegState::Kill));
 345   }
 346 }
 347
 348 static void removeOperands(MachineInstr &MI, unsigned i) {
 349   unsigned Op = i;
 350   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 351     MI.RemoveOperand(Op);
 352 }
 353
 354 /// convertToNonSPOpcode - Change the opcode to the non-SP version, because
 355 /// we're replacing the frame index with a non-SP register.
 356 static unsigned convertToNonSPOpcode(unsigned Opcode) {
 357   switch (Opcode) {
 358   case ARM::tLDRspi:
 359     return ARM::tLDRi;
 360
 361   case ARM::tSTRspi:
 362     return ARM::tSTRi;
 363   }
 364
 365   return Opcode;
 366 }
 367
 368 bool Thumb1RegisterInfo::
 369 rewriteFrameIndex(MachineBasicBlock::iterator II, unsigned FrameRegIdx,
 370                   unsigned FrameReg, int &Offset,
 371                   const ARMBaseInstrInfo &TII) const {
 372   MachineInstr &MI = *II;
 373   MachineBasicBlock &MBB = *MI.getParent();
 374   DebugLoc dl = MI.getDebugLoc();
 375   unsigned Opcode = MI.getOpcode();
 376   const TargetInstrDesc &Desc = MI.getDesc();
 377   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 378
 379   if (Opcode == ARM::tADDrSPi) {
 380     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 381
 382     // Can't use tADDrSPi if it's based off the frame pointer.
 383     unsigned NumBits = 0;
 384     unsigned Scale = 1;
 385     if (FrameReg != ARM::SP) {
 386       Opcode = ARM::tADDi3;
 387       MI.setDesc(TII.get(Opcode));
 388       NumBits = 3;
 389     } else {
 390       NumBits = 8;
 391       Scale = 4;
 392       assert((Offset & 3) == 0 &&
 393              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 394     }
 395
 396     unsigned PredReg;
 397     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 398       // Turn it into a move.
 399       MI.setDesc(TII.get(ARM::tMOVgpr2tgpr));
 400       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 401       // Remove offset and remaining explicit predicate operands.
 402       do MI.RemoveOperand(FrameRegIdx+1);
 403       while (MI.getNumOperands() > FrameRegIdx+1 &&
 404              (!MI.getOperand(FrameRegIdx+1).isReg() ||
 405               !MI.getOperand(FrameRegIdx+1).isImm()));
 406       return true;
 407     }
 408
 409     // Common case: small offset, fits into instruction.
 410     unsigned Mask = (1 << NumBits) - 1;
 411     if (((Offset / Scale) & ~Mask) == 0) {
 412       // Replace the FrameIndex with sp / fp
 413       if (Opcode == ARM::tADDi3) {
 414         removeOperands(MI, FrameRegIdx);
 415         MachineInstrBuilder MIB(&MI);
 416         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg)
 417                        .addImm(Offset / Scale));
 418       } else {
 419         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 420         MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset / Scale);
 421       }
 422       return true;
 423     }
 424
 425     unsigned DestReg = MI.getOperand(0).getReg();
 426     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 427     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 428     // MI would expand into a large number of instructions. Don't try to
 429     // simplify the immediate.
 430     if (NumMIs > 2) {
 431       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 432                                 *this, dl);
 433       MBB.erase(II);
 434       return true;
 435     }
 436
 437     if (Offset > 0) {
 438       // Translate r0 = add sp, imm to
 439       // r0 = add sp, 255*4
 440       // r0 = add r0, (imm - 255*4)
 441       if (Opcode == ARM::tADDi3) {
 442         removeOperands(MI, FrameRegIdx);
 443         MachineInstrBuilder MIB(&MI);
 444         AddDefaultPred(AddDefaultT1CC(MIB).addReg(FrameReg).addImm(Mask));
 445       } else {
 446         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 447         MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Mask);
 448       }
 449       Offset = (Offset - Mask * Scale);
 450       MachineBasicBlock::iterator NII = llvm::next(II);
 451       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 452                                 *this, dl);
 453     } else {
 454       // Translate r0 = add sp, -imm to
 455       // r0 = -imm (this is then translated into a series of instructons)
 456       // r0 = add r0, sp
 457       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 458
 459       MI.setDesc(TII.get(ARM::tADDhirr));
 460       MI.getOperand(FrameRegIdx).ChangeToRegister(DestReg, false, false, true);
 461       MI.getOperand(FrameRegIdx+1).ChangeToRegister(FrameReg, false);
 462       if (Opcode == ARM::tADDi3) {
 463         MachineInstrBuilder MIB(&MI);
 464         AddDefaultPred(MIB);
 465       }
 466     }
 467     return true;
 468   } else {
 469     if (AddrMode != ARMII::AddrModeT1_s)
 470       llvm_unreachable("Unsupported addressing mode!");
 471
 472     unsigned ImmIdx = FrameRegIdx + 1;
 473     int InstrOffs = MI.getOperand(ImmIdx).getImm();
 474     unsigned NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 475     unsigned Scale = 4;
 476
 477     Offset += InstrOffs * Scale;
 478     assert((Offset & (Scale - 1)) == 0 && "Can't encode this offset!");
 479
 480     // Common case: small offset, fits into instruction.
 481     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 482     int ImmedOffset = Offset / Scale;
 483     unsigned Mask = (1 << NumBits) - 1;
 484
 485     if ((unsigned)Offset <= Mask * Scale) {
 486       // Replace the FrameIndex with the frame register (e.g., sp).
 487       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 488       ImmOp.ChangeToImmediate(ImmedOffset);
 489
 490       // If we're using a register where sp was stored, convert the instruction
 491       // to the non-SP version.
 492       unsigned NewOpc = convertToNonSPOpcode(Opcode);
 493       if (NewOpc != Opcode && FrameReg != ARM::SP)
 494         MI.setDesc(TII.get(NewOpc));
 495
 496       return true;
 497     }
 498
 499     NumBits = 5;
 500     Mask = (1 << NumBits) - 1;
 501
 502     // If this is a thumb spill / restore, we will be using a constpool load to
 503     // materialize the offset.
 504     if (Opcode == ARM::tRestore || Opcode == ARM::tSpill) {
 505       ImmOp.ChangeToImmediate(0);
 506     } else {
 507       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 508       ImmedOffset = ImmedOffset & Mask;
 509       ImmOp.ChangeToImmediate(ImmedOffset);
 510       Offset &= ~(Mask * Scale);
 511     }
 512   }
 513
 514   return Offset == 0;
 515 }
 516
 517 void
 518 Thumb1RegisterInfo::resolveFrameIndex(MachineBasicBlock::iterator I,
 519                                       unsigned BaseReg, int64_t Offset) const {
 520   MachineInstr &MI = *I;
 521   int Off = Offset; // ARM doesn't need the general 64-bit offsets
 522   unsigned i = 0;
 523
 524   while (!MI.getOperand(i).isFI()) {
 525     ++i;
 526     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 527   }
 528   bool Done = false;
 529   Done = rewriteFrameIndex(MI, i, BaseReg, Off, TII);
 530   assert (Done && "Unable to resolve frame index!");
 531 }
 532
 533 /// saveScavengerRegister - Spill the register so it can be used by the
 534 /// register scavenger. Return true.
 535 bool
 536 Thumb1RegisterInfo::saveScavengerRegister(MachineBasicBlock &MBB,
 537                                           MachineBasicBlock::iterator I,
 538                                           MachineBasicBlock::iterator &UseMI,
 539                                           const TargetRegisterClass *RC,
 540                                           unsigned Reg) const {
 541   // Thumb1 can't use the emergency spill slot on the stack because
 542   // ldr/str immediate offsets must be positive, and if we're referencing
 543   // off the frame pointer (if, for example, there are alloca() calls in
 544   // the function, the offset will be negative. Use R12 instead since that's
 545   // a call clobbered register that we know won't be used in Thumb1 mode.
 546   DebugLoc DL;
 547   BuildMI(MBB, I, DL, TII.get(ARM::tMOVtgpr2gpr)).
 548     addReg(ARM::R12, RegState::Define).addReg(Reg, RegState::Kill);
 549
 550   // The UseMI is where we would like to restore the register. If there's
 551   // interference with R12 before then, however, we'll need to restore it
 552   // before that instead and adjust the UseMI.
 553   bool done = false;
 554   for (MachineBasicBlock::iterator II = I; !done && II != UseMI ; ++II) {
 555     if (II->isDebugValue())
 556       continue;
 557     // If this instruction affects R12, adjust our restore point.
 558     for (unsigned i = 0, e = II->getNumOperands(); i != e; ++i) {
 559       const MachineOperand &MO = II->getOperand(i);
 560       if (!MO.isReg() || MO.isUndef() || !MO.getReg() ||
 561           TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 562         continue;
 563       if (MO.getReg() == ARM::R12) {
 564         UseMI = II;
 565         done = true;
 566         break;
 567       }
 568     }
 569   }
 570   // Restore the register from R12
 571   BuildMI(MBB, UseMI, DL, TII.get(ARM::tMOVgpr2tgpr)).
 572     addReg(Reg, RegState::Define).addReg(ARM::R12, RegState::Kill);
 573
 574   return true;
 575 }
 576
 577 void
 578 Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 579                                         int SPAdj, RegScavenger *RS) const {
 580   unsigned VReg = 0;
 581   unsigned i = 0;
 582   MachineInstr &MI = *II;
 583   MachineBasicBlock &MBB = *MI.getParent();
 584   MachineFunction &MF = *MBB.getParent();
 585   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 586   DebugLoc dl = MI.getDebugLoc();
 587
 588   while (!MI.getOperand(i).isFI()) {
 589     ++i;
 590     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 591   }
 592
 593   unsigned FrameReg = ARM::SP;
 594   int FrameIndex = MI.getOperand(i).getIndex();
 595   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 596                MF.getFrameInfo()->getStackSize() + SPAdj;
 597
 598   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 599     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 600   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 601     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 602   else if (MF.getFrameInfo()->hasVarSizedObjects()) {
 603     assert(SPAdj == 0 && MF.getTarget().getFrameInfo()->hasFP(MF) &&
 604            "Unexpected");
 605     // There are alloca()'s in this function, must reference off the frame
 606     // pointer or base pointer instead.
 607     if (!hasBasePointer(MF)) {
 608       FrameReg = getFrameRegister(MF);
 609       Offset -= AFI->getFramePtrSpillOffset();
 610     } else
 611       FrameReg = BasePtr;
 612   }
 613
 614   // Special handling of dbg_value instructions.
 615   if (MI.isDebugValue()) {
 616     MI.getOperand(i).  ChangeToRegister(FrameReg, false /*isDef*/);
 617     MI.getOperand(i+1).ChangeToImmediate(Offset);
 618     return;
 619   }
 620
 621   // Modify MI as necessary to handle as much of 'Offset' as possible
 622   assert(AFI->isThumbFunction() &&
 623          "This eliminateFrameIndex only supports Thumb1!");
 624   if (rewriteFrameIndex(MI, i, FrameReg, Offset, TII))
 625     return;
 626
 627   // If we get here, the immediate doesn't fit into the instruction.  We folded
 628   // as much as possible above, handle the rest, providing a register that is
 629   // SP+LargeImm.
 630   assert(Offset && "This code isn't needed if offset already handled!");
 631
 632   unsigned Opcode = MI.getOpcode();
 633   const TargetInstrDesc &Desc = MI.getDesc();
 634
 635   // Remove predicate first.
 636   int PIdx = MI.findFirstPredOperandIdx();
 637   if (PIdx != -1)
 638     removeOperands(MI, PIdx);
 639
 640   if (Desc.mayLoad()) {
 641     // Use the destination register to materialize sp + offset.
 642     unsigned TmpReg = MI.getOperand(0).getReg();
 643     bool UseRR = false;
 644     if (Opcode == ARM::tRestore) {
 645       if (FrameReg == ARM::SP)
 646         emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
 647                                  Offset, false, TII, *this, dl);
 648       else {
 649         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 650         UseRR = true;
 651       }
 652     } else {
 653       emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
 654                                 *this, dl);
 655     }
 656
 657     MI.setDesc(TII.get(ARM::tLDRr));
 658     MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
 659     if (UseRR)
 660       // Use [reg, reg] addrmode.
 661       MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 662   } else if (Desc.mayStore()) {
 663       VReg = MF.getRegInfo().createVirtualRegister(ARM::tGPRRegisterClass);
 664       bool UseRR = false;
 665
 666       if (Opcode == ARM::tSpill) {
 667         if (FrameReg == ARM::SP)
 668           emitThumbRegPlusImmInReg(MBB, II, VReg, FrameReg,
 669                                    Offset, false, TII, *this, dl);
 670         else {
 671           emitLoadConstPool(MBB, II, dl, VReg, 0, Offset);
 672           UseRR = true;
 673         }
 674       } else
 675         emitThumbRegPlusImmediate(MBB, II, VReg, FrameReg, Offset, TII,
 676                                   *this, dl);
 677       MI.setDesc(TII.get(ARM::tSTRr));
 678       MI.getOperand(i).ChangeToRegister(VReg, false, false, true);
 679       if (UseRR)  // Use [reg, reg] addrmode.
 680         MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
 681   } else {
 682     assert(false && "Unexpected opcode!");
 683   }
 684
 685   // Add predicate back if it's needed.
 686   if (MI.getDesc().isPredicable()) {
 687     MachineInstrBuilder MIB(&MI);
 688     AddDefaultPred(MIB);
 689   }
 690 }