lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "Thumb2InstrInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/PseudoSourceValue.h"
  24 #include "llvm/ADT/SmallVector.h"
  25 #include "llvm/Support/CommandLine.h"
  26
  27 using namespace llvm;
  28
  29 static cl::opt<bool>
  30 OldT2IfCvt("old-thumb2-ifcvt", cl::Hidden,
  31            cl::desc("Use old-style Thumb2 if-conversion heuristics"),
  32            cl::init(false));
  33
  34 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  35   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  36 }
  37
  38 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  39   // FIXME
  40   return 0;
  41 }
  42
  43 void
  44 Thumb2InstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
  45                                          MachineBasicBlock *NewDest) const {
  46   MachineBasicBlock *MBB = Tail->getParent();
  47   ARMFunctionInfo *AFI = MBB->getParent()->getInfo<ARMFunctionInfo>();
  48   if (!AFI->hasITBlocks()) {
  49     TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  50     return;
  51   }
  52
  53   // If the first instruction of Tail is predicated, we may have to update
  54   // the IT instruction.
  55   unsigned PredReg = 0;
  56   ARMCC::CondCodes CC = llvm::getInstrPredicate(Tail, PredReg);
  57   MachineBasicBlock::iterator MBBI = Tail;
  58   if (CC != ARMCC::AL)
  59     // Expecting at least the t2IT instruction before it.
  60     --MBBI;
  61
  62   // Actually replace the tail.
  63   TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  64
  65   // Fix up IT.
  66   if (CC != ARMCC::AL) {
  67     MachineBasicBlock::iterator E = MBB->begin();
  68     unsigned Count = 4; // At most 4 instructions in an IT block.
  69     while (Count && MBBI != E) {
  70       if (MBBI->isDebugValue()) {
  71         --MBBI;
  72         continue;
  73       }
  74       if (MBBI->getOpcode() == ARM::t2IT) {
  75         unsigned Mask = MBBI->getOperand(1).getImm();
  76         if (Count == 4)
  77           MBBI->eraseFromParent();
  78         else {
  79           unsigned MaskOn = 1 << Count;
  80           unsigned MaskOff = ~(MaskOn - 1);
  81           MBBI->getOperand(1).setImm((Mask & MaskOff) | MaskOn);
  82         }
  83         return;
  84       }
  85       --MBBI;
  86       --Count;
  87     }
  88
  89     // Ctrl flow can reach here if branch folding is run before IT block
  90     // formation pass.
  91   }
  92 }
  93
  94 bool
  95 Thumb2InstrInfo::isLegalToSplitMBBAt(MachineBasicBlock &MBB,
  96                                      MachineBasicBlock::iterator MBBI) const {
  97   while (MBBI->isDebugValue()) {
  98     ++MBBI;
  99     if (MBBI == MBB.end())
 100       return false;
 101   }
 102
 103   unsigned PredReg = 0;
 104   return llvm::getITInstrPredicate(MBBI, PredReg) == ARMCC::AL;
 105 }
 106
 107 void Thumb2InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 108                                   MachineBasicBlock::iterator I, DebugLoc DL,
 109                                   unsigned DestReg, unsigned SrcReg,
 110                                   bool KillSrc) const {
 111   // Handle SPR, DPR, and QPR copies.
 112   if (!ARM::GPRRegClass.contains(DestReg, SrcReg))
 113     return ARMBaseInstrInfo::copyPhysReg(MBB, I, DL, DestReg, SrcReg, KillSrc);
 114
 115   bool tDest = ARM::tGPRRegClass.contains(DestReg);
 116   bool tSrc  = ARM::tGPRRegClass.contains(SrcReg);
 117   unsigned Opc = ARM::tMOVgpr2gpr;
 118   if (tDest && tSrc)
 119     Opc = ARM::tMOVr;
 120   else if (tSrc)
 121     Opc = ARM::tMOVtgpr2gpr;
 122   else if (tDest)
 123     Opc = ARM::tMOVgpr2tgpr;
 124
 125   BuildMI(MBB, I, DL, get(Opc), DestReg)
 126     .addReg(SrcReg, getKillRegState(KillSrc));
 127 }
 128
 129 void Thumb2InstrInfo::
 130 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 131                     unsigned SrcReg, bool isKill, int FI,
 132                     const TargetRegisterClass *RC,
 133                     const TargetRegisterInfo *TRI) const {
 134   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 135       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass) {
 136     DebugLoc DL;
 137     if (I != MBB.end()) DL = I->getDebugLoc();
 138
 139     MachineFunction &MF = *MBB.getParent();
 140     MachineFrameInfo &MFI = *MF.getFrameInfo();
 141     MachineMemOperand *MMO =
 142       MF.getMachineMemOperand(
 143                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 144                               MachineMemOperand::MOStore,
 145                               MFI.getObjectSize(FI),
 146                               MFI.getObjectAlignment(FI));
 147     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
 148                    .addReg(SrcReg, getKillRegState(isKill))
 149                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 150     return;
 151   }
 152
 153   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC, TRI);
 154 }
 155
 156 void Thumb2InstrInfo::
 157 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 158                      unsigned DestReg, int FI,
 159                      const TargetRegisterClass *RC,
 160                      const TargetRegisterInfo *TRI) const {
 161   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 162       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass) {
 163     DebugLoc DL;
 164     if (I != MBB.end()) DL = I->getDebugLoc();
 165
 166     MachineFunction &MF = *MBB.getParent();
 167     MachineFrameInfo &MFI = *MF.getFrameInfo();
 168     MachineMemOperand *MMO =
 169       MF.getMachineMemOperand(
 170                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 171                               MachineMemOperand::MOLoad,
 172                               MFI.getObjectSize(FI),
 173                               MFI.getObjectAlignment(FI));
 174     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 175                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 176     return;
 177   }
 178
 179   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC, TRI);
 180 }
 181
 182 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 183                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 184                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 185                                ARMCC::CondCodes Pred, unsigned PredReg,
 186                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
 187   bool isSub = NumBytes < 0;
 188   if (isSub) NumBytes = -NumBytes;
 189
 190   // If profitable, use a movw or movt to materialize the offset.
 191   // FIXME: Use the scavenger to grab a scratch register.
 192   if (DestReg != ARM::SP && DestReg != BaseReg &&
 193       NumBytes >= 4096 &&
 194       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 195     bool Fits = false;
 196     if (NumBytes < 65536) {
 197       // Use a movw to materialize the 16-bit constant.
 198       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 199         .addImm(NumBytes)
 200         .addImm((unsigned)Pred).addReg(PredReg).setMIFlags(MIFlags);
 201       Fits = true;
 202     } else if ((NumBytes & 0xffff) == 0) {
 203       // Use a movt to materialize the 32-bit constant.
 204       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 205         .addReg(DestReg)
 206         .addImm(NumBytes >> 16)
 207         .addImm((unsigned)Pred).addReg(PredReg).setMIFlags(MIFlags);
 208       Fits = true;
 209     }
 210
 211     if (Fits) {
 212       if (isSub) {
 213         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 214           .addReg(BaseReg, RegState::Kill)
 215           .addReg(DestReg, RegState::Kill)
 216           .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
 217           .setMIFlags(MIFlags);
 218       } else {
 219         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 220           .addReg(DestReg, RegState::Kill)
 221           .addReg(BaseReg, RegState::Kill)
 222           .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
 223           .setMIFlags(MIFlags);
 224       }
 225       return;
 226     }
 227   }
 228
 229   while (NumBytes) {
 230     unsigned ThisVal = NumBytes;
 231     unsigned Opc = 0;
 232     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 233       // mov sp, rn. Note t2MOVr cannot be used.
 234       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr),DestReg)
 235         .addReg(BaseReg).setMIFlags(MIFlags);
 236       BaseReg = ARM::SP;
 237       continue;
 238     }
 239
 240     bool HasCCOut = true;
 241     if (BaseReg == ARM::SP) {
 242       // sub sp, sp, #imm7
 243       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 244         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 245         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 246         // FIXME: Fix Thumb1 immediate encoding.
 247         BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 248           .addReg(BaseReg).addImm(ThisVal/4).setMIFlags(MIFlags);
 249         NumBytes = 0;
 250         continue;
 251       }
 252
 253       // sub rd, sp, so_imm
 254       Opc = isSub ? ARM::t2SUBrSPi : ARM::t2ADDrSPi;
 255       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 256         NumBytes = 0;
 257       } else {
 258         // FIXME: Move this to ARMAddressingModes.h?
 259         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 260         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 261         NumBytes &= ~ThisVal;
 262         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 263                "Bit extraction didn't work?");
 264       }
 265     } else {
 266       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 267       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 268       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 269         NumBytes = 0;
 270       } else if (ThisVal < 4096) {
 271         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 272         HasCCOut = false;
 273         NumBytes = 0;
 274       } else {
 275         // FIXME: Move this to ARMAddressingModes.h?
 276         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 277         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 278         NumBytes &= ~ThisVal;
 279         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 280                "Bit extraction didn't work?");
 281       }
 282     }
 283
 284     // Build the new ADD / SUB.
 285     MachineInstrBuilder MIB =
 286       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 287                      .addReg(BaseReg, RegState::Kill)
 288                      .addImm(ThisVal)).setMIFlags(MIFlags);
 289     if (HasCCOut)
 290       AddDefaultCC(MIB);
 291
 292     BaseReg = DestReg;
 293   }
 294 }
 295
 296 static unsigned
 297 negativeOffsetOpcode(unsigned opcode)
 298 {
 299   switch (opcode) {
 300   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 301   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 302   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 303   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 304   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 305   case ARM::t2STRi12:   return ARM::t2STRi8;
 306   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 307   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 308
 309   case ARM::t2LDRi8:
 310   case ARM::t2LDRHi8:
 311   case ARM::t2LDRBi8:
 312   case ARM::t2LDRSHi8:
 313   case ARM::t2LDRSBi8:
 314   case ARM::t2STRi8:
 315   case ARM::t2STRBi8:
 316   case ARM::t2STRHi8:
 317     return opcode;
 318
 319   default:
 320     break;
 321   }
 322
 323   return 0;
 324 }
 325
 326 static unsigned
 327 positiveOffsetOpcode(unsigned opcode)
 328 {
 329   switch (opcode) {
 330   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 331   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 332   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 333   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 334   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 335   case ARM::t2STRi8:   return ARM::t2STRi12;
 336   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 337   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 338
 339   case ARM::t2LDRi12:
 340   case ARM::t2LDRHi12:
 341   case ARM::t2LDRBi12:
 342   case ARM::t2LDRSHi12:
 343   case ARM::t2LDRSBi12:
 344   case ARM::t2STRi12:
 345   case ARM::t2STRBi12:
 346   case ARM::t2STRHi12:
 347     return opcode;
 348
 349   default:
 350     break;
 351   }
 352
 353   return 0;
 354 }
 355
 356 static unsigned
 357 immediateOffsetOpcode(unsigned opcode)
 358 {
 359   switch (opcode) {
 360   case ARM::t2LDRs:   return ARM::t2LDRi12;
 361   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 362   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 363   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 364   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 365   case ARM::t2STRs:   return ARM::t2STRi12;
 366   case ARM::t2STRBs:  return ARM::t2STRBi12;
 367   case ARM::t2STRHs:  return ARM::t2STRHi12;
 368
 369   case ARM::t2LDRi12:
 370   case ARM::t2LDRHi12:
 371   case ARM::t2LDRBi12:
 372   case ARM::t2LDRSHi12:
 373   case ARM::t2LDRSBi12:
 374   case ARM::t2STRi12:
 375   case ARM::t2STRBi12:
 376   case ARM::t2STRHi12:
 377   case ARM::t2LDRi8:
 378   case ARM::t2LDRHi8:
 379   case ARM::t2LDRBi8:
 380   case ARM::t2LDRSHi8:
 381   case ARM::t2LDRSBi8:
 382   case ARM::t2STRi8:
 383   case ARM::t2STRBi8:
 384   case ARM::t2STRHi8:
 385     return opcode;
 386
 387   default:
 388     break;
 389   }
 390
 391   return 0;
 392 }
 393
 394 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 395                                unsigned FrameReg, int &Offset,
 396                                const ARMBaseInstrInfo &TII) {
 397   unsigned Opcode = MI.getOpcode();
 398   const MCInstrDesc &Desc = MI.getDesc();
 399   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 400   bool isSub = false;
 401
 402   // Memory operands in inline assembly always use AddrModeT2_i12.
 403   if (Opcode == ARM::INLINEASM)
 404     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 405
 406   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 407     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 408
 409     unsigned PredReg;
 410     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 411       // Turn it into a move.
 412       MI.setDesc(TII.get(ARM::tMOVgpr2gpr));
 413       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 414       // Remove offset and remaining explicit predicate operands.
 415       do MI.RemoveOperand(FrameRegIdx+1);
 416       while (MI.getNumOperands() > FrameRegIdx+1 &&
 417              (!MI.getOperand(FrameRegIdx+1).isReg() ||
 418               !MI.getOperand(FrameRegIdx+1).isImm()));
 419       return true;
 420     }
 421
 422     bool isSP = FrameReg == ARM::SP;
 423     bool HasCCOut = Opcode != ARM::t2ADDri12;
 424
 425     if (Offset < 0) {
 426       Offset = -Offset;
 427       isSub = true;
 428       MI.setDesc(TII.get(isSP ? ARM::t2SUBrSPi : ARM::t2SUBri));
 429     } else {
 430       MI.setDesc(TII.get(isSP ? ARM::t2ADDrSPi : ARM::t2ADDri));
 431     }
 432
 433     // Common case: small offset, fits into instruction.
 434     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 435       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 436       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 437       // Add cc_out operand if the original instruction did not have one.
 438       if (!HasCCOut)
 439         MI.addOperand(MachineOperand::CreateReg(0, false));
 440       Offset = 0;
 441       return true;
 442     }
 443     // Another common case: imm12.
 444     if (Offset < 4096 &&
 445         (!HasCCOut || MI.getOperand(MI.getNumOperands()-1).getReg() == 0)) {
 446       unsigned NewOpc = isSP
 447         ? (isSub ? ARM::t2SUBrSPi12 : ARM::t2ADDrSPi12)
 448         : (isSub ? ARM::t2SUBri12   : ARM::t2ADDri12);
 449       MI.setDesc(TII.get(NewOpc));
 450       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 451       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 452       // Remove the cc_out operand.
 453       if (HasCCOut)
 454         MI.RemoveOperand(MI.getNumOperands()-1);
 455       Offset = 0;
 456       return true;
 457     }
 458
 459     // Otherwise, extract 8 adjacent bits from the immediate into this
 460     // t2ADDri/t2SUBri.
 461     unsigned RotAmt = CountLeadingZeros_32(Offset);
 462     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 463
 464     // We will handle these bits from offset, clear them.
 465     Offset &= ~ThisImmVal;
 466
 467     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 468            "Bit extraction didn't work?");
 469     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 470     // Add cc_out operand if the original instruction did not have one.
 471     if (!HasCCOut)
 472       MI.addOperand(MachineOperand::CreateReg(0, false));
 473
 474   } else {
 475
 476     // AddrMode4 and AddrMode6 cannot handle any offset.
 477     if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
 478       return false;
 479
 480     // AddrModeT2_so cannot handle any offset. If there is no offset
 481     // register then we change to an immediate version.
 482     unsigned NewOpc = Opcode;
 483     if (AddrMode == ARMII::AddrModeT2_so) {
 484       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 485       if (OffsetReg != 0) {
 486         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 487         return Offset == 0;
 488       }
 489
 490       MI.RemoveOperand(FrameRegIdx+1);
 491       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 492       NewOpc = immediateOffsetOpcode(Opcode);
 493       AddrMode = ARMII::AddrModeT2_i12;
 494     }
 495
 496     unsigned NumBits = 0;
 497     unsigned Scale = 1;
 498     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 499       // i8 supports only negative, and i12 supports only positive, so
 500       // based on Offset sign convert Opcode to the appropriate
 501       // instruction
 502       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 503       if (Offset < 0) {
 504         NewOpc = negativeOffsetOpcode(Opcode);
 505         NumBits = 8;
 506         isSub = true;
 507         Offset = -Offset;
 508       } else {
 509         NewOpc = positiveOffsetOpcode(Opcode);
 510         NumBits = 12;
 511       }
 512     } else if (AddrMode == ARMII::AddrMode5) {
 513       // VFP address mode.
 514       const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 515       int InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 516       if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 517         InstrOffs *= -1;
 518       NumBits = 8;
 519       Scale = 4;
 520       Offset += InstrOffs * 4;
 521       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 522       if (Offset < 0) {
 523         Offset = -Offset;
 524         isSub = true;
 525       }
 526     } else {
 527       llvm_unreachable("Unsupported addressing mode!");
 528     }
 529
 530     if (NewOpc != Opcode)
 531       MI.setDesc(TII.get(NewOpc));
 532
 533     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 534
 535     // Attempt to fold address computation
 536     // Common case: small offset, fits into instruction.
 537     int ImmedOffset = Offset / Scale;
 538     unsigned Mask = (1 << NumBits) - 1;
 539     if ((unsigned)Offset <= Mask * Scale) {
 540       // Replace the FrameIndex with fp/sp
 541       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 542       if (isSub) {
 543         if (AddrMode == ARMII::AddrMode5)
 544           // FIXME: Not consistent.
 545           ImmedOffset |= 1 << NumBits;
 546         else
 547           ImmedOffset = -ImmedOffset;
 548       }
 549       ImmOp.ChangeToImmediate(ImmedOffset);
 550       Offset = 0;
 551       return true;
 552     }
 553
 554     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 555     ImmedOffset = ImmedOffset & Mask;
 556     if (isSub) {
 557       if (AddrMode == ARMII::AddrMode5)
 558         // FIXME: Not consistent.
 559         ImmedOffset |= 1 << NumBits;
 560       else {
 561         ImmedOffset = -ImmedOffset;
 562         if (ImmedOffset == 0)
 563           // Change the opcode back if the encoded offset is zero.
 564           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 565       }
 566     }
 567     ImmOp.ChangeToImmediate(ImmedOffset);
 568     Offset &= ~(Mask*Scale);
 569   }
 570
 571   Offset = (isSub) ? -Offset : Offset;
 572   return Offset == 0;
 573 }
 574
 575 /// scheduleTwoAddrSource - Schedule the copy / re-mat of the source of the
 576 /// two-addrss instruction inserted by two-address pass.
 577 void
 578 Thumb2InstrInfo::scheduleTwoAddrSource(MachineInstr *SrcMI,
 579                                        MachineInstr *UseMI,
 580                                        const TargetRegisterInfo &TRI) const {
 581   if (SrcMI->getOpcode() != ARM::tMOVgpr2gpr ||
 582       SrcMI->getOperand(1).isKill())
 583     return;
 584
 585   unsigned PredReg = 0;
 586   ARMCC::CondCodes CC = llvm::getInstrPredicate(UseMI, PredReg);
 587   if (CC == ARMCC::AL || PredReg != ARM::CPSR)
 588     return;
 589
 590   // Schedule the copy so it doesn't come between previous instructions
 591   // and UseMI which can form an IT block.
 592   unsigned SrcReg = SrcMI->getOperand(1).getReg();
 593   ARMCC::CondCodes OCC = ARMCC::getOppositeCondition(CC);
 594   MachineBasicBlock *MBB = UseMI->getParent();
 595   MachineBasicBlock::iterator MBBI = SrcMI;
 596   unsigned NumInsts = 0;
 597   while (--MBBI != MBB->begin()) {
 598     if (MBBI->isDebugValue())
 599       continue;
 600
 601     MachineInstr *NMI = &*MBBI;
 602     ARMCC::CondCodes NCC = llvm::getInstrPredicate(NMI, PredReg);
 603     if (!(NCC == CC || NCC == OCC) ||
 604         NMI->modifiesRegister(SrcReg, &TRI) ||
 605         NMI->definesRegister(ARM::CPSR))
 606       break;
 607     if (++NumInsts == 4)
 608       // Too many in a row!
 609       return;
 610   }
 611
 612   if (NumInsts) {
 613     MBB->remove(SrcMI);
 614     MBB->insert(++MBBI, SrcMI);
 615   }
 616 }
 617
 618 ARMCC::CondCodes
 619 llvm::getITInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
 620   unsigned Opc = MI->getOpcode();
 621   if (Opc == ARM::tBcc || Opc == ARM::t2Bcc)
 622     return ARMCC::AL;
 623   return llvm::getInstrPredicate(MI, PredReg);
 624 }