lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/PseudoSourceValue.h"
  24 #include "llvm/ADT/SmallVector.h"
  25 #include "Thumb2InstrInfo.h"
  26
  27 using namespace llvm;
  28
  29 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  30   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  31 }
  32
  33 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  34   // FIXME
  35   return 0;
  36 }
  37
  38 bool
  39 Thumb2InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
  40                               MachineBasicBlock::iterator I,
  41                               unsigned DestReg, unsigned SrcReg,
  42                               const TargetRegisterClass *DestRC,
  43                               const TargetRegisterClass *SrcRC) const {
  44   DebugLoc DL;
  45   if (I != MBB.end()) DL = I->getDebugLoc();
  46
  47   if (DestRC == ARM::GPRRegisterClass) {
  48     if (SrcRC == ARM::GPRRegisterClass) {
  49       BuildMI(MBB, I, DL, get(ARM::tMOVgpr2gpr), DestReg).addReg(SrcReg);
  50       return true;
  51     } else if (SrcRC == ARM::tGPRRegisterClass) {
  52       BuildMI(MBB, I, DL, get(ARM::tMOVtgpr2gpr), DestReg).addReg(SrcReg);
  53       return true;
  54     }
  55   } else if (DestRC == ARM::tGPRRegisterClass) {
  56     if (SrcRC == ARM::GPRRegisterClass) {
  57       BuildMI(MBB, I, DL, get(ARM::tMOVgpr2tgpr), DestReg).addReg(SrcReg);
  58       return true;
  59     } else if (SrcRC == ARM::tGPRRegisterClass) {
  60       BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg).addReg(SrcReg);
  61       return true;
  62     }
  63   }
  64
  65   // Handle SPR, DPR, and QPR copies.
  66   return ARMBaseInstrInfo::copyRegToReg(MBB, I, DestReg, SrcReg, DestRC, SrcRC);
  67 }
  68
  69 void Thumb2InstrInfo::
  70 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
  71                     unsigned SrcReg, bool isKill, int FI,
  72                     const TargetRegisterClass *RC,
  73                     const TargetRegisterInfo *TRI) const {
  74   if (RC == ARM::GPRRegisterClass || RC == ARM::tGPRRegisterClass) {
  75     DebugLoc DL;
  76     if (I != MBB.end()) DL = I->getDebugLoc();
  77
  78     MachineFunction &MF = *MBB.getParent();
  79     MachineFrameInfo &MFI = *MF.getFrameInfo();
  80     MachineMemOperand *MMO =
  81       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
  82                               MachineMemOperand::MOStore, 0,
  83                               MFI.getObjectSize(FI),
  84                               MFI.getObjectAlignment(FI));
  85     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
  86                    .addReg(SrcReg, getKillRegState(isKill))
  87                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
  88     return;
  89   }
  90
  91   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC, TRI);
  92 }
  93
  94 void Thumb2InstrInfo::
  95 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
  96                      unsigned DestReg, int FI,
  97                      const TargetRegisterClass *RC,
  98                      const TargetRegisterInfo *TRI) const {
  99   if (RC == ARM::GPRRegisterClass || RC == ARM::tGPRRegisterClass) {
 100     DebugLoc DL;
 101     if (I != MBB.end()) DL = I->getDebugLoc();
 102
 103     MachineFunction &MF = *MBB.getParent();
 104     MachineFrameInfo &MFI = *MF.getFrameInfo();
 105     MachineMemOperand *MMO =
 106       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 107                               MachineMemOperand::MOLoad, 0,
 108                               MFI.getObjectSize(FI),
 109                               MFI.getObjectAlignment(FI));
 110     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 111                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 112     return;
 113   }
 114
 115   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC, TRI);
 116 }
 117
 118 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 119                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 120                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 121                                ARMCC::CondCodes Pred, unsigned PredReg,
 122                                const ARMBaseInstrInfo &TII) {
 123   bool isSub = NumBytes < 0;
 124   if (isSub) NumBytes = -NumBytes;
 125
 126   // If profitable, use a movw or movt to materialize the offset.
 127   // FIXME: Use the scavenger to grab a scratch register.
 128   if (DestReg != ARM::SP && DestReg != BaseReg &&
 129       NumBytes >= 4096 &&
 130       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 131     bool Fits = false;
 132     if (NumBytes < 65536) {
 133       // Use a movw to materialize the 16-bit constant.
 134       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 135         .addImm(NumBytes)
 136         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 137       Fits = true;
 138     } else if ((NumBytes & 0xffff) == 0) {
 139       // Use a movt to materialize the 32-bit constant.
 140       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 141         .addReg(DestReg)
 142         .addImm(NumBytes >> 16)
 143         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 144       Fits = true;
 145     }
 146
 147     if (Fits) {
 148       if (isSub) {
 149         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 150           .addReg(BaseReg, RegState::Kill)
 151           .addReg(DestReg, RegState::Kill)
 152           .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 153       } else {
 154         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 155           .addReg(DestReg, RegState::Kill)
 156           .addReg(BaseReg, RegState::Kill)
 157         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 158       }
 159       return;
 160     }
 161   }
 162
 163   while (NumBytes) {
 164     unsigned ThisVal = NumBytes;
 165     unsigned Opc = 0;
 166     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 167       // mov sp, rn. Note t2MOVr cannot be used.
 168       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr),DestReg).addReg(BaseReg);
 169       BaseReg = ARM::SP;
 170       continue;
 171     }
 172
 173     bool HasCCOut = true;
 174     if (BaseReg == ARM::SP) {
 175       // sub sp, sp, #imm7
 176       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 177         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 178         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 179         // FIXME: Fix Thumb1 immediate encoding.
 180         BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 181           .addReg(BaseReg).addImm(ThisVal/4);
 182         NumBytes = 0;
 183         continue;
 184       }
 185
 186       // sub rd, sp, so_imm
 187       Opc = isSub ? ARM::t2SUBrSPi : ARM::t2ADDrSPi;
 188       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 189         NumBytes = 0;
 190       } else {
 191         // FIXME: Move this to ARMAddressingModes.h?
 192         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 193         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 194         NumBytes &= ~ThisVal;
 195         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 196                "Bit extraction didn't work?");
 197       }
 198     } else {
 199       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 200       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 201       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 202         NumBytes = 0;
 203       } else if (ThisVal < 4096) {
 204         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 205         HasCCOut = false;
 206         NumBytes = 0;
 207       } else {
 208         // FIXME: Move this to ARMAddressingModes.h?
 209         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 210         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 211         NumBytes &= ~ThisVal;
 212         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 213                "Bit extraction didn't work?");
 214       }
 215     }
 216
 217     // Build the new ADD / SUB.
 218     MachineInstrBuilder MIB =
 219       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 220                      .addReg(BaseReg, RegState::Kill)
 221                      .addImm(ThisVal));
 222     if (HasCCOut)
 223       AddDefaultCC(MIB);
 224
 225     BaseReg = DestReg;
 226   }
 227 }
 228
 229 static unsigned
 230 negativeOffsetOpcode(unsigned opcode)
 231 {
 232   switch (opcode) {
 233   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 234   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 235   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 236   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 237   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 238   case ARM::t2STRi12:   return ARM::t2STRi8;
 239   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 240   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 241
 242   case ARM::t2LDRi8:
 243   case ARM::t2LDRHi8:
 244   case ARM::t2LDRBi8:
 245   case ARM::t2LDRSHi8:
 246   case ARM::t2LDRSBi8:
 247   case ARM::t2STRi8:
 248   case ARM::t2STRBi8:
 249   case ARM::t2STRHi8:
 250     return opcode;
 251
 252   default:
 253     break;
 254   }
 255
 256   return 0;
 257 }
 258
 259 static unsigned
 260 positiveOffsetOpcode(unsigned opcode)
 261 {
 262   switch (opcode) {
 263   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 264   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 265   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 266   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 267   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 268   case ARM::t2STRi8:   return ARM::t2STRi12;
 269   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 270   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 271
 272   case ARM::t2LDRi12:
 273   case ARM::t2LDRHi12:
 274   case ARM::t2LDRBi12:
 275   case ARM::t2LDRSHi12:
 276   case ARM::t2LDRSBi12:
 277   case ARM::t2STRi12:
 278   case ARM::t2STRBi12:
 279   case ARM::t2STRHi12:
 280     return opcode;
 281
 282   default:
 283     break;
 284   }
 285
 286   return 0;
 287 }
 288
 289 static unsigned
 290 immediateOffsetOpcode(unsigned opcode)
 291 {
 292   switch (opcode) {
 293   case ARM::t2LDRs:   return ARM::t2LDRi12;
 294   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 295   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 296   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 297   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 298   case ARM::t2STRs:   return ARM::t2STRi12;
 299   case ARM::t2STRBs:  return ARM::t2STRBi12;
 300   case ARM::t2STRHs:  return ARM::t2STRHi12;
 301
 302   case ARM::t2LDRi12:
 303   case ARM::t2LDRHi12:
 304   case ARM::t2LDRBi12:
 305   case ARM::t2LDRSHi12:
 306   case ARM::t2LDRSBi12:
 307   case ARM::t2STRi12:
 308   case ARM::t2STRBi12:
 309   case ARM::t2STRHi12:
 310   case ARM::t2LDRi8:
 311   case ARM::t2LDRHi8:
 312   case ARM::t2LDRBi8:
 313   case ARM::t2LDRSHi8:
 314   case ARM::t2LDRSBi8:
 315   case ARM::t2STRi8:
 316   case ARM::t2STRBi8:
 317   case ARM::t2STRHi8:
 318     return opcode;
 319
 320   default:
 321     break;
 322   }
 323
 324   return 0;
 325 }
 326
 327 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 328                                unsigned FrameReg, int &Offset,
 329                                const ARMBaseInstrInfo &TII) {
 330   unsigned Opcode = MI.getOpcode();
 331   const TargetInstrDesc &Desc = MI.getDesc();
 332   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 333   bool isSub = false;
 334
 335   // Memory operands in inline assembly always use AddrModeT2_i12.
 336   if (Opcode == ARM::INLINEASM)
 337     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 338
 339   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 340     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 341
 342     unsigned PredReg;
 343     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 344       // Turn it into a move.
 345       MI.setDesc(TII.get(ARM::tMOVgpr2gpr));
 346       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 347       // Remove offset and remaining explicit predicate operands.
 348       do MI.RemoveOperand(FrameRegIdx+1);
 349       while (MI.getNumOperands() > FrameRegIdx+1 &&
 350              (!MI.getOperand(FrameRegIdx+1).isReg() ||
 351               !MI.getOperand(FrameRegIdx+1).isImm()));
 352       return true;
 353     }
 354
 355     bool isSP = FrameReg == ARM::SP;
 356     bool HasCCOut = Opcode != ARM::t2ADDri12;
 357
 358     if (Offset < 0) {
 359       Offset = -Offset;
 360       isSub = true;
 361       MI.setDesc(TII.get(isSP ? ARM::t2SUBrSPi : ARM::t2SUBri));
 362     } else {
 363       MI.setDesc(TII.get(isSP ? ARM::t2ADDrSPi : ARM::t2ADDri));
 364     }
 365
 366     // Common case: small offset, fits into instruction.
 367     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 368       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 369       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 370       // Add cc_out operand if the original instruction did not have one.
 371       if (!HasCCOut)
 372         MI.addOperand(MachineOperand::CreateReg(0, false));
 373       Offset = 0;
 374       return true;
 375     }
 376     // Another common case: imm12.
 377     if (Offset < 4096 &&
 378         (!HasCCOut || MI.getOperand(MI.getNumOperands()-1).getReg() == 0)) {
 379       unsigned NewOpc = isSP
 380         ? (isSub ? ARM::t2SUBrSPi12 : ARM::t2ADDrSPi12)
 381         : (isSub ? ARM::t2SUBri12   : ARM::t2ADDri12);
 382       MI.setDesc(TII.get(NewOpc));
 383       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 384       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 385       // Remove the cc_out operand.
 386       if (HasCCOut)
 387         MI.RemoveOperand(MI.getNumOperands()-1);
 388       Offset = 0;
 389       return true;
 390     }
 391
 392     // Otherwise, extract 8 adjacent bits from the immediate into this
 393     // t2ADDri/t2SUBri.
 394     unsigned RotAmt = CountLeadingZeros_32(Offset);
 395     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 396
 397     // We will handle these bits from offset, clear them.
 398     Offset &= ~ThisImmVal;
 399
 400     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 401            "Bit extraction didn't work?");
 402     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 403     // Add cc_out operand if the original instruction did not have one.
 404     if (!HasCCOut)
 405       MI.addOperand(MachineOperand::CreateReg(0, false));
 406
 407   } else {
 408
 409     // AddrMode4 and AddrMode6 cannot handle any offset.
 410     if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
 411       return false;
 412
 413     // AddrModeT2_so cannot handle any offset. If there is no offset
 414     // register then we change to an immediate version.
 415     unsigned NewOpc = Opcode;
 416     if (AddrMode == ARMII::AddrModeT2_so) {
 417       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 418       if (OffsetReg != 0) {
 419         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 420         return Offset == 0;
 421       }
 422
 423       MI.RemoveOperand(FrameRegIdx+1);
 424       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 425       NewOpc = immediateOffsetOpcode(Opcode);
 426       AddrMode = ARMII::AddrModeT2_i12;
 427     }
 428
 429     unsigned NumBits = 0;
 430     unsigned Scale = 1;
 431     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 432       // i8 supports only negative, and i12 supports only positive, so
 433       // based on Offset sign convert Opcode to the appropriate
 434       // instruction
 435       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 436       if (Offset < 0) {
 437         NewOpc = negativeOffsetOpcode(Opcode);
 438         NumBits = 8;
 439         isSub = true;
 440         Offset = -Offset;
 441       } else {
 442         NewOpc = positiveOffsetOpcode(Opcode);
 443         NumBits = 12;
 444       }
 445     } else if (AddrMode == ARMII::AddrMode5) {
 446       // VFP address mode.
 447       const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 448       int InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 449       if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 450         InstrOffs *= -1;
 451       NumBits = 8;
 452       Scale = 4;
 453       Offset += InstrOffs * 4;
 454       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 455       if (Offset < 0) {
 456         Offset = -Offset;
 457         isSub = true;
 458       }
 459     } else {
 460       llvm_unreachable("Unsupported addressing mode!");
 461     }
 462
 463     if (NewOpc != Opcode)
 464       MI.setDesc(TII.get(NewOpc));
 465
 466     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 467
 468     // Attempt to fold address computation
 469     // Common case: small offset, fits into instruction.
 470     int ImmedOffset = Offset / Scale;
 471     unsigned Mask = (1 << NumBits) - 1;
 472     if ((unsigned)Offset <= Mask * Scale) {
 473       // Replace the FrameIndex with fp/sp
 474       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 475       if (isSub) {
 476         if (AddrMode == ARMII::AddrMode5)
 477           // FIXME: Not consistent.
 478           ImmedOffset |= 1 << NumBits;
 479         else
 480           ImmedOffset = -ImmedOffset;
 481       }
 482       ImmOp.ChangeToImmediate(ImmedOffset);
 483       Offset = 0;
 484       return true;
 485     }
 486
 487     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 488     ImmedOffset = ImmedOffset & Mask;
 489     if (isSub) {
 490       if (AddrMode == ARMII::AddrMode5)
 491         // FIXME: Not consistent.
 492         ImmedOffset |= 1 << NumBits;
 493       else {
 494         ImmedOffset = -ImmedOffset;
 495         if (ImmedOffset == 0)
 496           // Change the opcode back if the encoded offset is zero.
 497           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 498       }
 499     }
 500     ImmOp.ChangeToImmediate(ImmedOffset);
 501     Offset &= ~(Mask*Scale);
 502   }
 503
 504   Offset = (isSub) ? -Offset : Offset;
 505   return Offset == 0;
 506 }