lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "Thumb2InstrInfo.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineMemOperand.h"
  24 #include "llvm/CodeGen/PseudoSourceValue.h"
  25 #include "llvm/ADT/SmallVector.h"
  26 #include "llvm/Support/CommandLine.h"
  27
  28 using namespace llvm;
  29
  30 static cl::opt<bool>
  31 OldT2IfCvt("old-thumb2-ifcvt", cl::Hidden,
  32            cl::desc("Use old-style Thumb2 if-conversion heuristics"),
  33            cl::init(false));
  34
  35 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  36   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  37 }
  38
  39 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  40   // FIXME
  41   return 0;
  42 }
  43
  44 void
  45 Thumb2InstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
  46                                          MachineBasicBlock *NewDest) const {
  47   MachineBasicBlock *MBB = Tail->getParent();
  48   ARMFunctionInfo *AFI = MBB->getParent()->getInfo<ARMFunctionInfo>();
  49   if (!AFI->hasITBlocks()) {
  50     TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  51     return;
  52   }
  53
  54   // If the first instruction of Tail is predicated, we may have to update
  55   // the IT instruction.
  56   unsigned PredReg = 0;
  57   ARMCC::CondCodes CC = llvm::getInstrPredicate(Tail, PredReg);
  58   MachineBasicBlock::iterator MBBI = Tail;
  59   if (CC != ARMCC::AL)
  60     // Expecting at least the t2IT instruction before it.
  61     --MBBI;
  62
  63   // Actually replace the tail.
  64   TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  65
  66   // Fix up IT.
  67   if (CC != ARMCC::AL) {
  68     MachineBasicBlock::iterator E = MBB->begin();
  69     unsigned Count = 4; // At most 4 instructions in an IT block.
  70     while (Count && MBBI != E) {
  71       if (MBBI->isDebugValue()) {
  72         --MBBI;
  73         continue;
  74       }
  75       if (MBBI->getOpcode() == ARM::t2IT) {
  76         unsigned Mask = MBBI->getOperand(1).getImm();
  77         if (Count == 4)
  78           MBBI->eraseFromParent();
  79         else {
  80           unsigned MaskOn = 1 << Count;
  81           unsigned MaskOff = ~(MaskOn - 1);
  82           MBBI->getOperand(1).setImm((Mask & MaskOff) | MaskOn);
  83         }
  84         return;
  85       }
  86       --MBBI;
  87       --Count;
  88     }
  89
  90     // Ctrl flow can reach here if branch folding is run before IT block
  91     // formation pass.
  92   }
  93 }
  94
  95 bool
  96 Thumb2InstrInfo::isLegalToSplitMBBAt(MachineBasicBlock &MBB,
  97                                      MachineBasicBlock::iterator MBBI) const {
  98   while (MBBI->isDebugValue())
  99     ++MBBI;
 100
 101   unsigned PredReg = 0;
 102   return llvm::getITInstrPredicate(MBBI, PredReg) == ARMCC::AL;
 103 }
 104
 105 void Thumb2InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 106                                   MachineBasicBlock::iterator I, DebugLoc DL,
 107                                   unsigned DestReg, unsigned SrcReg,
 108                                   bool KillSrc) const {
 109   // Handle SPR, DPR, and QPR copies.
 110   if (!ARM::GPRRegClass.contains(DestReg, SrcReg))
 111     return ARMBaseInstrInfo::copyPhysReg(MBB, I, DL, DestReg, SrcReg, KillSrc);
 112
 113   bool tDest = ARM::tGPRRegClass.contains(DestReg);
 114   bool tSrc  = ARM::tGPRRegClass.contains(SrcReg);
 115   unsigned Opc = ARM::tMOVgpr2gpr;
 116   if (tDest && tSrc)
 117     Opc = ARM::tMOVr;
 118   else if (tSrc)
 119     Opc = ARM::tMOVtgpr2gpr;
 120   else if (tDest)
 121     Opc = ARM::tMOVgpr2tgpr;
 122
 123   BuildMI(MBB, I, DL, get(Opc), DestReg)
 124     .addReg(SrcReg, getKillRegState(KillSrc));
 125 }
 126
 127 void Thumb2InstrInfo::
 128 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 129                     unsigned SrcReg, bool isKill, int FI,
 130                     const TargetRegisterClass *RC,
 131                     const TargetRegisterInfo *TRI) const {
 132   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 133       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass) {
 134     DebugLoc DL;
 135     if (I != MBB.end()) DL = I->getDebugLoc();
 136
 137     MachineFunction &MF = *MBB.getParent();
 138     MachineFrameInfo &MFI = *MF.getFrameInfo();
 139     MachineMemOperand *MMO =
 140       MF.getMachineMemOperand(
 141                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 142                               MachineMemOperand::MOStore,
 143                               MFI.getObjectSize(FI),
 144                               MFI.getObjectAlignment(FI));
 145     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
 146                    .addReg(SrcReg, getKillRegState(isKill))
 147                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 148     return;
 149   }
 150
 151   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC, TRI);
 152 }
 153
 154 void Thumb2InstrInfo::
 155 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 156                      unsigned DestReg, int FI,
 157                      const TargetRegisterClass *RC,
 158                      const TargetRegisterInfo *TRI) const {
 159   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 160       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass) {
 161     DebugLoc DL;
 162     if (I != MBB.end()) DL = I->getDebugLoc();
 163
 164     MachineFunction &MF = *MBB.getParent();
 165     MachineFrameInfo &MFI = *MF.getFrameInfo();
 166     MachineMemOperand *MMO =
 167       MF.getMachineMemOperand(
 168                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 169                               MachineMemOperand::MOLoad,
 170                               MFI.getObjectSize(FI),
 171                               MFI.getObjectAlignment(FI));
 172     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 173                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 174     return;
 175   }
 176
 177   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC, TRI);
 178 }
 179
 180 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 181                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 182                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 183                                ARMCC::CondCodes Pred, unsigned PredReg,
 184                                const ARMBaseInstrInfo &TII) {
 185   bool isSub = NumBytes < 0;
 186   if (isSub) NumBytes = -NumBytes;
 187
 188   // If profitable, use a movw or movt to materialize the offset.
 189   // FIXME: Use the scavenger to grab a scratch register.
 190   if (DestReg != ARM::SP && DestReg != BaseReg &&
 191       NumBytes >= 4096 &&
 192       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 193     bool Fits = false;
 194     if (NumBytes < 65536) {
 195       // Use a movw to materialize the 16-bit constant.
 196       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 197         .addImm(NumBytes)
 198         .addImm((unsigned)Pred).addReg(PredReg);
 199       Fits = true;
 200     } else if ((NumBytes & 0xffff) == 0) {
 201       // Use a movt to materialize the 32-bit constant.
 202       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 203         .addReg(DestReg)
 204         .addImm(NumBytes >> 16)
 205         .addImm((unsigned)Pred).addReg(PredReg);
 206       Fits = true;
 207     }
 208
 209     if (Fits) {
 210       if (isSub) {
 211         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 212           .addReg(BaseReg, RegState::Kill)
 213           .addReg(DestReg, RegState::Kill)
 214           .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 215       } else {
 216         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 217           .addReg(DestReg, RegState::Kill)
 218           .addReg(BaseReg, RegState::Kill)
 219         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 220       }
 221       return;
 222     }
 223   }
 224
 225   while (NumBytes) {
 226     unsigned ThisVal = NumBytes;
 227     unsigned Opc = 0;
 228     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 229       // mov sp, rn. Note t2MOVr cannot be used.
 230       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr),DestReg).addReg(BaseReg);
 231       BaseReg = ARM::SP;
 232       continue;
 233     }
 234
 235     bool HasCCOut = true;
 236     if (BaseReg == ARM::SP) {
 237       // sub sp, sp, #imm7
 238       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 239         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 240         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 241         // FIXME: Fix Thumb1 immediate encoding.
 242         BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 243           .addReg(BaseReg).addImm(ThisVal/4);
 244         NumBytes = 0;
 245         continue;
 246       }
 247
 248       // sub rd, sp, so_imm
 249       Opc = isSub ? ARM::t2SUBrSPi : ARM::t2ADDrSPi;
 250       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 251         NumBytes = 0;
 252       } else {
 253         // FIXME: Move this to ARMAddressingModes.h?
 254         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 255         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 256         NumBytes &= ~ThisVal;
 257         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 258                "Bit extraction didn't work?");
 259       }
 260     } else {
 261       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 262       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 263       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 264         NumBytes = 0;
 265       } else if (ThisVal < 4096) {
 266         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 267         HasCCOut = false;
 268         NumBytes = 0;
 269       } else {
 270         // FIXME: Move this to ARMAddressingModes.h?
 271         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 272         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 273         NumBytes &= ~ThisVal;
 274         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 275                "Bit extraction didn't work?");
 276       }
 277     }
 278
 279     // Build the new ADD / SUB.
 280     MachineInstrBuilder MIB =
 281       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 282                      .addReg(BaseReg, RegState::Kill)
 283                      .addImm(ThisVal));
 284     if (HasCCOut)
 285       AddDefaultCC(MIB);
 286
 287     BaseReg = DestReg;
 288   }
 289 }
 290
 291 static unsigned
 292 negativeOffsetOpcode(unsigned opcode)
 293 {
 294   switch (opcode) {
 295   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 296   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 297   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 298   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 299   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 300   case ARM::t2STRi12:   return ARM::t2STRi8;
 301   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 302   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 303
 304   case ARM::t2LDRi8:
 305   case ARM::t2LDRHi8:
 306   case ARM::t2LDRBi8:
 307   case ARM::t2LDRSHi8:
 308   case ARM::t2LDRSBi8:
 309   case ARM::t2STRi8:
 310   case ARM::t2STRBi8:
 311   case ARM::t2STRHi8:
 312     return opcode;
 313
 314   default:
 315     break;
 316   }
 317
 318   return 0;
 319 }
 320
 321 static unsigned
 322 positiveOffsetOpcode(unsigned opcode)
 323 {
 324   switch (opcode) {
 325   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 326   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 327   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 328   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 329   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 330   case ARM::t2STRi8:   return ARM::t2STRi12;
 331   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 332   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 333
 334   case ARM::t2LDRi12:
 335   case ARM::t2LDRHi12:
 336   case ARM::t2LDRBi12:
 337   case ARM::t2LDRSHi12:
 338   case ARM::t2LDRSBi12:
 339   case ARM::t2STRi12:
 340   case ARM::t2STRBi12:
 341   case ARM::t2STRHi12:
 342     return opcode;
 343
 344   default:
 345     break;
 346   }
 347
 348   return 0;
 349 }
 350
 351 static unsigned
 352 immediateOffsetOpcode(unsigned opcode)
 353 {
 354   switch (opcode) {
 355   case ARM::t2LDRs:   return ARM::t2LDRi12;
 356   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 357   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 358   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 359   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 360   case ARM::t2STRs:   return ARM::t2STRi12;
 361   case ARM::t2STRBs:  return ARM::t2STRBi12;
 362   case ARM::t2STRHs:  return ARM::t2STRHi12;
 363
 364   case ARM::t2LDRi12:
 365   case ARM::t2LDRHi12:
 366   case ARM::t2LDRBi12:
 367   case ARM::t2LDRSHi12:
 368   case ARM::t2LDRSBi12:
 369   case ARM::t2STRi12:
 370   case ARM::t2STRBi12:
 371   case ARM::t2STRHi12:
 372   case ARM::t2LDRi8:
 373   case ARM::t2LDRHi8:
 374   case ARM::t2LDRBi8:
 375   case ARM::t2LDRSHi8:
 376   case ARM::t2LDRSBi8:
 377   case ARM::t2STRi8:
 378   case ARM::t2STRBi8:
 379   case ARM::t2STRHi8:
 380     return opcode;
 381
 382   default:
 383     break;
 384   }
 385
 386   return 0;
 387 }
 388
 389 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 390                                unsigned FrameReg, int &Offset,
 391                                const ARMBaseInstrInfo &TII) {
 392   unsigned Opcode = MI.getOpcode();
 393   const TargetInstrDesc &Desc = MI.getDesc();
 394   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 395   bool isSub = false;
 396
 397   // Memory operands in inline assembly always use AddrModeT2_i12.
 398   if (Opcode == ARM::INLINEASM)
 399     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 400
 401   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 402     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 403
 404     unsigned PredReg;
 405     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 406       // Turn it into a move.
 407       MI.setDesc(TII.get(ARM::tMOVgpr2gpr));
 408       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 409       // Remove offset and remaining explicit predicate operands.
 410       do MI.RemoveOperand(FrameRegIdx+1);
 411       while (MI.getNumOperands() > FrameRegIdx+1 &&
 412              (!MI.getOperand(FrameRegIdx+1).isReg() ||
 413               !MI.getOperand(FrameRegIdx+1).isImm()));
 414       return true;
 415     }
 416
 417     bool isSP = FrameReg == ARM::SP;
 418     bool HasCCOut = Opcode != ARM::t2ADDri12;
 419
 420     if (Offset < 0) {
 421       Offset = -Offset;
 422       isSub = true;
 423       MI.setDesc(TII.get(isSP ? ARM::t2SUBrSPi : ARM::t2SUBri));
 424     } else {
 425       MI.setDesc(TII.get(isSP ? ARM::t2ADDrSPi : ARM::t2ADDri));
 426     }
 427
 428     // Common case: small offset, fits into instruction.
 429     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 430       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 431       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 432       // Add cc_out operand if the original instruction did not have one.
 433       if (!HasCCOut)
 434         MI.addOperand(MachineOperand::CreateReg(0, false));
 435       Offset = 0;
 436       return true;
 437     }
 438     // Another common case: imm12.
 439     if (Offset < 4096 &&
 440         (!HasCCOut || MI.getOperand(MI.getNumOperands()-1).getReg() == 0)) {
 441       unsigned NewOpc = isSP
 442         ? (isSub ? ARM::t2SUBrSPi12 : ARM::t2ADDrSPi12)
 443         : (isSub ? ARM::t2SUBri12   : ARM::t2ADDri12);
 444       MI.setDesc(TII.get(NewOpc));
 445       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 446       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 447       // Remove the cc_out operand.
 448       if (HasCCOut)
 449         MI.RemoveOperand(MI.getNumOperands()-1);
 450       Offset = 0;
 451       return true;
 452     }
 453
 454     // Otherwise, extract 8 adjacent bits from the immediate into this
 455     // t2ADDri/t2SUBri.
 456     unsigned RotAmt = CountLeadingZeros_32(Offset);
 457     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 458
 459     // We will handle these bits from offset, clear them.
 460     Offset &= ~ThisImmVal;
 461
 462     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 463            "Bit extraction didn't work?");
 464     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 465     // Add cc_out operand if the original instruction did not have one.
 466     if (!HasCCOut)
 467       MI.addOperand(MachineOperand::CreateReg(0, false));
 468
 469   } else {
 470
 471     // AddrMode4 and AddrMode6 cannot handle any offset.
 472     if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
 473       return false;
 474
 475     // AddrModeT2_so cannot handle any offset. If there is no offset
 476     // register then we change to an immediate version.
 477     unsigned NewOpc = Opcode;
 478     if (AddrMode == ARMII::AddrModeT2_so) {
 479       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 480       if (OffsetReg != 0) {
 481         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 482         return Offset == 0;
 483       }
 484
 485       MI.RemoveOperand(FrameRegIdx+1);
 486       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 487       NewOpc = immediateOffsetOpcode(Opcode);
 488       AddrMode = ARMII::AddrModeT2_i12;
 489     }
 490
 491     unsigned NumBits = 0;
 492     unsigned Scale = 1;
 493     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 494       // i8 supports only negative, and i12 supports only positive, so
 495       // based on Offset sign convert Opcode to the appropriate
 496       // instruction
 497       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 498       if (Offset < 0) {
 499         NewOpc = negativeOffsetOpcode(Opcode);
 500         NumBits = 8;
 501         isSub = true;
 502         Offset = -Offset;
 503       } else {
 504         NewOpc = positiveOffsetOpcode(Opcode);
 505         NumBits = 12;
 506       }
 507     } else if (AddrMode == ARMII::AddrMode5) {
 508       // VFP address mode.
 509       const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 510       int InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 511       if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 512         InstrOffs *= -1;
 513       NumBits = 8;
 514       Scale = 4;
 515       Offset += InstrOffs * 4;
 516       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 517       if (Offset < 0) {
 518         Offset = -Offset;
 519         isSub = true;
 520       }
 521     } else {
 522       llvm_unreachable("Unsupported addressing mode!");
 523     }
 524
 525     if (NewOpc != Opcode)
 526       MI.setDesc(TII.get(NewOpc));
 527
 528     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 529
 530     // Attempt to fold address computation
 531     // Common case: small offset, fits into instruction.
 532     int ImmedOffset = Offset / Scale;
 533     unsigned Mask = (1 << NumBits) - 1;
 534     if ((unsigned)Offset <= Mask * Scale) {
 535       // Replace the FrameIndex with fp/sp
 536       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 537       if (isSub) {
 538         if (AddrMode == ARMII::AddrMode5)
 539           // FIXME: Not consistent.
 540           ImmedOffset |= 1 << NumBits;
 541         else
 542           ImmedOffset = -ImmedOffset;
 543       }
 544       ImmOp.ChangeToImmediate(ImmedOffset);
 545       Offset = 0;
 546       return true;
 547     }
 548
 549     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 550     ImmedOffset = ImmedOffset & Mask;
 551     if (isSub) {
 552       if (AddrMode == ARMII::AddrMode5)
 553         // FIXME: Not consistent.
 554         ImmedOffset |= 1 << NumBits;
 555       else {
 556         ImmedOffset = -ImmedOffset;
 557         if (ImmedOffset == 0)
 558           // Change the opcode back if the encoded offset is zero.
 559           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 560       }
 561     }
 562     ImmOp.ChangeToImmediate(ImmedOffset);
 563     Offset &= ~(Mask*Scale);
 564   }
 565
 566   Offset = (isSub) ? -Offset : Offset;
 567   return Offset == 0;
 568 }
 569
 570 /// scheduleTwoAddrSource - Schedule the copy / re-mat of the source of the
 571 /// two-addrss instruction inserted by two-address pass.
 572 void
 573 Thumb2InstrInfo::scheduleTwoAddrSource(MachineInstr *SrcMI,
 574                                        MachineInstr *UseMI,
 575                                        const TargetRegisterInfo &TRI) const {
 576   if (SrcMI->getOpcode() != ARM::tMOVgpr2gpr ||
 577       SrcMI->getOperand(1).isKill())
 578     return;
 579
 580   unsigned PredReg = 0;
 581   ARMCC::CondCodes CC = llvm::getInstrPredicate(UseMI, PredReg);
 582   if (CC == ARMCC::AL || PredReg != ARM::CPSR)
 583     return;
 584
 585   // Schedule the copy so it doesn't come between previous instructions
 586   // and UseMI which can form an IT block.
 587   unsigned SrcReg = SrcMI->getOperand(1).getReg();
 588   ARMCC::CondCodes OCC = ARMCC::getOppositeCondition(CC);
 589   MachineBasicBlock *MBB = UseMI->getParent();
 590   MachineBasicBlock::iterator MBBI = SrcMI;
 591   unsigned NumInsts = 0;
 592   while (--MBBI != MBB->begin()) {
 593     if (MBBI->isDebugValue())
 594       continue;
 595
 596     MachineInstr *NMI = &*MBBI;
 597     ARMCC::CondCodes NCC = llvm::getInstrPredicate(NMI, PredReg);
 598     if (!(NCC == CC || NCC == OCC) ||
 599         NMI->modifiesRegister(SrcReg, &TRI) ||
 600         NMI->definesRegister(ARM::CPSR))
 601       break;
 602     if (++NumInsts == 4)
 603       // Too many in a row!
 604       return;
 605   }
 606
 607   if (NumInsts) {
 608     MBB->remove(SrcMI);
 609     MBB->insert(++MBBI, SrcMI);
 610   }
 611 }
 612
 613 ARMCC::CondCodes
 614 llvm::getITInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
 615   unsigned Opc = MI->getOpcode();
 616   if (Opc == ARM::tBcc || Opc == ARM::t2Bcc)
 617     return ARMCC::AL;
 618   return llvm::getInstrPredicate(MI, PredReg);
 619 }