lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "Thumb2HazardRecognizer.h"
  21 #include "Thumb2InstrInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineMemOperand.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/ADT/SmallVector.h"
  27 #include "llvm/Support/CommandLine.h"
  28
  29 using namespace llvm;
  30
  31 static cl::opt<unsigned>
  32 IfCvtLimit("thumb2-ifcvt-limit", cl::Hidden,
  33            cl::desc("Thumb2 if-conversion limit (default 3)"),
  34            cl::init(3));
  35
  36 static cl::opt<unsigned>
  37 IfCvtDiamondLimit("thumb2-ifcvt-diamond-limit", cl::Hidden,
  38                   cl::desc("Thumb2 diamond if-conversion limit (default 3)"),
  39                   cl::init(3));
  40
  41 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  42   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  43 }
  44
  45 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  46   // FIXME
  47   return 0;
  48 }
  49
  50 void
  51 Thumb2InstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
  52                                          MachineBasicBlock *NewDest) const {
  53   MachineBasicBlock *MBB = Tail->getParent();
  54   ARMFunctionInfo *AFI = MBB->getParent()->getInfo<ARMFunctionInfo>();
  55   if (!AFI->hasITBlocks()) {
  56     TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  57     return;
  58   }
  59
  60   // If the first instruction of Tail is predicated, we may have to update
  61   // the IT instruction.
  62   unsigned PredReg = 0;
  63   ARMCC::CondCodes CC = llvm::getInstrPredicate(Tail, PredReg);
  64   MachineBasicBlock::iterator MBBI = Tail;
  65   if (CC != ARMCC::AL)
  66     // Expecting at least the t2IT instruction before it.
  67     --MBBI;
  68
  69   // Actually replace the tail.
  70   TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  71
  72   // Fix up IT.
  73   if (CC != ARMCC::AL) {
  74     MachineBasicBlock::iterator E = MBB->begin();
  75     unsigned Count = 4; // At most 4 instructions in an IT block.
  76     while (Count && MBBI != E) {
  77       if (MBBI->isDebugValue()) {
  78         --MBBI;
  79         continue;
  80       }
  81       if (MBBI->getOpcode() == ARM::t2IT) {
  82         unsigned Mask = MBBI->getOperand(1).getImm();
  83         if (Count == 4)
  84           MBBI->eraseFromParent();
  85         else {
  86           unsigned MaskOn = 1 << Count;
  87           unsigned MaskOff = ~(MaskOn - 1);
  88           MBBI->getOperand(1).setImm((Mask & MaskOff) | MaskOn);
  89         }
  90         return;
  91       }
  92       --MBBI;
  93       --Count;
  94     }
  95
  96     // Ctrl flow can reach here if branch folding is run before IT block
  97     // formation pass.
  98   }
  99 }
 100
 101 bool
 102 Thumb2InstrInfo::isLegalToSplitMBBAt(MachineBasicBlock &MBB,
 103                                      MachineBasicBlock::iterator MBBI) const {
 104   unsigned PredReg = 0;
 105   return llvm::getITInstrPredicate(MBBI, PredReg) == ARMCC::AL;
 106 }
 107
 108 bool Thumb2InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 109                                           unsigned NumInstrs) const {
 110   return NumInstrs && NumInstrs <= IfCvtLimit;
 111 }
 112
 113 bool Thumb2InstrInfo::
 114 isProfitableToIfCvt(MachineBasicBlock &TMBB, unsigned NumT,
 115                     MachineBasicBlock &FMBB, unsigned NumF) const {
 116   // FIXME: Catch optimization such as:
 117   //        r0 = movne
 118   //        r0 = moveq
 119   return NumT && NumF &&
 120     NumT <= (IfCvtDiamondLimit) && NumF <= (IfCvtDiamondLimit);
 121 }
 122
 123 bool
 124 Thumb2InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 125                               MachineBasicBlock::iterator I,
 126                               unsigned DestReg, unsigned SrcReg,
 127                               const TargetRegisterClass *DestRC,
 128                               const TargetRegisterClass *SrcRC,
 129                               DebugLoc DL) const {
 130   if (DestRC == ARM::GPRRegisterClass || DestRC == ARM::tcGPRRegisterClass) {
 131     if (SrcRC == ARM::GPRRegisterClass || SrcRC == ARM::tcGPRRegisterClass) {
 132       BuildMI(MBB, I, DL, get(ARM::tMOVgpr2gpr), DestReg).addReg(SrcReg);
 133       return true;
 134     } else if (SrcRC == ARM::tGPRRegisterClass) {
 135       BuildMI(MBB, I, DL, get(ARM::tMOVtgpr2gpr), DestReg).addReg(SrcReg);
 136       return true;
 137     }
 138   } else if (DestRC == ARM::tGPRRegisterClass) {
 139     if (SrcRC == ARM::GPRRegisterClass || SrcRC == ARM::tcGPRRegisterClass) {
 140       BuildMI(MBB, I, DL, get(ARM::tMOVgpr2tgpr), DestReg).addReg(SrcReg);
 141       return true;
 142     } else if (SrcRC == ARM::tGPRRegisterClass) {
 143       BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg).addReg(SrcReg);
 144       return true;
 145     }
 146   }
 147
 148   // Handle SPR, DPR, and QPR copies.
 149   return ARMBaseInstrInfo::copyRegToReg(MBB, I, DestReg, SrcReg, DestRC,
 150                                         SrcRC, DL);
 151 }
 152
 153 void Thumb2InstrInfo::
 154 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 155                     unsigned SrcReg, bool isKill, int FI,
 156                     const TargetRegisterClass *RC,
 157                     const TargetRegisterInfo *TRI) const {
 158   if (RC == ARM::GPRRegisterClass || RC == ARM::tGPRRegisterClass ||
 159       RC == ARM::tcGPRRegisterClass) {
 160     DebugLoc DL;
 161     if (I != MBB.end()) DL = I->getDebugLoc();
 162
 163     MachineFunction &MF = *MBB.getParent();
 164     MachineFrameInfo &MFI = *MF.getFrameInfo();
 165     MachineMemOperand *MMO =
 166       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 167                               MachineMemOperand::MOStore, 0,
 168                               MFI.getObjectSize(FI),
 169                               MFI.getObjectAlignment(FI));
 170     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
 171                    .addReg(SrcReg, getKillRegState(isKill))
 172                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 173     return;
 174   }
 175
 176   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC, TRI);
 177 }
 178
 179 void Thumb2InstrInfo::
 180 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 181                      unsigned DestReg, int FI,
 182                      const TargetRegisterClass *RC,
 183                      const TargetRegisterInfo *TRI) const {
 184   if (RC == ARM::GPRRegisterClass || RC == ARM::tGPRRegisterClass ||
 185       RC == ARM::tcGPRRegisterClass) {
 186     DebugLoc DL;
 187     if (I != MBB.end()) DL = I->getDebugLoc();
 188
 189     MachineFunction &MF = *MBB.getParent();
 190     MachineFrameInfo &MFI = *MF.getFrameInfo();
 191     MachineMemOperand *MMO =
 192       MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FI),
 193                               MachineMemOperand::MOLoad, 0,
 194                               MFI.getObjectSize(FI),
 195                               MFI.getObjectAlignment(FI));
 196     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 197                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 198     return;
 199   }
 200
 201   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC, TRI);
 202 }
 203
 204 ScheduleHazardRecognizer *Thumb2InstrInfo::
 205 CreateTargetPostRAHazardRecognizer(const InstrItineraryData &II) const {
 206   return (ScheduleHazardRecognizer *)new Thumb2HazardRecognizer(II);
 207 }
 208
 209 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 210                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 211                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 212                                ARMCC::CondCodes Pred, unsigned PredReg,
 213                                const ARMBaseInstrInfo &TII) {
 214   bool isSub = NumBytes < 0;
 215   if (isSub) NumBytes = -NumBytes;
 216
 217   // If profitable, use a movw or movt to materialize the offset.
 218   // FIXME: Use the scavenger to grab a scratch register.
 219   if (DestReg != ARM::SP && DestReg != BaseReg &&
 220       NumBytes >= 4096 &&
 221       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 222     bool Fits = false;
 223     if (NumBytes < 65536) {
 224       // Use a movw to materialize the 16-bit constant.
 225       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 226         .addImm(NumBytes)
 227         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 228       Fits = true;
 229     } else if ((NumBytes & 0xffff) == 0) {
 230       // Use a movt to materialize the 32-bit constant.
 231       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 232         .addReg(DestReg)
 233         .addImm(NumBytes >> 16)
 234         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 235       Fits = true;
 236     }
 237
 238     if (Fits) {
 239       if (isSub) {
 240         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 241           .addReg(BaseReg, RegState::Kill)
 242           .addReg(DestReg, RegState::Kill)
 243           .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 244       } else {
 245         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 246           .addReg(DestReg, RegState::Kill)
 247           .addReg(BaseReg, RegState::Kill)
 248         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 249       }
 250       return;
 251     }
 252   }
 253
 254   while (NumBytes) {
 255     unsigned ThisVal = NumBytes;
 256     unsigned Opc = 0;
 257     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 258       // mov sp, rn. Note t2MOVr cannot be used.
 259       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr),DestReg).addReg(BaseReg);
 260       BaseReg = ARM::SP;
 261       continue;
 262     }
 263
 264     bool HasCCOut = true;
 265     if (BaseReg == ARM::SP) {
 266       // sub sp, sp, #imm7
 267       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 268         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 269         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 270         // FIXME: Fix Thumb1 immediate encoding.
 271         BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 272           .addReg(BaseReg).addImm(ThisVal/4);
 273         NumBytes = 0;
 274         continue;
 275       }
 276
 277       // sub rd, sp, so_imm
 278       Opc = isSub ? ARM::t2SUBrSPi : ARM::t2ADDrSPi;
 279       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 280         NumBytes = 0;
 281       } else {
 282         // FIXME: Move this to ARMAddressingModes.h?
 283         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 284         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 285         NumBytes &= ~ThisVal;
 286         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 287                "Bit extraction didn't work?");
 288       }
 289     } else {
 290       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 291       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 292       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 293         NumBytes = 0;
 294       } else if (ThisVal < 4096) {
 295         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 296         HasCCOut = false;
 297         NumBytes = 0;
 298       } else {
 299         // FIXME: Move this to ARMAddressingModes.h?
 300         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 301         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 302         NumBytes &= ~ThisVal;
 303         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 304                "Bit extraction didn't work?");
 305       }
 306     }
 307
 308     // Build the new ADD / SUB.
 309     MachineInstrBuilder MIB =
 310       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 311                      .addReg(BaseReg, RegState::Kill)
 312                      .addImm(ThisVal));
 313     if (HasCCOut)
 314       AddDefaultCC(MIB);
 315
 316     BaseReg = DestReg;
 317   }
 318 }
 319
 320 static unsigned
 321 negativeOffsetOpcode(unsigned opcode)
 322 {
 323   switch (opcode) {
 324   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 325   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 326   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 327   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 328   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 329   case ARM::t2STRi12:   return ARM::t2STRi8;
 330   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 331   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 332
 333   case ARM::t2LDRi8:
 334   case ARM::t2LDRHi8:
 335   case ARM::t2LDRBi8:
 336   case ARM::t2LDRSHi8:
 337   case ARM::t2LDRSBi8:
 338   case ARM::t2STRi8:
 339   case ARM::t2STRBi8:
 340   case ARM::t2STRHi8:
 341     return opcode;
 342
 343   default:
 344     break;
 345   }
 346
 347   return 0;
 348 }
 349
 350 static unsigned
 351 positiveOffsetOpcode(unsigned opcode)
 352 {
 353   switch (opcode) {
 354   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 355   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 356   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 357   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 358   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 359   case ARM::t2STRi8:   return ARM::t2STRi12;
 360   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 361   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 362
 363   case ARM::t2LDRi12:
 364   case ARM::t2LDRHi12:
 365   case ARM::t2LDRBi12:
 366   case ARM::t2LDRSHi12:
 367   case ARM::t2LDRSBi12:
 368   case ARM::t2STRi12:
 369   case ARM::t2STRBi12:
 370   case ARM::t2STRHi12:
 371     return opcode;
 372
 373   default:
 374     break;
 375   }
 376
 377   return 0;
 378 }
 379
 380 static unsigned
 381 immediateOffsetOpcode(unsigned opcode)
 382 {
 383   switch (opcode) {
 384   case ARM::t2LDRs:   return ARM::t2LDRi12;
 385   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 386   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 387   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 388   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 389   case ARM::t2STRs:   return ARM::t2STRi12;
 390   case ARM::t2STRBs:  return ARM::t2STRBi12;
 391   case ARM::t2STRHs:  return ARM::t2STRHi12;
 392
 393   case ARM::t2LDRi12:
 394   case ARM::t2LDRHi12:
 395   case ARM::t2LDRBi12:
 396   case ARM::t2LDRSHi12:
 397   case ARM::t2LDRSBi12:
 398   case ARM::t2STRi12:
 399   case ARM::t2STRBi12:
 400   case ARM::t2STRHi12:
 401   case ARM::t2LDRi8:
 402   case ARM::t2LDRHi8:
 403   case ARM::t2LDRBi8:
 404   case ARM::t2LDRSHi8:
 405   case ARM::t2LDRSBi8:
 406   case ARM::t2STRi8:
 407   case ARM::t2STRBi8:
 408   case ARM::t2STRHi8:
 409     return opcode;
 410
 411   default:
 412     break;
 413   }
 414
 415   return 0;
 416 }
 417
 418 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 419                                unsigned FrameReg, int &Offset,
 420                                const ARMBaseInstrInfo &TII) {
 421   unsigned Opcode = MI.getOpcode();
 422   const TargetInstrDesc &Desc = MI.getDesc();
 423   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 424   bool isSub = false;
 425
 426   // Memory operands in inline assembly always use AddrModeT2_i12.
 427   if (Opcode == ARM::INLINEASM)
 428     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 429
 430   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 431     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 432
 433     unsigned PredReg;
 434     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 435       // Turn it into a move.
 436       MI.setDesc(TII.get(ARM::tMOVgpr2gpr));
 437       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 438       // Remove offset and remaining explicit predicate operands.
 439       do MI.RemoveOperand(FrameRegIdx+1);
 440       while (MI.getNumOperands() > FrameRegIdx+1 &&
 441              (!MI.getOperand(FrameRegIdx+1).isReg() ||
 442               !MI.getOperand(FrameRegIdx+1).isImm()));
 443       return true;
 444     }
 445
 446     bool isSP = FrameReg == ARM::SP;
 447     bool HasCCOut = Opcode != ARM::t2ADDri12;
 448
 449     if (Offset < 0) {
 450       Offset = -Offset;
 451       isSub = true;
 452       MI.setDesc(TII.get(isSP ? ARM::t2SUBrSPi : ARM::t2SUBri));
 453     } else {
 454       MI.setDesc(TII.get(isSP ? ARM::t2ADDrSPi : ARM::t2ADDri));
 455     }
 456
 457     // Common case: small offset, fits into instruction.
 458     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 459       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 460       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 461       // Add cc_out operand if the original instruction did not have one.
 462       if (!HasCCOut)
 463         MI.addOperand(MachineOperand::CreateReg(0, false));
 464       Offset = 0;
 465       return true;
 466     }
 467     // Another common case: imm12.
 468     if (Offset < 4096 &&
 469         (!HasCCOut || MI.getOperand(MI.getNumOperands()-1).getReg() == 0)) {
 470       unsigned NewOpc = isSP
 471         ? (isSub ? ARM::t2SUBrSPi12 : ARM::t2ADDrSPi12)
 472         : (isSub ? ARM::t2SUBri12   : ARM::t2ADDri12);
 473       MI.setDesc(TII.get(NewOpc));
 474       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 475       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 476       // Remove the cc_out operand.
 477       if (HasCCOut)
 478         MI.RemoveOperand(MI.getNumOperands()-1);
 479       Offset = 0;
 480       return true;
 481     }
 482
 483     // Otherwise, extract 8 adjacent bits from the immediate into this
 484     // t2ADDri/t2SUBri.
 485     unsigned RotAmt = CountLeadingZeros_32(Offset);
 486     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 487
 488     // We will handle these bits from offset, clear them.
 489     Offset &= ~ThisImmVal;
 490
 491     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 492            "Bit extraction didn't work?");
 493     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 494     // Add cc_out operand if the original instruction did not have one.
 495     if (!HasCCOut)
 496       MI.addOperand(MachineOperand::CreateReg(0, false));
 497
 498   } else {
 499
 500     // AddrMode4 and AddrMode6 cannot handle any offset.
 501     if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
 502       return false;
 503
 504     // AddrModeT2_so cannot handle any offset. If there is no offset
 505     // register then we change to an immediate version.
 506     unsigned NewOpc = Opcode;
 507     if (AddrMode == ARMII::AddrModeT2_so) {
 508       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 509       if (OffsetReg != 0) {
 510         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 511         return Offset == 0;
 512       }
 513
 514       MI.RemoveOperand(FrameRegIdx+1);
 515       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 516       NewOpc = immediateOffsetOpcode(Opcode);
 517       AddrMode = ARMII::AddrModeT2_i12;
 518     }
 519
 520     unsigned NumBits = 0;
 521     unsigned Scale = 1;
 522     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 523       // i8 supports only negative, and i12 supports only positive, so
 524       // based on Offset sign convert Opcode to the appropriate
 525       // instruction
 526       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 527       if (Offset < 0) {
 528         NewOpc = negativeOffsetOpcode(Opcode);
 529         NumBits = 8;
 530         isSub = true;
 531         Offset = -Offset;
 532       } else {
 533         NewOpc = positiveOffsetOpcode(Opcode);
 534         NumBits = 12;
 535       }
 536     } else if (AddrMode == ARMII::AddrMode5) {
 537       // VFP address mode.
 538       const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 539       int InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 540       if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 541         InstrOffs *= -1;
 542       NumBits = 8;
 543       Scale = 4;
 544       Offset += InstrOffs * 4;
 545       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 546       if (Offset < 0) {
 547         Offset = -Offset;
 548         isSub = true;
 549       }
 550     } else {
 551       llvm_unreachable("Unsupported addressing mode!");
 552     }
 553
 554     if (NewOpc != Opcode)
 555       MI.setDesc(TII.get(NewOpc));
 556
 557     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 558
 559     // Attempt to fold address computation
 560     // Common case: small offset, fits into instruction.
 561     int ImmedOffset = Offset / Scale;
 562     unsigned Mask = (1 << NumBits) - 1;
 563     if ((unsigned)Offset <= Mask * Scale) {
 564       // Replace the FrameIndex with fp/sp
 565       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 566       if (isSub) {
 567         if (AddrMode == ARMII::AddrMode5)
 568           // FIXME: Not consistent.
 569           ImmedOffset |= 1 << NumBits;
 570         else
 571           ImmedOffset = -ImmedOffset;
 572       }
 573       ImmOp.ChangeToImmediate(ImmedOffset);
 574       Offset = 0;
 575       return true;
 576     }
 577
 578     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 579     ImmedOffset = ImmedOffset & Mask;
 580     if (isSub) {
 581       if (AddrMode == ARMII::AddrMode5)
 582         // FIXME: Not consistent.
 583         ImmedOffset |= 1 << NumBits;
 584       else {
 585         ImmedOffset = -ImmedOffset;
 586         if (ImmedOffset == 0)
 587           // Change the opcode back if the encoded offset is zero.
 588           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 589       }
 590     }
 591     ImmOp.ChangeToImmediate(ImmedOffset);
 592     Offset &= ~(Mask*Scale);
 593   }
 594
 595   Offset = (isSub) ? -Offset : Offset;
 596   return Offset == 0;
 597 }
 598
 599 /// scheduleTwoAddrSource - Schedule the copy / re-mat of the source of the
 600 /// two-addrss instruction inserted by two-address pass.
 601 void
 602 Thumb2InstrInfo::scheduleTwoAddrSource(MachineInstr *SrcMI,
 603                                        MachineInstr *UseMI,
 604                                        const TargetRegisterInfo &TRI) const {
 605   if (SrcMI->getOpcode() != ARM::tMOVgpr2gpr ||
 606       SrcMI->getOperand(1).isKill())
 607     return;
 608
 609   unsigned PredReg = 0;
 610   ARMCC::CondCodes CC = llvm::getInstrPredicate(UseMI, PredReg);
 611   if (CC == ARMCC::AL || PredReg != ARM::CPSR)
 612     return;
 613
 614   // Schedule the copy so it doesn't come between previous instructions
 615   // and UseMI which can form an IT block.
 616   unsigned SrcReg = SrcMI->getOperand(1).getReg();
 617   ARMCC::CondCodes OCC = ARMCC::getOppositeCondition(CC);
 618   MachineBasicBlock *MBB = UseMI->getParent();
 619   MachineBasicBlock::iterator MBBI = SrcMI;
 620   unsigned NumInsts = 0;
 621   while (--MBBI != MBB->begin()) {
 622     if (MBBI->isDebugValue())
 623       continue;
 624
 625     MachineInstr *NMI = &*MBBI;
 626     ARMCC::CondCodes NCC = llvm::getInstrPredicate(NMI, PredReg);
 627     if (!(NCC == CC || NCC == OCC) ||
 628         NMI->modifiesRegister(SrcReg, &TRI) ||
 629         NMI->definesRegister(ARM::CPSR))
 630       break;
 631     if (++NumInsts == 4)
 632       // Too many in a row!
 633       return;
 634   }
 635
 636   if (NumInsts) {
 637     MBB->remove(SrcMI);
 638     MBB->insert(++MBBI, SrcMI);
 639   }
 640 }
 641
 642 ARMCC::CondCodes
 643 llvm::getITInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
 644   unsigned Opc = MI->getOpcode();
 645   if (Opc == ARM::tBcc || Opc == ARM::t2Bcc)
 646     return ARMCC::AL;
 647   return llvm::getInstrPredicate(MI, PredReg);
 648 }