lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMGenInstrInfo.inc"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "Thumb2HazardRecognizer.h"
  21 #include "Thumb2InstrInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineMemOperand.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/ADT/SmallVector.h"
  27 #include "llvm/Support/CommandLine.h"
  28
  29 using namespace llvm;
  30
  31 static cl::opt<bool>
  32 OldT2IfCvt("old-thumb2-ifcvt", cl::Hidden,
  33            cl::desc("Use old-style Thumb2 if-conversion heuristics"),
  34            cl::init(false));
  35
  36 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  37   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  38 }
  39
  40 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  41   // FIXME
  42   return 0;
  43 }
  44
  45 bool Thumb2InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
  46                                           unsigned NumInstrs,
  47                                           float Prediction) const {
  48   if (!OldT2IfCvt)
  49     return ARMBaseInstrInfo::isProfitableToIfCvt(MBB, NumInstrs, Prediction);
  50   return NumInstrs && NumInstrs <= 3;
  51 }
  52
  53 bool Thumb2InstrInfo::
  54 isProfitableToIfCvt(MachineBasicBlock &TMBB, unsigned NumT,
  55                     MachineBasicBlock &FMBB, unsigned NumF,
  56                     float Prediction) const {
  57   if (!OldT2IfCvt)
  58     return ARMBaseInstrInfo::isProfitableToIfCvt(TMBB, NumT,
  59                                                  FMBB, NumF, Prediction);
  60
  61   // FIXME: Catch optimization such as:
  62   //        r0 = movne
  63   //        r0 = moveq
  64   return NumT && NumF &&
  65     NumT <= 3 && NumF <= 3;
  66 }
  67
  68
  69 void
  70 Thumb2InstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
  71                                          MachineBasicBlock *NewDest) const {
  72   MachineBasicBlock *MBB = Tail->getParent();
  73   ARMFunctionInfo *AFI = MBB->getParent()->getInfo<ARMFunctionInfo>();
  74   if (!AFI->hasITBlocks()) {
  75     TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  76     return;
  77   }
  78
  79   // If the first instruction of Tail is predicated, we may have to update
  80   // the IT instruction.
  81   unsigned PredReg = 0;
  82   ARMCC::CondCodes CC = llvm::getInstrPredicate(Tail, PredReg);
  83   MachineBasicBlock::iterator MBBI = Tail;
  84   if (CC != ARMCC::AL)
  85     // Expecting at least the t2IT instruction before it.
  86     --MBBI;
  87
  88   // Actually replace the tail.
  89   TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  90
  91   // Fix up IT.
  92   if (CC != ARMCC::AL) {
  93     MachineBasicBlock::iterator E = MBB->begin();
  94     unsigned Count = 4; // At most 4 instructions in an IT block.
  95     while (Count && MBBI != E) {
  96       if (MBBI->isDebugValue()) {
  97         --MBBI;
  98         continue;
  99       }
 100       if (MBBI->getOpcode() == ARM::t2IT) {
 101         unsigned Mask = MBBI->getOperand(1).getImm();
 102         if (Count == 4)
 103           MBBI->eraseFromParent();
 104         else {
 105           unsigned MaskOn = 1 << Count;
 106           unsigned MaskOff = ~(MaskOn - 1);
 107           MBBI->getOperand(1).setImm((Mask & MaskOff) | MaskOn);
 108         }
 109         return;
 110       }
 111       --MBBI;
 112       --Count;
 113     }
 114
 115     // Ctrl flow can reach here if branch folding is run before IT block
 116     // formation pass.
 117   }
 118 }
 119
 120 bool
 121 Thumb2InstrInfo::isLegalToSplitMBBAt(MachineBasicBlock &MBB,
 122                                      MachineBasicBlock::iterator MBBI) const {
 123   unsigned PredReg = 0;
 124   return llvm::getITInstrPredicate(MBBI, PredReg) == ARMCC::AL;
 125 }
 126
 127 void Thumb2InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 128                                   MachineBasicBlock::iterator I, DebugLoc DL,
 129                                   unsigned DestReg, unsigned SrcReg,
 130                                   bool KillSrc) const {
 131   // Handle SPR, DPR, and QPR copies.
 132   if (!ARM::GPRRegClass.contains(DestReg, SrcReg))
 133     return ARMBaseInstrInfo::copyPhysReg(MBB, I, DL, DestReg, SrcReg, KillSrc);
 134
 135   bool tDest = ARM::tGPRRegClass.contains(DestReg);
 136   bool tSrc  = ARM::tGPRRegClass.contains(SrcReg);
 137   unsigned Opc = ARM::tMOVgpr2gpr;
 138   if (tDest && tSrc)
 139     Opc = ARM::tMOVr;
 140   else if (tSrc)
 141     Opc = ARM::tMOVtgpr2gpr;
 142   else if (tDest)
 143     Opc = ARM::tMOVgpr2tgpr;
 144
 145   BuildMI(MBB, I, DL, get(Opc), DestReg)
 146     .addReg(SrcReg, getKillRegState(KillSrc));
 147 }
 148
 149 void Thumb2InstrInfo::
 150 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 151                     unsigned SrcReg, bool isKill, int FI,
 152                     const TargetRegisterClass *RC,
 153                     const TargetRegisterInfo *TRI) const {
 154   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 155       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass) {
 156     DebugLoc DL;
 157     if (I != MBB.end()) DL = I->getDebugLoc();
 158
 159     MachineFunction &MF = *MBB.getParent();
 160     MachineFrameInfo &MFI = *MF.getFrameInfo();
 161     MachineMemOperand *MMO =
 162       MF.getMachineMemOperand(
 163                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 164                               MachineMemOperand::MOStore,
 165                               MFI.getObjectSize(FI),
 166                               MFI.getObjectAlignment(FI));
 167     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
 168                    .addReg(SrcReg, getKillRegState(isKill))
 169                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 170     return;
 171   }
 172
 173   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC, TRI);
 174 }
 175
 176 void Thumb2InstrInfo::
 177 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 178                      unsigned DestReg, int FI,
 179                      const TargetRegisterClass *RC,
 180                      const TargetRegisterInfo *TRI) const {
 181   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 182       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass) {
 183     DebugLoc DL;
 184     if (I != MBB.end()) DL = I->getDebugLoc();
 185
 186     MachineFunction &MF = *MBB.getParent();
 187     MachineFrameInfo &MFI = *MF.getFrameInfo();
 188     MachineMemOperand *MMO =
 189       MF.getMachineMemOperand(
 190                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 191                               MachineMemOperand::MOLoad,
 192                               MFI.getObjectSize(FI),
 193                               MFI.getObjectAlignment(FI));
 194     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 195                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 196     return;
 197   }
 198
 199   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC, TRI);
 200 }
 201
 202 ScheduleHazardRecognizer *Thumb2InstrInfo::
 203 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II) const {
 204   return (ScheduleHazardRecognizer *)new Thumb2HazardRecognizer(II);
 205 }
 206
 207 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 208                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 209                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 210                                ARMCC::CondCodes Pred, unsigned PredReg,
 211                                const ARMBaseInstrInfo &TII) {
 212   bool isSub = NumBytes < 0;
 213   if (isSub) NumBytes = -NumBytes;
 214
 215   // If profitable, use a movw or movt to materialize the offset.
 216   // FIXME: Use the scavenger to grab a scratch register.
 217   if (DestReg != ARM::SP && DestReg != BaseReg &&
 218       NumBytes >= 4096 &&
 219       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 220     bool Fits = false;
 221     if (NumBytes < 65536) {
 222       // Use a movw to materialize the 16-bit constant.
 223       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 224         .addImm(NumBytes)
 225         .addImm((unsigned)Pred).addReg(PredReg);
 226       Fits = true;
 227     } else if ((NumBytes & 0xffff) == 0) {
 228       // Use a movt to materialize the 32-bit constant.
 229       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 230         .addReg(DestReg)
 231         .addImm(NumBytes >> 16)
 232         .addImm((unsigned)Pred).addReg(PredReg);
 233       Fits = true;
 234     }
 235
 236     if (Fits) {
 237       if (isSub) {
 238         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 239           .addReg(BaseReg, RegState::Kill)
 240           .addReg(DestReg, RegState::Kill)
 241           .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 242       } else {
 243         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 244           .addReg(DestReg, RegState::Kill)
 245           .addReg(BaseReg, RegState::Kill)
 246         .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 247       }
 248       return;
 249     }
 250   }
 251
 252   while (NumBytes) {
 253     unsigned ThisVal = NumBytes;
 254     unsigned Opc = 0;
 255     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 256       // mov sp, rn. Note t2MOVr cannot be used.
 257       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVgpr2gpr),DestReg).addReg(BaseReg);
 258       BaseReg = ARM::SP;
 259       continue;
 260     }
 261
 262     bool HasCCOut = true;
 263     if (BaseReg == ARM::SP) {
 264       // sub sp, sp, #imm7
 265       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 266         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 267         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 268         // FIXME: Fix Thumb1 immediate encoding.
 269         BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 270           .addReg(BaseReg).addImm(ThisVal/4);
 271         NumBytes = 0;
 272         continue;
 273       }
 274
 275       // sub rd, sp, so_imm
 276       Opc = isSub ? ARM::t2SUBrSPi : ARM::t2ADDrSPi;
 277       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 278         NumBytes = 0;
 279       } else {
 280         // FIXME: Move this to ARMAddressingModes.h?
 281         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 282         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 283         NumBytes &= ~ThisVal;
 284         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 285                "Bit extraction didn't work?");
 286       }
 287     } else {
 288       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 289       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 290       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 291         NumBytes = 0;
 292       } else if (ThisVal < 4096) {
 293         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 294         HasCCOut = false;
 295         NumBytes = 0;
 296       } else {
 297         // FIXME: Move this to ARMAddressingModes.h?
 298         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 299         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 300         NumBytes &= ~ThisVal;
 301         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 302                "Bit extraction didn't work?");
 303       }
 304     }
 305
 306     // Build the new ADD / SUB.
 307     MachineInstrBuilder MIB =
 308       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 309                      .addReg(BaseReg, RegState::Kill)
 310                      .addImm(ThisVal));
 311     if (HasCCOut)
 312       AddDefaultCC(MIB);
 313
 314     BaseReg = DestReg;
 315   }
 316 }
 317
 318 static unsigned
 319 negativeOffsetOpcode(unsigned opcode)
 320 {
 321   switch (opcode) {
 322   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 323   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 324   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 325   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 326   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 327   case ARM::t2STRi12:   return ARM::t2STRi8;
 328   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 329   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 330
 331   case ARM::t2LDRi8:
 332   case ARM::t2LDRHi8:
 333   case ARM::t2LDRBi8:
 334   case ARM::t2LDRSHi8:
 335   case ARM::t2LDRSBi8:
 336   case ARM::t2STRi8:
 337   case ARM::t2STRBi8:
 338   case ARM::t2STRHi8:
 339     return opcode;
 340
 341   default:
 342     break;
 343   }
 344
 345   return 0;
 346 }
 347
 348 static unsigned
 349 positiveOffsetOpcode(unsigned opcode)
 350 {
 351   switch (opcode) {
 352   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 353   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 354   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 355   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 356   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 357   case ARM::t2STRi8:   return ARM::t2STRi12;
 358   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 359   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 360
 361   case ARM::t2LDRi12:
 362   case ARM::t2LDRHi12:
 363   case ARM::t2LDRBi12:
 364   case ARM::t2LDRSHi12:
 365   case ARM::t2LDRSBi12:
 366   case ARM::t2STRi12:
 367   case ARM::t2STRBi12:
 368   case ARM::t2STRHi12:
 369     return opcode;
 370
 371   default:
 372     break;
 373   }
 374
 375   return 0;
 376 }
 377
 378 static unsigned
 379 immediateOffsetOpcode(unsigned opcode)
 380 {
 381   switch (opcode) {
 382   case ARM::t2LDRs:   return ARM::t2LDRi12;
 383   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 384   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 385   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 386   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 387   case ARM::t2STRs:   return ARM::t2STRi12;
 388   case ARM::t2STRBs:  return ARM::t2STRBi12;
 389   case ARM::t2STRHs:  return ARM::t2STRHi12;
 390
 391   case ARM::t2LDRi12:
 392   case ARM::t2LDRHi12:
 393   case ARM::t2LDRBi12:
 394   case ARM::t2LDRSHi12:
 395   case ARM::t2LDRSBi12:
 396   case ARM::t2STRi12:
 397   case ARM::t2STRBi12:
 398   case ARM::t2STRHi12:
 399   case ARM::t2LDRi8:
 400   case ARM::t2LDRHi8:
 401   case ARM::t2LDRBi8:
 402   case ARM::t2LDRSHi8:
 403   case ARM::t2LDRSBi8:
 404   case ARM::t2STRi8:
 405   case ARM::t2STRBi8:
 406   case ARM::t2STRHi8:
 407     return opcode;
 408
 409   default:
 410     break;
 411   }
 412
 413   return 0;
 414 }
 415
 416 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 417                                unsigned FrameReg, int &Offset,
 418                                const ARMBaseInstrInfo &TII) {
 419   unsigned Opcode = MI.getOpcode();
 420   const TargetInstrDesc &Desc = MI.getDesc();
 421   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 422   bool isSub = false;
 423
 424   // Memory operands in inline assembly always use AddrModeT2_i12.
 425   if (Opcode == ARM::INLINEASM)
 426     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 427
 428   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 429     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 430
 431     unsigned PredReg;
 432     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 433       // Turn it into a move.
 434       MI.setDesc(TII.get(ARM::tMOVgpr2gpr));
 435       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 436       // Remove offset and remaining explicit predicate operands.
 437       do MI.RemoveOperand(FrameRegIdx+1);
 438       while (MI.getNumOperands() > FrameRegIdx+1 &&
 439              (!MI.getOperand(FrameRegIdx+1).isReg() ||
 440               !MI.getOperand(FrameRegIdx+1).isImm()));
 441       return true;
 442     }
 443
 444     bool isSP = FrameReg == ARM::SP;
 445     bool HasCCOut = Opcode != ARM::t2ADDri12;
 446
 447     if (Offset < 0) {
 448       Offset = -Offset;
 449       isSub = true;
 450       MI.setDesc(TII.get(isSP ? ARM::t2SUBrSPi : ARM::t2SUBri));
 451     } else {
 452       MI.setDesc(TII.get(isSP ? ARM::t2ADDrSPi : ARM::t2ADDri));
 453     }
 454
 455     // Common case: small offset, fits into instruction.
 456     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 457       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 458       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 459       // Add cc_out operand if the original instruction did not have one.
 460       if (!HasCCOut)
 461         MI.addOperand(MachineOperand::CreateReg(0, false));
 462       Offset = 0;
 463       return true;
 464     }
 465     // Another common case: imm12.
 466     if (Offset < 4096 &&
 467         (!HasCCOut || MI.getOperand(MI.getNumOperands()-1).getReg() == 0)) {
 468       unsigned NewOpc = isSP
 469         ? (isSub ? ARM::t2SUBrSPi12 : ARM::t2ADDrSPi12)
 470         : (isSub ? ARM::t2SUBri12   : ARM::t2ADDri12);
 471       MI.setDesc(TII.get(NewOpc));
 472       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 473       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 474       // Remove the cc_out operand.
 475       if (HasCCOut)
 476         MI.RemoveOperand(MI.getNumOperands()-1);
 477       Offset = 0;
 478       return true;
 479     }
 480
 481     // Otherwise, extract 8 adjacent bits from the immediate into this
 482     // t2ADDri/t2SUBri.
 483     unsigned RotAmt = CountLeadingZeros_32(Offset);
 484     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 485
 486     // We will handle these bits from offset, clear them.
 487     Offset &= ~ThisImmVal;
 488
 489     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 490            "Bit extraction didn't work?");
 491     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 492     // Add cc_out operand if the original instruction did not have one.
 493     if (!HasCCOut)
 494       MI.addOperand(MachineOperand::CreateReg(0, false));
 495
 496   } else {
 497
 498     // AddrMode4 and AddrMode6 cannot handle any offset.
 499     if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
 500       return false;
 501
 502     // AddrModeT2_so cannot handle any offset. If there is no offset
 503     // register then we change to an immediate version.
 504     unsigned NewOpc = Opcode;
 505     if (AddrMode == ARMII::AddrModeT2_so) {
 506       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 507       if (OffsetReg != 0) {
 508         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 509         return Offset == 0;
 510       }
 511
 512       MI.RemoveOperand(FrameRegIdx+1);
 513       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 514       NewOpc = immediateOffsetOpcode(Opcode);
 515       AddrMode = ARMII::AddrModeT2_i12;
 516     }
 517
 518     unsigned NumBits = 0;
 519     unsigned Scale = 1;
 520     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 521       // i8 supports only negative, and i12 supports only positive, so
 522       // based on Offset sign convert Opcode to the appropriate
 523       // instruction
 524       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 525       if (Offset < 0) {
 526         NewOpc = negativeOffsetOpcode(Opcode);
 527         NumBits = 8;
 528         isSub = true;
 529         Offset = -Offset;
 530       } else {
 531         NewOpc = positiveOffsetOpcode(Opcode);
 532         NumBits = 12;
 533       }
 534     } else if (AddrMode == ARMII::AddrMode5) {
 535       // VFP address mode.
 536       const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 537       int InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 538       if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 539         InstrOffs *= -1;
 540       NumBits = 8;
 541       Scale = 4;
 542       Offset += InstrOffs * 4;
 543       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 544       if (Offset < 0) {
 545         Offset = -Offset;
 546         isSub = true;
 547       }
 548     } else {
 549       llvm_unreachable("Unsupported addressing mode!");
 550     }
 551
 552     if (NewOpc != Opcode)
 553       MI.setDesc(TII.get(NewOpc));
 554
 555     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 556
 557     // Attempt to fold address computation
 558     // Common case: small offset, fits into instruction.
 559     int ImmedOffset = Offset / Scale;
 560     unsigned Mask = (1 << NumBits) - 1;
 561     if ((unsigned)Offset <= Mask * Scale) {
 562       // Replace the FrameIndex with fp/sp
 563       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 564       if (isSub) {
 565         if (AddrMode == ARMII::AddrMode5)
 566           // FIXME: Not consistent.
 567           ImmedOffset |= 1 << NumBits;
 568         else
 569           ImmedOffset = -ImmedOffset;
 570       }
 571       ImmOp.ChangeToImmediate(ImmedOffset);
 572       Offset = 0;
 573       return true;
 574     }
 575
 576     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 577     ImmedOffset = ImmedOffset & Mask;
 578     if (isSub) {
 579       if (AddrMode == ARMII::AddrMode5)
 580         // FIXME: Not consistent.
 581         ImmedOffset |= 1 << NumBits;
 582       else {
 583         ImmedOffset = -ImmedOffset;
 584         if (ImmedOffset == 0)
 585           // Change the opcode back if the encoded offset is zero.
 586           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 587       }
 588     }
 589     ImmOp.ChangeToImmediate(ImmedOffset);
 590     Offset &= ~(Mask*Scale);
 591   }
 592
 593   Offset = (isSub) ? -Offset : Offset;
 594   return Offset == 0;
 595 }
 596
 597 /// scheduleTwoAddrSource - Schedule the copy / re-mat of the source of the
 598 /// two-addrss instruction inserted by two-address pass.
 599 void
 600 Thumb2InstrInfo::scheduleTwoAddrSource(MachineInstr *SrcMI,
 601                                        MachineInstr *UseMI,
 602                                        const TargetRegisterInfo &TRI) const {
 603   if (SrcMI->getOpcode() != ARM::tMOVgpr2gpr ||
 604       SrcMI->getOperand(1).isKill())
 605     return;
 606
 607   unsigned PredReg = 0;
 608   ARMCC::CondCodes CC = llvm::getInstrPredicate(UseMI, PredReg);
 609   if (CC == ARMCC::AL || PredReg != ARM::CPSR)
 610     return;
 611
 612   // Schedule the copy so it doesn't come between previous instructions
 613   // and UseMI which can form an IT block.
 614   unsigned SrcReg = SrcMI->getOperand(1).getReg();
 615   ARMCC::CondCodes OCC = ARMCC::getOppositeCondition(CC);
 616   MachineBasicBlock *MBB = UseMI->getParent();
 617   MachineBasicBlock::iterator MBBI = SrcMI;
 618   unsigned NumInsts = 0;
 619   while (--MBBI != MBB->begin()) {
 620     if (MBBI->isDebugValue())
 621       continue;
 622
 623     MachineInstr *NMI = &*MBBI;
 624     ARMCC::CondCodes NCC = llvm::getInstrPredicate(NMI, PredReg);
 625     if (!(NCC == CC || NCC == OCC) ||
 626         NMI->modifiesRegister(SrcReg, &TRI) ||
 627         NMI->definesRegister(ARM::CPSR))
 628       break;
 629     if (++NumInsts == 4)
 630       // Too many in a row!
 631       return;
 632   }
 633
 634   if (NumInsts) {
 635     MBB->remove(SrcMI);
 636     MBB->insert(++MBBI, SrcMI);
 637   }
 638 }
 639
 640 ARMCC::CondCodes
 641 llvm::getITInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
 642   unsigned Opc = MI->getOpcode();
 643   if (Opc == ARM::tBcc || Opc == ARM::t2Bcc)
 644     return ARMCC::AL;
 645   return llvm::getInstrPredicate(MI, PredReg);
 646 }