lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "Thumb2InstrInfo.h"
  19 #include "MCTargetDesc/ARMAddressingModes.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/CodeGen/PseudoSourceValue.h"
  24 #include "llvm/ADT/SmallVector.h"
  25 #include "llvm/Support/CommandLine.h"
  26
  27 using namespace llvm;
  28
  29 static cl::opt<bool>
  30 OldT2IfCvt("old-thumb2-ifcvt", cl::Hidden,
  31            cl::desc("Use old-style Thumb2 if-conversion heuristics"),
  32            cl::init(false));
  33
  34 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  35   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  36 }
  37
  38 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  39   // FIXME
  40   return 0;
  41 }
  42
  43 void
  44 Thumb2InstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
  45                                          MachineBasicBlock *NewDest) const {
  46   MachineBasicBlock *MBB = Tail->getParent();
  47   ARMFunctionInfo *AFI = MBB->getParent()->getInfo<ARMFunctionInfo>();
  48   if (!AFI->hasITBlocks()) {
  49     TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  50     return;
  51   }
  52
  53   // If the first instruction of Tail is predicated, we may have to update
  54   // the IT instruction.
  55   unsigned PredReg = 0;
  56   ARMCC::CondCodes CC = llvm::getInstrPredicate(Tail, PredReg);
  57   MachineBasicBlock::iterator MBBI = Tail;
  58   if (CC != ARMCC::AL)
  59     // Expecting at least the t2IT instruction before it.
  60     --MBBI;
  61
  62   // Actually replace the tail.
  63   TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  64
  65   // Fix up IT.
  66   if (CC != ARMCC::AL) {
  67     MachineBasicBlock::iterator E = MBB->begin();
  68     unsigned Count = 4; // At most 4 instructions in an IT block.
  69     while (Count && MBBI != E) {
  70       if (MBBI->isDebugValue()) {
  71         --MBBI;
  72         continue;
  73       }
  74       if (MBBI->getOpcode() == ARM::t2IT) {
  75         unsigned Mask = MBBI->getOperand(1).getImm();
  76         if (Count == 4)
  77           MBBI->eraseFromParent();
  78         else {
  79           unsigned MaskOn = 1 << Count;
  80           unsigned MaskOff = ~(MaskOn - 1);
  81           MBBI->getOperand(1).setImm((Mask & MaskOff) | MaskOn);
  82         }
  83         return;
  84       }
  85       --MBBI;
  86       --Count;
  87     }
  88
  89     // Ctrl flow can reach here if branch folding is run before IT block
  90     // formation pass.
  91   }
  92 }
  93
  94 bool
  95 Thumb2InstrInfo::isLegalToSplitMBBAt(MachineBasicBlock &MBB,
  96                                      MachineBasicBlock::iterator MBBI) const {
  97   while (MBBI->isDebugValue()) {
  98     ++MBBI;
  99     if (MBBI == MBB.end())
 100       return false;
 101   }
 102
 103   unsigned PredReg = 0;
 104   return llvm::getITInstrPredicate(MBBI, PredReg) == ARMCC::AL;
 105 }
 106
 107 void Thumb2InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 108                                   MachineBasicBlock::iterator I, DebugLoc DL,
 109                                   unsigned DestReg, unsigned SrcReg,
 110                                   bool KillSrc) const {
 111   // Handle SPR, DPR, and QPR copies.
 112   if (!ARM::GPRRegClass.contains(DestReg, SrcReg))
 113     return ARMBaseInstrInfo::copyPhysReg(MBB, I, DL, DestReg, SrcReg, KillSrc);
 114
 115   AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg)
 116     .addReg(SrcReg, getKillRegState(KillSrc)));
 117 }
 118
 119 void Thumb2InstrInfo::
 120 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 121                     unsigned SrcReg, bool isKill, int FI,
 122                     const TargetRegisterClass *RC,
 123                     const TargetRegisterInfo *TRI) const {
 124   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 125       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass ||
 126       RC == ARM::GPRnopcRegisterClass) {
 127     DebugLoc DL;
 128     if (I != MBB.end()) DL = I->getDebugLoc();
 129
 130     MachineFunction &MF = *MBB.getParent();
 131     MachineFrameInfo &MFI = *MF.getFrameInfo();
 132     MachineMemOperand *MMO =
 133       MF.getMachineMemOperand(
 134                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 135                               MachineMemOperand::MOStore,
 136                               MFI.getObjectSize(FI),
 137                               MFI.getObjectAlignment(FI));
 138     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
 139                    .addReg(SrcReg, getKillRegState(isKill))
 140                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 141     return;
 142   }
 143
 144   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC, TRI);
 145 }
 146
 147 void Thumb2InstrInfo::
 148 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 149                      unsigned DestReg, int FI,
 150                      const TargetRegisterClass *RC,
 151                      const TargetRegisterInfo *TRI) const {
 152   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 153       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass ||
 154       RC == ARM::GPRnopcRegisterClass) {
 155     DebugLoc DL;
 156     if (I != MBB.end()) DL = I->getDebugLoc();
 157
 158     MachineFunction &MF = *MBB.getParent();
 159     MachineFrameInfo &MFI = *MF.getFrameInfo();
 160     MachineMemOperand *MMO =
 161       MF.getMachineMemOperand(
 162                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 163                               MachineMemOperand::MOLoad,
 164                               MFI.getObjectSize(FI),
 165                               MFI.getObjectAlignment(FI));
 166     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 167                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 168     return;
 169   }
 170
 171   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC, TRI);
 172 }
 173
 174 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 175                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 176                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 177                                ARMCC::CondCodes Pred, unsigned PredReg,
 178                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
 179   bool isSub = NumBytes < 0;
 180   if (isSub) NumBytes = -NumBytes;
 181
 182   // If profitable, use a movw or movt to materialize the offset.
 183   // FIXME: Use the scavenger to grab a scratch register.
 184   if (DestReg != ARM::SP && DestReg != BaseReg &&
 185       NumBytes >= 4096 &&
 186       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 187     bool Fits = false;
 188     if (NumBytes < 65536) {
 189       // Use a movw to materialize the 16-bit constant.
 190       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 191         .addImm(NumBytes)
 192         .addImm((unsigned)Pred).addReg(PredReg).setMIFlags(MIFlags);
 193       Fits = true;
 194     } else if ((NumBytes & 0xffff) == 0) {
 195       // Use a movt to materialize the 32-bit constant.
 196       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 197         .addReg(DestReg)
 198         .addImm(NumBytes >> 16)
 199         .addImm((unsigned)Pred).addReg(PredReg).setMIFlags(MIFlags);
 200       Fits = true;
 201     }
 202
 203     if (Fits) {
 204       if (isSub) {
 205         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 206           .addReg(BaseReg, RegState::Kill)
 207           .addReg(DestReg, RegState::Kill)
 208           .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
 209           .setMIFlags(MIFlags);
 210       } else {
 211         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 212           .addReg(DestReg, RegState::Kill)
 213           .addReg(BaseReg, RegState::Kill)
 214           .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
 215           .setMIFlags(MIFlags);
 216       }
 217       return;
 218     }
 219   }
 220
 221   while (NumBytes) {
 222     unsigned ThisVal = NumBytes;
 223     unsigned Opc = 0;
 224     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 225       // mov sp, rn. Note t2MOVr cannot be used.
 226       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),DestReg)
 227         .addReg(BaseReg).setMIFlags(MIFlags));
 228       BaseReg = ARM::SP;
 229       continue;
 230     }
 231
 232     bool HasCCOut = true;
 233     if (BaseReg == ARM::SP) {
 234       // sub sp, sp, #imm7
 235       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 236         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 237         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 238         // FIXME: Fix Thumb1 immediate encoding.
 239         BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 240           .addReg(BaseReg).addImm(ThisVal/4).setMIFlags(MIFlags);
 241         NumBytes = 0;
 242         continue;
 243       }
 244
 245       // sub rd, sp, so_imm
 246       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 247       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 248         NumBytes = 0;
 249       } else {
 250         // FIXME: Move this to ARMAddressingModes.h?
 251         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 252         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 253         NumBytes &= ~ThisVal;
 254         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 255                "Bit extraction didn't work?");
 256       }
 257     } else {
 258       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 259       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 260       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 261         NumBytes = 0;
 262       } else if (ThisVal < 4096) {
 263         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 264         HasCCOut = false;
 265         NumBytes = 0;
 266       } else {
 267         // FIXME: Move this to ARMAddressingModes.h?
 268         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 269         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 270         NumBytes &= ~ThisVal;
 271         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 272                "Bit extraction didn't work?");
 273       }
 274     }
 275
 276     // Build the new ADD / SUB.
 277     MachineInstrBuilder MIB =
 278       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 279                      .addReg(BaseReg, RegState::Kill)
 280                      .addImm(ThisVal)).setMIFlags(MIFlags);
 281     if (HasCCOut)
 282       AddDefaultCC(MIB);
 283
 284     BaseReg = DestReg;
 285   }
 286 }
 287
 288 static unsigned
 289 negativeOffsetOpcode(unsigned opcode)
 290 {
 291   switch (opcode) {
 292   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 293   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 294   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 295   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 296   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 297   case ARM::t2STRi12:   return ARM::t2STRi8;
 298   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 299   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 300
 301   case ARM::t2LDRi8:
 302   case ARM::t2LDRHi8:
 303   case ARM::t2LDRBi8:
 304   case ARM::t2LDRSHi8:
 305   case ARM::t2LDRSBi8:
 306   case ARM::t2STRi8:
 307   case ARM::t2STRBi8:
 308   case ARM::t2STRHi8:
 309     return opcode;
 310
 311   default:
 312     break;
 313   }
 314
 315   return 0;
 316 }
 317
 318 static unsigned
 319 positiveOffsetOpcode(unsigned opcode)
 320 {
 321   switch (opcode) {
 322   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 323   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 324   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 325   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 326   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 327   case ARM::t2STRi8:   return ARM::t2STRi12;
 328   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 329   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 330
 331   case ARM::t2LDRi12:
 332   case ARM::t2LDRHi12:
 333   case ARM::t2LDRBi12:
 334   case ARM::t2LDRSHi12:
 335   case ARM::t2LDRSBi12:
 336   case ARM::t2STRi12:
 337   case ARM::t2STRBi12:
 338   case ARM::t2STRHi12:
 339     return opcode;
 340
 341   default:
 342     break;
 343   }
 344
 345   return 0;
 346 }
 347
 348 static unsigned
 349 immediateOffsetOpcode(unsigned opcode)
 350 {
 351   switch (opcode) {
 352   case ARM::t2LDRs:   return ARM::t2LDRi12;
 353   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 354   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 355   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 356   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 357   case ARM::t2STRs:   return ARM::t2STRi12;
 358   case ARM::t2STRBs:  return ARM::t2STRBi12;
 359   case ARM::t2STRHs:  return ARM::t2STRHi12;
 360
 361   case ARM::t2LDRi12:
 362   case ARM::t2LDRHi12:
 363   case ARM::t2LDRBi12:
 364   case ARM::t2LDRSHi12:
 365   case ARM::t2LDRSBi12:
 366   case ARM::t2STRi12:
 367   case ARM::t2STRBi12:
 368   case ARM::t2STRHi12:
 369   case ARM::t2LDRi8:
 370   case ARM::t2LDRHi8:
 371   case ARM::t2LDRBi8:
 372   case ARM::t2LDRSHi8:
 373   case ARM::t2LDRSBi8:
 374   case ARM::t2STRi8:
 375   case ARM::t2STRBi8:
 376   case ARM::t2STRHi8:
 377     return opcode;
 378
 379   default:
 380     break;
 381   }
 382
 383   return 0;
 384 }
 385
 386 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 387                                unsigned FrameReg, int &Offset,
 388                                const ARMBaseInstrInfo &TII) {
 389   unsigned Opcode = MI.getOpcode();
 390   const MCInstrDesc &Desc = MI.getDesc();
 391   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 392   bool isSub = false;
 393
 394   // Memory operands in inline assembly always use AddrModeT2_i12.
 395   if (Opcode == ARM::INLINEASM)
 396     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 397
 398   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 399     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 400
 401     unsigned PredReg;
 402     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 403       // Turn it into a move.
 404       MI.setDesc(TII.get(ARM::tMOVr));
 405       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 406       // Remove offset and remaining explicit predicate operands.
 407       do MI.RemoveOperand(FrameRegIdx+1);
 408       while (MI.getNumOperands() > FrameRegIdx+1);
 409       MachineInstrBuilder MIB(&MI);
 410       AddDefaultPred(MIB);
 411       return true;
 412     }
 413
 414     bool HasCCOut = Opcode != ARM::t2ADDri12;
 415
 416     if (Offset < 0) {
 417       Offset = -Offset;
 418       isSub = true;
 419       MI.setDesc(TII.get(ARM::t2SUBri));
 420     } else {
 421       MI.setDesc(TII.get(ARM::t2ADDri));
 422     }
 423
 424     // Common case: small offset, fits into instruction.
 425     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 426       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 427       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 428       // Add cc_out operand if the original instruction did not have one.
 429       if (!HasCCOut)
 430         MI.addOperand(MachineOperand::CreateReg(0, false));
 431       Offset = 0;
 432       return true;
 433     }
 434     // Another common case: imm12.
 435     if (Offset < 4096 &&
 436         (!HasCCOut || MI.getOperand(MI.getNumOperands()-1).getReg() == 0)) {
 437       unsigned NewOpc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 438       MI.setDesc(TII.get(NewOpc));
 439       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 440       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 441       // Remove the cc_out operand.
 442       if (HasCCOut)
 443         MI.RemoveOperand(MI.getNumOperands()-1);
 444       Offset = 0;
 445       return true;
 446     }
 447
 448     // Otherwise, extract 8 adjacent bits from the immediate into this
 449     // t2ADDri/t2SUBri.
 450     unsigned RotAmt = CountLeadingZeros_32(Offset);
 451     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 452
 453     // We will handle these bits from offset, clear them.
 454     Offset &= ~ThisImmVal;
 455
 456     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 457            "Bit extraction didn't work?");
 458     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 459     // Add cc_out operand if the original instruction did not have one.
 460     if (!HasCCOut)
 461       MI.addOperand(MachineOperand::CreateReg(0, false));
 462
 463   } else {
 464
 465     // AddrMode4 and AddrMode6 cannot handle any offset.
 466     if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
 467       return false;
 468
 469     // AddrModeT2_so cannot handle any offset. If there is no offset
 470     // register then we change to an immediate version.
 471     unsigned NewOpc = Opcode;
 472     if (AddrMode == ARMII::AddrModeT2_so) {
 473       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 474       if (OffsetReg != 0) {
 475         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 476         return Offset == 0;
 477       }
 478
 479       MI.RemoveOperand(FrameRegIdx+1);
 480       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 481       NewOpc = immediateOffsetOpcode(Opcode);
 482       AddrMode = ARMII::AddrModeT2_i12;
 483     }
 484
 485     unsigned NumBits = 0;
 486     unsigned Scale = 1;
 487     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 488       // i8 supports only negative, and i12 supports only positive, so
 489       // based on Offset sign convert Opcode to the appropriate
 490       // instruction
 491       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 492       if (Offset < 0) {
 493         NewOpc = negativeOffsetOpcode(Opcode);
 494         NumBits = 8;
 495         isSub = true;
 496         Offset = -Offset;
 497       } else {
 498         NewOpc = positiveOffsetOpcode(Opcode);
 499         NumBits = 12;
 500       }
 501     } else if (AddrMode == ARMII::AddrMode5) {
 502       // VFP address mode.
 503       const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 504       int InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 505       if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 506         InstrOffs *= -1;
 507       NumBits = 8;
 508       Scale = 4;
 509       Offset += InstrOffs * 4;
 510       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 511       if (Offset < 0) {
 512         Offset = -Offset;
 513         isSub = true;
 514       }
 515     } else {
 516       llvm_unreachable("Unsupported addressing mode!");
 517     }
 518
 519     if (NewOpc != Opcode)
 520       MI.setDesc(TII.get(NewOpc));
 521
 522     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 523
 524     // Attempt to fold address computation
 525     // Common case: small offset, fits into instruction.
 526     int ImmedOffset = Offset / Scale;
 527     unsigned Mask = (1 << NumBits) - 1;
 528     if ((unsigned)Offset <= Mask * Scale) {
 529       // Replace the FrameIndex with fp/sp
 530       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 531       if (isSub) {
 532         if (AddrMode == ARMII::AddrMode5)
 533           // FIXME: Not consistent.
 534           ImmedOffset |= 1 << NumBits;
 535         else
 536           ImmedOffset = -ImmedOffset;
 537       }
 538       ImmOp.ChangeToImmediate(ImmedOffset);
 539       Offset = 0;
 540       return true;
 541     }
 542
 543     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 544     ImmedOffset = ImmedOffset & Mask;
 545     if (isSub) {
 546       if (AddrMode == ARMII::AddrMode5)
 547         // FIXME: Not consistent.
 548         ImmedOffset |= 1 << NumBits;
 549       else {
 550         ImmedOffset = -ImmedOffset;
 551         if (ImmedOffset == 0)
 552           // Change the opcode back if the encoded offset is zero.
 553           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 554       }
 555     }
 556     ImmOp.ChangeToImmediate(ImmedOffset);
 557     Offset &= ~(Mask*Scale);
 558   }
 559
 560   Offset = (isSub) ? -Offset : Offset;
 561   return Offset == 0;
 562 }
 563
 564 /// scheduleTwoAddrSource - Schedule the copy / re-mat of the source of the
 565 /// two-addrss instruction inserted by two-address pass.
 566 void
 567 Thumb2InstrInfo::scheduleTwoAddrSource(MachineInstr *SrcMI,
 568                                        MachineInstr *UseMI,
 569                                        const TargetRegisterInfo &TRI) const {
 570   if (SrcMI->getOpcode() != ARM::tMOVr || SrcMI->getOperand(1).isKill())
 571     return;
 572
 573   unsigned PredReg = 0;
 574   ARMCC::CondCodes CC = llvm::getInstrPredicate(UseMI, PredReg);
 575   if (CC == ARMCC::AL || PredReg != ARM::CPSR)
 576     return;
 577
 578   // Schedule the copy so it doesn't come between previous instructions
 579   // and UseMI which can form an IT block.
 580   unsigned SrcReg = SrcMI->getOperand(1).getReg();
 581   ARMCC::CondCodes OCC = ARMCC::getOppositeCondition(CC);
 582   MachineBasicBlock *MBB = UseMI->getParent();
 583   MachineBasicBlock::iterator MBBI = SrcMI;
 584   unsigned NumInsts = 0;
 585   while (--MBBI != MBB->begin()) {
 586     if (MBBI->isDebugValue())
 587       continue;
 588
 589     MachineInstr *NMI = &*MBBI;
 590     ARMCC::CondCodes NCC = llvm::getInstrPredicate(NMI, PredReg);
 591     if (!(NCC == CC || NCC == OCC) ||
 592         NMI->modifiesRegister(SrcReg, &TRI) ||
 593         NMI->definesRegister(ARM::CPSR))
 594       break;
 595     if (++NumInsts == 4)
 596       // Too many in a row!
 597       return;
 598   }
 599
 600   if (NumInsts) {
 601     MBB->remove(SrcMI);
 602     MBB->insert(++MBBI, SrcMI);
 603   }
 604 }
 605
 606 ARMCC::CondCodes
 607 llvm::getITInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
 608   unsigned Opc = MI->getOpcode();
 609   if (Opc == ARM::tBcc || Opc == ARM::t2Bcc)
 610     return ARMCC::AL;
 611   return llvm::getInstrPredicate(MI, PredReg);
 612 }