lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===-- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "Thumb2InstrInfo.h"
  19 #include "MCTargetDesc/ARMAddressingModes.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineMemOperand.h"
  23 #include "llvm/ADT/SmallVector.h"
  24 #include "llvm/MC/MCInst.h"
  25 #include "llvm/Support/CommandLine.h"
  26
  27 using namespace llvm;
  28
  29 static cl::opt<bool>
  30 OldT2IfCvt("old-thumb2-ifcvt", cl::Hidden,
  31            cl::desc("Use old-style Thumb2 if-conversion heuristics"),
  32            cl::init(false));
  33
  34 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  35   : ARMBaseInstrInfo(STI), RI(*this, STI) {
  36 }
  37
  38 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
  39 void Thumb2InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
  40   NopInst.setOpcode(ARM::tNOP);
  41   NopInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
  42   NopInst.addOperand(MCOperand::CreateReg(0));
  43 }
  44
  45 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  46   // FIXME
  47   return 0;
  48 }
  49
  50 void
  51 Thumb2InstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
  52                                          MachineBasicBlock *NewDest) const {
  53   MachineBasicBlock *MBB = Tail->getParent();
  54   ARMFunctionInfo *AFI = MBB->getParent()->getInfo<ARMFunctionInfo>();
  55   if (!AFI->hasITBlocks()) {
  56     TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  57     return;
  58   }
  59
  60   // If the first instruction of Tail is predicated, we may have to update
  61   // the IT instruction.
  62   unsigned PredReg = 0;
  63   ARMCC::CondCodes CC = llvm::getInstrPredicate(Tail, PredReg);
  64   MachineBasicBlock::iterator MBBI = Tail;
  65   if (CC != ARMCC::AL)
  66     // Expecting at least the t2IT instruction before it.
  67     --MBBI;
  68
  69   // Actually replace the tail.
  70   TargetInstrInfoImpl::ReplaceTailWithBranchTo(Tail, NewDest);
  71
  72   // Fix up IT.
  73   if (CC != ARMCC::AL) {
  74     MachineBasicBlock::iterator E = MBB->begin();
  75     unsigned Count = 4; // At most 4 instructions in an IT block.
  76     while (Count && MBBI != E) {
  77       if (MBBI->isDebugValue()) {
  78         --MBBI;
  79         continue;
  80       }
  81       if (MBBI->getOpcode() == ARM::t2IT) {
  82         unsigned Mask = MBBI->getOperand(1).getImm();
  83         if (Count == 4)
  84           MBBI->eraseFromParent();
  85         else {
  86           unsigned MaskOn = 1 << Count;
  87           unsigned MaskOff = ~(MaskOn - 1);
  88           MBBI->getOperand(1).setImm((Mask & MaskOff) | MaskOn);
  89         }
  90         return;
  91       }
  92       --MBBI;
  93       --Count;
  94     }
  95
  96     // Ctrl flow can reach here if branch folding is run before IT block
  97     // formation pass.
  98   }
  99 }
 100
 101 bool
 102 Thumb2InstrInfo::isLegalToSplitMBBAt(MachineBasicBlock &MBB,
 103                                      MachineBasicBlock::iterator MBBI) const {
 104   while (MBBI->isDebugValue()) {
 105     ++MBBI;
 106     if (MBBI == MBB.end())
 107       return false;
 108   }
 109
 110   unsigned PredReg = 0;
 111   return llvm::getITInstrPredicate(MBBI, PredReg) == ARMCC::AL;
 112 }
 113
 114 void Thumb2InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 115                                   MachineBasicBlock::iterator I, DebugLoc DL,
 116                                   unsigned DestReg, unsigned SrcReg,
 117                                   bool KillSrc) const {
 118   // Handle SPR, DPR, and QPR copies.
 119   if (!ARM::GPRRegClass.contains(DestReg, SrcReg))
 120     return ARMBaseInstrInfo::copyPhysReg(MBB, I, DL, DestReg, SrcReg, KillSrc);
 121
 122   AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg)
 123     .addReg(SrcReg, getKillRegState(KillSrc)));
 124 }
 125
 126 void Thumb2InstrInfo::
 127 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 128                     unsigned SrcReg, bool isKill, int FI,
 129                     const TargetRegisterClass *RC,
 130                     const TargetRegisterInfo *TRI) const {
 131   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 132       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass ||
 133       RC == ARM::GPRnopcRegisterClass) {
 134     DebugLoc DL;
 135     if (I != MBB.end()) DL = I->getDebugLoc();
 136
 137     MachineFunction &MF = *MBB.getParent();
 138     MachineFrameInfo &MFI = *MF.getFrameInfo();
 139     MachineMemOperand *MMO =
 140       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 141                               MachineMemOperand::MOStore,
 142                               MFI.getObjectSize(FI),
 143                               MFI.getObjectAlignment(FI));
 144     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
 145                    .addReg(SrcReg, getKillRegState(isKill))
 146                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 147     return;
 148   }
 149
 150   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC, TRI);
 151 }
 152
 153 void Thumb2InstrInfo::
 154 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 155                      unsigned DestReg, int FI,
 156                      const TargetRegisterClass *RC,
 157                      const TargetRegisterInfo *TRI) const {
 158   if (RC == ARM::GPRRegisterClass   || RC == ARM::tGPRRegisterClass ||
 159       RC == ARM::tcGPRRegisterClass || RC == ARM::rGPRRegisterClass ||
 160       RC == ARM::GPRnopcRegisterClass) {
 161     DebugLoc DL;
 162     if (I != MBB.end()) DL = I->getDebugLoc();
 163
 164     MachineFunction &MF = *MBB.getParent();
 165     MachineFrameInfo &MFI = *MF.getFrameInfo();
 166     MachineMemOperand *MMO =
 167       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 168                               MachineMemOperand::MOLoad,
 169                               MFI.getObjectSize(FI),
 170                               MFI.getObjectAlignment(FI));
 171     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 172                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 173     return;
 174   }
 175
 176   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC, TRI);
 177 }
 178
 179 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 180                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 181                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 182                                ARMCC::CondCodes Pred, unsigned PredReg,
 183                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
 184   bool isSub = NumBytes < 0;
 185   if (isSub) NumBytes = -NumBytes;
 186
 187   // If profitable, use a movw or movt to materialize the offset.
 188   // FIXME: Use the scavenger to grab a scratch register.
 189   if (DestReg != ARM::SP && DestReg != BaseReg &&
 190       NumBytes >= 4096 &&
 191       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 192     bool Fits = false;
 193     if (NumBytes < 65536) {
 194       // Use a movw to materialize the 16-bit constant.
 195       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 196         .addImm(NumBytes)
 197         .addImm((unsigned)Pred).addReg(PredReg).setMIFlags(MIFlags);
 198       Fits = true;
 199     } else if ((NumBytes & 0xffff) == 0) {
 200       // Use a movt to materialize the 32-bit constant.
 201       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 202         .addReg(DestReg)
 203         .addImm(NumBytes >> 16)
 204         .addImm((unsigned)Pred).addReg(PredReg).setMIFlags(MIFlags);
 205       Fits = true;
 206     }
 207
 208     if (Fits) {
 209       if (isSub) {
 210         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 211           .addReg(BaseReg, RegState::Kill)
 212           .addReg(DestReg, RegState::Kill)
 213           .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
 214           .setMIFlags(MIFlags);
 215       } else {
 216         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 217           .addReg(DestReg, RegState::Kill)
 218           .addReg(BaseReg, RegState::Kill)
 219           .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
 220           .setMIFlags(MIFlags);
 221       }
 222       return;
 223     }
 224   }
 225
 226   while (NumBytes) {
 227     unsigned ThisVal = NumBytes;
 228     unsigned Opc = 0;
 229     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 230       // mov sp, rn. Note t2MOVr cannot be used.
 231       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),DestReg)
 232         .addReg(BaseReg).setMIFlags(MIFlags));
 233       BaseReg = ARM::SP;
 234       continue;
 235     }
 236
 237     bool HasCCOut = true;
 238     if (BaseReg == ARM::SP) {
 239       // sub sp, sp, #imm7
 240       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 241         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 242         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 243         AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 244           .addReg(BaseReg).addImm(ThisVal/4).setMIFlags(MIFlags));
 245         NumBytes = 0;
 246         continue;
 247       }
 248
 249       // sub rd, sp, so_imm
 250       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 251       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 252         NumBytes = 0;
 253       } else {
 254         // FIXME: Move this to ARMAddressingModes.h?
 255         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 256         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 257         NumBytes &= ~ThisVal;
 258         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 259                "Bit extraction didn't work?");
 260       }
 261     } else {
 262       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 263       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 264       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 265         NumBytes = 0;
 266       } else if (ThisVal < 4096) {
 267         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 268         HasCCOut = false;
 269         NumBytes = 0;
 270       } else {
 271         // FIXME: Move this to ARMAddressingModes.h?
 272         unsigned RotAmt = CountLeadingZeros_32(ThisVal);
 273         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 274         NumBytes &= ~ThisVal;
 275         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 276                "Bit extraction didn't work?");
 277       }
 278     }
 279
 280     // Build the new ADD / SUB.
 281     MachineInstrBuilder MIB =
 282       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 283                      .addReg(BaseReg, RegState::Kill)
 284                      .addImm(ThisVal)).setMIFlags(MIFlags);
 285     if (HasCCOut)
 286       AddDefaultCC(MIB);
 287
 288     BaseReg = DestReg;
 289   }
 290 }
 291
 292 static unsigned
 293 negativeOffsetOpcode(unsigned opcode)
 294 {
 295   switch (opcode) {
 296   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 297   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 298   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 299   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 300   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 301   case ARM::t2STRi12:   return ARM::t2STRi8;
 302   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 303   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 304
 305   case ARM::t2LDRi8:
 306   case ARM::t2LDRHi8:
 307   case ARM::t2LDRBi8:
 308   case ARM::t2LDRSHi8:
 309   case ARM::t2LDRSBi8:
 310   case ARM::t2STRi8:
 311   case ARM::t2STRBi8:
 312   case ARM::t2STRHi8:
 313     return opcode;
 314
 315   default:
 316     break;
 317   }
 318
 319   return 0;
 320 }
 321
 322 static unsigned
 323 positiveOffsetOpcode(unsigned opcode)
 324 {
 325   switch (opcode) {
 326   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 327   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 328   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 329   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 330   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 331   case ARM::t2STRi8:   return ARM::t2STRi12;
 332   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 333   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 334
 335   case ARM::t2LDRi12:
 336   case ARM::t2LDRHi12:
 337   case ARM::t2LDRBi12:
 338   case ARM::t2LDRSHi12:
 339   case ARM::t2LDRSBi12:
 340   case ARM::t2STRi12:
 341   case ARM::t2STRBi12:
 342   case ARM::t2STRHi12:
 343     return opcode;
 344
 345   default:
 346     break;
 347   }
 348
 349   return 0;
 350 }
 351
 352 static unsigned
 353 immediateOffsetOpcode(unsigned opcode)
 354 {
 355   switch (opcode) {
 356   case ARM::t2LDRs:   return ARM::t2LDRi12;
 357   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 358   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 359   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 360   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 361   case ARM::t2STRs:   return ARM::t2STRi12;
 362   case ARM::t2STRBs:  return ARM::t2STRBi12;
 363   case ARM::t2STRHs:  return ARM::t2STRHi12;
 364
 365   case ARM::t2LDRi12:
 366   case ARM::t2LDRHi12:
 367   case ARM::t2LDRBi12:
 368   case ARM::t2LDRSHi12:
 369   case ARM::t2LDRSBi12:
 370   case ARM::t2STRi12:
 371   case ARM::t2STRBi12:
 372   case ARM::t2STRHi12:
 373   case ARM::t2LDRi8:
 374   case ARM::t2LDRHi8:
 375   case ARM::t2LDRBi8:
 376   case ARM::t2LDRSHi8:
 377   case ARM::t2LDRSBi8:
 378   case ARM::t2STRi8:
 379   case ARM::t2STRBi8:
 380   case ARM::t2STRHi8:
 381     return opcode;
 382
 383   default:
 384     break;
 385   }
 386
 387   return 0;
 388 }
 389
 390 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 391                                unsigned FrameReg, int &Offset,
 392                                const ARMBaseInstrInfo &TII) {
 393   unsigned Opcode = MI.getOpcode();
 394   const MCInstrDesc &Desc = MI.getDesc();
 395   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 396   bool isSub = false;
 397
 398   // Memory operands in inline assembly always use AddrModeT2_i12.
 399   if (Opcode == ARM::INLINEASM)
 400     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 401
 402   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 403     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 404
 405     unsigned PredReg;
 406     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 407       // Turn it into a move.
 408       MI.setDesc(TII.get(ARM::tMOVr));
 409       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 410       // Remove offset and remaining explicit predicate operands.
 411       do MI.RemoveOperand(FrameRegIdx+1);
 412       while (MI.getNumOperands() > FrameRegIdx+1);
 413       MachineInstrBuilder MIB(&MI);
 414       AddDefaultPred(MIB);
 415       return true;
 416     }
 417
 418     bool HasCCOut = Opcode != ARM::t2ADDri12;
 419
 420     if (Offset < 0) {
 421       Offset = -Offset;
 422       isSub = true;
 423       MI.setDesc(TII.get(ARM::t2SUBri));
 424     } else {
 425       MI.setDesc(TII.get(ARM::t2ADDri));
 426     }
 427
 428     // Common case: small offset, fits into instruction.
 429     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 430       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 431       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 432       // Add cc_out operand if the original instruction did not have one.
 433       if (!HasCCOut)
 434         MI.addOperand(MachineOperand::CreateReg(0, false));
 435       Offset = 0;
 436       return true;
 437     }
 438     // Another common case: imm12.
 439     if (Offset < 4096 &&
 440         (!HasCCOut || MI.getOperand(MI.getNumOperands()-1).getReg() == 0)) {
 441       unsigned NewOpc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 442       MI.setDesc(TII.get(NewOpc));
 443       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 444       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 445       // Remove the cc_out operand.
 446       if (HasCCOut)
 447         MI.RemoveOperand(MI.getNumOperands()-1);
 448       Offset = 0;
 449       return true;
 450     }
 451
 452     // Otherwise, extract 8 adjacent bits from the immediate into this
 453     // t2ADDri/t2SUBri.
 454     unsigned RotAmt = CountLeadingZeros_32(Offset);
 455     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 456
 457     // We will handle these bits from offset, clear them.
 458     Offset &= ~ThisImmVal;
 459
 460     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 461            "Bit extraction didn't work?");
 462     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 463     // Add cc_out operand if the original instruction did not have one.
 464     if (!HasCCOut)
 465       MI.addOperand(MachineOperand::CreateReg(0, false));
 466
 467   } else {
 468
 469     // AddrMode4 and AddrMode6 cannot handle any offset.
 470     if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
 471       return false;
 472
 473     // AddrModeT2_so cannot handle any offset. If there is no offset
 474     // register then we change to an immediate version.
 475     unsigned NewOpc = Opcode;
 476     if (AddrMode == ARMII::AddrModeT2_so) {
 477       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 478       if (OffsetReg != 0) {
 479         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 480         return Offset == 0;
 481       }
 482
 483       MI.RemoveOperand(FrameRegIdx+1);
 484       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 485       NewOpc = immediateOffsetOpcode(Opcode);
 486       AddrMode = ARMII::AddrModeT2_i12;
 487     }
 488
 489     unsigned NumBits = 0;
 490     unsigned Scale = 1;
 491     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 492       // i8 supports only negative, and i12 supports only positive, so
 493       // based on Offset sign convert Opcode to the appropriate
 494       // instruction
 495       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 496       if (Offset < 0) {
 497         NewOpc = negativeOffsetOpcode(Opcode);
 498         NumBits = 8;
 499         isSub = true;
 500         Offset = -Offset;
 501       } else {
 502         NewOpc = positiveOffsetOpcode(Opcode);
 503         NumBits = 12;
 504       }
 505     } else if (AddrMode == ARMII::AddrMode5) {
 506       // VFP address mode.
 507       const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 508       int InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 509       if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 510         InstrOffs *= -1;
 511       NumBits = 8;
 512       Scale = 4;
 513       Offset += InstrOffs * 4;
 514       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 515       if (Offset < 0) {
 516         Offset = -Offset;
 517         isSub = true;
 518       }
 519     } else {
 520       llvm_unreachable("Unsupported addressing mode!");
 521     }
 522
 523     if (NewOpc != Opcode)
 524       MI.setDesc(TII.get(NewOpc));
 525
 526     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 527
 528     // Attempt to fold address computation
 529     // Common case: small offset, fits into instruction.
 530     int ImmedOffset = Offset / Scale;
 531     unsigned Mask = (1 << NumBits) - 1;
 532     if ((unsigned)Offset <= Mask * Scale) {
 533       // Replace the FrameIndex with fp/sp
 534       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 535       if (isSub) {
 536         if (AddrMode == ARMII::AddrMode5)
 537           // FIXME: Not consistent.
 538           ImmedOffset |= 1 << NumBits;
 539         else
 540           ImmedOffset = -ImmedOffset;
 541       }
 542       ImmOp.ChangeToImmediate(ImmedOffset);
 543       Offset = 0;
 544       return true;
 545     }
 546
 547     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 548     ImmedOffset = ImmedOffset & Mask;
 549     if (isSub) {
 550       if (AddrMode == ARMII::AddrMode5)
 551         // FIXME: Not consistent.
 552         ImmedOffset |= 1 << NumBits;
 553       else {
 554         ImmedOffset = -ImmedOffset;
 555         if (ImmedOffset == 0)
 556           // Change the opcode back if the encoded offset is zero.
 557           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 558       }
 559     }
 560     ImmOp.ChangeToImmediate(ImmedOffset);
 561     Offset &= ~(Mask*Scale);
 562   }
 563
 564   Offset = (isSub) ? -Offset : Offset;
 565   return Offset == 0;
 566 }
 567
 568 /// scheduleTwoAddrSource - Schedule the copy / re-mat of the source of the
 569 /// two-addrss instruction inserted by two-address pass.
 570 void
 571 Thumb2InstrInfo::scheduleTwoAddrSource(MachineInstr *SrcMI,
 572                                        MachineInstr *UseMI,
 573                                        const TargetRegisterInfo &TRI) const {
 574   if (SrcMI->getOpcode() != ARM::tMOVr || SrcMI->getOperand(1).isKill())
 575     return;
 576
 577   unsigned PredReg = 0;
 578   ARMCC::CondCodes CC = llvm::getInstrPredicate(UseMI, PredReg);
 579   if (CC == ARMCC::AL || PredReg != ARM::CPSR)
 580     return;
 581
 582   // Schedule the copy so it doesn't come between previous instructions
 583   // and UseMI which can form an IT block.
 584   unsigned SrcReg = SrcMI->getOperand(1).getReg();
 585   ARMCC::CondCodes OCC = ARMCC::getOppositeCondition(CC);
 586   MachineBasicBlock *MBB = UseMI->getParent();
 587   MachineBasicBlock::iterator MBBI = SrcMI;
 588   unsigned NumInsts = 0;
 589   while (--MBBI != MBB->begin()) {
 590     if (MBBI->isDebugValue())
 591       continue;
 592
 593     MachineInstr *NMI = &*MBBI;
 594     ARMCC::CondCodes NCC = llvm::getInstrPredicate(NMI, PredReg);
 595     if (!(NCC == CC || NCC == OCC) ||
 596         NMI->modifiesRegister(SrcReg, &TRI) ||
 597         NMI->modifiesRegister(ARM::CPSR, &TRI))
 598       break;
 599     if (++NumInsts == 4)
 600       // Too many in a row!
 601       return;
 602   }
 603
 604   if (NumInsts) {
 605     MBB->remove(SrcMI);
 606     MBB->insert(++MBBI, SrcMI);
 607   }
 608 }
 609
 610 ARMCC::CondCodes
 611 llvm::getITInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
 612   unsigned Opc = MI->getOpcode();
 613   if (Opc == ARM::tBcc || Opc == ARM::t2Bcc)
 614     return ARMCC::AL;
 615   return llvm::getInstrPredicate(MI, PredReg);
 616 }