remove various std::ostream version of printing methods from
[oota-llvm.git] / lib / Target / ARM / Thumb2SizeReduction.cpp
1 //===-- Thumb2SizeReduction.cpp - Thumb2 code size reduction pass -*- C++ -*-=//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9
10 #define DEBUG_TYPE "t2-reduce-size"
11 #include "ARM.h"
12 #include "ARMAddressingModes.h"
13 #include "ARMBaseRegisterInfo.h"
14 #include "ARMBaseInstrInfo.h"
15 #include "Thumb2InstrInfo.h"
16 #include "llvm/CodeGen/MachineInstr.h"
17 #include "llvm/CodeGen/MachineInstrBuilder.h"
18 #include "llvm/CodeGen/MachineFunctionPass.h"
19 #include "llvm/Support/CommandLine.h"
20 #include "llvm/Support/Compiler.h"
21 #include "llvm/Support/Debug.h"
22 #include "llvm/Support/raw_ostream.h"
23 #include "llvm/ADT/DenseMap.h"
24 #include "llvm/ADT/Statistic.h"
25 using namespace llvm;
26
27 STATISTIC(NumNarrows,  "Number of 32-bit instrs reduced to 16-bit ones");
28 STATISTIC(Num2Addrs,   "Number of 32-bit instrs reduced to 2addr 16-bit ones");
29 STATISTIC(NumLdSts,    "Number of 32-bit load / store reduced to 16-bit ones");
30
31 static cl::opt<int> ReduceLimit("t2-reduce-limit",
32                                 cl::init(-1), cl::Hidden);
33 static cl::opt<int> ReduceLimit2Addr("t2-reduce-limit2",
34                                      cl::init(-1), cl::Hidden);
35 static cl::opt<int> ReduceLimitLdSt("t2-reduce-limit3",
36                                      cl::init(-1), cl::Hidden);
37
38 namespace {
39   /// ReduceTable - A static table with information on mapping from wide
40   /// opcodes to narrow
41   struct ReduceEntry {
42     unsigned WideOpc;      // Wide opcode
43     unsigned NarrowOpc1;   // Narrow opcode to transform to
44     unsigned NarrowOpc2;   // Narrow opcode when it's two-address
45     uint8_t  Imm1Limit;    // Limit of immediate field (bits)
46     uint8_t  Imm2Limit;    // Limit of immediate field when it's two-address
47     unsigned LowRegs1 : 1; // Only possible if low-registers are used
48     unsigned LowRegs2 : 1; // Only possible if low-registers are used (2addr)
49     unsigned PredCC1  : 2; // 0 - If predicated, cc is on and vice versa.
50                            // 1 - No cc field.
51                            // 2 - Always set CPSR.
52     unsigned PredCC2  : 2;
53     unsigned Special  : 1; // Needs to be dealt with specially
54   };
55
56   static const ReduceEntry ReduceTable[] = {
57     // Wide,        Narrow1,      Narrow2,     imm1,imm2,  lo1, lo2, P/C, S
58     { ARM::t2ADCrr, 0,            ARM::tADC,     0,   0,    0,   1,  0,0, 0 },
59     { ARM::t2ADDri, ARM::tADDi3,  ARM::tADDi8,   3,   8,    1,   1,  0,0, 0 },
60     { ARM::t2ADDrr, ARM::tADDrr,  ARM::tADDhirr, 0,   0,    1,   0,  0,1, 0 },
61     // Note: immediate scale is 4.
62     { ARM::t2ADDrSPi,ARM::tADDrSPi,0,            8,   0,    1,   0,  1,0, 0 },
63     { ARM::t2ADDSri,ARM::tADDi3,  ARM::tADDi8,   3,   8,    1,   1,  2,2, 1 },
64     { ARM::t2ADDSrr,ARM::tADDrr,  0,             0,   0,    1,   0,  2,0, 1 },
65     { ARM::t2ANDrr, 0,            ARM::tAND,     0,   0,    0,   1,  0,0, 0 },
66     { ARM::t2ASRri, ARM::tASRri,  0,             5,   0,    1,   0,  0,0, 0 },
67     { ARM::t2ASRrr, 0,            ARM::tASRrr,   0,   0,    0,   1,  0,0, 0 },
68     { ARM::t2BICrr, 0,            ARM::tBIC,     0,   0,    0,   1,  0,0, 0 },
69     { ARM::t2CMNrr, ARM::tCMN,    0,             0,   0,    1,   0,  2,0, 0 },
70     { ARM::t2CMPri, ARM::tCMPi8,  0,             8,   0,    1,   0,  2,0, 0 },
71     { ARM::t2CMPrr, ARM::tCMPhir, 0,             0,   0,    0,   0,  2,0, 0 },
72     { ARM::t2CMPzri,ARM::tCMPzi8, 0,             8,   0,    1,   0,  2,0, 0 },
73     { ARM::t2CMPzrr,ARM::tCMPzhir,0,             0,   0,    0,   0,  2,0, 0 },
74     { ARM::t2EORrr, 0,            ARM::tEOR,     0,   0,    0,   1,  0,0, 0 },
75     // FIXME: adr.n immediate offset must be multiple of 4.
76     //{ ARM::t2LEApcrelJT,ARM::tLEApcrelJT, 0,     0,   0,    1,   0,  1,0, 0 },
77     { ARM::t2LSLri, ARM::tLSLri,  0,             5,   0,    1,   0,  0,0, 0 },
78     { ARM::t2LSLrr, 0,            ARM::tLSLrr,   0,   0,    0,   1,  0,0, 0 },
79     { ARM::t2LSRri, ARM::tLSRri,  0,             5,   0,    1,   0,  0,0, 0 },
80     { ARM::t2LSRrr, 0,            ARM::tLSRrr,   0,   0,    0,   1,  0,0, 0 },
81     { ARM::t2MOVi,  ARM::tMOVi8,  0,             8,   0,    1,   0,  0,0, 0 },
82     // FIXME: Do we need the 16-bit 'S' variant?
83     { ARM::t2MOVr,ARM::tMOVgpr2gpr,0,            0,   0,    0,   0,  1,0, 0 },
84     { ARM::t2MOVCCr,0,            ARM::tMOVCCr,  0,   0,    0,   0,  0,1, 0 },
85     { ARM::t2MOVCCi,0,            ARM::tMOVCCi,  0,   8,    0,   0,  0,1, 0 },
86     { ARM::t2MUL,   0,            ARM::tMUL,     0,   0,    0,   1,  0,0, 0 },
87     { ARM::t2MVNr,  ARM::tMVN,    0,             0,   0,    1,   0,  0,0, 0 },
88     { ARM::t2ORRrr, 0,            ARM::tORR,     0,   0,    0,   1,  0,0, 0 },
89     { ARM::t2REV,   ARM::tREV,    0,             0,   0,    1,   0,  1,0, 0 },
90     { ARM::t2REV16, ARM::tREV16,  0,             0,   0,    1,   0,  1,0, 0 },
91     { ARM::t2REVSH, ARM::tREVSH,  0,             0,   0,    1,   0,  1,0, 0 },
92     { ARM::t2RORrr, 0,            ARM::tROR,     0,   0,    0,   1,  0,0, 0 },
93     { ARM::t2RSBri, ARM::tRSB,    0,             0,   0,    1,   0,  0,0, 1 },
94     { ARM::t2RSBSri,ARM::tRSB,    0,             0,   0,    1,   0,  2,0, 1 },
95     { ARM::t2SBCrr, 0,            ARM::tSBC,     0,   0,    0,   1,  0,0, 0 },
96     { ARM::t2SUBri, ARM::tSUBi3,  ARM::tSUBi8,   3,   8,    1,   1,  0,0, 0 },
97     { ARM::t2SUBrr, ARM::tSUBrr,  0,             0,   0,    1,   0,  0,0, 0 },
98     { ARM::t2SUBSri,ARM::tSUBi3,  ARM::tSUBi8,   3,   8,    1,   1,  2,2, 0 },
99     { ARM::t2SUBSrr,ARM::tSUBrr,  0,             0,   0,    1,   0,  2,0, 0 },
100     { ARM::t2SXTBr, ARM::tSXTB,   0,             0,   0,    1,   0,  1,0, 0 },
101     { ARM::t2SXTHr, ARM::tSXTH,   0,             0,   0,    1,   0,  1,0, 0 },
102     { ARM::t2TSTrr, ARM::tTST,    0,             0,   0,    1,   0,  2,0, 0 },
103     { ARM::t2UXTBr, ARM::tUXTB,   0,             0,   0,    1,   0,  1,0, 0 },
104     { ARM::t2UXTHr, ARM::tUXTH,   0,             0,   0,    1,   0,  1,0, 0 },
105
106     // FIXME: Clean this up after splitting each Thumb load / store opcode
107     // into multiple ones.
108     { ARM::t2LDRi12,ARM::tLDR,    0,             5,   0,    1,   0,  0,0, 1 },
109     { ARM::t2LDRs,  ARM::tLDR,    0,             0,   0,    1,   0,  0,0, 1 },
110     { ARM::t2LDRBi12,ARM::tLDRB,  0,             5,   0,    1,   0,  0,0, 1 },
111     { ARM::t2LDRBs, ARM::tLDRB,   0,             0,   0,    1,   0,  0,0, 1 },
112     { ARM::t2LDRHi12,ARM::tLDRH,  0,             5,   0,    1,   0,  0,0, 1 },
113     { ARM::t2LDRHs, ARM::tLDRH,   0,             0,   0,    1,   0,  0,0, 1 },
114     { ARM::t2LDRSBs,ARM::tLDRSB,  0,             0,   0,    1,   0,  0,0, 1 },
115     { ARM::t2LDRSHs,ARM::tLDRSH,  0,             0,   0,    1,   0,  0,0, 1 },
116     { ARM::t2STRi12,ARM::tSTR,    0,             5,   0,    1,   0,  0,0, 1 },
117     { ARM::t2STRs,  ARM::tSTR,    0,             0,   0,    1,   0,  0,0, 1 },
118     { ARM::t2STRBi12,ARM::tSTRB,  0,             5,   0,    1,   0,  0,0, 1 },
119     { ARM::t2STRBs, ARM::tSTRB,   0,             0,   0,    1,   0,  0,0, 1 },
120     { ARM::t2STRHi12,ARM::tSTRH,  0,             5,   0,    1,   0,  0,0, 1 },
121     { ARM::t2STRHs, ARM::tSTRH,   0,             0,   0,    1,   0,  0,0, 1 },
122
123     { ARM::t2LDM_RET,0,           ARM::tPOP_RET, 0,   0,    1,   1,  1,1, 1 },
124     { ARM::t2LDM,   ARM::tLDM,    ARM::tPOP,     0,   0,    1,   1,  1,1, 1 },
125     { ARM::t2STM,   ARM::tSTM,    ARM::tPUSH,    0,   0,    1,   1,  1,1, 1 },
126   };
127
128   class VISIBILITY_HIDDEN Thumb2SizeReduce : public MachineFunctionPass {
129   public:
130     static char ID;
131     Thumb2SizeReduce();
132
133     const Thumb2InstrInfo *TII;
134
135     virtual bool runOnMachineFunction(MachineFunction &MF);
136
137     virtual const char *getPassName() const {
138       return "Thumb2 instruction size reduction pass";
139     }
140
141   private:
142     /// ReduceOpcodeMap - Maps wide opcode to index of entry in ReduceTable.
143     DenseMap<unsigned, unsigned> ReduceOpcodeMap;
144
145     bool VerifyPredAndCC(MachineInstr *MI, const ReduceEntry &Entry,
146                          bool is2Addr, ARMCC::CondCodes Pred,
147                          bool LiveCPSR, bool &HasCC, bool &CCDead);
148
149     bool ReduceLoadStore(MachineBasicBlock &MBB, MachineInstr *MI,
150                          const ReduceEntry &Entry);
151
152     bool ReduceSpecial(MachineBasicBlock &MBB, MachineInstr *MI,
153                        const ReduceEntry &Entry, bool LiveCPSR);
154
155     /// ReduceTo2Addr - Reduce a 32-bit instruction to a 16-bit two-address
156     /// instruction.
157     bool ReduceTo2Addr(MachineBasicBlock &MBB, MachineInstr *MI,
158                        const ReduceEntry &Entry,
159                        bool LiveCPSR);
160
161     /// ReduceToNarrow - Reduce a 32-bit instruction to a 16-bit
162     /// non-two-address instruction.
163     bool ReduceToNarrow(MachineBasicBlock &MBB, MachineInstr *MI,
164                         const ReduceEntry &Entry,
165                         bool LiveCPSR);
166
167     /// ReduceMBB - Reduce width of instructions in the specified basic block.
168     bool ReduceMBB(MachineBasicBlock &MBB);
169   };
170   char Thumb2SizeReduce::ID = 0;
171 }
172
173 Thumb2SizeReduce::Thumb2SizeReduce() : MachineFunctionPass(&ID) {
174   for (unsigned i = 0, e = array_lengthof(ReduceTable); i != e; ++i) {
175     unsigned FromOpc = ReduceTable[i].WideOpc;
176     if (!ReduceOpcodeMap.insert(std::make_pair(FromOpc, i)).second)
177       assert(false && "Duplicated entries?");
178   }
179 }
180
181 static bool HasImplicitCPSRDef(const TargetInstrDesc &TID) {
182   for (const unsigned *Regs = TID.ImplicitDefs; *Regs; ++Regs)
183     if (*Regs == ARM::CPSR)
184       return true;
185   return false;
186 }
187
188 bool
189 Thumb2SizeReduce::VerifyPredAndCC(MachineInstr *MI, const ReduceEntry &Entry,
190                                   bool is2Addr, ARMCC::CondCodes Pred,
191                                   bool LiveCPSR, bool &HasCC, bool &CCDead) {
192   if ((is2Addr  && Entry.PredCC2 == 0) ||
193       (!is2Addr && Entry.PredCC1 == 0)) {
194     if (Pred == ARMCC::AL) {
195       // Not predicated, must set CPSR.
196       if (!HasCC) {
197         // Original instruction was not setting CPSR, but CPSR is not
198         // currently live anyway. It's ok to set it. The CPSR def is
199         // dead though.
200         if (!LiveCPSR) {
201           HasCC = true;
202           CCDead = true;
203           return true;
204         }
205         return false;
206       }
207     } else {
208       // Predicated, must not set CPSR.
209       if (HasCC)
210         return false;
211     }
212   } else if ((is2Addr  && Entry.PredCC2 == 2) ||
213              (!is2Addr && Entry.PredCC1 == 2)) {
214     /// Old opcode has an optional def of CPSR.
215     if (HasCC)
216       return true;
217     // If both old opcode does not implicit CPSR def, then it's not ok since
218     // these new opcodes CPSR def is not meant to be thrown away. e.g. CMP.
219     if (!HasImplicitCPSRDef(MI->getDesc()))
220       return false;
221     HasCC = true;
222   } else {
223     // 16-bit instruction does not set CPSR.
224     if (HasCC)
225       return false;
226   }
227
228   return true;
229 }
230
231 static bool VerifyLowRegs(MachineInstr *MI) {
232   unsigned Opc = MI->getOpcode();
233   bool isPCOk = (Opc == ARM::t2LDM_RET) || (Opc == ARM::t2LDM);
234   bool isLROk = (Opc == ARM::t2STM);
235   bool isSPOk = isPCOk || isLROk || (Opc == ARM::t2ADDrSPi);
236   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
237     const MachineOperand &MO = MI->getOperand(i);
238     if (!MO.isReg() || MO.isImplicit())
239       continue;
240     unsigned Reg = MO.getReg();
241     if (Reg == 0 || Reg == ARM::CPSR)
242       continue;
243     if (isPCOk && Reg == ARM::PC)
244       continue;
245     if (isLROk && Reg == ARM::LR)
246       continue;
247     if (isSPOk && Reg == ARM::SP)
248       continue;
249     if (!isARMLowRegister(Reg))
250       return false;
251   }
252   return true;
253 }
254
255 bool
256 Thumb2SizeReduce::ReduceLoadStore(MachineBasicBlock &MBB, MachineInstr *MI,
257                                   const ReduceEntry &Entry) {
258   if (ReduceLimitLdSt != -1 && ((int)NumLdSts >= ReduceLimitLdSt))
259     return false;
260
261   unsigned Scale = 1;
262   bool HasImmOffset = false;
263   bool HasShift = false;
264   bool isLdStMul = false;
265   bool isPopPush = false;
266   unsigned Opc = Entry.NarrowOpc1;
267   unsigned OpNum = 3; // First 'rest' of operands.
268   switch (Entry.WideOpc) {
269   default:
270     llvm_unreachable("Unexpected Thumb2 load / store opcode!");
271   case ARM::t2LDRi12:
272   case ARM::t2STRi12:
273     Scale = 4;
274     HasImmOffset = true;
275     break;
276   case ARM::t2LDRBi12:
277   case ARM::t2STRBi12:
278     HasImmOffset = true;
279     break;
280   case ARM::t2LDRHi12:
281   case ARM::t2STRHi12:
282     Scale = 2;
283     HasImmOffset = true;
284     break;
285   case ARM::t2LDRs:
286   case ARM::t2LDRBs:
287   case ARM::t2LDRHs:
288   case ARM::t2LDRSBs:
289   case ARM::t2LDRSHs:
290   case ARM::t2STRs:
291   case ARM::t2STRBs:
292   case ARM::t2STRHs:
293     HasShift = true;
294     OpNum = 4;
295     break;
296   case ARM::t2LDM_RET:
297   case ARM::t2LDM:
298   case ARM::t2STM: {
299     OpNum = 0;
300     unsigned BaseReg = MI->getOperand(0).getReg();
301     unsigned Mode = MI->getOperand(1).getImm();
302     if (BaseReg == ARM::SP && ARM_AM::getAM4WBFlag(Mode)) {
303       Opc = Entry.NarrowOpc2;
304       isPopPush = true;
305       OpNum = 2;
306     } else if (Entry.WideOpc == ARM::t2LDM_RET ||
307                !isARMLowRegister(BaseReg) ||
308                !ARM_AM::getAM4WBFlag(Mode) ||
309                ARM_AM::getAM4SubMode(Mode) != ARM_AM::ia) {
310       return false;
311     }
312     isLdStMul = true;
313     break;
314   }
315   }
316
317   unsigned OffsetReg = 0;
318   bool OffsetKill = false;
319   if (HasShift) {
320     OffsetReg  = MI->getOperand(2).getReg();
321     OffsetKill = MI->getOperand(2).isKill();
322     if (MI->getOperand(3).getImm())
323       // Thumb1 addressing mode doesn't support shift.
324       return false;
325   }
326
327   unsigned OffsetImm = 0;
328   if (HasImmOffset) {
329     OffsetImm = MI->getOperand(2).getImm();
330     unsigned MaxOffset = ((1 << Entry.Imm1Limit) - 1) * Scale;
331     if ((OffsetImm & (Scale-1)) || OffsetImm > MaxOffset)
332       // Make sure the immediate field fits.
333       return false;
334   }
335
336   // Add the 16-bit load / store instruction.
337   // FIXME: Thumb1 addressing mode encode both immediate and register offset.
338   DebugLoc dl = MI->getDebugLoc();
339   MachineInstrBuilder MIB = BuildMI(MBB, *MI, dl, TII->get(Opc));
340   if (!isLdStMul) {
341     MIB.addOperand(MI->getOperand(0)).addOperand(MI->getOperand(1));
342     if (Entry.NarrowOpc1 != ARM::tLDRSB && Entry.NarrowOpc1 != ARM::tLDRSH) {
343       // tLDRSB and tLDRSH do not have an immediate offset field. On the other
344       // hand, it must have an offset register.
345       // FIXME: Remove this special case.
346       MIB.addImm(OffsetImm/Scale);
347     }
348     assert((!HasShift || OffsetReg) && "Invalid so_reg load / store address!");
349
350     MIB.addReg(OffsetReg, getKillRegState(OffsetKill));
351   }
352
353   // Transfer the rest of operands.
354   for (unsigned e = MI->getNumOperands(); OpNum != e; ++OpNum)
355     MIB.addOperand(MI->getOperand(OpNum));
356
357   DEBUG(errs() << "Converted 32-bit: " << *MI << "       to 16-bit: " << *MIB);
358
359   MBB.erase(MI);
360   ++NumLdSts;
361   return true;
362 }
363
364 bool
365 Thumb2SizeReduce::ReduceSpecial(MachineBasicBlock &MBB, MachineInstr *MI,
366                                 const ReduceEntry &Entry,
367                                 bool LiveCPSR) {
368   if (Entry.LowRegs1 && !VerifyLowRegs(MI))
369     return false;
370
371   const TargetInstrDesc &TID = MI->getDesc();
372   if (TID.mayLoad() || TID.mayStore())
373     return ReduceLoadStore(MBB, MI, Entry);
374
375   unsigned Opc = MI->getOpcode();
376   switch (Opc) {
377   default: break;
378   case ARM::t2ADDSri: 
379   case ARM::t2ADDSrr: {
380     unsigned PredReg = 0;
381     if (getInstrPredicate(MI, PredReg) == ARMCC::AL) {
382       switch (Opc) {
383       default: break;
384       case ARM::t2ADDSri: {
385         if (ReduceTo2Addr(MBB, MI, Entry, LiveCPSR))
386           return true;
387         // fallthrough
388       }
389       case ARM::t2ADDSrr:
390         return ReduceToNarrow(MBB, MI, Entry, LiveCPSR);
391       }
392     }
393     break;
394   }
395   case ARM::t2RSBri:
396   case ARM::t2RSBSri:
397     if (MI->getOperand(2).getImm() == 0)
398       return ReduceToNarrow(MBB, MI, Entry, LiveCPSR);
399     break;
400   }
401   return false;
402 }
403
404 bool
405 Thumb2SizeReduce::ReduceTo2Addr(MachineBasicBlock &MBB, MachineInstr *MI,
406                                 const ReduceEntry &Entry,
407                                 bool LiveCPSR) {
408
409   if (ReduceLimit2Addr != -1 && ((int)Num2Addrs >= ReduceLimit2Addr))
410     return false;
411
412   const TargetInstrDesc &TID = MI->getDesc();
413   unsigned Reg0 = MI->getOperand(0).getReg();
414   unsigned Reg1 = MI->getOperand(1).getReg();
415   if (Reg0 != Reg1)
416     return false;
417   if (Entry.LowRegs2 && !isARMLowRegister(Reg0))
418     return false;
419   if (Entry.Imm2Limit) {
420     unsigned Imm = MI->getOperand(2).getImm();
421     unsigned Limit = (1 << Entry.Imm2Limit) - 1;
422     if (Imm > Limit)
423       return false;
424   } else {
425     unsigned Reg2 = MI->getOperand(2).getReg();
426     if (Entry.LowRegs2 && !isARMLowRegister(Reg2))
427       return false;
428   }
429
430   // Check if it's possible / necessary to transfer the predicate.
431   const TargetInstrDesc &NewTID = TII->get(Entry.NarrowOpc2);
432   unsigned PredReg = 0;
433   ARMCC::CondCodes Pred = getInstrPredicate(MI, PredReg);
434   bool SkipPred = false;
435   if (Pred != ARMCC::AL) {
436     if (!NewTID.isPredicable())
437       // Can't transfer predicate, fail.
438       return false;
439   } else {
440     SkipPred = !NewTID.isPredicable();
441   }
442
443   bool HasCC = false;
444   bool CCDead = false;
445   if (TID.hasOptionalDef()) {
446     unsigned NumOps = TID.getNumOperands();
447     HasCC = (MI->getOperand(NumOps-1).getReg() == ARM::CPSR);
448     if (HasCC && MI->getOperand(NumOps-1).isDead())
449       CCDead = true;
450   }
451   if (!VerifyPredAndCC(MI, Entry, true, Pred, LiveCPSR, HasCC, CCDead))
452     return false;
453
454   // Add the 16-bit instruction.
455   DebugLoc dl = MI->getDebugLoc();
456   MachineInstrBuilder MIB = BuildMI(MBB, *MI, dl, NewTID);
457   MIB.addOperand(MI->getOperand(0));
458   if (NewTID.hasOptionalDef()) {
459     if (HasCC)
460       AddDefaultT1CC(MIB, CCDead);
461     else
462       AddNoT1CC(MIB);
463   }
464
465   // Transfer the rest of operands.
466   unsigned NumOps = TID.getNumOperands();
467   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
468     if (i < NumOps && TID.OpInfo[i].isOptionalDef())
469       continue;
470     if (SkipPred && TID.OpInfo[i].isPredicate())
471       continue;
472     MIB.addOperand(MI->getOperand(i));
473   }
474
475   DEBUG(errs() << "Converted 32-bit: " << *MI << "       to 16-bit: " << *MIB);
476
477   MBB.erase(MI);
478   ++Num2Addrs;
479   return true;
480 }
481
482 bool
483 Thumb2SizeReduce::ReduceToNarrow(MachineBasicBlock &MBB, MachineInstr *MI,
484                                  const ReduceEntry &Entry,
485                                  bool LiveCPSR) {
486   if (ReduceLimit != -1 && ((int)NumNarrows >= ReduceLimit))
487     return false;
488
489   unsigned Limit = ~0U;
490   unsigned Scale = (Entry.WideOpc == ARM::t2ADDrSPi) ? 4 : 1;
491   if (Entry.Imm1Limit)
492     Limit = ((1 << Entry.Imm1Limit) - 1) * Scale;
493
494   const TargetInstrDesc &TID = MI->getDesc();
495   for (unsigned i = 0, e = TID.getNumOperands(); i != e; ++i) {
496     if (TID.OpInfo[i].isPredicate())
497       continue;
498     const MachineOperand &MO = MI->getOperand(i);
499     if (MO.isReg()) {
500       unsigned Reg = MO.getReg();
501       if (!Reg || Reg == ARM::CPSR)
502         continue;
503       if (Entry.WideOpc == ARM::t2ADDrSPi && Reg == ARM::SP)
504         continue;
505       if (Entry.LowRegs1 && !isARMLowRegister(Reg))
506         return false;
507     } else if (MO.isImm() &&
508                !TID.OpInfo[i].isPredicate()) {
509       if (MO.getImm() > Limit || (MO.getImm() & (Scale-1)) != 0)
510         return false;
511     }
512   }
513
514   // Check if it's possible / necessary to transfer the predicate.
515   const TargetInstrDesc &NewTID = TII->get(Entry.NarrowOpc1);
516   unsigned PredReg = 0;
517   ARMCC::CondCodes Pred = getInstrPredicate(MI, PredReg);
518   bool SkipPred = false;
519   if (Pred != ARMCC::AL) {
520     if (!NewTID.isPredicable())
521       // Can't transfer predicate, fail.
522       return false;
523   } else {
524     SkipPred = !NewTID.isPredicable();
525   }
526
527   bool HasCC = false;
528   bool CCDead = false;
529   if (TID.hasOptionalDef()) {
530     unsigned NumOps = TID.getNumOperands();
531     HasCC = (MI->getOperand(NumOps-1).getReg() == ARM::CPSR);
532     if (HasCC && MI->getOperand(NumOps-1).isDead())
533       CCDead = true;
534   }
535   if (!VerifyPredAndCC(MI, Entry, false, Pred, LiveCPSR, HasCC, CCDead))
536     return false;
537
538   // Add the 16-bit instruction.
539   DebugLoc dl = MI->getDebugLoc();
540   MachineInstrBuilder MIB = BuildMI(MBB, *MI, dl, NewTID);
541   MIB.addOperand(MI->getOperand(0));
542   if (NewTID.hasOptionalDef()) {
543     if (HasCC)
544       AddDefaultT1CC(MIB, CCDead);
545     else
546       AddNoT1CC(MIB);
547   }
548
549   // Transfer the rest of operands.
550   unsigned NumOps = TID.getNumOperands();
551   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
552     if (i < NumOps && TID.OpInfo[i].isOptionalDef())
553       continue;
554     if ((TID.getOpcode() == ARM::t2RSBSri ||
555          TID.getOpcode() == ARM::t2RSBri) && i == 2)
556       // Skip the zero immediate operand, it's now implicit.
557       continue;
558     bool isPred = (i < NumOps && TID.OpInfo[i].isPredicate());
559     if (SkipPred && isPred)
560         continue;
561     const MachineOperand &MO = MI->getOperand(i);
562     if (Scale > 1 && !isPred && MO.isImm())
563       MIB.addImm(MO.getImm() / Scale);
564     else {
565       if (MO.isReg() && MO.isImplicit() && MO.getReg() == ARM::CPSR)
566         // Skip implicit def of CPSR. Either it's modeled as an optional
567         // def now or it's already an implicit def on the new instruction.
568         continue;
569       MIB.addOperand(MO);
570     }
571   }
572   if (!TID.isPredicable() && NewTID.isPredicable())
573     AddDefaultPred(MIB);
574
575   DEBUG(errs() << "Converted 32-bit: " << *MI << "       to 16-bit: " << *MIB);
576
577   MBB.erase(MI);
578   ++NumNarrows;
579   return true;
580 }
581
582 static bool UpdateCPSRDef(MachineInstr &MI, bool LiveCPSR) {
583   bool HasDef = false;
584   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
585     const MachineOperand &MO = MI.getOperand(i);
586     if (!MO.isReg() || MO.isUndef() || MO.isUse())
587       continue;
588     if (MO.getReg() != ARM::CPSR)
589       continue;
590     if (!MO.isDead())
591       HasDef = true;
592   }
593
594   return HasDef || LiveCPSR;
595 }
596
597 static bool UpdateCPSRUse(MachineInstr &MI, bool LiveCPSR) {
598   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
599     const MachineOperand &MO = MI.getOperand(i);
600     if (!MO.isReg() || MO.isUndef() || MO.isDef())
601       continue;
602     if (MO.getReg() != ARM::CPSR)
603       continue;
604     assert(LiveCPSR && "CPSR liveness tracking is wrong!");
605     if (MO.isKill()) {
606       LiveCPSR = false;
607       break;
608     }
609   }
610
611   return LiveCPSR;
612 }
613
614 bool Thumb2SizeReduce::ReduceMBB(MachineBasicBlock &MBB) {
615   bool Modified = false;
616
617   bool LiveCPSR = false;
618   // Yes, CPSR could be livein.
619   for (MachineBasicBlock::const_livein_iterator I = MBB.livein_begin(),
620          E = MBB.livein_end(); I != E; ++I) {
621     if (*I == ARM::CPSR) {
622       LiveCPSR = true;
623       break;
624     }
625   }
626
627   MachineBasicBlock::iterator MII = MBB.begin(), E = MBB.end();
628   MachineBasicBlock::iterator NextMII;
629   for (; MII != E; MII = NextMII) {
630     NextMII = next(MII);
631
632     MachineInstr *MI = &*MII;
633     LiveCPSR = UpdateCPSRUse(*MI, LiveCPSR);
634
635     unsigned Opcode = MI->getOpcode();
636     DenseMap<unsigned, unsigned>::iterator OPI = ReduceOpcodeMap.find(Opcode);
637     if (OPI != ReduceOpcodeMap.end()) {
638       const ReduceEntry &Entry = ReduceTable[OPI->second];
639       // Ignore "special" cases for now.
640       if (Entry.Special) {
641         if (ReduceSpecial(MBB, MI, Entry, LiveCPSR)) {
642           Modified = true;
643           MachineBasicBlock::iterator I = prior(NextMII);
644           MI = &*I;
645         }
646         goto ProcessNext;
647       }
648
649       // Try to transform to a 16-bit two-address instruction.
650       if (Entry.NarrowOpc2 && ReduceTo2Addr(MBB, MI, Entry, LiveCPSR)) {
651         Modified = true;
652         MachineBasicBlock::iterator I = prior(NextMII);
653         MI = &*I;
654         goto ProcessNext;
655       }
656
657       // Try to transform ro a 16-bit non-two-address instruction.
658       if (Entry.NarrowOpc1 && ReduceToNarrow(MBB, MI, Entry, LiveCPSR)) {
659         Modified = true;
660         MachineBasicBlock::iterator I = prior(NextMII);
661         MI = &*I;
662       }
663     }
664
665   ProcessNext:
666     LiveCPSR = UpdateCPSRDef(*MI, LiveCPSR);
667   }
668
669   return Modified;
670 }
671
672 bool Thumb2SizeReduce::runOnMachineFunction(MachineFunction &MF) {
673   const TargetMachine &TM = MF.getTarget();
674   TII = static_cast<const Thumb2InstrInfo*>(TM.getInstrInfo());
675
676   bool Modified = false;
677   for (MachineFunction::iterator I = MF.begin(), E = MF.end(); I != E; ++I)
678     Modified |= ReduceMBB(*I);
679   return Modified;
680 }
681
682 /// createThumb2SizeReductionPass - Returns an instance of the Thumb2 size
683 /// reduction pass.
684 FunctionPass *llvm::createThumb2SizeReductionPass() {
685   return new Thumb2SizeReduce();
686 }