lib/Target/ARM/Thumb2SizeReduction.cpp

   1 //===-- Thumb2SizeReduction.cpp - Thumb2 code size reduction pass -*- C++ -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #define DEBUG_TYPE "t2-reduce-size"
  11 #include "ARM.h"
  12 #include "ARMAddressingModes.h"
  13 #include "ARMBaseRegisterInfo.h"
  14 #include "ARMBaseInstrInfo.h"
  15 #include "Thumb2InstrInfo.h"
  16 #include "llvm/CodeGen/MachineInstr.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "llvm/CodeGen/MachineFunctionPass.h"
  19 #include "llvm/Support/CommandLine.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 #include "llvm/ADT/DenseMap.h"
  23 #include "llvm/ADT/Statistic.h"
  24 using namespace llvm;
  25
  26 STATISTIC(NumNarrows,  "Number of 32-bit instrs reduced to 16-bit ones");
  27 STATISTIC(Num2Addrs,   "Number of 32-bit instrs reduced to 2addr 16-bit ones");
  28 STATISTIC(NumLdSts,    "Number of 32-bit load / store reduced to 16-bit ones");
  29
  30 static cl::opt<int> ReduceLimit("t2-reduce-limit",
  31                                 cl::init(-1), cl::Hidden);
  32 static cl::opt<int> ReduceLimit2Addr("t2-reduce-limit2",
  33                                      cl::init(-1), cl::Hidden);
  34 static cl::opt<int> ReduceLimitLdSt("t2-reduce-limit3",
  35                                      cl::init(-1), cl::Hidden);
  36
  37 namespace {
  38   /// ReduceTable - A static table with information on mapping from wide
  39   /// opcodes to narrow
  40   struct ReduceEntry {
  41     unsigned WideOpc;      // Wide opcode
  42     unsigned NarrowOpc1;   // Narrow opcode to transform to
  43     unsigned NarrowOpc2;   // Narrow opcode when it's two-address
  44     uint8_t  Imm1Limit;    // Limit of immediate field (bits)
  45     uint8_t  Imm2Limit;    // Limit of immediate field when it's two-address
  46     unsigned LowRegs1 : 1; // Only possible if low-registers are used
  47     unsigned LowRegs2 : 1; // Only possible if low-registers are used (2addr)
  48     unsigned PredCC1  : 2; // 0 - If predicated, cc is on and vice versa.
  49                            // 1 - No cc field.
  50                            // 2 - Always set CPSR.
  51     unsigned PredCC2  : 2;
  52     unsigned Special  : 1; // Needs to be dealt with specially
  53   };
  54
  55   static const ReduceEntry ReduceTable[] = {
  56     // Wide,        Narrow1,      Narrow2,     imm1,imm2,  lo1, lo2, P/C, S
  57     { ARM::t2ADCrr, 0,            ARM::tADC,     0,   0,    0,   1,  0,0, 0 },
  58     { ARM::t2ADDri, ARM::tADDi3,  ARM::tADDi8,   3,   8,    1,   1,  0,0, 0 },
  59     { ARM::t2ADDrr, ARM::tADDrr,  ARM::tADDhirr, 0,   0,    1,   0,  0,1, 0 },
  60     // Note: immediate scale is 4.
  61     { ARM::t2ADDrSPi,ARM::tADDrSPi,0,            8,   0,    1,   0,  1,0, 1 },
  62     { ARM::t2ADDSri,ARM::tADDi3,  ARM::tADDi8,   3,   8,    1,   1,  2,2, 1 },
  63     { ARM::t2ADDSrr,ARM::tADDrr,  0,             0,   0,    1,   0,  2,0, 1 },
  64     { ARM::t2ANDrr, 0,            ARM::tAND,     0,   0,    0,   1,  0,0, 0 },
  65     { ARM::t2ASRri, ARM::tASRri,  0,             5,   0,    1,   0,  0,0, 0 },
  66     { ARM::t2ASRrr, 0,            ARM::tASRrr,   0,   0,    0,   1,  0,0, 0 },
  67     { ARM::t2BICrr, 0,            ARM::tBIC,     0,   0,    0,   1,  0,0, 0 },
  68     //FIXME: Disable CMN, as CCodes are backwards from compare expectations
  69     //{ ARM::t2CMNrr, ARM::tCMN,    0,             0,   0,    1,   0,  2,0, 0 },
  70     { ARM::t2CMPri, ARM::tCMPi8,  0,             8,   0,    1,   0,  2,0, 0 },
  71     { ARM::t2CMPrr, ARM::tCMPhir, 0,             0,   0,    0,   0,  2,0, 1 },
  72     { ARM::t2EORrr, 0,            ARM::tEOR,     0,   0,    0,   1,  0,0, 0 },
  73     // FIXME: adr.n immediate offset must be multiple of 4.
  74     //{ ARM::t2LEApcrelJT,ARM::tLEApcrelJT, 0,     0,   0,    1,   0,  1,0, 0 },
  75     { ARM::t2LSLri, ARM::tLSLri,  0,             5,   0,    1,   0,  0,0, 0 },
  76     { ARM::t2LSLrr, 0,            ARM::tLSLrr,   0,   0,    0,   1,  0,0, 0 },
  77     { ARM::t2LSRri, ARM::tLSRri,  0,             5,   0,    1,   0,  0,0, 0 },
  78     { ARM::t2LSRrr, 0,            ARM::tLSRrr,   0,   0,    0,   1,  0,0, 0 },
  79     { ARM::t2MOVi,  ARM::tMOVi8,  0,             8,   0,    1,   0,  0,0, 0 },
  80     { ARM::t2MOVi16,ARM::tMOVi8,  0,             8,   0,    1,   0,  0,0, 1 },
  81     // FIXME: Do we need the 16-bit 'S' variant?
  82     { ARM::t2MOVr,ARM::tMOVgpr2gpr,0,            0,   0,    0,   0,  1,0, 0 },
  83     { ARM::t2MOVCCr,0,            ARM::tMOVCCr,  0,   0,    0,   0,  0,1, 0 },
  84     { ARM::t2MOVCCi,0,            ARM::tMOVCCi,  0,   8,    0,   1,  0,1, 0 },
  85     { ARM::t2MUL,   0,            ARM::tMUL,     0,   0,    0,   1,  0,0, 0 },
  86     { ARM::t2MVNr,  ARM::tMVN,    0,             0,   0,    1,   0,  0,0, 0 },
  87     { ARM::t2ORRrr, 0,            ARM::tORR,     0,   0,    0,   1,  0,0, 0 },
  88     { ARM::t2REV,   ARM::tREV,    0,             0,   0,    1,   0,  1,0, 0 },
  89     { ARM::t2REV16, ARM::tREV16,  0,             0,   0,    1,   0,  1,0, 0 },
  90     { ARM::t2REVSH, ARM::tREVSH,  0,             0,   0,    1,   0,  1,0, 0 },
  91     { ARM::t2RORrr, 0,            ARM::tROR,     0,   0,    0,   1,  0,0, 0 },
  92     { ARM::t2RSBri, ARM::tRSB,    0,             0,   0,    1,   0,  0,0, 1 },
  93     { ARM::t2RSBSri,ARM::tRSB,    0,             0,   0,    1,   0,  2,0, 1 },
  94     { ARM::t2SBCrr, 0,            ARM::tSBC,     0,   0,    0,   1,  0,0, 0 },
  95     { ARM::t2SUBri, ARM::tSUBi3,  ARM::tSUBi8,   3,   8,    1,   1,  0,0, 0 },
  96     { ARM::t2SUBrr, ARM::tSUBrr,  0,             0,   0,    1,   0,  0,0, 0 },
  97     { ARM::t2SUBSri,ARM::tSUBi3,  ARM::tSUBi8,   3,   8,    1,   1,  2,2, 0 },
  98     { ARM::t2SUBSrr,ARM::tSUBrr,  0,             0,   0,    1,   0,  2,0, 0 },
  99     { ARM::t2SXTBr, ARM::tSXTB,   0,             0,   0,    1,   0,  1,0, 0 },
 100     { ARM::t2SXTHr, ARM::tSXTH,   0,             0,   0,    1,   0,  1,0, 0 },
 101     { ARM::t2TSTrr, ARM::tTST,    0,             0,   0,    1,   0,  2,0, 0 },
 102     { ARM::t2UXTBr, ARM::tUXTB,   0,             0,   0,    1,   0,  1,0, 0 },
 103     { ARM::t2UXTHr, ARM::tUXTH,   0,             0,   0,    1,   0,  1,0, 0 },
 104
 105     // FIXME: Clean this up after splitting each Thumb load / store opcode
 106     // into multiple ones.
 107     { ARM::t2LDRi12,ARM::tLDRi,   ARM::tLDRspi,  5,   8,    1,   0,  0,0, 1 },
 108     { ARM::t2LDRs,  ARM::tLDRr,   0,             0,   0,    1,   0,  0,0, 1 },
 109     { ARM::t2LDRBi12,ARM::tLDRBi, 0,             5,   0,    1,   0,  0,0, 1 },
 110     { ARM::t2LDRBs, ARM::tLDRBr,  0,             0,   0,    1,   0,  0,0, 1 },
 111     { ARM::t2LDRHi12,ARM::tLDRHi, 0,             5,   0,    1,   0,  0,0, 1 },
 112     { ARM::t2LDRHs, ARM::tLDRHr,  0,             0,   0,    1,   0,  0,0, 1 },
 113     { ARM::t2LDRSBs,ARM::tLDRSB,  0,             0,   0,    1,   0,  0,0, 1 },
 114     { ARM::t2LDRSHs,ARM::tLDRSH,  0,             0,   0,    1,   0,  0,0, 1 },
 115     { ARM::t2STRi12,ARM::tSTRi,   ARM::tSTRspi,  5,   8,    1,   0,  0,0, 1 },
 116     { ARM::t2STRs,  ARM::tSTRr,   0,             0,   0,    1,   0,  0,0, 1 },
 117     { ARM::t2STRBi12,ARM::tSTRBi, 0,             5,   0,    1,   0,  0,0, 1 },
 118     { ARM::t2STRBs, ARM::tSTRBr,  0,             0,   0,    1,   0,  0,0, 1 },
 119     { ARM::t2STRHi12,ARM::tSTRHi, 0,             5,   0,    1,   0,  0,0, 1 },
 120     { ARM::t2STRHs, ARM::tSTRHr,  0,             0,   0,    1,   0,  0,0, 1 },
 121
 122     { ARM::t2LDMIA, ARM::tLDMIA,  0,             0,   0,    1,   1,  1,1, 1 },
 123     { ARM::t2LDMIA_RET,0,         ARM::tPOP_RET, 0,   0,    1,   1,  1,1, 1 },
 124     { ARM::t2LDMIA_UPD,ARM::tLDMIA_UPD,ARM::tPOP,0,   0,    1,   1,  1,1, 1 },
 125     // ARM::t2STM (with no basereg writeback) has no Thumb1 equivalent
 126     { ARM::t2STMIA_UPD,ARM::tSTMIA_UPD, 0,       0,   0,    1,   1,  1,1, 1 },
 127     { ARM::t2STMDB_UPD, 0,        ARM::tPUSH,    0,   0,    1,   1,  1,1, 1 },
 128   };
 129
 130   class Thumb2SizeReduce : public MachineFunctionPass {
 131   public:
 132     static char ID;
 133     Thumb2SizeReduce();
 134
 135     const Thumb2InstrInfo *TII;
 136
 137     virtual bool runOnMachineFunction(MachineFunction &MF);
 138
 139     virtual const char *getPassName() const {
 140       return "Thumb2 instruction size reduction pass";
 141     }
 142
 143   private:
 144     /// ReduceOpcodeMap - Maps wide opcode to index of entry in ReduceTable.
 145     DenseMap<unsigned, unsigned> ReduceOpcodeMap;
 146
 147     bool VerifyPredAndCC(MachineInstr *MI, const ReduceEntry &Entry,
 148                          bool is2Addr, ARMCC::CondCodes Pred,
 149                          bool LiveCPSR, bool &HasCC, bool &CCDead);
 150
 151     bool ReduceLoadStore(MachineBasicBlock &MBB, MachineInstr *MI,
 152                          const ReduceEntry &Entry);
 153
 154     bool ReduceSpecial(MachineBasicBlock &MBB, MachineInstr *MI,
 155                        const ReduceEntry &Entry, bool LiveCPSR);
 156
 157     /// ReduceTo2Addr - Reduce a 32-bit instruction to a 16-bit two-address
 158     /// instruction.
 159     bool ReduceTo2Addr(MachineBasicBlock &MBB, MachineInstr *MI,
 160                        const ReduceEntry &Entry,
 161                        bool LiveCPSR);
 162
 163     /// ReduceToNarrow - Reduce a 32-bit instruction to a 16-bit
 164     /// non-two-address instruction.
 165     bool ReduceToNarrow(MachineBasicBlock &MBB, MachineInstr *MI,
 166                         const ReduceEntry &Entry,
 167                         bool LiveCPSR);
 168
 169     /// ReduceMBB - Reduce width of instructions in the specified basic block.
 170     bool ReduceMBB(MachineBasicBlock &MBB);
 171   };
 172   char Thumb2SizeReduce::ID = 0;
 173 }
 174
 175 Thumb2SizeReduce::Thumb2SizeReduce() : MachineFunctionPass(ID) {
 176   for (unsigned i = 0, e = array_lengthof(ReduceTable); i != e; ++i) {
 177     unsigned FromOpc = ReduceTable[i].WideOpc;
 178     if (!ReduceOpcodeMap.insert(std::make_pair(FromOpc, i)).second)
 179       assert(false && "Duplicated entries?");
 180   }
 181 }
 182
 183 static bool HasImplicitCPSRDef(const TargetInstrDesc &TID) {
 184   for (const unsigned *Regs = TID.ImplicitDefs; *Regs; ++Regs)
 185     if (*Regs == ARM::CPSR)
 186       return true;
 187   return false;
 188 }
 189
 190 bool
 191 Thumb2SizeReduce::VerifyPredAndCC(MachineInstr *MI, const ReduceEntry &Entry,
 192                                   bool is2Addr, ARMCC::CondCodes Pred,
 193                                   bool LiveCPSR, bool &HasCC, bool &CCDead) {
 194   if ((is2Addr  && Entry.PredCC2 == 0) ||
 195       (!is2Addr && Entry.PredCC1 == 0)) {
 196     if (Pred == ARMCC::AL) {
 197       // Not predicated, must set CPSR.
 198       if (!HasCC) {
 199         // Original instruction was not setting CPSR, but CPSR is not
 200         // currently live anyway. It's ok to set it. The CPSR def is
 201         // dead though.
 202         if (!LiveCPSR) {
 203           HasCC = true;
 204           CCDead = true;
 205           return true;
 206         }
 207         return false;
 208       }
 209     } else {
 210       // Predicated, must not set CPSR.
 211       if (HasCC)
 212         return false;
 213     }
 214   } else if ((is2Addr  && Entry.PredCC2 == 2) ||
 215              (!is2Addr && Entry.PredCC1 == 2)) {
 216     /// Old opcode has an optional def of CPSR.
 217     if (HasCC)
 218       return true;
 219     // If old opcode does not implicitly define CPSR, then it's not ok since
 220     // these new opcodes' CPSR def is not meant to be thrown away. e.g. CMP.
 221     if (!HasImplicitCPSRDef(MI->getDesc()))
 222       return false;
 223     HasCC = true;
 224   } else {
 225     // 16-bit instruction does not set CPSR.
 226     if (HasCC)
 227       return false;
 228   }
 229
 230   return true;
 231 }
 232
 233 static bool VerifyLowRegs(MachineInstr *MI) {
 234   unsigned Opc = MI->getOpcode();
 235   bool isPCOk = (Opc == ARM::t2LDMIA_RET || Opc == ARM::t2LDMIA     ||
 236                  Opc == ARM::t2LDMDB     || Opc == ARM::t2LDMIA_UPD ||
 237                  Opc == ARM::t2LDMDB_UPD || Opc == ARM::t2LDRi12);
 238   bool isLROk = (Opc == ARM::t2STMIA_UPD || Opc == ARM::t2STMDB_UPD);
 239   bool isSPOk = isPCOk || isLROk || (Opc == ARM::t2ADDrSPi);
 240   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 241     const MachineOperand &MO = MI->getOperand(i);
 242     if (!MO.isReg() || MO.isImplicit())
 243       continue;
 244     unsigned Reg = MO.getReg();
 245     if (Reg == 0 || Reg == ARM::CPSR)
 246       continue;
 247     if (isPCOk && Reg == ARM::PC)
 248       continue;
 249     if (isLROk && Reg == ARM::LR)
 250       continue;
 251     if (Reg == ARM::SP) {
 252       if (isSPOk)
 253         continue;
 254       if (i == 1 && (Opc == ARM::t2LDRi12 || Opc == ARM::t2STRi12))
 255         // Special case for these ldr / str with sp as base register.
 256         continue;
 257     }
 258     if (!isARMLowRegister(Reg))
 259       return false;
 260   }
 261   return true;
 262 }
 263
 264 bool
 265 Thumb2SizeReduce::ReduceLoadStore(MachineBasicBlock &MBB, MachineInstr *MI,
 266                                   const ReduceEntry &Entry) {
 267   if (ReduceLimitLdSt != -1 && ((int)NumLdSts >= ReduceLimitLdSt))
 268     return false;
 269
 270   unsigned Scale = 1;
 271   bool HasBaseReg = true;
 272   bool HasImmOffset = false;
 273   bool HasShift = false;
 274   bool HasOffReg = true;
 275   bool isLdStMul = false;
 276   unsigned Opc = Entry.NarrowOpc1;
 277   unsigned OpNum = 3; // First 'rest' of operands.
 278   uint8_t  ImmLimit = Entry.Imm1Limit;
 279
 280   switch (Entry.WideOpc) {
 281   default:
 282     llvm_unreachable("Unexpected Thumb2 load / store opcode!");
 283   case ARM::t2LDRi12:
 284   case ARM::t2STRi12:
 285     if (MI->getOperand(1).getReg() == ARM::SP) {
 286       Opc = Entry.NarrowOpc2;
 287       ImmLimit = Entry.Imm2Limit;
 288       HasOffReg = false;
 289     }
 290
 291     Scale = 4;
 292
 293     if (MI->getOperand(2).isImm()) {
 294       HasImmOffset = true;
 295       HasOffReg = false;
 296     } else {
 297       // FIXME: Temporary workaround for a  bug introduced by r121082.
 298       // We should use t2LDRpci for loads from constantpools.
 299       // We don't want to narrow this to tLDRpci until constant island pass
 300       // for fear of pessimizing code.
 301       return false;
 302     }
 303     break;
 304   case ARM::t2LDRBi12:
 305   case ARM::t2STRBi12:
 306     if (MI->getOperand(2).isImm()) {
 307       HasImmOffset = true;
 308       HasOffReg = false;
 309     } else {
 310       if (Entry.WideOpc == ARM::t2LDRBi12) {
 311         Opc = ARM::tLDRpci;
 312         OpNum = 2;
 313       }
 314
 315       HasImmOffset = false;
 316       HasBaseReg = false;
 317       HasOffReg = false;
 318     }
 319     break;
 320   case ARM::t2LDRHi12:
 321   case ARM::t2STRHi12:
 322     Scale = 2;
 323     if (MI->getOperand(2).isImm()) {
 324       HasImmOffset = true;
 325       HasOffReg = false;
 326     } else {
 327       if (Entry.WideOpc == ARM::t2LDRHi12) {
 328         Opc = ARM::tLDRpci;
 329         OpNum = 2;
 330       }
 331
 332       HasImmOffset = false;
 333       HasBaseReg = false;
 334       HasOffReg = false;
 335     }
 336     break;
 337   case ARM::t2LDRs:
 338   case ARM::t2LDRBs:
 339   case ARM::t2LDRHs:
 340   case ARM::t2LDRSBs:
 341   case ARM::t2LDRSHs:
 342   case ARM::t2STRs:
 343   case ARM::t2STRBs:
 344   case ARM::t2STRHs:
 345     HasShift = true;
 346     OpNum = 4;
 347     break;
 348   case ARM::t2LDMIA:
 349   case ARM::t2LDMDB: {
 350     unsigned BaseReg = MI->getOperand(0).getReg();
 351     if (!isARMLowRegister(BaseReg) || Entry.WideOpc != ARM::t2LDMIA)
 352       return false;
 353
 354     // For the non-writeback version (this one), the base register must be
 355     // one of the registers being loaded.
 356     bool isOK = false;
 357     for (unsigned i = 4; i < MI->getNumOperands(); ++i) {
 358       if (MI->getOperand(i).getReg() == BaseReg) {
 359         isOK = true;
 360         break;
 361       }
 362     }
 363
 364     if (!isOK)
 365       return false;
 366
 367     OpNum = 0;
 368     isLdStMul = true;
 369     break;
 370   }
 371   case ARM::t2LDMIA_RET: {
 372     unsigned BaseReg = MI->getOperand(1).getReg();
 373     if (BaseReg != ARM::SP)
 374       return false;
 375     Opc = Entry.NarrowOpc2; // tPOP_RET
 376     OpNum = 2;
 377     isLdStMul = true;
 378     break;
 379   }
 380   case ARM::t2LDMIA_UPD:
 381   case ARM::t2LDMDB_UPD:
 382   case ARM::t2STMIA_UPD:
 383   case ARM::t2STMDB_UPD: {
 384     OpNum = 0;
 385
 386     unsigned BaseReg = MI->getOperand(1).getReg();
 387     if (BaseReg == ARM::SP &&
 388         (Entry.WideOpc == ARM::t2LDMIA_UPD ||
 389          Entry.WideOpc == ARM::t2STMDB_UPD)) {
 390       Opc = Entry.NarrowOpc2; // tPOP or tPUSH
 391       OpNum = 2;
 392     } else if (!isARMLowRegister(BaseReg) ||
 393                (Entry.WideOpc != ARM::t2LDMIA_UPD &&
 394                 Entry.WideOpc != ARM::t2STMIA_UPD)) {
 395       return false;
 396     }
 397
 398     isLdStMul = true;
 399     break;
 400   }
 401   }
 402
 403   unsigned OffsetReg = 0;
 404   bool OffsetKill = false;
 405   if (HasShift) {
 406     OffsetReg  = MI->getOperand(2).getReg();
 407     OffsetKill = MI->getOperand(2).isKill();
 408
 409     if (MI->getOperand(3).getImm())
 410       // Thumb1 addressing mode doesn't support shift.
 411       return false;
 412   }
 413
 414   unsigned OffsetImm = 0;
 415   if (HasImmOffset) {
 416     OffsetImm = MI->getOperand(2).getImm();
 417     unsigned MaxOffset = ((1 << ImmLimit) - 1) * Scale;
 418
 419     if ((OffsetImm & (Scale - 1)) || OffsetImm > MaxOffset)
 420       // Make sure the immediate field fits.
 421       return false;
 422   }
 423
 424   // Add the 16-bit load / store instruction.
 425   DebugLoc dl = MI->getDebugLoc();
 426   MachineInstrBuilder MIB = BuildMI(MBB, *MI, dl, TII->get(Opc));
 427   if (!isLdStMul) {
 428     MIB.addOperand(MI->getOperand(0));
 429
 430     if (HasBaseReg)
 431       MIB.addOperand(MI->getOperand(1));
 432
 433     if (HasImmOffset)
 434       MIB.addImm(OffsetImm / Scale);
 435
 436     assert((!HasShift || OffsetReg) && "Invalid so_reg load / store address!");
 437
 438     if (HasOffReg)
 439       MIB.addReg(OffsetReg, getKillRegState(OffsetKill));
 440   }
 441
 442   // Transfer the rest of operands.
 443   for (unsigned e = MI->getNumOperands(); OpNum != e; ++OpNum)
 444     MIB.addOperand(MI->getOperand(OpNum));
 445
 446   // Transfer memoperands.
 447   (*MIB).setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
 448
 449   DEBUG(errs() << "Converted 32-bit: " << *MI << "       to 16-bit: " << *MIB);
 450
 451   MBB.erase(MI);
 452   ++NumLdSts;
 453   return true;
 454 }
 455
 456 bool
 457 Thumb2SizeReduce::ReduceSpecial(MachineBasicBlock &MBB, MachineInstr *MI,
 458                                 const ReduceEntry &Entry,
 459                                 bool LiveCPSR) {
 460   if (Entry.LowRegs1 && !VerifyLowRegs(MI))
 461     return false;
 462
 463   const TargetInstrDesc &TID = MI->getDesc();
 464   if (TID.mayLoad() || TID.mayStore())
 465     return ReduceLoadStore(MBB, MI, Entry);
 466
 467   unsigned Opc = MI->getOpcode();
 468   switch (Opc) {
 469   default: break;
 470   case ARM::t2ADDSri:
 471   case ARM::t2ADDSrr: {
 472     unsigned PredReg = 0;
 473     if (getInstrPredicate(MI, PredReg) == ARMCC::AL) {
 474       switch (Opc) {
 475       default: break;
 476       case ARM::t2ADDSri: {
 477         if (ReduceTo2Addr(MBB, MI, Entry, LiveCPSR))
 478           return true;
 479         // fallthrough
 480       }
 481       case ARM::t2ADDSrr:
 482         return ReduceToNarrow(MBB, MI, Entry, LiveCPSR);
 483       }
 484     }
 485     break;
 486   }
 487   case ARM::t2RSBri:
 488   case ARM::t2RSBSri:
 489     if (MI->getOperand(2).getImm() == 0)
 490       return ReduceToNarrow(MBB, MI, Entry, LiveCPSR);
 491     break;
 492   case ARM::t2MOVi16:
 493     // Can convert only 'pure' immediate operands, not immediates obtained as
 494     // globals' addresses.
 495     if (MI->getOperand(1).isImm())
 496       return ReduceToNarrow(MBB, MI, Entry, LiveCPSR);
 497     break;
 498   case ARM::t2CMPrr: {
 499     // Try to reduce to the lo-reg only version first. Why there are two
 500     // versions of the instruction is a mystery.
 501     // It would be nice to just have two entries in the master table that
 502     // are prioritized, but the table assumes a unique entry for each
 503     // source insn opcode. So for now, we hack a local entry record to use.
 504     static const ReduceEntry NarrowEntry =
 505       { ARM::t2CMPrr,ARM::tCMPr, 0, 0, 0, 1, 1,2, 0, 1 };
 506     if (ReduceToNarrow(MBB, MI, NarrowEntry, LiveCPSR))
 507       return true;
 508     return ReduceToNarrow(MBB, MI, Entry, LiveCPSR);
 509   }
 510   case ARM::t2ADDrSPi: {
 511     static const ReduceEntry NarrowEntry =
 512       { ARM::t2ADDrSPi,ARM::tADDspi, 0, 7, 0, 1, 0, 1, 0, 1 };
 513     if (MI->getOperand(0).getReg() == ARM::SP)
 514       return ReduceToNarrow(MBB, MI, NarrowEntry, LiveCPSR);
 515     return ReduceToNarrow(MBB, MI, Entry, LiveCPSR);
 516   }
 517   }
 518   return false;
 519 }
 520
 521 bool
 522 Thumb2SizeReduce::ReduceTo2Addr(MachineBasicBlock &MBB, MachineInstr *MI,
 523                                 const ReduceEntry &Entry,
 524                                 bool LiveCPSR) {
 525
 526   if (ReduceLimit2Addr != -1 && ((int)Num2Addrs >= ReduceLimit2Addr))
 527     return false;
 528
 529   unsigned Reg0 = MI->getOperand(0).getReg();
 530   unsigned Reg1 = MI->getOperand(1).getReg();
 531   if (Reg0 != Reg1) {
 532     // Try to commute the operands to make it a 2-address instruction.
 533     unsigned CommOpIdx1, CommOpIdx2;
 534     if (!TII->findCommutedOpIndices(MI, CommOpIdx1, CommOpIdx2) ||
 535         CommOpIdx1 != 1 || MI->getOperand(CommOpIdx2).getReg() != Reg0)
 536       return false;
 537     MachineInstr *CommutedMI = TII->commuteInstruction(MI);
 538     if (!CommutedMI)
 539       return false;
 540   }
 541   if (Entry.LowRegs2 && !isARMLowRegister(Reg0))
 542     return false;
 543   if (Entry.Imm2Limit) {
 544     unsigned Imm = MI->getOperand(2).getImm();
 545     unsigned Limit = (1 << Entry.Imm2Limit) - 1;
 546     if (Imm > Limit)
 547       return false;
 548   } else {
 549     unsigned Reg2 = MI->getOperand(2).getReg();
 550     if (Entry.LowRegs2 && !isARMLowRegister(Reg2))
 551       return false;
 552   }
 553
 554   // Check if it's possible / necessary to transfer the predicate.
 555   const TargetInstrDesc &NewTID = TII->get(Entry.NarrowOpc2);
 556   unsigned PredReg = 0;
 557   ARMCC::CondCodes Pred = getInstrPredicate(MI, PredReg);
 558   bool SkipPred = false;
 559   if (Pred != ARMCC::AL) {
 560     if (!NewTID.isPredicable())
 561       // Can't transfer predicate, fail.
 562       return false;
 563   } else {
 564     SkipPred = !NewTID.isPredicable();
 565   }
 566
 567   bool HasCC = false;
 568   bool CCDead = false;
 569   const TargetInstrDesc &TID = MI->getDesc();
 570   if (TID.hasOptionalDef()) {
 571     unsigned NumOps = TID.getNumOperands();
 572     HasCC = (MI->getOperand(NumOps-1).getReg() == ARM::CPSR);
 573     if (HasCC && MI->getOperand(NumOps-1).isDead())
 574       CCDead = true;
 575   }
 576   if (!VerifyPredAndCC(MI, Entry, true, Pred, LiveCPSR, HasCC, CCDead))
 577     return false;
 578
 579   // Add the 16-bit instruction.
 580   DebugLoc dl = MI->getDebugLoc();
 581   MachineInstrBuilder MIB = BuildMI(MBB, *MI, dl, NewTID);
 582   MIB.addOperand(MI->getOperand(0));
 583   if (NewTID.hasOptionalDef()) {
 584     if (HasCC)
 585       AddDefaultT1CC(MIB, CCDead);
 586     else
 587       AddNoT1CC(MIB);
 588   }
 589
 590   // Transfer the rest of operands.
 591   unsigned NumOps = TID.getNumOperands();
 592   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
 593     if (i < NumOps && TID.OpInfo[i].isOptionalDef())
 594       continue;
 595     if (SkipPred && TID.OpInfo[i].isPredicate())
 596       continue;
 597     MIB.addOperand(MI->getOperand(i));
 598   }
 599
 600   DEBUG(errs() << "Converted 32-bit: " << *MI << "       to 16-bit: " << *MIB);
 601
 602   MBB.erase(MI);
 603   ++Num2Addrs;
 604   return true;
 605 }
 606
 607 bool
 608 Thumb2SizeReduce::ReduceToNarrow(MachineBasicBlock &MBB, MachineInstr *MI,
 609                                  const ReduceEntry &Entry,
 610                                  bool LiveCPSR) {
 611   if (ReduceLimit != -1 && ((int)NumNarrows >= ReduceLimit))
 612     return false;
 613
 614   unsigned Limit = ~0U;
 615   unsigned Scale = (Entry.WideOpc == ARM::t2ADDrSPi) ? 4 : 1;
 616   if (Entry.Imm1Limit)
 617     Limit = ((1 << Entry.Imm1Limit) - 1) * Scale;
 618
 619   const TargetInstrDesc &TID = MI->getDesc();
 620   for (unsigned i = 0, e = TID.getNumOperands(); i != e; ++i) {
 621     if (TID.OpInfo[i].isPredicate())
 622       continue;
 623     const MachineOperand &MO = MI->getOperand(i);
 624     if (MO.isReg()) {
 625       unsigned Reg = MO.getReg();
 626       if (!Reg || Reg == ARM::CPSR)
 627         continue;
 628       if (Entry.WideOpc == ARM::t2ADDrSPi && Reg == ARM::SP)
 629         continue;
 630       if (Entry.LowRegs1 && !isARMLowRegister(Reg))
 631         return false;
 632     } else if (MO.isImm() &&
 633                !TID.OpInfo[i].isPredicate()) {
 634       if (((unsigned)MO.getImm()) > Limit || (MO.getImm() & (Scale-1)) != 0)
 635         return false;
 636     }
 637   }
 638
 639   // Check if it's possible / necessary to transfer the predicate.
 640   const TargetInstrDesc &NewTID = TII->get(Entry.NarrowOpc1);
 641   unsigned PredReg = 0;
 642   ARMCC::CondCodes Pred = getInstrPredicate(MI, PredReg);
 643   bool SkipPred = false;
 644   if (Pred != ARMCC::AL) {
 645     if (!NewTID.isPredicable())
 646       // Can't transfer predicate, fail.
 647       return false;
 648   } else {
 649     SkipPred = !NewTID.isPredicable();
 650   }
 651
 652   bool HasCC = false;
 653   bool CCDead = false;
 654   if (TID.hasOptionalDef()) {
 655     unsigned NumOps = TID.getNumOperands();
 656     HasCC = (MI->getOperand(NumOps-1).getReg() == ARM::CPSR);
 657     if (HasCC && MI->getOperand(NumOps-1).isDead())
 658       CCDead = true;
 659   }
 660   if (!VerifyPredAndCC(MI, Entry, false, Pred, LiveCPSR, HasCC, CCDead))
 661     return false;
 662
 663   // Add the 16-bit instruction.
 664   DebugLoc dl = MI->getDebugLoc();
 665   MachineInstrBuilder MIB = BuildMI(MBB, *MI, dl, NewTID);
 666   MIB.addOperand(MI->getOperand(0));
 667   if (NewTID.hasOptionalDef()) {
 668     if (HasCC)
 669       AddDefaultT1CC(MIB, CCDead);
 670     else
 671       AddNoT1CC(MIB);
 672   }
 673
 674   // Transfer the rest of operands.
 675   unsigned NumOps = TID.getNumOperands();
 676   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
 677     if (i < NumOps && TID.OpInfo[i].isOptionalDef())
 678       continue;
 679     if ((TID.getOpcode() == ARM::t2RSBSri ||
 680          TID.getOpcode() == ARM::t2RSBri) && i == 2)
 681       // Skip the zero immediate operand, it's now implicit.
 682       continue;
 683     bool isPred = (i < NumOps && TID.OpInfo[i].isPredicate());
 684     if (SkipPred && isPred)
 685         continue;
 686     const MachineOperand &MO = MI->getOperand(i);
 687     if (Scale > 1 && !isPred && MO.isImm())
 688       MIB.addImm(MO.getImm() / Scale);
 689     else {
 690       if (MO.isReg() && MO.isImplicit() && MO.getReg() == ARM::CPSR)
 691         // Skip implicit def of CPSR. Either it's modeled as an optional
 692         // def now or it's already an implicit def on the new instruction.
 693         continue;
 694       MIB.addOperand(MO);
 695     }
 696   }
 697   if (!TID.isPredicable() && NewTID.isPredicable())
 698     AddDefaultPred(MIB);
 699
 700   DEBUG(errs() << "Converted 32-bit: " << *MI << "       to 16-bit: " << *MIB);
 701
 702   MBB.erase(MI);
 703   ++NumNarrows;
 704   return true;
 705 }
 706
 707 static bool UpdateCPSRDef(MachineInstr &MI, bool LiveCPSR) {
 708   bool HasDef = false;
 709   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
 710     const MachineOperand &MO = MI.getOperand(i);
 711     if (!MO.isReg() || MO.isUndef() || MO.isUse())
 712       continue;
 713     if (MO.getReg() != ARM::CPSR)
 714       continue;
 715     if (!MO.isDead())
 716       HasDef = true;
 717   }
 718
 719   return HasDef || LiveCPSR;
 720 }
 721
 722 static bool UpdateCPSRUse(MachineInstr &MI, bool LiveCPSR) {
 723   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
 724     const MachineOperand &MO = MI.getOperand(i);
 725     if (!MO.isReg() || MO.isUndef() || MO.isDef())
 726       continue;
 727     if (MO.getReg() != ARM::CPSR)
 728       continue;
 729     assert(LiveCPSR && "CPSR liveness tracking is wrong!");
 730     if (MO.isKill()) {
 731       LiveCPSR = false;
 732       break;
 733     }
 734   }
 735
 736   return LiveCPSR;
 737 }
 738
 739 bool Thumb2SizeReduce::ReduceMBB(MachineBasicBlock &MBB) {
 740   bool Modified = false;
 741
 742   // Yes, CPSR could be livein.
 743   bool LiveCPSR = MBB.isLiveIn(ARM::CPSR);
 744
 745   MachineBasicBlock::iterator MII = MBB.begin(), E = MBB.end();
 746   MachineBasicBlock::iterator NextMII;
 747   for (; MII != E; MII = NextMII) {
 748     NextMII = llvm::next(MII);
 749
 750     MachineInstr *MI = &*MII;
 751     LiveCPSR = UpdateCPSRUse(*MI, LiveCPSR);
 752
 753     unsigned Opcode = MI->getOpcode();
 754     DenseMap<unsigned, unsigned>::iterator OPI = ReduceOpcodeMap.find(Opcode);
 755     if (OPI != ReduceOpcodeMap.end()) {
 756       const ReduceEntry &Entry = ReduceTable[OPI->second];
 757       // Ignore "special" cases for now.
 758       if (Entry.Special) {
 759         if (ReduceSpecial(MBB, MI, Entry, LiveCPSR)) {
 760           Modified = true;
 761           MachineBasicBlock::iterator I = prior(NextMII);
 762           MI = &*I;
 763         }
 764         goto ProcessNext;
 765       }
 766
 767       // Try to transform to a 16-bit two-address instruction.
 768       if (Entry.NarrowOpc2 && ReduceTo2Addr(MBB, MI, Entry, LiveCPSR)) {
 769         Modified = true;
 770         MachineBasicBlock::iterator I = prior(NextMII);
 771         MI = &*I;
 772         goto ProcessNext;
 773       }
 774
 775       // Try to transform to a 16-bit non-two-address instruction.
 776       if (Entry.NarrowOpc1 && ReduceToNarrow(MBB, MI, Entry, LiveCPSR)) {
 777         Modified = true;
 778         MachineBasicBlock::iterator I = prior(NextMII);
 779         MI = &*I;
 780       }
 781     }
 782
 783   ProcessNext:
 784     LiveCPSR = UpdateCPSRDef(*MI, LiveCPSR);
 785   }
 786
 787   return Modified;
 788 }
 789
 790 bool Thumb2SizeReduce::runOnMachineFunction(MachineFunction &MF) {
 791   const TargetMachine &TM = MF.getTarget();
 792   TII = static_cast<const Thumb2InstrInfo*>(TM.getInstrInfo());
 793
 794   bool Modified = false;
 795   for (MachineFunction::iterator I = MF.begin(), E = MF.end(); I != E; ++I)
 796     Modified |= ReduceMBB(*I);
 797   return Modified;
 798 }
 799
 800 /// createThumb2SizeReductionPass - Returns an instance of the Thumb2 size
 801 /// reduction pass.
 802 FunctionPass *llvm::createThumb2SizeReductionPass() {
 803   return new Thumb2SizeReduce();
 804 }