lib/Target/ARM64/ARM64ISelLowering.cpp

   1 //===-- ARM64ISelLowering.cpp - ARM64 DAG Lowering Implementation  --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARM64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM64ISelLowering.h"
  15 #include "ARM64PerfectShuffle.h"
  16 #include "ARM64Subtarget.h"
  17 #include "ARM64CallingConv.h"
  18 #include "ARM64MachineFunctionInfo.h"
  19 #include "ARM64TargetMachine.h"
  20 #include "ARM64TargetObjectFile.h"
  21 #include "MCTargetDesc/ARM64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "arm64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 // This option should go away when tail calls fully work.
  43 static cl::opt<bool>
  44 EnableARM64TailCalls("arm64-tail-calls", cl::Hidden,
  45                      cl::desc("Generate ARM64 tail calls (TEMPORARY OPTION)."),
  46                      cl::init(true));
  47
  48 static cl::opt<bool>
  49 StrictAlign("arm64-strict-align", cl::Hidden,
  50             cl::desc("Disallow all unaligned memory accesses"));
  51
  52 // Place holder until extr generation is tested fully.
  53 static cl::opt<bool>
  54 EnableARM64ExtrGeneration("arm64-extr-generation", cl::Hidden,
  55                           cl::desc("Allow ARM64 (or (shift)(shift))->extract"),
  56                           cl::init(true));
  57
  58 static cl::opt<bool>
  59 EnableARM64SlrGeneration("arm64-shift-insert-generation", cl::Hidden,
  60                          cl::desc("Allow ARM64 SLI/SRI formation"),
  61                          cl::init(false));
  62
  63 //===----------------------------------------------------------------------===//
  64 // ARM64 Lowering public interface.
  65 //===----------------------------------------------------------------------===//
  66 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
  67   if (TM.getSubtarget<ARM64Subtarget>().isTargetDarwin())
  68     return new ARM64_MachoTargetObjectFile();
  69
  70   return new ARM64_ELFTargetObjectFile();
  71 }
  72
  73 ARM64TargetLowering::ARM64TargetLowering(ARM64TargetMachine &TM)
  74     : TargetLowering(TM, createTLOF(TM)) {
  75   Subtarget = &TM.getSubtarget<ARM64Subtarget>();
  76
  77   // ARM64 doesn't have comparisons which set GPRs or setcc instructions, so
  78   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  79   setBooleanContents(ZeroOrOneBooleanContent);
  80   // When comparing vectors the result sets the different elements in the
  81   // vector to all-one or all-zero.
  82   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  83
  84   // Set up the register classes.
  85   addRegisterClass(MVT::i32, &ARM64::GPR32allRegClass);
  86   addRegisterClass(MVT::i64, &ARM64::GPR64allRegClass);
  87
  88   if (Subtarget->hasFPARMv8()) {
  89     addRegisterClass(MVT::f16, &ARM64::FPR16RegClass);
  90     addRegisterClass(MVT::f32, &ARM64::FPR32RegClass);
  91     addRegisterClass(MVT::f64, &ARM64::FPR64RegClass);
  92     addRegisterClass(MVT::f128, &ARM64::FPR128RegClass);
  93   }
  94
  95   if (Subtarget->hasNEON()) {
  96     addRegisterClass(MVT::v16i8, &ARM64::FPR8RegClass);
  97     addRegisterClass(MVT::v8i16, &ARM64::FPR16RegClass);
  98     // Someone set us up the NEON.
  99     addDRTypeForNEON(MVT::v2f32);
 100     addDRTypeForNEON(MVT::v8i8);
 101     addDRTypeForNEON(MVT::v4i16);
 102     addDRTypeForNEON(MVT::v2i32);
 103     addDRTypeForNEON(MVT::v1i64);
 104     addDRTypeForNEON(MVT::v1f64);
 105
 106     addQRTypeForNEON(MVT::v4f32);
 107     addQRTypeForNEON(MVT::v2f64);
 108     addQRTypeForNEON(MVT::v16i8);
 109     addQRTypeForNEON(MVT::v8i16);
 110     addQRTypeForNEON(MVT::v4i32);
 111     addQRTypeForNEON(MVT::v2i64);
 112   }
 113
 114   // Compute derived properties from the register classes
 115   computeRegisterProperties();
 116
 117   // Provide all sorts of operation actions
 118   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 121   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 123   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 124   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 125   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 128   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 130   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 132   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139
 140   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 142   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::FREM, MVT::f32, Expand);
 145   setOperationAction(ISD::FREM, MVT::f64, Expand);
 146   setOperationAction(ISD::FREM, MVT::f80, Expand);
 147
 148   // Custom lowering hooks are needed for XOR
 149   // to fold it into CSINC/CSINV.
 150   setOperationAction(ISD::XOR, MVT::i32, Custom);
 151   setOperationAction(ISD::XOR, MVT::i64, Custom);
 152
 153   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 154   // there's a valid register class, so we need custom operations in most cases.
 155   setOperationAction(ISD::FABS, MVT::f128, Expand);
 156   setOperationAction(ISD::FADD, MVT::f128, Custom);
 157   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 158   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 159   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 160   setOperationAction(ISD::FMA, MVT::f128, Expand);
 161   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 162   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 163   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 164   setOperationAction(ISD::FREM, MVT::f128, Expand);
 165   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 166   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 167   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 168   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 169   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 170   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 171   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 172   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 174   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 175   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 176
 177   // Lowering for many of the conversions is actually specified by the non-f128
 178   // type. The LowerXXX function will be trivial when f128 isn't involved.
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 181   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 184   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 187   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 190   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 192   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 193
 194   // Variable arguments.
 195   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 196   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 198   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 199
 200   // Variable-sized objects.
 201   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 204
 205   // Exception handling.
 206   // FIXME: These are guesses. Has this been defined yet?
 207   setExceptionPointerRegister(ARM64::X0);
 208   setExceptionSelectorRegister(ARM64::X1);
 209
 210   // Constant pool entries
 211   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 212
 213   // BlockAddress
 214   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 215
 216   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 217   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 218   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 220   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 221   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 225
 226   // ARM64 lacks both left-rotate and popcount instructions.
 227   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 228   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 229
 230   // ARM64 doesn't have {U|S}MUL_LOHI.
 231   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 232   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 233
 234
 235   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 236   // counterparts, which ARM64 supports directly.
 237   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 239   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 240   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 241
 242   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 243   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 244
 245   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 246   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 247   setOperationAction(ISD::SREM, MVT::i32, Expand);
 248   setOperationAction(ISD::SREM, MVT::i64, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::UREM, MVT::i32, Expand);
 252   setOperationAction(ISD::UREM, MVT::i64, Expand);
 253
 254   // Custom lower Add/Sub/Mul with overflow.
 255   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 256   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 258   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 260   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 262   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 264   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 266   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 267
 268   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 269   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 271   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 273   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 275   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 276
 277   // ARM64 has implementations of a lot of rounding-like FP operations.
 278   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 279   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 280     MVT Ty = RoundingTypes[I];
 281     setOperationAction(ISD::FFLOOR, Ty, Legal);
 282     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 283     setOperationAction(ISD::FCEIL, Ty, Legal);
 284     setOperationAction(ISD::FRINT, Ty, Legal);
 285     setOperationAction(ISD::FTRUNC, Ty, Legal);
 286     setOperationAction(ISD::FROUND, Ty, Legal);
 287   }
 288
 289   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 290
 291   if (Subtarget->isTargetMachO()) {
 292     // For iOS, we don't want to the normal expansion of a libcall to
 293     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 294     // traffic.
 295     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 296     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 297   } else {
 298     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 299     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 300   }
 301
 302   // ARM64 does not have floating-point extending loads, i1 sign-extending load,
 303   // floating-point truncating stores, or v2i32->v2i16 truncating store.
 304   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 305   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 306   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 307   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 308   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 309   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 310   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 311   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 312   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 313   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 314   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 315   // Indexed loads and stores are supported.
 316   for (unsigned im = (unsigned)ISD::PRE_INC;
 317        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 318     setIndexedLoadAction(im, MVT::i8, Legal);
 319     setIndexedLoadAction(im, MVT::i16, Legal);
 320     setIndexedLoadAction(im, MVT::i32, Legal);
 321     setIndexedLoadAction(im, MVT::i64, Legal);
 322     setIndexedLoadAction(im, MVT::f64, Legal);
 323     setIndexedLoadAction(im, MVT::f32, Legal);
 324     setIndexedStoreAction(im, MVT::i8, Legal);
 325     setIndexedStoreAction(im, MVT::i16, Legal);
 326     setIndexedStoreAction(im, MVT::i32, Legal);
 327     setIndexedStoreAction(im, MVT::i64, Legal);
 328     setIndexedStoreAction(im, MVT::f64, Legal);
 329     setIndexedStoreAction(im, MVT::f32, Legal);
 330   }
 331
 332   // Trap.
 333   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 334
 335   // We combine OR nodes for bitfield operations.
 336   setTargetDAGCombine(ISD::OR);
 337
 338   // Vector add and sub nodes may conceal a high-half opportunity.
 339   // Also, try to fold ADD into CSINC/CSINV..
 340   setTargetDAGCombine(ISD::ADD);
 341   setTargetDAGCombine(ISD::SUB);
 342
 343   setTargetDAGCombine(ISD::XOR);
 344   setTargetDAGCombine(ISD::SINT_TO_FP);
 345   setTargetDAGCombine(ISD::UINT_TO_FP);
 346
 347   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 348
 349   setTargetDAGCombine(ISD::ANY_EXTEND);
 350   setTargetDAGCombine(ISD::ZERO_EXTEND);
 351   setTargetDAGCombine(ISD::SIGN_EXTEND);
 352   setTargetDAGCombine(ISD::BITCAST);
 353   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 354   setTargetDAGCombine(ISD::STORE);
 355
 356   setTargetDAGCombine(ISD::MUL);
 357
 358   setTargetDAGCombine(ISD::VSELECT);
 359
 360   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 361   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 362   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 363
 364   setStackPointerRegisterToSaveRestore(ARM64::SP);
 365
 366   setSchedulingPreference(Sched::Hybrid);
 367
 368   // Enable TBZ/TBNZ
 369   MaskAndBranchFoldingIsLegal = true;
 370
 371   setMinFunctionAlignment(2);
 372
 373   RequireStrictAlign = StrictAlign;
 374
 375   setHasExtractBitsInsn(true);
 376
 377   if (Subtarget->hasNEON()) {
 378     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 379     // silliness like this:
 380     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 381     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 382     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 383     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 384     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 385     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 386     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 387     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 388     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 389     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 390     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 391     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 392     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 393     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 394     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 395     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 396     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 397     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 398     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 399     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 400     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 401     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 402     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 403     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 404     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 405
 406     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 407     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 408     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 409     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 410     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 411
 412     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 413
 414     // ARM64 doesn't have a direct vector ->f32 conversion instructions for
 415     // elements smaller than i32, so promote the input to i32 first.
 416     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 417     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 418     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 419     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 420     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 421     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 422     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 423     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 424     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 425
 426     // ARM64 doesn't have MUL.2d:
 427     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 428     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 429     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 430     // Likewise, narrowing and extending vector loads/stores aren't handled
 431     // directly.
 432     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 433          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 434
 435       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 436                          Expand);
 437
 438       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 439       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 440       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 441       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 442
 443       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 444            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 445         setTruncStoreAction((MVT::SimpleValueType)VT,
 446                             (MVT::SimpleValueType)InnerVT, Expand);
 447       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 448       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 449       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 450     }
 451
 452     // ARM64 has implementations of a lot of rounding-like FP operations.
 453     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 454     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 455       MVT Ty = RoundingVecTypes[I];
 456       setOperationAction(ISD::FFLOOR, Ty, Legal);
 457       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 458       setOperationAction(ISD::FCEIL, Ty, Legal);
 459       setOperationAction(ISD::FRINT, Ty, Legal);
 460       setOperationAction(ISD::FTRUNC, Ty, Legal);
 461       setOperationAction(ISD::FROUND, Ty, Legal);
 462     }
 463   }
 464 }
 465
 466 void ARM64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 467   if (VT == MVT::v2f32) {
 468     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 469     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 470
 471     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 472     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 473   } else if (VT == MVT::v2f64 || VT == MVT::v4f32) {
 474     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 475     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 476
 477     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 478     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 479   }
 480
 481   // Mark vector float intrinsics as expand.
 482   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 483     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 484     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 485     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 486     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 487     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 488     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 489     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 490     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 491     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 492   }
 493
 494   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 495   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 496   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 497   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 498   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 499   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 500   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 501   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 502   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 503   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 504   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 505   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 506
 507   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 508   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 509   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 510   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 511
 512   // CNT supports only B element sizes.
 513   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 514     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 515
 516   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 517   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 518   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 519   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 520   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 521
 522   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 523   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 524 }
 525
 526 void ARM64TargetLowering::addDRTypeForNEON(MVT VT) {
 527   addRegisterClass(VT, &ARM64::FPR64RegClass);
 528   addTypeForNEON(VT, MVT::v2i32);
 529 }
 530
 531 void ARM64TargetLowering::addQRTypeForNEON(MVT VT) {
 532   addRegisterClass(VT, &ARM64::FPR128RegClass);
 533   addTypeForNEON(VT, MVT::v4i32);
 534 }
 535
 536 EVT ARM64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 537   if (!VT.isVector())
 538     return MVT::i32;
 539   return VT.changeVectorElementTypeToInteger();
 540 }
 541
 542 /// computeMaskedBitsForTargetNode - Determine which of the bits specified in
 543 /// Mask are known to be either zero or one and return them in the
 544 /// KnownZero/KnownOne bitsets.
 545 void ARM64TargetLowering::computeMaskedBitsForTargetNode(
 546     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 547     const SelectionDAG &DAG, unsigned Depth) const {
 548   switch (Op.getOpcode()) {
 549   default:
 550     break;
 551   case ARM64ISD::CSEL: {
 552     APInt KnownZero2, KnownOne2;
 553     DAG.ComputeMaskedBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 554     DAG.ComputeMaskedBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 555     KnownZero &= KnownZero2;
 556     KnownOne &= KnownOne2;
 557     break;
 558   }
 559   case ISD::INTRINSIC_W_CHAIN: {
 560    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 561     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 562     switch (IntID) {
 563     default: return;
 564     case Intrinsic::arm64_ldaxr:
 565     case Intrinsic::arm64_ldxr: {
 566       unsigned BitWidth = KnownOne.getBitWidth();
 567       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 568       unsigned MemBits = VT.getScalarType().getSizeInBits();
 569       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 570       return;
 571     }
 572     }
 573     break;
 574   }
 575   case ISD::INTRINSIC_WO_CHAIN:
 576   case ISD::INTRINSIC_VOID: {
 577     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 578     switch (IntNo) {
 579     default:
 580       break;
 581     case Intrinsic::arm64_neon_umaxv:
 582     case Intrinsic::arm64_neon_uminv: {
 583       // Figure out the datatype of the vector operand. The UMINV instruction
 584       // will zero extend the result, so we can mark as known zero all the
 585       // bits larger than the element datatype. 32-bit or larget doesn't need
 586       // this as those are legal types and will be handled by isel directly.
 587       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 588       unsigned BitWidth = KnownZero.getBitWidth();
 589       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 590         assert(BitWidth >= 8 && "Unexpected width!");
 591         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 592         KnownZero |= Mask;
 593       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 594         assert(BitWidth >= 16 && "Unexpected width!");
 595         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 596         KnownZero |= Mask;
 597       }
 598       break;
 599     } break;
 600     }
 601   }
 602   }
 603 }
 604
 605 MVT ARM64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 606   return MVT::i64;
 607 }
 608
 609 unsigned ARM64TargetLowering::getMaximalGlobalOffset() const {
 610   // FIXME: On ARM64, this depends on the type.
 611   // Basically, the addressable offsets are o to 4095 * Ty.getSizeInBytes().
 612   // and the offset has to be a multiple of the related size in bytes.
 613   return 4095;
 614 }
 615
 616 FastISel *
 617 ARM64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 618                                     const TargetLibraryInfo *libInfo) const {
 619   return ARM64::createFastISel(funcInfo, libInfo);
 620 }
 621
 622 const char *ARM64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 623   switch (Opcode) {
 624   default:
 625     return nullptr;
 626   case ARM64ISD::CALL:              return "ARM64ISD::CALL";
 627   case ARM64ISD::ADRP:              return "ARM64ISD::ADRP";
 628   case ARM64ISD::ADDlow:            return "ARM64ISD::ADDlow";
 629   case ARM64ISD::LOADgot:           return "ARM64ISD::LOADgot";
 630   case ARM64ISD::RET_FLAG:          return "ARM64ISD::RET_FLAG";
 631   case ARM64ISD::BRCOND:            return "ARM64ISD::BRCOND";
 632   case ARM64ISD::CSEL:              return "ARM64ISD::CSEL";
 633   case ARM64ISD::FCSEL:             return "ARM64ISD::FCSEL";
 634   case ARM64ISD::CSINV:             return "ARM64ISD::CSINV";
 635   case ARM64ISD::CSNEG:             return "ARM64ISD::CSNEG";
 636   case ARM64ISD::CSINC:             return "ARM64ISD::CSINC";
 637   case ARM64ISD::THREAD_POINTER:    return "ARM64ISD::THREAD_POINTER";
 638   case ARM64ISD::TLSDESC_CALL:      return "ARM64ISD::TLSDESC_CALL";
 639   case ARM64ISD::ADC:               return "ARM64ISD::ADC";
 640   case ARM64ISD::SBC:               return "ARM64ISD::SBC";
 641   case ARM64ISD::ADDS:              return "ARM64ISD::ADDS";
 642   case ARM64ISD::SUBS:              return "ARM64ISD::SUBS";
 643   case ARM64ISD::ADCS:              return "ARM64ISD::ADCS";
 644   case ARM64ISD::SBCS:              return "ARM64ISD::SBCS";
 645   case ARM64ISD::ANDS:              return "ARM64ISD::ANDS";
 646   case ARM64ISD::FCMP:              return "ARM64ISD::FCMP";
 647   case ARM64ISD::FMIN:              return "ARM64ISD::FMIN";
 648   case ARM64ISD::FMAX:              return "ARM64ISD::FMAX";
 649   case ARM64ISD::DUP:               return "ARM64ISD::DUP";
 650   case ARM64ISD::DUPLANE8:          return "ARM64ISD::DUPLANE8";
 651   case ARM64ISD::DUPLANE16:         return "ARM64ISD::DUPLANE16";
 652   case ARM64ISD::DUPLANE32:         return "ARM64ISD::DUPLANE32";
 653   case ARM64ISD::DUPLANE64:         return "ARM64ISD::DUPLANE64";
 654   case ARM64ISD::MOVI:              return "ARM64ISD::MOVI";
 655   case ARM64ISD::MOVIshift:         return "ARM64ISD::MOVIshift";
 656   case ARM64ISD::MOVIedit:          return "ARM64ISD::MOVIedit";
 657   case ARM64ISD::MOVImsl:           return "ARM64ISD::MOVImsl";
 658   case ARM64ISD::FMOV:              return "ARM64ISD::FMOV";
 659   case ARM64ISD::MVNIshift:         return "ARM64ISD::MVNIshift";
 660   case ARM64ISD::MVNImsl:           return "ARM64ISD::MVNImsl";
 661   case ARM64ISD::BICi:              return "ARM64ISD::BICi";
 662   case ARM64ISD::ORRi:              return "ARM64ISD::ORRi";
 663   case ARM64ISD::BSL:               return "ARM64ISD::BSL";
 664   case ARM64ISD::NEG:               return "ARM64ISD::NEG";
 665   case ARM64ISD::EXTR:              return "ARM64ISD::EXTR";
 666   case ARM64ISD::ZIP1:              return "ARM64ISD::ZIP1";
 667   case ARM64ISD::ZIP2:              return "ARM64ISD::ZIP2";
 668   case ARM64ISD::UZP1:              return "ARM64ISD::UZP1";
 669   case ARM64ISD::UZP2:              return "ARM64ISD::UZP2";
 670   case ARM64ISD::TRN1:              return "ARM64ISD::TRN1";
 671   case ARM64ISD::TRN2:              return "ARM64ISD::TRN2";
 672   case ARM64ISD::REV16:             return "ARM64ISD::REV16";
 673   case ARM64ISD::REV32:             return "ARM64ISD::REV32";
 674   case ARM64ISD::REV64:             return "ARM64ISD::REV64";
 675   case ARM64ISD::EXT:               return "ARM64ISD::EXT";
 676   case ARM64ISD::VSHL:              return "ARM64ISD::VSHL";
 677   case ARM64ISD::VLSHR:             return "ARM64ISD::VLSHR";
 678   case ARM64ISD::VASHR:             return "ARM64ISD::VASHR";
 679   case ARM64ISD::CMEQ:              return "ARM64ISD::CMEQ";
 680   case ARM64ISD::CMGE:              return "ARM64ISD::CMGE";
 681   case ARM64ISD::CMGT:              return "ARM64ISD::CMGT";
 682   case ARM64ISD::CMHI:              return "ARM64ISD::CMHI";
 683   case ARM64ISD::CMHS:              return "ARM64ISD::CMHS";
 684   case ARM64ISD::FCMEQ:             return "ARM64ISD::FCMEQ";
 685   case ARM64ISD::FCMGE:             return "ARM64ISD::FCMGE";
 686   case ARM64ISD::FCMGT:             return "ARM64ISD::FCMGT";
 687   case ARM64ISD::CMEQz:             return "ARM64ISD::CMEQz";
 688   case ARM64ISD::CMGEz:             return "ARM64ISD::CMGEz";
 689   case ARM64ISD::CMGTz:             return "ARM64ISD::CMGTz";
 690   case ARM64ISD::CMLEz:             return "ARM64ISD::CMLEz";
 691   case ARM64ISD::CMLTz:             return "ARM64ISD::CMLTz";
 692   case ARM64ISD::FCMEQz:            return "ARM64ISD::FCMEQz";
 693   case ARM64ISD::FCMGEz:            return "ARM64ISD::FCMGEz";
 694   case ARM64ISD::FCMGTz:            return "ARM64ISD::FCMGTz";
 695   case ARM64ISD::FCMLEz:            return "ARM64ISD::FCMLEz";
 696   case ARM64ISD::FCMLTz:            return "ARM64ISD::FCMLTz";
 697   case ARM64ISD::NOT:               return "ARM64ISD::NOT";
 698   case ARM64ISD::BIT:               return "ARM64ISD::BIT";
 699   case ARM64ISD::CBZ:               return "ARM64ISD::CBZ";
 700   case ARM64ISD::CBNZ:              return "ARM64ISD::CBNZ";
 701   case ARM64ISD::TBZ:               return "ARM64ISD::TBZ";
 702   case ARM64ISD::TBNZ:              return "ARM64ISD::TBNZ";
 703   case ARM64ISD::TC_RETURN:         return "ARM64ISD::TC_RETURN";
 704   case ARM64ISD::SITOF:             return "ARM64ISD::SITOF";
 705   case ARM64ISD::UITOF:             return "ARM64ISD::UITOF";
 706   case ARM64ISD::SQSHL_I:           return "ARM64ISD::SQSHL_I";
 707   case ARM64ISD::UQSHL_I:           return "ARM64ISD::UQSHL_I";
 708   case ARM64ISD::SRSHR_I:           return "ARM64ISD::SRSHR_I";
 709   case ARM64ISD::URSHR_I:           return "ARM64ISD::URSHR_I";
 710   case ARM64ISD::SQSHLU_I:          return "ARM64ISD::SQSHLU_I";
 711   case ARM64ISD::WrapperLarge:      return "ARM64ISD::WrapperLarge";
 712   }
 713 }
 714
 715 MachineBasicBlock *
 716 ARM64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 717                                   MachineBasicBlock *MBB) const {
 718   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 719   // phi node:
 720
 721   // OrigBB:
 722   //     [... previous instrs leading to comparison ...]
 723   //     b.ne TrueBB
 724   //     b EndBB
 725   // TrueBB:
 726   //     ; Fallthrough
 727   // EndBB:
 728   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 729
 730   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 731   MachineFunction *MF = MBB->getParent();
 732   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 733   DebugLoc DL = MI->getDebugLoc();
 734   MachineFunction::iterator It = MBB;
 735   ++It;
 736
 737   unsigned DestReg = MI->getOperand(0).getReg();
 738   unsigned IfTrueReg = MI->getOperand(1).getReg();
 739   unsigned IfFalseReg = MI->getOperand(2).getReg();
 740   unsigned CondCode = MI->getOperand(3).getImm();
 741   bool NZCVKilled = MI->getOperand(4).isKill();
 742
 743   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 744   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 745   MF->insert(It, TrueBB);
 746   MF->insert(It, EndBB);
 747
 748   // Transfer rest of current basic-block to EndBB
 749   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 750                 MBB->end());
 751   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 752
 753   BuildMI(MBB, DL, TII->get(ARM64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 754   BuildMI(MBB, DL, TII->get(ARM64::B)).addMBB(EndBB);
 755   MBB->addSuccessor(TrueBB);
 756   MBB->addSuccessor(EndBB);
 757
 758   // TrueBB falls through to the end.
 759   TrueBB->addSuccessor(EndBB);
 760
 761   if (!NZCVKilled) {
 762     TrueBB->addLiveIn(ARM64::NZCV);
 763     EndBB->addLiveIn(ARM64::NZCV);
 764   }
 765
 766   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(ARM64::PHI), DestReg)
 767       .addReg(IfTrueReg)
 768       .addMBB(TrueBB)
 769       .addReg(IfFalseReg)
 770       .addMBB(MBB);
 771
 772   MI->eraseFromParent();
 773   return EndBB;
 774 }
 775
 776 MachineBasicBlock *
 777 ARM64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 778                                                  MachineBasicBlock *BB) const {
 779   switch (MI->getOpcode()) {
 780   default:
 781 #ifndef NDEBUG
 782     MI->dump();
 783 #endif
 784     assert(0 && "Unexpected instruction for custom inserter!");
 785     break;
 786
 787   case ARM64::F128CSEL:
 788     return EmitF128CSEL(MI, BB);
 789
 790   case TargetOpcode::STACKMAP:
 791   case TargetOpcode::PATCHPOINT:
 792     return emitPatchPoint(MI, BB);
 793   }
 794   llvm_unreachable("Unexpected instruction for custom inserter!");
 795 }
 796
 797 //===----------------------------------------------------------------------===//
 798 // ARM64 Lowering private implementation.
 799 //===----------------------------------------------------------------------===//
 800
 801 //===----------------------------------------------------------------------===//
 802 // Lowering Code
 803 //===----------------------------------------------------------------------===//
 804
 805 /// changeIntCCToARM64CC - Convert a DAG integer condition code to an ARM64 CC
 806 static ARM64CC::CondCode changeIntCCToARM64CC(ISD::CondCode CC) {
 807   switch (CC) {
 808   default:
 809     llvm_unreachable("Unknown condition code!");
 810   case ISD::SETNE:
 811     return ARM64CC::NE;
 812   case ISD::SETEQ:
 813     return ARM64CC::EQ;
 814   case ISD::SETGT:
 815     return ARM64CC::GT;
 816   case ISD::SETGE:
 817     return ARM64CC::GE;
 818   case ISD::SETLT:
 819     return ARM64CC::LT;
 820   case ISD::SETLE:
 821     return ARM64CC::LE;
 822   case ISD::SETUGT:
 823     return ARM64CC::HI;
 824   case ISD::SETUGE:
 825     return ARM64CC::HS;
 826   case ISD::SETULT:
 827     return ARM64CC::LO;
 828   case ISD::SETULE:
 829     return ARM64CC::LS;
 830   }
 831 }
 832
 833 /// changeFPCCToARM64CC - Convert a DAG fp condition code to an ARM64 CC.
 834 static void changeFPCCToARM64CC(ISD::CondCode CC, ARM64CC::CondCode &CondCode,
 835                                 ARM64CC::CondCode &CondCode2) {
 836   CondCode2 = ARM64CC::AL;
 837   switch (CC) {
 838   default:
 839     llvm_unreachable("Unknown FP condition!");
 840   case ISD::SETEQ:
 841   case ISD::SETOEQ:
 842     CondCode = ARM64CC::EQ;
 843     break;
 844   case ISD::SETGT:
 845   case ISD::SETOGT:
 846     CondCode = ARM64CC::GT;
 847     break;
 848   case ISD::SETGE:
 849   case ISD::SETOGE:
 850     CondCode = ARM64CC::GE;
 851     break;
 852   case ISD::SETOLT:
 853     CondCode = ARM64CC::MI;
 854     break;
 855   case ISD::SETOLE:
 856     CondCode = ARM64CC::LS;
 857     break;
 858   case ISD::SETONE:
 859     CondCode = ARM64CC::MI;
 860     CondCode2 = ARM64CC::GT;
 861     break;
 862   case ISD::SETO:
 863     CondCode = ARM64CC::VC;
 864     break;
 865   case ISD::SETUO:
 866     CondCode = ARM64CC::VS;
 867     break;
 868   case ISD::SETUEQ:
 869     CondCode = ARM64CC::EQ;
 870     CondCode2 = ARM64CC::VS;
 871     break;
 872   case ISD::SETUGT:
 873     CondCode = ARM64CC::HI;
 874     break;
 875   case ISD::SETUGE:
 876     CondCode = ARM64CC::PL;
 877     break;
 878   case ISD::SETLT:
 879   case ISD::SETULT:
 880     CondCode = ARM64CC::LT;
 881     break;
 882   case ISD::SETLE:
 883   case ISD::SETULE:
 884     CondCode = ARM64CC::LE;
 885     break;
 886   case ISD::SETNE:
 887   case ISD::SETUNE:
 888     CondCode = ARM64CC::NE;
 889     break;
 890   }
 891 }
 892
 893 /// changeVectorFPCCToARM64CC - Convert a DAG fp condition code to an ARM64 CC
 894 /// usable with the vector instructions. Fewer operations are available without
 895 /// a real NZCV register, so we have to use less efficient combinations to get
 896 /// the same effect.
 897 static void changeVectorFPCCToARM64CC(ISD::CondCode CC,
 898                                       ARM64CC::CondCode &CondCode,
 899                                       ARM64CC::CondCode &CondCode2,
 900                                       bool &Invert) {
 901   Invert = false;
 902   switch (CC) {
 903   default:
 904     // Mostly the scalar mappings work fine.
 905     changeFPCCToARM64CC(CC, CondCode, CondCode2);
 906     break;
 907   case ISD::SETUO:
 908     Invert = true; // Fallthrough
 909   case ISD::SETO:
 910     CondCode = ARM64CC::MI;
 911     CondCode2 = ARM64CC::GE;
 912     break;
 913   case ISD::SETUEQ:
 914   case ISD::SETULT:
 915   case ISD::SETULE:
 916   case ISD::SETUGT:
 917   case ISD::SETUGE:
 918     // All of the compare-mask comparisons are ordered, but we can switch
 919     // between the two by a double inversion. E.g. ULE == !OGT.
 920     Invert = true;
 921     changeFPCCToARM64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
 922     break;
 923   }
 924 }
 925
 926 static bool isLegalArithImmed(uint64_t C) {
 927   // Matches ARM64DAGToDAGISel::SelectArithImmed().
 928   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
 929 }
 930
 931 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 932                               SDLoc dl, SelectionDAG &DAG) {
 933   EVT VT = LHS.getValueType();
 934
 935   if (VT.isFloatingPoint())
 936     return DAG.getNode(ARM64ISD::FCMP, dl, VT, LHS, RHS);
 937
 938   // The CMP instruction is just an alias for SUBS, and representing it as
 939   // SUBS means that it's possible to get CSE with subtract operations.
 940   // A later phase can perform the optimization of setting the destination
 941   // register to WZR/XZR if it ends up being unused.
 942   unsigned Opcode = ARM64ISD::SUBS;
 943
 944   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
 945       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
 946       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
 947     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
 948     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
 949     // can be set differently by this operation. It comes down to whether
 950     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
 951     // everything is fine. If not then the optimization is wrong. Thus general
 952     // comparisons are only valid if op2 != 0.
 953
 954     // So, finally, the only LLVM-native comparisons that don't mention C and V
 955     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
 956     // the absence of information about op2.
 957     Opcode = ARM64ISD::ADDS;
 958     RHS = RHS.getOperand(1);
 959   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
 960              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
 961              !isUnsignedIntSetCC(CC)) {
 962     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
 963     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
 964     // of the signed comparisons.
 965     Opcode = ARM64ISD::ANDS;
 966     RHS = LHS.getOperand(1);
 967     LHS = LHS.getOperand(0);
 968   }
 969
 970   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
 971       .getValue(1);
 972 }
 973
 974 static SDValue getARM64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 975                            SDValue &ARM64cc, SelectionDAG &DAG, SDLoc dl) {
 976   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
 977     EVT VT = RHS.getValueType();
 978     uint64_t C = RHSC->getZExtValue();
 979     if (!isLegalArithImmed(C)) {
 980       // Constant does not fit, try adjusting it by one?
 981       switch (CC) {
 982       default:
 983         break;
 984       case ISD::SETLT:
 985       case ISD::SETGE:
 986         if ((VT == MVT::i32 && C != 0x80000000 &&
 987              isLegalArithImmed((uint32_t)(C - 1))) ||
 988             (VT == MVT::i64 && C != 0x80000000ULL &&
 989              isLegalArithImmed(C - 1ULL))) {
 990           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
 991           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
 992           RHS = DAG.getConstant(C, VT);
 993         }
 994         break;
 995       case ISD::SETULT:
 996       case ISD::SETUGE:
 997         if ((VT == MVT::i32 && C != 0 &&
 998              isLegalArithImmed((uint32_t)(C - 1))) ||
 999             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1000           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1001           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1002           RHS = DAG.getConstant(C, VT);
1003         }
1004         break;
1005       case ISD::SETLE:
1006       case ISD::SETGT:
1007         if ((VT == MVT::i32 && C != 0x7fffffff &&
1008              isLegalArithImmed((uint32_t)(C + 1))) ||
1009             (VT == MVT::i64 && C != 0x7ffffffffffffffULL &&
1010              isLegalArithImmed(C + 1ULL))) {
1011           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1012           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1013           RHS = DAG.getConstant(C, VT);
1014         }
1015         break;
1016       case ISD::SETULE:
1017       case ISD::SETUGT:
1018         if ((VT == MVT::i32 && C != 0xffffffff &&
1019              isLegalArithImmed((uint32_t)(C + 1))) ||
1020             (VT == MVT::i64 && C != 0xfffffffffffffffULL &&
1021              isLegalArithImmed(C + 1ULL))) {
1022           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1023           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1024           RHS = DAG.getConstant(C, VT);
1025         }
1026         break;
1027       }
1028     }
1029   }
1030
1031   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1032   ARM64CC::CondCode ARM64CC = changeIntCCToARM64CC(CC);
1033   ARM64cc = DAG.getConstant(ARM64CC, MVT::i32);
1034   return Cmp;
1035 }
1036
1037 static std::pair<SDValue, SDValue>
1038 getARM64XALUOOp(ARM64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1039   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1040          "Unsupported value type");
1041   SDValue Value, Overflow;
1042   SDLoc DL(Op);
1043   SDValue LHS = Op.getOperand(0);
1044   SDValue RHS = Op.getOperand(1);
1045   unsigned Opc = 0;
1046   switch (Op.getOpcode()) {
1047   default:
1048     llvm_unreachable("Unknown overflow instruction!");
1049   case ISD::SADDO:
1050     Opc = ARM64ISD::ADDS;
1051     CC = ARM64CC::VS;
1052     break;
1053   case ISD::UADDO:
1054     Opc = ARM64ISD::ADDS;
1055     CC = ARM64CC::HS;
1056     break;
1057   case ISD::SSUBO:
1058     Opc = ARM64ISD::SUBS;
1059     CC = ARM64CC::VS;
1060     break;
1061   case ISD::USUBO:
1062     Opc = ARM64ISD::SUBS;
1063     CC = ARM64CC::LO;
1064     break;
1065   // Multiply needs a little bit extra work.
1066   case ISD::SMULO:
1067   case ISD::UMULO: {
1068     CC = ARM64CC::NE;
1069     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1070     if (Op.getValueType() == MVT::i32) {
1071       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1072       // For a 32 bit multiply with overflow check we want the instruction
1073       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1074       // need to generate the following pattern:
1075       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1076       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1077       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1078       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1079       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1080                                 DAG.getConstant(0, MVT::i64));
1081       // On ARM64 the upper 32 bits are always zero extended for a 32 bit
1082       // operation. We need to clear out the upper 32 bits, because we used a
1083       // widening multiply that wrote all 64 bits. In the end this should be a
1084       // noop.
1085       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1086       if (IsSigned) {
1087         // The signed overflow check requires more than just a simple check for
1088         // any bit set in the upper 32 bits of the result. These bits could be
1089         // just the sign bits of a negative number. To perform the overflow
1090         // check we have to arithmetic shift right the 32nd bit of the result by
1091         // 31 bits. Then we compare the result to the upper 32 bits.
1092         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1093                                         DAG.getConstant(32, MVT::i64));
1094         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1095         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1096                                         DAG.getConstant(31, MVT::i64));
1097         // It is important that LowerBits is last, otherwise the arithmetic
1098         // shift will not be folded into the compare (SUBS).
1099         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1100         Overflow = DAG.getNode(ARM64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1101                        .getValue(1);
1102       } else {
1103         // The overflow check for unsigned multiply is easy. We only need to
1104         // check if any of the upper 32 bits are set. This can be done with a
1105         // CMP (shifted register). For that we need to generate the following
1106         // pattern:
1107         // (i64 ARM64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1108         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1109                                         DAG.getConstant(32, MVT::i64));
1110         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1111         Overflow =
1112             DAG.getNode(ARM64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1113                         UpperBits).getValue(1);
1114       }
1115       break;
1116     }
1117     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1118     // For the 64 bit multiply
1119     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1120     if (IsSigned) {
1121       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1122       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1123                                       DAG.getConstant(63, MVT::i64));
1124       // It is important that LowerBits is last, otherwise the arithmetic
1125       // shift will not be folded into the compare (SUBS).
1126       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1127       Overflow = DAG.getNode(ARM64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1128                      .getValue(1);
1129     } else {
1130       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1131       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1132       Overflow =
1133           DAG.getNode(ARM64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1134                       UpperBits).getValue(1);
1135     }
1136     break;
1137   }
1138   } // switch (...)
1139
1140   if (Opc) {
1141     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1142
1143     // Emit the ARM64 operation with overflow check.
1144     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1145     Overflow = Value.getValue(1);
1146   }
1147   return std::make_pair(Value, Overflow);
1148 }
1149
1150 SDValue ARM64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1151                                            RTLIB::Libcall Call) const {
1152   SmallVector<SDValue, 2> Ops;
1153   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1154     Ops.push_back(Op.getOperand(i));
1155
1156   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1157                      SDLoc(Op)).first;
1158 }
1159
1160 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1161   SDValue Sel = Op.getOperand(0);
1162   SDValue Other = Op.getOperand(1);
1163
1164   // If neither operand is a SELECT_CC, give up.
1165   if (Sel.getOpcode() != ISD::SELECT_CC)
1166     std::swap(Sel, Other);
1167   if (Sel.getOpcode() != ISD::SELECT_CC)
1168     return Op;
1169
1170   // The folding we want to perform is:
1171   // (xor x, (select_cc a, b, cc, 0, -1) )
1172   //   -->
1173   // (csel x, (xor x, -1), cc ...)
1174   //
1175   // The latter will get matched to a CSINV instruction.
1176
1177   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1178   SDValue LHS = Sel.getOperand(0);
1179   SDValue RHS = Sel.getOperand(1);
1180   SDValue TVal = Sel.getOperand(2);
1181   SDValue FVal = Sel.getOperand(3);
1182   SDLoc dl(Sel);
1183
1184   // FIXME: This could be generalized to non-integer comparisons.
1185   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1186     return Op;
1187
1188   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1189   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1190
1191   // The the values aren't constants, this isn't the pattern we're looking for.
1192   if (!CFVal || !CTVal)
1193     return Op;
1194
1195   // We can commute the SELECT_CC by inverting the condition.  This
1196   // might be needed to make this fit into a CSINV pattern.
1197   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1198     std::swap(TVal, FVal);
1199     std::swap(CTVal, CFVal);
1200     CC = ISD::getSetCCInverse(CC, true);
1201   }
1202
1203   // If the constants line up, perform the transform!
1204   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1205     SDValue CCVal;
1206     SDValue Cmp = getARM64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1207
1208     FVal = Other;
1209     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1210                        DAG.getConstant(-1ULL, Other.getValueType()));
1211
1212     return DAG.getNode(ARM64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1213                        CCVal, Cmp);
1214   }
1215
1216   return Op;
1217 }
1218
1219 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1220   EVT VT = Op.getValueType();
1221
1222   // Let legalize expand this if it isn't a legal type yet.
1223   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1224     return SDValue();
1225
1226   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1227
1228   unsigned Opc;
1229   bool ExtraOp = false;
1230   switch (Op.getOpcode()) {
1231   default:
1232     assert(0 && "Invalid code");
1233   case ISD::ADDC:
1234     Opc = ARM64ISD::ADDS;
1235     break;
1236   case ISD::SUBC:
1237     Opc = ARM64ISD::SUBS;
1238     break;
1239   case ISD::ADDE:
1240     Opc = ARM64ISD::ADCS;
1241     ExtraOp = true;
1242     break;
1243   case ISD::SUBE:
1244     Opc = ARM64ISD::SBCS;
1245     ExtraOp = true;
1246     break;
1247   }
1248
1249   if (!ExtraOp)
1250     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1251   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1252                      Op.getOperand(2));
1253 }
1254
1255 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1256   // Let legalize expand this if it isn't a legal type yet.
1257   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1258     return SDValue();
1259
1260   ARM64CC::CondCode CC;
1261   // The actual operation that sets the overflow or carry flag.
1262   SDValue Value, Overflow;
1263   std::tie(Value, Overflow) = getARM64XALUOOp(CC, Op, DAG);
1264
1265   // We use 0 and 1 as false and true values.
1266   SDValue TVal = DAG.getConstant(1, MVT::i32);
1267   SDValue FVal = DAG.getConstant(0, MVT::i32);
1268
1269   // We use an inverted condition, because the conditional select is inverted
1270   // too. This will allow it to be selected to a single instruction:
1271   // CSINC Wd, WZR, WZR, invert(cond).
1272   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1273   Overflow = DAG.getNode(ARM64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal, CCVal,
1274                          Overflow);
1275
1276   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1277   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1278 }
1279
1280 // Prefetch operands are:
1281 // 1: Address to prefetch
1282 // 2: bool isWrite
1283 // 3: int locality (0 = no locality ... 3 = extreme locality)
1284 // 4: bool isDataCache
1285 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1286   SDLoc DL(Op);
1287   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1288   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1289   // The data thing is not used.
1290   // unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1291
1292   bool IsStream = !Locality;
1293   // When the locality number is set
1294   if (Locality) {
1295     // The front-end should have filtered out the out-of-range values
1296     assert(Locality <= 3 && "Prefetch locality out-of-range");
1297     // The locality degree is the opposite of the cache speed.
1298     // Put the number the other way around.
1299     // The encoding starts at 0 for level 1
1300     Locality = 3 - Locality;
1301   }
1302
1303   // built the mask value encoding the expected behavior.
1304   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1305                    (Locality << 1) |    // Cache level bits
1306                    (unsigned)IsStream;  // Stream bit
1307   return DAG.getNode(ARM64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1308                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1309 }
1310
1311 SDValue ARM64TargetLowering::LowerFP_EXTEND(SDValue Op,
1312                                             SelectionDAG &DAG) const {
1313   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1314
1315   RTLIB::Libcall LC;
1316   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1317
1318   return LowerF128Call(Op, DAG, LC);
1319 }
1320
1321 SDValue ARM64TargetLowering::LowerFP_ROUND(SDValue Op,
1322                                            SelectionDAG &DAG) const {
1323   if (Op.getOperand(0).getValueType() != MVT::f128) {
1324     // It's legal except when f128 is involved
1325     return Op;
1326   }
1327
1328   RTLIB::Libcall LC;
1329   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1330
1331   // FP_ROUND node has a second operand indicating whether it is known to be
1332   // precise. That doesn't take part in the LibCall so we can't directly use
1333   // LowerF128Call.
1334   SDValue SrcVal = Op.getOperand(0);
1335   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1336                      /*isSigned*/ false, SDLoc(Op)).first;
1337 }
1338
1339 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1340   // Warning: We maintain cost tables in ARM64TargetTransformInfo.cpp.
1341   // Any additional optimization in this function should be recorded
1342   // in the cost tables.
1343   EVT InVT = Op.getOperand(0).getValueType();
1344   EVT VT = Op.getValueType();
1345
1346   // FP_TO_XINT conversion from the same type are legal.
1347   if (VT.getSizeInBits() == InVT.getSizeInBits())
1348     return Op;
1349
1350   if (InVT == MVT::v2f64 || InVT == MVT::v4f32) {
1351     SDLoc dl(Op);
1352     SDValue Cv =
1353         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1354                     Op.getOperand(0));
1355     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1356   } else if (InVT == MVT::v2f32) {
1357     SDLoc dl(Op);
1358     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v2f64, Op.getOperand(0));
1359     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1360   }
1361
1362   // Type changing conversions are illegal.
1363   return SDValue();
1364 }
1365
1366 SDValue ARM64TargetLowering::LowerFP_TO_INT(SDValue Op,
1367                                             SelectionDAG &DAG) const {
1368   if (Op.getOperand(0).getValueType().isVector())
1369     return LowerVectorFP_TO_INT(Op, DAG);
1370
1371   if (Op.getOperand(0).getValueType() != MVT::f128) {
1372     // It's legal except when f128 is involved
1373     return Op;
1374   }
1375
1376   RTLIB::Libcall LC;
1377   if (Op.getOpcode() == ISD::FP_TO_SINT)
1378     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1379   else
1380     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1381
1382   SmallVector<SDValue, 2> Ops;
1383   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1384     Ops.push_back(Op.getOperand(i));
1385
1386   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1387                      SDLoc(Op)).first;
1388 }
1389
1390 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1391   // Warning: We maintain cost tables in ARM64TargetTransformInfo.cpp.
1392   // Any additional optimization in this function should be recorded
1393   // in the cost tables.
1394   EVT VT = Op.getValueType();
1395   SDLoc dl(Op);
1396   SDValue In = Op.getOperand(0);
1397   EVT InVT = In.getValueType();
1398
1399   // v2i32 to v2f32 is legal.
1400   if (VT == MVT::v2f32 && InVT == MVT::v2i32)
1401     return Op;
1402
1403   // This function only handles v2f64 outputs.
1404   if (VT == MVT::v2f64) {
1405     // Extend the input argument to a v2i64 that we can feed into the
1406     // floating point conversion. Zero or sign extend based on whether
1407     // we're doing a signed or unsigned float conversion.
1408     unsigned Opc =
1409         Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
1410     assert(Op.getNumOperands() == 1 && "FP conversions take one argument");
1411     SDValue Promoted = DAG.getNode(Opc, dl, MVT::v2i64, Op.getOperand(0));
1412     return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Promoted);
1413   }
1414
1415   // Scalarize v2i64 to v2f32 conversions.
1416   std::vector<SDValue> BuildVectorOps;
1417   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
1418     SDValue Sclr = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, In,
1419                                DAG.getConstant(i, MVT::i64));
1420     Sclr = DAG.getNode(Op->getOpcode(), dl, MVT::f32, Sclr);
1421     BuildVectorOps.push_back(Sclr);
1422   }
1423
1424   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, BuildVectorOps);
1425 }
1426
1427 SDValue ARM64TargetLowering::LowerINT_TO_FP(SDValue Op,
1428                                             SelectionDAG &DAG) const {
1429   if (Op.getValueType().isVector())
1430     return LowerVectorINT_TO_FP(Op, DAG);
1431
1432   // i128 conversions are libcalls.
1433   if (Op.getOperand(0).getValueType() == MVT::i128)
1434     return SDValue();
1435
1436   // Other conversions are legal, unless it's to the completely software-based
1437   // fp128.
1438   if (Op.getValueType() != MVT::f128)
1439     return Op;
1440
1441   RTLIB::Libcall LC;
1442   if (Op.getOpcode() == ISD::SINT_TO_FP)
1443     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1444   else
1445     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1446
1447   return LowerF128Call(Op, DAG, LC);
1448 }
1449
1450 SDValue ARM64TargetLowering::LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const {
1451   // For iOS, we want to call an alternative entry point: __sincos_stret,
1452   // which returns the values in two S / D registers.
1453   SDLoc dl(Op);
1454   SDValue Arg = Op.getOperand(0);
1455   EVT ArgVT = Arg.getValueType();
1456   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1457
1458   ArgListTy Args;
1459   ArgListEntry Entry;
1460
1461   Entry.Node = Arg;
1462   Entry.Ty = ArgTy;
1463   Entry.isSExt = false;
1464   Entry.isZExt = false;
1465   Args.push_back(Entry);
1466
1467   const char *LibcallName =
1468       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1469   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1470
1471   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1472   TargetLowering::CallLoweringInfo CLI(
1473       DAG.getEntryNode(), RetTy, false, false, false, false, 0,
1474       CallingConv::Fast, /*isTaillCall=*/false,
1475       /*doesNotRet=*/false, /*isReturnValueUsed*/ true, Callee, Args, DAG, dl);
1476   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1477   return CallResult.first;
1478 }
1479
1480 SDValue ARM64TargetLowering::LowerOperation(SDValue Op,
1481                                             SelectionDAG &DAG) const {
1482   switch (Op.getOpcode()) {
1483   default:
1484     llvm_unreachable("unimplemented operand");
1485     return SDValue();
1486   case ISD::GlobalAddress:
1487     return LowerGlobalAddress(Op, DAG);
1488   case ISD::GlobalTLSAddress:
1489     return LowerGlobalTLSAddress(Op, DAG);
1490   case ISD::SETCC:
1491     return LowerSETCC(Op, DAG);
1492   case ISD::BR_CC:
1493     return LowerBR_CC(Op, DAG);
1494   case ISD::SELECT:
1495     return LowerSELECT(Op, DAG);
1496   case ISD::SELECT_CC:
1497     return LowerSELECT_CC(Op, DAG);
1498   case ISD::JumpTable:
1499     return LowerJumpTable(Op, DAG);
1500   case ISD::ConstantPool:
1501     return LowerConstantPool(Op, DAG);
1502   case ISD::BlockAddress:
1503     return LowerBlockAddress(Op, DAG);
1504   case ISD::VASTART:
1505     return LowerVASTART(Op, DAG);
1506   case ISD::VACOPY:
1507     return LowerVACOPY(Op, DAG);
1508   case ISD::VAARG:
1509     return LowerVAARG(Op, DAG);
1510   case ISD::ADDC:
1511   case ISD::ADDE:
1512   case ISD::SUBC:
1513   case ISD::SUBE:
1514     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1515   case ISD::SADDO:
1516   case ISD::UADDO:
1517   case ISD::SSUBO:
1518   case ISD::USUBO:
1519   case ISD::SMULO:
1520   case ISD::UMULO:
1521     return LowerXALUO(Op, DAG);
1522   case ISD::FADD:
1523     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1524   case ISD::FSUB:
1525     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1526   case ISD::FMUL:
1527     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1528   case ISD::FDIV:
1529     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1530   case ISD::FP_ROUND:
1531     return LowerFP_ROUND(Op, DAG);
1532   case ISD::FP_EXTEND:
1533     return LowerFP_EXTEND(Op, DAG);
1534   case ISD::FRAMEADDR:
1535     return LowerFRAMEADDR(Op, DAG);
1536   case ISD::RETURNADDR:
1537     return LowerRETURNADDR(Op, DAG);
1538   case ISD::INSERT_VECTOR_ELT:
1539     return LowerINSERT_VECTOR_ELT(Op, DAG);
1540   case ISD::EXTRACT_VECTOR_ELT:
1541     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1542   case ISD::BUILD_VECTOR:
1543     return LowerBUILD_VECTOR(Op, DAG);
1544   case ISD::VECTOR_SHUFFLE:
1545     return LowerVECTOR_SHUFFLE(Op, DAG);
1546   case ISD::EXTRACT_SUBVECTOR:
1547     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1548   case ISD::SRA:
1549   case ISD::SRL:
1550   case ISD::SHL:
1551     return LowerVectorSRA_SRL_SHL(Op, DAG);
1552   case ISD::SHL_PARTS:
1553     return LowerShiftLeftParts(Op, DAG);
1554   case ISD::SRL_PARTS:
1555   case ISD::SRA_PARTS:
1556     return LowerShiftRightParts(Op, DAG);
1557   case ISD::CTPOP:
1558     return LowerCTPOP(Op, DAG);
1559   case ISD::FCOPYSIGN:
1560     return LowerFCOPYSIGN(Op, DAG);
1561   case ISD::AND:
1562     return LowerVectorAND(Op, DAG);
1563   case ISD::OR:
1564     return LowerVectorOR(Op, DAG);
1565   case ISD::XOR:
1566     return LowerXOR(Op, DAG);
1567   case ISD::PREFETCH:
1568     return LowerPREFETCH(Op, DAG);
1569   case ISD::SINT_TO_FP:
1570   case ISD::UINT_TO_FP:
1571     return LowerINT_TO_FP(Op, DAG);
1572   case ISD::FP_TO_SINT:
1573   case ISD::FP_TO_UINT:
1574     return LowerFP_TO_INT(Op, DAG);
1575   case ISD::FSINCOS:
1576     return LowerFSINCOS(Op, DAG);
1577   }
1578 }
1579
1580 /// getFunctionAlignment - Return the Log2 alignment of this function.
1581 unsigned ARM64TargetLowering::getFunctionAlignment(const Function *F) const {
1582   return 2;
1583 }
1584
1585 //===----------------------------------------------------------------------===//
1586 //                      Calling Convention Implementation
1587 //===----------------------------------------------------------------------===//
1588
1589 #include "ARM64GenCallingConv.inc"
1590
1591 /// Selects the correct CCAssignFn for a the given CallingConvention
1592 /// value.
1593 CCAssignFn *ARM64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1594                                                    bool IsVarArg) const {
1595   switch (CC) {
1596   default:
1597     llvm_unreachable("Unsupported calling convention.");
1598   case CallingConv::WebKit_JS:
1599     return CC_ARM64_WebKit_JS;
1600   case CallingConv::C:
1601   case CallingConv::Fast:
1602     if (!Subtarget->isTargetDarwin())
1603       return CC_ARM64_AAPCS;
1604     return IsVarArg ? CC_ARM64_DarwinPCS_VarArg : CC_ARM64_DarwinPCS;
1605   }
1606 }
1607
1608 SDValue ARM64TargetLowering::LowerFormalArguments(
1609     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1610     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1611     SmallVectorImpl<SDValue> &InVals) const {
1612   MachineFunction &MF = DAG.getMachineFunction();
1613   MachineFrameInfo *MFI = MF.getFrameInfo();
1614
1615   // Assign locations to all of the incoming arguments.
1616   SmallVector<CCValAssign, 16> ArgLocs;
1617   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1618                  getTargetMachine(), ArgLocs, *DAG.getContext());
1619
1620   // At this point, Ins[].VT may already be promoted to i32. To correctly
1621   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1622   // i8 to CC_ARM64_AAPCS with i32 being ValVT and i8 being LocVT.
1623   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
1624   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
1625   // LocVT.
1626   unsigned NumArgs = Ins.size();
1627   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
1628   unsigned CurArgIdx = 0;
1629   for (unsigned i = 0; i != NumArgs; ++i) {
1630     MVT ValVT = Ins[i].VT;
1631     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
1632     CurArgIdx = Ins[i].OrigArgIndex;
1633
1634     // Get type of the original argument.
1635     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
1636     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
1637     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
1638     MVT LocVT = ValVT;
1639     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
1640       LocVT = MVT::i8;
1641     else if (ActualMVT == MVT::i16)
1642       LocVT = MVT::i16;
1643
1644     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
1645     bool Res =
1646         AssignFn(i, ValVT, LocVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
1647     assert(!Res && "Call operand has unhandled type");
1648     (void)Res;
1649   }
1650   assert(ArgLocs.size() == Ins.size());
1651   SmallVector<SDValue, 16> ArgValues;
1652   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1653     CCValAssign &VA = ArgLocs[i];
1654
1655     if (Ins[i].Flags.isByVal()) {
1656       // Byval is used for HFAs in the PCS, but the system should work in a
1657       // non-compliant manner for larger structs.
1658       EVT PtrTy = getPointerTy();
1659       int Size = Ins[i].Flags.getByValSize();
1660       unsigned NumRegs = (Size + 7) / 8;
1661
1662       unsigned FrameIdx =
1663           MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
1664       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1665       InVals.push_back(FrameIdxN);
1666
1667       continue;
1668     } if (VA.isRegLoc()) {
1669       // Arguments stored in registers.
1670       EVT RegVT = VA.getLocVT();
1671
1672       SDValue ArgValue;
1673       const TargetRegisterClass *RC;
1674
1675       if (RegVT == MVT::i32)
1676         RC = &ARM64::GPR32RegClass;
1677       else if (RegVT == MVT::i64)
1678         RC = &ARM64::GPR64RegClass;
1679       else if (RegVT == MVT::f32)
1680         RC = &ARM64::FPR32RegClass;
1681       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
1682         RC = &ARM64::FPR64RegClass;
1683       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
1684         RC = &ARM64::FPR128RegClass;
1685       else
1686         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1687
1688       // Transform the arguments in physical registers into virtual ones.
1689       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1690       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
1691
1692       // If this is an 8, 16 or 32-bit value, it is really passed promoted
1693       // to 64 bits.  Insert an assert[sz]ext to capture this, then
1694       // truncate to the right size.
1695       switch (VA.getLocInfo()) {
1696       default:
1697         llvm_unreachable("Unknown loc info!");
1698       case CCValAssign::Full:
1699         break;
1700       case CCValAssign::BCvt:
1701         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
1702         break;
1703       case CCValAssign::SExt:
1704         ArgValue = DAG.getNode(ISD::AssertSext, DL, RegVT, ArgValue,
1705                                DAG.getValueType(VA.getValVT()));
1706         ArgValue = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), ArgValue);
1707         break;
1708       case CCValAssign::ZExt:
1709         ArgValue = DAG.getNode(ISD::AssertZext, DL, RegVT, ArgValue,
1710                                DAG.getValueType(VA.getValVT()));
1711         ArgValue = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), ArgValue);
1712         break;
1713       }
1714
1715       InVals.push_back(ArgValue);
1716
1717     } else { // VA.isRegLoc()
1718       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
1719       unsigned ArgOffset = VA.getLocMemOffset();
1720       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1721       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset, true);
1722
1723       // Create load nodes to retrieve arguments from the stack.
1724       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1725       InVals.push_back(DAG.getLoad(VA.getValVT(), DL, Chain, FIN,
1726                                    MachinePointerInfo::getFixedStack(FI), false,
1727                                    false, false, 0));
1728     }
1729   }
1730
1731   // varargs
1732   if (isVarArg) {
1733     if (!Subtarget->isTargetDarwin()) {
1734       // The AAPCS variadic function ABI is identical to the non-variadic
1735       // one. As a result there may be more arguments in registers and we should
1736       // save them for future reference.
1737       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
1738     }
1739
1740     ARM64FunctionInfo *AFI = MF.getInfo<ARM64FunctionInfo>();
1741     // This will point to the next argument passed via stack.
1742     unsigned StackOffset = CCInfo.getNextStackOffset();
1743     // We currently pass all varargs at 8-byte alignment.
1744     StackOffset = ((StackOffset + 7) & ~7);
1745     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
1746   }
1747
1748   return Chain;
1749 }
1750
1751 void ARM64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
1752                                               SelectionDAG &DAG, SDLoc DL,
1753                                               SDValue &Chain) const {
1754   MachineFunction &MF = DAG.getMachineFunction();
1755   MachineFrameInfo *MFI = MF.getFrameInfo();
1756   ARM64FunctionInfo *FuncInfo = MF.getInfo<ARM64FunctionInfo>();
1757
1758   SmallVector<SDValue, 8> MemOps;
1759
1760   static const MCPhysReg GPRArgRegs[] = { ARM64::X0, ARM64::X1, ARM64::X2,
1761                                           ARM64::X3, ARM64::X4, ARM64::X5,
1762                                           ARM64::X6, ARM64::X7 };
1763   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
1764   unsigned FirstVariadicGPR =
1765       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
1766
1767   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
1768   int GPRIdx = 0;
1769   if (GPRSaveSize != 0) {
1770     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
1771
1772     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
1773
1774     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
1775       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &ARM64::GPR64RegClass);
1776       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
1777       SDValue Store =
1778           DAG.getStore(Val.getValue(1), DL, Val, FIN,
1779                        MachinePointerInfo::getStack(i * 8), false, false, 0);
1780       MemOps.push_back(Store);
1781       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1782                         DAG.getConstant(8, getPointerTy()));
1783     }
1784   }
1785   FuncInfo->setVarArgsGPRIndex(GPRIdx);
1786   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
1787
1788   if (Subtarget->hasFPARMv8()) {
1789     static const MCPhysReg FPRArgRegs[] = { ARM64::Q0, ARM64::Q1, ARM64::Q2,
1790                                             ARM64::Q3, ARM64::Q4, ARM64::Q5,
1791                                             ARM64::Q6, ARM64::Q7 };
1792     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
1793     unsigned FirstVariadicFPR =
1794         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
1795
1796     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
1797     int FPRIdx = 0;
1798     if (FPRSaveSize != 0) {
1799       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
1800
1801       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
1802
1803       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
1804         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &ARM64::FPR128RegClass);
1805         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::v2i64);
1806         SDValue Store =
1807             DAG.getStore(Val.getValue(1), DL, Val, FIN,
1808                          MachinePointerInfo::getStack(i * 16), false, false, 0);
1809         MemOps.push_back(Store);
1810         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1811                           DAG.getConstant(16, getPointerTy()));
1812       }
1813     }
1814     FuncInfo->setVarArgsFPRIndex(FPRIdx);
1815     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
1816   }
1817
1818   if (!MemOps.empty()) {
1819     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
1820   }
1821 }
1822
1823 /// LowerCallResult - Lower the result values of a call into the
1824 /// appropriate copies out of appropriate physical registers.
1825 SDValue ARM64TargetLowering::LowerCallResult(
1826     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
1827     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1828     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
1829     SDValue ThisVal) const {
1830   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS ? RetCC_ARM64_WebKit_JS
1831                                                          : RetCC_ARM64_AAPCS;
1832   // Assign locations to each value returned by this call.
1833   SmallVector<CCValAssign, 16> RVLocs;
1834   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1835                  getTargetMachine(), RVLocs, *DAG.getContext());
1836   CCInfo.AnalyzeCallResult(Ins, RetCC);
1837
1838   // Copy all of the result registers out of their specified physreg.
1839   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1840     CCValAssign VA = RVLocs[i];
1841
1842     // Pass 'this' value directly from the argument to return value, to avoid
1843     // reg unit interference
1844     if (i == 0 && isThisReturn) {
1845       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
1846              "unexpected return calling convention register assignment");
1847       InVals.push_back(ThisVal);
1848       continue;
1849     }
1850
1851     SDValue Val =
1852         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
1853     Chain = Val.getValue(1);
1854     InFlag = Val.getValue(2);
1855
1856     switch (VA.getLocInfo()) {
1857     default:
1858       llvm_unreachable("Unknown loc info!");
1859     case CCValAssign::Full:
1860       break;
1861     case CCValAssign::BCvt:
1862       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
1863       break;
1864     }
1865
1866     InVals.push_back(Val);
1867   }
1868
1869   return Chain;
1870 }
1871
1872 bool ARM64TargetLowering::isEligibleForTailCallOptimization(
1873     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
1874     bool isCalleeStructRet, bool isCallerStructRet,
1875     const SmallVectorImpl<ISD::OutputArg> &Outs,
1876     const SmallVectorImpl<SDValue> &OutVals,
1877     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
1878   // Look for obvious safe cases to perform tail call optimization that do not
1879   // require ABI changes. This is what gcc calls sibcall.
1880
1881   // Do not sibcall optimize vararg calls unless the call site is not passing
1882   // any arguments.
1883   if (isVarArg && !Outs.empty())
1884     return false;
1885
1886   // Also avoid sibcall optimization if either caller or callee uses struct
1887   // return semantics.
1888   if (isCalleeStructRet || isCallerStructRet)
1889     return false;
1890
1891   // Note that currently ARM64 "C" calling convention and "Fast" calling
1892   // convention are compatible. If/when that ever changes, we'll need to
1893   // add checks here to make sure any interactions are OK.
1894
1895   // If the callee takes no arguments then go on to check the results of the
1896   // call.
1897   if (!Outs.empty()) {
1898     // Check if stack adjustment is needed. For now, do not do this if any
1899     // argument is passed on the stack.
1900     SmallVector<CCValAssign, 16> ArgLocs;
1901     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
1902                    getTargetMachine(), ArgLocs, *DAG.getContext());
1903     CCAssignFn *AssignFn = CCAssignFnForCall(CalleeCC, /*IsVarArg=*/false);
1904     CCInfo.AnalyzeCallOperands(Outs, AssignFn);
1905     if (CCInfo.getNextStackOffset()) {
1906       // Check if the arguments are already laid out in the right way as
1907       // the caller's fixed stack objects.
1908       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
1909            ++i, ++realArgIdx) {
1910         CCValAssign &VA = ArgLocs[i];
1911         if (VA.getLocInfo() == CCValAssign::Indirect)
1912           return false;
1913         if (VA.needsCustom()) {
1914           // Just don't handle anything that needs custom adjustments for now.
1915           // If need be, we can revisit later, but we shouldn't ever end up
1916           // here.
1917           return false;
1918         } else if (!VA.isRegLoc()) {
1919           // Likewise, don't try to handle stack based arguments for the
1920           // time being.
1921           return false;
1922         }
1923       }
1924     }
1925   }
1926
1927   return true;
1928 }
1929 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
1930 /// and add input and output parameter nodes.
1931 SDValue ARM64TargetLowering::LowerCall(CallLoweringInfo &CLI,
1932                                        SmallVectorImpl<SDValue> &InVals) const {
1933   SelectionDAG &DAG = CLI.DAG;
1934   SDLoc &DL = CLI.DL;
1935   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
1936   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
1937   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
1938   SDValue Chain = CLI.Chain;
1939   SDValue Callee = CLI.Callee;
1940   bool &IsTailCall = CLI.IsTailCall;
1941   CallingConv::ID CallConv = CLI.CallConv;
1942   bool IsVarArg = CLI.IsVarArg;
1943
1944   MachineFunction &MF = DAG.getMachineFunction();
1945   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1946   bool IsThisReturn = false;
1947
1948   // If tail calls are explicitly disabled, make sure not to use them.
1949   if (!EnableARM64TailCalls)
1950     IsTailCall = false;
1951
1952   if (IsTailCall) {
1953     // Check if it's really possible to do a tail call.
1954     IsTailCall = isEligibleForTailCallOptimization(
1955         Callee, CallConv, IsVarArg, IsStructRet,
1956         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
1957     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
1958       report_fatal_error("failed to perform tail call elimination on a call "
1959                          "site marked musttail");
1960     // We don't support GuaranteedTailCallOpt, only automatically
1961     // detected sibcalls.
1962     // FIXME: Re-evaluate. Is this true? Should it be true?
1963     if (IsTailCall)
1964       ++NumTailCalls;
1965   }
1966
1967   // Analyze operands of the call, assigning locations to each operand.
1968   SmallVector<CCValAssign, 16> ArgLocs;
1969   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
1970                  getTargetMachine(), ArgLocs, *DAG.getContext());
1971
1972   if (IsVarArg) {
1973     // Handle fixed and variable vector arguments differently.
1974     // Variable vector arguments always go into memory.
1975     unsigned NumArgs = Outs.size();
1976
1977     for (unsigned i = 0; i != NumArgs; ++i) {
1978       MVT ArgVT = Outs[i].VT;
1979       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
1980       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
1981                                                /*IsVarArg=*/ !Outs[i].IsFixed);
1982       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
1983       assert(!Res && "Call operand has unhandled type");
1984       (void)Res;
1985     }
1986   } else {
1987     // At this point, Outs[].VT may already be promoted to i32. To correctly
1988     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1989     // i8 to CC_ARM64_AAPCS with i32 being ValVT and i8 being LocVT.
1990     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
1991     // we use a special version of AnalyzeCallOperands to pass in ValVT and
1992     // LocVT.
1993     unsigned NumArgs = Outs.size();
1994     for (unsigned i = 0; i != NumArgs; ++i) {
1995       MVT ValVT = Outs[i].VT;
1996       // Get type of the original argument.
1997       EVT ActualVT = getValueType(CLI.Args[Outs[i].OrigArgIndex].Ty,
1998                                   /*AllowUnknown*/ true);
1999       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2000       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2001       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2002       MVT LocVT = ValVT;
2003       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2004         LocVT = MVT::i8;
2005       else if (ActualMVT == MVT::i16)
2006         LocVT = MVT::i16;
2007
2008       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2009       bool Res = AssignFn(i, ValVT, LocVT, CCValAssign::Full, ArgFlags, CCInfo);
2010       assert(!Res && "Call operand has unhandled type");
2011       (void)Res;
2012     }
2013   }
2014
2015   // Get a count of how many bytes are to be pushed on the stack.
2016   unsigned NumBytes = CCInfo.getNextStackOffset();
2017
2018   // Adjust the stack pointer for the new arguments...
2019   // These operations are automatically eliminated by the prolog/epilog pass
2020   if (!IsTailCall)
2021     Chain =
2022         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2023
2024   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, ARM64::SP, getPointerTy());
2025
2026   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2027   SmallVector<SDValue, 8> MemOpChains;
2028
2029   // Walk the register/memloc assignments, inserting copies/loads.
2030   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2031        ++i, ++realArgIdx) {
2032     CCValAssign &VA = ArgLocs[i];
2033     SDValue Arg = OutVals[realArgIdx];
2034     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2035
2036     // Promote the value if needed.
2037     switch (VA.getLocInfo()) {
2038     default:
2039       llvm_unreachable("Unknown loc info!");
2040     case CCValAssign::Full:
2041       break;
2042     case CCValAssign::SExt:
2043       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2044       break;
2045     case CCValAssign::ZExt:
2046       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2047       break;
2048     case CCValAssign::AExt:
2049       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2050       break;
2051     case CCValAssign::BCvt:
2052       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2053       break;
2054     case CCValAssign::FPExt:
2055       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2056       break;
2057     }
2058
2059     if (VA.isRegLoc()) {
2060       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2061         assert(VA.getLocVT() == MVT::i64 &&
2062                "unexpected calling convention register assignment");
2063         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2064                "unexpected use of 'returned'");
2065         IsThisReturn = true;
2066       }
2067       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2068     } else {
2069       assert(VA.isMemLoc());
2070       // There's no reason we can't support stack args w/ tailcall, but
2071       // we currently don't, so assert if we see one.
2072       assert(!IsTailCall && "stack argument with tail call!?");
2073       unsigned LocMemOffset = VA.getLocMemOffset();
2074       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2075       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2076
2077       if (Outs[i].Flags.isByVal()) {
2078         SDValue SizeNode =
2079             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2080         SDValue Cpy = DAG.getMemcpy(
2081             Chain, DL, PtrOff, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2082             /*isVolatile = */ false,
2083             /*alwaysInline = */ false,
2084             MachinePointerInfo::getStack(LocMemOffset), MachinePointerInfo());
2085
2086         MemOpChains.push_back(Cpy);
2087       } else {
2088         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2089         // promoted to a legal register type i32, we should truncate Arg back to
2090         // i1/i8/i16.
2091         if (Arg.getValueType().isSimple() &&
2092             Arg.getValueType().getSimpleVT() == MVT::i32 &&
2093             (VA.getLocVT() == MVT::i1 || VA.getLocVT() == MVT::i8 ||
2094              VA.getLocVT() == MVT::i16))
2095           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getLocVT(), Arg);
2096
2097         SDValue Store = DAG.getStore(Chain, DL, Arg, PtrOff,
2098                                      MachinePointerInfo::getStack(LocMemOffset),
2099                                      false, false, 0);
2100         MemOpChains.push_back(Store);
2101       }
2102     }
2103   }
2104
2105   if (!MemOpChains.empty())
2106     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2107
2108   // Build a sequence of copy-to-reg nodes chained together with token chain
2109   // and flag operands which copy the outgoing args into the appropriate regs.
2110   SDValue InFlag;
2111   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2112     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2113                              RegsToPass[i].second, InFlag);
2114     InFlag = Chain.getValue(1);
2115   }
2116
2117   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2118   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2119   // node so that legalize doesn't hack it.
2120   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2121       Subtarget->isTargetMachO()) {
2122     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2123       const GlobalValue *GV = G->getGlobal();
2124       bool InternalLinkage = GV->hasInternalLinkage();
2125       if (InternalLinkage)
2126         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2127       else {
2128         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2129                                             ARM64II::MO_GOT);
2130         Callee = DAG.getNode(ARM64ISD::LOADgot, DL, getPointerTy(), Callee);
2131       }
2132     } else if (ExternalSymbolSDNode *S =
2133                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2134       const char *Sym = S->getSymbol();
2135       Callee =
2136           DAG.getTargetExternalSymbol(Sym, getPointerTy(), ARM64II::MO_GOT);
2137       Callee = DAG.getNode(ARM64ISD::LOADgot, DL, getPointerTy(), Callee);
2138     }
2139   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2140     const GlobalValue *GV = G->getGlobal();
2141     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2142   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2143     const char *Sym = S->getSymbol();
2144     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2145   }
2146
2147   std::vector<SDValue> Ops;
2148   Ops.push_back(Chain);
2149   Ops.push_back(Callee);
2150
2151   // Add argument registers to the end of the list so that they are known live
2152   // into the call.
2153   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2154     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2155                                   RegsToPass[i].second.getValueType()));
2156
2157   // Add a register mask operand representing the call-preserved registers.
2158   const uint32_t *Mask;
2159   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2160   const ARM64RegisterInfo *ARI = static_cast<const ARM64RegisterInfo *>(TRI);
2161   if (IsThisReturn) {
2162     // For 'this' returns, use the X0-preserving mask if applicable
2163     Mask = ARI->getThisReturnPreservedMask(CallConv);
2164     if (!Mask) {
2165       IsThisReturn = false;
2166       Mask = ARI->getCallPreservedMask(CallConv);
2167     }
2168   } else
2169     Mask = ARI->getCallPreservedMask(CallConv);
2170
2171   assert(Mask && "Missing call preserved mask for calling convention");
2172   Ops.push_back(DAG.getRegisterMask(Mask));
2173
2174   if (InFlag.getNode())
2175     Ops.push_back(InFlag);
2176
2177   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2178
2179   // If we're doing a tall call, use a TC_RETURN here rather than an
2180   // actual call instruction.
2181   if (IsTailCall)
2182     return DAG.getNode(ARM64ISD::TC_RETURN, DL, NodeTys, Ops);
2183
2184   // Returns a chain and a flag for retval copy to use.
2185   Chain = DAG.getNode(ARM64ISD::CALL, DL, NodeTys, Ops);
2186   InFlag = Chain.getValue(1);
2187
2188   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2189                              DAG.getIntPtrConstant(0, true), InFlag, DL);
2190   if (!Ins.empty())
2191     InFlag = Chain.getValue(1);
2192
2193   // Handle result values, copying them out of physregs into vregs that we
2194   // return.
2195   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2196                          InVals, IsThisReturn,
2197                          IsThisReturn ? OutVals[0] : SDValue());
2198 }
2199
2200 bool ARM64TargetLowering::CanLowerReturn(
2201     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2202     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2203   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS ? RetCC_ARM64_WebKit_JS
2204                                                          : RetCC_ARM64_AAPCS;
2205   SmallVector<CCValAssign, 16> RVLocs;
2206   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(), RVLocs, Context);
2207   return CCInfo.CheckReturn(Outs, RetCC);
2208 }
2209
2210 SDValue
2211 ARM64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2212                                  bool isVarArg,
2213                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
2214                                  const SmallVectorImpl<SDValue> &OutVals,
2215                                  SDLoc DL, SelectionDAG &DAG) const {
2216   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS ? RetCC_ARM64_WebKit_JS
2217                                                          : RetCC_ARM64_AAPCS;
2218   SmallVector<CCValAssign, 16> RVLocs;
2219   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2220                  getTargetMachine(), RVLocs, *DAG.getContext());
2221   CCInfo.AnalyzeReturn(Outs, RetCC);
2222
2223   // Copy the result values into the output registers.
2224   SDValue Flag;
2225   SmallVector<SDValue, 4> RetOps(1, Chain);
2226   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2227        ++i, ++realRVLocIdx) {
2228     CCValAssign &VA = RVLocs[i];
2229     assert(VA.isRegLoc() && "Can only return in registers!");
2230     SDValue Arg = OutVals[realRVLocIdx];
2231
2232     switch (VA.getLocInfo()) {
2233     default:
2234       llvm_unreachable("Unknown loc info!");
2235     case CCValAssign::Full:
2236       break;
2237     case CCValAssign::BCvt:
2238       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2239       break;
2240     }
2241
2242     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2243     Flag = Chain.getValue(1);
2244     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2245   }
2246
2247   RetOps[0] = Chain; // Update chain.
2248
2249   // Add the flag if we have it.
2250   if (Flag.getNode())
2251     RetOps.push_back(Flag);
2252
2253   return DAG.getNode(ARM64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2254 }
2255
2256 //===----------------------------------------------------------------------===//
2257 //  Other Lowering Code
2258 //===----------------------------------------------------------------------===//
2259
2260 SDValue ARM64TargetLowering::LowerGlobalAddress(SDValue Op,
2261                                                 SelectionDAG &DAG) const {
2262   EVT PtrVT = getPointerTy();
2263   SDLoc DL(Op);
2264   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2265   unsigned char OpFlags =
2266       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2267
2268   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2269          "unexpected offset in global node");
2270
2271   // This also catched the large code model case for Darwin.
2272   if ((OpFlags & ARM64II::MO_GOT) != 0) {
2273     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2274     // FIXME: Once remat is capable of dealing with instructions with register
2275     // operands, expand this into two nodes instead of using a wrapper node.
2276     return DAG.getNode(ARM64ISD::LOADgot, DL, PtrVT, GotAddr);
2277   }
2278
2279   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2280     const unsigned char MO_NC = ARM64II::MO_NC;
2281     return DAG.getNode(
2282         ARM64ISD::WrapperLarge, DL, PtrVT,
2283         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, ARM64II::MO_G3),
2284         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, ARM64II::MO_G2 | MO_NC),
2285         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, ARM64II::MO_G1 | MO_NC),
2286         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, ARM64II::MO_G0 | MO_NC));
2287   } else {
2288     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2289     // the only correct model on Darwin.
2290     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2291                                             OpFlags | ARM64II::MO_PAGE);
2292     unsigned char LoFlags = OpFlags | ARM64II::MO_PAGEOFF | ARM64II::MO_NC;
2293     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2294
2295     SDValue ADRP = DAG.getNode(ARM64ISD::ADRP, DL, PtrVT, Hi);
2296     return DAG.getNode(ARM64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2297   }
2298 }
2299
2300 /// \brief Convert a TLS address reference into the correct sequence of loads
2301 /// and calls to compute the variable's address (for Darwin, currently) and
2302 /// return an SDValue containing the final node.
2303
2304 /// Darwin only has one TLS scheme which must be capable of dealing with the
2305 /// fully general situation, in the worst case. This means:
2306 ///     + "extern __thread" declaration.
2307 ///     + Defined in a possibly unknown dynamic library.
2308 ///
2309 /// The general system is that each __thread variable has a [3 x i64] descriptor
2310 /// which contains information used by the runtime to calculate the address. The
2311 /// only part of this the compiler needs to know about is the first xword, which
2312 /// contains a function pointer that must be called with the address of the
2313 /// entire descriptor in "x0".
2314 ///
2315 /// Since this descriptor may be in a different unit, in general even the
2316 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2317 /// is:
2318 ///     adrp x0, _var@TLVPPAGE
2319 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2320 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2321 ///                                      ; the function pointer
2322 ///     blr x1                           ; Uses descriptor address in x0
2323 ///     ; Address of _var is now in x0.
2324 ///
2325 /// If the address of _var's descriptor *is* known to the linker, then it can
2326 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2327 /// a slight efficiency gain.
2328 SDValue
2329 ARM64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2330                                                  SelectionDAG &DAG) const {
2331   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2332
2333   SDLoc DL(Op);
2334   MVT PtrVT = getPointerTy();
2335   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2336
2337   SDValue TLVPAddr =
2338       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, ARM64II::MO_TLS);
2339   SDValue DescAddr = DAG.getNode(ARM64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2340
2341   // The first entry in the descriptor is a function pointer that we must call
2342   // to obtain the address of the variable.
2343   SDValue Chain = DAG.getEntryNode();
2344   SDValue FuncTLVGet =
2345       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
2346                   false, true, true, 8);
2347   Chain = FuncTLVGet.getValue(1);
2348
2349   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2350   MFI->setAdjustsStack(true);
2351
2352   // TLS calls preserve all registers except those that absolutely must be
2353   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2354   // silly).
2355   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2356   const ARM64RegisterInfo *ARI = static_cast<const ARM64RegisterInfo *>(TRI);
2357   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2358
2359   // Finally, we can make the call. This is just a degenerate version of a
2360   // normal ARM64 call node: x0 takes the address of the descriptor, and returns
2361   // the address of the variable in this thread.
2362   Chain = DAG.getCopyToReg(Chain, DL, ARM64::X0, DescAddr, SDValue());
2363   Chain = DAG.getNode(ARM64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
2364                       Chain, FuncTLVGet, DAG.getRegister(ARM64::X0, MVT::i64),
2365                       DAG.getRegisterMask(Mask), Chain.getValue(1));
2366   return DAG.getCopyFromReg(Chain, DL, ARM64::X0, PtrVT, Chain.getValue(1));
2367 }
2368
2369 /// When accessing thread-local variables under either the general-dynamic or
2370 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
2371 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
2372 /// is a function pointer to carry out the resolution. This function takes the
2373 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
2374 /// other registers (except LR, NZCV) are preserved.
2375 ///
2376 /// Thus, the ideal call sequence on AArch64 is:
2377 ///
2378 ///     adrp x0, :tlsdesc:thread_var
2379 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
2380 ///     add x0, x0, :tlsdesc_lo12:thread_var
2381 ///     .tlsdesccall thread_var
2382 ///     blr x8
2383 ///     (TPIDR_EL0 offset now in x0).
2384 ///
2385 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
2386 /// relocation to help the linker relax this sequence if it turns out to be too
2387 /// conservative.
2388 ///
2389 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
2390 /// is harmless.
2391 SDValue ARM64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
2392                                                  SDValue DescAddr, SDLoc DL,
2393                                                  SelectionDAG &DAG) const {
2394   EVT PtrVT = getPointerTy();
2395
2396   // The function we need to call is simply the first entry in the GOT for this
2397   // descriptor, load it in preparation.
2398   SDValue Func = DAG.getNode(ARM64ISD::LOADgot, DL, PtrVT, SymAddr);
2399
2400   // TLS calls preserve all registers except those that absolutely must be
2401   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2402   // silly).
2403   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2404   const ARM64RegisterInfo *ARI = static_cast<const ARM64RegisterInfo *>(TRI);
2405   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2406
2407   // The function takes only one argument: the address of the descriptor itself
2408   // in X0.
2409   SDValue Glue, Chain;
2410   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, ARM64::X0, DescAddr, Glue);
2411   Glue = Chain.getValue(1);
2412
2413   // We're now ready to populate the argument list, as with a normal call:
2414   SmallVector<SDValue, 6> Ops;
2415   Ops.push_back(Chain);
2416   Ops.push_back(Func);
2417   Ops.push_back(SymAddr);
2418   Ops.push_back(DAG.getRegister(ARM64::X0, PtrVT));
2419   Ops.push_back(DAG.getRegisterMask(Mask));
2420   Ops.push_back(Glue);
2421
2422   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2423   Chain = DAG.getNode(ARM64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
2424   Glue = Chain.getValue(1);
2425
2426   return DAG.getCopyFromReg(Chain, DL, ARM64::X0, PtrVT, Glue);
2427 }
2428
2429 SDValue ARM64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
2430                                                       SelectionDAG &DAG) const {
2431   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
2432   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2433          "ELF TLS only supported in small memory model");
2434   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2435
2436   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2437
2438   SDValue TPOff;
2439   EVT PtrVT = getPointerTy();
2440   SDLoc DL(Op);
2441   const GlobalValue *GV = GA->getGlobal();
2442
2443   SDValue ThreadBase = DAG.getNode(ARM64ISD::THREAD_POINTER, DL, PtrVT);
2444
2445   if (Model == TLSModel::LocalExec) {
2446     SDValue HiVar = DAG.getTargetGlobalAddress(
2447         GV, DL, PtrVT, 0, ARM64II::MO_TLS | ARM64II::MO_G1);
2448     SDValue LoVar = DAG.getTargetGlobalAddress(
2449         GV, DL, PtrVT, 0, ARM64II::MO_TLS | ARM64II::MO_G0 | ARM64II::MO_NC);
2450
2451     TPOff = SDValue(DAG.getMachineNode(ARM64::MOVZXi, DL, PtrVT, HiVar,
2452                                        DAG.getTargetConstant(16, MVT::i32)),
2453                     0);
2454     TPOff = SDValue(DAG.getMachineNode(ARM64::MOVKXi, DL, PtrVT, TPOff, LoVar,
2455                                        DAG.getTargetConstant(0, MVT::i32)),
2456                     0);
2457   } else if (Model == TLSModel::InitialExec) {
2458     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, ARM64II::MO_TLS);
2459     TPOff = DAG.getNode(ARM64ISD::LOADgot, DL, PtrVT, TPOff);
2460   } else if (Model == TLSModel::LocalDynamic) {
2461     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2462     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2463     // the beginning of the module's TLS region, followed by a DTPREL offset
2464     // calculation.
2465
2466     // These accesses will need deduplicating if there's more than one.
2467     ARM64FunctionInfo *MFI =
2468         DAG.getMachineFunction().getInfo<ARM64FunctionInfo>();
2469     MFI->incNumLocalDynamicTLSAccesses();
2470
2471     // Accesses used in this sequence go via the TLS descriptor which lives in
2472     // the GOT. Prepare an address we can use to handle this.
2473     SDValue HiDesc = DAG.getTargetExternalSymbol(
2474         "_TLS_MODULE_BASE_", PtrVT, ARM64II::MO_TLS | ARM64II::MO_PAGE);
2475     SDValue LoDesc = DAG.getTargetExternalSymbol(
2476         "_TLS_MODULE_BASE_", PtrVT,
2477         ARM64II::MO_TLS | ARM64II::MO_PAGEOFF | ARM64II::MO_NC);
2478
2479     // First argument to the descriptor call is the address of the descriptor
2480     // itself.
2481     SDValue DescAddr = DAG.getNode(ARM64ISD::ADRP, DL, PtrVT, HiDesc);
2482     DescAddr = DAG.getNode(ARM64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2483
2484     // The call needs a relocation too for linker relaxation. It doesn't make
2485     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2486     // the address.
2487     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2488                                                   ARM64II::MO_TLS);
2489
2490     // Now we can calculate the offset from TPIDR_EL0 to this module's
2491     // thread-local area.
2492     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2493
2494     // Now use :dtprel_whatever: operations to calculate this variable's offset
2495     // in its thread-storage area.
2496     SDValue HiVar = DAG.getTargetGlobalAddress(
2497         GV, DL, MVT::i64, 0, ARM64II::MO_TLS | ARM64II::MO_G1);
2498     SDValue LoVar = DAG.getTargetGlobalAddress(
2499         GV, DL, MVT::i64, 0, ARM64II::MO_TLS | ARM64II::MO_G0 | ARM64II::MO_NC);
2500
2501     SDValue DTPOff =
2502         SDValue(DAG.getMachineNode(ARM64::MOVZXi, DL, PtrVT, HiVar,
2503                                    DAG.getTargetConstant(16, MVT::i32)),
2504                 0);
2505     DTPOff = SDValue(DAG.getMachineNode(ARM64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
2506                                         DAG.getTargetConstant(0, MVT::i32)),
2507                      0);
2508
2509     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
2510   } else if (Model == TLSModel::GeneralDynamic) {
2511     // Accesses used in this sequence go via the TLS descriptor which lives in
2512     // the GOT. Prepare an address we can use to handle this.
2513     SDValue HiDesc = DAG.getTargetGlobalAddress(
2514         GV, DL, PtrVT, 0, ARM64II::MO_TLS | ARM64II::MO_PAGE);
2515     SDValue LoDesc = DAG.getTargetGlobalAddress(
2516         GV, DL, PtrVT, 0,
2517         ARM64II::MO_TLS | ARM64II::MO_PAGEOFF | ARM64II::MO_NC);
2518
2519     // First argument to the descriptor call is the address of the descriptor
2520     // itself.
2521     SDValue DescAddr = DAG.getNode(ARM64ISD::ADRP, DL, PtrVT, HiDesc);
2522     DescAddr = DAG.getNode(ARM64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2523
2524     // The call needs a relocation too for linker relaxation. It doesn't make
2525     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2526     // the address.
2527     SDValue SymAddr =
2528         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, ARM64II::MO_TLS);
2529
2530     // Finally we can make a call to calculate the offset from tpidr_el0.
2531     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2532   } else
2533     llvm_unreachable("Unsupported ELF TLS access model");
2534
2535   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
2536 }
2537
2538 SDValue ARM64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
2539                                                    SelectionDAG &DAG) const {
2540   if (Subtarget->isTargetDarwin())
2541     return LowerDarwinGlobalTLSAddress(Op, DAG);
2542   else if (Subtarget->isTargetELF())
2543     return LowerELFGlobalTLSAddress(Op, DAG);
2544
2545   llvm_unreachable("Unexpected platform trying to use TLS");
2546 }
2547 SDValue ARM64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2548   SDValue Chain = Op.getOperand(0);
2549   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2550   SDValue LHS = Op.getOperand(2);
2551   SDValue RHS = Op.getOperand(3);
2552   SDValue Dest = Op.getOperand(4);
2553   SDLoc dl(Op);
2554
2555   // Handle f128 first, since lowering it will result in comparing the return
2556   // value of a libcall against zero, which is just what the rest of LowerBR_CC
2557   // is expecting to deal with.
2558   if (LHS.getValueType() == MVT::f128) {
2559     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2560
2561     // If softenSetCCOperands returned a scalar, we need to compare the result
2562     // against zero to select between true and false values.
2563     if (!RHS.getNode()) {
2564       RHS = DAG.getConstant(0, LHS.getValueType());
2565       CC = ISD::SETNE;
2566     }
2567   }
2568
2569   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
2570   // instruction.
2571   unsigned Opc = LHS.getOpcode();
2572   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
2573       cast<ConstantSDNode>(RHS)->isOne() &&
2574       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
2575        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
2576     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
2577            "Unexpected condition code.");
2578     // Only lower legal XALUO ops.
2579     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
2580       return SDValue();
2581
2582     // The actual operation with overflow check.
2583     ARM64CC::CondCode OFCC;
2584     SDValue Value, Overflow;
2585     std::tie(Value, Overflow) = getARM64XALUOOp(OFCC, LHS.getValue(0), DAG);
2586
2587     if (CC == ISD::SETNE)
2588       OFCC = getInvertedCondCode(OFCC);
2589     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
2590
2591     return DAG.getNode(ARM64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
2592                        CCVal, Overflow);
2593   }
2594
2595   if (LHS.getValueType().isInteger()) {
2596     assert((LHS.getValueType() == RHS.getValueType()) &&
2597            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
2598
2599     // If the RHS of the comparison is zero, we can potentially fold this
2600     // to a specialized branch.
2601     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
2602     if (RHSC && RHSC->getZExtValue() == 0) {
2603       if (CC == ISD::SETEQ) {
2604         // See if we can use a TBZ to fold in an AND as well.
2605         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2606         // out of bounds, a late MI-layer pass rewrites branches.
2607         // 403.gcc is an example that hits this case.
2608         if (LHS.getOpcode() == ISD::AND &&
2609             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2610             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2611           SDValue Test = LHS.getOperand(0);
2612           uint64_t Mask = LHS.getConstantOperandVal(1);
2613
2614           // TBZ only operates on i64's, but the ext should be free.
2615           if (Test.getValueType() == MVT::i32)
2616             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2617
2618           return DAG.getNode(ARM64ISD::TBZ, dl, MVT::Other, Chain, Test,
2619                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2620         }
2621
2622         return DAG.getNode(ARM64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
2623       } else if (CC == ISD::SETNE) {
2624         // See if we can use a TBZ to fold in an AND as well.
2625         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2626         // out of bounds, a late MI-layer pass rewrites branches.
2627         // 403.gcc is an example that hits this case.
2628         if (LHS.getOpcode() == ISD::AND &&
2629             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2630             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2631           SDValue Test = LHS.getOperand(0);
2632           uint64_t Mask = LHS.getConstantOperandVal(1);
2633
2634           // TBNZ only operates on i64's, but the ext should be free.
2635           if (Test.getValueType() == MVT::i32)
2636             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2637
2638           return DAG.getNode(ARM64ISD::TBNZ, dl, MVT::Other, Chain, Test,
2639                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2640         }
2641
2642         return DAG.getNode(ARM64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
2643       }
2644     }
2645
2646     SDValue CCVal;
2647     SDValue Cmp = getARM64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
2648     return DAG.getNode(ARM64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
2649                        Cmp);
2650   }
2651
2652   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2653
2654   // Unfortunately, the mapping of LLVM FP CC's onto ARM64 CC's isn't totally
2655   // clean.  Some of them require two branches to implement.
2656   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2657   ARM64CC::CondCode CC1, CC2;
2658   changeFPCCToARM64CC(CC, CC1, CC2);
2659   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2660   SDValue BR1 =
2661       DAG.getNode(ARM64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
2662   if (CC2 != ARM64CC::AL) {
2663     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
2664     return DAG.getNode(ARM64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
2665                        Cmp);
2666   }
2667
2668   return BR1;
2669 }
2670
2671 SDValue ARM64TargetLowering::LowerFCOPYSIGN(SDValue Op,
2672                                             SelectionDAG &DAG) const {
2673   EVT VT = Op.getValueType();
2674   SDLoc DL(Op);
2675
2676   SDValue In1 = Op.getOperand(0);
2677   SDValue In2 = Op.getOperand(1);
2678   EVT SrcVT = In2.getValueType();
2679   if (SrcVT != VT) {
2680     if (SrcVT == MVT::f32 && VT == MVT::f64)
2681       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
2682     else if (SrcVT == MVT::f64 && VT == MVT::f32)
2683       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
2684     else
2685       // FIXME: Src type is different, bail out for now. Can VT really be a
2686       // vector type?
2687       return SDValue();
2688   }
2689
2690   EVT VecVT;
2691   EVT EltVT;
2692   SDValue EltMask, VecVal1, VecVal2;
2693   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
2694     EltVT = MVT::i32;
2695     VecVT = MVT::v4i32;
2696     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
2697
2698     if (!VT.isVector()) {
2699       VecVal1 = DAG.getTargetInsertSubreg(ARM64::ssub, DL, VecVT,
2700                                           DAG.getUNDEF(VecVT), In1);
2701       VecVal2 = DAG.getTargetInsertSubreg(ARM64::ssub, DL, VecVT,
2702                                           DAG.getUNDEF(VecVT), In2);
2703     } else {
2704       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
2705       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
2706     }
2707   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
2708     EltVT = MVT::i64;
2709     VecVT = MVT::v2i64;
2710
2711     // We want to materialize a mask with the the high bit set, but the AdvSIMD
2712     // immediate moves cannot materialize that in a single instruction for
2713     // 64-bit elements. Instead, materialize zero and then negate it.
2714     EltMask = DAG.getConstant(0, EltVT);
2715
2716     if (!VT.isVector()) {
2717       VecVal1 = DAG.getTargetInsertSubreg(ARM64::dsub, DL, VecVT,
2718                                           DAG.getUNDEF(VecVT), In1);
2719       VecVal2 = DAG.getTargetInsertSubreg(ARM64::dsub, DL, VecVT,
2720                                           DAG.getUNDEF(VecVT), In2);
2721     } else {
2722       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
2723       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
2724     }
2725   } else {
2726     llvm_unreachable("Invalid type for copysign!");
2727   }
2728
2729   std::vector<SDValue> BuildVectorOps;
2730   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
2731     BuildVectorOps.push_back(EltMask);
2732
2733   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
2734
2735   // If we couldn't materialize the mask above, then the mask vector will be
2736   // the zero vector, and we need to negate it here.
2737   if (VT == MVT::f64 || VT == MVT::v2f64) {
2738     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
2739     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
2740     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
2741   }
2742
2743   SDValue Sel =
2744       DAG.getNode(ARM64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
2745
2746   if (VT == MVT::f32)
2747     return DAG.getTargetExtractSubreg(ARM64::ssub, DL, VT, Sel);
2748   else if (VT == MVT::f64)
2749     return DAG.getTargetExtractSubreg(ARM64::dsub, DL, VT, Sel);
2750   else
2751     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
2752 }
2753
2754 SDValue ARM64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
2755   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
2756           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
2757     return SDValue();
2758
2759   // While there is no integer popcount instruction, it can
2760   // be more efficiently lowered to the following sequence that uses
2761   // AdvSIMD registers/instructions as long as the copies to/from
2762   // the AdvSIMD registers are cheap.
2763   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
2764   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
2765   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
2766   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
2767   SDValue Val = Op.getOperand(0);
2768   SDLoc DL(Op);
2769   EVT VT = Op.getValueType();
2770   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
2771
2772   SDValue VecVal;
2773   if (VT == MVT::i32) {
2774     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
2775     VecVal =
2776         DAG.getTargetInsertSubreg(ARM64::ssub, DL, MVT::v8i8, ZeroVec, VecVal);
2777   } else {
2778     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
2779   }
2780
2781   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
2782   SDValue UaddLV = DAG.getNode(
2783       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
2784       DAG.getConstant(Intrinsic::arm64_neon_uaddlv, MVT::i32), CtPop);
2785
2786   if (VT == MVT::i64)
2787     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
2788   return UaddLV;
2789 }
2790
2791 SDValue ARM64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
2792
2793   if (Op.getValueType().isVector())
2794     return LowerVSETCC(Op, DAG);
2795
2796   SDValue LHS = Op.getOperand(0);
2797   SDValue RHS = Op.getOperand(1);
2798   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
2799   SDLoc dl(Op);
2800
2801   // We chose ZeroOrOneBooleanContents, so use zero and one.
2802   EVT VT = Op.getValueType();
2803   SDValue TVal = DAG.getConstant(1, VT);
2804   SDValue FVal = DAG.getConstant(0, VT);
2805
2806   // Handle f128 first, since one possible outcome is a normal integer
2807   // comparison which gets picked up by the next if statement.
2808   if (LHS.getValueType() == MVT::f128) {
2809     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2810
2811     // If softenSetCCOperands returned a scalar, use it.
2812     if (!RHS.getNode()) {
2813       assert(LHS.getValueType() == Op.getValueType() &&
2814              "Unexpected setcc expansion!");
2815       return LHS;
2816     }
2817   }
2818
2819   if (LHS.getValueType().isInteger()) {
2820     SDValue CCVal;
2821     SDValue Cmp =
2822         getARM64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
2823
2824     // Note that we inverted the condition above, so we reverse the order of
2825     // the true and false operands here.  This will allow the setcc to be
2826     // matched to a single CSINC instruction.
2827     return DAG.getNode(ARM64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
2828   }
2829
2830   // Now we know we're dealing with FP values.
2831   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2832
2833   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
2834   // and do the comparison.
2835   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2836
2837   ARM64CC::CondCode CC1, CC2;
2838   changeFPCCToARM64CC(CC, CC1, CC2);
2839   if (CC2 == ARM64CC::AL) {
2840     changeFPCCToARM64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
2841     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2842
2843     // Note that we inverted the condition above, so we reverse the order of
2844     // the true and false operands here.  This will allow the setcc to be
2845     // matched to a single CSINC instruction.
2846     return DAG.getNode(ARM64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
2847   } else {
2848     // Unfortunately, the mapping of LLVM FP CC's onto ARM64 CC's isn't totally
2849     // clean.  Some of them require two CSELs to implement.  As is in this case,
2850     // we emit the first CSEL and then emit a second using the output of the
2851     // first as the RHS.  We're effectively OR'ing the two CC's together.
2852
2853     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
2854     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2855     SDValue CS1 = DAG.getNode(ARM64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
2856
2857     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
2858     return DAG.getNode(ARM64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
2859   }
2860 }
2861
2862 /// A SELECT_CC operation is really some kind of max or min if both values being
2863 /// compared are, in some sense, equal to the results in either case. However,
2864 /// it is permissible to compare f32 values and produce directly extended f64
2865 /// values.
2866 ///
2867 /// Extending the comparison operands would also be allowed, but is less likely
2868 /// to happen in practice since their use is right here. Note that truncate
2869 /// operations would *not* be semantically equivalent.
2870 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
2871   if (Cmp == Result)
2872     return true;
2873
2874   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
2875   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
2876   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
2877       Result.getValueType() == MVT::f64) {
2878     bool Lossy;
2879     APFloat CmpVal = CCmp->getValueAPF();
2880     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
2881     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
2882   }
2883
2884   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
2885 }
2886
2887 SDValue ARM64TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2888   SDValue CC = Op->getOperand(0);
2889   SDValue TVal = Op->getOperand(1);
2890   SDValue FVal = Op->getOperand(2);
2891   SDLoc DL(Op);
2892
2893   unsigned Opc = CC.getOpcode();
2894   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
2895   // instruction.
2896   if (CC.getResNo() == 1 &&
2897       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
2898        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
2899     // Only lower legal XALUO ops.
2900     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
2901       return SDValue();
2902
2903     ARM64CC::CondCode OFCC;
2904     SDValue Value, Overflow;
2905     std::tie(Value, Overflow) = getARM64XALUOOp(OFCC, CC.getValue(0), DAG);
2906     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
2907
2908     return DAG.getNode(ARM64ISD::CSEL, DL, Op.getValueType(), TVal, FVal, CCVal,
2909                        Overflow);
2910   }
2911
2912   if (CC.getOpcode() == ISD::SETCC)
2913     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
2914                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
2915   else
2916     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
2917                            FVal, ISD::SETNE);
2918 }
2919
2920 SDValue ARM64TargetLowering::LowerSELECT_CC(SDValue Op,
2921                                             SelectionDAG &DAG) const {
2922   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2923   SDValue LHS = Op.getOperand(0);
2924   SDValue RHS = Op.getOperand(1);
2925   SDValue TVal = Op.getOperand(2);
2926   SDValue FVal = Op.getOperand(3);
2927   SDLoc dl(Op);
2928
2929   // Handle f128 first, because it will result in a comparison of some RTLIB
2930   // call result against zero.
2931   if (LHS.getValueType() == MVT::f128) {
2932     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2933
2934     // If softenSetCCOperands returned a scalar, we need to compare the result
2935     // against zero to select between true and false values.
2936     if (!RHS.getNode()) {
2937       RHS = DAG.getConstant(0, LHS.getValueType());
2938       CC = ISD::SETNE;
2939     }
2940   }
2941
2942   // Handle integers first.
2943   if (LHS.getValueType().isInteger()) {
2944     assert((LHS.getValueType() == RHS.getValueType()) &&
2945            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
2946
2947     unsigned Opcode = ARM64ISD::CSEL;
2948
2949     // If both the TVal and the FVal are constants, see if we can swap them in
2950     // order to for a CSINV or CSINC out of them.
2951     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
2952     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
2953
2954     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
2955       std::swap(TVal, FVal);
2956       std::swap(CTVal, CFVal);
2957       CC = ISD::getSetCCInverse(CC, true);
2958     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
2959       std::swap(TVal, FVal);
2960       std::swap(CTVal, CFVal);
2961       CC = ISD::getSetCCInverse(CC, true);
2962     } else if (TVal.getOpcode() == ISD::XOR) {
2963       // If TVal is a NOT we want to swap TVal and FVal so that we can match
2964       // with a CSINV rather than a CSEL.
2965       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
2966
2967       if (CVal && CVal->isAllOnesValue()) {
2968         std::swap(TVal, FVal);
2969         std::swap(CTVal, CFVal);
2970         CC = ISD::getSetCCInverse(CC, true);
2971       }
2972     } else if (TVal.getOpcode() == ISD::SUB) {
2973       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
2974       // that we can match with a CSNEG rather than a CSEL.
2975       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
2976
2977       if (CVal && CVal->isNullValue()) {
2978         std::swap(TVal, FVal);
2979         std::swap(CTVal, CFVal);
2980         CC = ISD::getSetCCInverse(CC, true);
2981       }
2982     } else if (CTVal && CFVal) {
2983       const int64_t TrueVal = CTVal->getSExtValue();
2984       const int64_t FalseVal = CFVal->getSExtValue();
2985       bool Swap = false;
2986
2987       // If both TVal and FVal are constants, see if FVal is the
2988       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
2989       // instead of a CSEL in that case.
2990       if (TrueVal == ~FalseVal) {
2991         Opcode = ARM64ISD::CSINV;
2992       } else if (TrueVal == -FalseVal) {
2993         Opcode = ARM64ISD::CSNEG;
2994       } else if (TVal.getValueType() == MVT::i32) {
2995         // If our operands are only 32-bit wide, make sure we use 32-bit
2996         // arithmetic for the check whether we can use CSINC. This ensures that
2997         // the addition in the check will wrap around properly in case there is
2998         // an overflow (which would not be the case if we do the check with
2999         // 64-bit arithmetic).
3000         const uint32_t TrueVal32 = CTVal->getZExtValue();
3001         const uint32_t FalseVal32 = CFVal->getZExtValue();
3002
3003         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3004           Opcode = ARM64ISD::CSINC;
3005
3006           if (TrueVal32 > FalseVal32) {
3007             Swap = true;
3008           }
3009         }
3010         // 64-bit check whether we can use CSINC.
3011       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3012         Opcode = ARM64ISD::CSINC;
3013
3014         if (TrueVal > FalseVal) {
3015           Swap = true;
3016         }
3017       }
3018
3019       // Swap TVal and FVal if necessary.
3020       if (Swap) {
3021         std::swap(TVal, FVal);
3022         std::swap(CTVal, CFVal);
3023         CC = ISD::getSetCCInverse(CC, true);
3024       }
3025
3026       if (Opcode != ARM64ISD::CSEL) {
3027         // Drop FVal since we can get its value by simply inverting/negating
3028         // TVal.
3029         FVal = TVal;
3030       }
3031     }
3032
3033     SDValue CCVal;
3034     SDValue Cmp = getARM64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3035
3036     EVT VT = Op.getValueType();
3037     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3038   }
3039
3040   // Now we know we're dealing with FP values.
3041   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3042   assert(LHS.getValueType() == RHS.getValueType());
3043   EVT VT = Op.getValueType();
3044
3045   // Try to match this select into a max/min operation, which have dedicated
3046   // opcode in the instruction set.
3047   // NOTE: This is not correct in the presence of NaNs, so we only enable this
3048   // in no-NaNs mode.
3049   if (getTargetMachine().Options.NoNaNsFPMath) {
3050     if (selectCCOpsAreFMaxCompatible(LHS, FVal) &&
3051         selectCCOpsAreFMaxCompatible(RHS, TVal)) {
3052       CC = ISD::getSetCCSwappedOperands(CC);
3053       std::swap(TVal, FVal);
3054     }
3055
3056     if (selectCCOpsAreFMaxCompatible(LHS, TVal) &&
3057         selectCCOpsAreFMaxCompatible(RHS, FVal)) {
3058       switch (CC) {
3059       default:
3060         break;
3061       case ISD::SETGT:
3062       case ISD::SETGE:
3063       case ISD::SETUGT:
3064       case ISD::SETUGE:
3065       case ISD::SETOGT:
3066       case ISD::SETOGE:
3067         return DAG.getNode(ARM64ISD::FMAX, dl, VT, TVal, FVal);
3068         break;
3069       case ISD::SETLT:
3070       case ISD::SETLE:
3071       case ISD::SETULT:
3072       case ISD::SETULE:
3073       case ISD::SETOLT:
3074       case ISD::SETOLE:
3075         return DAG.getNode(ARM64ISD::FMIN, dl, VT, TVal, FVal);
3076         break;
3077       }
3078     }
3079   }
3080
3081   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3082   // and do the comparison.
3083   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3084
3085   // Unfortunately, the mapping of LLVM FP CC's onto ARM64 CC's isn't totally
3086   // clean.  Some of them require two CSELs to implement.
3087   ARM64CC::CondCode CC1, CC2;
3088   changeFPCCToARM64CC(CC, CC1, CC2);
3089   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3090   SDValue CS1 = DAG.getNode(ARM64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3091
3092   // If we need a second CSEL, emit it, using the output of the first as the
3093   // RHS.  We're effectively OR'ing the two CC's together.
3094   if (CC2 != ARM64CC::AL) {
3095     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3096     return DAG.getNode(ARM64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3097   }
3098
3099   // Otherwise, return the output of the first CSEL.
3100   return CS1;
3101 }
3102
3103 SDValue ARM64TargetLowering::LowerJumpTable(SDValue Op,
3104                                             SelectionDAG &DAG) const {
3105   // Jump table entries as PC relative offsets. No additional tweaking
3106   // is necessary here. Just get the address of the jump table.
3107   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3108   EVT PtrVT = getPointerTy();
3109   SDLoc DL(Op);
3110
3111   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3112       !Subtarget->isTargetMachO()) {
3113     const unsigned char MO_NC = ARM64II::MO_NC;
3114     return DAG.getNode(
3115         ARM64ISD::WrapperLarge, DL, PtrVT,
3116         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, ARM64II::MO_G3),
3117         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, ARM64II::MO_G2 | MO_NC),
3118         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, ARM64II::MO_G1 | MO_NC),
3119         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, ARM64II::MO_G0 | MO_NC));
3120   }
3121
3122   SDValue Hi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, ARM64II::MO_PAGE);
3123   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3124                                       ARM64II::MO_PAGEOFF | ARM64II::MO_NC);
3125   SDValue ADRP = DAG.getNode(ARM64ISD::ADRP, DL, PtrVT, Hi);
3126   return DAG.getNode(ARM64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3127 }
3128
3129 SDValue ARM64TargetLowering::LowerConstantPool(SDValue Op,
3130                                                SelectionDAG &DAG) const {
3131   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3132   EVT PtrVT = getPointerTy();
3133   SDLoc DL(Op);
3134
3135   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3136     // Use the GOT for the large code model on iOS.
3137     if (Subtarget->isTargetMachO()) {
3138       SDValue GotAddr = DAG.getTargetConstantPool(
3139           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3140           ARM64II::MO_GOT);
3141       return DAG.getNode(ARM64ISD::LOADgot, DL, PtrVT, GotAddr);
3142     }
3143
3144     const unsigned char MO_NC = ARM64II::MO_NC;
3145     return DAG.getNode(
3146         ARM64ISD::WrapperLarge, DL, PtrVT,
3147         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3148                                   CP->getOffset(), ARM64II::MO_G3),
3149         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3150                                   CP->getOffset(), ARM64II::MO_G2 | MO_NC),
3151         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3152                                   CP->getOffset(), ARM64II::MO_G1 | MO_NC),
3153         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3154                                   CP->getOffset(), ARM64II::MO_G0 | MO_NC));
3155   } else {
3156     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3157     // ELF, the only valid one on Darwin.
3158     SDValue Hi =
3159         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3160                                   CP->getOffset(), ARM64II::MO_PAGE);
3161     SDValue Lo = DAG.getTargetConstantPool(
3162         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3163         ARM64II::MO_PAGEOFF | ARM64II::MO_NC);
3164
3165     SDValue ADRP = DAG.getNode(ARM64ISD::ADRP, DL, PtrVT, Hi);
3166     return DAG.getNode(ARM64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3167   }
3168 }
3169
3170 SDValue ARM64TargetLowering::LowerBlockAddress(SDValue Op,
3171                                                SelectionDAG &DAG) const {
3172   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3173   EVT PtrVT = getPointerTy();
3174   SDLoc DL(Op);
3175   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3176       !Subtarget->isTargetMachO()) {
3177     const unsigned char MO_NC = ARM64II::MO_NC;
3178     return DAG.getNode(
3179         ARM64ISD::WrapperLarge, DL, PtrVT,
3180         DAG.getTargetBlockAddress(BA, PtrVT, 0, ARM64II::MO_G3),
3181         DAG.getTargetBlockAddress(BA, PtrVT, 0, ARM64II::MO_G2 | MO_NC),
3182         DAG.getTargetBlockAddress(BA, PtrVT, 0, ARM64II::MO_G1 | MO_NC),
3183         DAG.getTargetBlockAddress(BA, PtrVT, 0, ARM64II::MO_G0 | MO_NC));
3184   } else {
3185     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, ARM64II::MO_PAGE);
3186     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, ARM64II::MO_PAGEOFF |
3187                                                              ARM64II::MO_NC);
3188     SDValue ADRP = DAG.getNode(ARM64ISD::ADRP, DL, PtrVT, Hi);
3189     return DAG.getNode(ARM64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3190   }
3191 }
3192
3193 SDValue ARM64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3194                                                  SelectionDAG &DAG) const {
3195   ARM64FunctionInfo *FuncInfo =
3196       DAG.getMachineFunction().getInfo<ARM64FunctionInfo>();
3197
3198   SDLoc DL(Op);
3199   SDValue FR =
3200       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3201   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3202   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3203                       MachinePointerInfo(SV), false, false, 0);
3204 }
3205
3206 SDValue ARM64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3207                                                 SelectionDAG &DAG) const {
3208   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3209   // Standard, section B.3.
3210   MachineFunction &MF = DAG.getMachineFunction();
3211   ARM64FunctionInfo *FuncInfo = MF.getInfo<ARM64FunctionInfo>();
3212   SDLoc DL(Op);
3213
3214   SDValue Chain = Op.getOperand(0);
3215   SDValue VAList = Op.getOperand(1);
3216   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3217   SmallVector<SDValue, 4> MemOps;
3218
3219   // void *__stack at offset 0
3220   SDValue Stack =
3221       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3222   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3223                                 MachinePointerInfo(SV), false, false, 8));
3224
3225   // void *__gr_top at offset 8
3226   int GPRSize = FuncInfo->getVarArgsGPRSize();
3227   if (GPRSize > 0) {
3228     SDValue GRTop, GRTopAddr;
3229
3230     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3231                             DAG.getConstant(8, getPointerTy()));
3232
3233     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3234     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3235                         DAG.getConstant(GPRSize, getPointerTy()));
3236
3237     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3238                                   MachinePointerInfo(SV, 8), false, false, 8));
3239   }
3240
3241   // void *__vr_top at offset 16
3242   int FPRSize = FuncInfo->getVarArgsFPRSize();
3243   if (FPRSize > 0) {
3244     SDValue VRTop, VRTopAddr;
3245     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3246                             DAG.getConstant(16, getPointerTy()));
3247
3248     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3249     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3250                         DAG.getConstant(FPRSize, getPointerTy()));
3251
3252     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3253                                   MachinePointerInfo(SV, 16), false, false, 8));
3254   }
3255
3256   // int __gr_offs at offset 24
3257   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3258                                    DAG.getConstant(24, getPointerTy()));
3259   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3260                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3261                                 false, 4));
3262
3263   // int __vr_offs at offset 28
3264   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3265                                    DAG.getConstant(28, getPointerTy()));
3266   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3267                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3268                                 false, 4));
3269
3270   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3271 }
3272
3273 SDValue ARM64TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
3274   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3275                                      : LowerAAPCS_VASTART(Op, DAG);
3276 }
3277
3278 SDValue ARM64TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
3279   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3280   // pointer.
3281   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3282   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3283   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3284
3285   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3286                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3287                        8, false, false, MachinePointerInfo(DestSV),
3288                        MachinePointerInfo(SrcSV));
3289 }
3290
3291 SDValue ARM64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3292   assert(Subtarget->isTargetDarwin() &&
3293          "automatic va_arg instruction only works on Darwin");
3294
3295   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3296   EVT VT = Op.getValueType();
3297   SDLoc DL(Op);
3298   SDValue Chain = Op.getOperand(0);
3299   SDValue Addr = Op.getOperand(1);
3300   unsigned Align = Op.getConstantOperandVal(3);
3301
3302   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3303                                MachinePointerInfo(V), false, false, false, 0);
3304   Chain = VAList.getValue(1);
3305
3306   if (Align > 8) {
3307     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3308     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3309                          DAG.getConstant(Align - 1, getPointerTy()));
3310     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3311                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3312   }
3313
3314   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3315   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3316
3317   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3318   // up to 64 bits.  At the very least, we have to increase the striding of the
3319   // vaargs list to match this, and for FP values we need to introduce
3320   // FP_ROUND nodes as well.
3321   if (VT.isInteger() && !VT.isVector())
3322     ArgSize = 8;
3323   bool NeedFPTrunc = false;
3324   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3325     ArgSize = 8;
3326     NeedFPTrunc = true;
3327   }
3328
3329   // Increment the pointer, VAList, to the next vaarg
3330   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3331                                DAG.getConstant(ArgSize, getPointerTy()));
3332   // Store the incremented VAList to the legalized pointer
3333   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3334                                  false, false, 0);
3335
3336   // Load the actual argument out of the pointer VAList
3337   if (NeedFPTrunc) {
3338     // Load the value as an f64.
3339     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3340                                  MachinePointerInfo(), false, false, false, 0);
3341     // Round the value down to an f32.
3342     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3343                                    DAG.getIntPtrConstant(1));
3344     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3345     // Merge the rounded value with the chain output of the load.
3346     return DAG.getMergeValues(Ops, DL);
3347   }
3348
3349   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3350                      false, false, 0);
3351 }
3352
3353 SDValue ARM64TargetLowering::LowerFRAMEADDR(SDValue Op,
3354                                             SelectionDAG &DAG) const {
3355   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3356   MFI->setFrameAddressIsTaken(true);
3357
3358   EVT VT = Op.getValueType();
3359   SDLoc DL(Op);
3360   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3361   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), DL, ARM64::FP, VT);
3362   while (Depth--)
3363     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
3364                             MachinePointerInfo(), false, false, false, 0);
3365   return FrameAddr;
3366 }
3367
3368 SDValue ARM64TargetLowering::LowerRETURNADDR(SDValue Op,
3369                                              SelectionDAG &DAG) const {
3370   MachineFunction &MF = DAG.getMachineFunction();
3371   MachineFrameInfo *MFI = MF.getFrameInfo();
3372   MFI->setReturnAddressIsTaken(true);
3373
3374   EVT VT = Op.getValueType();
3375   SDLoc DL(Op);
3376   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3377   if (Depth) {
3378     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3379     SDValue Offset = DAG.getConstant(8, getPointerTy());
3380     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
3381                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
3382                        MachinePointerInfo(), false, false, false, 0);
3383   }
3384
3385   // Return LR, which contains the return address. Mark it an implicit live-in.
3386   unsigned Reg = MF.addLiveIn(ARM64::LR, &ARM64::GPR64RegClass);
3387   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
3388 }
3389
3390 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3391 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3392 SDValue ARM64TargetLowering::LowerShiftRightParts(SDValue Op,
3393                                                   SelectionDAG &DAG) const {
3394   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3395   EVT VT = Op.getValueType();
3396   unsigned VTBits = VT.getSizeInBits();
3397   SDLoc dl(Op);
3398   SDValue ShOpLo = Op.getOperand(0);
3399   SDValue ShOpHi = Op.getOperand(1);
3400   SDValue ShAmt = Op.getOperand(2);
3401   SDValue ARMcc;
3402   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3403
3404   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3405
3406   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3407                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3408   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3409   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3410                                    DAG.getConstant(VTBits, MVT::i64));
3411   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3412
3413   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3414                                ISD::SETGE, dl, DAG);
3415   SDValue CCVal = DAG.getConstant(ARM64CC::GE, MVT::i32);
3416
3417   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3418   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3419   SDValue Lo =
3420       DAG.getNode(ARM64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3421
3422   // ARM64 shifts larger than the register width are wrapped rather than
3423   // clamped, so we can't just emit "hi >> x".
3424   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3425   SDValue TrueValHi = Opc == ISD::SRA
3426                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
3427                                         DAG.getConstant(VTBits - 1, MVT::i64))
3428                           : DAG.getConstant(0, VT);
3429   SDValue Hi =
3430       DAG.getNode(ARM64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
3431
3432   SDValue Ops[2] = { Lo, Hi };
3433   return DAG.getMergeValues(Ops, dl);
3434 }
3435
3436 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3437 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3438 SDValue ARM64TargetLowering::LowerShiftLeftParts(SDValue Op,
3439                                                  SelectionDAG &DAG) const {
3440   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3441   EVT VT = Op.getValueType();
3442   unsigned VTBits = VT.getSizeInBits();
3443   SDLoc dl(Op);
3444   SDValue ShOpLo = Op.getOperand(0);
3445   SDValue ShOpHi = Op.getOperand(1);
3446   SDValue ShAmt = Op.getOperand(2);
3447   SDValue ARMcc;
3448
3449   assert(Op.getOpcode() == ISD::SHL_PARTS);
3450   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3451                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3452   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3453   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3454                                    DAG.getConstant(VTBits, MVT::i64));
3455   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3456   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3457
3458   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3459
3460   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3461                                ISD::SETGE, dl, DAG);
3462   SDValue CCVal = DAG.getConstant(ARM64CC::GE, MVT::i32);
3463   SDValue Hi = DAG.getNode(ARM64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
3464
3465   // ARM64 shifts of larger than register sizes are wrapped rather than clamped,
3466   // so we can't just emit "lo << a" if a is too big.
3467   SDValue TrueValLo = DAG.getConstant(0, VT);
3468   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3469   SDValue Lo =
3470       DAG.getNode(ARM64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3471
3472   SDValue Ops[2] = { Lo, Hi };
3473   return DAG.getMergeValues(Ops, dl);
3474 }
3475
3476 bool
3477 ARM64TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
3478   // The ARM64 target doesn't support folding offsets into global addresses.
3479   return false;
3480 }
3481
3482 bool ARM64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3483   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
3484   // FIXME: We should be able to handle f128 as well with a clever lowering.
3485   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
3486     return true;
3487
3488   if (VT == MVT::f64)
3489     return ARM64_AM::getFP64Imm(Imm) != -1;
3490   else if (VT == MVT::f32)
3491     return ARM64_AM::getFP32Imm(Imm) != -1;
3492   return false;
3493 }
3494
3495 //===----------------------------------------------------------------------===//
3496 //                          ARM64 Optimization Hooks
3497 //===----------------------------------------------------------------------===//
3498
3499 //===----------------------------------------------------------------------===//
3500 //                          ARM64 Inline Assembly Support
3501 //===----------------------------------------------------------------------===//
3502
3503 // Table of Constraints
3504 // TODO: This is the current set of constraints supported by ARM for the
3505 // compiler, not all of them may make sense, e.g. S may be difficult to support.
3506 //
3507 // r - A general register
3508 // w - An FP/SIMD register of some size in the range v0-v31
3509 // x - An FP/SIMD register of some size in the range v0-v15
3510 // I - Constant that can be used with an ADD instruction
3511 // J - Constant that can be used with a SUB instruction
3512 // K - Constant that can be used with a 32-bit logical instruction
3513 // L - Constant that can be used with a 64-bit logical instruction
3514 // M - Constant that can be used as a 32-bit MOV immediate
3515 // N - Constant that can be used as a 64-bit MOV immediate
3516 // Q - A memory reference with base register and no offset
3517 // S - A symbolic address
3518 // Y - Floating point constant zero
3519 // Z - Integer constant zero
3520 //
3521 //   Note that general register operands will be output using their 64-bit x
3522 // register name, whatever the size of the variable, unless the asm operand
3523 // is prefixed by the %w modifier. Floating-point and SIMD register operands
3524 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
3525 // %q modifier.
3526
3527 /// getConstraintType - Given a constraint letter, return the type of
3528 /// constraint it is for this target.
3529 ARM64TargetLowering::ConstraintType
3530 ARM64TargetLowering::getConstraintType(const std::string &Constraint) const {
3531   if (Constraint.size() == 1) {
3532     switch (Constraint[0]) {
3533     default:
3534       break;
3535     case 'z':
3536       return C_Other;
3537     case 'x':
3538     case 'w':
3539       return C_RegisterClass;
3540     // An address with a single base register. Due to the way we
3541     // currently handle addresses it is the same as 'r'.
3542     case 'Q':
3543       return C_Memory;
3544     }
3545   }
3546   return TargetLowering::getConstraintType(Constraint);
3547 }
3548
3549 /// Examine constraint type and operand type and determine a weight value.
3550 /// This object must already have been set up with the operand type
3551 /// and the current alternative constraint selected.
3552 TargetLowering::ConstraintWeight
3553 ARM64TargetLowering::getSingleConstraintMatchWeight(
3554     AsmOperandInfo &info, const char *constraint) const {
3555   ConstraintWeight weight = CW_Invalid;
3556   Value *CallOperandVal = info.CallOperandVal;
3557   // If we don't have a value, we can't do a match,
3558   // but allow it at the lowest weight.
3559   if (!CallOperandVal)
3560     return CW_Default;
3561   Type *type = CallOperandVal->getType();
3562   // Look at the constraint type.
3563   switch (*constraint) {
3564   default:
3565     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3566     break;
3567   case 'x':
3568   case 'w':
3569     if (type->isFloatingPointTy() || type->isVectorTy())
3570       weight = CW_Register;
3571     break;
3572   case 'z':
3573     weight = CW_Constant;
3574     break;
3575   }
3576   return weight;
3577 }
3578
3579 std::pair<unsigned, const TargetRegisterClass *>
3580 ARM64TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3581                                                   MVT VT) const {
3582   if (Constraint.size() == 1) {
3583     switch (Constraint[0]) {
3584     case 'r':
3585       if (VT.getSizeInBits() == 64)
3586         return std::make_pair(0U, &ARM64::GPR64commonRegClass);
3587       return std::make_pair(0U, &ARM64::GPR32commonRegClass);
3588     case 'w':
3589       if (VT == MVT::f32)
3590         return std::make_pair(0U, &ARM64::FPR32RegClass);
3591       if (VT.getSizeInBits() == 64)
3592         return std::make_pair(0U, &ARM64::FPR64RegClass);
3593       if (VT.getSizeInBits() == 128)
3594         return std::make_pair(0U, &ARM64::FPR128RegClass);
3595       break;
3596     // The instructions that this constraint is designed for can
3597     // only take 128-bit registers so just use that regclass.
3598     case 'x':
3599       if (VT.getSizeInBits() == 128)
3600         return std::make_pair(0U, &ARM64::FPR128_loRegClass);
3601       break;
3602     }
3603   }
3604   if (StringRef("{cc}").equals_lower(Constraint))
3605     return std::make_pair(unsigned(ARM64::NZCV), &ARM64::CCRRegClass);
3606
3607   // Use the default implementation in TargetLowering to convert the register
3608   // constraint into a member of a register class.
3609   std::pair<unsigned, const TargetRegisterClass *> Res;
3610   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3611
3612   // Not found as a standard register?
3613   if (!Res.second) {
3614     unsigned Size = Constraint.size();
3615     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
3616         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
3617       const std::string Reg =
3618           std::string(&Constraint[2], &Constraint[Size - 1]);
3619       int RegNo = atoi(Reg.c_str());
3620       if (RegNo >= 0 && RegNo <= 31) {
3621         // v0 - v31 are aliases of q0 - q31.
3622         // By default we'll emit v0-v31 for this unless there's a modifier where
3623         // we'll emit the correct register as well.
3624         Res.first = ARM64::FPR128RegClass.getRegister(RegNo);
3625         Res.second = &ARM64::FPR128RegClass;
3626       }
3627     }
3628   }
3629
3630   return Res;
3631 }
3632
3633 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3634 /// vector.  If it is invalid, don't add anything to Ops.
3635 void ARM64TargetLowering::LowerAsmOperandForConstraint(
3636     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
3637     SelectionDAG &DAG) const {
3638   SDValue Result;
3639
3640   // Currently only support length 1 constraints.
3641   if (Constraint.length() != 1)
3642     return;
3643
3644   char ConstraintLetter = Constraint[0];
3645   switch (ConstraintLetter) {
3646   default:
3647     break;
3648
3649   // This set of constraints deal with valid constants for various instructions.
3650   // Validate and return a target constant for them if we can.
3651   case 'z': {
3652     // 'z' maps to xzr or wzr so it needs an input of 0.
3653     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3654     if (!C || C->getZExtValue() != 0)
3655       return;
3656
3657     if (Op.getValueType() == MVT::i64)
3658       Result = DAG.getRegister(ARM64::XZR, MVT::i64);
3659     else
3660       Result = DAG.getRegister(ARM64::WZR, MVT::i32);
3661     break;
3662   }
3663
3664   case 'I':
3665   case 'J':
3666   case 'K':
3667   case 'L':
3668   case 'M':
3669   case 'N':
3670     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3671     if (!C)
3672       return;
3673
3674     // Grab the value and do some validation.
3675     uint64_t CVal = C->getZExtValue();
3676     switch (ConstraintLetter) {
3677     // The I constraint applies only to simple ADD or SUB immediate operands:
3678     // i.e. 0 to 4095 with optional shift by 12
3679     // The J constraint applies only to ADD or SUB immediates that would be
3680     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
3681     // instruction [or vice versa], in other words -1 to -4095 with optional
3682     // left shift by 12.
3683     case 'I':
3684       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
3685         break;
3686       return;
3687     case 'J': {
3688       uint64_t NVal = -C->getSExtValue();
3689       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal))
3690         break;
3691       return;
3692     }
3693     // The K and L constraints apply *only* to logical immediates, including
3694     // what used to be the MOVI alias for ORR (though the MOVI alias has now
3695     // been removed and MOV should be used). So these constraints have to
3696     // distinguish between bit patterns that are valid 32-bit or 64-bit
3697     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
3698     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
3699     // versa.
3700     case 'K':
3701       if (ARM64_AM::isLogicalImmediate(CVal, 32))
3702         break;
3703       return;
3704     case 'L':
3705       if (ARM64_AM::isLogicalImmediate(CVal, 64))
3706         break;
3707       return;
3708     // The M and N constraints are a superset of K and L respectively, for use
3709     // with the MOV (immediate) alias. As well as the logical immediates they
3710     // also match 32 or 64-bit immediates that can be loaded either using a
3711     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
3712     // (M) or 64-bit 0x1234000000000000 (N) etc.
3713     // As a note some of this code is liberally stolen from the asm parser.
3714     case 'M': {
3715       if (!isUInt<32>(CVal))
3716         return;
3717       if (ARM64_AM::isLogicalImmediate(CVal, 32))
3718         break;
3719       if ((CVal & 0xFFFF) == CVal)
3720         break;
3721       if ((CVal & 0xFFFF0000ULL) == CVal)
3722         break;
3723       uint64_t NCVal = ~(uint32_t)CVal;
3724       if ((NCVal & 0xFFFFULL) == NCVal)
3725         break;
3726       if ((NCVal & 0xFFFF0000ULL) == NCVal)
3727         break;
3728       return;
3729     }
3730     case 'N': {
3731       if (ARM64_AM::isLogicalImmediate(CVal, 64))
3732         break;
3733       if ((CVal & 0xFFFFULL) == CVal)
3734         break;
3735       if ((CVal & 0xFFFF0000ULL) == CVal)
3736         break;
3737       if ((CVal & 0xFFFF00000000ULL) == CVal)
3738         break;
3739       if ((CVal & 0xFFFF000000000000ULL) == CVal)
3740         break;
3741       uint64_t NCVal = ~CVal;
3742       if ((NCVal & 0xFFFFULL) == NCVal)
3743         break;
3744       if ((NCVal & 0xFFFF0000ULL) == NCVal)
3745         break;
3746       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
3747         break;
3748       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
3749         break;
3750       return;
3751     }
3752     default:
3753       return;
3754     }
3755
3756     // All assembler immediates are 64-bit integers.
3757     Result = DAG.getTargetConstant(CVal, MVT::i64);
3758     break;
3759   }
3760
3761   if (Result.getNode()) {
3762     Ops.push_back(Result);
3763     return;
3764   }
3765
3766   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
3767 }
3768
3769 //===----------------------------------------------------------------------===//
3770 //                     ARM64 Advanced SIMD Support
3771 //===----------------------------------------------------------------------===//
3772
3773 /// WidenVector - Given a value in the V64 register class, produce the
3774 /// equivalent value in the V128 register class.
3775 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
3776   EVT VT = V64Reg.getValueType();
3777   unsigned NarrowSize = VT.getVectorNumElements();
3778   MVT EltTy = VT.getVectorElementType().getSimpleVT();
3779   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
3780   SDLoc DL(V64Reg);
3781
3782   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
3783                      V64Reg, DAG.getConstant(0, MVT::i32));
3784 }
3785
3786 /// getExtFactor - Determine the adjustment factor for the position when
3787 /// generating an "extract from vector registers" instruction.
3788 static unsigned getExtFactor(SDValue &V) {
3789   EVT EltType = V.getValueType().getVectorElementType();
3790   return EltType.getSizeInBits() / 8;
3791 }
3792
3793 /// NarrowVector - Given a value in the V128 register class, produce the
3794 /// equivalent value in the V64 register class.
3795 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
3796   EVT VT = V128Reg.getValueType();
3797   unsigned WideSize = VT.getVectorNumElements();
3798   MVT EltTy = VT.getVectorElementType().getSimpleVT();
3799   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
3800   SDLoc DL(V128Reg);
3801
3802   return DAG.getTargetExtractSubreg(ARM64::dsub, DL, NarrowTy, V128Reg);
3803 }
3804
3805 // Gather data to see if the operation can be modelled as a
3806 // shuffle in combination with VEXTs.
3807 SDValue ARM64TargetLowering::ReconstructShuffle(SDValue Op,
3808                                                 SelectionDAG &DAG) const {
3809   SDLoc dl(Op);
3810   EVT VT = Op.getValueType();
3811   unsigned NumElts = VT.getVectorNumElements();
3812
3813   SmallVector<SDValue, 2> SourceVecs;
3814   SmallVector<unsigned, 2> MinElts;
3815   SmallVector<unsigned, 2> MaxElts;
3816
3817   for (unsigned i = 0; i < NumElts; ++i) {
3818     SDValue V = Op.getOperand(i);
3819     if (V.getOpcode() == ISD::UNDEF)
3820       continue;
3821     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
3822       // A shuffle can only come from building a vector from various
3823       // elements of other vectors.
3824       return SDValue();
3825     }
3826
3827     // Record this extraction against the appropriate vector if possible...
3828     SDValue SourceVec = V.getOperand(0);
3829     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
3830     bool FoundSource = false;
3831     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
3832       if (SourceVecs[j] == SourceVec) {
3833         if (MinElts[j] > EltNo)
3834           MinElts[j] = EltNo;
3835         if (MaxElts[j] < EltNo)
3836           MaxElts[j] = EltNo;
3837         FoundSource = true;
3838         break;
3839       }
3840     }
3841
3842     // Or record a new source if not...
3843     if (!FoundSource) {
3844       SourceVecs.push_back(SourceVec);
3845       MinElts.push_back(EltNo);
3846       MaxElts.push_back(EltNo);
3847     }
3848   }
3849
3850   // Currently only do something sane when at most two source vectors
3851   // involved.
3852   if (SourceVecs.size() > 2)
3853     return SDValue();
3854
3855   SDValue ShuffleSrcs[2] = { DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
3856   int VEXTOffsets[2] = { 0, 0 };
3857
3858   // This loop extracts the usage patterns of the source vectors
3859   // and prepares appropriate SDValues for a shuffle if possible.
3860   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
3861     if (SourceVecs[i].getValueType() == VT) {
3862       // No VEXT necessary
3863       ShuffleSrcs[i] = SourceVecs[i];
3864       VEXTOffsets[i] = 0;
3865       continue;
3866     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
3867       // We can pad out the smaller vector for free, so if it's part of a
3868       // shuffle...
3869       ShuffleSrcs[i] = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, SourceVecs[i],
3870                                    DAG.getUNDEF(SourceVecs[i].getValueType()));
3871       continue;
3872     }
3873
3874     // Don't attempt to extract subvectors from BUILD_VECTOR sources
3875     // that expand or trunc the original value.
3876     // TODO: We can try to bitcast and ANY_EXTEND the result but
3877     // we need to consider the cost of vector ANY_EXTEND, and the
3878     // legality of all the types.
3879     if (SourceVecs[i].getValueType().getVectorElementType() !=
3880         VT.getVectorElementType())
3881       return SDValue();
3882
3883     // Since only 64-bit and 128-bit vectors are legal on ARM and
3884     // we've eliminated the other cases...
3885     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2 * NumElts &&
3886            "unexpected vector sizes in ReconstructShuffle");
3887
3888     if (MaxElts[i] - MinElts[i] >= NumElts) {
3889       // Span too large for a VEXT to cope
3890       return SDValue();
3891     }
3892
3893     if (MinElts[i] >= NumElts) {
3894       // The extraction can just take the second half
3895       VEXTOffsets[i] = NumElts;
3896       ShuffleSrcs[i] =
3897           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, SourceVecs[i],
3898                       DAG.getIntPtrConstant(NumElts));
3899     } else if (MaxElts[i] < NumElts) {
3900       // The extraction can just take the first half
3901       VEXTOffsets[i] = 0;
3902       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3903                                    SourceVecs[i], DAG.getIntPtrConstant(0));
3904     } else {
3905       // An actual VEXT is needed
3906       VEXTOffsets[i] = MinElts[i];
3907       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
3908                                      SourceVecs[i], DAG.getIntPtrConstant(0));
3909       SDValue VEXTSrc2 =
3910           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, SourceVecs[i],
3911                       DAG.getIntPtrConstant(NumElts));
3912       unsigned Imm = VEXTOffsets[i] * getExtFactor(VEXTSrc1);
3913       ShuffleSrcs[i] = DAG.getNode(ARM64ISD::EXT, dl, VT, VEXTSrc1, VEXTSrc2,
3914                                    DAG.getConstant(Imm, MVT::i32));
3915     }
3916   }
3917
3918   SmallVector<int, 8> Mask;
3919
3920   for (unsigned i = 0; i < NumElts; ++i) {
3921     SDValue Entry = Op.getOperand(i);
3922     if (Entry.getOpcode() == ISD::UNDEF) {
3923       Mask.push_back(-1);
3924       continue;
3925     }
3926
3927     SDValue ExtractVec = Entry.getOperand(0);
3928     int ExtractElt =
3929         cast<ConstantSDNode>(Op.getOperand(i).getOperand(1))->getSExtValue();
3930     if (ExtractVec == SourceVecs[0]) {
3931       Mask.push_back(ExtractElt - VEXTOffsets[0]);
3932     } else {
3933       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
3934     }
3935   }
3936
3937   // Final check before we try to produce nonsense...
3938   if (isShuffleMaskLegal(Mask, VT))
3939     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
3940                                 &Mask[0]);
3941
3942   return SDValue();
3943 }
3944
3945 // check if an EXT instruction can handle the shuffle mask when the
3946 // vector sources of the shuffle are the same.
3947 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
3948   unsigned NumElts = VT.getVectorNumElements();
3949
3950   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3951   if (M[0] < 0)
3952     return false;
3953
3954   Imm = M[0];
3955
3956   // If this is a VEXT shuffle, the immediate value is the index of the first
3957   // element.  The other shuffle indices must be the successive elements after
3958   // the first one.
3959   unsigned ExpectedElt = Imm;
3960   for (unsigned i = 1; i < NumElts; ++i) {
3961     // Increment the expected index.  If it wraps around, just follow it
3962     // back to index zero and keep going.
3963     ++ExpectedElt;
3964     if (ExpectedElt == NumElts)
3965       ExpectedElt = 0;
3966
3967     if (M[i] < 0)
3968       continue; // ignore UNDEF indices
3969     if (ExpectedElt != static_cast<unsigned>(M[i]))
3970       return false;
3971   }
3972
3973   return true;
3974 }
3975
3976 // check if an EXT instruction can handle the shuffle mask when the
3977 // vector sources of the shuffle are different.
3978 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
3979                       unsigned &Imm) {
3980   // Look for the first non-undef element.
3981   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
3982       [](int Elt) {return Elt >= 0;});
3983
3984   // Benefit form APInt to handle overflow when calculating expected element.
3985   unsigned NumElts = VT.getVectorNumElements();
3986   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
3987   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
3988   // The following shuffle indices must be the successive elements after the
3989   // first real element.
3990   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
3991       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
3992   if (FirstWrongElt != M.end())
3993     return false;
3994
3995   // The index of an EXT is the first element if it is not UNDEF.
3996   // Watch out for the beginning UNDEFs. The EXT index should be the expected
3997   // value of the first element.
3998   // E.g. <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
3999   //      <-1, -1, 0, 1, ...> is treated as <IDX, IDX+1, 0, 1, ...>. IDX is
4000   // equal to the ExpectedElt.
4001   Imm = (M[0] >= 0) ? static_cast<unsigned>(M[0]) : ExpectedElt.getZExtValue();
4002
4003   // If no beginning UNDEFs, do swap when M[0] >= NumElts.
4004   if (M[0] >= 0 && Imm >= NumElts) {
4005     ReverseEXT = true;
4006     Imm -= NumElts;
4007   } else if (M[0] < 0) {
4008     // Only do swap when beginning UNDEFs more than the first real element,
4009     if (*FirstRealElt < FirstRealElt - M.begin())
4010       ReverseEXT = true;
4011     if (Imm >= NumElts)
4012       Imm -= NumElts;
4013   }
4014
4015   return true;
4016 }
4017
4018 /// isREVMask - Check if a vector shuffle corresponds to a REV
4019 /// instruction with the specified blocksize.  (The order of the elements
4020 /// within each block of the vector is reversed.)
4021 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4022   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4023          "Only possible block sizes for REV are: 16, 32, 64");
4024
4025   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4026   if (EltSz == 64)
4027     return false;
4028
4029   unsigned NumElts = VT.getVectorNumElements();
4030   unsigned BlockElts = M[0] + 1;
4031   // If the first shuffle index is UNDEF, be optimistic.
4032   if (M[0] < 0)
4033     BlockElts = BlockSize / EltSz;
4034
4035   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4036     return false;
4037
4038   for (unsigned i = 0; i < NumElts; ++i) {
4039     if (M[i] < 0)
4040       continue; // ignore UNDEF indices
4041     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4042       return false;
4043   }
4044
4045   return true;
4046 }
4047
4048 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4049   unsigned NumElts = VT.getVectorNumElements();
4050   WhichResult = (M[0] == 0 ? 0 : 1);
4051   unsigned Idx = WhichResult * NumElts / 2;
4052   for (unsigned i = 0; i != NumElts; i += 2) {
4053     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4054         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4055       return false;
4056     Idx += 1;
4057   }
4058
4059   return true;
4060 }
4061
4062 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4063   unsigned NumElts = VT.getVectorNumElements();
4064   WhichResult = (M[0] == 0 ? 0 : 1);
4065   for (unsigned i = 0; i != NumElts; ++i) {
4066     if (M[i] < 0)
4067       continue; // ignore UNDEF indices
4068     if ((unsigned)M[i] != 2 * i + WhichResult)
4069       return false;
4070   }
4071
4072   return true;
4073 }
4074
4075 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4076   unsigned NumElts = VT.getVectorNumElements();
4077   WhichResult = (M[0] == 0 ? 0 : 1);
4078   for (unsigned i = 0; i < NumElts; i += 2) {
4079     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4080         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4081       return false;
4082   }
4083   return true;
4084 }
4085
4086 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4087 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4088 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4089 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4090   unsigned NumElts = VT.getVectorNumElements();
4091   WhichResult = (M[0] == 0 ? 0 : 1);
4092   unsigned Idx = WhichResult * NumElts / 2;
4093   for (unsigned i = 0; i != NumElts; i += 2) {
4094     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4095         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4096       return false;
4097     Idx += 1;
4098   }
4099
4100   return true;
4101 }
4102
4103 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4104 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4105 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4106 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4107   unsigned Half = VT.getVectorNumElements() / 2;
4108   WhichResult = (M[0] == 0 ? 0 : 1);
4109   for (unsigned j = 0; j != 2; ++j) {
4110     unsigned Idx = WhichResult;
4111     for (unsigned i = 0; i != Half; ++i) {
4112       int MIdx = M[i + j * Half];
4113       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4114         return false;
4115       Idx += 2;
4116     }
4117   }
4118
4119   return true;
4120 }
4121
4122 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4123 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4124 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4125 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4126   unsigned NumElts = VT.getVectorNumElements();
4127   WhichResult = (M[0] == 0 ? 0 : 1);
4128   for (unsigned i = 0; i < NumElts; i += 2) {
4129     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4130         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4131       return false;
4132   }
4133   return true;
4134 }
4135
4136 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4137                       bool &DstIsLeft, int &Anomaly) {
4138   if (M.size() != static_cast<size_t>(NumInputElements))
4139     return false;
4140
4141   int NumLHSMatch = 0, NumRHSMatch = 0;
4142   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4143
4144   for (int i = 0; i < NumInputElements; ++i) {
4145     if (M[i] == -1) {
4146       ++NumLHSMatch;
4147       ++NumRHSMatch;
4148       continue;
4149     }
4150
4151     if (M[i] == i)
4152       ++NumLHSMatch;
4153     else
4154       LastLHSMismatch = i;
4155
4156     if (M[i] == i + NumInputElements)
4157       ++NumRHSMatch;
4158     else
4159       LastRHSMismatch = i;
4160   }
4161
4162   if (NumLHSMatch == NumInputElements - 1) {
4163     DstIsLeft = true;
4164     Anomaly = LastLHSMismatch;
4165     return true;
4166   } else if (NumRHSMatch == NumInputElements - 1) {
4167     DstIsLeft = false;
4168     Anomaly = LastRHSMismatch;
4169     return true;
4170   }
4171
4172   return false;
4173 }
4174
4175 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4176   if (VT.getSizeInBits() != 128)
4177     return false;
4178
4179   unsigned NumElts = VT.getVectorNumElements();
4180
4181   for (int I = 0, E = NumElts / 2; I != E; I++) {
4182     if (Mask[I] != I)
4183       return false;
4184   }
4185
4186   int Offset = NumElts / 2;
4187   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4188     if (Mask[I] != I + SplitLHS * Offset)
4189       return false;
4190   }
4191
4192   return true;
4193 }
4194
4195 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4196   SDLoc DL(Op);
4197   EVT VT = Op.getValueType();
4198   SDValue V0 = Op.getOperand(0);
4199   SDValue V1 = Op.getOperand(1);
4200   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4201
4202   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4203       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4204     return SDValue();
4205
4206   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4207
4208   if (!isConcatMask(Mask, VT, SplitV0))
4209     return SDValue();
4210
4211   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4212                                 VT.getVectorNumElements() / 2);
4213   if (SplitV0) {
4214     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4215                      DAG.getConstant(0, MVT::i64));
4216   }
4217   if (V1.getValueType().getSizeInBits() == 128) {
4218     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4219                      DAG.getConstant(0, MVT::i64));
4220   }
4221   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4222 }
4223
4224 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4225 /// the specified operations to build the shuffle.
4226 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4227                                       SDValue RHS, SelectionDAG &DAG,
4228                                       SDLoc dl) {
4229   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4230   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4231   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4232
4233   enum {
4234     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4235     OP_VREV,
4236     OP_VDUP0,
4237     OP_VDUP1,
4238     OP_VDUP2,
4239     OP_VDUP3,
4240     OP_VEXT1,
4241     OP_VEXT2,
4242     OP_VEXT3,
4243     OP_VUZPL, // VUZP, left result
4244     OP_VUZPR, // VUZP, right result
4245     OP_VZIPL, // VZIP, left result
4246     OP_VZIPR, // VZIP, right result
4247     OP_VTRNL, // VTRN, left result
4248     OP_VTRNR  // VTRN, right result
4249   };
4250
4251   if (OpNum == OP_COPY) {
4252     if (LHSID == (1 * 9 + 2) * 9 + 3)
4253       return LHS;
4254     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4255     return RHS;
4256   }
4257
4258   SDValue OpLHS, OpRHS;
4259   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4260   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4261   EVT VT = OpLHS.getValueType();
4262
4263   switch (OpNum) {
4264   default:
4265     llvm_unreachable("Unknown shuffle opcode!");
4266   case OP_VREV:
4267     // VREV divides the vector in half and swaps within the half.
4268     if (VT.getVectorElementType() == MVT::i32 ||
4269         VT.getVectorElementType() == MVT::f32)
4270       return DAG.getNode(ARM64ISD::REV64, dl, VT, OpLHS);
4271     // vrev <4 x i16> -> REV32
4272     if (VT.getVectorElementType() == MVT::i16)
4273       return DAG.getNode(ARM64ISD::REV32, dl, VT, OpLHS);
4274     // vrev <4 x i8> -> REV16
4275     assert(VT.getVectorElementType() == MVT::i8);
4276     return DAG.getNode(ARM64ISD::REV16, dl, VT, OpLHS);
4277   case OP_VDUP0:
4278   case OP_VDUP1:
4279   case OP_VDUP2:
4280   case OP_VDUP3: {
4281     EVT EltTy = VT.getVectorElementType();
4282     unsigned Opcode;
4283     if (EltTy == MVT::i8)
4284       Opcode = ARM64ISD::DUPLANE8;
4285     else if (EltTy == MVT::i16)
4286       Opcode = ARM64ISD::DUPLANE16;
4287     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4288       Opcode = ARM64ISD::DUPLANE32;
4289     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4290       Opcode = ARM64ISD::DUPLANE64;
4291     else
4292       llvm_unreachable("Invalid vector element type?");
4293
4294     if (VT.getSizeInBits() == 64)
4295       OpLHS = WidenVector(OpLHS, DAG);
4296     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
4297     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
4298   }
4299   case OP_VEXT1:
4300   case OP_VEXT2:
4301   case OP_VEXT3: {
4302     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
4303     return DAG.getNode(ARM64ISD::EXT, dl, VT, OpLHS, OpRHS,
4304                        DAG.getConstant(Imm, MVT::i32));
4305   }
4306   case OP_VUZPL:
4307     return DAG.getNode(ARM64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS, OpRHS);
4308   case OP_VUZPR:
4309     return DAG.getNode(ARM64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS, OpRHS);
4310   case OP_VZIPL:
4311     return DAG.getNode(ARM64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS, OpRHS);
4312   case OP_VZIPR:
4313     return DAG.getNode(ARM64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS, OpRHS);
4314   case OP_VTRNL:
4315     return DAG.getNode(ARM64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS, OpRHS);
4316   case OP_VTRNR:
4317     return DAG.getNode(ARM64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS, OpRHS);
4318   }
4319 }
4320
4321 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
4322                            SelectionDAG &DAG) {
4323   // Check to see if we can use the TBL instruction.
4324   SDValue V1 = Op.getOperand(0);
4325   SDValue V2 = Op.getOperand(1);
4326   SDLoc DL(Op);
4327
4328   EVT EltVT = Op.getValueType().getVectorElementType();
4329   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
4330
4331   SmallVector<SDValue, 8> TBLMask;
4332   for (int Val : ShuffleMask) {
4333     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
4334       unsigned Offset = Byte + Val * BytesPerElt;
4335       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
4336     }
4337   }
4338
4339   MVT IndexVT = MVT::v8i8;
4340   unsigned IndexLen = 8;
4341   if (Op.getValueType().getSizeInBits() == 128) {
4342     IndexVT = MVT::v16i8;
4343     IndexLen = 16;
4344   }
4345
4346   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
4347   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
4348
4349   SDValue Shuffle;
4350   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
4351     if (IndexLen == 8)
4352       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
4353     Shuffle = DAG.getNode(
4354         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4355         DAG.getConstant(Intrinsic::arm64_neon_tbl1, MVT::i32), V1Cst,
4356         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4357                     makeArrayRef(TBLMask.data(), IndexLen)));
4358   } else {
4359     if (IndexLen == 8) {
4360       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
4361       Shuffle = DAG.getNode(
4362           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4363           DAG.getConstant(Intrinsic::arm64_neon_tbl1, MVT::i32), V1Cst,
4364           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4365                       makeArrayRef(TBLMask.data(), IndexLen)));
4366     } else {
4367       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
4368       // cannot currently represent the register constraints on the input
4369       // table registers.
4370       //  Shuffle = DAG.getNode(ARM64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
4371       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4372       //                               &TBLMask[0], IndexLen));
4373       Shuffle = DAG.getNode(
4374           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4375           DAG.getConstant(Intrinsic::arm64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
4376           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4377                       makeArrayRef(TBLMask.data(), IndexLen)));
4378     }
4379   }
4380   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
4381 }
4382
4383 static unsigned getDUPLANEOp(EVT EltType) {
4384   if (EltType == MVT::i8)
4385     return ARM64ISD::DUPLANE8;
4386   if (EltType == MVT::i16)
4387     return ARM64ISD::DUPLANE16;
4388   if (EltType == MVT::i32 || EltType == MVT::f32)
4389     return ARM64ISD::DUPLANE32;
4390   if (EltType == MVT::i64 || EltType == MVT::f64)
4391     return ARM64ISD::DUPLANE64;
4392
4393   llvm_unreachable("Invalid vector element type?");
4394 }
4395
4396 SDValue ARM64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4397                                                  SelectionDAG &DAG) const {
4398   SDLoc dl(Op);
4399   EVT VT = Op.getValueType();
4400
4401   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4402
4403   // Convert shuffles that are directly supported on NEON to target-specific
4404   // DAG nodes, instead of keeping them as shuffles and matching them again
4405   // during code selection.  This is more efficient and avoids the possibility
4406   // of inconsistencies between legalization and selection.
4407   ArrayRef<int> ShuffleMask = SVN->getMask();
4408
4409   SDValue V1 = Op.getOperand(0);
4410   SDValue V2 = Op.getOperand(1);
4411
4412   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
4413                                        V1.getValueType().getSimpleVT())) {
4414     int Lane = SVN->getSplatIndex();
4415     // If this is undef splat, generate it via "just" vdup, if possible.
4416     if (Lane == -1)
4417       Lane = 0;
4418
4419     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
4420       return DAG.getNode(ARM64ISD::DUP, dl, V1.getValueType(),
4421                          V1.getOperand(0));
4422     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
4423     // constant. If so, we can just reference the lane's definition directly.
4424     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
4425         !isa<ConstantSDNode>(V1.getOperand(Lane)))
4426       return DAG.getNode(ARM64ISD::DUP, dl, VT, V1.getOperand(Lane));
4427
4428     // Otherwise, duplicate from the lane of the input vector.
4429     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
4430
4431     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
4432     // to make a vector of the same size as this SHUFFLE. We can ignore the
4433     // extract entirely, and canonicalise the concat using WidenVector.
4434     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
4435       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
4436       V1 = V1.getOperand(0);
4437     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
4438       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
4439       Lane -= Idx * VT.getVectorNumElements() / 2;
4440       V1 = WidenVector(V1.getOperand(Idx), DAG);
4441     } else if (VT.getSizeInBits() == 64)
4442       V1 = WidenVector(V1, DAG);
4443
4444     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
4445   }
4446
4447   if (isREVMask(ShuffleMask, VT, 64))
4448     return DAG.getNode(ARM64ISD::REV64, dl, V1.getValueType(), V1, V2);
4449   if (isREVMask(ShuffleMask, VT, 32))
4450     return DAG.getNode(ARM64ISD::REV32, dl, V1.getValueType(), V1, V2);
4451   if (isREVMask(ShuffleMask, VT, 16))
4452     return DAG.getNode(ARM64ISD::REV16, dl, V1.getValueType(), V1, V2);
4453
4454   bool ReverseEXT = false;
4455   unsigned Imm;
4456   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
4457     if (ReverseEXT)
4458       std::swap(V1, V2);
4459     Imm *= getExtFactor(V1);
4460     return DAG.getNode(ARM64ISD::EXT, dl, V1.getValueType(), V1, V2,
4461                        DAG.getConstant(Imm, MVT::i32));
4462   } else if (V2->getOpcode() == ISD::UNDEF &&
4463              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
4464     Imm *= getExtFactor(V1);
4465     return DAG.getNode(ARM64ISD::EXT, dl, V1.getValueType(), V1, V1,
4466                        DAG.getConstant(Imm, MVT::i32));
4467   }
4468
4469   unsigned WhichResult;
4470   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
4471     unsigned Opc = (WhichResult == 0) ? ARM64ISD::ZIP1 : ARM64ISD::ZIP2;
4472     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4473   }
4474   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
4475     unsigned Opc = (WhichResult == 0) ? ARM64ISD::UZP1 : ARM64ISD::UZP2;
4476     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4477   }
4478   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
4479     unsigned Opc = (WhichResult == 0) ? ARM64ISD::TRN1 : ARM64ISD::TRN2;
4480     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4481   }
4482
4483   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4484     unsigned Opc = (WhichResult == 0) ? ARM64ISD::ZIP1 : ARM64ISD::ZIP2;
4485     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4486   }
4487   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4488     unsigned Opc = (WhichResult == 0) ? ARM64ISD::UZP1 : ARM64ISD::UZP2;
4489     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4490   }
4491   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4492     unsigned Opc = (WhichResult == 0) ? ARM64ISD::TRN1 : ARM64ISD::TRN2;
4493     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4494   }
4495
4496   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
4497   if (Concat.getNode())
4498     return Concat;
4499
4500   bool DstIsLeft;
4501   int Anomaly;
4502   int NumInputElements = V1.getValueType().getVectorNumElements();
4503   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
4504     SDValue DstVec = DstIsLeft ? V1 : V2;
4505     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
4506
4507     SDValue SrcVec = V1;
4508     int SrcLane = ShuffleMask[Anomaly];
4509     if (SrcLane >= NumInputElements) {
4510       SrcVec = V2;
4511       SrcLane -= VT.getVectorNumElements();
4512     }
4513     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
4514
4515     EVT ScalarVT = VT.getVectorElementType();
4516     if (ScalarVT.getSizeInBits() < 32)
4517       ScalarVT = MVT::i32;
4518
4519     return DAG.getNode(
4520         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
4521         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
4522         DstLaneV);
4523   }
4524
4525   // If the shuffle is not directly supported and it has 4 elements, use
4526   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4527   unsigned NumElts = VT.getVectorNumElements();
4528   if (NumElts == 4) {
4529     unsigned PFIndexes[4];
4530     for (unsigned i = 0; i != 4; ++i) {
4531       if (ShuffleMask[i] < 0)
4532         PFIndexes[i] = 8;
4533       else
4534         PFIndexes[i] = ShuffleMask[i];
4535     }
4536
4537     // Compute the index in the perfect shuffle table.
4538     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
4539                             PFIndexes[2] * 9 + PFIndexes[3];
4540     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4541     unsigned Cost = (PFEntry >> 30);
4542
4543     if (Cost <= 4)
4544       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4545   }
4546
4547   return GenerateTBL(Op, ShuffleMask, DAG);
4548 }
4549
4550 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
4551                                APInt &UndefBits) {
4552   EVT VT = BVN->getValueType(0);
4553   APInt SplatBits, SplatUndef;
4554   unsigned SplatBitSize;
4555   bool HasAnyUndefs;
4556   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4557     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
4558
4559     for (unsigned i = 0; i < NumSplats; ++i) {
4560       CnstBits <<= SplatBitSize;
4561       UndefBits <<= SplatBitSize;
4562       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
4563       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
4564     }
4565
4566     return true;
4567   }
4568
4569   return false;
4570 }
4571
4572 SDValue ARM64TargetLowering::LowerVectorAND(SDValue Op,
4573                                             SelectionDAG &DAG) const {
4574   BuildVectorSDNode *BVN =
4575       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
4576   SDValue LHS = Op.getOperand(0);
4577   SDLoc dl(Op);
4578   EVT VT = Op.getValueType();
4579
4580   if (!BVN)
4581     return Op;
4582
4583   APInt CnstBits(VT.getSizeInBits(), 0);
4584   APInt UndefBits(VT.getSizeInBits(), 0);
4585   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4586     // We only have BIC vector immediate instruction, which is and-not.
4587     CnstBits = ~CnstBits;
4588
4589     // We make use of a little bit of goto ickiness in order to avoid having to
4590     // duplicate the immediate matching logic for the undef toggled case.
4591     bool SecondTry = false;
4592   AttemptModImm:
4593
4594     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
4595       CnstBits = CnstBits.zextOrTrunc(64);
4596       uint64_t CnstVal = CnstBits.getZExtValue();
4597
4598       if (ARM64_AM::isAdvSIMDModImmType1(CnstVal)) {
4599         CnstVal = ARM64_AM::encodeAdvSIMDModImmType1(CnstVal);
4600         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4601         SDValue Mov = DAG.getNode(ARM64ISD::BICi, dl, MovTy, LHS,
4602                                   DAG.getConstant(CnstVal, MVT::i32),
4603                                   DAG.getConstant(0, MVT::i32));
4604         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4605       }
4606
4607       if (ARM64_AM::isAdvSIMDModImmType2(CnstVal)) {
4608         CnstVal = ARM64_AM::encodeAdvSIMDModImmType2(CnstVal);
4609         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4610         SDValue Mov = DAG.getNode(ARM64ISD::BICi, dl, MovTy, LHS,
4611                                   DAG.getConstant(CnstVal, MVT::i32),
4612                                   DAG.getConstant(8, MVT::i32));
4613         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4614       }
4615
4616       if (ARM64_AM::isAdvSIMDModImmType3(CnstVal)) {
4617         CnstVal = ARM64_AM::encodeAdvSIMDModImmType3(CnstVal);
4618         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4619         SDValue Mov = DAG.getNode(ARM64ISD::BICi, dl, MovTy, LHS,
4620                                   DAG.getConstant(CnstVal, MVT::i32),
4621                                   DAG.getConstant(16, MVT::i32));
4622         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4623       }
4624
4625       if (ARM64_AM::isAdvSIMDModImmType4(CnstVal)) {
4626         CnstVal = ARM64_AM::encodeAdvSIMDModImmType4(CnstVal);
4627         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4628         SDValue Mov = DAG.getNode(ARM64ISD::BICi, dl, MovTy, LHS,
4629                                   DAG.getConstant(CnstVal, MVT::i32),
4630                                   DAG.getConstant(24, MVT::i32));
4631         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4632       }
4633
4634       if (ARM64_AM::isAdvSIMDModImmType5(CnstVal)) {
4635         CnstVal = ARM64_AM::encodeAdvSIMDModImmType5(CnstVal);
4636         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4637         SDValue Mov = DAG.getNode(ARM64ISD::BICi, dl, MovTy, LHS,
4638                                   DAG.getConstant(CnstVal, MVT::i32),
4639                                   DAG.getConstant(0, MVT::i32));
4640         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4641       }
4642
4643       if (ARM64_AM::isAdvSIMDModImmType6(CnstVal)) {
4644         CnstVal = ARM64_AM::encodeAdvSIMDModImmType6(CnstVal);
4645         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4646         SDValue Mov = DAG.getNode(ARM64ISD::BICi, dl, MovTy, LHS,
4647                                   DAG.getConstant(CnstVal, MVT::i32),
4648                                   DAG.getConstant(8, MVT::i32));
4649         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4650       }
4651     }
4652
4653     if (SecondTry)
4654       goto FailedModImm;
4655     SecondTry = true;
4656     CnstBits = ~UndefBits;
4657     goto AttemptModImm;
4658   }
4659
4660 // We can always fall back to a non-immediate AND.
4661 FailedModImm:
4662   return Op;
4663 }
4664
4665 // Specialized code to quickly find if PotentialBVec is a BuildVector that
4666 // consists of only the same constant int value, returned in reference arg
4667 // ConstVal
4668 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
4669                                      uint64_t &ConstVal) {
4670   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
4671   if (!Bvec)
4672     return false;
4673   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
4674   if (!FirstElt)
4675     return false;
4676   EVT VT = Bvec->getValueType(0);
4677   unsigned NumElts = VT.getVectorNumElements();
4678   for (unsigned i = 1; i < NumElts; ++i)
4679     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
4680       return false;
4681   ConstVal = FirstElt->getZExtValue();
4682   return true;
4683 }
4684
4685 static unsigned getIntrinsicID(const SDNode *N) {
4686   unsigned Opcode = N->getOpcode();
4687   switch (Opcode) {
4688   default:
4689     return Intrinsic::not_intrinsic;
4690   case ISD::INTRINSIC_WO_CHAIN: {
4691     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4692     if (IID < Intrinsic::num_intrinsics)
4693       return IID;
4694     return Intrinsic::not_intrinsic;
4695   }
4696   }
4697 }
4698
4699 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
4700 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
4701 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
4702 // Also, logical shift right -> sri, with the same structure.
4703 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
4704   EVT VT = N->getValueType(0);
4705
4706   if (!VT.isVector())
4707     return SDValue();
4708
4709   SDLoc DL(N);
4710
4711   // Is the first op an AND?
4712   const SDValue And = N->getOperand(0);
4713   if (And.getOpcode() != ISD::AND)
4714     return SDValue();
4715
4716   // Is the second op an shl or lshr?
4717   SDValue Shift = N->getOperand(1);
4718   // This will have been turned into: ARM64ISD::VSHL vector, #shift
4719   // or ARM64ISD::VLSHR vector, #shift
4720   unsigned ShiftOpc = Shift.getOpcode();
4721   if ((ShiftOpc != ARM64ISD::VSHL && ShiftOpc != ARM64ISD::VLSHR))
4722     return SDValue();
4723   bool IsShiftRight = ShiftOpc == ARM64ISD::VLSHR;
4724
4725   // Is the shift amount constant?
4726   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
4727   if (!C2node)
4728     return SDValue();
4729
4730   // Is the and mask vector all constant?
4731   uint64_t C1;
4732   if (!isAllConstantBuildVector(And.getOperand(1), C1))
4733     return SDValue();
4734
4735   // Is C1 == ~C2, taking into account how much one can shift elements of a
4736   // particular size?
4737   uint64_t C2 = C2node->getZExtValue();
4738   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
4739   if (C2 > ElemSizeInBits)
4740     return SDValue();
4741   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
4742   if ((C1 & ElemMask) != (~C2 & ElemMask))
4743     return SDValue();
4744
4745   SDValue X = And.getOperand(0);
4746   SDValue Y = Shift.getOperand(0);
4747
4748   unsigned Intrin =
4749       IsShiftRight ? Intrinsic::arm64_neon_vsri : Intrinsic::arm64_neon_vsli;
4750   SDValue ResultSLI =
4751       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
4752                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
4753
4754   DEBUG(dbgs() << "arm64-lower: transformed: \n");
4755   DEBUG(N->dump(&DAG));
4756   DEBUG(dbgs() << "into: \n");
4757   DEBUG(ResultSLI->dump(&DAG));
4758
4759   ++NumShiftInserts;
4760   return ResultSLI;
4761 }
4762
4763 SDValue ARM64TargetLowering::LowerVectorOR(SDValue Op,
4764                                            SelectionDAG &DAG) const {
4765   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
4766   if (EnableARM64SlrGeneration) {
4767     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
4768     if (Res.getNode())
4769       return Res;
4770   }
4771
4772   BuildVectorSDNode *BVN =
4773       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
4774   SDValue LHS = Op.getOperand(1);
4775   SDLoc dl(Op);
4776   EVT VT = Op.getValueType();
4777
4778   // OR commutes, so try swapping the operands.
4779   if (!BVN) {
4780     LHS = Op.getOperand(0);
4781     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
4782   }
4783   if (!BVN)
4784     return Op;
4785
4786   APInt CnstBits(VT.getSizeInBits(), 0);
4787   APInt UndefBits(VT.getSizeInBits(), 0);
4788   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4789     // We make use of a little bit of goto ickiness in order to avoid having to
4790     // duplicate the immediate matching logic for the undef toggled case.
4791     bool SecondTry = false;
4792   AttemptModImm:
4793
4794     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
4795       CnstBits = CnstBits.zextOrTrunc(64);
4796       uint64_t CnstVal = CnstBits.getZExtValue();
4797
4798       if (ARM64_AM::isAdvSIMDModImmType1(CnstVal)) {
4799         CnstVal = ARM64_AM::encodeAdvSIMDModImmType1(CnstVal);
4800         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4801         SDValue Mov = DAG.getNode(ARM64ISD::ORRi, dl, MovTy, LHS,
4802                                   DAG.getConstant(CnstVal, MVT::i32),
4803                                   DAG.getConstant(0, MVT::i32));
4804         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4805       }
4806
4807       if (ARM64_AM::isAdvSIMDModImmType2(CnstVal)) {
4808         CnstVal = ARM64_AM::encodeAdvSIMDModImmType2(CnstVal);
4809         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4810         SDValue Mov = DAG.getNode(ARM64ISD::ORRi, dl, MovTy, LHS,
4811                                   DAG.getConstant(CnstVal, MVT::i32),
4812                                   DAG.getConstant(8, MVT::i32));
4813         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4814       }
4815
4816       if (ARM64_AM::isAdvSIMDModImmType3(CnstVal)) {
4817         CnstVal = ARM64_AM::encodeAdvSIMDModImmType3(CnstVal);
4818         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4819         SDValue Mov = DAG.getNode(ARM64ISD::ORRi, dl, MovTy, LHS,
4820                                   DAG.getConstant(CnstVal, MVT::i32),
4821                                   DAG.getConstant(16, MVT::i32));
4822         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4823       }
4824
4825       if (ARM64_AM::isAdvSIMDModImmType4(CnstVal)) {
4826         CnstVal = ARM64_AM::encodeAdvSIMDModImmType4(CnstVal);
4827         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4828         SDValue Mov = DAG.getNode(ARM64ISD::ORRi, dl, MovTy, LHS,
4829                                   DAG.getConstant(CnstVal, MVT::i32),
4830                                   DAG.getConstant(24, MVT::i32));
4831         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4832       }
4833
4834       if (ARM64_AM::isAdvSIMDModImmType5(CnstVal)) {
4835         CnstVal = ARM64_AM::encodeAdvSIMDModImmType5(CnstVal);
4836         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4837         SDValue Mov = DAG.getNode(ARM64ISD::ORRi, dl, MovTy, LHS,
4838                                   DAG.getConstant(CnstVal, MVT::i32),
4839                                   DAG.getConstant(0, MVT::i32));
4840         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4841       }
4842
4843       if (ARM64_AM::isAdvSIMDModImmType6(CnstVal)) {
4844         CnstVal = ARM64_AM::encodeAdvSIMDModImmType6(CnstVal);
4845         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4846         SDValue Mov = DAG.getNode(ARM64ISD::ORRi, dl, MovTy, LHS,
4847                                   DAG.getConstant(CnstVal, MVT::i32),
4848                                   DAG.getConstant(8, MVT::i32));
4849         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4850       }
4851     }
4852
4853     if (SecondTry)
4854       goto FailedModImm;
4855     SecondTry = true;
4856     CnstBits = UndefBits;
4857     goto AttemptModImm;
4858   }
4859
4860 // We can always fall back to a non-immediate OR.
4861 FailedModImm:
4862   return Op;
4863 }
4864
4865 SDValue ARM64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
4866                                                SelectionDAG &DAG) const {
4867   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
4868   SDLoc dl(Op);
4869   EVT VT = Op.getValueType();
4870
4871   APInt CnstBits(VT.getSizeInBits(), 0);
4872   APInt UndefBits(VT.getSizeInBits(), 0);
4873   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4874     // We make use of a little bit of goto ickiness in order to avoid having to
4875     // duplicate the immediate matching logic for the undef toggled case.
4876     bool SecondTry = false;
4877   AttemptModImm:
4878
4879     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
4880       CnstBits = CnstBits.zextOrTrunc(64);
4881       uint64_t CnstVal = CnstBits.getZExtValue();
4882
4883       // Certain magic vector constants (used to express things like NOT
4884       // and NEG) are passed through unmodified.  This allows codegen patterns
4885       // for these operations to match.  Special-purpose patterns will lower
4886       // these immediates to MOVIs if it proves necessary.
4887       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
4888         return Op;
4889
4890       // The many faces of MOVI...
4891       if (ARM64_AM::isAdvSIMDModImmType10(CnstVal)) {
4892         CnstVal = ARM64_AM::encodeAdvSIMDModImmType10(CnstVal);
4893         if (VT.getSizeInBits() == 128) {
4894           SDValue Mov = DAG.getNode(ARM64ISD::MOVIedit, dl, MVT::v2i64,
4895                                     DAG.getConstant(CnstVal, MVT::i32));
4896           return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4897         }
4898
4899         // Support the V64 version via subregister insertion.
4900         SDValue Mov = DAG.getNode(ARM64ISD::MOVIedit, dl, MVT::f64,
4901                                   DAG.getConstant(CnstVal, MVT::i32));
4902         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4903       }
4904
4905       if (ARM64_AM::isAdvSIMDModImmType1(CnstVal)) {
4906         CnstVal = ARM64_AM::encodeAdvSIMDModImmType1(CnstVal);
4907         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4908         SDValue Mov = DAG.getNode(ARM64ISD::MOVIshift, dl, MovTy,
4909                                   DAG.getConstant(CnstVal, MVT::i32),
4910                                   DAG.getConstant(0, MVT::i32));
4911         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4912       }
4913
4914       if (ARM64_AM::isAdvSIMDModImmType2(CnstVal)) {
4915         CnstVal = ARM64_AM::encodeAdvSIMDModImmType2(CnstVal);
4916         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4917         SDValue Mov = DAG.getNode(ARM64ISD::MOVIshift, dl, MovTy,
4918                                   DAG.getConstant(CnstVal, MVT::i32),
4919                                   DAG.getConstant(8, MVT::i32));
4920         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4921       }
4922
4923       if (ARM64_AM::isAdvSIMDModImmType3(CnstVal)) {
4924         CnstVal = ARM64_AM::encodeAdvSIMDModImmType3(CnstVal);
4925         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4926         SDValue Mov = DAG.getNode(ARM64ISD::MOVIshift, dl, MovTy,
4927                                   DAG.getConstant(CnstVal, MVT::i32),
4928                                   DAG.getConstant(16, MVT::i32));
4929         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4930       }
4931
4932       if (ARM64_AM::isAdvSIMDModImmType4(CnstVal)) {
4933         CnstVal = ARM64_AM::encodeAdvSIMDModImmType4(CnstVal);
4934         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4935         SDValue Mov = DAG.getNode(ARM64ISD::MOVIshift, dl, MovTy,
4936                                   DAG.getConstant(CnstVal, MVT::i32),
4937                                   DAG.getConstant(24, MVT::i32));
4938         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4939       }
4940
4941       if (ARM64_AM::isAdvSIMDModImmType5(CnstVal)) {
4942         CnstVal = ARM64_AM::encodeAdvSIMDModImmType5(CnstVal);
4943         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4944         SDValue Mov = DAG.getNode(ARM64ISD::MOVIshift, dl, MovTy,
4945                                   DAG.getConstant(CnstVal, MVT::i32),
4946                                   DAG.getConstant(0, MVT::i32));
4947         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4948       }
4949
4950       if (ARM64_AM::isAdvSIMDModImmType6(CnstVal)) {
4951         CnstVal = ARM64_AM::encodeAdvSIMDModImmType6(CnstVal);
4952         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4953         SDValue Mov = DAG.getNode(ARM64ISD::MOVIshift, dl, MovTy,
4954                                   DAG.getConstant(CnstVal, MVT::i32),
4955                                   DAG.getConstant(8, MVT::i32));
4956         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4957       }
4958
4959       if (ARM64_AM::isAdvSIMDModImmType7(CnstVal)) {
4960         CnstVal = ARM64_AM::encodeAdvSIMDModImmType7(CnstVal);
4961         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4962         SDValue Mov = DAG.getNode(ARM64ISD::MOVImsl, dl, MovTy,
4963                                   DAG.getConstant(CnstVal, MVT::i32),
4964                                   DAG.getConstant(264, MVT::i32));
4965         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4966       }
4967
4968       if (ARM64_AM::isAdvSIMDModImmType8(CnstVal)) {
4969         CnstVal = ARM64_AM::encodeAdvSIMDModImmType8(CnstVal);
4970         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4971         SDValue Mov = DAG.getNode(ARM64ISD::MOVImsl, dl, MovTy,
4972                                   DAG.getConstant(CnstVal, MVT::i32),
4973                                   DAG.getConstant(272, MVT::i32));
4974         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4975       }
4976
4977       if (ARM64_AM::isAdvSIMDModImmType9(CnstVal)) {
4978         CnstVal = ARM64_AM::encodeAdvSIMDModImmType9(CnstVal);
4979         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
4980         SDValue Mov = DAG.getNode(ARM64ISD::MOVI, dl, MovTy,
4981                                   DAG.getConstant(CnstVal, MVT::i32));
4982         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4983       }
4984
4985       // The few faces of FMOV...
4986       if (ARM64_AM::isAdvSIMDModImmType11(CnstVal)) {
4987         CnstVal = ARM64_AM::encodeAdvSIMDModImmType11(CnstVal);
4988         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
4989         SDValue Mov = DAG.getNode(ARM64ISD::FMOV, dl, MovTy,
4990                                   DAG.getConstant(CnstVal, MVT::i32));
4991         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4992       }
4993
4994       if (ARM64_AM::isAdvSIMDModImmType12(CnstVal) &&
4995           VT.getSizeInBits() == 128) {
4996         CnstVal = ARM64_AM::encodeAdvSIMDModImmType12(CnstVal);
4997         SDValue Mov = DAG.getNode(ARM64ISD::FMOV, dl, MVT::v2f64,
4998                                   DAG.getConstant(CnstVal, MVT::i32));
4999         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5000       }
5001
5002       // The many faces of MVNI...
5003       CnstVal = ~CnstVal;
5004       if (ARM64_AM::isAdvSIMDModImmType1(CnstVal)) {
5005         CnstVal = ARM64_AM::encodeAdvSIMDModImmType1(CnstVal);
5006         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5007         SDValue Mov = DAG.getNode(ARM64ISD::MVNIshift, dl, MovTy,
5008                                   DAG.getConstant(CnstVal, MVT::i32),
5009                                   DAG.getConstant(0, MVT::i32));
5010         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5011       }
5012
5013       if (ARM64_AM::isAdvSIMDModImmType2(CnstVal)) {
5014         CnstVal = ARM64_AM::encodeAdvSIMDModImmType2(CnstVal);
5015         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5016         SDValue Mov = DAG.getNode(ARM64ISD::MVNIshift, dl, MovTy,
5017                                   DAG.getConstant(CnstVal, MVT::i32),
5018                                   DAG.getConstant(8, MVT::i32));
5019         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5020       }
5021
5022       if (ARM64_AM::isAdvSIMDModImmType3(CnstVal)) {
5023         CnstVal = ARM64_AM::encodeAdvSIMDModImmType3(CnstVal);
5024         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5025         SDValue Mov = DAG.getNode(ARM64ISD::MVNIshift, dl, MovTy,
5026                                   DAG.getConstant(CnstVal, MVT::i32),
5027                                   DAG.getConstant(16, MVT::i32));
5028         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5029       }
5030
5031       if (ARM64_AM::isAdvSIMDModImmType4(CnstVal)) {
5032         CnstVal = ARM64_AM::encodeAdvSIMDModImmType4(CnstVal);
5033         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5034         SDValue Mov = DAG.getNode(ARM64ISD::MVNIshift, dl, MovTy,
5035                                   DAG.getConstant(CnstVal, MVT::i32),
5036                                   DAG.getConstant(24, MVT::i32));
5037         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5038       }
5039
5040       if (ARM64_AM::isAdvSIMDModImmType5(CnstVal)) {
5041         CnstVal = ARM64_AM::encodeAdvSIMDModImmType5(CnstVal);
5042         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5043         SDValue Mov = DAG.getNode(ARM64ISD::MVNIshift, dl, MovTy,
5044                                   DAG.getConstant(CnstVal, MVT::i32),
5045                                   DAG.getConstant(0, MVT::i32));
5046         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5047       }
5048
5049       if (ARM64_AM::isAdvSIMDModImmType6(CnstVal)) {
5050         CnstVal = ARM64_AM::encodeAdvSIMDModImmType6(CnstVal);
5051         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5052         SDValue Mov = DAG.getNode(ARM64ISD::MVNIshift, dl, MovTy,
5053                                   DAG.getConstant(CnstVal, MVT::i32),
5054                                   DAG.getConstant(8, MVT::i32));
5055         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5056       }
5057
5058       if (ARM64_AM::isAdvSIMDModImmType7(CnstVal)) {
5059         CnstVal = ARM64_AM::encodeAdvSIMDModImmType7(CnstVal);
5060         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5061         SDValue Mov = DAG.getNode(ARM64ISD::MVNImsl, dl, MovTy,
5062                                   DAG.getConstant(CnstVal, MVT::i32),
5063                                   DAG.getConstant(264, MVT::i32));
5064         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5065       }
5066
5067       if (ARM64_AM::isAdvSIMDModImmType8(CnstVal)) {
5068         CnstVal = ARM64_AM::encodeAdvSIMDModImmType8(CnstVal);
5069         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5070         SDValue Mov = DAG.getNode(ARM64ISD::MVNImsl, dl, MovTy,
5071                                   DAG.getConstant(CnstVal, MVT::i32),
5072                                   DAG.getConstant(272, MVT::i32));
5073         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5074       }
5075     }
5076
5077     if (SecondTry)
5078       goto FailedModImm;
5079     SecondTry = true;
5080     CnstBits = UndefBits;
5081     goto AttemptModImm;
5082   }
5083 FailedModImm:
5084
5085   // Scan through the operands to find some interesting properties we can
5086   // exploit:
5087   //   1) If only one value is used, we can use a DUP, or
5088   //   2) if only the low element is not undef, we can just insert that, or
5089   //   3) if only one constant value is used (w/ some non-constant lanes),
5090   //      we can splat the constant value into the whole vector then fill
5091   //      in the non-constant lanes.
5092   //   4) FIXME: If different constant values are used, but we can intelligently
5093   //             select the values we'll be overwriting for the non-constant
5094   //             lanes such that we can directly materialize the vector
5095   //             some other way (MOVI, e.g.), we can be sneaky.
5096   unsigned NumElts = VT.getVectorNumElements();
5097   bool isOnlyLowElement = true;
5098   bool usesOnlyOneValue = true;
5099   bool usesOnlyOneConstantValue = true;
5100   bool isConstant = true;
5101   unsigned NumConstantLanes = 0;
5102   SDValue Value;
5103   SDValue ConstantValue;
5104   for (unsigned i = 0; i < NumElts; ++i) {
5105     SDValue V = Op.getOperand(i);
5106     if (V.getOpcode() == ISD::UNDEF)
5107       continue;
5108     if (i > 0)
5109       isOnlyLowElement = false;
5110     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5111       isConstant = false;
5112
5113     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5114       ++NumConstantLanes;
5115       if (!ConstantValue.getNode())
5116         ConstantValue = V;
5117       else if (ConstantValue != V)
5118         usesOnlyOneConstantValue = false;
5119     }
5120
5121     if (!Value.getNode())
5122       Value = V;
5123     else if (V != Value)
5124       usesOnlyOneValue = false;
5125   }
5126
5127   if (!Value.getNode())
5128     return DAG.getUNDEF(VT);
5129
5130   if (isOnlyLowElement)
5131     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5132
5133   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5134   // i32 and try again.
5135   if (usesOnlyOneValue) {
5136     if (!isConstant) {
5137       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5138           Value.getValueType() != VT)
5139         return DAG.getNode(ARM64ISD::DUP, dl, VT, Value);
5140
5141       // This is actually a DUPLANExx operation, which keeps everything vectory.
5142
5143       // DUPLANE works on 128-bit vectors, widen it if necessary.
5144       SDValue Lane = Value.getOperand(1);
5145       Value = Value.getOperand(0);
5146       if (Value.getValueType().getSizeInBits() == 64)
5147         Value = WidenVector(Value, DAG);
5148
5149       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5150       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5151     }
5152
5153     if (VT.getVectorElementType().isFloatingPoint()) {
5154       SmallVector<SDValue, 8> Ops;
5155       MVT NewType =
5156           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5157       for (unsigned i = 0; i < NumElts; ++i)
5158         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5159       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5160       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5161       Val = LowerBUILD_VECTOR(Val, DAG);
5162       if (Val.getNode())
5163         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5164     }
5165   }
5166
5167   // If there was only one constant value used and for more than one lane,
5168   // start by splatting that value, then replace the non-constant lanes. This
5169   // is better than the default, which will perform a separate initialization
5170   // for each lane.
5171   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5172     SDValue Val = DAG.getNode(ARM64ISD::DUP, dl, VT, ConstantValue);
5173     // Now insert the non-constant lanes.
5174     for (unsigned i = 0; i < NumElts; ++i) {
5175       SDValue V = Op.getOperand(i);
5176       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5177       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5178         // Note that type legalization likely mucked about with the VT of the
5179         // source operand, so we may have to convert it here before inserting.
5180         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5181       }
5182     }
5183     return Val;
5184   }
5185
5186   // If all elements are constants and the case above didn't get hit, fall back
5187   // to the default expansion, which will generate a load from the constant
5188   // pool.
5189   if (isConstant)
5190     return SDValue();
5191
5192   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5193   if (NumElts >= 4) {
5194     SDValue shuffle = ReconstructShuffle(Op, DAG);
5195     if (shuffle != SDValue())
5196       return shuffle;
5197   }
5198
5199   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5200   // know the default expansion would otherwise fall back on something even
5201   // worse. For a vector with one or two non-undef values, that's
5202   // scalar_to_vector for the elements followed by a shuffle (provided the
5203   // shuffle is valid for the target) and materialization element by element
5204   // on the stack followed by a load for everything else.
5205   if (!isConstant && !usesOnlyOneValue) {
5206     SDValue Vec = DAG.getUNDEF(VT);
5207     SDValue Op0 = Op.getOperand(0);
5208     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5209     unsigned i = 0;
5210     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5211     // a) Avoid a RMW dependency on the full vector register, and
5212     // b) Allow the register coalescer to fold away the copy if the
5213     //    value is already in an S or D register.
5214     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5215       unsigned SubIdx = ElemSize == 32 ? ARM64::ssub : ARM64::dsub;
5216       MachineSDNode *N =
5217           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5218                              DAG.getTargetConstant(SubIdx, MVT::i32));
5219       Vec = SDValue(N, 0);
5220       ++i;
5221     }
5222     for (; i < NumElts; ++i) {
5223       SDValue V = Op.getOperand(i);
5224       if (V.getOpcode() == ISD::UNDEF)
5225         continue;
5226       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5227       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5228     }
5229     return Vec;
5230   }
5231
5232   // Just use the default expansion. We failed to find a better alternative.
5233   return SDValue();
5234 }
5235
5236 SDValue ARM64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5237                                                     SelectionDAG &DAG) const {
5238   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5239
5240   // Check for non-constant lane.
5241   if (!isa<ConstantSDNode>(Op.getOperand(2)))
5242     return SDValue();
5243
5244   EVT VT = Op.getOperand(0).getValueType();
5245
5246   // Insertion/extraction are legal for V128 types.
5247   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5248       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5249     return Op;
5250
5251   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5252       VT != MVT::v1i64 && VT != MVT::v2f32)
5253     return SDValue();
5254
5255   // For V64 types, we perform insertion by expanding the value
5256   // to a V128 type and perform the insertion on that.
5257   SDLoc DL(Op);
5258   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5259   EVT WideTy = WideVec.getValueType();
5260
5261   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
5262                              Op.getOperand(1), Op.getOperand(2));
5263   // Re-narrow the resultant vector.
5264   return NarrowVector(Node, DAG);
5265 }
5266
5267 SDValue ARM64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5268                                                      SelectionDAG &DAG) const {
5269   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
5270
5271   // Check for non-constant lane.
5272   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5273     return SDValue();
5274
5275   EVT VT = Op.getOperand(0).getValueType();
5276
5277   // Insertion/extraction are legal for V128 types.
5278   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5279       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5280     return Op;
5281
5282   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5283       VT != MVT::v1i64 && VT != MVT::v2f32)
5284     return SDValue();
5285
5286   // For V64 types, we perform extraction by expanding the value
5287   // to a V128 type and perform the extraction on that.
5288   SDLoc DL(Op);
5289   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5290   EVT WideTy = WideVec.getValueType();
5291
5292   EVT ExtrTy = WideTy.getVectorElementType();
5293   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
5294     ExtrTy = MVT::i32;
5295
5296   // For extractions, we just return the result directly.
5297   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
5298                      Op.getOperand(1));
5299 }
5300
5301 SDValue ARM64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
5302                                                     SelectionDAG &DAG) const {
5303   EVT VT = Op.getOperand(0).getValueType();
5304   SDLoc dl(Op);
5305   // Just in case...
5306   if (!VT.isVector())
5307     return SDValue();
5308
5309   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5310   if (!Cst)
5311     return SDValue();
5312   unsigned Val = Cst->getZExtValue();
5313
5314   unsigned Size = Op.getValueType().getSizeInBits();
5315   if (Val == 0) {
5316     switch (Size) {
5317     case 8:
5318       return DAG.getTargetExtractSubreg(ARM64::bsub, dl, Op.getValueType(),
5319                                         Op.getOperand(0));
5320     case 16:
5321       return DAG.getTargetExtractSubreg(ARM64::hsub, dl, Op.getValueType(),
5322                                         Op.getOperand(0));
5323     case 32:
5324       return DAG.getTargetExtractSubreg(ARM64::ssub, dl, Op.getValueType(),
5325                                         Op.getOperand(0));
5326     case 64:
5327       return DAG.getTargetExtractSubreg(ARM64::dsub, dl, Op.getValueType(),
5328                                         Op.getOperand(0));
5329     default:
5330       llvm_unreachable("Unexpected vector type in extract_subvector!");
5331     }
5332   }
5333   // If this is extracting the upper 64-bits of a 128-bit vector, we match
5334   // that directly.
5335   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
5336     return Op;
5337
5338   return SDValue();
5339 }
5340
5341 bool ARM64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5342                                              EVT VT) const {
5343   if (VT.getVectorNumElements() == 4 &&
5344       (VT.is128BitVector() || VT.is64BitVector())) {
5345     unsigned PFIndexes[4];
5346     for (unsigned i = 0; i != 4; ++i) {
5347       if (M[i] < 0)
5348         PFIndexes[i] = 8;
5349       else
5350         PFIndexes[i] = M[i];
5351     }
5352
5353     // Compute the index in the perfect shuffle table.
5354     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5355                             PFIndexes[2] * 9 + PFIndexes[3];
5356     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5357     unsigned Cost = (PFEntry >> 30);
5358
5359     if (Cost <= 4)
5360       return true;
5361   }
5362
5363   bool DummyBool;
5364   int DummyInt;
5365   unsigned DummyUnsigned;
5366
5367   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
5368           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
5369           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
5370           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
5371           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
5372           isZIPMask(M, VT, DummyUnsigned) ||
5373           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
5374           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
5375           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
5376           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
5377           isConcatMask(M, VT, VT.getSizeInBits() == 128));
5378 }
5379
5380 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5381 /// operand of a vector shift operation, where all the elements of the
5382 /// build_vector must have the same constant integer value.
5383 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5384   // Ignore bit_converts.
5385   while (Op.getOpcode() == ISD::BITCAST)
5386     Op = Op.getOperand(0);
5387   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5388   APInt SplatBits, SplatUndef;
5389   unsigned SplatBitSize;
5390   bool HasAnyUndefs;
5391   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5392                                     HasAnyUndefs, ElementBits) ||
5393       SplatBitSize > ElementBits)
5394     return false;
5395   Cnt = SplatBits.getSExtValue();
5396   return true;
5397 }
5398
5399 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5400 /// operand of a vector shift left operation.  That value must be in the range:
5401 ///   0 <= Value < ElementBits for a left shift; or
5402 ///   0 <= Value <= ElementBits for a long left shift.
5403 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5404   assert(VT.isVector() && "vector shift count is not a vector type");
5405   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5406   if (!getVShiftImm(Op, ElementBits, Cnt))
5407     return false;
5408   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
5409 }
5410
5411 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5412 /// operand of a vector shift right operation.  For a shift opcode, the value
5413 /// is positive, but for an intrinsic the value count must be negative. The
5414 /// absolute value must be in the range:
5415 ///   1 <= |Value| <= ElementBits for a right shift; or
5416 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5417 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5418                          int64_t &Cnt) {
5419   assert(VT.isVector() && "vector shift count is not a vector type");
5420   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5421   if (!getVShiftImm(Op, ElementBits, Cnt))
5422     return false;
5423   if (isIntrinsic)
5424     Cnt = -Cnt;
5425   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
5426 }
5427
5428 SDValue ARM64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
5429                                                     SelectionDAG &DAG) const {
5430   EVT VT = Op.getValueType();
5431   SDLoc DL(Op);
5432   int64_t Cnt;
5433
5434   if (!Op.getOperand(1).getValueType().isVector())
5435     return Op;
5436   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5437
5438   switch (Op.getOpcode()) {
5439   default:
5440     llvm_unreachable("unexpected shift opcode");
5441
5442   case ISD::SHL:
5443     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
5444       return DAG.getNode(ARM64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
5445                          DAG.getConstant(Cnt, MVT::i32));
5446     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5447                        DAG.getConstant(Intrinsic::arm64_neon_ushl, MVT::i32),
5448                        Op.getOperand(0), Op.getOperand(1));
5449   case ISD::SRA:
5450   case ISD::SRL:
5451     // Right shift immediate
5452     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
5453         Cnt < EltSize) {
5454       unsigned Opc =
5455           (Op.getOpcode() == ISD::SRA) ? ARM64ISD::VASHR : ARM64ISD::VLSHR;
5456       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
5457                          DAG.getConstant(Cnt, MVT::i32));
5458     }
5459
5460     // Right shift register.  Note, there is not a shift right register
5461     // instruction, but the shift left register instruction takes a signed
5462     // value, where negative numbers specify a right shift.
5463     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::arm64_neon_sshl
5464                                                 : Intrinsic::arm64_neon_ushl;
5465     // negate the shift amount
5466     SDValue NegShift = DAG.getNode(ARM64ISD::NEG, DL, VT, Op.getOperand(1));
5467     SDValue NegShiftLeft =
5468         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5469                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
5470     return NegShiftLeft;
5471   }
5472
5473   return SDValue();
5474 }
5475
5476 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
5477                                     ARM64CC::CondCode CC, bool NoNans, EVT VT,
5478                                     SDLoc dl, SelectionDAG &DAG) {
5479   EVT SrcVT = LHS.getValueType();
5480
5481   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
5482   APInt CnstBits(VT.getSizeInBits(), 0);
5483   APInt UndefBits(VT.getSizeInBits(), 0);
5484   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
5485   bool IsZero = IsCnst && (CnstBits == 0);
5486
5487   if (SrcVT.getVectorElementType().isFloatingPoint()) {
5488     switch (CC) {
5489     default:
5490       return SDValue();
5491     case ARM64CC::NE: {
5492       SDValue Fcmeq;
5493       if (IsZero)
5494         Fcmeq = DAG.getNode(ARM64ISD::FCMEQz, dl, VT, LHS);
5495       else
5496         Fcmeq = DAG.getNode(ARM64ISD::FCMEQ, dl, VT, LHS, RHS);
5497       return DAG.getNode(ARM64ISD::NOT, dl, VT, Fcmeq);
5498     }
5499     case ARM64CC::EQ:
5500       if (IsZero)
5501         return DAG.getNode(ARM64ISD::FCMEQz, dl, VT, LHS);
5502       return DAG.getNode(ARM64ISD::FCMEQ, dl, VT, LHS, RHS);
5503     case ARM64CC::GE:
5504       if (IsZero)
5505         return DAG.getNode(ARM64ISD::FCMGEz, dl, VT, LHS);
5506       return DAG.getNode(ARM64ISD::FCMGE, dl, VT, LHS, RHS);
5507     case ARM64CC::GT:
5508       if (IsZero)
5509         return DAG.getNode(ARM64ISD::FCMGTz, dl, VT, LHS);
5510       return DAG.getNode(ARM64ISD::FCMGT, dl, VT, LHS, RHS);
5511     case ARM64CC::LS:
5512       if (IsZero)
5513         return DAG.getNode(ARM64ISD::FCMLEz, dl, VT, LHS);
5514       return DAG.getNode(ARM64ISD::FCMGE, dl, VT, RHS, LHS);
5515     case ARM64CC::LT:
5516       if (!NoNans)
5517         return SDValue();
5518     // If we ignore NaNs then we can use to the MI implementation.
5519     // Fallthrough.
5520     case ARM64CC::MI:
5521       if (IsZero)
5522         return DAG.getNode(ARM64ISD::FCMLTz, dl, VT, LHS);
5523       return DAG.getNode(ARM64ISD::FCMGT, dl, VT, RHS, LHS);
5524     }
5525   }
5526
5527   switch (CC) {
5528   default:
5529     return SDValue();
5530   case ARM64CC::NE: {
5531     SDValue Cmeq;
5532     if (IsZero)
5533       Cmeq = DAG.getNode(ARM64ISD::CMEQz, dl, VT, LHS);
5534     else
5535       Cmeq = DAG.getNode(ARM64ISD::CMEQ, dl, VT, LHS, RHS);
5536     return DAG.getNode(ARM64ISD::NOT, dl, VT, Cmeq);
5537   }
5538   case ARM64CC::EQ:
5539     if (IsZero)
5540       return DAG.getNode(ARM64ISD::CMEQz, dl, VT, LHS);
5541     return DAG.getNode(ARM64ISD::CMEQ, dl, VT, LHS, RHS);
5542   case ARM64CC::GE:
5543     if (IsZero)
5544       return DAG.getNode(ARM64ISD::CMGEz, dl, VT, LHS);
5545     return DAG.getNode(ARM64ISD::CMGE, dl, VT, LHS, RHS);
5546   case ARM64CC::GT:
5547     if (IsZero)
5548       return DAG.getNode(ARM64ISD::CMGTz, dl, VT, LHS);
5549     return DAG.getNode(ARM64ISD::CMGT, dl, VT, LHS, RHS);
5550   case ARM64CC::LE:
5551     if (IsZero)
5552       return DAG.getNode(ARM64ISD::CMLEz, dl, VT, LHS);
5553     return DAG.getNode(ARM64ISD::CMGE, dl, VT, RHS, LHS);
5554   case ARM64CC::LS:
5555     return DAG.getNode(ARM64ISD::CMHS, dl, VT, RHS, LHS);
5556   case ARM64CC::LO:
5557     return DAG.getNode(ARM64ISD::CMHI, dl, VT, RHS, LHS);
5558   case ARM64CC::LT:
5559     if (IsZero)
5560       return DAG.getNode(ARM64ISD::CMLTz, dl, VT, LHS);
5561     return DAG.getNode(ARM64ISD::CMGT, dl, VT, RHS, LHS);
5562   case ARM64CC::HI:
5563     return DAG.getNode(ARM64ISD::CMHI, dl, VT, LHS, RHS);
5564   case ARM64CC::HS:
5565     return DAG.getNode(ARM64ISD::CMHS, dl, VT, LHS, RHS);
5566   }
5567 }
5568
5569 SDValue ARM64TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
5570   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5571   SDValue LHS = Op.getOperand(0);
5572   SDValue RHS = Op.getOperand(1);
5573   SDLoc dl(Op);
5574
5575   if (LHS.getValueType().getVectorElementType().isInteger()) {
5576     assert(LHS.getValueType() == RHS.getValueType());
5577     ARM64CC::CondCode ARM64CC = changeIntCCToARM64CC(CC);
5578     return EmitVectorComparison(LHS, RHS, ARM64CC, false, Op.getValueType(), dl,
5579                                 DAG);
5580   }
5581
5582   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
5583          LHS.getValueType().getVectorElementType() == MVT::f64);
5584
5585   // Unfortunately, the mapping of LLVM FP CC's onto ARM64 CC's isn't totally
5586   // clean.  Some of them require two branches to implement.
5587   ARM64CC::CondCode CC1, CC2;
5588   bool ShouldInvert;
5589   changeVectorFPCCToARM64CC(CC, CC1, CC2, ShouldInvert);
5590
5591   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
5592   SDValue Cmp =
5593       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
5594   if (!Cmp.getNode())
5595     return SDValue();
5596
5597   if (CC2 != ARM64CC::AL) {
5598     SDValue Cmp2 =
5599         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
5600     if (!Cmp2.getNode())
5601       return SDValue();
5602
5603     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
5604   }
5605
5606   if (ShouldInvert)
5607     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
5608
5609   return Cmp;
5610 }
5611
5612 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5613 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5614 /// specified in the intrinsic calls.
5615 bool ARM64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5616                                              const CallInst &I,
5617                                              unsigned Intrinsic) const {
5618   switch (Intrinsic) {
5619   case Intrinsic::arm64_neon_ld2:
5620   case Intrinsic::arm64_neon_ld3:
5621   case Intrinsic::arm64_neon_ld4:
5622   case Intrinsic::arm64_neon_ld2lane:
5623   case Intrinsic::arm64_neon_ld3lane:
5624   case Intrinsic::arm64_neon_ld4lane:
5625   case Intrinsic::arm64_neon_ld2r:
5626   case Intrinsic::arm64_neon_ld3r:
5627   case Intrinsic::arm64_neon_ld4r: {
5628     Info.opc = ISD::INTRINSIC_W_CHAIN;
5629     // Conservatively set memVT to the entire set of vectors loaded.
5630     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
5631     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5632     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
5633     Info.offset = 0;
5634     Info.align = 0;
5635     Info.vol = false; // volatile loads with NEON intrinsics not supported
5636     Info.readMem = true;
5637     Info.writeMem = false;
5638     return true;
5639   }
5640   case Intrinsic::arm64_neon_st2:
5641   case Intrinsic::arm64_neon_st3:
5642   case Intrinsic::arm64_neon_st4:
5643   case Intrinsic::arm64_neon_st2lane:
5644   case Intrinsic::arm64_neon_st3lane:
5645   case Intrinsic::arm64_neon_st4lane: {
5646     Info.opc = ISD::INTRINSIC_VOID;
5647     // Conservatively set memVT to the entire set of vectors stored.
5648     unsigned NumElts = 0;
5649     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
5650       Type *ArgTy = I.getArgOperand(ArgI)->getType();
5651       if (!ArgTy->isVectorTy())
5652         break;
5653       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
5654     }
5655     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5656     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
5657     Info.offset = 0;
5658     Info.align = 0;
5659     Info.vol = false; // volatile stores with NEON intrinsics not supported
5660     Info.readMem = false;
5661     Info.writeMem = true;
5662     return true;
5663   }
5664   case Intrinsic::arm64_ldaxr:
5665   case Intrinsic::arm64_ldxr: {
5666     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
5667     Info.opc = ISD::INTRINSIC_W_CHAIN;
5668     Info.memVT = MVT::getVT(PtrTy->getElementType());
5669     Info.ptrVal = I.getArgOperand(0);
5670     Info.offset = 0;
5671     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
5672     Info.vol = true;
5673     Info.readMem = true;
5674     Info.writeMem = false;
5675     return true;
5676   }
5677   case Intrinsic::arm64_stlxr:
5678   case Intrinsic::arm64_stxr: {
5679     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
5680     Info.opc = ISD::INTRINSIC_W_CHAIN;
5681     Info.memVT = MVT::getVT(PtrTy->getElementType());
5682     Info.ptrVal = I.getArgOperand(1);
5683     Info.offset = 0;
5684     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
5685     Info.vol = true;
5686     Info.readMem = false;
5687     Info.writeMem = true;
5688     return true;
5689   }
5690   case Intrinsic::arm64_ldaxp:
5691   case Intrinsic::arm64_ldxp: {
5692     Info.opc = ISD::INTRINSIC_W_CHAIN;
5693     Info.memVT = MVT::i128;
5694     Info.ptrVal = I.getArgOperand(0);
5695     Info.offset = 0;
5696     Info.align = 16;
5697     Info.vol = true;
5698     Info.readMem = true;
5699     Info.writeMem = false;
5700     return true;
5701   }
5702   case Intrinsic::arm64_stlxp:
5703   case Intrinsic::arm64_stxp: {
5704     Info.opc = ISD::INTRINSIC_W_CHAIN;
5705     Info.memVT = MVT::i128;
5706     Info.ptrVal = I.getArgOperand(2);
5707     Info.offset = 0;
5708     Info.align = 16;
5709     Info.vol = true;
5710     Info.readMem = false;
5711     Info.writeMem = true;
5712     return true;
5713   }
5714   default:
5715     break;
5716   }
5717
5718   return false;
5719 }
5720
5721 // Truncations from 64-bit GPR to 32-bit GPR is free.
5722 bool ARM64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
5723   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
5724     return false;
5725   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
5726   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
5727   if (NumBits1 <= NumBits2)
5728     return false;
5729   return true;
5730 }
5731 bool ARM64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
5732   if (!VT1.isInteger() || !VT2.isInteger())
5733     return false;
5734   unsigned NumBits1 = VT1.getSizeInBits();
5735   unsigned NumBits2 = VT2.getSizeInBits();
5736   if (NumBits1 <= NumBits2)
5737     return false;
5738   return true;
5739 }
5740
5741 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
5742 // 64-bit GPR.
5743 bool ARM64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
5744   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
5745     return false;
5746   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
5747   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
5748   if (NumBits1 == 32 && NumBits2 == 64)
5749     return true;
5750   return false;
5751 }
5752 bool ARM64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
5753   if (!VT1.isInteger() || !VT2.isInteger())
5754     return false;
5755   unsigned NumBits1 = VT1.getSizeInBits();
5756   unsigned NumBits2 = VT2.getSizeInBits();
5757   if (NumBits1 == 32 && NumBits2 == 64)
5758     return true;
5759   return false;
5760 }
5761
5762 bool ARM64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
5763   EVT VT1 = Val.getValueType();
5764   if (isZExtFree(VT1, VT2)) {
5765     return true;
5766   }
5767
5768   if (Val.getOpcode() != ISD::LOAD)
5769     return false;
5770
5771   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
5772   return (VT1.isSimple() && VT1.isInteger() && VT2.isSimple() &&
5773           VT2.isInteger() && VT1.getSizeInBits() <= 32);
5774 }
5775
5776 bool ARM64TargetLowering::hasPairedLoad(Type *LoadedType,
5777                                         unsigned &RequiredAligment) const {
5778   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
5779     return false;
5780   // Cyclone supports unaligned accesses.
5781   RequiredAligment = 0;
5782   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
5783   return NumBits == 32 || NumBits == 64;
5784 }
5785
5786 bool ARM64TargetLowering::hasPairedLoad(EVT LoadedType,
5787                                         unsigned &RequiredAligment) const {
5788   if (!LoadedType.isSimple() ||
5789       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
5790     return false;
5791   // Cyclone supports unaligned accesses.
5792   RequiredAligment = 0;
5793   unsigned NumBits = LoadedType.getSizeInBits();
5794   return NumBits == 32 || NumBits == 64;
5795 }
5796
5797 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
5798                        unsigned AlignCheck) {
5799   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
5800           (DstAlign == 0 || DstAlign % AlignCheck == 0));
5801 }
5802
5803 EVT ARM64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
5804                                              unsigned SrcAlign, bool IsMemset,
5805                                              bool ZeroMemset, bool MemcpyStrSrc,
5806                                              MachineFunction &MF) const {
5807   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
5808   // instruction to materialize the v2i64 zero and one store (with restrictive
5809   // addressing mode). Just do two i64 store of zero-registers.
5810   bool Fast;
5811   const Function *F = MF.getFunction();
5812   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
5813       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
5814                                        Attribute::NoImplicitFloat) &&
5815       (memOpAlign(SrcAlign, DstAlign, 16) ||
5816        (allowsUnalignedMemoryAccesses(MVT::f128, 0, &Fast) && Fast)))
5817     return MVT::f128;
5818
5819   return Size >= 8 ? MVT::i64 : MVT::i32;
5820 }
5821
5822 // 12-bit optionally shifted immediates are legal for adds.
5823 bool ARM64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
5824   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
5825     return true;
5826   return false;
5827 }
5828
5829 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
5830 // immediates is the same as for an add or a sub.
5831 bool ARM64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
5832   if (Immed < 0)
5833     Immed *= -1;
5834   return isLegalAddImmediate(Immed);
5835 }
5836
5837 /// isLegalAddressingMode - Return true if the addressing mode represented
5838 /// by AM is legal for this target, for a load/store of the specified type.
5839 bool ARM64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
5840                                                 Type *Ty) const {
5841   // ARM64 has five basic addressing modes:
5842   //  reg
5843   //  reg + 9-bit signed offset
5844   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
5845   //  reg1 + reg2
5846   //  reg + SIZE_IN_BYTES * reg
5847
5848   // No global is ever allowed as a base.
5849   if (AM.BaseGV)
5850     return false;
5851
5852   // No reg+reg+imm addressing.
5853   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
5854     return false;
5855
5856   // check reg + imm case:
5857   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
5858   uint64_t NumBytes = 0;
5859   if (Ty->isSized()) {
5860     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
5861     NumBytes = NumBits / 8;
5862     if (!isPowerOf2_64(NumBits))
5863       NumBytes = 0;
5864   }
5865
5866   if (!AM.Scale) {
5867     int64_t Offset = AM.BaseOffs;
5868
5869     // 9-bit signed offset
5870     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
5871       return true;
5872
5873     // 12-bit unsigned offset
5874     unsigned shift = Log2_64(NumBytes);
5875     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
5876         // Must be a multiple of NumBytes (NumBytes is a power of 2)
5877         (Offset >> shift) << shift == Offset)
5878       return true;
5879     return false;
5880   }
5881
5882   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
5883
5884   if (!AM.Scale || AM.Scale == 1 ||
5885       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
5886     return true;
5887   return false;
5888 }
5889
5890 int ARM64TargetLowering::getScalingFactorCost(const AddrMode &AM,
5891                                               Type *Ty) const {
5892   // Scaling factors are not free at all.
5893   // Operands                     | Rt Latency
5894   // -------------------------------------------
5895   // Rt, [Xn, Xm]                 | 4
5896   // -------------------------------------------
5897   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
5898   // Rt, [Xn, Wm, <extend> #imm]  |
5899   if (isLegalAddressingMode(AM, Ty))
5900     // Scale represents reg2 * scale, thus account for 1 if
5901     // it is not equal to 0 or 1.
5902     return AM.Scale != 0 && AM.Scale != 1;
5903   return -1;
5904 }
5905
5906 bool ARM64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
5907   VT = VT.getScalarType();
5908
5909   if (!VT.isSimple())
5910     return false;
5911
5912   switch (VT.getSimpleVT().SimpleTy) {
5913   case MVT::f32:
5914   case MVT::f64:
5915     return true;
5916   default:
5917     break;
5918   }
5919
5920   return false;
5921 }
5922
5923 const MCPhysReg *
5924 ARM64TargetLowering::getScratchRegisters(CallingConv::ID) const {
5925   // LR is a callee-save register, but we must treat it as clobbered by any call
5926   // site. Hence we include LR in the scratch registers, which are in turn added
5927   // as implicit-defs for stackmaps and patchpoints.
5928   static const MCPhysReg ScratchRegs[] = {
5929     ARM64::X16, ARM64::X17, ARM64::LR, 0
5930   };
5931   return ScratchRegs;
5932 }
5933
5934 bool ARM64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
5935                                                             Type *Ty) const {
5936   assert(Ty->isIntegerTy());
5937
5938   unsigned BitSize = Ty->getPrimitiveSizeInBits();
5939   if (BitSize == 0)
5940     return false;
5941
5942   int64_t Val = Imm.getSExtValue();
5943   if (Val == 0 || ARM64_AM::isLogicalImmediate(Val, BitSize))
5944     return true;
5945
5946   if ((int64_t)Val < 0)
5947     Val = ~Val;
5948   if (BitSize == 32)
5949     Val &= (1LL << 32) - 1;
5950
5951   unsigned LZ = countLeadingZeros((uint64_t)Val);
5952   unsigned Shift = (63 - LZ) / 16;
5953   // MOVZ is free so return true for one or fewer MOVK.
5954   return (Shift < 3) ? true : false;
5955 }
5956
5957 // Generate SUBS and CSEL for integer abs.
5958 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
5959   EVT VT = N->getValueType(0);
5960
5961   SDValue N0 = N->getOperand(0);
5962   SDValue N1 = N->getOperand(1);
5963   SDLoc DL(N);
5964
5965   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
5966   // and change it to SUB and CSEL.
5967   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
5968       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
5969       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
5970     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
5971       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
5972         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
5973                                   N0.getOperand(0));
5974         // Generate SUBS & CSEL.
5975         SDValue Cmp =
5976             DAG.getNode(ARM64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
5977                         N0.getOperand(0), DAG.getConstant(0, VT));
5978         return DAG.getNode(ARM64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
5979                            DAG.getConstant(ARM64CC::PL, MVT::i32),
5980                            SDValue(Cmp.getNode(), 1));
5981       }
5982   return SDValue();
5983 }
5984
5985 // performXorCombine - Attempts to handle integer ABS.
5986 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
5987                                  TargetLowering::DAGCombinerInfo &DCI,
5988                                  const ARM64Subtarget *Subtarget) {
5989   if (DCI.isBeforeLegalizeOps())
5990     return SDValue();
5991
5992   return performIntegerAbsCombine(N, DAG);
5993 }
5994
5995 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
5996                                  TargetLowering::DAGCombinerInfo &DCI,
5997                                  const ARM64Subtarget *Subtarget) {
5998   if (DCI.isBeforeLegalizeOps())
5999     return SDValue();
6000
6001   // Multiplication of a power of two plus/minus one can be done more
6002   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6003   // future CPUs have a cheaper MADD instruction, this may need to be
6004   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6005   // 64-bit is 5 cycles, so this is always a win.
6006   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6007     APInt Value = C->getAPIntValue();
6008     EVT VT = N->getValueType(0);
6009     APInt VP1 = Value + 1;
6010     if (VP1.isPowerOf2()) {
6011       // Multiplying by one less than a power of two, replace with a shift
6012       // and a subtract.
6013       SDValue ShiftedVal =
6014           DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6015                       DAG.getConstant(VP1.logBase2(), MVT::i64));
6016       return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6017     }
6018     APInt VM1 = Value - 1;
6019     if (VM1.isPowerOf2()) {
6020       // Multiplying by one more than a power of two, replace with a shift
6021       // and an add.
6022       SDValue ShiftedVal =
6023           DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6024                       DAG.getConstant(VM1.logBase2(), MVT::i64));
6025       return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6026     }
6027   }
6028   return SDValue();
6029 }
6030
6031 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6032   EVT VT = N->getValueType(0);
6033   if (VT != MVT::f32 && VT != MVT::f64)
6034     return SDValue();
6035   // Only optimize when the source and destination types have the same width.
6036   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6037     return SDValue();
6038
6039   // If the result of an integer load is only used by an integer-to-float
6040   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6041   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6042   SDValue N0 = N->getOperand(0);
6043   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6044       // Do not change the width of a volatile load.
6045       !cast<LoadSDNode>(N0)->isVolatile()) {
6046     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6047     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6048                                LN0->getPointerInfo(), LN0->isVolatile(),
6049                                LN0->isNonTemporal(), LN0->isInvariant(),
6050                                LN0->getAlignment());
6051
6052     // Make sure successors of the original load stay after it by updating them
6053     // to use the new Chain.
6054     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6055
6056     unsigned Opcode =
6057         (N->getOpcode() == ISD::SINT_TO_FP) ? ARM64ISD::SITOF : ARM64ISD::UITOF;
6058     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6059   }
6060
6061   return SDValue();
6062 }
6063
6064 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6065 /// searches for and classifies those shifts.
6066 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6067                          bool &FromHi) {
6068   if (N.getOpcode() == ISD::SHL)
6069     FromHi = false;
6070   else if (N.getOpcode() == ISD::SRL)
6071     FromHi = true;
6072   else
6073     return false;
6074
6075   if (!isa<ConstantSDNode>(N.getOperand(1)))
6076     return false;
6077
6078   ShiftAmount = N->getConstantOperandVal(1);
6079   Src = N->getOperand(0);
6080   return true;
6081 }
6082
6083 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6084 /// registers viewed as a high/low pair. This function looks for the pattern:
6085 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6086 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
6087 /// independent.
6088 static SDValue tryCombineToEXTR(SDNode *N,
6089                                 TargetLowering::DAGCombinerInfo &DCI) {
6090   SelectionDAG &DAG = DCI.DAG;
6091   SDLoc DL(N);
6092   EVT VT = N->getValueType(0);
6093
6094   assert(N->getOpcode() == ISD::OR && "Unexpected root");
6095
6096   if (VT != MVT::i32 && VT != MVT::i64)
6097     return SDValue();
6098
6099   SDValue LHS;
6100   uint32_t ShiftLHS = 0;
6101   bool LHSFromHi = 0;
6102   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
6103     return SDValue();
6104
6105   SDValue RHS;
6106   uint32_t ShiftRHS = 0;
6107   bool RHSFromHi = 0;
6108   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
6109     return SDValue();
6110
6111   // If they're both trying to come from the high part of the register, they're
6112   // not really an EXTR.
6113   if (LHSFromHi == RHSFromHi)
6114     return SDValue();
6115
6116   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
6117     return SDValue();
6118
6119   if (LHSFromHi) {
6120     std::swap(LHS, RHS);
6121     std::swap(ShiftLHS, ShiftRHS);
6122   }
6123
6124   return DAG.getNode(ARM64ISD::EXTR, DL, VT, LHS, RHS,
6125                      DAG.getConstant(ShiftRHS, MVT::i64));
6126 }
6127
6128 static SDValue tryCombineToBSL(SDNode *N,
6129                                 TargetLowering::DAGCombinerInfo &DCI) {
6130   EVT VT = N->getValueType(0);
6131   SelectionDAG &DAG = DCI.DAG;
6132   SDLoc DL(N);
6133
6134   if (!VT.isVector())
6135     return SDValue();
6136
6137   SDValue N0 = N->getOperand(0);
6138   if (N0.getOpcode() != ISD::AND)
6139     return SDValue();
6140
6141   SDValue N1 = N->getOperand(1);
6142   if (N1.getOpcode() != ISD::AND)
6143     return SDValue();
6144
6145   // We only have to look for constant vectors here since the general, variable
6146   // case can be handled in TableGen.
6147   unsigned Bits = VT.getVectorElementType().getSizeInBits();
6148   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
6149   for (int i = 1; i >= 0; --i)
6150     for (int j = 1; j >= 0; --j) {
6151       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
6152       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
6153       if (!BVN0 || !BVN1)
6154         continue;
6155
6156       bool FoundMatch = true;
6157       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
6158         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
6159         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
6160         if (!CN0 || !CN1 ||
6161             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
6162           FoundMatch = false;
6163           break;
6164         }
6165       }
6166
6167       if (FoundMatch)
6168         return DAG.getNode(ARM64ISD::BSL, DL, VT, SDValue(BVN0, 0),
6169                            N0->getOperand(1 - i), N1->getOperand(1 - j));
6170     }
6171
6172   return SDValue();
6173 }
6174
6175 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
6176                                 const ARM64Subtarget *Subtarget) {
6177   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
6178   if (!EnableARM64ExtrGeneration)
6179     return SDValue();
6180   SelectionDAG &DAG = DCI.DAG;
6181   EVT VT = N->getValueType(0);
6182
6183   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6184     return SDValue();
6185
6186   SDValue Res = tryCombineToEXTR(N, DCI);
6187   if (Res.getNode())
6188     return Res;
6189
6190   Res = tryCombineToBSL(N, DCI);
6191   if (Res.getNode())
6192     return Res;
6193
6194   return SDValue();
6195 }
6196
6197 static SDValue performBitcastCombine(SDNode *N,
6198                                      TargetLowering::DAGCombinerInfo &DCI,
6199                                      SelectionDAG &DAG) {
6200   // Wait 'til after everything is legalized to try this. That way we have
6201   // legal vector types and such.
6202   if (DCI.isBeforeLegalizeOps())
6203     return SDValue();
6204
6205   // Remove extraneous bitcasts around an extract_subvector.
6206   // For example,
6207   //    (v4i16 (bitconvert
6208   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
6209   //  becomes
6210   //    (extract_subvector ((v8i16 ...), (i64 4)))
6211
6212   // Only interested in 64-bit vectors as the ultimate result.
6213   EVT VT = N->getValueType(0);
6214   if (!VT.isVector())
6215     return SDValue();
6216   if (VT.getSimpleVT().getSizeInBits() != 64)
6217     return SDValue();
6218   // Is the operand an extract_subvector starting at the beginning or halfway
6219   // point of the vector? A low half may also come through as an
6220   // EXTRACT_SUBREG, so look for that, too.
6221   SDValue Op0 = N->getOperand(0);
6222   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
6223       !(Op0->isMachineOpcode() &&
6224         Op0->getMachineOpcode() == ARM64::EXTRACT_SUBREG))
6225     return SDValue();
6226   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
6227   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
6228     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
6229       return SDValue();
6230   } else if (Op0->getMachineOpcode() == ARM64::EXTRACT_SUBREG) {
6231     if (idx != ARM64::dsub)
6232       return SDValue();
6233     // The dsub reference is equivalent to a lane zero subvector reference.
6234     idx = 0;
6235   }
6236   // Look through the bitcast of the input to the extract.
6237   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
6238     return SDValue();
6239   SDValue Source = Op0->getOperand(0)->getOperand(0);
6240   // If the source type has twice the number of elements as our destination
6241   // type, we know this is an extract of the high or low half of the vector.
6242   EVT SVT = Source->getValueType(0);
6243   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
6244     return SDValue();
6245
6246   DEBUG(dbgs() << "arm64-lower: bitcast extract_subvector simplification\n");
6247
6248   // Create the simplified form to just extract the low or high half of the
6249   // vector directly rather than bothering with the bitcasts.
6250   SDLoc dl(N);
6251   unsigned NumElements = VT.getVectorNumElements();
6252   if (idx) {
6253     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
6254     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
6255   } else {
6256     SDValue SubReg = DAG.getTargetConstant(ARM64::dsub, MVT::i32);
6257     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
6258                                       Source, SubReg),
6259                    0);
6260   }
6261 }
6262
6263 static SDValue performConcatVectorsCombine(SDNode *N,
6264                                            TargetLowering::DAGCombinerInfo &DCI,
6265                                            SelectionDAG &DAG) {
6266   // Wait 'til after everything is legalized to try this. That way we have
6267   // legal vector types and such.
6268   if (DCI.isBeforeLegalizeOps())
6269     return SDValue();
6270
6271   SDLoc dl(N);
6272   EVT VT = N->getValueType(0);
6273
6274   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
6275   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
6276   // canonicalise to that.
6277   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
6278     assert(VT.getVectorElementType().getSizeInBits() == 64);
6279     return DAG.getNode(ARM64ISD::DUPLANE64, dl, VT,
6280                        WidenVector(N->getOperand(0), DAG),
6281                        DAG.getConstant(0, MVT::i64));
6282   }
6283
6284   // Canonicalise concat_vectors so that the right-hand vector has as few
6285   // bit-casts as possible before its real operation. The primary matching
6286   // destination for these operations will be the narrowing "2" instructions,
6287   // which depend on the operation being performed on this right-hand vector.
6288   // For example,
6289   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
6290   // becomes
6291   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
6292
6293   SDValue Op1 = N->getOperand(1);
6294   if (Op1->getOpcode() != ISD::BITCAST)
6295     return SDValue();
6296   SDValue RHS = Op1->getOperand(0);
6297   MVT RHSTy = RHS.getValueType().getSimpleVT();
6298   // If the RHS is not a vector, this is not the pattern we're looking for.
6299   if (!RHSTy.isVector())
6300     return SDValue();
6301
6302   DEBUG(dbgs() << "arm64-lower: concat_vectors bitcast simplification\n");
6303
6304   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
6305                                   RHSTy.getVectorNumElements() * 2);
6306   return DAG.getNode(
6307       ISD::BITCAST, dl, VT,
6308       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
6309                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
6310 }
6311
6312 static SDValue tryCombineFixedPointConvert(SDNode *N,
6313                                            TargetLowering::DAGCombinerInfo &DCI,
6314                                            SelectionDAG &DAG) {
6315   // Wait 'til after everything is legalized to try this. That way we have
6316   // legal vector types and such.
6317   if (DCI.isBeforeLegalizeOps())
6318     return SDValue();
6319   // Transform a scalar conversion of a value from a lane extract into a
6320   // lane extract of a vector conversion. E.g., from foo1 to foo2:
6321   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
6322   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
6323   //
6324   // The second form interacts better with instruction selection and the
6325   // register allocator to avoid cross-class register copies that aren't
6326   // coalescable due to a lane reference.
6327
6328   // Check the operand and see if it originates from a lane extract.
6329   SDValue Op1 = N->getOperand(1);
6330   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6331     // Yep, no additional predication needed. Perform the transform.
6332     SDValue IID = N->getOperand(0);
6333     SDValue Shift = N->getOperand(2);
6334     SDValue Vec = Op1.getOperand(0);
6335     SDValue Lane = Op1.getOperand(1);
6336     EVT ResTy = N->getValueType(0);
6337     EVT VecResTy;
6338     SDLoc DL(N);
6339
6340     // The vector width should be 128 bits by the time we get here, even
6341     // if it started as 64 bits (the extract_vector handling will have
6342     // done so).
6343     assert(Vec.getValueType().getSizeInBits() == 128 &&
6344            "unexpected vector size on extract_vector_elt!");
6345     if (Vec.getValueType() == MVT::v4i32)
6346       VecResTy = MVT::v4f32;
6347     else if (Vec.getValueType() == MVT::v2i64)
6348       VecResTy = MVT::v2f64;
6349     else
6350       assert(0 && "unexpected vector type!");
6351
6352     SDValue Convert =
6353         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
6354     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
6355   }
6356   return SDValue();
6357 }
6358
6359 // AArch64 high-vector "long" operations are formed by performing the non-high
6360 // version on an extract_subvector of each operand which gets the high half:
6361 //
6362 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
6363 //
6364 // However, there are cases which don't have an extract_high explicitly, but
6365 // have another operation that can be made compatible with one for free. For
6366 // example:
6367 //
6368 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
6369 //
6370 // This routine does the actual conversion of such DUPs, once outer routines
6371 // have determined that everything else is in order.
6372 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
6373   // We can handle most types of duplicate, but the lane ones have an extra
6374   // operand saying *which* lane, so we need to know.
6375   bool IsDUPLANE;
6376   switch (N.getOpcode()) {
6377   case ARM64ISD::DUP:
6378     IsDUPLANE = false;
6379     break;
6380   case ARM64ISD::DUPLANE8:
6381   case ARM64ISD::DUPLANE16:
6382   case ARM64ISD::DUPLANE32:
6383   case ARM64ISD::DUPLANE64:
6384     IsDUPLANE = true;
6385     break;
6386   default:
6387     return SDValue();
6388   }
6389
6390   MVT NarrowTy = N.getSimpleValueType();
6391   if (!NarrowTy.is64BitVector())
6392     return SDValue();
6393
6394   MVT ElementTy = NarrowTy.getVectorElementType();
6395   unsigned NumElems = NarrowTy.getVectorNumElements();
6396   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
6397
6398   SDValue NewDUP;
6399   if (IsDUPLANE)
6400     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
6401                          N.getOperand(1));
6402   else
6403     NewDUP = DAG.getNode(ARM64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
6404
6405   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
6406                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
6407 }
6408
6409 static bool isEssentiallyExtractSubvector(SDValue N) {
6410   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
6411     return true;
6412
6413   return N.getOpcode() == ISD::BITCAST &&
6414          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
6415 }
6416
6417 /// \brief Helper structure to keep track of ISD::SET_CC operands.
6418 struct GenericSetCCInfo {
6419   const SDValue *Opnd0;
6420   const SDValue *Opnd1;
6421   ISD::CondCode CC;
6422 };
6423
6424 /// \brief Helper structure to keep track of a SET_CC lowered into ARM64 code.
6425 struct ARM64SetCCInfo {
6426   const SDValue *Cmp;
6427   ARM64CC::CondCode CC;
6428 };
6429
6430 /// \brief Helper structure to keep track of SetCC information.
6431 union SetCCInfo {
6432   GenericSetCCInfo Generic;
6433   ARM64SetCCInfo ARM64;
6434 };
6435
6436 /// \brief Helper structure to be able to read SetCC information.
6437 /// If set to true, IsARM64 field, Info is a ARM64SetCCInfo, otherwise Info is
6438 /// a GenericSetCCInfo.
6439 struct SetCCInfoAndKind {
6440   SetCCInfo Info;
6441   bool IsARM64;
6442 };
6443
6444 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
6445 /// an
6446 /// ARM64 lowered one.
6447 /// \p SetCCInfo is filled accordingly.
6448 /// \post SetCCInfo is meanginfull only when this function returns true.
6449 /// \return True when Op is a kind of SET_CC operation.
6450 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
6451   // If this is a setcc, this is straight forward.
6452   if (Op.getOpcode() == ISD::SETCC) {
6453     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
6454     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
6455     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6456     SetCCInfo.IsARM64 = false;
6457     return true;
6458   }
6459   // Otherwise, check if this is a matching csel instruction.
6460   // In other words:
6461   // - csel 1, 0, cc
6462   // - csel 0, 1, !cc
6463   if (Op.getOpcode() != ARM64ISD::CSEL)
6464     return false;
6465   // Set the information about the operands.
6466   // TODO: we want the operands of the Cmp not the csel
6467   SetCCInfo.Info.ARM64.Cmp = &Op.getOperand(3);
6468   SetCCInfo.IsARM64 = true;
6469   SetCCInfo.Info.ARM64.CC = static_cast<ARM64CC::CondCode>(
6470       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
6471
6472   // Check that the operands matches the constraints:
6473   // (1) Both operands must be constants.
6474   // (2) One must be 1 and the other must be 0.
6475   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
6476   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6477
6478   // Check (1).
6479   if (!TValue || !FValue)
6480     return false;
6481
6482   // Check (2).
6483   if (!TValue->isOne()) {
6484     // Update the comparison when we are interested in !cc.
6485     std::swap(TValue, FValue);
6486     SetCCInfo.Info.ARM64.CC =
6487         ARM64CC::getInvertedCondCode(SetCCInfo.Info.ARM64.CC);
6488   }
6489   return TValue->isOne() && FValue->isNullValue();
6490 }
6491
6492 // The folding we want to perform is:
6493 // (add x, (setcc cc ...) )
6494 //   -->
6495 // (csel x, (add x, 1), !cc ...)
6496 //
6497 // The latter will get matched to a CSINC instruction.
6498 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
6499   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
6500   SDValue LHS = Op->getOperand(0);
6501   SDValue RHS = Op->getOperand(1);
6502   SetCCInfoAndKind InfoAndKind;
6503
6504   // If neither operand is a SET_CC, give up.
6505   if (!isSetCC(LHS, InfoAndKind)) {
6506     std::swap(LHS, RHS);
6507     if (!isSetCC(LHS, InfoAndKind))
6508       return SDValue();
6509   }
6510
6511   // FIXME: This could be generatized to work for FP comparisons.
6512   EVT CmpVT = InfoAndKind.IsARM64
6513                   ? InfoAndKind.Info.ARM64.Cmp->getOperand(0).getValueType()
6514                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
6515   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
6516     return SDValue();
6517
6518   SDValue CCVal;
6519   SDValue Cmp;
6520   SDLoc dl(Op);
6521   if (InfoAndKind.IsARM64) {
6522     CCVal = DAG.getConstant(
6523         ARM64CC::getInvertedCondCode(InfoAndKind.Info.ARM64.CC), MVT::i32);
6524     Cmp = *InfoAndKind.Info.ARM64.Cmp;
6525   } else
6526     Cmp = getARM64Cmp(*InfoAndKind.Info.Generic.Opnd0,
6527                       *InfoAndKind.Info.Generic.Opnd1,
6528                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
6529                       CCVal, DAG, dl);
6530
6531   EVT VT = Op->getValueType(0);
6532   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
6533   return DAG.getNode(ARM64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
6534 }
6535
6536 // The basic add/sub long vector instructions have variants with "2" on the end
6537 // which act on the high-half of their inputs. They are normally matched by
6538 // patterns like:
6539 //
6540 // (add (zeroext (extract_high LHS)),
6541 //      (zeroext (extract_high RHS)))
6542 // -> uaddl2 vD, vN, vM
6543 //
6544 // However, if one of the extracts is something like a duplicate, this
6545 // instruction can still be used profitably. This function puts the DAG into a
6546 // more appropriate form for those patterns to trigger.
6547 static SDValue performAddSubLongCombine(SDNode *N,
6548                                         TargetLowering::DAGCombinerInfo &DCI,
6549                                         SelectionDAG &DAG) {
6550   if (DCI.isBeforeLegalizeOps())
6551     return SDValue();
6552
6553   MVT VT = N->getSimpleValueType(0);
6554   if (!VT.is128BitVector()) {
6555     if (N->getOpcode() == ISD::ADD)
6556       return performSetccAddFolding(N, DAG);
6557     return SDValue();
6558   }
6559
6560   // Make sure both branches are extended in the same way.
6561   SDValue LHS = N->getOperand(0);
6562   SDValue RHS = N->getOperand(1);
6563   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
6564        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
6565       LHS.getOpcode() != RHS.getOpcode())
6566     return SDValue();
6567
6568   unsigned ExtType = LHS.getOpcode();
6569
6570   // It's not worth doing if at least one of the inputs isn't already an
6571   // extract, but we don't know which it'll be so we have to try both.
6572   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
6573     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
6574     if (!RHS.getNode())
6575       return SDValue();
6576
6577     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
6578   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
6579     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
6580     if (!LHS.getNode())
6581       return SDValue();
6582
6583     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
6584   }
6585
6586   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
6587 }
6588
6589 // Massage DAGs which we can use the high-half "long" operations on into
6590 // something isel will recognize better. E.g.
6591 //
6592 // (arm64_neon_umull (extract_high vec) (dupv64 scalar)) -->
6593 //   (arm64_neon_umull (extract_high (v2i64 vec)))
6594 //                     (extract_high (v2i64 (dup128 scalar)))))
6595 //
6596 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
6597                                        TargetLowering::DAGCombinerInfo &DCI,
6598                                        SelectionDAG &DAG) {
6599   if (DCI.isBeforeLegalizeOps())
6600     return SDValue();
6601
6602   SDValue LHS = N->getOperand(1);
6603   SDValue RHS = N->getOperand(2);
6604   assert(LHS.getValueType().is64BitVector() &&
6605          RHS.getValueType().is64BitVector() &&
6606          "unexpected shape for long operation");
6607
6608   // Either node could be a DUP, but it's not worth doing both of them (you'd
6609   // just as well use the non-high version) so look for a corresponding extract
6610   // operation on the other "wing".
6611   if (isEssentiallyExtractSubvector(LHS)) {
6612     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
6613     if (!RHS.getNode())
6614       return SDValue();
6615   } else if (isEssentiallyExtractSubvector(RHS)) {
6616     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
6617     if (!LHS.getNode())
6618       return SDValue();
6619   }
6620
6621   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
6622                      N->getOperand(0), LHS, RHS);
6623 }
6624
6625 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
6626   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
6627   unsigned ElemBits = ElemTy.getSizeInBits();
6628
6629   int64_t ShiftAmount;
6630   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
6631     APInt SplatValue, SplatUndef;
6632     unsigned SplatBitSize;
6633     bool HasAnyUndefs;
6634     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
6635                               HasAnyUndefs, ElemBits) ||
6636         SplatBitSize != ElemBits)
6637       return SDValue();
6638
6639     ShiftAmount = SplatValue.getSExtValue();
6640   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
6641     ShiftAmount = CVN->getSExtValue();
6642   } else
6643     return SDValue();
6644
6645   unsigned Opcode;
6646   bool IsRightShift;
6647   switch (IID) {
6648   default:
6649     llvm_unreachable("Unknown shift intrinsic");
6650   case Intrinsic::arm64_neon_sqshl:
6651     Opcode = ARM64ISD::SQSHL_I;
6652     IsRightShift = false;
6653     break;
6654   case Intrinsic::arm64_neon_uqshl:
6655     Opcode = ARM64ISD::UQSHL_I;
6656     IsRightShift = false;
6657     break;
6658   case Intrinsic::arm64_neon_srshl:
6659     Opcode = ARM64ISD::SRSHR_I;
6660     IsRightShift = true;
6661     break;
6662   case Intrinsic::arm64_neon_urshl:
6663     Opcode = ARM64ISD::URSHR_I;
6664     IsRightShift = true;
6665     break;
6666   case Intrinsic::arm64_neon_sqshlu:
6667     Opcode = ARM64ISD::SQSHLU_I;
6668     IsRightShift = false;
6669     break;
6670   }
6671
6672   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
6673     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
6674                        DAG.getConstant(-ShiftAmount, MVT::i32));
6675   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount <= ElemBits)
6676     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
6677                        DAG.getConstant(ShiftAmount, MVT::i32));
6678
6679   return SDValue();
6680 }
6681
6682 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
6683 // the intrinsics must be legal and take an i32, this means there's almost
6684 // certainly going to be a zext in the DAG which we can eliminate.
6685 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
6686   SDValue AndN = N->getOperand(2);
6687   if (AndN.getOpcode() != ISD::AND)
6688     return SDValue();
6689
6690   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
6691   if (!CMask || CMask->getZExtValue() != Mask)
6692     return SDValue();
6693
6694   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
6695                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
6696 }
6697
6698 static SDValue performIntrinsicCombine(SDNode *N,
6699                                        TargetLowering::DAGCombinerInfo &DCI,
6700                                        const ARM64Subtarget *Subtarget) {
6701   SelectionDAG &DAG = DCI.DAG;
6702   unsigned IID = getIntrinsicID(N);
6703   switch (IID) {
6704   default:
6705     break;
6706   case Intrinsic::arm64_neon_vcvtfxs2fp:
6707   case Intrinsic::arm64_neon_vcvtfxu2fp:
6708     return tryCombineFixedPointConvert(N, DCI, DAG);
6709     break;
6710   case Intrinsic::arm64_neon_fmax:
6711     return DAG.getNode(ARM64ISD::FMAX, SDLoc(N), N->getValueType(0),
6712                        N->getOperand(1), N->getOperand(2));
6713   case Intrinsic::arm64_neon_fmin:
6714     return DAG.getNode(ARM64ISD::FMIN, SDLoc(N), N->getValueType(0),
6715                        N->getOperand(1), N->getOperand(2));
6716   case Intrinsic::arm64_neon_smull:
6717   case Intrinsic::arm64_neon_umull:
6718   case Intrinsic::arm64_neon_pmull:
6719   case Intrinsic::arm64_neon_sqdmull:
6720     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
6721   case Intrinsic::arm64_neon_sqshl:
6722   case Intrinsic::arm64_neon_uqshl:
6723   case Intrinsic::arm64_neon_sqshlu:
6724   case Intrinsic::arm64_neon_srshl:
6725   case Intrinsic::arm64_neon_urshl:
6726     return tryCombineShiftImm(IID, N, DAG);
6727   case Intrinsic::arm64_crc32b:
6728   case Intrinsic::arm64_crc32cb:
6729     return tryCombineCRC32(0xff, N, DAG);
6730   case Intrinsic::arm64_crc32h:
6731   case Intrinsic::arm64_crc32ch:
6732     return tryCombineCRC32(0xffff, N, DAG);
6733   }
6734   return SDValue();
6735 }
6736
6737 static SDValue performExtendCombine(SDNode *N,
6738                                     TargetLowering::DAGCombinerInfo &DCI,
6739                                     SelectionDAG &DAG) {
6740   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
6741   // we can convert that DUP into another extract_high (of a bigger DUP), which
6742   // helps the backend to decide that an sabdl2 would be useful, saving a real
6743   // extract_high operation.
6744   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
6745       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
6746     SDNode *ABDNode = N->getOperand(0).getNode();
6747     unsigned IID = getIntrinsicID(ABDNode);
6748     if (IID == Intrinsic::arm64_neon_sabd ||
6749         IID == Intrinsic::arm64_neon_uabd) {
6750       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
6751       if (!NewABD.getNode())
6752         return SDValue();
6753
6754       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
6755                          NewABD);
6756     }
6757   }
6758
6759   // This is effectively a custom type legalization for ARM64.
6760   //
6761   // Type legalization will split an extend of a small, legal, type to a larger
6762   // illegal type by first splitting the destination type, often creating
6763   // illegal source types, which then get legalized in isel-confusing ways,
6764   // leading to really terrible codegen. E.g.,
6765   //   %result = v8i32 sext v8i8 %value
6766   // becomes
6767   //   %losrc = extract_subreg %value, ...
6768   //   %hisrc = extract_subreg %value, ...
6769   //   %lo = v4i32 sext v4i8 %losrc
6770   //   %hi = v4i32 sext v4i8 %hisrc
6771   // Things go rapidly downhill from there.
6772   //
6773   // For ARM64, the [sz]ext vector instructions can only go up one element
6774   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
6775   // take two instructions.
6776   //
6777   // This implies that the most efficient way to do the extend from v8i8
6778   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
6779   // the normal splitting to happen for the v8i16->v8i32.
6780
6781   // This is pre-legalization to catch some cases where the default
6782   // type legalization will create ill-tempered code.
6783   if (!DCI.isBeforeLegalizeOps())
6784     return SDValue();
6785
6786   // We're only interested in cleaning things up for non-legal vector types
6787   // here. If both the source and destination are legal, things will just
6788   // work naturally without any fiddling.
6789   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6790   EVT ResVT = N->getValueType(0);
6791   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
6792     return SDValue();
6793   // If the vector type isn't a simple VT, it's beyond the scope of what
6794   // we're  worried about here. Let legalization do its thing and hope for
6795   // the best.
6796   if (!ResVT.isSimple())
6797     return SDValue();
6798
6799   SDValue Src = N->getOperand(0);
6800   MVT SrcVT = Src->getValueType(0).getSimpleVT();
6801   // If the source VT is a 64-bit vector, we can play games and get the
6802   // better results we want.
6803   if (SrcVT.getSizeInBits() != 64)
6804     return SDValue();
6805
6806   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
6807   unsigned ElementCount = SrcVT.getVectorNumElements();
6808   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
6809   SDLoc DL(N);
6810   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
6811
6812   // Now split the rest of the operation into two halves, each with a 64
6813   // bit source.
6814   EVT LoVT, HiVT;
6815   SDValue Lo, Hi;
6816   unsigned NumElements = ResVT.getVectorNumElements();
6817   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
6818   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
6819                                  ResVT.getVectorElementType(), NumElements / 2);
6820
6821   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
6822                                LoVT.getVectorNumElements());
6823   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
6824                    DAG.getIntPtrConstant(0));
6825   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
6826                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
6827   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
6828   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
6829
6830   // Now combine the parts back together so we still have a single result
6831   // like the combiner expects.
6832   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
6833 }
6834
6835 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
6836 /// value. The load store optimizer pass will merge them to store pair stores.
6837 /// This has better performance than a splat of the scalar followed by a split
6838 /// vector store. Even if the stores are not merged it is four stores vs a dup,
6839 /// followed by an ext.b and two stores.
6840 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
6841   SDValue StVal = St->getValue();
6842   EVT VT = StVal.getValueType();
6843
6844   // Don't replace floating point stores, they possibly won't be transformed to
6845   // stp because of the store pair suppress pass.
6846   if (VT.isFloatingPoint())
6847     return SDValue();
6848
6849   // Check for insert vector elements.
6850   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
6851     return SDValue();
6852
6853   // We can express a splat as store pair(s) for 2 or 4 elements.
6854   unsigned NumVecElts = VT.getVectorNumElements();
6855   if (NumVecElts != 4 && NumVecElts != 2)
6856     return SDValue();
6857   SDValue SplatVal = StVal.getOperand(1);
6858   unsigned RemainInsertElts = NumVecElts - 1;
6859
6860   // Check that this is a splat.
6861   while (--RemainInsertElts) {
6862     SDValue NextInsertElt = StVal.getOperand(0);
6863     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
6864       return SDValue();
6865     if (NextInsertElt.getOperand(1) != SplatVal)
6866       return SDValue();
6867     StVal = NextInsertElt;
6868   }
6869   unsigned OrigAlignment = St->getAlignment();
6870   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
6871   unsigned Alignment = std::min(OrigAlignment, EltOffset);
6872
6873   // Create scalar stores. This is at least as good as the code sequence for a
6874   // split unaligned store wich is a dup.s, ext.b, and two stores.
6875   // Most of the time the three stores should be replaced by store pair
6876   // instructions (stp).
6877   SDLoc DL(St);
6878   SDValue BasePtr = St->getBasePtr();
6879   SDValue NewST1 =
6880       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
6881                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
6882
6883   unsigned Offset = EltOffset;
6884   while (--NumVecElts) {
6885     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
6886                                     DAG.getConstant(Offset, MVT::i64));
6887     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
6888                           St->getPointerInfo(), St->isVolatile(),
6889                           St->isNonTemporal(), Alignment);
6890     Offset += EltOffset;
6891   }
6892   return NewST1;
6893 }
6894
6895 static SDValue performSTORECombine(SDNode *N,
6896                                    TargetLowering::DAGCombinerInfo &DCI,
6897                                    SelectionDAG &DAG,
6898                                    const ARM64Subtarget *Subtarget) {
6899   if (!DCI.isBeforeLegalize())
6900     return SDValue();
6901
6902   StoreSDNode *S = cast<StoreSDNode>(N);
6903   if (S->isVolatile())
6904     return SDValue();
6905
6906   // Cyclone has bad performance on unaligned 16B stores when crossing line and
6907   // page boundries. We want to split such stores.
6908   if (!Subtarget->isCyclone())
6909     return SDValue();
6910
6911   // Don't split at Oz.
6912   MachineFunction &MF = DAG.getMachineFunction();
6913   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
6914       AttributeSet::FunctionIndex, Attribute::MinSize);
6915   if (IsMinSize)
6916     return SDValue();
6917
6918   SDValue StVal = S->getValue();
6919   EVT VT = StVal.getValueType();
6920
6921   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
6922   // those up regresses performance on micro-benchmarks and olden/bh.
6923   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
6924     return SDValue();
6925
6926   // Split unaligned 16B stores. They are terrible for performance.
6927   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
6928   // extensions can use this to mark that it does not want splitting to happen
6929   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
6930   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
6931   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
6932       S->getAlignment() <= 2)
6933     return SDValue();
6934
6935   // If we get a splat of a scalar convert this vector store to a store of
6936   // scalars. They will be merged into store pairs thereby removing two
6937   // instructions.
6938   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
6939   if (ReplacedSplat != SDValue())
6940     return ReplacedSplat;
6941
6942   SDLoc DL(S);
6943   unsigned NumElts = VT.getVectorNumElements() / 2;
6944   // Split VT into two.
6945   EVT HalfVT =
6946       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
6947   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
6948                                    DAG.getIntPtrConstant(0));
6949   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
6950                                    DAG.getIntPtrConstant(NumElts));
6951   SDValue BasePtr = S->getBasePtr();
6952   SDValue NewST1 =
6953       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
6954                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
6955   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
6956                                   DAG.getConstant(8, MVT::i64));
6957   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
6958                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
6959                       S->getAlignment());
6960 }
6961
6962 // Optimize compare with zero and branch.
6963 static SDValue performBRCONDCombine(SDNode *N,
6964                                     TargetLowering::DAGCombinerInfo &DCI,
6965                                     SelectionDAG &DAG) {
6966   SDValue Chain = N->getOperand(0);
6967   SDValue Dest = N->getOperand(1);
6968   SDValue CCVal = N->getOperand(2);
6969   SDValue Cmp = N->getOperand(3);
6970
6971   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
6972   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
6973   if (CC != ARM64CC::EQ && CC != ARM64CC::NE)
6974     return SDValue();
6975
6976   unsigned CmpOpc = Cmp.getOpcode();
6977   if (CmpOpc != ARM64ISD::ADDS && CmpOpc != ARM64ISD::SUBS)
6978     return SDValue();
6979
6980   // Only attempt folding if there is only one use of the flag and no use of the
6981   // value.
6982   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
6983     return SDValue();
6984
6985   SDValue LHS = Cmp.getOperand(0);
6986   SDValue RHS = Cmp.getOperand(1);
6987
6988   assert(LHS.getValueType() == RHS.getValueType() &&
6989          "Expected the value type to be the same for both operands!");
6990   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
6991     return SDValue();
6992
6993   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
6994     std::swap(LHS, RHS);
6995
6996   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
6997     return SDValue();
6998
6999   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
7000       LHS.getOpcode() == ISD::SRL)
7001     return SDValue();
7002
7003   // Fold the compare into the branch instruction.
7004   SDValue BR;
7005   if (CC == ARM64CC::EQ)
7006     BR = DAG.getNode(ARM64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7007   else
7008     BR = DAG.getNode(ARM64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7009
7010   // Do not add new nodes to DAG combiner worklist.
7011   DCI.CombineTo(N, BR, false);
7012
7013   return SDValue();
7014 }
7015
7016 // vselect (v1i1 setcc) ->
7017 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
7018 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
7019 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
7020 // such VSELECT.
7021 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
7022   SDValue N0 = N->getOperand(0);
7023   EVT CCVT = N0.getValueType();
7024
7025   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
7026       CCVT.getVectorElementType() != MVT::i1)
7027     return SDValue();
7028
7029   EVT ResVT = N->getValueType(0);
7030   EVT CmpVT = N0.getOperand(0).getValueType();
7031   // Only combine when the result type is of the same size as the compared
7032   // operands.
7033   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
7034     return SDValue();
7035
7036   SDValue IfTrue = N->getOperand(1);
7037   SDValue IfFalse = N->getOperand(2);
7038   SDValue SetCC =
7039       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
7040                    N0.getOperand(0), N0.getOperand(1),
7041                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
7042   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
7043                      IfTrue, IfFalse);
7044 }
7045
7046 SDValue ARM64TargetLowering::PerformDAGCombine(SDNode *N,
7047                                                DAGCombinerInfo &DCI) const {
7048   SelectionDAG &DAG = DCI.DAG;
7049   switch (N->getOpcode()) {
7050   default:
7051     break;
7052   case ISD::ADD:
7053   case ISD::SUB:
7054     return performAddSubLongCombine(N, DCI, DAG);
7055   case ISD::XOR:
7056     return performXorCombine(N, DAG, DCI, Subtarget);
7057   case ISD::MUL:
7058     return performMulCombine(N, DAG, DCI, Subtarget);
7059   case ISD::SINT_TO_FP:
7060   case ISD::UINT_TO_FP:
7061     return performIntToFpCombine(N, DAG);
7062   case ISD::OR:
7063     return performORCombine(N, DCI, Subtarget);
7064   case ISD::INTRINSIC_WO_CHAIN:
7065     return performIntrinsicCombine(N, DCI, Subtarget);
7066   case ISD::ANY_EXTEND:
7067   case ISD::ZERO_EXTEND:
7068   case ISD::SIGN_EXTEND:
7069     return performExtendCombine(N, DCI, DAG);
7070   case ISD::BITCAST:
7071     return performBitcastCombine(N, DCI, DAG);
7072   case ISD::CONCAT_VECTORS:
7073     return performConcatVectorsCombine(N, DCI, DAG);
7074   case ISD::VSELECT:
7075     return performVSelectCombine(N, DCI.DAG);
7076   case ISD::STORE:
7077     return performSTORECombine(N, DCI, DAG, Subtarget);
7078   case ARM64ISD::BRCOND:
7079     return performBRCONDCombine(N, DCI, DAG);
7080   }
7081   return SDValue();
7082 }
7083
7084 // Check if the return value is used as only a return value, as otherwise
7085 // we can't perform a tail-call. In particular, we need to check for
7086 // target ISD nodes that are returns and any other "odd" constructs
7087 // that the generic analysis code won't necessarily catch.
7088 bool ARM64TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
7089   if (N->getNumValues() != 1)
7090     return false;
7091   if (!N->hasNUsesOfValue(1, 0))
7092     return false;
7093
7094   SDValue TCChain = Chain;
7095   SDNode *Copy = *N->use_begin();
7096   if (Copy->getOpcode() == ISD::CopyToReg) {
7097     // If the copy has a glue operand, we conservatively assume it isn't safe to
7098     // perform a tail call.
7099     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
7100         MVT::Glue)
7101       return false;
7102     TCChain = Copy->getOperand(0);
7103   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
7104     return false;
7105
7106   bool HasRet = false;
7107   for (SDNode *Node : Copy->uses()) {
7108     if (Node->getOpcode() != ARM64ISD::RET_FLAG)
7109       return false;
7110     HasRet = true;
7111   }
7112
7113   if (!HasRet)
7114     return false;
7115
7116   Chain = TCChain;
7117   return true;
7118 }
7119
7120 // Return whether the an instruction can potentially be optimized to a tail
7121 // call. This will cause the optimizers to attempt to move, or duplicate,
7122 // return instructions to help enable tail call optimizations for this
7123 // instruction.
7124 bool ARM64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
7125   if (!EnableARM64TailCalls)
7126     return false;
7127
7128   if (!CI->isTailCall())
7129     return false;
7130
7131   return true;
7132 }
7133
7134 bool ARM64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
7135                                                  SDValue &Offset,
7136                                                  ISD::MemIndexedMode &AM,
7137                                                  bool &IsInc,
7138                                                  SelectionDAG &DAG) const {
7139   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
7140     return false;
7141
7142   Base = Op->getOperand(0);
7143   // All of the indexed addressing mode instructions take a signed
7144   // 9 bit immediate offset.
7145   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
7146     int64_t RHSC = (int64_t)RHS->getZExtValue();
7147     if (RHSC >= 256 || RHSC <= -256)
7148       return false;
7149     IsInc = (Op->getOpcode() == ISD::ADD);
7150     Offset = Op->getOperand(1);
7151     return true;
7152   }
7153   return false;
7154 }
7155
7156 bool ARM64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
7157                                                     SDValue &Offset,
7158                                                     ISD::MemIndexedMode &AM,
7159                                                     SelectionDAG &DAG) const {
7160   EVT VT;
7161   SDValue Ptr;
7162   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7163     VT = LD->getMemoryVT();
7164     Ptr = LD->getBasePtr();
7165   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7166     VT = ST->getMemoryVT();
7167     Ptr = ST->getBasePtr();
7168   } else
7169     return false;
7170
7171   bool IsInc;
7172   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
7173     return false;
7174   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
7175   return true;
7176 }
7177
7178 bool ARM64TargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
7179                                                      SDValue &Base,
7180                                                      SDValue &Offset,
7181                                                      ISD::MemIndexedMode &AM,
7182                                                      SelectionDAG &DAG) const {
7183   EVT VT;
7184   SDValue Ptr;
7185   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7186     VT = LD->getMemoryVT();
7187     Ptr = LD->getBasePtr();
7188   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7189     VT = ST->getMemoryVT();
7190     Ptr = ST->getBasePtr();
7191   } else
7192     return false;
7193
7194   bool IsInc;
7195   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
7196     return false;
7197   // Post-indexing updates the base, so it's not a valid transform
7198   // if that's not the same as the load's pointer.
7199   if (Ptr != Base)
7200     return false;
7201   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
7202   return true;
7203 }
7204
7205 void ARM64TargetLowering::ReplaceNodeResults(SDNode *N,
7206                                              SmallVectorImpl<SDValue> &Results,
7207                                              SelectionDAG &DAG) const {
7208   switch (N->getOpcode()) {
7209   default:
7210     llvm_unreachable("Don't know how to custom expand this");
7211   case ISD::FP_TO_UINT:
7212   case ISD::FP_TO_SINT:
7213     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
7214     // Let normal code take care of it by not adding anything to Results.
7215     return;
7216   }
7217 }
7218
7219 bool ARM64TargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
7220   // Loads and stores less than 128-bits are already atomic; ones above that
7221   // are doomed anyway, so defer to the default libcall and blame the OS when
7222   // things go wrong:
7223   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
7224     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 128;
7225   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
7226     return LI->getType()->getPrimitiveSizeInBits() == 128;
7227
7228   // For the real atomic operations, we have ldxr/stxr up to 128 bits.
7229   return Inst->getType()->getPrimitiveSizeInBits() <= 128;
7230 }
7231
7232 Value *ARM64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
7233                                            AtomicOrdering Ord) const {
7234   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
7235   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
7236   bool IsAcquire =
7237       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
7238
7239   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
7240   // intrinsic must return {i64, i64} and we have to recombine them into a
7241   // single i128 here.
7242   if (ValTy->getPrimitiveSizeInBits() == 128) {
7243     Intrinsic::ID Int =
7244         IsAcquire ? Intrinsic::arm64_ldaxp : Intrinsic::arm64_ldxp;
7245     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
7246
7247     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
7248     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
7249
7250     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
7251     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
7252     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
7253     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
7254     return Builder.CreateOr(
7255         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
7256   }
7257
7258   Type *Tys[] = { Addr->getType() };
7259   Intrinsic::ID Int =
7260       IsAcquire ? Intrinsic::arm64_ldaxr : Intrinsic::arm64_ldxr;
7261   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
7262
7263   return Builder.CreateTruncOrBitCast(
7264       Builder.CreateCall(Ldxr, Addr),
7265       cast<PointerType>(Addr->getType())->getElementType());
7266 }
7267
7268 Value *ARM64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
7269                                                  Value *Val, Value *Addr,
7270                                                  AtomicOrdering Ord) const {
7271   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
7272   bool IsRelease =
7273       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
7274
7275   // Since the intrinsics must have legal type, the i128 intrinsics take two
7276   // parameters: "i64, i64". We must marshal Val into the appropriate form
7277   // before the call.
7278   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
7279     Intrinsic::ID Int =
7280         IsRelease ? Intrinsic::arm64_stlxp : Intrinsic::arm64_stxp;
7281     Function *Stxr = Intrinsic::getDeclaration(M, Int);
7282     Type *Int64Ty = Type::getInt64Ty(M->getContext());
7283
7284     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
7285     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
7286     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
7287     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
7288   }
7289
7290   Intrinsic::ID Int =
7291       IsRelease ? Intrinsic::arm64_stlxr : Intrinsic::arm64_stxr;
7292   Type *Tys[] = { Addr->getType() };
7293   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
7294
7295   return Builder.CreateCall2(
7296       Stxr, Builder.CreateZExtOrBitCast(
7297                 Val, Stxr->getFunctionType()->getParamType(0)),
7298       Addr);
7299 }