lib/Target/ARM64/ARM64InstrFormats.td

   1 //===- ARM64InstrFormats.td - ARM64 Instruction Formats ------*- tblgen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Describe ARM64 instructions format here
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<2> val> {
  18   bits<2> Value = val;
  19 }
  20
  21 def PseudoFrm   : Format<0>;
  22 def NormalFrm   : Format<1>; // Do we need any others?
  23
  24 // ARM64 Instruction Format
  25 class ARM64Inst<Format f, string cstr> : Instruction {
  26   field bits<32> Inst; // Instruction encoding.
  27   // Mask of bits that cause an encoding to be UNPREDICTABLE.
  28   // If a bit is set, then if the corresponding bit in the
  29   // target encoding differs from its value in the "Inst" field,
  30   // the instruction is UNPREDICTABLE (SoftFail in abstract parlance).
  31   field bits<32> Unpredictable = 0;
  32   // SoftFail is the generic name for this field, but we alias it so
  33   // as to make it more obvious what it means in ARM-land.
  34   field bits<32> SoftFail = Unpredictable;
  35   let Namespace   = "ARM64";
  36   Format F        = f;
  37   bits<2> Form    = F.Value;
  38   let Pattern     = [];
  39   let Constraints = cstr;
  40 }
  41
  42 // Pseudo instructions (don't have encoding information)
  43 class Pseudo<dag oops, dag iops, list<dag> pattern, string cstr = "">
  44     : ARM64Inst<PseudoFrm, cstr> {
  45   dag OutOperandList = oops;
  46   dag InOperandList  = iops;
  47   let Pattern        = pattern;
  48   let isCodeGenOnly  = 1;
  49 }
  50
  51 // Real instructions (have encoding information)
  52 class EncodedI<string cstr, list<dag> pattern> : ARM64Inst<NormalFrm, cstr> {
  53   let Pattern = pattern;
  54   let Size = 4;
  55 }
  56
  57 // Normal instructions
  58 class I<dag oops, dag iops, string asm, string operands, string cstr,
  59         list<dag> pattern>
  60     : EncodedI<cstr, pattern> {
  61   dag OutOperandList = oops;
  62   dag InOperandList  = iops;
  63   let AsmString      = !strconcat(asm, operands);
  64 }
  65
  66 class TriOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$MHS, node:$RHS), res>;
  67 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
  68 class UnOpFrag<dag res>  : PatFrag<(ops node:$LHS), res>;
  69
  70 // Helper fragment for an extract of the high portion of a 128-bit vector.
  71 def extract_high_v16i8 :
  72    UnOpFrag<(extract_subvector (v16i8 node:$LHS), (i64 8))>;
  73 def extract_high_v8i16 :
  74    UnOpFrag<(extract_subvector (v8i16 node:$LHS), (i64 4))>;
  75 def extract_high_v4i32 :
  76    UnOpFrag<(extract_subvector (v4i32 node:$LHS), (i64 2))>;
  77 def extract_high_v2i64 :
  78    UnOpFrag<(extract_subvector (v2i64 node:$LHS), (i64 1))>;
  79
  80 //===----------------------------------------------------------------------===//
  81 // Asm Operand Classes.
  82 //
  83
  84 // Shifter operand for arithmetic shifted encodings.
  85 def ShifterOperand : AsmOperandClass {
  86   let Name = "Shifter";
  87 }
  88
  89 // Shifter operand for mov immediate encodings.
  90 def MovImm32ShifterOperand : AsmOperandClass {
  91   let SuperClasses = [ShifterOperand];
  92   let Name = "MovImm32Shifter";
  93   let RenderMethod = "addShifterOperands";
  94   let DiagnosticType = "InvalidMovImm32Shift";
  95 }
  96 def MovImm64ShifterOperand : AsmOperandClass {
  97   let SuperClasses = [ShifterOperand];
  98   let Name = "MovImm64Shifter";
  99   let RenderMethod = "addShifterOperands";
 100   let DiagnosticType = "InvalidMovImm64Shift";
 101 }
 102
 103 // Shifter operand for arithmetic register shifted encodings.
 104 class ArithmeticShifterOperand<int width> : AsmOperandClass {
 105   let SuperClasses = [ShifterOperand];
 106   let Name = "ArithmeticShifter" # width;
 107   let PredicateMethod = "isArithmeticShifter<" # width # ">";
 108   let RenderMethod = "addShifterOperands";
 109   let DiagnosticType = "AddSubRegShift" # width;
 110 }
 111
 112 def ArithmeticShifterOperand32 : ArithmeticShifterOperand<32>;
 113 def ArithmeticShifterOperand64 : ArithmeticShifterOperand<64>;
 114
 115 // Shifter operand for logical register shifted encodings.
 116 class LogicalShifterOperand<int width> : AsmOperandClass {
 117   let SuperClasses = [ShifterOperand];
 118   let Name = "LogicalShifter" # width;
 119   let PredicateMethod = "isLogicalShifter<" # width # ">";
 120   let RenderMethod = "addShifterOperands";
 121   let DiagnosticType = "AddSubRegShift" # width;
 122 }
 123
 124 def LogicalShifterOperand32 : LogicalShifterOperand<32>;
 125 def LogicalShifterOperand64 : LogicalShifterOperand<64>;
 126
 127 // Shifter operand for logical vector 128/64-bit shifted encodings.
 128 def LogicalVecShifterOperand : AsmOperandClass {
 129   let SuperClasses = [ShifterOperand];
 130   let Name = "LogicalVecShifter";
 131   let RenderMethod = "addShifterOperands";
 132 }
 133 def LogicalVecHalfWordShifterOperand : AsmOperandClass {
 134   let SuperClasses = [LogicalVecShifterOperand];
 135   let Name = "LogicalVecHalfWordShifter";
 136   let RenderMethod = "addShifterOperands";
 137 }
 138
 139 // The "MSL" shifter on the vector MOVI instruction.
 140 def MoveVecShifterOperand : AsmOperandClass {
 141   let SuperClasses = [ShifterOperand];
 142   let Name = "MoveVecShifter";
 143   let RenderMethod = "addShifterOperands";
 144 }
 145
 146 // Extend operand for arithmetic encodings.
 147 def ExtendOperand : AsmOperandClass {
 148   let Name = "Extend";
 149   let DiagnosticType = "AddSubRegExtendLarge";
 150 }
 151 def ExtendOperand64 : AsmOperandClass {
 152   let SuperClasses = [ExtendOperand];
 153   let Name = "Extend64";
 154   let DiagnosticType = "AddSubRegExtendSmall";
 155 }
 156 // 'extend' that's a lsl of a 64-bit register.
 157 def ExtendOperandLSL64 : AsmOperandClass {
 158   let SuperClasses = [ExtendOperand];
 159   let Name = "ExtendLSL64";
 160   let RenderMethod = "addExtend64Operands";
 161   let DiagnosticType = "AddSubRegExtendLarge";
 162 }
 163
 164 // 8-bit floating-point immediate encodings.
 165 def FPImmOperand : AsmOperandClass {
 166   let Name = "FPImm";
 167   let ParserMethod = "tryParseFPImm";
 168   let DiagnosticType = "InvalidFPImm";
 169 }
 170
 171 def CondCode : AsmOperandClass {
 172   let Name = "CondCode";
 173   let DiagnosticType = "InvalidCondCode";
 174 }
 175
 176 // 8-bit immediate for AdvSIMD where 64-bit values of the form:
 177 // aaaaaaaa bbbbbbbb cccccccc dddddddd eeeeeeee ffffffff gggggggg hhhhhhhh
 178 // are encoded as the eight bit value 'abcdefgh'.
 179 def SIMDImmType10Operand : AsmOperandClass { let Name = "SIMDImmType10"; }
 180
 181
 182 //===----------------------------------------------------------------------===//
 183 // Operand Definitions.
 184 //
 185
 186 // ADR[P] instruction labels.
 187 def AdrpOperand : AsmOperandClass {
 188   let Name = "AdrpLabel";
 189   let ParserMethod = "tryParseAdrpLabel";
 190   let DiagnosticType = "InvalidLabel";
 191 }
 192 def adrplabel : Operand<i64> {
 193   let EncoderMethod = "getAdrLabelOpValue";
 194   let PrintMethod = "printAdrpLabel";
 195   let ParserMatchClass = AdrpOperand;
 196 }
 197
 198 def AdrOperand : AsmOperandClass {
 199   let Name = "AdrLabel";
 200   let ParserMethod = "tryParseAdrLabel";
 201   let DiagnosticType = "InvalidLabel";
 202 }
 203 def adrlabel : Operand<i64> {
 204   let EncoderMethod = "getAdrLabelOpValue";
 205   let ParserMatchClass = AdrOperand;
 206 }
 207
 208 // simm9 predicate - True if the immediate is in the range [-256, 255].
 209 def SImm9Operand : AsmOperandClass {
 210   let Name = "SImm9";
 211   let DiagnosticType = "InvalidMemoryIndexedSImm9";
 212 }
 213 def simm9 : Operand<i64>, ImmLeaf<i64, [{ return Imm >= -256 && Imm < 256; }]> {
 214   let ParserMatchClass = SImm9Operand;
 215 }
 216
 217 // simm7s4 predicate - True if the immediate is a multiple of 4 in the range
 218 // [-256, 252].
 219 def SImm7s4Operand : AsmOperandClass {
 220   let Name = "SImm7s4";
 221   let DiagnosticType = "InvalidMemoryIndexed32SImm7";
 222 }
 223 def simm7s4 : Operand<i32> {
 224   let ParserMatchClass = SImm7s4Operand;
 225   let PrintMethod = "printImmScale<4>";
 226 }
 227
 228 // simm7s8 predicate - True if the immediate is a multiple of 8 in the range
 229 // [-512, 504].
 230 def SImm7s8Operand : AsmOperandClass {
 231   let Name = "SImm7s8";
 232   let DiagnosticType = "InvalidMemoryIndexed64SImm7";
 233 }
 234 def simm7s8 : Operand<i32> {
 235   let ParserMatchClass = SImm7s8Operand;
 236   let PrintMethod = "printImmScale<8>";
 237 }
 238
 239 // simm7s16 predicate - True if the immediate is a multiple of 16 in the range
 240 // [-1024, 1008].
 241 def SImm7s16Operand : AsmOperandClass {
 242   let Name = "SImm7s16";
 243   let DiagnosticType = "InvalidMemoryIndexed64SImm7";
 244 }
 245 def simm7s16 : Operand<i32> {
 246   let ParserMatchClass = SImm7s16Operand;
 247   let PrintMethod = "printImmScale<16>";
 248 }
 249
 250 class AsmImmRange<int Low, int High> : AsmOperandClass {
 251   let Name = "Imm" # Low # "_" # High;
 252   let DiagnosticType = "InvalidImm" # Low # "_" # High;
 253 }
 254
 255 def Imm1_8Operand : AsmImmRange<1, 8>;
 256 def Imm1_16Operand : AsmImmRange<1, 16>;
 257 def Imm1_32Operand : AsmImmRange<1, 32>;
 258 def Imm1_64Operand : AsmImmRange<1, 64>;
 259
 260 def MovZSymbolG3AsmOperand : AsmOperandClass {
 261   let Name = "MovZSymbolG3";
 262   let RenderMethod = "addImmOperands";
 263 }
 264
 265 def movz_symbol_g3 : Operand<i32> {
 266   let ParserMatchClass = MovZSymbolG3AsmOperand;
 267 }
 268
 269 def MovZSymbolG2AsmOperand : AsmOperandClass {
 270   let Name = "MovZSymbolG2";
 271   let RenderMethod = "addImmOperands";
 272 }
 273
 274 def movz_symbol_g2 : Operand<i32> {
 275   let ParserMatchClass = MovZSymbolG2AsmOperand;
 276 }
 277
 278 def MovZSymbolG1AsmOperand : AsmOperandClass {
 279   let Name = "MovZSymbolG1";
 280   let RenderMethod = "addImmOperands";
 281 }
 282
 283 def movz_symbol_g1 : Operand<i32> {
 284   let ParserMatchClass = MovZSymbolG1AsmOperand;
 285 }
 286
 287 def MovZSymbolG0AsmOperand : AsmOperandClass {
 288   let Name = "MovZSymbolG0";
 289   let RenderMethod = "addImmOperands";
 290 }
 291
 292 def movz_symbol_g0 : Operand<i32> {
 293   let ParserMatchClass = MovZSymbolG0AsmOperand;
 294 }
 295
 296 def MovKSymbolG3AsmOperand : AsmOperandClass {
 297   let Name = "MovKSymbolG3";
 298   let RenderMethod = "addImmOperands";
 299 }
 300
 301 def movk_symbol_g3 : Operand<i32> {
 302   let ParserMatchClass = MovKSymbolG3AsmOperand;
 303 }
 304
 305 def MovKSymbolG2AsmOperand : AsmOperandClass {
 306   let Name = "MovKSymbolG2";
 307   let RenderMethod = "addImmOperands";
 308 }
 309
 310 def movk_symbol_g2 : Operand<i32> {
 311   let ParserMatchClass = MovKSymbolG2AsmOperand;
 312 }
 313
 314 def MovKSymbolG1AsmOperand : AsmOperandClass {
 315   let Name = "MovKSymbolG1";
 316   let RenderMethod = "addImmOperands";
 317 }
 318
 319 def movk_symbol_g1 : Operand<i32> {
 320   let ParserMatchClass = MovKSymbolG1AsmOperand;
 321 }
 322
 323 def MovKSymbolG0AsmOperand : AsmOperandClass {
 324   let Name = "MovKSymbolG0";
 325   let RenderMethod = "addImmOperands";
 326 }
 327
 328 def movk_symbol_g0 : Operand<i32> {
 329   let ParserMatchClass = MovKSymbolG0AsmOperand;
 330 }
 331
 332 class fixedpoint_i32<ValueType FloatVT>
 333   : Operand<FloatVT>,
 334     ComplexPattern<FloatVT, 1, "SelectCVTFixedPosOperand<32>", [fpimm, ld]> {
 335   let EncoderMethod = "getFixedPointScaleOpValue";
 336   let DecoderMethod = "DecodeFixedPointScaleImm32";
 337   let ParserMatchClass = Imm1_32Operand;
 338 }
 339
 340 class fixedpoint_i64<ValueType FloatVT>
 341   : Operand<FloatVT>,
 342     ComplexPattern<FloatVT, 1, "SelectCVTFixedPosOperand<64>", [fpimm, ld]> {
 343   let EncoderMethod = "getFixedPointScaleOpValue";
 344   let DecoderMethod = "DecodeFixedPointScaleImm64";
 345   let ParserMatchClass = Imm1_64Operand;
 346 }
 347
 348 def fixedpoint_f32_i32 : fixedpoint_i32<f32>;
 349 def fixedpoint_f64_i32 : fixedpoint_i32<f64>;
 350
 351 def fixedpoint_f32_i64 : fixedpoint_i64<f32>;
 352 def fixedpoint_f64_i64 : fixedpoint_i64<f64>;
 353
 354 def vecshiftR8 : Operand<i32>, ImmLeaf<i32, [{
 355   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 9);
 356 }]> {
 357   let EncoderMethod = "getVecShiftR8OpValue";
 358   let DecoderMethod = "DecodeVecShiftR8Imm";
 359   let ParserMatchClass = Imm1_8Operand;
 360 }
 361 def vecshiftR16 : Operand<i32>, ImmLeaf<i32, [{
 362   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 17);
 363 }]> {
 364   let EncoderMethod = "getVecShiftR16OpValue";
 365   let DecoderMethod = "DecodeVecShiftR16Imm";
 366   let ParserMatchClass = Imm1_16Operand;
 367 }
 368 def vecshiftR16Narrow : Operand<i32>, ImmLeaf<i32, [{
 369   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 9);
 370 }]> {
 371   let EncoderMethod = "getVecShiftR16OpValue";
 372   let DecoderMethod = "DecodeVecShiftR16ImmNarrow";
 373   let ParserMatchClass = Imm1_8Operand;
 374 }
 375 def vecshiftR32 : Operand<i32>, ImmLeaf<i32, [{
 376   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 33);
 377 }]> {
 378   let EncoderMethod = "getVecShiftR32OpValue";
 379   let DecoderMethod = "DecodeVecShiftR32Imm";
 380   let ParserMatchClass = Imm1_32Operand;
 381 }
 382 def vecshiftR32Narrow : Operand<i32>, ImmLeaf<i32, [{
 383   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 17);
 384 }]> {
 385   let EncoderMethod = "getVecShiftR32OpValue";
 386   let DecoderMethod = "DecodeVecShiftR32ImmNarrow";
 387   let ParserMatchClass = Imm1_16Operand;
 388 }
 389 def vecshiftR64 : Operand<i32>, ImmLeaf<i32, [{
 390   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 65);
 391 }]> {
 392   let EncoderMethod = "getVecShiftR64OpValue";
 393   let DecoderMethod = "DecodeVecShiftR64Imm";
 394   let ParserMatchClass = Imm1_64Operand;
 395 }
 396 def vecshiftR64Narrow : Operand<i32>, ImmLeaf<i32, [{
 397   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 33);
 398 }]> {
 399   let EncoderMethod = "getVecShiftR64OpValue";
 400   let DecoderMethod = "DecodeVecShiftR64ImmNarrow";
 401   let ParserMatchClass = Imm1_32Operand;
 402 }
 403
 404 def Imm0_7Operand : AsmImmRange<0, 7>;
 405 def Imm0_15Operand : AsmImmRange<0, 15>;
 406 def Imm0_31Operand : AsmImmRange<0, 31>;
 407 def Imm0_63Operand : AsmImmRange<0, 63>;
 408
 409 def vecshiftL8 : Operand<i32>, ImmLeaf<i32, [{
 410   return (((uint32_t)Imm) < 8);
 411 }]> {
 412   let EncoderMethod = "getVecShiftL8OpValue";
 413   let DecoderMethod = "DecodeVecShiftL8Imm";
 414   let ParserMatchClass = Imm0_7Operand;
 415 }
 416 def vecshiftL16 : Operand<i32>, ImmLeaf<i32, [{
 417   return (((uint32_t)Imm) < 16);
 418 }]> {
 419   let EncoderMethod = "getVecShiftL16OpValue";
 420   let DecoderMethod = "DecodeVecShiftL16Imm";
 421   let ParserMatchClass = Imm0_15Operand;
 422 }
 423 def vecshiftL32 : Operand<i32>, ImmLeaf<i32, [{
 424   return (((uint32_t)Imm) < 32);
 425 }]> {
 426   let EncoderMethod = "getVecShiftL32OpValue";
 427   let DecoderMethod = "DecodeVecShiftL32Imm";
 428   let ParserMatchClass = Imm0_31Operand;
 429 }
 430 def vecshiftL64 : Operand<i32>, ImmLeaf<i32, [{
 431   return (((uint32_t)Imm) < 64);
 432 }]> {
 433   let EncoderMethod = "getVecShiftL64OpValue";
 434   let DecoderMethod = "DecodeVecShiftL64Imm";
 435   let ParserMatchClass = Imm0_63Operand;
 436 }
 437
 438
 439 // Crazy immediate formats used by 32-bit and 64-bit logical immediate
 440 // instructions for splatting repeating bit patterns across the immediate.
 441 def logical_imm32_XFORM : SDNodeXForm<imm, [{
 442   uint64_t enc = ARM64_AM::encodeLogicalImmediate(N->getZExtValue(), 32);
 443   return CurDAG->getTargetConstant(enc, MVT::i32);
 444 }]>;
 445 def logical_imm64_XFORM : SDNodeXForm<imm, [{
 446   uint64_t enc = ARM64_AM::encodeLogicalImmediate(N->getZExtValue(), 64);
 447   return CurDAG->getTargetConstant(enc, MVT::i32);
 448 }]>;
 449
 450 def LogicalImm32Operand : AsmOperandClass {
 451   let Name = "LogicalImm32";
 452   let DiagnosticType = "LogicalSecondSource";
 453 }
 454 def LogicalImm64Operand : AsmOperandClass {
 455   let Name = "LogicalImm64";
 456   let DiagnosticType = "LogicalSecondSource";
 457 }
 458 def logical_imm32 : Operand<i32>, PatLeaf<(imm), [{
 459   return ARM64_AM::isLogicalImmediate(N->getZExtValue(), 32);
 460 }], logical_imm32_XFORM> {
 461   let PrintMethod = "printLogicalImm32";
 462   let ParserMatchClass = LogicalImm32Operand;
 463 }
 464 def logical_imm64 : Operand<i64>, PatLeaf<(imm), [{
 465   return ARM64_AM::isLogicalImmediate(N->getZExtValue(), 64);
 466 }], logical_imm64_XFORM> {
 467   let PrintMethod = "printLogicalImm64";
 468   let ParserMatchClass = LogicalImm64Operand;
 469 }
 470
 471 // imm0_65535 predicate - True if the immediate is in the range [0,65535].
 472 def Imm0_65535Operand : AsmImmRange<0, 65535>;
 473 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 474   return ((uint32_t)Imm) < 65536;
 475 }]> {
 476   let ParserMatchClass = Imm0_65535Operand;
 477   let PrintMethod = "printHexImm";
 478 }
 479
 480 // imm0_255 predicate - True if the immediate is in the range [0,255].
 481 def Imm0_255Operand : AsmOperandClass { let Name = "Imm0_255"; }
 482 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{
 483   return ((uint32_t)Imm) < 256;
 484 }]> {
 485   let ParserMatchClass = Imm0_255Operand;
 486   let PrintMethod = "printHexImm";
 487 }
 488
 489 // imm0_127 predicate - True if the immediate is in the range [0,127]
 490 def Imm0_127Operand : AsmImmRange<0, 127>;
 491 def imm0_127 : Operand<i32>, ImmLeaf<i32, [{
 492   return ((uint32_t)Imm) < 128;
 493 }]> {
 494   let ParserMatchClass = Imm0_127Operand;
 495   let PrintMethod = "printHexImm";
 496 }
 497
 498 // NOTE: These imm0_N operands have to be of type i64 because i64 is the size
 499 // for all shift-amounts.
 500
 501 // imm0_63 predicate - True if the immediate is in the range [0,63]
 502 def imm0_63 : Operand<i64>, ImmLeaf<i64, [{
 503   return ((uint64_t)Imm) < 64;
 504 }]> {
 505   let ParserMatchClass = Imm0_63Operand;
 506 }
 507
 508 // imm0_31 predicate - True if the immediate is in the range [0,31]
 509 def imm0_31 : Operand<i64>, ImmLeaf<i64, [{
 510   return ((uint64_t)Imm) < 32;
 511 }]> {
 512   let ParserMatchClass = Imm0_31Operand;
 513 }
 514
 515 // imm0_15 predicate - True if the immediate is in the range [0,15]
 516 def imm0_15 : Operand<i64>, ImmLeaf<i64, [{
 517   return ((uint64_t)Imm) < 16;
 518 }]> {
 519   let ParserMatchClass = Imm0_15Operand;
 520 }
 521
 522 // imm0_7 predicate - True if the immediate is in the range [0,7]
 523 def imm0_7 : Operand<i64>, ImmLeaf<i64, [{
 524   return ((uint64_t)Imm) < 8;
 525 }]> {
 526   let ParserMatchClass = Imm0_7Operand;
 527 }
 528
 529 // An arithmetic shifter operand:
 530 //  {7-6} - shift type: 00 = lsl, 01 = lsr, 10 = asr
 531 //  {5-0} - imm6
 532 class arith_shift<ValueType Ty, int width> : Operand<Ty> {
 533   let PrintMethod = "printShifter";
 534   let ParserMatchClass = !cast<AsmOperandClass>(
 535                          "ArithmeticShifterOperand" # width);
 536 }
 537
 538 def arith_shift32 : arith_shift<i32, 32>;
 539 def arith_shift64 : arith_shift<i64, 64>;
 540
 541 class arith_shifted_reg<ValueType Ty, RegisterClass regclass, int width>
 542     : Operand<Ty>,
 543       ComplexPattern<Ty, 2, "SelectArithShiftedRegister", []> {
 544   let PrintMethod = "printShiftedRegister";
 545   let MIOperandInfo = (ops regclass, !cast<Operand>("arith_shift" # width));
 546 }
 547
 548 def arith_shifted_reg32 : arith_shifted_reg<i32, GPR32, 32>;
 549 def arith_shifted_reg64 : arith_shifted_reg<i64, GPR64, 64>;
 550
 551 // An arithmetic shifter operand:
 552 //  {7-6} - shift type: 00 = lsl, 01 = lsr, 10 = asr, 11 = ror
 553 //  {5-0} - imm6
 554 class logical_shift<int width> : Operand<i32> {
 555   let PrintMethod = "printShifter";
 556   let ParserMatchClass = !cast<AsmOperandClass>(
 557                          "LogicalShifterOperand" # width);
 558 }
 559
 560 def logical_shift32 : logical_shift<32>;
 561 def logical_shift64 : logical_shift<64>;
 562
 563 class logical_shifted_reg<ValueType Ty, RegisterClass regclass, Operand shiftop>
 564     : Operand<Ty>,
 565       ComplexPattern<Ty, 2, "SelectLogicalShiftedRegister", []> {
 566   let PrintMethod = "printShiftedRegister";
 567   let MIOperandInfo = (ops regclass, shiftop);
 568 }
 569
 570 def logical_shifted_reg32 : logical_shifted_reg<i32, GPR32, logical_shift32>;
 571 def logical_shifted_reg64 : logical_shifted_reg<i64, GPR64, logical_shift64>;
 572
 573 // A logical vector shifter operand:
 574 //  {7-6} - shift type: 00 = lsl
 575 //  {5-0} - imm6: #0, #8, #16, or #24
 576 def logical_vec_shift : Operand<i32> {
 577   let PrintMethod = "printShifter";
 578   let EncoderMethod = "getVecShifterOpValue";
 579   let ParserMatchClass = LogicalVecShifterOperand;
 580 }
 581
 582 // A logical vector half-word shifter operand:
 583 //  {7-6} - shift type: 00 = lsl
 584 //  {5-0} - imm6: #0 or #8
 585 def logical_vec_hw_shift : Operand<i32> {
 586   let PrintMethod = "printShifter";
 587   let EncoderMethod = "getVecShifterOpValue";
 588   let ParserMatchClass = LogicalVecHalfWordShifterOperand;
 589 }
 590
 591 // A vector move shifter operand:
 592 //  {0} - imm1: #8 or #16
 593 def move_vec_shift : Operand<i32> {
 594   let PrintMethod = "printShifter";
 595   let EncoderMethod = "getMoveVecShifterOpValue";
 596   let ParserMatchClass = MoveVecShifterOperand;
 597 }
 598
 599 def AddSubImmOperand : AsmOperandClass {
 600   let Name = "AddSubImm";
 601   let ParserMethod = "tryParseAddSubImm";
 602   let DiagnosticType = "AddSubSecondSource";
 603 }
 604 // An ADD/SUB immediate shifter operand:
 605 //  second operand:
 606 //  {7-6} - shift type: 00 = lsl
 607 //  {5-0} - imm6: #0 or #12
 608 class addsub_shifted_imm<ValueType Ty>
 609     : Operand<Ty>, ComplexPattern<Ty, 2, "SelectArithImmed", [imm]> {
 610   let PrintMethod = "printAddSubImm";
 611   let EncoderMethod = "getAddSubImmOpValue";
 612   let ParserMatchClass = AddSubImmOperand;
 613   let MIOperandInfo = (ops i32imm, i32imm);
 614 }
 615
 616 def addsub_shifted_imm32 : addsub_shifted_imm<i32>;
 617 def addsub_shifted_imm64 : addsub_shifted_imm<i64>;
 618
 619 class neg_addsub_shifted_imm<ValueType Ty>
 620     : Operand<Ty>, ComplexPattern<Ty, 2, "SelectNegArithImmed", [imm]> {
 621   let PrintMethod = "printAddSubImm";
 622   let EncoderMethod = "getAddSubImmOpValue";
 623   let ParserMatchClass = AddSubImmOperand;
 624   let MIOperandInfo = (ops i32imm, i32imm);
 625 }
 626
 627 def neg_addsub_shifted_imm32 : neg_addsub_shifted_imm<i32>;
 628 def neg_addsub_shifted_imm64 : neg_addsub_shifted_imm<i64>;
 629
 630 // An extend operand:
 631 //  {5-3} - extend type
 632 //  {2-0} - imm3
 633 def arith_extend : Operand<i32> {
 634   let PrintMethod = "printExtend";
 635   let ParserMatchClass = ExtendOperand;
 636 }
 637 def arith_extend64 : Operand<i32> {
 638   let PrintMethod = "printExtend";
 639   let ParserMatchClass = ExtendOperand64;
 640 }
 641
 642 // 'extend' that's a lsl of a 64-bit register.
 643 def arith_extendlsl64 : Operand<i32> {
 644   let PrintMethod = "printExtend";
 645   let ParserMatchClass = ExtendOperandLSL64;
 646 }
 647
 648 class arith_extended_reg32<ValueType Ty> : Operand<Ty>,
 649                     ComplexPattern<Ty, 2, "SelectArithExtendedRegister", []> {
 650   let PrintMethod = "printExtendedRegister";
 651   let MIOperandInfo = (ops GPR32, arith_extend);
 652 }
 653
 654 class arith_extended_reg32to64<ValueType Ty> : Operand<Ty>,
 655                     ComplexPattern<Ty, 2, "SelectArithExtendedRegister", []> {
 656   let PrintMethod = "printExtendedRegister";
 657   let MIOperandInfo = (ops GPR32, arith_extend64);
 658 }
 659
 660 // Floating-point immediate.
 661 def fpimm32 : Operand<f32>,
 662               PatLeaf<(f32 fpimm), [{
 663       return ARM64_AM::getFP32Imm(N->getValueAPF()) != -1;
 664     }], SDNodeXForm<fpimm, [{
 665       APFloat InVal = N->getValueAPF();
 666       uint32_t enc = ARM64_AM::getFP32Imm(InVal);
 667       return CurDAG->getTargetConstant(enc, MVT::i32);
 668     }]>> {
 669   let ParserMatchClass = FPImmOperand;
 670   let PrintMethod = "printFPImmOperand";
 671 }
 672 def fpimm64 : Operand<f64>,
 673               PatLeaf<(f64 fpimm), [{
 674       return ARM64_AM::getFP64Imm(N->getValueAPF()) != -1;
 675     }], SDNodeXForm<fpimm, [{
 676       APFloat InVal = N->getValueAPF();
 677       uint32_t enc = ARM64_AM::getFP64Imm(InVal);
 678       return CurDAG->getTargetConstant(enc, MVT::i32);
 679     }]>> {
 680   let ParserMatchClass = FPImmOperand;
 681   let PrintMethod = "printFPImmOperand";
 682 }
 683
 684 def fpimm8 : Operand<i32> {
 685   let ParserMatchClass = FPImmOperand;
 686   let PrintMethod = "printFPImmOperand";
 687 }
 688
 689 def fpimm0 : PatLeaf<(fpimm), [{
 690   return N->isExactlyValue(+0.0);
 691 }]>;
 692
 693 // Vector lane operands
 694 class AsmVectorIndex<string Suffix> : AsmOperandClass {
 695   let Name = "VectorIndex" # Suffix;
 696   let DiagnosticType = "InvalidIndex" # Suffix;
 697 }
 698 def VectorIndex1Operand : AsmVectorIndex<"1">;
 699 def VectorIndexBOperand : AsmVectorIndex<"B">;
 700 def VectorIndexHOperand : AsmVectorIndex<"H">;
 701 def VectorIndexSOperand : AsmVectorIndex<"S">;
 702 def VectorIndexDOperand : AsmVectorIndex<"D">;
 703
 704 def VectorIndex1 : Operand<i64>, ImmLeaf<i64, [{
 705   return ((uint64_t)Imm) == 1;
 706 }]> {
 707   let ParserMatchClass = VectorIndex1Operand;
 708   let PrintMethod = "printVectorIndex";
 709   let MIOperandInfo = (ops i64imm);
 710 }
 711 def VectorIndexB : Operand<i64>, ImmLeaf<i64, [{
 712   return ((uint64_t)Imm) < 16;
 713 }]> {
 714   let ParserMatchClass = VectorIndexBOperand;
 715   let PrintMethod = "printVectorIndex";
 716   let MIOperandInfo = (ops i64imm);
 717 }
 718 def VectorIndexH : Operand<i64>, ImmLeaf<i64, [{
 719   return ((uint64_t)Imm) < 8;
 720 }]> {
 721   let ParserMatchClass = VectorIndexHOperand;
 722   let PrintMethod = "printVectorIndex";
 723   let MIOperandInfo = (ops i64imm);
 724 }
 725 def VectorIndexS : Operand<i64>, ImmLeaf<i64, [{
 726   return ((uint64_t)Imm) < 4;
 727 }]> {
 728   let ParserMatchClass = VectorIndexSOperand;
 729   let PrintMethod = "printVectorIndex";
 730   let MIOperandInfo = (ops i64imm);
 731 }
 732 def VectorIndexD : Operand<i64>, ImmLeaf<i64, [{
 733   return ((uint64_t)Imm) < 2;
 734 }]> {
 735   let ParserMatchClass = VectorIndexDOperand;
 736   let PrintMethod = "printVectorIndex";
 737   let MIOperandInfo = (ops i64imm);
 738 }
 739
 740 // 8-bit immediate for AdvSIMD where 64-bit values of the form:
 741 // aaaaaaaa bbbbbbbb cccccccc dddddddd eeeeeeee ffffffff gggggggg hhhhhhhh
 742 // are encoded as the eight bit value 'abcdefgh'.
 743 def simdimmtype10 : Operand<i32>,
 744                     PatLeaf<(f64 fpimm), [{
 745       return ARM64_AM::isAdvSIMDModImmType10(N->getValueAPF()
 746                                                .bitcastToAPInt()
 747                                                .getZExtValue());
 748     }], SDNodeXForm<fpimm, [{
 749       APFloat InVal = N->getValueAPF();
 750       uint32_t enc = ARM64_AM::encodeAdvSIMDModImmType10(N->getValueAPF()
 751                                                            .bitcastToAPInt()
 752                                                            .getZExtValue());
 753       return CurDAG->getTargetConstant(enc, MVT::i32);
 754     }]>> {
 755   let ParserMatchClass = SIMDImmType10Operand;
 756   let PrintMethod = "printSIMDType10Operand";
 757 }
 758
 759
 760 //---
 761 // System management
 762 //---
 763
 764 // Base encoding for system instruction operands.
 765 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
 766 class BaseSystemI<bit L, dag oops, dag iops, string asm, string operands>
 767     : I<oops, iops, asm, operands, "", []> {
 768   let Inst{31-22} = 0b1101010100;
 769   let Inst{21}    = L;
 770 }
 771
 772 // System instructions which do not have an Rt register.
 773 class SimpleSystemI<bit L, dag iops, string asm, string operands>
 774     : BaseSystemI<L, (outs), iops, asm, operands> {
 775   let Inst{4-0} = 0b11111;
 776 }
 777
 778 // System instructions which have an Rt register.
 779 class RtSystemI<bit L, dag oops, dag iops, string asm, string operands>
 780     : BaseSystemI<L, oops, iops, asm, operands>,
 781       Sched<[WriteSys]> {
 782   bits<5> Rt;
 783   let Inst{4-0} = Rt;
 784 }
 785
 786 // Hint instructions that take both a CRm and a 3-bit immediate.
 787 class HintI<string mnemonic>
 788     : SimpleSystemI<0, (ins imm0_127:$imm), mnemonic#" $imm", "">,
 789       Sched<[WriteHint]> {
 790   bits <7> imm;
 791   let Inst{20-12} = 0b000110010;
 792   let Inst{11-5} = imm;
 793 }
 794
 795 // System instructions taking a single literal operand which encodes into
 796 // CRm. op2 differentiates the opcodes.
 797 def BarrierAsmOperand : AsmOperandClass {
 798   let Name = "Barrier";
 799   let ParserMethod = "tryParseBarrierOperand";
 800 }
 801 def barrier_op : Operand<i32> {
 802   let PrintMethod = "printBarrierOption";
 803   let ParserMatchClass = BarrierAsmOperand;
 804 }
 805 class CRmSystemI<Operand crmtype, bits<3> opc, string asm>
 806     : SimpleSystemI<0, (ins crmtype:$CRm), asm, "\t$CRm">,
 807       Sched<[WriteBarrier]> {
 808   bits<4> CRm;
 809   let Inst{20-12} = 0b000110011;
 810   let Inst{11-8} = CRm;
 811   let Inst{7-5} = opc;
 812 }
 813
 814 // MRS/MSR system instructions. These have different operand classes because
 815 // a different subset of registers can be accessed through each instruction.
 816 def MRSSystemRegisterOperand : AsmOperandClass {
 817   let Name = "MRSSystemRegister";
 818   let ParserMethod = "tryParseSysReg";
 819   let DiagnosticType = "MRS";
 820 }
 821 // concatenation of 1, op0, op1, CRn, CRm, op2. 16-bit immediate.
 822 def mrs_sysreg_op : Operand<i32> {
 823   let ParserMatchClass = MRSSystemRegisterOperand;
 824   let DecoderMethod = "DecodeMRSSystemRegister";
 825   let PrintMethod = "printMRSSystemRegister";
 826 }
 827
 828 def MSRSystemRegisterOperand : AsmOperandClass {
 829   let Name = "MSRSystemRegister";
 830   let ParserMethod = "tryParseSysReg";
 831   let DiagnosticType = "MSR";
 832 }
 833 def msr_sysreg_op : Operand<i32> {
 834   let ParserMatchClass = MSRSystemRegisterOperand;
 835   let DecoderMethod = "DecodeMSRSystemRegister";
 836   let PrintMethod = "printMSRSystemRegister";
 837 }
 838
 839 class MRSI : RtSystemI<1, (outs GPR64:$Rt), (ins mrs_sysreg_op:$systemreg),
 840                        "mrs", "\t$Rt, $systemreg"> {
 841   bits<15> systemreg;
 842   let Inst{20} = 1;
 843   let Inst{19-5} = systemreg;
 844 }
 845
 846 // FIXME: Some of these def NZCV, others don't. Best way to model that?
 847 // Explicitly modeling each of the system register as a register class
 848 // would do it, but feels like overkill at this point.
 849 class MSRI : RtSystemI<0, (outs), (ins msr_sysreg_op:$systemreg, GPR64:$Rt),
 850                        "msr", "\t$systemreg, $Rt"> {
 851   bits<15> systemreg;
 852   let Inst{20} = 1;
 853   let Inst{19-5} = systemreg;
 854 }
 855
 856 def SystemPStateFieldOperand : AsmOperandClass {
 857   let Name = "SystemPStateField";
 858   let ParserMethod = "tryParseSysReg";
 859 }
 860 def pstatefield_op : Operand<i32> {
 861   let ParserMatchClass = SystemPStateFieldOperand;
 862   let PrintMethod = "printSystemPStateField";
 863 }
 864
 865 let Defs = [NZCV] in
 866 class MSRpstateI
 867   : SimpleSystemI<0, (ins pstatefield_op:$pstate_field, imm0_15:$imm),
 868                   "msr", "\t$pstate_field, $imm">,
 869     Sched<[WriteSys]> {
 870   bits<6> pstatefield;
 871   bits<4> imm;
 872   let Inst{20-19} = 0b00;
 873   let Inst{18-16} = pstatefield{5-3};
 874   let Inst{15-12} = 0b0100;
 875   let Inst{11-8} = imm;
 876   let Inst{7-5} = pstatefield{2-0};
 877
 878   let DecoderMethod = "DecodeSystemPStateInstruction";
 879 }
 880
 881 // SYS and SYSL generic system instructions.
 882 def SysCRAsmOperand : AsmOperandClass {
 883   let Name = "SysCR";
 884   let ParserMethod = "tryParseSysCROperand";
 885 }
 886
 887 def sys_cr_op : Operand<i32> {
 888   let PrintMethod = "printSysCROperand";
 889   let ParserMatchClass = SysCRAsmOperand;
 890 }
 891
 892 class SystemXtI<bit L, string asm>
 893   : RtSystemI<L, (outs),
 894        (ins imm0_7:$op1, sys_cr_op:$Cn, sys_cr_op:$Cm, imm0_7:$op2, GPR64:$Rt),
 895        asm, "\t$op1, $Cn, $Cm, $op2, $Rt"> {
 896   bits<3> op1;
 897   bits<4> Cn;
 898   bits<4> Cm;
 899   bits<3> op2;
 900   let Inst{20-19} = 0b01;
 901   let Inst{18-16} = op1;
 902   let Inst{15-12} = Cn;
 903   let Inst{11-8}  = Cm;
 904   let Inst{7-5}   = op2;
 905 }
 906
 907 class SystemLXtI<bit L, string asm>
 908   : RtSystemI<L, (outs),
 909        (ins GPR64:$Rt, imm0_7:$op1, sys_cr_op:$Cn, sys_cr_op:$Cm, imm0_7:$op2),
 910        asm, "\t$Rt, $op1, $Cn, $Cm, $op2"> {
 911   bits<3> op1;
 912   bits<4> Cn;
 913   bits<4> Cm;
 914   bits<3> op2;
 915   let Inst{20-19} = 0b01;
 916   let Inst{18-16} = op1;
 917   let Inst{15-12} = Cn;
 918   let Inst{11-8}  = Cm;
 919   let Inst{7-5}   = op2;
 920 }
 921
 922
 923 // Branch (register) instructions:
 924 //
 925 //  case opc of
 926 //    0001 blr
 927 //    0000 br
 928 //    0101 dret
 929 //    0100 eret
 930 //    0010 ret
 931 //    otherwise UNDEFINED
 932 class BaseBranchReg<bits<4> opc, dag oops, dag iops, string asm,
 933                     string operands, list<dag> pattern>
 934     : I<oops, iops, asm, operands, "", pattern>, Sched<[WriteBrReg]> {
 935   let Inst{31-25} = 0b1101011;
 936   let Inst{24-21} = opc;
 937   let Inst{20-16} = 0b11111;
 938   let Inst{15-10} = 0b000000;
 939   let Inst{4-0}   = 0b00000;
 940 }
 941
 942 class BranchReg<bits<4> opc, string asm, list<dag> pattern>
 943     : BaseBranchReg<opc, (outs), (ins GPR64:$Rn), asm, "\t$Rn", pattern> {
 944   bits<5> Rn;
 945   let Inst{9-5} = Rn;
 946 }
 947
 948 let mayLoad = 0, mayStore = 0, hasSideEffects = 1, isReturn = 1 in
 949 class SpecialReturn<bits<4> opc, string asm>
 950     : BaseBranchReg<opc, (outs), (ins), asm, "", []> {
 951   let Inst{9-5} = 0b11111;
 952 }
 953
 954 //---
 955 // Conditional branch instruction.
 956 //---
 957
 958 // Condition code.
 959 // 4-bit immediate. Pretty-printed as <cc>
 960 def ccode : Operand<i32> {
 961   let PrintMethod = "printCondCode";
 962   let ParserMatchClass = CondCode;
 963 }
 964 def inv_ccode : Operand<i32> {
 965   let PrintMethod = "printInverseCondCode";
 966   let ParserMatchClass = CondCode;
 967 }
 968
 969 // Conditional branch target. 19-bit immediate. The low two bits of the target
 970 // offset are implied zero and so are not part of the immediate.
 971 def PCRelLabel19Operand : AsmOperandClass {
 972   let Name = "PCRelLabel19";
 973   let DiagnosticType = "InvalidLabel";
 974 }
 975 def am_brcond : Operand<OtherVT> {
 976   let EncoderMethod = "getCondBranchTargetOpValue";
 977   let DecoderMethod = "DecodePCRelLabel19";
 978   let PrintMethod = "printAlignedLabel";
 979   let ParserMatchClass = PCRelLabel19Operand;
 980 }
 981
 982 class BranchCond : I<(outs), (ins ccode:$cond, am_brcond:$target),
 983                      "b", ".$cond\t$target", "",
 984                      [(ARM64brcond bb:$target, imm:$cond, NZCV)]>,
 985                    Sched<[WriteBr]> {
 986   let isBranch = 1;
 987   let isTerminator = 1;
 988   let Uses = [NZCV];
 989
 990   bits<4> cond;
 991   bits<19> target;
 992   let Inst{31-24} = 0b01010100;
 993   let Inst{23-5} = target;
 994   let Inst{4} = 0;
 995   let Inst{3-0} = cond;
 996 }
 997
 998 //---
 999 // Compare-and-branch instructions.
1000 //---
1001 class BaseCmpBranch<RegisterClass regtype, bit op, string asm, SDNode node>
1002     : I<(outs), (ins regtype:$Rt, am_brcond:$target),
1003          asm, "\t$Rt, $target", "",
1004          [(node regtype:$Rt, bb:$target)]>,
1005       Sched<[WriteBr]> {
1006   let isBranch = 1;
1007   let isTerminator = 1;
1008
1009   bits<5> Rt;
1010   bits<19> target;
1011   let Inst{30-25} = 0b011010;
1012   let Inst{24}    = op;
1013   let Inst{23-5}  = target;
1014   let Inst{4-0}   = Rt;
1015 }
1016
1017 multiclass CmpBranch<bit op, string asm, SDNode node> {
1018   def W : BaseCmpBranch<GPR32, op, asm, node> {
1019     let Inst{31} = 0;
1020   }
1021   def X : BaseCmpBranch<GPR64, op, asm, node> {
1022     let Inst{31} = 1;
1023   }
1024 }
1025
1026 //---
1027 // Test-bit-and-branch instructions.
1028 //---
1029 // Test-and-branch target. 14-bit sign-extended immediate. The low two bits of
1030 // the target offset are implied zero and so are not part of the immediate.
1031 def BranchTarget14Operand : AsmOperandClass {
1032   let Name = "BranchTarget14";
1033 }
1034 def am_tbrcond : Operand<OtherVT> {
1035   let EncoderMethod = "getTestBranchTargetOpValue";
1036   let PrintMethod = "printAlignedLabel";
1037   let ParserMatchClass = BranchTarget14Operand;
1038 }
1039
1040 class TestBranch<bit op, string asm, SDNode node>
1041     : I<(outs), (ins GPR64:$Rt, imm0_63:$bit_off, am_tbrcond:$target),
1042        asm, "\t$Rt, $bit_off, $target", "",
1043        [(node GPR64:$Rt, imm0_63:$bit_off, bb:$target)]>,
1044       Sched<[WriteBr]> {
1045   let isBranch = 1;
1046   let isTerminator = 1;
1047
1048   bits<5> Rt;
1049   bits<6> bit_off;
1050   bits<14> target;
1051
1052   let Inst{31}    = bit_off{5};
1053   let Inst{30-25} = 0b011011;
1054   let Inst{24}    = op;
1055   let Inst{23-19} = bit_off{4-0};
1056   let Inst{18-5}  = target;
1057   let Inst{4-0}   = Rt;
1058
1059   let DecoderMethod = "DecodeTestAndBranch";
1060 }
1061
1062 //---
1063 // Unconditional branch (immediate) instructions.
1064 //---
1065 def BranchTarget26Operand : AsmOperandClass {
1066   let Name = "BranchTarget26";
1067   let DiagnosticType = "InvalidLabel";
1068 }
1069 def am_b_target : Operand<OtherVT> {
1070   let EncoderMethod = "getBranchTargetOpValue";
1071   let PrintMethod = "printAlignedLabel";
1072   let ParserMatchClass = BranchTarget26Operand;
1073 }
1074 def am_bl_target : Operand<i64> {
1075   let EncoderMethod = "getBranchTargetOpValue";
1076   let PrintMethod = "printAlignedLabel";
1077   let ParserMatchClass = BranchTarget26Operand;
1078 }
1079
1080 class BImm<bit op, dag iops, string asm, list<dag> pattern>
1081     : I<(outs), iops, asm, "\t$addr", "", pattern>, Sched<[WriteBr]> {
1082   bits<26> addr;
1083   let Inst{31}    = op;
1084   let Inst{30-26} = 0b00101;
1085   let Inst{25-0}  = addr;
1086
1087   let DecoderMethod = "DecodeUnconditionalBranch";
1088 }
1089
1090 class BranchImm<bit op, string asm, list<dag> pattern>
1091     : BImm<op, (ins am_b_target:$addr), asm, pattern>;
1092 class CallImm<bit op, string asm, list<dag> pattern>
1093     : BImm<op, (ins am_bl_target:$addr), asm, pattern>;
1094
1095 //---
1096 // Basic one-operand data processing instructions.
1097 //---
1098
1099 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1100 class BaseOneOperandData<bits<3> opc, RegisterClass regtype, string asm,
1101                          SDPatternOperator node>
1102   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm, "\t$Rd, $Rn", "",
1103       [(set regtype:$Rd, (node regtype:$Rn))]>,
1104     Sched<[WriteI]> {
1105   bits<5> Rd;
1106   bits<5> Rn;
1107
1108   let Inst{30-13} = 0b101101011000000000;
1109   let Inst{12-10} = opc;
1110   let Inst{9-5}   = Rn;
1111   let Inst{4-0}   = Rd;
1112 }
1113
1114 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1115 multiclass OneOperandData<bits<3> opc, string asm,
1116                           SDPatternOperator node = null_frag> {
1117   def Wr : BaseOneOperandData<opc, GPR32, asm, node> {
1118     let Inst{31} = 0;
1119   }
1120
1121   def Xr : BaseOneOperandData<opc, GPR64, asm, node> {
1122     let Inst{31} = 1;
1123   }
1124 }
1125
1126 class OneWRegData<bits<3> opc, string asm, SDPatternOperator node>
1127     : BaseOneOperandData<opc, GPR32, asm, node> {
1128   let Inst{31} = 0;
1129 }
1130
1131 class OneXRegData<bits<3> opc, string asm, SDPatternOperator node>
1132     : BaseOneOperandData<opc, GPR64, asm, node> {
1133   let Inst{31} = 1;
1134 }
1135
1136 //---
1137 // Basic two-operand data processing instructions.
1138 //---
1139 class BaseBaseAddSubCarry<bit isSub, RegisterClass regtype, string asm,
1140                           list<dag> pattern>
1141     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1142         asm, "\t$Rd, $Rn, $Rm", "", pattern>,
1143       Sched<[WriteI]> {
1144   let Uses = [NZCV];
1145   bits<5> Rd;
1146   bits<5> Rn;
1147   bits<5> Rm;
1148   let Inst{30}    = isSub;
1149   let Inst{28-21} = 0b11010000;
1150   let Inst{20-16} = Rm;
1151   let Inst{15-10} = 0;
1152   let Inst{9-5}   = Rn;
1153   let Inst{4-0}   = Rd;
1154 }
1155
1156 class BaseAddSubCarry<bit isSub, RegisterClass regtype, string asm,
1157                       SDNode OpNode>
1158     : BaseBaseAddSubCarry<isSub, regtype, asm,
1159         [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm, NZCV))]>;
1160
1161 class BaseAddSubCarrySetFlags<bit isSub, RegisterClass regtype, string asm,
1162                               SDNode OpNode>
1163     : BaseBaseAddSubCarry<isSub, regtype, asm,
1164         [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm, NZCV)),
1165          (implicit NZCV)]> {
1166   let Defs = [NZCV];
1167 }
1168
1169 multiclass AddSubCarry<bit isSub, string asm, string asm_setflags,
1170                        SDNode OpNode, SDNode OpNode_setflags> {
1171   def Wr : BaseAddSubCarry<isSub, GPR32, asm, OpNode> {
1172     let Inst{31} = 0;
1173     let Inst{29} = 0;
1174   }
1175   def Xr : BaseAddSubCarry<isSub, GPR64, asm, OpNode> {
1176     let Inst{31} = 1;
1177     let Inst{29} = 0;
1178   }
1179
1180   // Sets flags.
1181   def SWr : BaseAddSubCarrySetFlags<isSub, GPR32, asm_setflags,
1182                                     OpNode_setflags> {
1183     let Inst{31} = 0;
1184     let Inst{29} = 1;
1185   }
1186   def SXr : BaseAddSubCarrySetFlags<isSub, GPR64, asm_setflags,
1187                                     OpNode_setflags> {
1188     let Inst{31} = 1;
1189     let Inst{29} = 1;
1190   }
1191 }
1192
1193 class BaseTwoOperand<bits<4> opc, RegisterClass regtype, string asm,
1194                      SDPatternOperator OpNode>
1195   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1196       asm, "\t$Rd, $Rn, $Rm", "",
1197       [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm))]> {
1198   bits<5> Rd;
1199   bits<5> Rn;
1200   bits<5> Rm;
1201   let Inst{30-21} = 0b0011010110;
1202   let Inst{20-16} = Rm;
1203   let Inst{15-14} = 0b00;
1204   let Inst{13-10} = opc;
1205   let Inst{9-5}   = Rn;
1206   let Inst{4-0}   = Rd;
1207 }
1208
1209 class BaseDiv<bit isSigned, RegisterClass regtype, string asm,
1210               SDPatternOperator OpNode>
1211     : BaseTwoOperand<{0,0,1,?}, regtype, asm, OpNode> {
1212   let Inst{10}    = isSigned;
1213 }
1214
1215 multiclass Div<bit isSigned, string asm, SDPatternOperator OpNode> {
1216   def Wr : BaseDiv<isSigned, GPR32, asm, OpNode>,
1217            Sched<[WriteID32]> {
1218     let Inst{31} = 0;
1219   }
1220   def Xr : BaseDiv<isSigned, GPR64, asm, OpNode>,
1221            Sched<[WriteID64]> {
1222     let Inst{31} = 1;
1223   }
1224 }
1225
1226 class BaseShift<bits<2> shift_type, RegisterClass regtype, string asm,
1227                 SDPatternOperator OpNode = null_frag>
1228   : BaseTwoOperand<{1,0,?,?}, regtype, asm, OpNode>,
1229     Sched<[WriteIS]> {
1230   let Inst{11-10} = shift_type;
1231 }
1232
1233 multiclass Shift<bits<2> shift_type, string asm, SDNode OpNode> {
1234   def Wr : BaseShift<shift_type, GPR32, asm> {
1235     let Inst{31} = 0;
1236   }
1237
1238   def Xr : BaseShift<shift_type, GPR64, asm, OpNode> {
1239     let Inst{31} = 1;
1240   }
1241
1242   def : Pat<(i32 (OpNode GPR32:$Rn, i64:$Rm)),
1243             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn,
1244                                              (EXTRACT_SUBREG i64:$Rm, sub_32))>;
1245
1246   def : Pat<(i32 (OpNode GPR32:$Rn, (i64 (zext GPR32:$Rm)))),
1247             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn, GPR32:$Rm)>;
1248
1249   def : Pat<(i32 (OpNode GPR32:$Rn, (i64 (anyext GPR32:$Rm)))),
1250             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn, GPR32:$Rm)>;
1251
1252   def : Pat<(i32 (OpNode GPR32:$Rn, (i64 (sext GPR32:$Rm)))),
1253             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn, GPR32:$Rm)>;
1254 }
1255
1256 class ShiftAlias<string asm, Instruction inst, RegisterClass regtype>
1257     : InstAlias<asm#" $dst, $src1, $src2",
1258                 (inst regtype:$dst, regtype:$src1, regtype:$src2)>;
1259
1260 class BaseMulAccum<bit isSub, bits<3> opc, RegisterClass multype,
1261                        RegisterClass addtype, string asm,
1262                        list<dag> pattern>
1263   : I<(outs addtype:$Rd), (ins multype:$Rn, multype:$Rm, addtype:$Ra),
1264       asm, "\t$Rd, $Rn, $Rm, $Ra", "", pattern> {
1265   bits<5> Rd;
1266   bits<5> Rn;
1267   bits<5> Rm;
1268   bits<5> Ra;
1269   let Inst{30-24} = 0b0011011;
1270   let Inst{23-21} = opc;
1271   let Inst{20-16} = Rm;
1272   let Inst{15}    = isSub;
1273   let Inst{14-10} = Ra;
1274   let Inst{9-5}   = Rn;
1275   let Inst{4-0}   = Rd;
1276 }
1277
1278 multiclass MulAccum<bit isSub, string asm, SDNode AccNode> {
1279   def Wrrr : BaseMulAccum<isSub, 0b000, GPR32, GPR32, asm,
1280       [(set GPR32:$Rd, (AccNode GPR32:$Ra, (mul GPR32:$Rn, GPR32:$Rm)))]>,
1281       Sched<[WriteIM32]> {
1282     let Inst{31} = 0;
1283   }
1284
1285   def Xrrr : BaseMulAccum<isSub, 0b000, GPR64, GPR64, asm,
1286       [(set GPR64:$Rd, (AccNode GPR64:$Ra, (mul GPR64:$Rn, GPR64:$Rm)))]>,
1287       Sched<[WriteIM64]> {
1288     let Inst{31} = 1;
1289   }
1290 }
1291
1292 class WideMulAccum<bit isSub, bits<3> opc, string asm,
1293                    SDNode AccNode, SDNode ExtNode>
1294   : BaseMulAccum<isSub, opc, GPR32, GPR64, asm,
1295     [(set GPR64:$Rd, (AccNode GPR64:$Ra,
1296                             (mul (ExtNode GPR32:$Rn), (ExtNode GPR32:$Rm))))]>,
1297     Sched<[WriteIM32]> {
1298   let Inst{31} = 1;
1299 }
1300
1301 class MulHi<bits<3> opc, string asm, SDNode OpNode>
1302   : I<(outs GPR64:$Rd), (ins GPR64:$Rn, GPR64:$Rm),
1303       asm, "\t$Rd, $Rn, $Rm", "",
1304       [(set GPR64:$Rd, (OpNode GPR64:$Rn, GPR64:$Rm))]>,
1305     Sched<[WriteIM64]> {
1306   bits<5> Rd;
1307   bits<5> Rn;
1308   bits<5> Rm;
1309   let Inst{31-24} = 0b10011011;
1310   let Inst{23-21} = opc;
1311   let Inst{20-16} = Rm;
1312   let Inst{15}    = 0;
1313   let Inst{9-5}   = Rn;
1314   let Inst{4-0}   = Rd;
1315
1316   // The Ra field of SMULH and UMULH is unused: it should be assembled as 31
1317   // (i.e. all bits 1) but is ignored by the processor.
1318   let PostEncoderMethod = "fixMulHigh";
1319 }
1320
1321 class MulAccumWAlias<string asm, Instruction inst>
1322     : InstAlias<asm#" $dst, $src1, $src2",
1323                 (inst GPR32:$dst, GPR32:$src1, GPR32:$src2, WZR)>;
1324 class MulAccumXAlias<string asm, Instruction inst>
1325     : InstAlias<asm#" $dst, $src1, $src2",
1326                 (inst GPR64:$dst, GPR64:$src1, GPR64:$src2, XZR)>;
1327 class WideMulAccumAlias<string asm, Instruction inst>
1328     : InstAlias<asm#" $dst, $src1, $src2",
1329                 (inst GPR64:$dst, GPR32:$src1, GPR32:$src2, XZR)>;
1330
1331 class BaseCRC32<bit sf, bits<2> sz, bit C, RegisterClass StreamReg,
1332               SDPatternOperator OpNode, string asm>
1333   : I<(outs GPR32:$Rd), (ins GPR32:$Rn, StreamReg:$Rm),
1334       asm, "\t$Rd, $Rn, $Rm", "",
1335       [(set GPR32:$Rd, (OpNode GPR32:$Rn, StreamReg:$Rm))]>,
1336     Sched<[WriteISReg]> {
1337   bits<5> Rd;
1338   bits<5> Rn;
1339   bits<5> Rm;
1340
1341   let Inst{31} = sf;
1342   let Inst{30-21} = 0b0011010110;
1343   let Inst{20-16} = Rm;
1344   let Inst{15-13} = 0b010;
1345   let Inst{12} = C;
1346   let Inst{11-10} = sz;
1347   let Inst{9-5} = Rn;
1348   let Inst{4-0} = Rd;
1349   let Predicates = [HasCRC];
1350 }
1351
1352 //---
1353 // Address generation.
1354 //---
1355
1356 class ADRI<bit page, string asm, Operand adr, list<dag> pattern>
1357     : I<(outs GPR64:$Xd), (ins adr:$label), asm, "\t$Xd, $label", "",
1358         pattern>,
1359       Sched<[WriteI]> {
1360   bits<5>  Xd;
1361   bits<21> label;
1362   let Inst{31}    = page;
1363   let Inst{30-29} = label{1-0};
1364   let Inst{28-24} = 0b10000;
1365   let Inst{23-5}  = label{20-2};
1366   let Inst{4-0}   = Xd;
1367
1368   let DecoderMethod = "DecodeAdrInstruction";
1369 }
1370
1371 //---
1372 // Move immediate.
1373 //---
1374
1375 def movimm32_imm : Operand<i32> {
1376   let ParserMatchClass = Imm0_65535Operand;
1377   let EncoderMethod = "getMoveWideImmOpValue";
1378   let PrintMethod = "printHexImm";
1379 }
1380 def movimm32_shift : Operand<i32> {
1381   let PrintMethod = "printShifter";
1382   let ParserMatchClass = MovImm32ShifterOperand;
1383 }
1384 def movimm64_shift : Operand<i32> {
1385   let PrintMethod = "printShifter";
1386   let ParserMatchClass = MovImm64ShifterOperand;
1387 }
1388
1389 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1390 class BaseMoveImmediate<bits<2> opc, RegisterClass regtype, Operand shifter,
1391                         string asm>
1392   : I<(outs regtype:$Rd), (ins movimm32_imm:$imm, shifter:$shift),
1393        asm, "\t$Rd, $imm$shift", "", []>,
1394     Sched<[WriteImm]> {
1395   bits<5> Rd;
1396   bits<16> imm;
1397   bits<6> shift;
1398   let Inst{30-29} = opc;
1399   let Inst{28-23} = 0b100101;
1400   let Inst{22-21} = shift{5-4};
1401   let Inst{20-5}  = imm;
1402   let Inst{4-0}   = Rd;
1403
1404   let DecoderMethod = "DecodeMoveImmInstruction";
1405 }
1406
1407 multiclass MoveImmediate<bits<2> opc, string asm> {
1408   def Wi : BaseMoveImmediate<opc, GPR32, movimm32_shift, asm> {
1409     let Inst{31} = 0;
1410   }
1411
1412   def Xi : BaseMoveImmediate<opc, GPR64, movimm64_shift, asm> {
1413     let Inst{31} = 1;
1414   }
1415 }
1416
1417 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1418 class BaseInsertImmediate<bits<2> opc, RegisterClass regtype, Operand shifter,
1419                           string asm>
1420   : I<(outs regtype:$Rd),
1421       (ins regtype:$src, movimm32_imm:$imm, shifter:$shift),
1422        asm, "\t$Rd, $imm$shift", "$src = $Rd", []>,
1423     Sched<[WriteI]> {
1424   bits<5> Rd;
1425   bits<16> imm;
1426   bits<6> shift;
1427   let Inst{30-29} = opc;
1428   let Inst{28-23} = 0b100101;
1429   let Inst{22-21} = shift{5-4};
1430   let Inst{20-5}  = imm;
1431   let Inst{4-0}   = Rd;
1432
1433   let DecoderMethod = "DecodeMoveImmInstruction";
1434 }
1435
1436 multiclass InsertImmediate<bits<2> opc, string asm> {
1437   def Wi : BaseInsertImmediate<opc, GPR32, movimm32_shift, asm> {
1438     let Inst{31} = 0;
1439   }
1440
1441   def Xi : BaseInsertImmediate<opc, GPR64, movimm64_shift, asm> {
1442     let Inst{31} = 1;
1443   }
1444 }
1445
1446 //---
1447 // Add/Subtract
1448 //---
1449
1450 class BaseAddSubImm<bit isSub, bit setFlags, RegisterClass dstRegtype,
1451                     RegisterClass srcRegtype, addsub_shifted_imm immtype,
1452                     string asm, SDPatternOperator OpNode>
1453     : I<(outs dstRegtype:$Rd), (ins srcRegtype:$Rn, immtype:$imm),
1454         asm, "\t$Rd, $Rn, $imm", "",
1455         [(set dstRegtype:$Rd, (OpNode srcRegtype:$Rn, immtype:$imm))]>,
1456       Sched<[WriteI]>  {
1457   bits<5>  Rd;
1458   bits<5>  Rn;
1459   bits<14> imm;
1460   let Inst{30}    = isSub;
1461   let Inst{29}    = setFlags;
1462   let Inst{28-24} = 0b10001;
1463   let Inst{23-22} = imm{13-12}; // '00' => lsl #0, '01' => lsl #12
1464   let Inst{21-10} = imm{11-0};
1465   let Inst{9-5}   = Rn;
1466   let Inst{4-0}   = Rd;
1467   let DecoderMethod = "DecodeBaseAddSubImm";
1468 }
1469
1470 class BaseAddSubRegPseudo<RegisterClass regtype,
1471                           SDPatternOperator OpNode>
1472     : Pseudo<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1473              [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm))]>,
1474       Sched<[WriteI]>;
1475
1476 class BaseAddSubSReg<bit isSub, bit setFlags, RegisterClass regtype,
1477                      arith_shifted_reg shifted_regtype, string asm,
1478                      SDPatternOperator OpNode>
1479     : I<(outs regtype:$Rd), (ins regtype:$Rn, shifted_regtype:$Rm),
1480         asm, "\t$Rd, $Rn, $Rm", "",
1481         [(set regtype:$Rd, (OpNode regtype:$Rn, shifted_regtype:$Rm))]>,
1482       Sched<[WriteISReg]> {
1483   // The operands are in order to match the 'addr' MI operands, so we
1484   // don't need an encoder method and by-name matching. Just use the default
1485   // in-order handling. Since we're using by-order, make sure the names
1486   // do not match.
1487   bits<5> dst;
1488   bits<5> src1;
1489   bits<5> src2;
1490   bits<8> shift;
1491   let Inst{30}    = isSub;
1492   let Inst{29}    = setFlags;
1493   let Inst{28-24} = 0b01011;
1494   let Inst{23-22} = shift{7-6};
1495   let Inst{21}    = 0;
1496   let Inst{20-16} = src2;
1497   let Inst{15-10} = shift{5-0};
1498   let Inst{9-5}   = src1;
1499   let Inst{4-0}   = dst;
1500
1501   let DecoderMethod = "DecodeThreeAddrSRegInstruction";
1502 }
1503
1504 class BaseAddSubEReg<bit isSub, bit setFlags, RegisterClass dstRegtype,
1505                      RegisterClass src1Regtype, Operand src2Regtype,
1506                      string asm, SDPatternOperator OpNode>
1507     : I<(outs dstRegtype:$R1),
1508         (ins src1Regtype:$R2, src2Regtype:$R3),
1509         asm, "\t$R1, $R2, $R3", "",
1510         [(set dstRegtype:$R1, (OpNode src1Regtype:$R2, src2Regtype:$R3))]>,
1511       Sched<[WriteIEReg]> {
1512   bits<5> Rd;
1513   bits<5> Rn;
1514   bits<5> Rm;
1515   bits<6> ext;
1516   let Inst{30}    = isSub;
1517   let Inst{29}    = setFlags;
1518   let Inst{28-24} = 0b01011;
1519   let Inst{23-21} = 0b001;
1520   let Inst{20-16} = Rm;
1521   let Inst{15-13} = ext{5-3};
1522   let Inst{12-10} = ext{2-0};
1523   let Inst{9-5}   = Rn;
1524   let Inst{4-0}   = Rd;
1525
1526   let DecoderMethod = "DecodeAddSubERegInstruction";
1527 }
1528
1529 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1530 class BaseAddSubEReg64<bit isSub, bit setFlags, RegisterClass dstRegtype,
1531                        RegisterClass src1Regtype, RegisterClass src2Regtype,
1532                        Operand ext_op, string asm>
1533     : I<(outs dstRegtype:$Rd),
1534         (ins src1Regtype:$Rn, src2Regtype:$Rm, ext_op:$ext),
1535         asm, "\t$Rd, $Rn, $Rm$ext", "", []>,
1536       Sched<[WriteIEReg]> {
1537   bits<5> Rd;
1538   bits<5> Rn;
1539   bits<5> Rm;
1540   bits<6> ext;
1541   let Inst{30}    = isSub;
1542   let Inst{29}    = setFlags;
1543   let Inst{28-24} = 0b01011;
1544   let Inst{23-21} = 0b001;
1545   let Inst{20-16} = Rm;
1546   let Inst{15}    = ext{5};
1547   let Inst{12-10} = ext{2-0};
1548   let Inst{9-5}   = Rn;
1549   let Inst{4-0}   = Rd;
1550
1551   let DecoderMethod = "DecodeAddSubERegInstruction";
1552 }
1553
1554 // Aliases for register+register add/subtract.
1555 class AddSubRegAlias<string asm, Instruction inst, RegisterClass dstRegtype,
1556                      RegisterClass src1Regtype, RegisterClass src2Regtype,
1557                      int shiftExt>
1558     : InstAlias<asm#" $dst, $src1, $src2",
1559                 (inst dstRegtype:$dst, src1Regtype:$src1, src2Regtype:$src2,
1560                       shiftExt)>;
1561
1562 multiclass AddSub<bit isSub, string mnemonic,
1563                   SDPatternOperator OpNode = null_frag> {
1564   let hasSideEffects = 0 in {
1565   // Add/Subtract immediate
1566   def Wri  : BaseAddSubImm<isSub, 0, GPR32sp, GPR32sp, addsub_shifted_imm32,
1567                            mnemonic, OpNode> {
1568     let Inst{31} = 0;
1569   }
1570   def Xri  : BaseAddSubImm<isSub, 0, GPR64sp, GPR64sp, addsub_shifted_imm64,
1571                            mnemonic, OpNode> {
1572     let Inst{31} = 1;
1573   }
1574
1575   // Add/Subtract register - Only used for CodeGen
1576   def Wrr : BaseAddSubRegPseudo<GPR32, OpNode>;
1577   def Xrr : BaseAddSubRegPseudo<GPR64, OpNode>;
1578
1579   // Add/Subtract shifted register
1580   def Wrs : BaseAddSubSReg<isSub, 0, GPR32, arith_shifted_reg32, mnemonic,
1581                            OpNode> {
1582     let Inst{31} = 0;
1583   }
1584   def Xrs : BaseAddSubSReg<isSub, 0, GPR64, arith_shifted_reg64, mnemonic,
1585                            OpNode> {
1586     let Inst{31} = 1;
1587   }
1588   }
1589
1590   // Add/Subtract extended register
1591   let AddedComplexity = 1, hasSideEffects = 0 in {
1592   def Wrx : BaseAddSubEReg<isSub, 0, GPR32sp, GPR32sp,
1593                            arith_extended_reg32<i32>, mnemonic, OpNode> {
1594     let Inst{31} = 0;
1595   }
1596   def Xrx : BaseAddSubEReg<isSub, 0, GPR64sp, GPR64sp,
1597                            arith_extended_reg32to64<i64>, mnemonic, OpNode> {
1598     let Inst{31} = 1;
1599   }
1600   }
1601
1602   def Xrx64 : BaseAddSubEReg64<isSub, 0, GPR64sp, GPR64sp, GPR64,
1603                                arith_extendlsl64, mnemonic> {
1604     // UXTX and SXTX only.
1605     let Inst{14-13} = 0b11;
1606     let Inst{31} = 1;
1607   }
1608
1609   // Register/register aliases with no shift when SP is not used.
1610   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrs"),
1611                        GPR32, GPR32, GPR32, 0>;
1612   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Xrs"),
1613                        GPR64, GPR64, GPR64, 0>;
1614
1615   // Register/register aliases with no shift when either the destination or
1616   // first source register is SP.  This relies on the shifted register aliases
1617   // above matching first in the case when SP is not used.
1618   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrx"),
1619                        GPR32sp, GPR32sp, GPR32, 16>; // UXTW #0
1620   def : AddSubRegAlias<mnemonic,
1621                        !cast<Instruction>(NAME#"Xrx64"),
1622                        GPR64sp, GPR64sp, GPR64, 24>; // UXTX #0
1623 }
1624
1625 multiclass AddSubS<bit isSub, string mnemonic, SDNode OpNode, string cmp> {
1626   let isCompare = 1, Defs = [NZCV] in {
1627   // Add/Subtract immediate
1628   def Wri  : BaseAddSubImm<isSub, 1, GPR32, GPR32sp, addsub_shifted_imm32,
1629                            mnemonic, OpNode> {
1630     let Inst{31} = 0;
1631   }
1632   def Xri  : BaseAddSubImm<isSub, 1, GPR64, GPR64sp, addsub_shifted_imm64,
1633                            mnemonic, OpNode> {
1634     let Inst{31} = 1;
1635   }
1636
1637   // Add/Subtract register
1638   def Wrr : BaseAddSubRegPseudo<GPR32, OpNode>;
1639   def Xrr : BaseAddSubRegPseudo<GPR64, OpNode>;
1640
1641   // Add/Subtract shifted register
1642   def Wrs : BaseAddSubSReg<isSub, 1, GPR32, arith_shifted_reg32, mnemonic,
1643                            OpNode> {
1644     let Inst{31} = 0;
1645   }
1646   def Xrs : BaseAddSubSReg<isSub, 1, GPR64, arith_shifted_reg64, mnemonic,
1647                            OpNode> {
1648     let Inst{31} = 1;
1649   }
1650
1651   // Add/Subtract extended register
1652   let AddedComplexity = 1 in {
1653   def Wrx : BaseAddSubEReg<isSub, 1, GPR32, GPR32sp,
1654                            arith_extended_reg32<i32>, mnemonic, OpNode> {
1655     let Inst{31} = 0;
1656   }
1657   def Xrx : BaseAddSubEReg<isSub, 1, GPR64, GPR64sp,
1658                            arith_extended_reg32<i64>, mnemonic, OpNode> {
1659     let Inst{31} = 1;
1660   }
1661   }
1662
1663   def Xrx64 : BaseAddSubEReg64<isSub, 1, GPR64, GPR64sp, GPR64,
1664                                arith_extendlsl64, mnemonic> {
1665     // UXTX and SXTX only.
1666     let Inst{14-13} = 0b11;
1667     let Inst{31} = 1;
1668   }
1669   } // Defs = [NZCV]
1670
1671   // Compare aliases
1672   def : InstAlias<cmp#" $src, $imm", (!cast<Instruction>(NAME#"Wri")
1673                   WZR, GPR32sp:$src, addsub_shifted_imm32:$imm)>;
1674   def : InstAlias<cmp#" $src, $imm", (!cast<Instruction>(NAME#"Xri")
1675                   XZR, GPR64sp:$src, addsub_shifted_imm64:$imm)>;
1676   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Wrx")
1677                   WZR, GPR32sp:$src1, GPR32:$src2, arith_extend:$sh)>;
1678   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Xrx")
1679                   XZR, GPR64sp:$src1, GPR32:$src2, arith_extend:$sh)>;
1680   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Xrx64")
1681                   XZR, GPR64sp:$src1, GPR64:$src2, arith_extendlsl64:$sh)>;
1682   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Wrs")
1683                   WZR, GPR32:$src1, GPR32:$src2, arith_shift32:$sh)>;
1684   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Xrs")
1685                   XZR, GPR64:$src1, GPR64:$src2, arith_shift64:$sh)>;
1686
1687   // Compare shorthands
1688   def : InstAlias<cmp#" $src1, $src2", (!cast<Instruction>(NAME#"Wrs")
1689                   WZR, GPR32:$src1, GPR32:$src2, 0)>;
1690   def : InstAlias<cmp#" $src1, $src2", (!cast<Instruction>(NAME#"Xrs")
1691                   XZR, GPR64:$src1, GPR64:$src2, 0)>;
1692
1693   // Register/register aliases with no shift when SP is not used.
1694   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrs"),
1695                        GPR32, GPR32, GPR32, 0>;
1696   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Xrs"),
1697                        GPR64, GPR64, GPR64, 0>;
1698
1699   // Register/register aliases with no shift when the first source register
1700   // is SP.  This relies on the shifted register aliases above matching first
1701   // in the case when SP is not used.
1702   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrx"),
1703                        GPR32, GPR32sp, GPR32, 16>; // UXTW #0
1704   def : AddSubRegAlias<mnemonic,
1705                        !cast<Instruction>(NAME#"Xrx64"),
1706                        GPR64, GPR64sp, GPR64, 24>; // UXTX #0
1707 }
1708
1709 //---
1710 // Extract
1711 //---
1712 def SDTA64EXTR : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
1713                                       SDTCisPtrTy<3>]>;
1714 def ARM64Extr : SDNode<"ARM64ISD::EXTR", SDTA64EXTR>;
1715
1716 class BaseExtractImm<RegisterClass regtype, Operand imm_type, string asm,
1717                      list<dag> patterns>
1718     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, imm_type:$imm),
1719          asm, "\t$Rd, $Rn, $Rm, $imm", "", patterns>,
1720       Sched<[WriteExtr, ReadExtrHi]> {
1721   bits<5> Rd;
1722   bits<5> Rn;
1723   bits<5> Rm;
1724   bits<6> imm;
1725
1726   let Inst{30-23} = 0b00100111;
1727   let Inst{21}    = 0;
1728   let Inst{20-16} = Rm;
1729   let Inst{15-10} = imm;
1730   let Inst{9-5}   = Rn;
1731   let Inst{4-0}   = Rd;
1732 }
1733
1734 multiclass ExtractImm<string asm> {
1735   def Wrri : BaseExtractImm<GPR32, imm0_31, asm,
1736                       [(set GPR32:$Rd,
1737                         (ARM64Extr GPR32:$Rn, GPR32:$Rm, imm0_31:$imm))]> {
1738     let Inst{31} = 0;
1739     let Inst{22} = 0;
1740     // imm<5> must be zero.
1741     let imm{5}   = 0;
1742   }
1743   def Xrri : BaseExtractImm<GPR64, imm0_63, asm,
1744                       [(set GPR64:$Rd,
1745                         (ARM64Extr GPR64:$Rn, GPR64:$Rm, imm0_63:$imm))]> {
1746
1747     let Inst{31} = 1;
1748     let Inst{22} = 1;
1749   }
1750 }
1751
1752 //---
1753 // Bitfield
1754 //---
1755
1756 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1757 class BaseBitfieldImm<bits<2> opc,
1758                       RegisterClass regtype, Operand imm_type, string asm>
1759     : I<(outs regtype:$Rd), (ins regtype:$Rn, imm_type:$immr, imm_type:$imms),
1760          asm, "\t$Rd, $Rn, $immr, $imms", "", []>,
1761       Sched<[WriteIS]> {
1762   bits<5> Rd;
1763   bits<5> Rn;
1764   bits<6> immr;
1765   bits<6> imms;
1766
1767   let Inst{30-29} = opc;
1768   let Inst{28-23} = 0b100110;
1769   let Inst{21-16} = immr;
1770   let Inst{15-10} = imms;
1771   let Inst{9-5}   = Rn;
1772   let Inst{4-0}   = Rd;
1773 }
1774
1775 multiclass BitfieldImm<bits<2> opc, string asm> {
1776   def Wri : BaseBitfieldImm<opc, GPR32, imm0_31, asm> {
1777     let Inst{31} = 0;
1778     let Inst{22} = 0;
1779     // imms<5> and immr<5> must be zero, else ReservedValue().
1780     let Inst{21} = 0;
1781     let Inst{15} = 0;
1782   }
1783   def Xri : BaseBitfieldImm<opc, GPR64, imm0_63, asm> {
1784     let Inst{31} = 1;
1785     let Inst{22} = 1;
1786   }
1787 }
1788
1789 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1790 class BaseBitfieldImmWith2RegArgs<bits<2> opc,
1791                       RegisterClass regtype, Operand imm_type, string asm>
1792     : I<(outs regtype:$Rd), (ins regtype:$src, regtype:$Rn, imm_type:$immr,
1793                              imm_type:$imms),
1794          asm, "\t$Rd, $Rn, $immr, $imms", "$src = $Rd", []>,
1795       Sched<[WriteIS]> {
1796   bits<5> Rd;
1797   bits<5> Rn;
1798   bits<6> immr;
1799   bits<6> imms;
1800
1801   let Inst{30-29} = opc;
1802   let Inst{28-23} = 0b100110;
1803   let Inst{21-16} = immr;
1804   let Inst{15-10} = imms;
1805   let Inst{9-5}   = Rn;
1806   let Inst{4-0}   = Rd;
1807 }
1808
1809 multiclass BitfieldImmWith2RegArgs<bits<2> opc, string asm> {
1810   def Wri : BaseBitfieldImmWith2RegArgs<opc, GPR32, imm0_31, asm> {
1811     let Inst{31} = 0;
1812     let Inst{22} = 0;
1813     // imms<5> and immr<5> must be zero, else ReservedValue().
1814     let Inst{21} = 0;
1815     let Inst{15} = 0;
1816   }
1817   def Xri : BaseBitfieldImmWith2RegArgs<opc, GPR64, imm0_63, asm> {
1818     let Inst{31} = 1;
1819     let Inst{22} = 1;
1820   }
1821 }
1822
1823 //---
1824 // Logical
1825 //---
1826
1827 // Logical (immediate)
1828 class BaseLogicalImm<bits<2> opc, RegisterClass dregtype,
1829                      RegisterClass sregtype, Operand imm_type, string asm,
1830                      list<dag> pattern>
1831     : I<(outs dregtype:$Rd), (ins sregtype:$Rn, imm_type:$imm),
1832          asm, "\t$Rd, $Rn, $imm", "", pattern>,
1833       Sched<[WriteI]> {
1834   bits<5>  Rd;
1835   bits<5>  Rn;
1836   bits<13> imm;
1837   let Inst{30-29} = opc;
1838   let Inst{28-23} = 0b100100;
1839   let Inst{22}    = imm{12};
1840   let Inst{21-16} = imm{11-6};
1841   let Inst{15-10} = imm{5-0};
1842   let Inst{9-5}   = Rn;
1843   let Inst{4-0}   = Rd;
1844
1845   let DecoderMethod = "DecodeLogicalImmInstruction";
1846 }
1847
1848 // Logical (shifted register)
1849 class BaseLogicalSReg<bits<2> opc, bit N, RegisterClass regtype,
1850                       logical_shifted_reg shifted_regtype, string asm,
1851                       list<dag> pattern>
1852     : I<(outs regtype:$Rd), (ins regtype:$Rn, shifted_regtype:$Rm),
1853         asm, "\t$Rd, $Rn, $Rm", "", pattern>,
1854       Sched<[WriteISReg]> {
1855   // The operands are in order to match the 'addr' MI operands, so we
1856   // don't need an encoder method and by-name matching. Just use the default
1857   // in-order handling. Since we're using by-order, make sure the names
1858   // do not match.
1859   bits<5> dst;
1860   bits<5> src1;
1861   bits<5> src2;
1862   bits<8> shift;
1863   let Inst{30-29} = opc;
1864   let Inst{28-24} = 0b01010;
1865   let Inst{23-22} = shift{7-6};
1866   let Inst{21}    = N;
1867   let Inst{20-16} = src2;
1868   let Inst{15-10} = shift{5-0};
1869   let Inst{9-5}   = src1;
1870   let Inst{4-0}   = dst;
1871
1872   let DecoderMethod = "DecodeThreeAddrSRegInstruction";
1873 }
1874
1875 // Aliases for register+register logical instructions.
1876 class LogicalRegAlias<string asm, Instruction inst, RegisterClass regtype>
1877     : InstAlias<asm#" $dst, $src1, $src2",
1878                 (inst regtype:$dst, regtype:$src1, regtype:$src2, 0)>;
1879
1880 let AddedComplexity = 6 in
1881 multiclass LogicalImm<bits<2> opc, string mnemonic, SDNode OpNode> {
1882   def Wri : BaseLogicalImm<opc, GPR32sp, GPR32, logical_imm32, mnemonic,
1883                            [(set GPR32sp:$Rd, (OpNode GPR32:$Rn,
1884                                                logical_imm32:$imm))]> {
1885     let Inst{31} = 0;
1886     let Inst{22} = 0; // 64-bit version has an additional bit of immediate.
1887   }
1888   def Xri : BaseLogicalImm<opc, GPR64sp, GPR64, logical_imm64, mnemonic,
1889                            [(set GPR64sp:$Rd, (OpNode GPR64:$Rn,
1890                                                logical_imm64:$imm))]> {
1891     let Inst{31} = 1;
1892   }
1893 }
1894
1895 multiclass LogicalImmS<bits<2> opc, string mnemonic, SDNode OpNode> {
1896   let isCompare = 1, Defs = [NZCV] in {
1897   def Wri  : BaseLogicalImm<opc, GPR32, GPR32, logical_imm32, mnemonic,
1898       [(set GPR32:$Rd, (OpNode GPR32:$Rn, logical_imm32:$imm))]> {
1899     let Inst{31} = 0;
1900     let Inst{22} = 0; // 64-bit version has an additional bit of immediate.
1901   }
1902   def Xri  : BaseLogicalImm<opc, GPR64, GPR64, logical_imm64, mnemonic,
1903       [(set GPR64:$Rd, (OpNode GPR64:$Rn, logical_imm64:$imm))]> {
1904     let Inst{31} = 1;
1905   }
1906   } // end Defs = [NZCV]
1907 }
1908
1909 class BaseLogicalRegPseudo<RegisterClass regtype, SDPatternOperator OpNode>
1910     : Pseudo<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1911              [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm))]>,
1912       Sched<[WriteI]>;
1913
1914 // Split from LogicalImm as not all instructions have both.
1915 multiclass LogicalReg<bits<2> opc, bit N, string mnemonic,
1916                       SDPatternOperator OpNode> {
1917   def Wrr : BaseLogicalRegPseudo<GPR32, OpNode>;
1918   def Xrr : BaseLogicalRegPseudo<GPR64, OpNode>;
1919
1920   def Wrs : BaseLogicalSReg<opc, N, GPR32, logical_shifted_reg32, mnemonic,
1921                             [(set GPR32:$Rd, (OpNode GPR32:$Rn,
1922                                                  logical_shifted_reg32:$Rm))]> {
1923     let Inst{31} = 0;
1924   }
1925   def Xrs : BaseLogicalSReg<opc, N, GPR64, logical_shifted_reg64, mnemonic,
1926                             [(set GPR64:$Rd, (OpNode GPR64:$Rn,
1927                                                  logical_shifted_reg64:$Rm))]> {
1928     let Inst{31} = 1;
1929   }
1930
1931   def : LogicalRegAlias<mnemonic,
1932                         !cast<Instruction>(NAME#"Wrs"), GPR32>;
1933   def : LogicalRegAlias<mnemonic,
1934                         !cast<Instruction>(NAME#"Xrs"), GPR64>;
1935 }
1936
1937 // Split from LogicalReg to allow setting NZCV Defs
1938 multiclass LogicalRegS<bits<2> opc, bit N, string mnemonic,
1939                        SDPatternOperator OpNode = null_frag> {
1940   let Defs = [NZCV], mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
1941   def Wrr : BaseLogicalRegPseudo<GPR32, OpNode>;
1942   def Xrr : BaseLogicalRegPseudo<GPR64, OpNode>;
1943
1944   def Wrs : BaseLogicalSReg<opc, N, GPR32, logical_shifted_reg32, mnemonic,
1945             [(set GPR32:$Rd, (OpNode GPR32:$Rn, logical_shifted_reg32:$Rm))]> {
1946     let Inst{31} = 0;
1947   }
1948   def Xrs : BaseLogicalSReg<opc, N, GPR64, logical_shifted_reg64, mnemonic,
1949             [(set GPR64:$Rd, (OpNode GPR64:$Rn, logical_shifted_reg64:$Rm))]> {
1950     let Inst{31} = 1;
1951   }
1952   } // Defs = [NZCV]
1953
1954   def : LogicalRegAlias<mnemonic,
1955                         !cast<Instruction>(NAME#"Wrs"), GPR32>;
1956   def : LogicalRegAlias<mnemonic,
1957                         !cast<Instruction>(NAME#"Xrs"), GPR64>;
1958 }
1959
1960 //---
1961 // Conditionally set flags
1962 //---
1963
1964 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1965 class BaseCondSetFlagsImm<bit op, RegisterClass regtype, string asm>
1966     : I<(outs), (ins regtype:$Rn, imm0_31:$imm, imm0_15:$nzcv, ccode:$cond),
1967          asm, "\t$Rn, $imm, $nzcv, $cond", "", []>,
1968       Sched<[WriteI]> {
1969   let Uses = [NZCV];
1970   let Defs = [NZCV];
1971
1972   bits<5> Rn;
1973   bits<5> imm;
1974   bits<4> nzcv;
1975   bits<4> cond;
1976
1977   let Inst{30}    = op;
1978   let Inst{29-21} = 0b111010010;
1979   let Inst{20-16} = imm;
1980   let Inst{15-12} = cond;
1981   let Inst{11-10} = 0b10;
1982   let Inst{9-5}   = Rn;
1983   let Inst{4}     = 0b0;
1984   let Inst{3-0}   = nzcv;
1985 }
1986
1987 multiclass CondSetFlagsImm<bit op, string asm> {
1988   def Wi : BaseCondSetFlagsImm<op, GPR32, asm> {
1989     let Inst{31} = 0;
1990   }
1991   def Xi : BaseCondSetFlagsImm<op, GPR64, asm> {
1992     let Inst{31} = 1;
1993   }
1994 }
1995
1996 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1997 class BaseCondSetFlagsReg<bit op, RegisterClass regtype, string asm>
1998     : I<(outs), (ins regtype:$Rn, regtype:$Rm, imm0_15:$nzcv, ccode:$cond),
1999          asm, "\t$Rn, $Rm, $nzcv, $cond", "", []>,
2000       Sched<[WriteI]> {
2001   let Uses = [NZCV];
2002   let Defs = [NZCV];
2003
2004   bits<5> Rn;
2005   bits<5> Rm;
2006   bits<4> nzcv;
2007   bits<4> cond;
2008
2009   let Inst{30}    = op;
2010   let Inst{29-21} = 0b111010010;
2011   let Inst{20-16} = Rm;
2012   let Inst{15-12} = cond;
2013   let Inst{11-10} = 0b00;
2014   let Inst{9-5}   = Rn;
2015   let Inst{4}     = 0b0;
2016   let Inst{3-0}   = nzcv;
2017 }
2018
2019 multiclass CondSetFlagsReg<bit op, string asm> {
2020   def Wr : BaseCondSetFlagsReg<op, GPR32, asm> {
2021     let Inst{31} = 0;
2022   }
2023   def Xr : BaseCondSetFlagsReg<op, GPR64, asm> {
2024     let Inst{31} = 1;
2025   }
2026 }
2027
2028 //---
2029 // Conditional select
2030 //---
2031
2032 class BaseCondSelect<bit op, bits<2> op2, RegisterClass regtype, string asm>
2033     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, ccode:$cond),
2034          asm, "\t$Rd, $Rn, $Rm, $cond", "",
2035          [(set regtype:$Rd,
2036                (ARM64csel regtype:$Rn, regtype:$Rm, (i32 imm:$cond), NZCV))]>,
2037       Sched<[WriteI]> {
2038   let Uses = [NZCV];
2039
2040   bits<5> Rd;
2041   bits<5> Rn;
2042   bits<5> Rm;
2043   bits<4> cond;
2044
2045   let Inst{30}    = op;
2046   let Inst{29-21} = 0b011010100;
2047   let Inst{20-16} = Rm;
2048   let Inst{15-12} = cond;
2049   let Inst{11-10} = op2;
2050   let Inst{9-5}   = Rn;
2051   let Inst{4-0}   = Rd;
2052 }
2053
2054 multiclass CondSelect<bit op, bits<2> op2, string asm> {
2055   def Wr : BaseCondSelect<op, op2, GPR32, asm> {
2056     let Inst{31} = 0;
2057   }
2058   def Xr : BaseCondSelect<op, op2, GPR64, asm> {
2059     let Inst{31} = 1;
2060   }
2061 }
2062
2063 class BaseCondSelectOp<bit op, bits<2> op2, RegisterClass regtype, string asm,
2064                        PatFrag frag>
2065     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, ccode:$cond),
2066          asm, "\t$Rd, $Rn, $Rm, $cond", "",
2067          [(set regtype:$Rd,
2068                (ARM64csel regtype:$Rn, (frag regtype:$Rm),
2069                (i32 imm:$cond), NZCV))]>,
2070       Sched<[WriteI]> {
2071   let Uses = [NZCV];
2072
2073   bits<5> Rd;
2074   bits<5> Rn;
2075   bits<5> Rm;
2076   bits<4> cond;
2077
2078   let Inst{30}    = op;
2079   let Inst{29-21} = 0b011010100;
2080   let Inst{20-16} = Rm;
2081   let Inst{15-12} = cond;
2082   let Inst{11-10} = op2;
2083   let Inst{9-5}   = Rn;
2084   let Inst{4-0}   = Rd;
2085 }
2086
2087 def inv_cond_XFORM : SDNodeXForm<imm, [{
2088   ARM64CC::CondCode CC = static_cast<ARM64CC::CondCode>(N->getZExtValue());
2089   return CurDAG->getTargetConstant(ARM64CC::getInvertedCondCode(CC), MVT::i32);
2090 }]>;
2091
2092 multiclass CondSelectOp<bit op, bits<2> op2, string asm, PatFrag frag> {
2093   def Wr : BaseCondSelectOp<op, op2, GPR32, asm, frag> {
2094     let Inst{31} = 0;
2095   }
2096   def Xr : BaseCondSelectOp<op, op2, GPR64, asm, frag> {
2097     let Inst{31} = 1;
2098   }
2099
2100   def : Pat<(ARM64csel (frag GPR32:$Rm), GPR32:$Rn, (i32 imm:$cond), NZCV),
2101             (!cast<Instruction>(NAME # Wr) GPR32:$Rn, GPR32:$Rm,
2102                                            (inv_cond_XFORM imm:$cond))>;
2103
2104   def : Pat<(ARM64csel (frag GPR64:$Rm), GPR64:$Rn, (i32 imm:$cond), NZCV),
2105             (!cast<Instruction>(NAME # Xr) GPR64:$Rn, GPR64:$Rm,
2106                                            (inv_cond_XFORM imm:$cond))>;
2107 }
2108
2109 //---
2110 // Special Mask Value
2111 //---
2112 def maski8_or_more : Operand<i32>,
2113   ImmLeaf<i32, [{ return (Imm & 0xff) == 0xff; }]> {
2114 }
2115 def maski16_or_more : Operand<i32>,
2116   ImmLeaf<i32, [{ return (Imm & 0xffff) == 0xffff; }]> {
2117 }
2118
2119
2120 //---
2121 // Load/store
2122 //---
2123
2124 // (unsigned immediate)
2125 // Indexed for 8-bit registers. offset is in range [0,4095].
2126 def MemoryIndexed8Operand : AsmOperandClass {
2127   let Name = "MemoryIndexed8";
2128   let DiagnosticType = "InvalidMemoryIndexed8";
2129 }
2130 def am_indexed8 : Operand<i64>,
2131                   ComplexPattern<i64, 2, "SelectAddrModeIndexed8", []> {
2132   let PrintMethod = "printAMIndexed<8>";
2133   let EncoderMethod
2134       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale1>";
2135   let ParserMatchClass = MemoryIndexed8Operand;
2136   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2137 }
2138
2139 // Indexed for 16-bit registers. offset is multiple of 2 in range [0,8190],
2140 // stored as immval/2 (the 12-bit literal that encodes directly into the insn).
2141 def MemoryIndexed16Operand : AsmOperandClass {
2142   let Name = "MemoryIndexed16";
2143   let DiagnosticType = "InvalidMemoryIndexed16";
2144 }
2145 def am_indexed16 : Operand<i64>,
2146                    ComplexPattern<i64, 2, "SelectAddrModeIndexed16", []> {
2147   let PrintMethod = "printAMIndexed<16>";
2148   let EncoderMethod
2149       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale2>";
2150   let ParserMatchClass = MemoryIndexed16Operand;
2151   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2152 }
2153
2154 // Indexed for 32-bit registers. offset is multiple of 4 in range [0,16380],
2155 // stored as immval/4 (the 12-bit literal that encodes directly into the insn).
2156 def MemoryIndexed32Operand : AsmOperandClass {
2157   let Name = "MemoryIndexed32";
2158   let DiagnosticType = "InvalidMemoryIndexed32";
2159 }
2160 def am_indexed32 : Operand<i64>,
2161                    ComplexPattern<i64, 2, "SelectAddrModeIndexed32", []> {
2162   let PrintMethod = "printAMIndexed<32>";
2163   let EncoderMethod
2164       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale4>";
2165   let ParserMatchClass = MemoryIndexed32Operand;
2166   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2167 }
2168
2169 // Indexed for 64-bit registers. offset is multiple of 8 in range [0,32760],
2170 // stored as immval/8 (the 12-bit literal that encodes directly into the insn).
2171 def MemoryIndexed64Operand : AsmOperandClass {
2172   let Name = "MemoryIndexed64";
2173   let DiagnosticType = "InvalidMemoryIndexed64";
2174 }
2175 def am_indexed64 : Operand<i64>,
2176                    ComplexPattern<i64, 2, "SelectAddrModeIndexed64", []> {
2177   let PrintMethod = "printAMIndexed<64>";
2178   let EncoderMethod
2179       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale8>";
2180   let ParserMatchClass = MemoryIndexed64Operand;
2181   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2182 }
2183
2184 // Indexed for 128-bit registers. offset is multiple of 16 in range [0,65520],
2185 // stored as immval/16 (the 12-bit literal that encodes directly into the insn).
2186 def MemoryIndexed128Operand : AsmOperandClass {
2187   let Name = "MemoryIndexed128";
2188   let DiagnosticType = "InvalidMemoryIndexed128";
2189 }
2190 def am_indexed128 : Operand<i64>,
2191                    ComplexPattern<i64, 2, "SelectAddrModeIndexed128", []> {
2192   let PrintMethod = "printAMIndexed<128>";
2193   let EncoderMethod
2194       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale16>";
2195   let ParserMatchClass = MemoryIndexed128Operand;
2196   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2197 }
2198
2199 // No offset.
2200 def MemoryNoIndexOperand : AsmOperandClass { let Name = "MemoryNoIndex"; }
2201 def am_noindex : Operand<i64>,
2202                  ComplexPattern<i64, 1, "SelectAddrModeNoIndex", []> {
2203   let PrintMethod = "printAMNoIndex";
2204   let ParserMatchClass = MemoryNoIndexOperand;
2205   let MIOperandInfo = (ops GPR64sp:$base);
2206 }
2207
2208 class BaseLoadStoreUI<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2209                       string asm, list<dag> pattern>
2210     : I<oops, iops, asm, "\t$Rt, $addr", "", pattern> {
2211   bits<5> dst;
2212
2213   bits<17> addr;
2214   bits<5> base = addr{4-0};
2215   bits<12> offset = addr{16-5};
2216
2217   let Inst{31-30} = sz;
2218   let Inst{29-27} = 0b111;
2219   let Inst{26}    = V;
2220   let Inst{25-24} = 0b01;
2221   let Inst{23-22} = opc;
2222   let Inst{21-10} = offset;
2223   let Inst{9-5}   = base;
2224   let Inst{4-0}   = dst;
2225
2226   let DecoderMethod = "DecodeUnsignedLdStInstruction";
2227 }
2228
2229 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2230 class LoadUI<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2231              Operand indextype, string asm, list<dag> pattern>
2232     : BaseLoadStoreUI<sz, V, opc,
2233                       (outs regtype:$Rt), (ins indextype:$addr), asm, pattern>,
2234       Sched<[WriteLD]>;
2235
2236 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2237 class StoreUI<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2238              Operand indextype, string asm, list<dag> pattern>
2239     : BaseLoadStoreUI<sz, V, opc,
2240                       (outs), (ins regtype:$Rt, indextype:$addr), asm, pattern>,
2241       Sched<[WriteST]>;
2242
2243 def PrefetchOperand : AsmOperandClass {
2244   let Name = "Prefetch";
2245   let ParserMethod = "tryParsePrefetch";
2246 }
2247 def prfop : Operand<i32> {
2248   let PrintMethod = "printPrefetchOp";
2249   let ParserMatchClass = PrefetchOperand;
2250 }
2251
2252 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2253 class PrefetchUI<bits<2> sz, bit V, bits<2> opc, string asm, list<dag> pat>
2254     : BaseLoadStoreUI<sz, V, opc,
2255                       (outs), (ins prfop:$Rt, am_indexed64:$addr), asm, pat>,
2256       Sched<[WriteLD]>;
2257
2258 //---
2259 // Load literal
2260 //---
2261
2262 // Load literal address: 19-bit immediate. The low two bits of the target
2263 // offset are implied zero and so are not part of the immediate.
2264 def am_ldrlit : Operand<OtherVT> {
2265   let EncoderMethod = "getLoadLiteralOpValue";
2266   let DecoderMethod = "DecodePCRelLabel19";
2267   let PrintMethod = "printAlignedLabel";
2268   let ParserMatchClass = PCRelLabel19Operand;
2269 }
2270
2271 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2272 class LoadLiteral<bits<2> opc, bit V, RegisterClass regtype, string asm>
2273     : I<(outs regtype:$Rt), (ins am_ldrlit:$label),
2274         asm, "\t$Rt, $label", "", []>,
2275       Sched<[WriteLD]> {
2276   bits<5> Rt;
2277   bits<19> label;
2278   let Inst{31-30} = opc;
2279   let Inst{29-27} = 0b011;
2280   let Inst{26}    = V;
2281   let Inst{25-24} = 0b00;
2282   let Inst{23-5}  = label;
2283   let Inst{4-0}   = Rt;
2284 }
2285
2286 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2287 class PrefetchLiteral<bits<2> opc, bit V, string asm, list<dag> pat>
2288     : I<(outs), (ins prfop:$Rt, am_ldrlit:$label),
2289         asm, "\t$Rt, $label", "", pat>,
2290       Sched<[WriteLD]> {
2291   bits<5> Rt;
2292   bits<19> label;
2293   let Inst{31-30} = opc;
2294   let Inst{29-27} = 0b011;
2295   let Inst{26}    = V;
2296   let Inst{25-24} = 0b00;
2297   let Inst{23-5}  = label;
2298   let Inst{4-0}   = Rt;
2299 }
2300
2301 //---
2302 // Load/store register offset
2303 //---
2304
2305 class MemROAsmOperand<int sz> : AsmOperandClass {
2306   let Name = "MemoryRegisterOffset"#sz;
2307   let DiagnosticType = "InvalidMemoryIndexed";
2308 }
2309
2310 def MemROAsmOperand8 : MemROAsmOperand<8>;
2311 def MemROAsmOperand16 : MemROAsmOperand<16>;
2312 def MemROAsmOperand32 : MemROAsmOperand<32>;
2313 def MemROAsmOperand64 : MemROAsmOperand<64>;
2314 def MemROAsmOperand128 : MemROAsmOperand<128>;
2315
2316 class ro_indexed<int sz> : Operand<i64> { // ComplexPattern<...>
2317   let PrintMethod = "printMemoryRegOffset<" # sz # ">";
2318   let MIOperandInfo = (ops GPR64sp:$base, GPR64:$offset, i32imm:$extend);
2319 }
2320
2321 def ro_indexed8 : ro_indexed<8>, ComplexPattern<i64, 3, "SelectAddrModeRO8", []> {
2322   let ParserMatchClass = MemROAsmOperand8;
2323 }
2324
2325 def ro_indexed16 : ro_indexed<16>, ComplexPattern<i64, 3, "SelectAddrModeRO16", []> {
2326   let ParserMatchClass = MemROAsmOperand16;
2327 }
2328
2329 def ro_indexed32 : ro_indexed<32>, ComplexPattern<i64, 3, "SelectAddrModeRO32", []> {
2330   let ParserMatchClass = MemROAsmOperand32;
2331 }
2332
2333 def ro_indexed64 : ro_indexed<64>, ComplexPattern<i64, 3, "SelectAddrModeRO64", []> {
2334   let ParserMatchClass = MemROAsmOperand64;
2335 }
2336
2337 def ro_indexed128 : ro_indexed<128>, ComplexPattern<i64, 3, "SelectAddrModeRO128", []> {
2338   let ParserMatchClass = MemROAsmOperand128;
2339 }
2340
2341 class LoadStore8RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2342                       string asm, dag ins, dag outs, list<dag> pat>
2343     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2344   // The operands are in order to match the 'addr' MI operands, so we
2345   // don't need an encoder method and by-name matching. Just use the default
2346   // in-order handling. Since we're using by-order, make sure the names
2347   // do not match.
2348   bits<5> dst;
2349   bits<5> base;
2350   bits<5> offset;
2351   bits<4> extend;
2352   let Inst{31-30} = sz;
2353   let Inst{29-27} = 0b111;
2354   let Inst{26}    = V;
2355   let Inst{25-24} = 0b00;
2356   let Inst{23-22} = opc;
2357   let Inst{21}    = 1;
2358   let Inst{20-16} = offset;
2359   let Inst{15-13} = extend{3-1};
2360
2361   let Inst{12}    = extend{0};
2362   let Inst{11-10} = 0b10;
2363   let Inst{9-5}   = base;
2364   let Inst{4-0}   = dst;
2365
2366   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2367 }
2368
2369 class Load8RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2370              string asm, list<dag> pat>
2371   : LoadStore8RO<sz, V, opc, regtype, asm,
2372                  (outs regtype:$Rt), (ins ro_indexed8:$addr), pat>,
2373     Sched<[WriteLDIdx, ReadAdrBase]>;
2374
2375 class Store8RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2376              string asm, list<dag> pat>
2377   : LoadStore8RO<sz, V, opc, regtype, asm,
2378                  (outs), (ins regtype:$Rt, ro_indexed8:$addr), pat>,
2379     Sched<[WriteSTIdx, ReadAdrBase]>;
2380
2381 class LoadStore16RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2382                       string asm, dag ins, dag outs, list<dag> pat>
2383     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2384   // The operands are in order to match the 'addr' MI operands, so we
2385   // don't need an encoder method and by-name matching. Just use the default
2386   // in-order handling. Since we're using by-order, make sure the names
2387   // do not match.
2388   bits<5> dst;
2389   bits<5> base;
2390   bits<5> offset;
2391   bits<4> extend;
2392   let Inst{31-30} = sz;
2393   let Inst{29-27} = 0b111;
2394   let Inst{26}    = V;
2395   let Inst{25-24} = 0b00;
2396   let Inst{23-22} = opc;
2397   let Inst{21}    = 1;
2398   let Inst{20-16} = offset;
2399   let Inst{15-13} = extend{3-1};
2400
2401   let Inst{12}    = extend{0};
2402   let Inst{11-10} = 0b10;
2403   let Inst{9-5}   = base;
2404   let Inst{4-0}   = dst;
2405
2406   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2407 }
2408
2409 class Load16RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2410              string asm, list<dag> pat>
2411   : LoadStore16RO<sz, V, opc, regtype, asm,
2412                  (outs regtype:$Rt), (ins ro_indexed16:$addr), pat>,
2413     Sched<[WriteLDIdx, ReadAdrBase]>;
2414
2415 class Store16RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2416              string asm, list<dag> pat>
2417   : LoadStore16RO<sz, V, opc, regtype, asm,
2418                  (outs), (ins regtype:$Rt, ro_indexed16:$addr), pat>,
2419     Sched<[WriteSTIdx, ReadAdrBase]>;
2420
2421 class LoadStore32RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2422                       string asm, dag ins, dag outs, list<dag> pat>
2423     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2424   // The operands are in order to match the 'addr' MI operands, so we
2425   // don't need an encoder method and by-name matching. Just use the default
2426   // in-order handling. Since we're using by-order, make sure the names
2427   // do not match.
2428   bits<5> dst;
2429   bits<5> base;
2430   bits<5> offset;
2431   bits<4> extend;
2432   let Inst{31-30} = sz;
2433   let Inst{29-27} = 0b111;
2434   let Inst{26}    = V;
2435   let Inst{25-24} = 0b00;
2436   let Inst{23-22} = opc;
2437   let Inst{21}    = 1;
2438   let Inst{20-16} = offset;
2439   let Inst{15-13} = extend{3-1};
2440
2441   let Inst{12}    = extend{0};
2442   let Inst{11-10} = 0b10;
2443   let Inst{9-5}   = base;
2444   let Inst{4-0}   = dst;
2445
2446   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2447 }
2448
2449 class Load32RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2450              string asm, list<dag> pat>
2451   : LoadStore32RO<sz, V, opc, regtype, asm,
2452                  (outs regtype:$Rt), (ins ro_indexed32:$addr), pat>,
2453     Sched<[WriteLDIdx, ReadAdrBase]>;
2454
2455 class Store32RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2456              string asm, list<dag> pat>
2457   : LoadStore32RO<sz, V, opc, regtype, asm,
2458                  (outs), (ins regtype:$Rt, ro_indexed32:$addr), pat>,
2459     Sched<[WriteSTIdx, ReadAdrBase]>;
2460
2461 class LoadStore64RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2462                       string asm, dag ins, dag outs, list<dag> pat>
2463     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2464   // The operands are in order to match the 'addr' MI operands, so we
2465   // don't need an encoder method and by-name matching. Just use the default
2466   // in-order handling. Since we're using by-order, make sure the names
2467   // do not match.
2468   bits<5> dst;
2469   bits<5> base;
2470   bits<5> offset;
2471   bits<4> extend;
2472   let Inst{31-30} = sz;
2473   let Inst{29-27} = 0b111;
2474   let Inst{26}    = V;
2475   let Inst{25-24} = 0b00;
2476   let Inst{23-22} = opc;
2477   let Inst{21}    = 1;
2478   let Inst{20-16} = offset;
2479   let Inst{15-13} = extend{3-1};
2480
2481   let Inst{12}    = extend{0};
2482   let Inst{11-10} = 0b10;
2483   let Inst{9-5}   = base;
2484   let Inst{4-0}   = dst;
2485
2486   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2487 }
2488
2489 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2490 class Load64RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2491              string asm, list<dag> pat>
2492   : LoadStore64RO<sz, V, opc, regtype, asm,
2493                  (outs regtype:$Rt), (ins ro_indexed64:$addr), pat>,
2494     Sched<[WriteLDIdx, ReadAdrBase]>;
2495
2496 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2497 class Store64RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2498              string asm, list<dag> pat>
2499   : LoadStore64RO<sz, V, opc, regtype, asm,
2500                  (outs), (ins regtype:$Rt, ro_indexed64:$addr), pat>,
2501     Sched<[WriteSTIdx, ReadAdrBase]>;
2502
2503
2504 class LoadStore128RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2505                       string asm, dag ins, dag outs, list<dag> pat>
2506     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2507   // The operands are in order to match the 'addr' MI operands, so we
2508   // don't need an encoder method and by-name matching. Just use the default
2509   // in-order handling. Since we're using by-order, make sure the names
2510   // do not match.
2511   bits<5> dst;
2512   bits<5> base;
2513   bits<5> offset;
2514   bits<4> extend;
2515   let Inst{31-30} = sz;
2516   let Inst{29-27} = 0b111;
2517   let Inst{26}    = V;
2518   let Inst{25-24} = 0b00;
2519   let Inst{23-22} = opc;
2520   let Inst{21}    = 1;
2521   let Inst{20-16} = offset;
2522   let Inst{15-13} = extend{3-1};
2523
2524   let Inst{12}    = extend{0};
2525   let Inst{11-10} = 0b10;
2526   let Inst{9-5}   = base;
2527   let Inst{4-0}   = dst;
2528
2529   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2530 }
2531
2532 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2533 class Load128RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2534              string asm, list<dag> pat>
2535   : LoadStore128RO<sz, V, opc, regtype, asm,
2536                  (outs regtype:$Rt), (ins ro_indexed128:$addr), pat>,
2537     Sched<[WriteLDIdx, ReadAdrBase]>;
2538
2539 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2540 class Store128RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2541              string asm, list<dag> pat>
2542   : LoadStore128RO<sz, V, opc, regtype, asm,
2543                  (outs), (ins regtype:$Rt, ro_indexed128:$addr), pat>,
2544     Sched<[WriteSTIdx, ReadAdrBase]>;
2545
2546 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2547 class PrefetchRO<bits<2> sz, bit V, bits<2> opc, string asm, list<dag> pat>
2548     : I<(outs), (ins prfop:$Rt, ro_indexed64:$addr), asm,
2549          "\t$Rt, $addr", "", pat>,
2550       Sched<[WriteLD]> {
2551   // The operands are in order to match the 'addr' MI operands, so we
2552   // don't need an encoder method and by-name matching. Just use the default
2553   // in-order handling. Since we're using by-order, make sure the names
2554   // do not match.
2555   bits<5> dst;
2556   bits<5> base;
2557   bits<5> offset;
2558   bits<4> extend;
2559   let Inst{31-30} = sz;
2560   let Inst{29-27} = 0b111;
2561   let Inst{26}    = V;
2562   let Inst{25-24} = 0b00;
2563   let Inst{23-22} = opc;
2564   let Inst{21}    = 1;
2565   let Inst{20-16} = offset;
2566   let Inst{15-13} = extend{3-1};
2567
2568   let Inst{12}    = extend{0};
2569   let Inst{11-10} = 0b10;
2570   let Inst{9-5}   = base;
2571   let Inst{4-0}   = dst;
2572
2573   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2574 }
2575
2576 //---
2577 // Load/store unscaled immediate
2578 //---
2579
2580 def MemoryUnscaledOperand : AsmOperandClass {
2581   let Name = "MemoryUnscaled";
2582   let DiagnosticType = "InvalidMemoryIndexedSImm9";
2583 }
2584 class am_unscaled_operand : Operand<i64> {
2585   let PrintMethod = "printAMIndexed<8>";
2586   let ParserMatchClass = MemoryUnscaledOperand;
2587   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2588 }
2589 class am_unscaled_wb_operand : Operand<i64> {
2590   let PrintMethod = "printAMIndexedWB<8>";
2591   let ParserMatchClass = MemoryUnscaledOperand;
2592   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2593 }
2594 def am_unscaled   : am_unscaled_operand;
2595 def am_unscaled_wb: am_unscaled_wb_operand;
2596 def am_unscaled8  : am_unscaled_operand,
2597                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled8", []>;
2598 def am_unscaled16 : am_unscaled_operand,
2599                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled16", []>;
2600 def am_unscaled32 : am_unscaled_operand,
2601                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled32", []>;
2602 def am_unscaled64 : am_unscaled_operand,
2603                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled64", []>;
2604 def am_unscaled128 : am_unscaled_operand,
2605                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled128", []>;
2606
2607 class BaseLoadStoreUnscale<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2608                            string asm, list<dag> pattern>
2609     : I<oops, iops, asm, "\t$Rt, $addr", "", pattern> {
2610   // The operands are in order to match the 'addr' MI operands, so we
2611   // don't need an encoder method and by-name matching. Just use the default
2612   // in-order handling. Since we're using by-order, make sure the names
2613   // do not match.
2614   bits<5> dst;
2615   bits<5> base;
2616   bits<9> offset;
2617   let Inst{31-30} = sz;
2618   let Inst{29-27} = 0b111;
2619   let Inst{26}    = V;
2620   let Inst{25-24} = 0b00;
2621   let Inst{23-22} = opc;
2622   let Inst{21}    = 0;
2623   let Inst{20-12} = offset;
2624   let Inst{11-10} = 0b00;
2625   let Inst{9-5}   = base;
2626   let Inst{4-0}   = dst;
2627
2628   let DecoderMethod = "DecodeSignedLdStInstruction";
2629 }
2630
2631 let AddedComplexity = 1 in // try this before LoadUI
2632 class LoadUnscaled<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2633                    Operand amtype, string asm, list<dag> pattern>
2634     : BaseLoadStoreUnscale<sz, V, opc, (outs regtype:$Rt),
2635                            (ins amtype:$addr), asm, pattern>,
2636       Sched<[WriteLD]>;
2637
2638 let AddedComplexity = 1 in // try this before StoreUI
2639 class StoreUnscaled<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2640                     Operand amtype, string asm, list<dag> pattern>
2641     : BaseLoadStoreUnscale<sz, V, opc, (outs),
2642                            (ins regtype:$Rt, amtype:$addr), asm, pattern>,
2643       Sched<[WriteST]>;
2644
2645 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2646 class PrefetchUnscaled<bits<2> sz, bit V, bits<2> opc, string asm, list<dag> pat>
2647     : BaseLoadStoreUnscale<sz, V, opc, (outs),
2648                            (ins prfop:$Rt, am_unscaled:$addr), asm, pat>,
2649       Sched<[WriteLD]>;
2650
2651 //---
2652 // Load/store unscaled immediate, unprivileged
2653 //---
2654
2655 class BaseLoadStoreUnprivileged<bits<2> sz, bit V, bits<2> opc,
2656                                 dag oops, dag iops, string asm>
2657     : I<oops, iops, asm, "\t$Rt, $addr", "", []> {
2658   // The operands are in order to match the 'addr' MI operands, so we
2659   // don't need an encoder method and by-name matching. Just use the default
2660   // in-order handling. Since we're using by-order, make sure the names
2661   // do not match.
2662   bits<5> dst;
2663   bits<5> base;
2664   bits<9> offset;
2665   let Inst{31-30} = sz;
2666   let Inst{29-27} = 0b111;
2667   let Inst{26}    = V;
2668   let Inst{25-24} = 0b00;
2669   let Inst{23-22} = opc;
2670   let Inst{21}    = 0;
2671   let Inst{20-12} = offset;
2672   let Inst{11-10} = 0b10;
2673   let Inst{9-5}   = base;
2674   let Inst{4-0}   = dst;
2675
2676   let DecoderMethod = "DecodeSignedLdStInstruction";
2677 }
2678
2679 let mayStore = 0, mayLoad = 1, hasSideEffects = 0 in {
2680 class LoadUnprivileged<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2681                    string asm>
2682     : BaseLoadStoreUnprivileged<sz, V, opc,
2683                       (outs regtype:$Rt), (ins am_unscaled:$addr), asm>,
2684       Sched<[WriteLD]>;
2685 }
2686
2687 let mayStore = 1, mayLoad = 0, hasSideEffects = 0 in {
2688 class StoreUnprivileged<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2689                     string asm>
2690     : BaseLoadStoreUnprivileged<sz, V, opc,
2691                       (outs), (ins regtype:$Rt, am_unscaled:$addr), asm>,
2692       Sched<[WriteST]>;
2693 }
2694
2695 //---
2696 // Load/store pre-indexed
2697 //---
2698
2699 class BaseLoadStorePreIdx<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2700                           string asm, string cstr>
2701     : I<oops, iops, asm, "\t$Rt, $addr!", cstr, []> {
2702   // The operands are in order to match the 'addr' MI operands, so we
2703   // don't need an encoder method and by-name matching. Just use the default
2704   // in-order handling.
2705   bits<5> dst;
2706   bits<5> base;
2707   bits<9> offset;
2708   let Inst{31-30} = sz;
2709   let Inst{29-27} = 0b111;
2710   let Inst{26}    = V;
2711   let Inst{25-24} = 0;
2712   let Inst{23-22} = opc;
2713   let Inst{21}    = 0;
2714   let Inst{20-12} = offset;
2715   let Inst{11-10} = 0b11;
2716   let Inst{9-5}   = base;
2717   let Inst{4-0}   = dst;
2718
2719   let DecoderMethod = "DecodeSignedLdStInstruction";
2720 }
2721
2722 let hasSideEffects = 0 in {
2723 let mayStore = 0, mayLoad = 1 in
2724 // FIXME: Modeling the write-back of these instructions for isel is tricky.
2725 //        we need the complex addressing mode for the memory reference, but
2726 //        we also need the write-back specified as a tied operand to the
2727 //        base register. That combination does not play nicely with
2728 //        the asm matcher and friends.
2729 class LoadPreIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2730              string asm>
2731     : BaseLoadStorePreIdx<sz, V, opc,
2732                      (outs regtype:$Rt/*, GPR64sp:$wback*/),
2733                      (ins am_unscaled_wb:$addr), asm, ""/*"$addr.base = $wback"*/>,
2734       Sched<[WriteLD, WriteAdr]>;
2735
2736 let mayStore = 1, mayLoad = 0 in
2737 class StorePreIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2738              string asm>
2739     : BaseLoadStorePreIdx<sz, V, opc,
2740                       (outs/* GPR64sp:$wback*/),
2741                       (ins regtype:$Rt, am_unscaled_wb:$addr),
2742                        asm, ""/*"$addr.base = $wback"*/>,
2743       Sched<[WriteAdr, WriteST]>;
2744 } // hasSideEffects = 0
2745
2746 // ISel pseudo-instructions which have the tied operands. When the MC lowering
2747 // logic finally gets smart enough to strip off tied operands that are just
2748 // for isel convenience, we can get rid of these pseudos and just reference
2749 // the real instructions directly.
2750 //
2751 // Ironically, also because of the writeback operands, we can't put the
2752 // matcher pattern directly on the instruction, but need to define it
2753 // separately.
2754 //
2755 // Loads aren't matched with patterns here at all, but rather in C++
2756 // custom lowering.
2757 let mayStore = 0, mayLoad = 1, hasSideEffects = 0 in {
2758 class LoadPreIdxPseudo<RegisterClass regtype>
2759     : Pseudo<(outs regtype:$Rt, GPR64sp:$wback),
2760              (ins am_noindex:$addr, simm9:$offset), [],
2761               "$addr.base = $wback,@earlyclobber $wback">,
2762       Sched<[WriteLD, WriteAdr]>;
2763 class LoadPostIdxPseudo<RegisterClass regtype>
2764     : Pseudo<(outs regtype:$Rt, GPR64sp:$wback),
2765              (ins am_noindex:$addr, simm9:$offset), [],
2766               "$addr.base = $wback,@earlyclobber $wback">,
2767       Sched<[WriteLD, WriteI]>;
2768 }
2769 multiclass StorePreIdxPseudo<RegisterClass regtype, ValueType Ty,
2770                              SDPatternOperator OpNode> {
2771   let mayStore = 1, mayLoad = 0, hasSideEffects = 0 in
2772   def _isel: Pseudo<(outs GPR64sp:$wback),
2773                     (ins regtype:$Rt, am_noindex:$addr, simm9:$offset), [],
2774                     "$addr.base = $wback,@earlyclobber $wback">,
2775       Sched<[WriteAdr, WriteST]>;
2776
2777   def : Pat<(OpNode (Ty regtype:$Rt), am_noindex:$addr, simm9:$offset),
2778             (!cast<Instruction>(NAME#_isel) regtype:$Rt, am_noindex:$addr,
2779                                             simm9:$offset)>;
2780 }
2781
2782 //---
2783 // Load/store post-indexed
2784 //---
2785
2786 // (pre-index) load/stores.
2787 class BaseLoadStorePostIdx<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2788                           string asm, string cstr>
2789     : I<oops, iops, asm, "\t$Rt, $addr, $idx", cstr, []> {
2790   // The operands are in order to match the 'addr' MI operands, so we
2791   // don't need an encoder method and by-name matching. Just use the default
2792   // in-order handling.
2793   bits<5> dst;
2794   bits<5> base;
2795   bits<9> offset;
2796   let Inst{31-30} = sz;
2797   let Inst{29-27} = 0b111;
2798   let Inst{26}    = V;
2799   let Inst{25-24} = 0b00;
2800   let Inst{23-22} = opc;
2801   let Inst{21}    = 0b0;
2802   let Inst{20-12} = offset;
2803   let Inst{11-10} = 0b01;
2804   let Inst{9-5}   = base;
2805   let Inst{4-0}   = dst;
2806
2807   let DecoderMethod = "DecodeSignedLdStInstruction";
2808 }
2809
2810 let hasSideEffects = 0 in {
2811 let mayStore = 0, mayLoad = 1 in
2812 // FIXME: Modeling the write-back of these instructions for isel is tricky.
2813 //        we need the complex addressing mode for the memory reference, but
2814 //        we also need the write-back specified as a tied operand to the
2815 //        base register. That combination does not play nicely with
2816 //        the asm matcher and friends.
2817 class LoadPostIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2818              string asm>
2819     : BaseLoadStorePostIdx<sz, V, opc,
2820                       (outs regtype:$Rt/*, GPR64sp:$wback*/),
2821                       (ins am_noindex:$addr, simm9:$idx),
2822                       asm, ""/*"$addr.base = $wback"*/>,
2823       Sched<[WriteLD, WriteI]>;
2824
2825 let mayStore = 1, mayLoad = 0 in
2826 class StorePostIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2827              string asm>
2828     : BaseLoadStorePostIdx<sz, V, opc,
2829                       (outs/* GPR64sp:$wback*/),
2830                       (ins regtype:$Rt, am_noindex:$addr, simm9:$idx),
2831                        asm, ""/*"$addr.base = $wback"*/>,
2832     Sched<[WriteAdr, WriteST, ReadAdrBase]>;
2833 } // hasSideEffects = 0
2834
2835 // ISel pseudo-instructions which have the tied operands. When the MC lowering
2836 // logic finally gets smart enough to strip off tied operands that are just
2837 // for isel convenience, we can get rid of these pseudos and just reference
2838 // the real instructions directly.
2839 //
2840 // Ironically, also because of the writeback operands, we can't put the
2841 // matcher pattern directly on the instruction, but need to define it
2842 // separately.
2843 multiclass StorePostIdxPseudo<RegisterClass regtype, ValueType Ty,
2844                               SDPatternOperator OpNode, Instruction Insn> {
2845   let mayStore = 1, mayLoad = 0, hasSideEffects = 0 in
2846   def _isel: Pseudo<(outs GPR64sp:$wback),
2847                     (ins regtype:$Rt, am_noindex:$addr, simm9:$idx), [],
2848                     "$addr.base = $wback,@earlyclobber $wback">,
2849       PseudoInstExpansion<(Insn regtype:$Rt, am_noindex:$addr, simm9:$idx)>,
2850       Sched<[WriteAdr, WriteST, ReadAdrBase]>;
2851
2852   def : Pat<(OpNode (Ty regtype:$Rt), am_noindex:$addr, simm9:$idx),
2853             (!cast<Instruction>(NAME#_isel) regtype:$Rt, am_noindex:$addr,
2854                                             simm9:$idx)>;
2855 }
2856
2857 //---
2858 // Load/store pair
2859 //---
2860
2861 // (indexed, offset)
2862
2863 class BaseLoadStorePairOffset<bits<2> opc, bit V, bit L, dag oops, dag iops,
2864                               string asm>
2865     : I<oops, iops, asm, "\t$Rt, $Rt2, $addr", "", []> {
2866   // The operands are in order to match the 'addr' MI operands, so we
2867   // don't need an encoder method and by-name matching. Just use the default
2868   // in-order handling. Since we're using by-order, make sure the names
2869   // do not match.
2870   bits<5> dst;
2871   bits<5> dst2;
2872   bits<5> base;
2873   bits<7> offset;
2874   let Inst{31-30} = opc;
2875   let Inst{29-27} = 0b101;
2876   let Inst{26}    = V;
2877   let Inst{25-23} = 0b010;
2878   let Inst{22}    = L;
2879   let Inst{21-15} = offset;
2880   let Inst{14-10} = dst2;
2881   let Inst{9-5}   = base;
2882   let Inst{4-0}   = dst;
2883
2884   let DecoderMethod = "DecodePairLdStInstruction";
2885 }
2886
2887 let hasSideEffects = 0 in {
2888 let mayStore = 0, mayLoad = 1 in
2889 class LoadPairOffset<bits<2> opc, bit V, RegisterClass regtype,
2890                      Operand indextype, string asm>
2891     : BaseLoadStorePairOffset<opc, V, 1,
2892                               (outs regtype:$Rt, regtype:$Rt2),
2893                               (ins indextype:$addr), asm>,
2894       Sched<[WriteLD, WriteLDHi]>;
2895
2896 let mayLoad = 0, mayStore = 1 in
2897 class StorePairOffset<bits<2> opc, bit V, RegisterClass regtype,
2898                       Operand indextype, string asm>
2899     : BaseLoadStorePairOffset<opc, V, 0, (outs),
2900                              (ins regtype:$Rt, regtype:$Rt2, indextype:$addr),
2901                              asm>,
2902       Sched<[WriteSTP]>;
2903 } // hasSideEffects = 0
2904
2905 // (pre-indexed)
2906
2907 def MemoryIndexed32SImm7 : AsmOperandClass {
2908   let Name = "MemoryIndexed32SImm7";
2909   let DiagnosticType = "InvalidMemoryIndexed32SImm7";
2910 }
2911 def am_indexed32simm7 : Operand<i32> { // ComplexPattern<...>
2912   let PrintMethod = "printAMIndexed<32>";
2913   let ParserMatchClass = MemoryIndexed32SImm7;
2914   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2915 }
2916 def am_indexed32simm7_wb : Operand<i32> { // ComplexPattern<...>
2917   let PrintMethod = "printAMIndexedWB<32>";
2918   let ParserMatchClass = MemoryIndexed32SImm7;
2919   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2920 }
2921
2922 def MemoryIndexed64SImm7 : AsmOperandClass {
2923   let Name = "MemoryIndexed64SImm7";
2924   let DiagnosticType = "InvalidMemoryIndexed64SImm7";
2925 }
2926 def am_indexed64simm7 : Operand<i32> { // ComplexPattern<...>
2927   let PrintMethod = "printAMIndexed<64>";
2928   let ParserMatchClass = MemoryIndexed64SImm7;
2929   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2930 }
2931 def am_indexed64simm7_wb : Operand<i32> { // ComplexPattern<...>
2932   let PrintMethod = "printAMIndexedWB<64>";
2933   let ParserMatchClass = MemoryIndexed64SImm7;
2934   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2935 }
2936
2937 def MemoryIndexed128SImm7 : AsmOperandClass {
2938   let Name = "MemoryIndexed128SImm7";
2939   let DiagnosticType = "InvalidMemoryIndexed128SImm7";
2940 }
2941 def am_indexed128simm7 : Operand<i32> { // ComplexPattern<...>
2942   let PrintMethod = "printAMIndexed<128>";
2943   let ParserMatchClass = MemoryIndexed128SImm7;
2944   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2945 }
2946 def am_indexed128simm7_wb : Operand<i32> { // ComplexPattern<...>
2947   let PrintMethod = "printAMIndexedWB<128>";
2948   let ParserMatchClass = MemoryIndexed128SImm7;
2949   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2950 }
2951
2952 class BaseLoadStorePairPreIdx<bits<2> opc, bit V, bit L, dag oops, dag iops,
2953                               string asm>
2954     : I<oops, iops, asm, "\t$Rt, $Rt2, $addr!", "", []> {
2955   // The operands are in order to match the 'addr' MI operands, so we
2956   // don't need an encoder method and by-name matching. Just use the default
2957   // in-order handling. Since we're using by-order, make sure the names
2958   // do not match.
2959   bits<5> dst;
2960   bits<5> dst2;
2961   bits<5> base;
2962   bits<7> offset;
2963   let Inst{31-30} = opc;
2964   let Inst{29-27} = 0b101;
2965   let Inst{26}    = V;
2966   let Inst{25-23} = 0b011;
2967   let Inst{22}    = L;
2968   let Inst{21-15} = offset;
2969   let Inst{14-10} = dst2;
2970   let Inst{9-5}   = base;
2971   let Inst{4-0}   = dst;
2972
2973   let DecoderMethod = "DecodePairLdStInstruction";
2974 }
2975
2976 let hasSideEffects = 0 in {
2977 let mayStore = 0, mayLoad = 1 in
2978 class LoadPairPreIdx<bits<2> opc, bit V, RegisterClass regtype,
2979                      Operand addrmode, string asm>
2980     : BaseLoadStorePairPreIdx<opc, V, 1,
2981                               (outs regtype:$Rt, regtype:$Rt2),
2982                               (ins addrmode:$addr), asm>,
2983       Sched<[WriteLD, WriteLDHi, WriteAdr]>;
2984
2985 let mayStore = 1, mayLoad = 0 in
2986 class StorePairPreIdx<bits<2> opc, bit V, RegisterClass regtype,
2987                       Operand addrmode, string asm>
2988     : BaseLoadStorePairPreIdx<opc, V, 0, (outs),
2989                              (ins regtype:$Rt, regtype:$Rt2, addrmode:$addr),
2990                              asm>,
2991       Sched<[WriteAdr, WriteSTP]>;
2992 } // hasSideEffects = 0
2993
2994 // (post-indexed)
2995
2996 class BaseLoadStorePairPostIdx<bits<2> opc, bit V, bit L, dag oops, dag iops,
2997                               string asm>
2998     : I<oops, iops, asm, "\t$Rt, $Rt2, $addr, $idx", "", []> {
2999   // The operands are in order to match the 'addr' MI operands, so we
3000   // don't need an encoder method and by-name matching. Just use the default
3001   // in-order handling. Since we're using by-order, make sure the names
3002   // do not match.
3003   bits<5> dst;
3004   bits<5> dst2;
3005   bits<5> base;
3006   bits<7> offset;
3007   let Inst{31-30} = opc;
3008   let Inst{29-27} = 0b101;
3009   let Inst{26}    = V;
3010   let Inst{25-23} = 0b001;
3011   let Inst{22}    = L;
3012   let Inst{21-15} = offset;
3013   let Inst{14-10} = dst2;
3014   let Inst{9-5}   = base;
3015   let Inst{4-0}   = dst;
3016
3017   let DecoderMethod = "DecodePairLdStInstruction";
3018 }
3019
3020 let hasSideEffects = 0 in {
3021 let mayStore = 0, mayLoad = 1 in
3022 class LoadPairPostIdx<bits<2> opc, bit V, RegisterClass regtype,
3023                       Operand idxtype, string asm>
3024     : BaseLoadStorePairPostIdx<opc, V, 1,
3025                               (outs regtype:$Rt, regtype:$Rt2),
3026                               (ins am_noindex:$addr, idxtype:$idx), asm>,
3027       Sched<[WriteLD, WriteLDHi, WriteAdr]>;
3028
3029 let mayStore = 1, mayLoad = 0 in
3030 class StorePairPostIdx<bits<2> opc, bit V, RegisterClass regtype,
3031                        Operand idxtype, string asm>
3032     : BaseLoadStorePairPostIdx<opc, V, 0, (outs),
3033                              (ins regtype:$Rt, regtype:$Rt2,
3034                                   am_noindex:$addr, idxtype:$idx),
3035                              asm>,
3036       Sched<[WriteAdr, WriteSTP]>;
3037 } // hasSideEffects = 0
3038
3039 //  (no-allocate)
3040
3041 class BaseLoadStorePairNoAlloc<bits<2> opc, bit V, bit L, dag oops, dag iops,
3042                               string asm>
3043     : I<oops, iops, asm, "\t$Rt, $Rt2, $addr", "", []> {
3044   // The operands are in order to match the 'addr' MI operands, so we
3045   // don't need an encoder method and by-name matching. Just use the default
3046   // in-order handling. Since we're using by-order, make sure the names
3047   // do not match.
3048   bits<5> dst;
3049   bits<5> dst2;
3050   bits<5> base;
3051   bits<7> offset;
3052   let Inst{31-30} = opc;
3053   let Inst{29-27} = 0b101;
3054   let Inst{26}    = V;
3055   let Inst{25-23} = 0b000;
3056   let Inst{22}    = L;
3057   let Inst{21-15} = offset;
3058   let Inst{14-10} = dst2;
3059   let Inst{9-5}   = base;
3060   let Inst{4-0}   = dst;
3061
3062   let DecoderMethod = "DecodePairLdStInstruction";
3063 }
3064
3065 let hasSideEffects = 0 in {
3066 let mayStore = 0, mayLoad = 1 in
3067 class LoadPairNoAlloc<bits<2> opc, bit V, RegisterClass regtype,
3068                      Operand indextype, string asm>
3069     : BaseLoadStorePairNoAlloc<opc, V, 1,
3070                               (outs regtype:$Rt, regtype:$Rt2),
3071                               (ins indextype:$addr), asm>,
3072       Sched<[WriteLD, WriteLDHi]>;
3073
3074 let mayStore = 1, mayLoad = 0 in
3075 class StorePairNoAlloc<bits<2> opc, bit V, RegisterClass regtype,
3076                       Operand indextype, string asm>
3077     : BaseLoadStorePairNoAlloc<opc, V, 0, (outs),
3078                              (ins regtype:$Rt, regtype:$Rt2, indextype:$addr),
3079                              asm>,
3080       Sched<[WriteSTP]>;
3081 } // hasSideEffects = 0
3082
3083 //---
3084 // Load/store exclusive
3085 //---
3086
3087 // True exclusive operations write to and/or read from the system's exclusive
3088 // monitors, which as far as a compiler is concerned can be modelled as a
3089 // random shared memory address. Hence LoadExclusive mayStore.
3090 //
3091 // Since these instructions have the undefined register bits set to 1 in
3092 // their canonical form, we need a post encoder method to set those bits
3093 // to 1 when encoding these instructions. We do this using the
3094 // fixLoadStoreExclusive function. This function has template parameters:
3095 //
3096 // fixLoadStoreExclusive<int hasRs, int hasRt2>
3097 //
3098 // hasRs indicates that the instruction uses the Rs field, so we won't set
3099 // it to 1 (and the same for Rt2). We don't need template parameters for
3100 // the other register fields since Rt and Rn are always used.
3101 //
3102 let hasSideEffects = 1, mayLoad = 1, mayStore = 1 in
3103 class BaseLoadStoreExclusive<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3104                              dag oops, dag iops, string asm, string operands>
3105     : I<oops, iops, asm, operands, "", []> {
3106   let Inst{31-30} = sz;
3107   let Inst{29-24} = 0b001000;
3108   let Inst{23}    = o2;
3109   let Inst{22}    = L;
3110   let Inst{21}    = o1;
3111   let Inst{15}    = o0;
3112
3113   let DecoderMethod = "DecodeExclusiveLdStInstruction";
3114 }
3115
3116 // Neither Rs nor Rt2 operands.
3117 class LoadStoreExclusiveSimple<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3118                                dag oops, dag iops, string asm, string operands>
3119     : BaseLoadStoreExclusive<sz, o2, L, o1, o0, oops, iops, asm, operands> {
3120   bits<5> reg;
3121   bits<5> base;
3122   let Inst{9-5} = base;
3123   let Inst{4-0} = reg;
3124
3125   let PostEncoderMethod = "fixLoadStoreExclusive<0,0>";
3126 }
3127
3128 // Simple load acquires don't set the exclusive monitor
3129 let mayLoad = 1, mayStore = 0 in
3130 class LoadAcquire<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3131                   RegisterClass regtype, string asm>
3132     : LoadStoreExclusiveSimple<sz, o2, L, o1, o0, (outs regtype:$Rt),
3133                                (ins am_noindex:$addr), asm, "\t$Rt, $addr">,
3134       Sched<[WriteLD]>;
3135
3136 class LoadExclusive<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3137                     RegisterClass regtype, string asm>
3138     : LoadStoreExclusiveSimple<sz, o2, L, o1, o0, (outs regtype:$Rt),
3139                                (ins am_noindex:$addr), asm, "\t$Rt, $addr">,
3140       Sched<[WriteLD]>;
3141
3142 class LoadExclusivePair<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3143                        RegisterClass regtype, string asm>
3144     : BaseLoadStoreExclusive<sz, o2, L, o1, o0,
3145                              (outs regtype:$Rt, regtype:$Rt2),
3146                              (ins am_noindex:$addr), asm,
3147                              "\t$Rt, $Rt2, $addr">,
3148       Sched<[WriteLD, WriteLDHi]> {
3149   bits<5> dst1;
3150   bits<5> dst2;
3151   bits<5> base;
3152   let Inst{14-10} = dst2;
3153   let Inst{9-5} = base;
3154   let Inst{4-0} = dst1;
3155
3156   let PostEncoderMethod = "fixLoadStoreExclusive<0,1>";
3157 }
3158
3159 // Simple store release operations do not check the exclusive monitor.
3160 let mayLoad = 0, mayStore = 1 in
3161 class StoreRelease<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3162                    RegisterClass regtype, string asm>
3163     : LoadStoreExclusiveSimple<sz, o2, L, o1, o0, (outs),
3164                                (ins regtype:$Rt, am_noindex:$addr),
3165                                asm, "\t$Rt, $addr">,
3166       Sched<[WriteST]>;
3167
3168 let mayLoad = 1, mayStore = 1 in
3169 class StoreExclusive<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3170                      RegisterClass regtype, string asm>
3171     : BaseLoadStoreExclusive<sz, o2, L, o1, o0, (outs GPR32:$Ws),
3172                              (ins regtype:$Rt, am_noindex:$addr),
3173                              asm, "\t$Ws, $Rt, $addr">,
3174       Sched<[WriteSTX]> {
3175   bits<5> status;
3176   bits<5> reg;
3177   bits<5> base;
3178   let Inst{20-16} = status;
3179   let Inst{9-5} = base;
3180   let Inst{4-0} = reg;
3181
3182   let Constraints = "@earlyclobber $Ws";
3183   let PostEncoderMethod = "fixLoadStoreExclusive<1,0>";
3184 }
3185
3186 class StoreExclusivePair<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3187                          RegisterClass regtype, string asm>
3188     : BaseLoadStoreExclusive<sz, o2, L, o1, o0,
3189                              (outs GPR32:$Ws),
3190                              (ins regtype:$Rt, regtype:$Rt2, am_noindex:$addr),
3191                               asm, "\t$Ws, $Rt, $Rt2, $addr">,
3192       Sched<[WriteSTX]> {
3193   bits<5> status;
3194   bits<5> dst1;
3195   bits<5> dst2;
3196   bits<5> base;
3197   let Inst{20-16} = status;
3198   let Inst{14-10} = dst2;
3199   let Inst{9-5} = base;
3200   let Inst{4-0} = dst1;
3201
3202   let Constraints = "@earlyclobber $Ws";
3203 }
3204
3205 //---
3206 // Exception generation
3207 //---
3208
3209 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
3210 class ExceptionGeneration<bits<3> op1, bits<2> ll, string asm>
3211     : I<(outs), (ins imm0_65535:$imm), asm, "\t$imm", "", []>,
3212       Sched<[WriteSys]> {
3213   bits<16> imm;
3214   let Inst{31-24} = 0b11010100;
3215   let Inst{23-21} = op1;
3216   let Inst{20-5}  = imm;
3217   let Inst{4-2}   = 0b000;
3218   let Inst{1-0}   = ll;
3219 }
3220
3221 let Predicates = [HasFPARMv8] in {
3222
3223 //---
3224 // Floating point to integer conversion
3225 //---
3226
3227 class BaseFPToIntegerUnscaled<bits<2> type, bits<2> rmode, bits<3> opcode,
3228                       RegisterClass srcType, RegisterClass dstType,
3229                       string asm, list<dag> pattern>
3230     : I<(outs dstType:$Rd), (ins srcType:$Rn),
3231          asm, "\t$Rd, $Rn", "", pattern>,
3232       Sched<[WriteFCvt]> {
3233   bits<5> Rd;
3234   bits<5> Rn;
3235   let Inst{30-29} = 0b00;
3236   let Inst{28-24} = 0b11110;
3237   let Inst{23-22} = type;
3238   let Inst{21}    = 1;
3239   let Inst{20-19} = rmode;
3240   let Inst{18-16} = opcode;
3241   let Inst{15-10} = 0;
3242   let Inst{9-5}   = Rn;
3243   let Inst{4-0}   = Rd;
3244 }
3245
3246 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3247 class BaseFPToInteger<bits<2> type, bits<2> rmode, bits<3> opcode,
3248                       RegisterClass srcType, RegisterClass dstType,
3249                       Operand immType, string asm, list<dag> pattern>
3250     : I<(outs dstType:$Rd), (ins srcType:$Rn, immType:$scale),
3251          asm, "\t$Rd, $Rn, $scale", "", pattern>,
3252       Sched<[WriteFCvt]> {
3253   bits<5> Rd;
3254   bits<5> Rn;
3255   bits<6> scale;
3256   let Inst{30-29} = 0b00;
3257   let Inst{28-24} = 0b11110;
3258   let Inst{23-22} = type;
3259   let Inst{21}    = 0;
3260   let Inst{20-19} = rmode;
3261   let Inst{18-16} = opcode;
3262   let Inst{15-10} = scale;
3263   let Inst{9-5}   = Rn;
3264   let Inst{4-0}   = Rd;
3265 }
3266
3267 multiclass FPToIntegerUnscaled<bits<2> rmode, bits<3> opcode, string asm,
3268            SDPatternOperator OpN> {
3269   // Unscaled single-precision to 32-bit
3270   def UWSr : BaseFPToIntegerUnscaled<0b00, rmode, opcode, FPR32, GPR32, asm,
3271                                      [(set GPR32:$Rd, (OpN FPR32:$Rn))]> {
3272     let Inst{31} = 0; // 32-bit GPR flag
3273   }
3274
3275   // Unscaled single-precision to 64-bit
3276   def UXSr : BaseFPToIntegerUnscaled<0b00, rmode, opcode, FPR32, GPR64, asm,
3277                                      [(set GPR64:$Rd, (OpN FPR32:$Rn))]> {
3278     let Inst{31} = 1; // 64-bit GPR flag
3279   }
3280
3281   // Unscaled double-precision to 32-bit
3282   def UWDr : BaseFPToIntegerUnscaled<0b01, rmode, opcode, FPR64, GPR32, asm,
3283                                      [(set GPR32:$Rd, (OpN (f64 FPR64:$Rn)))]> {
3284     let Inst{31} = 0; // 32-bit GPR flag
3285   }
3286
3287   // Unscaled double-precision to 64-bit
3288   def UXDr : BaseFPToIntegerUnscaled<0b01, rmode, opcode, FPR64, GPR64, asm,
3289                                      [(set GPR64:$Rd, (OpN (f64 FPR64:$Rn)))]> {
3290     let Inst{31} = 1; // 64-bit GPR flag
3291   }
3292 }
3293
3294 multiclass FPToIntegerScaled<bits<2> rmode, bits<3> opcode, string asm,
3295                              SDPatternOperator OpN> {
3296   // Scaled single-precision to 32-bit
3297   def SWSri : BaseFPToInteger<0b00, rmode, opcode, FPR32, GPR32,
3298                               fixedpoint_f32_i32, asm,
3299               [(set GPR32:$Rd, (OpN (fmul FPR32:$Rn,
3300                                           fixedpoint_f32_i32:$scale)))]> {
3301     let Inst{31} = 0; // 32-bit GPR flag
3302     let scale{5} = 1;
3303   }
3304
3305   // Scaled single-precision to 64-bit
3306   def SXSri : BaseFPToInteger<0b00, rmode, opcode, FPR32, GPR64,
3307                               fixedpoint_f32_i64, asm,
3308               [(set GPR64:$Rd, (OpN (fmul FPR32:$Rn,
3309                                           fixedpoint_f32_i64:$scale)))]> {
3310     let Inst{31} = 1; // 64-bit GPR flag
3311   }
3312
3313   // Scaled double-precision to 32-bit
3314   def SWDri : BaseFPToInteger<0b01, rmode, opcode, FPR64, GPR32,
3315                               fixedpoint_f64_i32, asm,
3316               [(set GPR32:$Rd, (OpN (fmul FPR64:$Rn,
3317                                           fixedpoint_f64_i32:$scale)))]> {
3318     let Inst{31} = 0; // 32-bit GPR flag
3319     let scale{5} = 1;
3320   }
3321
3322   // Scaled double-precision to 64-bit
3323   def SXDri : BaseFPToInteger<0b01, rmode, opcode, FPR64, GPR64,
3324                               fixedpoint_f64_i64, asm,
3325               [(set GPR64:$Rd, (OpN (fmul FPR64:$Rn,
3326                                           fixedpoint_f64_i64:$scale)))]> {
3327     let Inst{31} = 1; // 64-bit GPR flag
3328   }
3329 }
3330
3331 //---
3332 // Integer to floating point conversion
3333 //---
3334
3335 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
3336 class BaseIntegerToFP<bit isUnsigned,
3337                       RegisterClass srcType, RegisterClass dstType,
3338                       Operand immType, string asm, list<dag> pattern>
3339     : I<(outs dstType:$Rd), (ins srcType:$Rn, immType:$scale),
3340          asm, "\t$Rd, $Rn, $scale", "", pattern>,
3341       Sched<[WriteFCvt]> {
3342   bits<5> Rd;
3343   bits<5> Rn;
3344   bits<6> scale;
3345   let Inst{30-23} = 0b00111100;
3346   let Inst{21-17} = 0b00001;
3347   let Inst{16}    = isUnsigned;
3348   let Inst{15-10} = scale;
3349   let Inst{9-5}   = Rn;
3350   let Inst{4-0}   = Rd;
3351 }
3352
3353 class BaseIntegerToFPUnscaled<bit isUnsigned,
3354                       RegisterClass srcType, RegisterClass dstType,
3355                       ValueType dvt, string asm, SDNode node>
3356     : I<(outs dstType:$Rd), (ins srcType:$Rn),
3357          asm, "\t$Rd, $Rn", "", [(set (dvt dstType:$Rd), (node srcType:$Rn))]>,
3358       Sched<[WriteFCvt]> {
3359   bits<5> Rd;
3360   bits<5> Rn;
3361   bits<6> scale;
3362   let Inst{30-23} = 0b00111100;
3363   let Inst{21-17} = 0b10001;
3364   let Inst{16}    = isUnsigned;
3365   let Inst{15-10} = 0b000000;
3366   let Inst{9-5}   = Rn;
3367   let Inst{4-0}   = Rd;
3368 }
3369
3370 multiclass IntegerToFP<bit isUnsigned, string asm, SDNode node> {
3371   // Unscaled
3372   def UWSri: BaseIntegerToFPUnscaled<isUnsigned, GPR32, FPR32, f32, asm, node> {
3373     let Inst{31} = 0; // 32-bit GPR flag
3374     let Inst{22} = 0; // 32-bit FPR flag
3375   }
3376
3377   def UWDri: BaseIntegerToFPUnscaled<isUnsigned, GPR32, FPR64, f64, asm, node> {
3378     let Inst{31} = 0; // 32-bit GPR flag
3379     let Inst{22} = 1; // 64-bit FPR flag
3380   }
3381
3382   def UXSri: BaseIntegerToFPUnscaled<isUnsigned, GPR64, FPR32, f32, asm, node> {
3383     let Inst{31} = 1; // 64-bit GPR flag
3384     let Inst{22} = 0; // 32-bit FPR flag
3385   }
3386
3387   def UXDri: BaseIntegerToFPUnscaled<isUnsigned, GPR64, FPR64, f64, asm, node> {
3388     let Inst{31} = 1; // 64-bit GPR flag
3389     let Inst{22} = 1; // 64-bit FPR flag
3390   }
3391
3392   // Scaled
3393   def SWSri: BaseIntegerToFP<isUnsigned, GPR32, FPR32, fixedpoint_f32_i32, asm,
3394                              [(set FPR32:$Rd,
3395                                    (fdiv (node GPR32:$Rn),
3396                                          fixedpoint_f32_i32:$scale))]> {
3397     let Inst{31} = 0; // 32-bit GPR flag
3398     let Inst{22} = 0; // 32-bit FPR flag
3399     let scale{5} = 1;
3400   }
3401
3402   def SWDri: BaseIntegerToFP<isUnsigned, GPR32, FPR64, fixedpoint_f64_i32, asm,
3403                              [(set FPR64:$Rd,
3404                                    (fdiv (node GPR32:$Rn),
3405                                          fixedpoint_f64_i32:$scale))]> {
3406     let Inst{31} = 0; // 32-bit GPR flag
3407     let Inst{22} = 1; // 64-bit FPR flag
3408     let scale{5} = 1;
3409   }
3410
3411   def SXSri: BaseIntegerToFP<isUnsigned, GPR64, FPR32, fixedpoint_f32_i64, asm,
3412                              [(set FPR32:$Rd,
3413                                    (fdiv (node GPR64:$Rn),
3414                                          fixedpoint_f32_i64:$scale))]> {
3415     let Inst{31} = 1; // 64-bit GPR flag
3416     let Inst{22} = 0; // 32-bit FPR flag
3417   }
3418
3419   def SXDri: BaseIntegerToFP<isUnsigned, GPR64, FPR64, fixedpoint_f64_i64, asm,
3420                              [(set FPR64:$Rd,
3421                                    (fdiv (node GPR64:$Rn),
3422                                          fixedpoint_f64_i64:$scale))]> {
3423     let Inst{31} = 1; // 64-bit GPR flag
3424     let Inst{22} = 1; // 64-bit FPR flag
3425   }
3426 }
3427
3428 //---
3429 // Unscaled integer <-> floating point conversion (i.e. FMOV)
3430 //---
3431
3432 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3433 class BaseUnscaledConversion<bits<2> rmode, bits<3> opcode,
3434                       RegisterClass srcType, RegisterClass dstType,
3435                       string asm>
3436     : I<(outs dstType:$Rd), (ins srcType:$Rn), asm, "\t$Rd, $Rn", "",
3437         // We use COPY_TO_REGCLASS for these bitconvert operations.
3438         // copyPhysReg() expands the resultant COPY instructions after
3439         // regalloc is done. This gives greater freedom for the allocator
3440         // and related passes (coalescing, copy propagation, et. al.) to
3441         // be more effective.
3442         [/*(set (dvt dstType:$Rd), (bitconvert (svt srcType:$Rn)))*/]>,
3443       Sched<[WriteFCopy]> {
3444   bits<5> Rd;
3445   bits<5> Rn;
3446   let Inst{30-23} = 0b00111100;
3447   let Inst{21}    = 1;
3448   let Inst{20-19} = rmode;
3449   let Inst{18-16} = opcode;
3450   let Inst{15-10} = 0b000000;
3451   let Inst{9-5}   = Rn;
3452   let Inst{4-0}   = Rd;
3453 }
3454
3455 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3456 class BaseUnscaledConversionToHigh<bits<2> rmode, bits<3> opcode,
3457                      RegisterClass srcType, RegisterOperand dstType, string asm,
3458                      string kind>
3459     : I<(outs dstType:$Rd), (ins srcType:$Rn, VectorIndex1:$idx), asm,
3460         "{\t$Rd"#kind#"$idx, $Rn|"#kind#"\t$Rd$idx, $Rn}", "", []>,
3461       Sched<[WriteFCopy]> {
3462   bits<5> Rd;
3463   bits<5> Rn;
3464   let Inst{30-23} = 0b00111101;
3465   let Inst{21}    = 1;
3466   let Inst{20-19} = rmode;
3467   let Inst{18-16} = opcode;
3468   let Inst{15-10} = 0b000000;
3469   let Inst{9-5}   = Rn;
3470   let Inst{4-0}   = Rd;
3471
3472   let DecoderMethod =  "DecodeFMOVLaneInstruction";
3473 }
3474
3475 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3476 class BaseUnscaledConversionFromHigh<bits<2> rmode, bits<3> opcode,
3477                      RegisterOperand srcType, RegisterClass dstType, string asm,
3478                      string kind>
3479     : I<(outs dstType:$Rd), (ins srcType:$Rn, VectorIndex1:$idx), asm,
3480         "{\t$Rd, $Rn"#kind#"$idx|"#kind#"\t$Rd, $Rn$idx}", "", []>,
3481       Sched<[WriteFCopy]> {
3482   bits<5> Rd;
3483   bits<5> Rn;
3484   let Inst{30-23} = 0b00111101;
3485   let Inst{21}    = 1;
3486   let Inst{20-19} = rmode;
3487   let Inst{18-16} = opcode;
3488   let Inst{15-10} = 0b000000;
3489   let Inst{9-5}   = Rn;
3490   let Inst{4-0}   = Rd;
3491
3492   let DecoderMethod =  "DecodeFMOVLaneInstruction";
3493 }
3494
3495
3496
3497 multiclass UnscaledConversion<string asm> {
3498   def WSr : BaseUnscaledConversion<0b00, 0b111, GPR32, FPR32, asm> {
3499     let Inst{31} = 0; // 32-bit GPR flag
3500     let Inst{22} = 0; // 32-bit FPR flag
3501   }
3502
3503   def XDr : BaseUnscaledConversion<0b00, 0b111, GPR64, FPR64, asm> {
3504     let Inst{31} = 1; // 64-bit GPR flag
3505     let Inst{22} = 1; // 64-bit FPR flag
3506   }
3507
3508   def SWr : BaseUnscaledConversion<0b00, 0b110, FPR32, GPR32, asm> {
3509     let Inst{31} = 0; // 32-bit GPR flag
3510     let Inst{22} = 0; // 32-bit FPR flag
3511   }
3512
3513   def DXr : BaseUnscaledConversion<0b00, 0b110, FPR64, GPR64, asm> {
3514     let Inst{31} = 1; // 64-bit GPR flag
3515     let Inst{22} = 1; // 64-bit FPR flag
3516   }
3517
3518   def XDHighr : BaseUnscaledConversionToHigh<0b01, 0b111, GPR64, V128,
3519                                              asm, ".d"> {
3520     let Inst{31} = 1;
3521     let Inst{22} = 0;
3522   }
3523
3524   def DXHighr : BaseUnscaledConversionFromHigh<0b01, 0b110, V128, GPR64,
3525                                                asm, ".d"> {
3526     let Inst{31} = 1;
3527     let Inst{22} = 0;
3528   }
3529 }
3530
3531 //---
3532 // Floating point conversion
3533 //---
3534
3535 class BaseFPConversion<bits<2> type, bits<2> opcode, RegisterClass dstType,
3536                        RegisterClass srcType, string asm, list<dag> pattern>
3537     : I<(outs dstType:$Rd), (ins srcType:$Rn), asm, "\t$Rd, $Rn", "", pattern>,
3538       Sched<[WriteFCvt]> {
3539   bits<5> Rd;
3540   bits<5> Rn;
3541   let Inst{31-24} = 0b00011110;
3542   let Inst{23-22} = type;
3543   let Inst{21-17} = 0b10001;
3544   let Inst{16-15} = opcode;
3545   let Inst{14-10} = 0b10000;
3546   let Inst{9-5}   = Rn;
3547   let Inst{4-0}   = Rd;
3548 }
3549
3550 multiclass FPConversion<string asm> {
3551   // Double-precision to Half-precision
3552   def HDr : BaseFPConversion<0b01, 0b11, FPR16, FPR64, asm,
3553                              [(set FPR16:$Rd, (fround FPR64:$Rn))]>;
3554
3555   // Double-precision to Single-precision
3556   def SDr : BaseFPConversion<0b01, 0b00, FPR32, FPR64, asm,
3557                              [(set FPR32:$Rd, (fround FPR64:$Rn))]>;
3558
3559   // Half-precision to Double-precision
3560   def DHr : BaseFPConversion<0b11, 0b01, FPR64, FPR16, asm,
3561                              [(set FPR64:$Rd, (fextend FPR16:$Rn))]>;
3562
3563   // Half-precision to Single-precision
3564   def SHr : BaseFPConversion<0b11, 0b00, FPR32, FPR16, asm,
3565                              [(set FPR32:$Rd, (fextend FPR16:$Rn))]>;
3566
3567   // Single-precision to Double-precision
3568   def DSr : BaseFPConversion<0b00, 0b01, FPR64, FPR32, asm,
3569                              [(set FPR64:$Rd, (fextend FPR32:$Rn))]>;
3570
3571   // Single-precision to Half-precision
3572   def HSr : BaseFPConversion<0b00, 0b11, FPR16, FPR32, asm,
3573                              [(set FPR16:$Rd, (fround FPR32:$Rn))]>;
3574 }
3575
3576 //---
3577 // Single operand floating point data processing
3578 //---
3579
3580 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3581 class BaseSingleOperandFPData<bits<4> opcode, RegisterClass regtype,
3582                               ValueType vt, string asm, SDPatternOperator node>
3583     : I<(outs regtype:$Rd), (ins regtype:$Rn), asm, "\t$Rd, $Rn", "",
3584          [(set (vt regtype:$Rd), (node (vt regtype:$Rn)))]>,
3585       Sched<[WriteF]> {
3586   bits<5> Rd;
3587   bits<5> Rn;
3588   let Inst{31-23} = 0b000111100;
3589   let Inst{21-19} = 0b100;
3590   let Inst{18-15} = opcode;
3591   let Inst{14-10} = 0b10000;
3592   let Inst{9-5}   = Rn;
3593   let Inst{4-0}   = Rd;
3594 }
3595
3596 multiclass SingleOperandFPData<bits<4> opcode, string asm,
3597                                SDPatternOperator node = null_frag> {
3598   def Sr : BaseSingleOperandFPData<opcode, FPR32, f32, asm, node> {
3599     let Inst{22} = 0; // 32-bit size flag
3600   }
3601
3602   def Dr : BaseSingleOperandFPData<opcode, FPR64, f64, asm, node> {
3603     let Inst{22} = 1; // 64-bit size flag
3604   }
3605 }
3606
3607 //---
3608 // Two operand floating point data processing
3609 //---
3610
3611 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3612 class BaseTwoOperandFPData<bits<4> opcode, RegisterClass regtype,
3613                            string asm, list<dag> pat>
3614     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
3615          asm, "\t$Rd, $Rn, $Rm", "", pat>,
3616       Sched<[WriteF]> {
3617   bits<5> Rd;
3618   bits<5> Rn;
3619   bits<5> Rm;
3620   let Inst{31-23} = 0b000111100;
3621   let Inst{21}    = 1;
3622   let Inst{20-16} = Rm;
3623   let Inst{15-12} = opcode;
3624   let Inst{11-10} = 0b10;
3625   let Inst{9-5}   = Rn;
3626   let Inst{4-0}   = Rd;
3627 }
3628
3629 multiclass TwoOperandFPData<bits<4> opcode, string asm,
3630                             SDPatternOperator node = null_frag> {
3631   def Srr : BaseTwoOperandFPData<opcode, FPR32, asm,
3632                          [(set (f32 FPR32:$Rd),
3633                                (node (f32 FPR32:$Rn), (f32 FPR32:$Rm)))]> {
3634     let Inst{22} = 0; // 32-bit size flag
3635   }
3636
3637   def Drr : BaseTwoOperandFPData<opcode, FPR64, asm,
3638                          [(set (f64 FPR64:$Rd),
3639                                (node (f64 FPR64:$Rn), (f64 FPR64:$Rm)))]> {
3640     let Inst{22} = 1; // 64-bit size flag
3641   }
3642 }
3643
3644 multiclass TwoOperandFPDataNeg<bits<4> opcode, string asm, SDNode node> {
3645   def Srr : BaseTwoOperandFPData<opcode, FPR32, asm,
3646                   [(set FPR32:$Rd, (fneg (node FPR32:$Rn, (f32 FPR32:$Rm))))]> {
3647     let Inst{22} = 0; // 32-bit size flag
3648   }
3649
3650   def Drr : BaseTwoOperandFPData<opcode, FPR64, asm,
3651                   [(set FPR64:$Rd, (fneg (node FPR64:$Rn, (f64 FPR64:$Rm))))]> {
3652     let Inst{22} = 1; // 64-bit size flag
3653   }
3654 }
3655
3656
3657 //---
3658 // Three operand floating point data processing
3659 //---
3660
3661 class BaseThreeOperandFPData<bit isNegated, bit isSub,
3662                              RegisterClass regtype, string asm, list<dag> pat>
3663     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, regtype: $Ra),
3664          asm, "\t$Rd, $Rn, $Rm, $Ra", "", pat>,
3665       Sched<[WriteFMul]> {
3666   bits<5> Rd;
3667   bits<5> Rn;
3668   bits<5> Rm;
3669   bits<5> Ra;
3670   let Inst{31-23} = 0b000111110;
3671   let Inst{21}    = isNegated;
3672   let Inst{20-16} = Rm;
3673   let Inst{15}    = isSub;
3674   let Inst{14-10} = Ra;
3675   let Inst{9-5}   = Rn;
3676   let Inst{4-0}   = Rd;
3677 }
3678
3679 multiclass ThreeOperandFPData<bit isNegated, bit isSub,string asm,
3680                               SDPatternOperator node> {
3681   def Srrr : BaseThreeOperandFPData<isNegated, isSub, FPR32, asm,
3682             [(set FPR32:$Rd,
3683                   (node (f32 FPR32:$Rn), (f32 FPR32:$Rm), (f32 FPR32:$Ra)))]> {
3684     let Inst{22} = 0; // 32-bit size flag
3685   }
3686
3687   def Drrr : BaseThreeOperandFPData<isNegated, isSub, FPR64, asm,
3688             [(set FPR64:$Rd,
3689                   (node (f64 FPR64:$Rn), (f64 FPR64:$Rm), (f64 FPR64:$Ra)))]> {
3690     let Inst{22} = 1; // 64-bit size flag
3691   }
3692 }
3693
3694 //---
3695 // Floating point data comparisons
3696 //---
3697
3698 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3699 class BaseOneOperandFPComparison<bit signalAllNans,
3700                                  RegisterClass regtype, string asm,
3701                                  list<dag> pat>
3702     : I<(outs), (ins regtype:$Rn), asm, "\t$Rn, #0.0", "", pat>,
3703       Sched<[WriteFCmp]> {
3704   bits<5> Rn;
3705   let Inst{31-23} = 0b000111100;
3706   let Inst{21}    = 1;
3707
3708   let Inst{15-10} = 0b001000;
3709   let Inst{9-5}   = Rn;
3710   let Inst{4}     = signalAllNans;
3711   let Inst{3-0}   = 0b1000;
3712
3713   // Rm should be 0b00000 canonically, but we need to accept any value.
3714   let PostEncoderMethod = "fixOneOperandFPComparison";
3715 }
3716
3717 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3718 class BaseTwoOperandFPComparison<bit signalAllNans, RegisterClass regtype,
3719                                 string asm, list<dag> pat>
3720     : I<(outs), (ins regtype:$Rn, regtype:$Rm), asm, "\t$Rn, $Rm", "", pat>,
3721       Sched<[WriteFCmp]> {
3722   bits<5> Rm;
3723   bits<5> Rn;
3724   let Inst{31-23} = 0b000111100;
3725   let Inst{21}    = 1;
3726   let Inst{20-16} = Rm;
3727   let Inst{15-10} = 0b001000;
3728   let Inst{9-5}   = Rn;
3729   let Inst{4}     = signalAllNans;
3730   let Inst{3-0}   = 0b0000;
3731 }
3732
3733 multiclass FPComparison<bit signalAllNans, string asm,
3734                         SDPatternOperator OpNode = null_frag> {
3735   let Defs = [NZCV] in {
3736   def Srr : BaseTwoOperandFPComparison<signalAllNans, FPR32, asm,
3737       [(OpNode FPR32:$Rn, (f32 FPR32:$Rm)), (implicit NZCV)]> {
3738     let Inst{22} = 0;
3739   }
3740
3741   def Sri : BaseOneOperandFPComparison<signalAllNans, FPR32, asm,
3742       [(OpNode (f32 FPR32:$Rn), fpimm0), (implicit NZCV)]> {
3743     let Inst{22} = 0;
3744   }
3745
3746   def Drr : BaseTwoOperandFPComparison<signalAllNans, FPR64, asm,
3747       [(OpNode FPR64:$Rn, (f64 FPR64:$Rm)), (implicit NZCV)]> {
3748     let Inst{22} = 1;
3749   }
3750
3751   def Dri : BaseOneOperandFPComparison<signalAllNans, FPR64, asm,
3752       [(OpNode (f64 FPR64:$Rn), fpimm0), (implicit NZCV)]> {
3753     let Inst{22} = 1;
3754   }
3755   } // Defs = [NZCV]
3756 }
3757
3758 //---
3759 // Floating point conditional comparisons
3760 //---
3761
3762 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3763 class BaseFPCondComparison<bit signalAllNans,
3764                               RegisterClass regtype, string asm>
3765     : I<(outs), (ins regtype:$Rn, regtype:$Rm, imm0_15:$nzcv, ccode:$cond),
3766          asm, "\t$Rn, $Rm, $nzcv, $cond", "", []>,
3767       Sched<[WriteFCmp]> {
3768   bits<5> Rn;
3769   bits<5> Rm;
3770   bits<4> nzcv;
3771   bits<4> cond;
3772
3773   let Inst{31-23} = 0b000111100;
3774   let Inst{21}    = 1;
3775   let Inst{20-16} = Rm;
3776   let Inst{15-12} = cond;
3777   let Inst{11-10} = 0b01;
3778   let Inst{9-5}   = Rn;
3779   let Inst{4}     = signalAllNans;
3780   let Inst{3-0}   = nzcv;
3781 }
3782
3783 multiclass FPCondComparison<bit signalAllNans, string asm> {
3784   let Defs = [NZCV], Uses = [NZCV] in {
3785   def Srr : BaseFPCondComparison<signalAllNans, FPR32, asm> {
3786     let Inst{22} = 0;
3787   }
3788
3789   def Drr : BaseFPCondComparison<signalAllNans, FPR64, asm> {
3790     let Inst{22} = 1;
3791   }
3792   } // Defs = [NZCV], Uses = [NZCV]
3793 }
3794
3795 //---
3796 // Floating point conditional select
3797 //---
3798
3799 class BaseFPCondSelect<RegisterClass regtype, ValueType vt, string asm>
3800     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, ccode:$cond),
3801          asm, "\t$Rd, $Rn, $Rm, $cond", "",
3802          [(set regtype:$Rd,
3803                (ARM64csel (vt regtype:$Rn), regtype:$Rm,
3804                           (i32 imm:$cond), NZCV))]>,
3805       Sched<[WriteF]> {
3806   bits<5> Rd;
3807   bits<5> Rn;
3808   bits<5> Rm;
3809   bits<4> cond;
3810
3811   let Inst{31-23} = 0b000111100;
3812   let Inst{21}    = 1;
3813   let Inst{20-16} = Rm;
3814   let Inst{15-12} = cond;
3815   let Inst{11-10} = 0b11;
3816   let Inst{9-5}   = Rn;
3817   let Inst{4-0}   = Rd;
3818 }
3819
3820 multiclass FPCondSelect<string asm> {
3821   let Uses = [NZCV] in {
3822   def Srrr : BaseFPCondSelect<FPR32, f32, asm> {
3823     let Inst{22} = 0;
3824   }
3825
3826   def Drrr : BaseFPCondSelect<FPR64, f64, asm> {
3827     let Inst{22} = 1;
3828   }
3829   } // Uses = [NZCV]
3830 }
3831
3832 //---
3833 // Floating move immediate
3834 //---
3835
3836 class BaseFPMoveImmediate<RegisterClass regtype, Operand fpimmtype, string asm>
3837   : I<(outs regtype:$Rd), (ins fpimmtype:$imm), asm, "\t$Rd, $imm", "",
3838       [(set regtype:$Rd, fpimmtype:$imm)]>,
3839     Sched<[WriteFImm]> {
3840   bits<5> Rd;
3841   bits<8> imm;
3842   let Inst{31-23} = 0b000111100;
3843   let Inst{21}    = 1;
3844   let Inst{20-13} = imm;
3845   let Inst{12-5}  = 0b10000000;
3846   let Inst{4-0}   = Rd;
3847 }
3848
3849 multiclass FPMoveImmediate<string asm> {
3850   def Si : BaseFPMoveImmediate<FPR32, fpimm32, asm> {
3851     let Inst{22} = 0;
3852   }
3853
3854   def Di : BaseFPMoveImmediate<FPR64, fpimm64, asm> {
3855     let Inst{22} = 1;
3856   }
3857 }
3858 } // end of 'let Predicates = [HasFPARMv8]'
3859
3860 //----------------------------------------------------------------------------
3861 // AdvSIMD
3862 //----------------------------------------------------------------------------
3863
3864 def MemorySIMDNoIndexOperand : AsmOperandClass {
3865   let Name = "MemorySIMDNoIndex";
3866   let ParserMethod = "tryParseNoIndexMemory";
3867 }
3868 def am_simdnoindex : Operand<i64>,
3869                      ComplexPattern<i64, 1, "SelectAddrModeNoIndex", []> {
3870   let PrintMethod = "printAMNoIndex";
3871   let ParserMatchClass = MemorySIMDNoIndexOperand;
3872   let MIOperandInfo = (ops GPR64sp:$base);
3873   let DecoderMethod = "DecodeGPR64spRegisterClass";
3874 }
3875
3876 let Predicates = [HasNEON] in {
3877
3878 //----------------------------------------------------------------------------
3879 // AdvSIMD three register vector instructions
3880 //----------------------------------------------------------------------------
3881
3882 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3883 class BaseSIMDThreeSameVector<bit Q, bit U, bits<2> size, bits<5> opcode,
3884                         RegisterOperand regtype, string asm, string kind,
3885                         list<dag> pattern>
3886   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm), asm,
3887       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind #
3888       "|" # kind # "\t$Rd, $Rn, $Rm|}", "", pattern>,
3889     Sched<[WriteV]> {
3890   bits<5> Rd;
3891   bits<5> Rn;
3892   bits<5> Rm;
3893   let Inst{31}    = 0;
3894   let Inst{30}    = Q;
3895   let Inst{29}    = U;
3896   let Inst{28-24} = 0b01110;
3897   let Inst{23-22} = size;
3898   let Inst{21}    = 1;
3899   let Inst{20-16} = Rm;
3900   let Inst{15-11} = opcode;
3901   let Inst{10}    = 1;
3902   let Inst{9-5}   = Rn;
3903   let Inst{4-0}   = Rd;
3904 }
3905
3906 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3907 class BaseSIMDThreeSameVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
3908                         RegisterOperand regtype, string asm, string kind,
3909                         list<dag> pattern>
3910   : I<(outs regtype:$dst), (ins regtype:$Rd, regtype:$Rn, regtype:$Rm), asm,
3911       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind #
3912       "|" # kind # "\t$Rd, $Rn, $Rm}", "$Rd = $dst", pattern>,
3913     Sched<[WriteV]> {
3914   bits<5> Rd;
3915   bits<5> Rn;
3916   bits<5> Rm;
3917   let Inst{31}    = 0;
3918   let Inst{30}    = Q;
3919   let Inst{29}    = U;
3920   let Inst{28-24} = 0b01110;
3921   let Inst{23-22} = size;
3922   let Inst{21}    = 1;
3923   let Inst{20-16} = Rm;
3924   let Inst{15-11} = opcode;
3925   let Inst{10}    = 1;
3926   let Inst{9-5}   = Rn;
3927   let Inst{4-0}   = Rd;
3928 }
3929
3930 // All operand sizes distinguished in the encoding.
3931 multiclass SIMDThreeSameVector<bit U, bits<5> opc, string asm,
3932                                SDPatternOperator OpNode> {
3933   def v8i8  : BaseSIMDThreeSameVector<0, U, 0b00, opc, V64,
3934                                       asm, ".8b",
3935          [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
3936   def v16i8 : BaseSIMDThreeSameVector<1, U, 0b00, opc, V128,
3937                                       asm, ".16b",
3938          [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn), (v16i8 V128:$Rm)))]>;
3939   def v4i16 : BaseSIMDThreeSameVector<0, U, 0b01, opc, V64,
3940                                       asm, ".4h",
3941          [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
3942   def v8i16 : BaseSIMDThreeSameVector<1, U, 0b01, opc, V128,
3943                                       asm, ".8h",
3944          [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
3945   def v2i32 : BaseSIMDThreeSameVector<0, U, 0b10, opc, V64,
3946                                       asm, ".2s",
3947          [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
3948   def v4i32 : BaseSIMDThreeSameVector<1, U, 0b10, opc, V128,
3949                                       asm, ".4s",
3950          [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
3951   def v2i64 : BaseSIMDThreeSameVector<1, U, 0b11, opc, V128,
3952                                       asm, ".2d",
3953          [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn), (v2i64 V128:$Rm)))]>;
3954 }
3955
3956 // As above, but D sized elements unsupported.
3957 multiclass SIMDThreeSameVectorBHS<bit U, bits<5> opc, string asm,
3958                                   SDPatternOperator OpNode> {
3959   def v8i8  : BaseSIMDThreeSameVector<0, U, 0b00, opc, V64,
3960                                       asm, ".8b",
3961         [(set V64:$Rd, (v8i8 (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm))))]>;
3962   def v16i8 : BaseSIMDThreeSameVector<1, U, 0b00, opc, V128,
3963                                       asm, ".16b",
3964         [(set V128:$Rd, (v16i8 (OpNode (v16i8 V128:$Rn), (v16i8 V128:$Rm))))]>;
3965   def v4i16 : BaseSIMDThreeSameVector<0, U, 0b01, opc, V64,
3966                                       asm, ".4h",
3967         [(set V64:$Rd, (v4i16 (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm))))]>;
3968   def v8i16 : BaseSIMDThreeSameVector<1, U, 0b01, opc, V128,
3969                                       asm, ".8h",
3970         [(set V128:$Rd, (v8i16 (OpNode (v8i16 V128:$Rn), (v8i16 V128:$Rm))))]>;
3971   def v2i32 : BaseSIMDThreeSameVector<0, U, 0b10, opc, V64,
3972                                       asm, ".2s",
3973         [(set V64:$Rd, (v2i32 (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm))))]>;
3974   def v4i32 : BaseSIMDThreeSameVector<1, U, 0b10, opc, V128,
3975                                       asm, ".4s",
3976         [(set V128:$Rd, (v4i32 (OpNode (v4i32 V128:$Rn), (v4i32 V128:$Rm))))]>;
3977 }
3978
3979 multiclass SIMDThreeSameVectorBHSTied<bit U, bits<5> opc, string asm,
3980                                   SDPatternOperator OpNode> {
3981   def v8i8  : BaseSIMDThreeSameVectorTied<0, U, 0b00, opc, V64,
3982                                       asm, ".8b",
3983       [(set (v8i8 V64:$dst),
3984             (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
3985   def v16i8 : BaseSIMDThreeSameVectorTied<1, U, 0b00, opc, V128,
3986                                       asm, ".16b",
3987       [(set (v16i8 V128:$dst),
3988             (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn), (v16i8 V128:$Rm)))]>;
3989   def v4i16 : BaseSIMDThreeSameVectorTied<0, U, 0b01, opc, V64,
3990                                       asm, ".4h",
3991       [(set (v4i16 V64:$dst),
3992             (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
3993   def v8i16 : BaseSIMDThreeSameVectorTied<1, U, 0b01, opc, V128,
3994                                       asm, ".8h",
3995       [(set (v8i16 V128:$dst),
3996             (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
3997   def v2i32 : BaseSIMDThreeSameVectorTied<0, U, 0b10, opc, V64,
3998                                       asm, ".2s",
3999       [(set (v2i32 V64:$dst),
4000             (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4001   def v4i32 : BaseSIMDThreeSameVectorTied<1, U, 0b10, opc, V128,
4002                                       asm, ".4s",
4003       [(set (v4i32 V128:$dst),
4004             (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
4005 }
4006
4007 // As above, but only B sized elements supported.
4008 multiclass SIMDThreeSameVectorB<bit U, bits<5> opc, string asm,
4009                                 SDPatternOperator OpNode> {
4010   def v8i8  : BaseSIMDThreeSameVector<0, U, 0b00, opc, V64,
4011                                       asm, ".8b",
4012     [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4013   def v16i8 : BaseSIMDThreeSameVector<1, U, 0b00, opc, V128,
4014                                       asm, ".16b",
4015     [(set (v16i8 V128:$Rd),
4016           (OpNode (v16i8 V128:$Rn), (v16i8 V128:$Rm)))]>;
4017 }
4018
4019 // As above, but only S and D sized floating point elements supported.
4020 multiclass SIMDThreeSameVectorFP<bit U, bit S, bits<5> opc,
4021                                  string asm, SDPatternOperator OpNode> {
4022   def v2f32 : BaseSIMDThreeSameVector<0, U, {S,0}, opc, V64,
4023                                       asm, ".2s",
4024         [(set (v2f32 V64:$Rd), (OpNode (v2f32 V64:$Rn), (v2f32 V64:$Rm)))]>;
4025   def v4f32 : BaseSIMDThreeSameVector<1, U, {S,0}, opc, V128,
4026                                       asm, ".4s",
4027         [(set (v4f32 V128:$Rd), (OpNode (v4f32 V128:$Rn), (v4f32 V128:$Rm)))]>;
4028   def v2f64 : BaseSIMDThreeSameVector<1, U, {S,1}, opc, V128,
4029                                       asm, ".2d",
4030         [(set (v2f64 V128:$Rd), (OpNode (v2f64 V128:$Rn), (v2f64 V128:$Rm)))]>;
4031 }
4032
4033 multiclass SIMDThreeSameVectorFPCmp<bit U, bit S, bits<5> opc,
4034                                     string asm,
4035                                     SDPatternOperator OpNode> {
4036   def v2f32 : BaseSIMDThreeSameVector<0, U, {S,0}, opc, V64,
4037                                       asm, ".2s",
4038         [(set (v2i32 V64:$Rd), (OpNode (v2f32 V64:$Rn), (v2f32 V64:$Rm)))]>;
4039   def v4f32 : BaseSIMDThreeSameVector<1, U, {S,0}, opc, V128,
4040                                       asm, ".4s",
4041         [(set (v4i32 V128:$Rd), (OpNode (v4f32 V128:$Rn), (v4f32 V128:$Rm)))]>;
4042   def v2f64 : BaseSIMDThreeSameVector<1, U, {S,1}, opc, V128,
4043                                       asm, ".2d",
4044         [(set (v2i64 V128:$Rd), (OpNode (v2f64 V128:$Rn), (v2f64 V128:$Rm)))]>;
4045 }
4046
4047 multiclass SIMDThreeSameVectorFPTied<bit U, bit S, bits<5> opc,
4048                                  string asm, SDPatternOperator OpNode> {
4049   def v2f32 : BaseSIMDThreeSameVectorTied<0, U, {S,0}, opc, V64,
4050                                       asm, ".2s",
4051      [(set (v2f32 V64:$dst),
4052            (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn), (v2f32 V64:$Rm)))]>;
4053   def v4f32 : BaseSIMDThreeSameVectorTied<1, U, {S,0}, opc, V128,
4054                                       asm, ".4s",
4055      [(set (v4f32 V128:$dst),
4056            (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn), (v4f32 V128:$Rm)))]>;
4057   def v2f64 : BaseSIMDThreeSameVectorTied<1, U, {S,1}, opc, V128,
4058                                       asm, ".2d",
4059      [(set (v2f64 V128:$dst),
4060            (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn), (v2f64 V128:$Rm)))]>;
4061 }
4062
4063 // As above, but D and B sized elements unsupported.
4064 multiclass SIMDThreeSameVectorHS<bit U, bits<5> opc, string asm,
4065                                 SDPatternOperator OpNode> {
4066   def v4i16 : BaseSIMDThreeSameVector<0, U, 0b01, opc, V64,
4067                                       asm, ".4h",
4068         [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4069   def v8i16 : BaseSIMDThreeSameVector<1, U, 0b01, opc, V128,
4070                                       asm, ".8h",
4071         [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
4072   def v2i32 : BaseSIMDThreeSameVector<0, U, 0b10, opc, V64,
4073                                       asm, ".2s",
4074         [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4075   def v4i32 : BaseSIMDThreeSameVector<1, U, 0b10, opc, V128,
4076                                       asm, ".4s",
4077         [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
4078 }
4079
4080 // Logical three vector ops share opcode bits, and only use B sized elements.
4081 multiclass SIMDLogicalThreeVector<bit U, bits<2> size, string asm,
4082                                   SDPatternOperator OpNode = null_frag> {
4083   def v8i8  : BaseSIMDThreeSameVector<0, U, size, 0b00011, V64,
4084                                      asm, ".8b",
4085                          [(set (v8i8 V64:$Rd), (OpNode V64:$Rn, V64:$Rm))]>;
4086   def v16i8  : BaseSIMDThreeSameVector<1, U, size, 0b00011, V128,
4087                                      asm, ".16b",
4088                          [(set (v16i8 V128:$Rd), (OpNode V128:$Rn, V128:$Rm))]>;
4089
4090   def : Pat<(v4i16 (OpNode V64:$LHS, V64:$RHS)),
4091           (!cast<Instruction>(NAME#"v8i8") V64:$LHS, V64:$RHS)>;
4092   def : Pat<(v2i32 (OpNode V64:$LHS, V64:$RHS)),
4093           (!cast<Instruction>(NAME#"v8i8") V64:$LHS, V64:$RHS)>;
4094   def : Pat<(v1i64 (OpNode V64:$LHS, V64:$RHS)),
4095           (!cast<Instruction>(NAME#"v8i8") V64:$LHS, V64:$RHS)>;
4096
4097   def : Pat<(v8i16 (OpNode V128:$LHS, V128:$RHS)),
4098       (!cast<Instruction>(NAME#"v16i8") V128:$LHS, V128:$RHS)>;
4099   def : Pat<(v4i32 (OpNode V128:$LHS, V128:$RHS)),
4100       (!cast<Instruction>(NAME#"v16i8") V128:$LHS, V128:$RHS)>;
4101   def : Pat<(v2i64 (OpNode V128:$LHS, V128:$RHS)),
4102       (!cast<Instruction>(NAME#"v16i8") V128:$LHS, V128:$RHS)>;
4103 }
4104
4105 multiclass SIMDLogicalThreeVectorTied<bit U, bits<2> size,
4106                                   string asm, SDPatternOperator OpNode> {
4107   def v8i8  : BaseSIMDThreeSameVectorTied<0, U, size, 0b00011, V64,
4108                                      asm, ".8b",
4109              [(set (v8i8 V64:$dst),
4110                    (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4111   def v16i8  : BaseSIMDThreeSameVectorTied<1, U, size, 0b00011, V128,
4112                                      asm, ".16b",
4113              [(set (v16i8 V128:$dst),
4114                    (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn),
4115                            (v16i8 V128:$Rm)))]>;
4116
4117   def : Pat<(v4i16 (OpNode (v4i16 V64:$LHS), (v4i16 V64:$MHS),
4118                            (v4i16 V64:$RHS))),
4119           (!cast<Instruction>(NAME#"v8i8")
4120             V64:$LHS, V64:$MHS, V64:$RHS)>;
4121   def : Pat<(v2i32 (OpNode (v2i32 V64:$LHS), (v2i32 V64:$MHS),
4122                            (v2i32 V64:$RHS))),
4123           (!cast<Instruction>(NAME#"v8i8")
4124             V64:$LHS, V64:$MHS, V64:$RHS)>;
4125   def : Pat<(v1i64 (OpNode (v1i64 V64:$LHS), (v1i64 V64:$MHS),
4126                            (v1i64 V64:$RHS))),
4127           (!cast<Instruction>(NAME#"v8i8")
4128             V64:$LHS, V64:$MHS, V64:$RHS)>;
4129
4130   def : Pat<(v8i16 (OpNode (v8i16 V128:$LHS), (v8i16 V128:$MHS),
4131                            (v8i16 V128:$RHS))),
4132       (!cast<Instruction>(NAME#"v16i8")
4133         V128:$LHS, V128:$MHS, V128:$RHS)>;
4134   def : Pat<(v4i32 (OpNode (v4i32 V128:$LHS), (v4i32 V128:$MHS),
4135                            (v4i32 V128:$RHS))),
4136       (!cast<Instruction>(NAME#"v16i8")
4137         V128:$LHS, V128:$MHS, V128:$RHS)>;
4138   def : Pat<(v2i64 (OpNode (v2i64 V128:$LHS), (v2i64 V128:$MHS),
4139                            (v2i64 V128:$RHS))),
4140       (!cast<Instruction>(NAME#"v16i8")
4141         V128:$LHS, V128:$MHS, V128:$RHS)>;
4142 }
4143
4144
4145 //----------------------------------------------------------------------------
4146 // AdvSIMD two register vector instructions.
4147 //----------------------------------------------------------------------------
4148
4149 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4150 class BaseSIMDTwoSameVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4151                         RegisterOperand regtype, string asm, string dstkind,
4152                         string srckind, list<dag> pattern>
4153   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm,
4154       "{\t$Rd" # dstkind # ", $Rn" # srckind #
4155       "|" # dstkind # "\t$Rd, $Rn}", "", pattern>,
4156     Sched<[WriteV]> {
4157   bits<5> Rd;
4158   bits<5> Rn;
4159   let Inst{31}    = 0;
4160   let Inst{30}    = Q;
4161   let Inst{29}    = U;
4162   let Inst{28-24} = 0b01110;
4163   let Inst{23-22} = size;
4164   let Inst{21-17} = 0b10000;
4165   let Inst{16-12} = opcode;
4166   let Inst{11-10} = 0b10;
4167   let Inst{9-5}   = Rn;
4168   let Inst{4-0}   = Rd;
4169 }
4170
4171 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4172 class BaseSIMDTwoSameVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4173                             RegisterOperand regtype, string asm, string dstkind,
4174                             string srckind, list<dag> pattern>
4175   : I<(outs regtype:$dst), (ins regtype:$Rd, regtype:$Rn), asm,
4176       "{\t$Rd" # dstkind # ", $Rn" # srckind #
4177       "|" # dstkind # "\t$Rd, $Rn}", "$Rd = $dst", pattern>,
4178     Sched<[WriteV]> {
4179   bits<5> Rd;
4180   bits<5> Rn;
4181   let Inst{31}    = 0;
4182   let Inst{30}    = Q;
4183   let Inst{29}    = U;
4184   let Inst{28-24} = 0b01110;
4185   let Inst{23-22} = size;
4186   let Inst{21-17} = 0b10000;
4187   let Inst{16-12} = opcode;
4188   let Inst{11-10} = 0b10;
4189   let Inst{9-5}   = Rn;
4190   let Inst{4-0}   = Rd;
4191 }
4192
4193 // Supports B, H, and S element sizes.
4194 multiclass SIMDTwoVectorBHS<bit U, bits<5> opc, string asm,
4195                             SDPatternOperator OpNode> {
4196   def v8i8  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4197                                       asm, ".8b", ".8b",
4198                           [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4199   def v16i8 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4200                                       asm, ".16b", ".16b",
4201                           [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4202   def v4i16 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4203                                       asm, ".4h", ".4h",
4204                           [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn)))]>;
4205   def v8i16 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4206                                       asm, ".8h", ".8h",
4207                           [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4208   def v2i32 : BaseSIMDTwoSameVector<0, U, 0b10, opc, V64,
4209                                       asm, ".2s", ".2s",
4210                           [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4211   def v4i32 : BaseSIMDTwoSameVector<1, U, 0b10, opc, V128,
4212                                       asm, ".4s", ".4s",
4213                           [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4214 }
4215
4216 class BaseSIMDVectorLShiftLongBySize<bit Q, bits<2> size,
4217                             RegisterOperand regtype, string asm, string dstkind,
4218                             string srckind, string amount>
4219   : I<(outs V128:$Rd), (ins regtype:$Rn), asm,
4220       "{\t$Rd" # dstkind # ", $Rn" # srckind # ", #" # amount #
4221       "|" # dstkind # "\t$Rd, $Rn, #" #  amount # "}", "", []>,
4222     Sched<[WriteV]> {
4223   bits<5> Rd;
4224   bits<5> Rn;
4225   let Inst{31}    = 0;
4226   let Inst{30}    = Q;
4227   let Inst{29-24} = 0b101110;
4228   let Inst{23-22} = size;
4229   let Inst{21-10} = 0b100001001110;
4230   let Inst{9-5}   = Rn;
4231   let Inst{4-0}   = Rd;
4232 }
4233
4234 multiclass SIMDVectorLShiftLongBySizeBHS {
4235   let neverHasSideEffects = 1 in {
4236   def v8i8  : BaseSIMDVectorLShiftLongBySize<0, 0b00, V64,
4237                                              "shll", ".8h",  ".8b", "8">;
4238   def v16i8 : BaseSIMDVectorLShiftLongBySize<1, 0b00, V128,
4239                                              "shll2", ".8h", ".16b", "8">;
4240   def v4i16 : BaseSIMDVectorLShiftLongBySize<0, 0b01, V64,
4241                                              "shll", ".4s",  ".4h", "16">;
4242   def v8i16 : BaseSIMDVectorLShiftLongBySize<1, 0b01, V128,
4243                                              "shll2", ".4s", ".8h", "16">;
4244   def v2i32 : BaseSIMDVectorLShiftLongBySize<0, 0b10, V64,
4245                                              "shll", ".2d",  ".2s", "32">;
4246   def v4i32 : BaseSIMDVectorLShiftLongBySize<1, 0b10, V128,
4247                                              "shll2", ".2d", ".4s", "32">;
4248   }
4249 }
4250
4251 // Supports all element sizes.
4252 multiclass SIMDLongTwoVector<bit U, bits<5> opc, string asm,
4253                              SDPatternOperator OpNode> {
4254   def v8i8_v4i16  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4255                                       asm, ".4h", ".8b",
4256                [(set (v4i16 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4257   def v16i8_v8i16 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4258                                       asm, ".8h", ".16b",
4259                [(set (v8i16 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4260   def v4i16_v2i32 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4261                                       asm, ".2s", ".4h",
4262                [(set (v2i32 V64:$Rd), (OpNode (v4i16 V64:$Rn)))]>;
4263   def v8i16_v4i32 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4264                                       asm, ".4s", ".8h",
4265                [(set (v4i32 V128:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4266   def v2i32_v1i64 : BaseSIMDTwoSameVector<0, U, 0b10, opc, V64,
4267                                       asm, ".1d", ".2s",
4268                [(set (v1i64 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4269   def v4i32_v2i64 : BaseSIMDTwoSameVector<1, U, 0b10, opc, V128,
4270                                       asm, ".2d", ".4s",
4271                [(set (v2i64 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4272 }
4273
4274 multiclass SIMDLongTwoVectorTied<bit U, bits<5> opc, string asm,
4275                                  SDPatternOperator OpNode> {
4276   def v8i8_v4i16  : BaseSIMDTwoSameVectorTied<0, U, 0b00, opc, V64,
4277                                           asm, ".4h", ".8b",
4278       [(set (v4i16 V64:$dst), (OpNode (v4i16 V64:$Rd),
4279                                       (v8i8 V64:$Rn)))]>;
4280   def v16i8_v8i16 : BaseSIMDTwoSameVectorTied<1, U, 0b00, opc, V128,
4281                                           asm, ".8h", ".16b",
4282       [(set (v8i16 V128:$dst), (OpNode (v8i16 V128:$Rd),
4283                                       (v16i8 V128:$Rn)))]>;
4284   def v4i16_v2i32 : BaseSIMDTwoSameVectorTied<0, U, 0b01, opc, V64,
4285                                           asm, ".2s", ".4h",
4286       [(set (v2i32 V64:$dst), (OpNode (v2i32 V64:$Rd),
4287                                       (v4i16 V64:$Rn)))]>;
4288   def v8i16_v4i32 : BaseSIMDTwoSameVectorTied<1, U, 0b01, opc, V128,
4289                                           asm, ".4s", ".8h",
4290       [(set (v4i32 V128:$dst), (OpNode (v4i32 V128:$Rd),
4291                                       (v8i16 V128:$Rn)))]>;
4292   def v2i32_v1i64 : BaseSIMDTwoSameVectorTied<0, U, 0b10, opc, V64,
4293                                           asm, ".1d", ".2s",
4294       [(set (v1i64 V64:$dst), (OpNode (v1i64 V64:$Rd),
4295                                       (v2i32 V64:$Rn)))]>;
4296   def v4i32_v2i64 : BaseSIMDTwoSameVectorTied<1, U, 0b10, opc, V128,
4297                                           asm, ".2d", ".4s",
4298       [(set (v2i64 V128:$dst), (OpNode (v2i64 V128:$Rd),
4299                                       (v4i32 V128:$Rn)))]>;
4300 }
4301
4302 // Supports all element sizes, except 1xD.
4303 multiclass SIMDTwoVectorBHSDTied<bit U, bits<5> opc, string asm,
4304                                   SDPatternOperator OpNode> {
4305   def v8i8  : BaseSIMDTwoSameVectorTied<0, U, 0b00, opc, V64,
4306                                     asm, ".8b", ".8b",
4307     [(set (v8i8 V64:$dst), (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn)))]>;
4308   def v16i8 : BaseSIMDTwoSameVectorTied<1, U, 0b00, opc, V128,
4309                                     asm, ".16b", ".16b",
4310     [(set (v16i8 V128:$dst), (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn)))]>;
4311   def v4i16 : BaseSIMDTwoSameVectorTied<0, U, 0b01, opc, V64,
4312                                     asm, ".4h", ".4h",
4313     [(set (v4i16 V64:$dst), (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn)))]>;
4314   def v8i16 : BaseSIMDTwoSameVectorTied<1, U, 0b01, opc, V128,
4315                                     asm, ".8h", ".8h",
4316     [(set (v8i16 V128:$dst), (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn)))]>;
4317   def v2i32 : BaseSIMDTwoSameVectorTied<0, U, 0b10, opc, V64,
4318                                     asm, ".2s", ".2s",
4319     [(set (v2i32 V64:$dst), (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn)))]>;
4320   def v4i32 : BaseSIMDTwoSameVectorTied<1, U, 0b10, opc, V128,
4321                                     asm, ".4s", ".4s",
4322     [(set (v4i32 V128:$dst), (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn)))]>;
4323   def v2i64 : BaseSIMDTwoSameVectorTied<1, U, 0b11, opc, V128,
4324                                     asm, ".2d", ".2d",
4325     [(set (v2i64 V128:$dst), (OpNode (v2i64 V128:$Rd), (v2i64 V128:$Rn)))]>;
4326 }
4327
4328 multiclass SIMDTwoVectorBHSD<bit U, bits<5> opc, string asm,
4329                              SDPatternOperator OpNode = null_frag> {
4330   def v8i8  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4331                                 asm, ".8b", ".8b",
4332     [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4333   def v16i8 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4334                                 asm, ".16b", ".16b",
4335     [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4336   def v4i16 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4337                                 asm, ".4h", ".4h",
4338     [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn)))]>;
4339   def v8i16 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4340                                 asm, ".8h", ".8h",
4341     [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4342   def v2i32 : BaseSIMDTwoSameVector<0, U, 0b10, opc, V64,
4343                                 asm, ".2s", ".2s",
4344     [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4345   def v4i32 : BaseSIMDTwoSameVector<1, U, 0b10, opc, V128,
4346                                 asm, ".4s", ".4s",
4347     [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4348   def v2i64 : BaseSIMDTwoSameVector<1, U, 0b11, opc, V128,
4349                                 asm, ".2d", ".2d",
4350     [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn)))]>;
4351 }
4352
4353
4354 // Supports only B element sizes.
4355 multiclass SIMDTwoVectorB<bit U, bits<2> size, bits<5> opc, string asm,
4356                           SDPatternOperator OpNode> {
4357   def v8i8  : BaseSIMDTwoSameVector<0, U, size, opc, V64,
4358                                 asm, ".8b", ".8b",
4359                     [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4360   def v16i8 : BaseSIMDTwoSameVector<1, U, size, opc, V128,
4361                                 asm, ".16b", ".16b",
4362                     [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4363
4364 }
4365
4366 // Supports only B and H element sizes.
4367 multiclass SIMDTwoVectorBH<bit U, bits<5> opc, string asm,
4368                                 SDPatternOperator OpNode> {
4369   def v8i8  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4370                                 asm, ".8b", ".8b",
4371                     [(set (v8i8 V64:$Rd), (OpNode V64:$Rn))]>;
4372   def v16i8 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4373                                 asm, ".16b", ".16b",
4374                     [(set (v16i8 V128:$Rd), (OpNode V128:$Rn))]>;
4375   def v4i16 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4376                                 asm, ".4h", ".4h",
4377                     [(set (v4i16 V64:$Rd), (OpNode V64:$Rn))]>;
4378   def v8i16 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4379                                 asm, ".8h", ".8h",
4380                     [(set (v8i16 V128:$Rd), (OpNode V128:$Rn))]>;
4381 }
4382
4383 // Supports only S and D element sizes, uses high bit of the size field
4384 // as an extra opcode bit.
4385 multiclass SIMDTwoVectorFP<bit U, bit S, bits<5> opc, string asm,
4386                            SDPatternOperator OpNode> {
4387   def v2f32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4388                                 asm, ".2s", ".2s",
4389                           [(set (v2f32 V64:$Rd), (OpNode (v2f32 V64:$Rn)))]>;
4390   def v4f32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4391                                 asm, ".4s", ".4s",
4392                           [(set (v4f32 V128:$Rd), (OpNode (v4f32 V128:$Rn)))]>;
4393   def v2f64 : BaseSIMDTwoSameVector<1, U, {S,1}, opc, V128,
4394                                 asm, ".2d", ".2d",
4395                           [(set (v2f64 V128:$Rd), (OpNode (v2f64 V128:$Rn)))]>;
4396 }
4397
4398 // Supports only S element size.
4399 multiclass SIMDTwoVectorS<bit U, bit S, bits<5> opc, string asm,
4400                            SDPatternOperator OpNode> {
4401   def v2i32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4402                                 asm, ".2s", ".2s",
4403                           [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4404   def v4i32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4405                                 asm, ".4s", ".4s",
4406                           [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4407 }
4408
4409
4410 multiclass SIMDTwoVectorFPToInt<bit U, bit S, bits<5> opc, string asm,
4411                            SDPatternOperator OpNode> {
4412   def v2f32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4413                                 asm, ".2s", ".2s",
4414                           [(set (v2i32 V64:$Rd), (OpNode (v2f32 V64:$Rn)))]>;
4415   def v4f32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4416                                 asm, ".4s", ".4s",
4417                           [(set (v4i32 V128:$Rd), (OpNode (v4f32 V128:$Rn)))]>;
4418   def v2f64 : BaseSIMDTwoSameVector<1, U, {S,1}, opc, V128,
4419                                 asm, ".2d", ".2d",
4420                           [(set (v2i64 V128:$Rd), (OpNode (v2f64 V128:$Rn)))]>;
4421 }
4422
4423 multiclass SIMDTwoVectorIntToFP<bit U, bit S, bits<5> opc, string asm,
4424                            SDPatternOperator OpNode> {
4425   def v2f32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4426                                 asm, ".2s", ".2s",
4427                           [(set (v2f32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4428   def v4f32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4429                                 asm, ".4s", ".4s",
4430                           [(set (v4f32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4431   def v2f64 : BaseSIMDTwoSameVector<1, U, {S,1}, opc, V128,
4432                                 asm, ".2d", ".2d",
4433                           [(set (v2f64 V128:$Rd), (OpNode (v2i64 V128:$Rn)))]>;
4434 }
4435
4436
4437 class BaseSIMDMixedTwoVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4438                            RegisterOperand inreg, RegisterOperand outreg,
4439                            string asm, string outkind, string inkind,
4440                            list<dag> pattern>
4441   : I<(outs outreg:$Rd), (ins inreg:$Rn), asm,
4442       "{\t$Rd" # outkind # ", $Rn" # inkind #
4443       "|" # outkind # "\t$Rd, $Rn}", "", pattern>,
4444     Sched<[WriteV]> {
4445   bits<5> Rd;
4446   bits<5> Rn;
4447   let Inst{31}    = 0;
4448   let Inst{30}    = Q;
4449   let Inst{29}    = U;
4450   let Inst{28-24} = 0b01110;
4451   let Inst{23-22} = size;
4452   let Inst{21-17} = 0b10000;
4453   let Inst{16-12} = opcode;
4454   let Inst{11-10} = 0b10;
4455   let Inst{9-5}   = Rn;
4456   let Inst{4-0}   = Rd;
4457 }
4458
4459 class BaseSIMDMixedTwoVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4460                            RegisterOperand inreg, RegisterOperand outreg,
4461                            string asm, string outkind, string inkind,
4462                            list<dag> pattern>
4463   : I<(outs outreg:$dst), (ins outreg:$Rd, inreg:$Rn), asm,
4464       "{\t$Rd" # outkind # ", $Rn" # inkind #
4465       "|" # outkind # "\t$Rd, $Rn}", "$Rd = $dst", pattern>,
4466     Sched<[WriteV]> {
4467   bits<5> Rd;
4468   bits<5> Rn;
4469   let Inst{31}    = 0;
4470   let Inst{30}    = Q;
4471   let Inst{29}    = U;
4472   let Inst{28-24} = 0b01110;
4473   let Inst{23-22} = size;
4474   let Inst{21-17} = 0b10000;
4475   let Inst{16-12} = opcode;
4476   let Inst{11-10} = 0b10;
4477   let Inst{9-5}   = Rn;
4478   let Inst{4-0}   = Rd;
4479 }
4480
4481 multiclass SIMDMixedTwoVector<bit U, bits<5> opc, string asm,
4482                               SDPatternOperator OpNode> {
4483   def v8i8  : BaseSIMDMixedTwoVector<0, U, 0b00, opc, V128, V64,
4484                                       asm, ".8b", ".8h",
4485         [(set (v8i8 V64:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4486   def v16i8 : BaseSIMDMixedTwoVectorTied<1, U, 0b00, opc, V128, V128,
4487                                       asm#"2", ".16b", ".8h", []>;
4488   def v4i16 : BaseSIMDMixedTwoVector<0, U, 0b01, opc, V128, V64,
4489                                       asm, ".4h", ".4s",
4490         [(set (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4491   def v8i16 : BaseSIMDMixedTwoVectorTied<1, U, 0b01, opc, V128, V128,
4492                                       asm#"2", ".8h", ".4s", []>;
4493   def v2i32 : BaseSIMDMixedTwoVector<0, U, 0b10, opc, V128, V64,
4494                                       asm, ".2s", ".2d",
4495         [(set (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn)))]>;
4496   def v4i32 : BaseSIMDMixedTwoVectorTied<1, U, 0b10, opc, V128, V128,
4497                                       asm#"2", ".4s", ".2d", []>;
4498
4499   def : Pat<(concat_vectors (v8i8 V64:$Rd), (OpNode (v8i16 V128:$Rn))),
4500             (!cast<Instruction>(NAME # "v16i8")
4501                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4502   def : Pat<(concat_vectors (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn))),
4503             (!cast<Instruction>(NAME # "v8i16")
4504                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4505   def : Pat<(concat_vectors (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn))),
4506             (!cast<Instruction>(NAME # "v4i32")
4507                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4508 }
4509
4510 class BaseSIMDCmpTwoVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4511                            RegisterOperand regtype,
4512                            string asm, string kind, string zero,
4513                            ValueType dty, ValueType sty, SDNode OpNode>
4514   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm,
4515       "{\t$Rd" # kind # ", $Rn" # kind # ", #" # zero #
4516       "|" # kind # "\t$Rd, $Rn, #" # zero # "}", "",
4517       [(set (dty regtype:$Rd), (OpNode (sty regtype:$Rn)))]>,
4518     Sched<[WriteV]> {
4519   bits<5> Rd;
4520   bits<5> Rn;
4521   let Inst{31}    = 0;
4522   let Inst{30}    = Q;
4523   let Inst{29}    = U;
4524   let Inst{28-24} = 0b01110;
4525   let Inst{23-22} = size;
4526   let Inst{21-17} = 0b10000;
4527   let Inst{16-12} = opcode;
4528   let Inst{11-10} = 0b10;
4529   let Inst{9-5}   = Rn;
4530   let Inst{4-0}   = Rd;
4531 }
4532
4533 // Comparisons support all element sizes, except 1xD.
4534 multiclass SIMDCmpTwoVector<bit U, bits<5> opc, string asm,
4535                             SDNode OpNode> {
4536   def v8i8rz  : BaseSIMDCmpTwoVector<0, U, 0b00, opc, V64,
4537                                      asm, ".8b", "0",
4538                                      v8i8, v8i8, OpNode>;
4539   def v16i8rz : BaseSIMDCmpTwoVector<1, U, 0b00, opc, V128,
4540                                      asm, ".16b", "0",
4541                                      v16i8, v16i8, OpNode>;
4542   def v4i16rz : BaseSIMDCmpTwoVector<0, U, 0b01, opc, V64,
4543                                      asm, ".4h", "0",
4544                                      v4i16, v4i16, OpNode>;
4545   def v8i16rz : BaseSIMDCmpTwoVector<1, U, 0b01, opc, V128,
4546                                      asm, ".8h", "0",
4547                                      v8i16, v8i16, OpNode>;
4548   def v2i32rz : BaseSIMDCmpTwoVector<0, U, 0b10, opc, V64,
4549                                      asm, ".2s", "0",
4550                                      v2i32, v2i32, OpNode>;
4551   def v4i32rz : BaseSIMDCmpTwoVector<1, U, 0b10, opc, V128,
4552                                      asm, ".4s", "0",
4553                                      v4i32, v4i32, OpNode>;
4554   def v2i64rz : BaseSIMDCmpTwoVector<1, U, 0b11, opc, V128,
4555                                      asm, ".2d", "0",
4556                                      v2i64, v2i64, OpNode>;
4557 }
4558
4559 // FP Comparisons support only S and D element sizes.
4560 multiclass SIMDFPCmpTwoVector<bit U, bit S, bits<5> opc,
4561                               string asm, SDNode OpNode> {
4562
4563   def v2i32rz : BaseSIMDCmpTwoVector<0, U, {S,0}, opc, V64,
4564                                      asm, ".2s", "0.0",
4565                                      v2i32, v2f32, OpNode>;
4566   def v4i32rz : BaseSIMDCmpTwoVector<1, U, {S,0}, opc, V128,
4567                                      asm, ".4s", "0.0",
4568                                      v4i32, v4f32, OpNode>;
4569   def v2i64rz : BaseSIMDCmpTwoVector<1, U, {S,1}, opc, V128,
4570                                      asm, ".2d", "0.0",
4571                                      v2i64, v2f64, OpNode>;
4572
4573   def : InstAlias<asm # " $Vd.2s, $Vn.2s, #0",
4574                   (!cast<Instruction>(NAME # v2i32rz) V64:$Vd, V64:$Vn), 0>;
4575   def : InstAlias<asm # " $Vd.4s, $Vn.4s, #0",
4576                   (!cast<Instruction>(NAME # v4i32rz) V128:$Vd, V128:$Vn), 0>;
4577   def : InstAlias<asm # " $Vd.2d, $Vn.2d, #0",
4578                   (!cast<Instruction>(NAME # v2i64rz) V128:$Vd, V128:$Vn), 0>;
4579   def : InstAlias<asm # ".2s $Vd, $Vn, #0",
4580                   (!cast<Instruction>(NAME # v2i32rz) V64:$Vd, V64:$Vn), 0>;
4581   def : InstAlias<asm # ".4s $Vd, $Vn, #0",
4582                   (!cast<Instruction>(NAME # v4i32rz) V128:$Vd, V128:$Vn), 0>;
4583   def : InstAlias<asm # ".2d $Vd, $Vn, #0",
4584                   (!cast<Instruction>(NAME # v2i64rz) V128:$Vd, V128:$Vn), 0>;
4585 }
4586
4587 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4588 class BaseSIMDFPCvtTwoVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4589                              RegisterOperand outtype, RegisterOperand intype,
4590                              string asm, string VdTy, string VnTy,
4591                              list<dag> pattern>
4592   : I<(outs outtype:$Rd), (ins intype:$Rn), asm,
4593       !strconcat("\t$Rd", VdTy, ", $Rn", VnTy), "", pattern>,
4594     Sched<[WriteV]> {
4595   bits<5> Rd;
4596   bits<5> Rn;
4597   let Inst{31}    = 0;
4598   let Inst{30}    = Q;
4599   let Inst{29}    = U;
4600   let Inst{28-24} = 0b01110;
4601   let Inst{23-22} = size;
4602   let Inst{21-17} = 0b10000;
4603   let Inst{16-12} = opcode;
4604   let Inst{11-10} = 0b10;
4605   let Inst{9-5}   = Rn;
4606   let Inst{4-0}   = Rd;
4607 }
4608
4609 class BaseSIMDFPCvtTwoVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4610                              RegisterOperand outtype, RegisterOperand intype,
4611                              string asm, string VdTy, string VnTy,
4612                              list<dag> pattern>
4613   : I<(outs outtype:$dst), (ins outtype:$Rd, intype:$Rn), asm,
4614       !strconcat("\t$Rd", VdTy, ", $Rn", VnTy), "$Rd = $dst", pattern>,
4615     Sched<[WriteV]> {
4616   bits<5> Rd;
4617   bits<5> Rn;
4618   let Inst{31}    = 0;
4619   let Inst{30}    = Q;
4620   let Inst{29}    = U;
4621   let Inst{28-24} = 0b01110;
4622   let Inst{23-22} = size;
4623   let Inst{21-17} = 0b10000;
4624   let Inst{16-12} = opcode;
4625   let Inst{11-10} = 0b10;
4626   let Inst{9-5}   = Rn;
4627   let Inst{4-0}   = Rd;
4628 }
4629
4630 multiclass SIMDFPWidenTwoVector<bit U, bit S, bits<5> opc, string asm> {
4631   def v4i16 : BaseSIMDFPCvtTwoVector<0, U, {S,0}, opc, V128, V64,
4632                                     asm, ".4s", ".4h", []>;
4633   def v8i16 : BaseSIMDFPCvtTwoVector<1, U, {S,0}, opc, V128, V128,
4634                                     asm#"2", ".4s", ".8h", []>;
4635   def v2i32 : BaseSIMDFPCvtTwoVector<0, U, {S,1}, opc, V128, V64,
4636                                     asm, ".2d", ".2s", []>;
4637   def v4i32 : BaseSIMDFPCvtTwoVector<1, U, {S,1}, opc, V128, V128,
4638                                     asm#"2", ".2d", ".4s", []>;
4639 }
4640
4641 multiclass SIMDFPNarrowTwoVector<bit U, bit S, bits<5> opc, string asm> {
4642   def v4i16 : BaseSIMDFPCvtTwoVector<0, U, {S,0}, opc, V64, V128,
4643                                     asm, ".4h", ".4s", []>;
4644   def v8i16 : BaseSIMDFPCvtTwoVectorTied<1, U, {S,0}, opc, V128, V128,
4645                                     asm#"2", ".8h", ".4s", []>;
4646   def v2i32 : BaseSIMDFPCvtTwoVector<0, U, {S,1}, opc, V64, V128,
4647                                     asm, ".2s", ".2d", []>;
4648   def v4i32 : BaseSIMDFPCvtTwoVectorTied<1, U, {S,1}, opc, V128, V128,
4649                                     asm#"2", ".4s", ".2d", []>;
4650 }
4651
4652 multiclass SIMDFPInexactCvtTwoVector<bit U, bit S, bits<5> opc, string asm,
4653                                      Intrinsic OpNode> {
4654   def v2f32 : BaseSIMDFPCvtTwoVector<0, U, {S,1}, opc, V64, V128,
4655                                      asm, ".2s", ".2d",
4656                           [(set (v2f32 V64:$Rd), (OpNode (v2f64 V128:$Rn)))]>;
4657   def v4f32 : BaseSIMDFPCvtTwoVectorTied<1, U, {S,1}, opc, V128, V128,
4658                                     asm#"2", ".4s", ".2d", []>;
4659
4660   def : Pat<(concat_vectors (v2f32 V64:$Rd), (OpNode (v2f64 V128:$Rn))),
4661             (!cast<Instruction>(NAME # "v4f32")
4662                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4663 }
4664
4665 //----------------------------------------------------------------------------
4666 // AdvSIMD three register different-size vector instructions.
4667 //----------------------------------------------------------------------------
4668
4669 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4670 class BaseSIMDDifferentThreeVector<bit U, bits<3> size, bits<4> opcode,
4671                       RegisterOperand outtype, RegisterOperand intype1,
4672                       RegisterOperand intype2, string asm,
4673                       string outkind, string inkind1, string inkind2,
4674                       list<dag> pattern>
4675   : I<(outs outtype:$Rd), (ins intype1:$Rn, intype2:$Rm), asm,
4676       "{\t$Rd" # outkind # ", $Rn" # inkind1 # ", $Rm" # inkind2 #
4677       "|" # outkind # "\t$Rd, $Rn, $Rm}", "", pattern>,
4678     Sched<[WriteV]> {
4679   bits<5> Rd;
4680   bits<5> Rn;
4681   bits<5> Rm;
4682   let Inst{31}    = 0;
4683   let Inst{30}    = size{0};
4684   let Inst{29}    = U;
4685   let Inst{28-24} = 0b01110;
4686   let Inst{23-22} = size{2-1};
4687   let Inst{21}    = 1;
4688   let Inst{20-16} = Rm;
4689   let Inst{15-12} = opcode;
4690   let Inst{11-10} = 0b00;
4691   let Inst{9-5}   = Rn;
4692   let Inst{4-0}   = Rd;
4693 }
4694
4695 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4696 class BaseSIMDDifferentThreeVectorTied<bit U, bits<3> size, bits<4> opcode,
4697                       RegisterOperand outtype, RegisterOperand intype1,
4698                       RegisterOperand intype2, string asm,
4699                       string outkind, string inkind1, string inkind2,
4700                       list<dag> pattern>
4701   : I<(outs outtype:$dst), (ins outtype:$Rd, intype1:$Rn, intype2:$Rm), asm,
4702       "{\t$Rd" # outkind # ", $Rn" # inkind1 # ", $Rm" # inkind2 #
4703       "|" # outkind # "\t$Rd, $Rn, $Rm}", "$Rd = $dst", pattern>,
4704     Sched<[WriteV]> {
4705   bits<5> Rd;
4706   bits<5> Rn;
4707   bits<5> Rm;
4708   let Inst{31}    = 0;
4709   let Inst{30}    = size{0};
4710   let Inst{29}    = U;
4711   let Inst{28-24} = 0b01110;
4712   let Inst{23-22} = size{2-1};
4713   let Inst{21}    = 1;
4714   let Inst{20-16} = Rm;
4715   let Inst{15-12} = opcode;
4716   let Inst{11-10} = 0b00;
4717   let Inst{9-5}   = Rn;
4718   let Inst{4-0}   = Rd;
4719 }
4720
4721 // FIXME: TableGen doesn't know how to deal with expanded types that also
4722 //        change the element count (in this case, placing the results in
4723 //        the high elements of the result register rather than the low
4724 //        elements). Until that's fixed, we can't code-gen those.
4725 multiclass SIMDNarrowThreeVectorBHS<bit U, bits<4> opc, string asm,
4726                                     Intrinsic IntOp> {
4727   def v8i16_v8i8   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4728                                                   V64, V128, V128,
4729                                                   asm, ".8b", ".8h", ".8h",
4730      [(set (v8i8 V64:$Rd), (IntOp (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
4731   def v8i16_v16i8  : BaseSIMDDifferentThreeVectorTied<U, 0b001, opc,
4732                                                   V128, V128, V128,
4733                                                   asm#"2", ".16b", ".8h", ".8h",
4734      []>;
4735   def v4i32_v4i16  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4736                                                   V64, V128, V128,
4737                                                   asm, ".4h", ".4s", ".4s",
4738      [(set (v4i16 V64:$Rd), (IntOp (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
4739   def v4i32_v8i16  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
4740                                                   V128, V128, V128,
4741                                                   asm#"2", ".8h", ".4s", ".4s",
4742      []>;
4743   def v2i64_v2i32  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4744                                                   V64, V128, V128,
4745                                                   asm, ".2s", ".2d", ".2d",
4746      [(set (v2i32 V64:$Rd), (IntOp (v2i64 V128:$Rn), (v2i64 V128:$Rm)))]>;
4747   def v2i64_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
4748                                                   V128, V128, V128,
4749                                                   asm#"2", ".4s", ".2d", ".2d",
4750      []>;
4751
4752
4753   // Patterns for the '2' variants involve INSERT_SUBREG, which you can't put in
4754   // a version attached to an instruction.
4755   def : Pat<(concat_vectors (v8i8 V64:$Rd), (IntOp (v8i16 V128:$Rn),
4756                                                    (v8i16 V128:$Rm))),
4757             (!cast<Instruction>(NAME # "v8i16_v16i8")
4758                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4759                 V128:$Rn, V128:$Rm)>;
4760   def : Pat<(concat_vectors (v4i16 V64:$Rd), (IntOp (v4i32 V128:$Rn),
4761                                                     (v4i32 V128:$Rm))),
4762             (!cast<Instruction>(NAME # "v4i32_v8i16")
4763                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4764                 V128:$Rn, V128:$Rm)>;
4765   def : Pat<(concat_vectors (v2i32 V64:$Rd), (IntOp (v2i64 V128:$Rn),
4766                                                     (v2i64 V128:$Rm))),
4767             (!cast<Instruction>(NAME # "v2i64_v4i32")
4768                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4769                 V128:$Rn, V128:$Rm)>;
4770 }
4771
4772 multiclass SIMDDifferentThreeVectorBD<bit U, bits<4> opc, string asm,
4773                                       Intrinsic IntOp> {
4774   def v8i8   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4775                                             V128, V64, V64,
4776                                             asm, ".8h", ".8b", ".8b",
4777       [(set (v8i16 V128:$Rd), (IntOp (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4778   def v16i8  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
4779                                             V128, V128, V128,
4780                                             asm#"2", ".8h", ".16b", ".16b", []>;
4781   let Predicates = [HasCrypto] in {
4782     def v1i64  : BaseSIMDDifferentThreeVector<U, 0b110, opc,
4783                                               V128, V64, V64,
4784                                               asm, ".1q", ".1d", ".1d", []>;
4785     def v2i64  : BaseSIMDDifferentThreeVector<U, 0b111, opc,
4786                                               V128, V128, V128,
4787                                               asm#"2", ".1q", ".2d", ".2d", []>;
4788   }
4789
4790   def : Pat<(v8i16 (IntOp (v8i8 (extract_high_v16i8 V128:$Rn)),
4791                           (v8i8 (extract_high_v16i8 V128:$Rm)))),
4792       (!cast<Instruction>(NAME#"v16i8") V128:$Rn, V128:$Rm)>;
4793 }
4794
4795 multiclass SIMDLongThreeVectorHS<bit U, bits<4> opc, string asm,
4796                                  SDPatternOperator OpNode> {
4797   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4798                                                   V128, V64, V64,
4799                                                   asm, ".4s", ".4h", ".4h",
4800       [(set (v4i32 V128:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4801   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
4802                                                   V128, V128, V128,
4803                                                   asm#"2", ".4s", ".8h", ".8h",
4804       [(set (v4i32 V128:$Rd), (OpNode (extract_high_v8i16 V128:$Rn),
4805                                       (extract_high_v8i16 V128:$Rm)))]>;
4806   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4807                                                   V128, V64, V64,
4808                                                   asm, ".2d", ".2s", ".2s",
4809       [(set (v2i64 V128:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4810   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
4811                                                   V128, V128, V128,
4812                                                   asm#"2", ".2d", ".4s", ".4s",
4813       [(set (v2i64 V128:$Rd), (OpNode (extract_high_v4i32 V128:$Rn),
4814                                       (extract_high_v4i32 V128:$Rm)))]>;
4815 }
4816
4817 multiclass SIMDLongThreeVectorBHSabdl<bit U, bits<4> opc, string asm,
4818                                   SDPatternOperator OpNode = null_frag> {
4819   def v8i8_v8i16   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4820                                                   V128, V64, V64,
4821                                                   asm, ".8h", ".8b", ".8b",
4822       [(set (v8i16 V128:$Rd),
4823             (zext (v8i8 (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))))]>;
4824   def v16i8_v8i16  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
4825                                                  V128, V128, V128,
4826                                                  asm#"2", ".8h", ".16b", ".16b",
4827       [(set (v8i16 V128:$Rd),
4828             (zext (v8i8 (OpNode (extract_high_v16i8 V128:$Rn),
4829                                 (extract_high_v16i8 V128:$Rm)))))]>;
4830   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4831                                                   V128, V64, V64,
4832                                                   asm, ".4s", ".4h", ".4h",
4833       [(set (v4i32 V128:$Rd),
4834             (zext (v4i16 (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))))]>;
4835   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
4836                                                   V128, V128, V128,
4837                                                   asm#"2", ".4s", ".8h", ".8h",
4838       [(set (v4i32 V128:$Rd),
4839             (zext (v4i16 (OpNode (extract_high_v8i16 V128:$Rn),
4840                                   (extract_high_v8i16 V128:$Rm)))))]>;
4841   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4842                                                   V128, V64, V64,
4843                                                   asm, ".2d", ".2s", ".2s",
4844       [(set (v2i64 V128:$Rd),
4845             (zext (v2i32 (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))))]>;
4846   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
4847                                                   V128, V128, V128,
4848                                                   asm#"2", ".2d", ".4s", ".4s",
4849       [(set (v2i64 V128:$Rd),
4850             (zext (v2i32 (OpNode (extract_high_v4i32 V128:$Rn),
4851                                  (extract_high_v4i32 V128:$Rm)))))]>;
4852 }
4853
4854 multiclass SIMDLongThreeVectorTiedBHSabal<bit U, bits<4> opc,
4855                                           string asm,
4856                                           SDPatternOperator OpNode> {
4857   def v8i8_v8i16   : BaseSIMDDifferentThreeVectorTied<U, 0b000, opc,
4858                                                   V128, V64, V64,
4859                                                   asm, ".8h", ".8b", ".8b",
4860     [(set (v8i16 V128:$dst),
4861           (add (v8i16 V128:$Rd),
4862                (zext (v8i8 (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm))))))]>;
4863   def v16i8_v8i16  : BaseSIMDDifferentThreeVectorTied<U, 0b001, opc,
4864                                                  V128, V128, V128,
4865                                                  asm#"2", ".8h", ".16b", ".16b",
4866     [(set (v8i16 V128:$dst),
4867           (add (v8i16 V128:$Rd),
4868                (zext (v8i8 (OpNode (extract_high_v16i8 V128:$Rn),
4869                                    (extract_high_v16i8 V128:$Rm))))))]>;
4870   def v4i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b010, opc,
4871                                                   V128, V64, V64,
4872                                                   asm, ".4s", ".4h", ".4h",
4873     [(set (v4i32 V128:$dst),
4874           (add (v4i32 V128:$Rd),
4875                (zext (v4i16 (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm))))))]>;
4876   def v8i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
4877                                                   V128, V128, V128,
4878                                                   asm#"2", ".4s", ".8h", ".8h",
4879     [(set (v4i32 V128:$dst),
4880           (add (v4i32 V128:$Rd),
4881                (zext (v4i16 (OpNode (extract_high_v8i16 V128:$Rn),
4882                                     (extract_high_v8i16 V128:$Rm))))))]>;
4883   def v2i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b100, opc,
4884                                                   V128, V64, V64,
4885                                                   asm, ".2d", ".2s", ".2s",
4886     [(set (v2i64 V128:$dst),
4887           (add (v2i64 V128:$Rd),
4888                (zext (v2i32 (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm))))))]>;
4889   def v4i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
4890                                                   V128, V128, V128,
4891                                                   asm#"2", ".2d", ".4s", ".4s",
4892     [(set (v2i64 V128:$dst),
4893           (add (v2i64 V128:$Rd),
4894                (zext (v2i32 (OpNode (extract_high_v4i32 V128:$Rn),
4895                                     (extract_high_v4i32 V128:$Rm))))))]>;
4896 }
4897
4898 multiclass SIMDLongThreeVectorBHS<bit U, bits<4> opc, string asm,
4899                                   SDPatternOperator OpNode = null_frag> {
4900   def v8i8_v8i16   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4901                                                   V128, V64, V64,
4902                                                   asm, ".8h", ".8b", ".8b",
4903       [(set (v8i16 V128:$Rd), (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4904   def v16i8_v8i16  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
4905                                                  V128, V128, V128,
4906                                                  asm#"2", ".8h", ".16b", ".16b",
4907       [(set (v8i16 V128:$Rd), (OpNode (extract_high_v16i8 V128:$Rn),
4908                                       (extract_high_v16i8 V128:$Rm)))]>;
4909   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4910                                                   V128, V64, V64,
4911                                                   asm, ".4s", ".4h", ".4h",
4912       [(set (v4i32 V128:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4913   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
4914                                                   V128, V128, V128,
4915                                                   asm#"2", ".4s", ".8h", ".8h",
4916       [(set (v4i32 V128:$Rd), (OpNode (extract_high_v8i16 V128:$Rn),
4917                                       (extract_high_v8i16 V128:$Rm)))]>;
4918   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4919                                                   V128, V64, V64,
4920                                                   asm, ".2d", ".2s", ".2s",
4921       [(set (v2i64 V128:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4922   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
4923                                                   V128, V128, V128,
4924                                                   asm#"2", ".2d", ".4s", ".4s",
4925       [(set (v2i64 V128:$Rd), (OpNode (extract_high_v4i32 V128:$Rn),
4926                                       (extract_high_v4i32 V128:$Rm)))]>;
4927 }
4928
4929 multiclass SIMDLongThreeVectorTiedBHS<bit U, bits<4> opc,
4930                                       string asm,
4931                                       SDPatternOperator OpNode> {
4932   def v8i8_v8i16   : BaseSIMDDifferentThreeVectorTied<U, 0b000, opc,
4933                                                   V128, V64, V64,
4934                                                   asm, ".8h", ".8b", ".8b",
4935     [(set (v8i16 V128:$dst),
4936           (OpNode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4937   def v16i8_v8i16  : BaseSIMDDifferentThreeVectorTied<U, 0b001, opc,
4938                                                  V128, V128, V128,
4939                                                  asm#"2", ".8h", ".16b", ".16b",
4940     [(set (v8i16 V128:$dst),
4941           (OpNode (v8i16 V128:$Rd),
4942                   (extract_high_v16i8 V128:$Rn),
4943                   (extract_high_v16i8 V128:$Rm)))]>;
4944   def v4i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b010, opc,
4945                                                   V128, V64, V64,
4946                                                   asm, ".4s", ".4h", ".4h",
4947     [(set (v4i32 V128:$dst),
4948           (OpNode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4949   def v8i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
4950                                                   V128, V128, V128,
4951                                                   asm#"2", ".4s", ".8h", ".8h",
4952     [(set (v4i32 V128:$dst),
4953           (OpNode (v4i32 V128:$Rd),
4954                   (extract_high_v8i16 V128:$Rn),
4955                   (extract_high_v8i16 V128:$Rm)))]>;
4956   def v2i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b100, opc,
4957                                                   V128, V64, V64,
4958                                                   asm, ".2d", ".2s", ".2s",
4959     [(set (v2i64 V128:$dst),
4960           (OpNode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4961   def v4i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
4962                                                   V128, V128, V128,
4963                                                   asm#"2", ".2d", ".4s", ".4s",
4964     [(set (v2i64 V128:$dst),
4965           (OpNode (v2i64 V128:$Rd),
4966                   (extract_high_v4i32 V128:$Rn),
4967                   (extract_high_v4i32 V128:$Rm)))]>;
4968 }
4969
4970 multiclass SIMDLongThreeVectorSQDMLXTiedHS<bit U, bits<4> opc, string asm,
4971                                            SDPatternOperator Accum> {
4972   def v4i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b010, opc,
4973                                                   V128, V64, V64,
4974                                                   asm, ".4s", ".4h", ".4h",
4975     [(set (v4i32 V128:$dst),
4976           (Accum (v4i32 V128:$Rd),
4977                  (v4i32 (int_arm64_neon_sqdmull (v4i16 V64:$Rn),
4978                                                 (v4i16 V64:$Rm)))))]>;
4979   def v8i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
4980                                                   V128, V128, V128,
4981                                                   asm#"2", ".4s", ".8h", ".8h",
4982     [(set (v4i32 V128:$dst),
4983           (Accum (v4i32 V128:$Rd),
4984                  (v4i32 (int_arm64_neon_sqdmull (extract_high_v8i16 V128:$Rn),
4985                                             (extract_high_v8i16 V128:$Rm)))))]>;
4986   def v2i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b100, opc,
4987                                                   V128, V64, V64,
4988                                                   asm, ".2d", ".2s", ".2s",
4989     [(set (v2i64 V128:$dst),
4990           (Accum (v2i64 V128:$Rd),
4991                  (v2i64 (int_arm64_neon_sqdmull (v2i32 V64:$Rn),
4992                                                 (v2i32 V64:$Rm)))))]>;
4993   def v4i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
4994                                                   V128, V128, V128,
4995                                                   asm#"2", ".2d", ".4s", ".4s",
4996     [(set (v2i64 V128:$dst),
4997           (Accum (v2i64 V128:$Rd),
4998                  (v2i64 (int_arm64_neon_sqdmull (extract_high_v4i32 V128:$Rn),
4999                                             (extract_high_v4i32 V128:$Rm)))))]>;
5000 }
5001
5002 multiclass SIMDWideThreeVectorBHS<bit U, bits<4> opc, string asm,
5003                                   SDPatternOperator OpNode> {
5004   def v8i8_v8i16   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
5005                                                   V128, V128, V64,
5006                                                   asm, ".8h", ".8h", ".8b",
5007        [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn), (v8i8 V64:$Rm)))]>;
5008   def v16i8_v8i16  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
5009                                                   V128, V128, V128,
5010                                                   asm#"2", ".8h", ".8h", ".16b",
5011        [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn),
5012                                        (extract_high_v16i8 V128:$Rm)))]>;
5013   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
5014                                                   V128, V128, V64,
5015                                                   asm, ".4s", ".4s", ".4h",
5016        [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (v4i16 V64:$Rm)))]>;
5017   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
5018                                                   V128, V128, V128,
5019                                                   asm#"2", ".4s", ".4s", ".8h",
5020        [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn),
5021                                        (extract_high_v8i16 V128:$Rm)))]>;
5022   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
5023                                                   V128, V128, V64,
5024                                                   asm, ".2d", ".2d", ".2s",
5025        [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn), (v2i32 V64:$Rm)))]>;
5026   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
5027                                                   V128, V128, V128,
5028                                                   asm#"2", ".2d", ".2d", ".4s",
5029        [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn),
5030                                        (extract_high_v4i32 V128:$Rm)))]>;
5031 }
5032
5033 //----------------------------------------------------------------------------
5034 // AdvSIMD bitwise extract from vector
5035 //----------------------------------------------------------------------------
5036
5037 class BaseSIMDBitwiseExtract<bit size, RegisterOperand regtype, ValueType vty,
5038                              string asm, string kind>
5039   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, i32imm:$imm), asm,
5040       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind # ", $imm" #
5041       "|" # kind # "\t$Rd, $Rn, $Rm, $imm}", "",
5042       [(set (vty regtype:$Rd),
5043             (ARM64ext regtype:$Rn, regtype:$Rm, (i32 imm:$imm)))]>,
5044     Sched<[WriteV]> {
5045   bits<5> Rd;
5046   bits<5> Rn;
5047   bits<5> Rm;
5048   bits<4> imm;
5049   let Inst{31}    = 0;
5050   let Inst{30}    = size;
5051   let Inst{29-21} = 0b101110000;
5052   let Inst{20-16} = Rm;
5053   let Inst{15}    = 0;
5054   let Inst{14-11} = imm;
5055   let Inst{10}    = 0;
5056   let Inst{9-5}   = Rn;
5057   let Inst{4-0}   = Rd;
5058 }
5059
5060
5061 multiclass SIMDBitwiseExtract<string asm> {
5062   def v8i8  : BaseSIMDBitwiseExtract<0, V64, v8i8, asm, ".8b"> {
5063     let imm{3} = 0;
5064   }
5065   def v16i8 : BaseSIMDBitwiseExtract<1, V128, v16i8, asm, ".16b">;
5066 }
5067
5068 //----------------------------------------------------------------------------
5069 // AdvSIMD zip vector
5070 //----------------------------------------------------------------------------
5071
5072 class BaseSIMDZipVector<bits<3> size, bits<3> opc, RegisterOperand regtype,
5073                         string asm, string kind, SDNode OpNode, ValueType valty>
5074   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm), asm,
5075       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind #
5076       "|" # kind # "\t$Rd, $Rn, $Rm}", "",
5077       [(set (valty regtype:$Rd), (OpNode regtype:$Rn, regtype:$Rm))]>,
5078     Sched<[WriteV]> {
5079   bits<5> Rd;
5080   bits<5> Rn;
5081   bits<5> Rm;
5082   let Inst{31}    = 0;
5083   let Inst{30}    = size{0};
5084   let Inst{29-24} = 0b001110;
5085   let Inst{23-22} = size{2-1};
5086   let Inst{21}    = 0;
5087   let Inst{20-16} = Rm;
5088   let Inst{15}    = 0;
5089   let Inst{14-12} = opc;
5090   let Inst{11-10} = 0b10;
5091   let Inst{9-5}   = Rn;
5092   let Inst{4-0}   = Rd;
5093 }
5094
5095 multiclass SIMDZipVector<bits<3>opc, string asm,
5096                          SDNode OpNode> {
5097   def v8i8   : BaseSIMDZipVector<0b000, opc, V64,
5098       asm, ".8b", OpNode, v8i8>;
5099   def v16i8  : BaseSIMDZipVector<0b001, opc, V128,
5100       asm, ".16b", OpNode, v16i8>;
5101   def v4i16  : BaseSIMDZipVector<0b010, opc, V64,
5102       asm, ".4h", OpNode, v4i16>;
5103   def v8i16  : BaseSIMDZipVector<0b011, opc, V128,
5104       asm, ".8h", OpNode, v8i16>;
5105   def v2i32  : BaseSIMDZipVector<0b100, opc, V64,
5106       asm, ".2s", OpNode, v2i32>;
5107   def v4i32  : BaseSIMDZipVector<0b101, opc, V128,
5108       asm, ".4s", OpNode, v4i32>;
5109   def v2i64  : BaseSIMDZipVector<0b111, opc, V128,
5110       asm, ".2d", OpNode, v2i64>;
5111
5112   def : Pat<(v2f32 (OpNode V64:$Rn, V64:$Rm)),
5113         (!cast<Instruction>(NAME#"v2i32") V64:$Rn, V64:$Rm)>;
5114   def : Pat<(v4f32 (OpNode V128:$Rn, V128:$Rm)),
5115         (!cast<Instruction>(NAME#"v4i32") V128:$Rn, V128:$Rm)>;
5116   def : Pat<(v2f64 (OpNode V128:$Rn, V128:$Rm)),
5117         (!cast<Instruction>(NAME#"v2i64") V128:$Rn, V128:$Rm)>;
5118 }
5119
5120 //----------------------------------------------------------------------------
5121 // AdvSIMD three register scalar instructions
5122 //----------------------------------------------------------------------------
5123
5124 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
5125 class BaseSIMDThreeScalar<bit U, bits<2> size, bits<5> opcode,
5126                         RegisterClass regtype, string asm,
5127                         list<dag> pattern>
5128   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm), asm,
5129       "\t$Rd, $Rn, $Rm", "", pattern>,
5130     Sched<[WriteV]> {
5131   bits<5> Rd;
5132   bits<5> Rn;
5133   bits<5> Rm;
5134   let Inst{31-30} = 0b01;
5135   let Inst{29}    = U;
5136   let Inst{28-24} = 0b11110;
5137   let Inst{23-22} = size;
5138   let Inst{21}    = 1;
5139   let Inst{20-16} = Rm;
5140   let Inst{15-11} = opcode;
5141   let Inst{10}    = 1;
5142   let Inst{9-5}   = Rn;
5143   let Inst{4-0}   = Rd;
5144 }
5145
5146 multiclass SIMDThreeScalarD<bit U, bits<5> opc, string asm,
5147                             SDPatternOperator OpNode> {
5148   def v1i64  : BaseSIMDThreeScalar<U, 0b11, opc, FPR64, asm,
5149     [(set (v1i64 FPR64:$Rd), (OpNode (v1i64 FPR64:$Rn), (v1i64 FPR64:$Rm)))]>;
5150 }
5151
5152 multiclass SIMDThreeScalarBHSD<bit U, bits<5> opc, string asm,
5153                                SDPatternOperator OpNode> {
5154   def v1i64  : BaseSIMDThreeScalar<U, 0b11, opc, FPR64, asm,
5155     [(set (v1i64 FPR64:$Rd), (OpNode (v1i64 FPR64:$Rn), (v1i64 FPR64:$Rm)))]>;
5156   def v1i32  : BaseSIMDThreeScalar<U, 0b10, opc, FPR32, asm, []>;
5157   def v1i16  : BaseSIMDThreeScalar<U, 0b01, opc, FPR16, asm, []>;
5158   def v1i8   : BaseSIMDThreeScalar<U, 0b00, opc, FPR8 , asm, []>;
5159
5160   def : Pat<(i64 (OpNode (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5161             (!cast<Instruction>(NAME#"v1i64") FPR64:$Rn, FPR64:$Rm)>;
5162   def : Pat<(i32 (OpNode (i32 FPR32:$Rn), (i32 FPR32:$Rm))),
5163             (!cast<Instruction>(NAME#"v1i32") FPR32:$Rn, FPR32:$Rm)>;
5164 }
5165
5166 multiclass SIMDThreeScalarHS<bit U, bits<5> opc, string asm,
5167                              SDPatternOperator OpNode> {
5168   def v1i32  : BaseSIMDThreeScalar<U, 0b10, opc, FPR32, asm,
5169                              [(set FPR32:$Rd, (OpNode FPR32:$Rn, FPR32:$Rm))]>;
5170   def v1i16  : BaseSIMDThreeScalar<U, 0b01, opc, FPR16, asm, []>;
5171 }
5172
5173 multiclass SIMDThreeScalarSD<bit U, bit S, bits<5> opc, string asm,
5174                              SDPatternOperator OpNode = null_frag> {
5175   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5176     def #NAME#64 : BaseSIMDThreeScalar<U, {S,1}, opc, FPR64, asm,
5177       [(set (f64 FPR64:$Rd), (OpNode (f64 FPR64:$Rn), (f64 FPR64:$Rm)))]>;
5178     def #NAME#32 : BaseSIMDThreeScalar<U, {S,0}, opc, FPR32, asm,
5179       [(set FPR32:$Rd, (OpNode FPR32:$Rn, FPR32:$Rm))]>;
5180   }
5181
5182   def : Pat<(v1f64 (OpNode (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
5183             (!cast<Instruction>(NAME # "64") FPR64:$Rn, FPR64:$Rm)>;
5184 }
5185
5186 multiclass SIMDThreeScalarFPCmp<bit U, bit S, bits<5> opc, string asm,
5187                                 SDPatternOperator OpNode = null_frag> {
5188   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5189     def #NAME#64 : BaseSIMDThreeScalar<U, {S,1}, opc, FPR64, asm,
5190       [(set (i64 FPR64:$Rd), (OpNode (f64 FPR64:$Rn), (f64 FPR64:$Rm)))]>;
5191     def #NAME#32 : BaseSIMDThreeScalar<U, {S,0}, opc, FPR32, asm,
5192       [(set (i32 FPR32:$Rd), (OpNode (f32 FPR32:$Rn), (f32 FPR32:$Rm)))]>;
5193   }
5194
5195   def : Pat<(v1i64 (OpNode (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
5196             (!cast<Instruction>(NAME # "64") FPR64:$Rn, FPR64:$Rm)>;
5197 }
5198
5199 class BaseSIMDThreeScalarMixed<bit U, bits<2> size, bits<5> opcode,
5200               dag oops, dag iops, string asm, string cstr, list<dag> pat>
5201   : I<oops, iops, asm,
5202       "\t$Rd, $Rn, $Rm", cstr, pat>,
5203     Sched<[WriteV]> {
5204   bits<5> Rd;
5205   bits<5> Rn;
5206   bits<5> Rm;
5207   let Inst{31-30} = 0b01;
5208   let Inst{29}    = U;
5209   let Inst{28-24} = 0b11110;
5210   let Inst{23-22} = size;
5211   let Inst{21}    = 1;
5212   let Inst{20-16} = Rm;
5213   let Inst{15-11} = opcode;
5214   let Inst{10}    = 0;
5215   let Inst{9-5}   = Rn;
5216   let Inst{4-0}   = Rd;
5217 }
5218
5219 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5220 multiclass SIMDThreeScalarMixedHS<bit U, bits<5> opc, string asm,
5221                                   SDPatternOperator OpNode = null_frag> {
5222   def i16  : BaseSIMDThreeScalarMixed<U, 0b01, opc,
5223                                       (outs FPR32:$Rd),
5224                                       (ins FPR16:$Rn, FPR16:$Rm), asm, "", []>;
5225   def i32  : BaseSIMDThreeScalarMixed<U, 0b10, opc,
5226                                       (outs FPR64:$Rd),
5227                                       (ins FPR32:$Rn, FPR32:$Rm), asm, "",
5228             [(set (i64 FPR64:$Rd), (OpNode (i32 FPR32:$Rn), (i32 FPR32:$Rm)))]>;
5229 }
5230
5231 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5232 multiclass SIMDThreeScalarMixedTiedHS<bit U, bits<5> opc, string asm,
5233                                   SDPatternOperator OpNode = null_frag> {
5234   def i16  : BaseSIMDThreeScalarMixed<U, 0b01, opc,
5235                                       (outs FPR32:$dst),
5236                                       (ins FPR32:$Rd, FPR16:$Rn, FPR16:$Rm),
5237                                       asm, "$Rd = $dst", []>;
5238   def i32  : BaseSIMDThreeScalarMixed<U, 0b10, opc,
5239                                       (outs FPR64:$dst),
5240                                       (ins FPR64:$Rd, FPR32:$Rn, FPR32:$Rm),
5241                                       asm, "$Rd = $dst",
5242             [(set (i64 FPR64:$dst),
5243                   (OpNode (i64 FPR64:$Rd), (i32 FPR32:$Rn), (i32 FPR32:$Rm)))]>;
5244 }
5245
5246 //----------------------------------------------------------------------------
5247 // AdvSIMD two register scalar instructions
5248 //----------------------------------------------------------------------------
5249
5250 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5251 class BaseSIMDTwoScalar<bit U, bits<2> size, bits<5> opcode,
5252                         RegisterClass regtype, RegisterClass regtype2,
5253                         string asm, list<dag> pat>
5254   : I<(outs regtype:$Rd), (ins regtype2:$Rn), asm,
5255       "\t$Rd, $Rn", "", pat>,
5256     Sched<[WriteV]> {
5257   bits<5> Rd;
5258   bits<5> Rn;
5259   let Inst{31-30} = 0b01;
5260   let Inst{29}    = U;
5261   let Inst{28-24} = 0b11110;
5262   let Inst{23-22} = size;
5263   let Inst{21-17} = 0b10000;
5264   let Inst{16-12} = opcode;
5265   let Inst{11-10} = 0b10;
5266   let Inst{9-5}   = Rn;
5267   let Inst{4-0}   = Rd;
5268 }
5269
5270 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5271 class BaseSIMDTwoScalarTied<bit U, bits<2> size, bits<5> opcode,
5272                         RegisterClass regtype, RegisterClass regtype2,
5273                         string asm, list<dag> pat>
5274   : I<(outs regtype:$dst), (ins regtype:$Rd, regtype2:$Rn), asm,
5275       "\t$Rd, $Rn", "$Rd = $dst", pat>,
5276     Sched<[WriteV]> {
5277   bits<5> Rd;
5278   bits<5> Rn;
5279   let Inst{31-30} = 0b01;
5280   let Inst{29}    = U;
5281   let Inst{28-24} = 0b11110;
5282   let Inst{23-22} = size;
5283   let Inst{21-17} = 0b10000;
5284   let Inst{16-12} = opcode;
5285   let Inst{11-10} = 0b10;
5286   let Inst{9-5}   = Rn;
5287   let Inst{4-0}   = Rd;
5288 }
5289
5290
5291 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5292 class BaseSIMDCmpTwoScalar<bit U, bits<2> size, bits<5> opcode,
5293                         RegisterClass regtype, string asm, string zero>
5294   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm,
5295       "\t$Rd, $Rn, #" # zero, "", []>,
5296     Sched<[WriteV]> {
5297   bits<5> Rd;
5298   bits<5> Rn;
5299   let Inst{31-30} = 0b01;
5300   let Inst{29}    = U;
5301   let Inst{28-24} = 0b11110;
5302   let Inst{23-22} = size;
5303   let Inst{21-17} = 0b10000;
5304   let Inst{16-12} = opcode;
5305   let Inst{11-10} = 0b10;
5306   let Inst{9-5}   = Rn;
5307   let Inst{4-0}   = Rd;
5308 }
5309
5310 class SIMDInexactCvtTwoScalar<bits<5> opcode, string asm>
5311   : I<(outs FPR32:$Rd), (ins FPR64:$Rn), asm, "\t$Rd, $Rn", "",
5312      [(set (f32 FPR32:$Rd), (int_arm64_sisd_fcvtxn (f64 FPR64:$Rn)))]>,
5313     Sched<[WriteV]> {
5314   bits<5> Rd;
5315   bits<5> Rn;
5316   let Inst{31-17} = 0b011111100110000;
5317   let Inst{16-12} = opcode;
5318   let Inst{11-10} = 0b10;
5319   let Inst{9-5}   = Rn;
5320   let Inst{4-0}   = Rd;
5321 }
5322
5323 multiclass SIMDCmpTwoScalarD<bit U, bits<5> opc, string asm,
5324                              SDPatternOperator OpNode> {
5325   def v1i64rz  : BaseSIMDCmpTwoScalar<U, 0b11, opc, FPR64, asm, "0">;
5326
5327   def : Pat<(v1i64 (OpNode FPR64:$Rn)),
5328             (!cast<Instruction>(NAME # v1i64rz) FPR64:$Rn)>;
5329 }
5330
5331 multiclass SIMDCmpTwoScalarSD<bit U, bit S, bits<5> opc, string asm,
5332                               SDPatternOperator OpNode> {
5333   def v1i64rz  : BaseSIMDCmpTwoScalar<U, {S,1}, opc, FPR64, asm, "0.0">;
5334   def v1i32rz  : BaseSIMDCmpTwoScalar<U, {S,0}, opc, FPR32, asm, "0.0">;
5335
5336   def : InstAlias<asm # " $Rd, $Rn, #0",
5337                   (!cast<Instruction>(NAME # v1i64rz) FPR64:$Rd, FPR64:$Rn)>;
5338   def : InstAlias<asm # " $Rd, $Rn, #0",
5339                   (!cast<Instruction>(NAME # v1i32rz) FPR32:$Rd, FPR32:$Rn)>;
5340
5341   def : Pat<(v1i64 (OpNode (v1f64 FPR64:$Rn))),
5342             (!cast<Instruction>(NAME # v1i64rz) FPR64:$Rn)>;
5343 }
5344
5345 multiclass SIMDTwoScalarD<bit U, bits<5> opc, string asm,
5346                           SDPatternOperator OpNode = null_frag> {
5347   def v1i64       : BaseSIMDTwoScalar<U, 0b11, opc, FPR64, FPR64, asm,
5348     [(set (v1i64 FPR64:$Rd), (OpNode (v1i64 FPR64:$Rn)))]>;
5349
5350   def : Pat<(i64 (OpNode (i64 FPR64:$Rn))),
5351             (!cast<Instruction>(NAME # "v1i64") FPR64:$Rn)>;
5352 }
5353
5354 multiclass SIMDTwoScalarSD<bit U, bit S, bits<5> opc, string asm> {
5355   def v1i64       : BaseSIMDTwoScalar<U, {S,1}, opc, FPR64, FPR64, asm,[]>;
5356   def v1i32       : BaseSIMDTwoScalar<U, {S,0}, opc, FPR32, FPR32, asm,[]>;
5357 }
5358
5359 multiclass SIMDTwoScalarCVTSD<bit U, bit S, bits<5> opc, string asm,
5360                               SDPatternOperator OpNode> {
5361   def v1i64 : BaseSIMDTwoScalar<U, {S,1}, opc, FPR64, FPR64, asm,
5362                                 [(set FPR64:$Rd, (OpNode (f64 FPR64:$Rn)))]>;
5363   def v1i32 : BaseSIMDTwoScalar<U, {S,0}, opc, FPR32, FPR32, asm,
5364                                 [(set FPR32:$Rd, (OpNode (f32 FPR32:$Rn)))]>;
5365 }
5366
5367 multiclass SIMDTwoScalarBHSD<bit U, bits<5> opc, string asm,
5368                              SDPatternOperator OpNode = null_frag> {
5369   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5370     def v1i64  : BaseSIMDTwoScalar<U, 0b11, opc, FPR64, FPR64, asm,
5371            [(set (i64 FPR64:$Rd), (OpNode (i64 FPR64:$Rn)))]>;
5372     def v1i32  : BaseSIMDTwoScalar<U, 0b10, opc, FPR32, FPR32, asm,
5373            [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn)))]>;
5374     def v1i16  : BaseSIMDTwoScalar<U, 0b01, opc, FPR16, FPR16, asm, []>;
5375     def v1i8   : BaseSIMDTwoScalar<U, 0b00, opc, FPR8 , FPR8 , asm, []>;
5376   }
5377
5378   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rn))),
5379             (!cast<Instruction>(NAME # v1i64) FPR64:$Rn)>;
5380 }
5381
5382 multiclass SIMDTwoScalarBHSDTied<bit U, bits<5> opc, string asm,
5383                                  Intrinsic OpNode> {
5384   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5385     def v1i64  : BaseSIMDTwoScalarTied<U, 0b11, opc, FPR64, FPR64, asm,
5386         [(set (i64 FPR64:$dst), (OpNode (i64 FPR64:$Rd), (i64 FPR64:$Rn)))]>;
5387     def v1i32  : BaseSIMDTwoScalarTied<U, 0b10, opc, FPR32, FPR32, asm,
5388         [(set (i32 FPR32:$dst), (OpNode (i32 FPR32:$Rd), (i32 FPR32:$Rn)))]>;
5389     def v1i16  : BaseSIMDTwoScalarTied<U, 0b01, opc, FPR16, FPR16, asm, []>;
5390     def v1i8   : BaseSIMDTwoScalarTied<U, 0b00, opc, FPR8 , FPR8 , asm, []>;
5391   }
5392
5393   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn))),
5394             (!cast<Instruction>(NAME # v1i64) FPR64:$Rd, FPR64:$Rn)>;
5395 }
5396
5397
5398
5399 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5400 multiclass SIMDTwoScalarMixedBHS<bit U, bits<5> opc, string asm,
5401                                  SDPatternOperator OpNode = null_frag> {
5402   def v1i32  : BaseSIMDTwoScalar<U, 0b10, opc, FPR32, FPR64, asm,
5403         [(set (i32 FPR32:$Rd), (OpNode (i64 FPR64:$Rn)))]>;
5404   def v1i16  : BaseSIMDTwoScalar<U, 0b01, opc, FPR16, FPR32, asm, []>;
5405   def v1i8   : BaseSIMDTwoScalar<U, 0b00, opc, FPR8 , FPR16, asm, []>;
5406 }
5407
5408 //----------------------------------------------------------------------------
5409 // AdvSIMD scalar pairwise instructions
5410 //----------------------------------------------------------------------------
5411
5412 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5413 class BaseSIMDPairwiseScalar<bit U, bits<2> size, bits<5> opcode,
5414                         RegisterOperand regtype, RegisterOperand vectype,
5415                         string asm, string kind>
5416   : I<(outs regtype:$Rd), (ins vectype:$Rn), asm,
5417       "{\t$Rd, $Rn" # kind # "|" # kind # "\t$Rd, $Rn}", "", []>,
5418     Sched<[WriteV]> {
5419   bits<5> Rd;
5420   bits<5> Rn;
5421   let Inst{31-30} = 0b01;
5422   let Inst{29}    = U;
5423   let Inst{28-24} = 0b11110;
5424   let Inst{23-22} = size;
5425   let Inst{21-17} = 0b11000;
5426   let Inst{16-12} = opcode;
5427   let Inst{11-10} = 0b10;
5428   let Inst{9-5}   = Rn;
5429   let Inst{4-0}   = Rd;
5430 }
5431
5432 multiclass SIMDPairwiseScalarD<bit U, bits<5> opc, string asm> {
5433   def v2i64p : BaseSIMDPairwiseScalar<U, 0b11, opc, FPR64Op, V128,
5434                                       asm, ".2d">;
5435 }
5436
5437 multiclass SIMDPairwiseScalarSD<bit U, bit S, bits<5> opc, string asm> {
5438   def v2i32p : BaseSIMDPairwiseScalar<U, {S,0}, opc, FPR32Op, V64,
5439                                       asm, ".2s">;
5440   def v2i64p : BaseSIMDPairwiseScalar<U, {S,1}, opc, FPR64Op, V128,
5441                                       asm, ".2d">;
5442 }
5443
5444 //----------------------------------------------------------------------------
5445 // AdvSIMD across lanes instructions
5446 //----------------------------------------------------------------------------
5447
5448 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5449 class BaseSIMDAcrossLanes<bit Q, bit U, bits<2> size, bits<5> opcode,
5450                           RegisterClass regtype, RegisterOperand vectype,
5451                           string asm, string kind, list<dag> pattern>
5452   : I<(outs regtype:$Rd), (ins vectype:$Rn), asm,
5453       "{\t$Rd, $Rn" # kind # "|" # kind # "\t$Rd, $Rn}", "", pattern>,
5454     Sched<[WriteV]> {
5455   bits<5> Rd;
5456   bits<5> Rn;
5457   let Inst{31}    = 0;
5458   let Inst{30}    = Q;
5459   let Inst{29}    = U;
5460   let Inst{28-24} = 0b01110;
5461   let Inst{23-22} = size;
5462   let Inst{21-17} = 0b11000;
5463   let Inst{16-12} = opcode;
5464   let Inst{11-10} = 0b10;
5465   let Inst{9-5}   = Rn;
5466   let Inst{4-0}   = Rd;
5467 }
5468
5469 multiclass SIMDAcrossLanesBHS<bit U, bits<5> opcode,
5470                               string asm> {
5471   def v8i8v  : BaseSIMDAcrossLanes<0, U, 0b00, opcode, FPR8,  V64,
5472                                    asm, ".8b", []>;
5473   def v16i8v : BaseSIMDAcrossLanes<1, U, 0b00, opcode, FPR8,  V128,
5474                                    asm, ".16b", []>;
5475   def v4i16v : BaseSIMDAcrossLanes<0, U, 0b01, opcode, FPR16, V64,
5476                                    asm, ".4h", []>;
5477   def v8i16v : BaseSIMDAcrossLanes<1, U, 0b01, opcode, FPR16, V128,
5478                                    asm, ".8h", []>;
5479   def v4i32v : BaseSIMDAcrossLanes<1, U, 0b10, opcode, FPR32, V128,
5480                                    asm, ".4s", []>;
5481 }
5482
5483 multiclass SIMDAcrossLanesHSD<bit U, bits<5> opcode, string asm> {
5484   def v8i8v  : BaseSIMDAcrossLanes<0, U, 0b00, opcode, FPR16, V64,
5485                                    asm, ".8b", []>;
5486   def v16i8v : BaseSIMDAcrossLanes<1, U, 0b00, opcode, FPR16, V128,
5487                                    asm, ".16b", []>;
5488   def v4i16v : BaseSIMDAcrossLanes<0, U, 0b01, opcode, FPR32, V64,
5489                                    asm, ".4h", []>;
5490   def v8i16v : BaseSIMDAcrossLanes<1, U, 0b01, opcode, FPR32, V128,
5491                                    asm, ".8h", []>;
5492   def v4i32v : BaseSIMDAcrossLanes<1, U, 0b10, opcode, FPR64, V128,
5493                                    asm, ".4s", []>;
5494 }
5495
5496 multiclass SIMDAcrossLanesS<bits<5> opcode, bit sz1, string asm,
5497                             Intrinsic intOp> {
5498   def v4i32v : BaseSIMDAcrossLanes<1, 1, {sz1, 0}, opcode, FPR32, V128,
5499                                    asm, ".4s",
5500         [(set FPR32:$Rd, (intOp (v4f32 V128:$Rn)))]>;
5501 }
5502
5503 //----------------------------------------------------------------------------
5504 // AdvSIMD INS/DUP instructions
5505 //----------------------------------------------------------------------------
5506
5507 // FIXME: There has got to be a better way to factor these. ugh.
5508
5509 class BaseSIMDInsDup<bit Q, bit op, dag outs, dag ins, string asm,
5510                      string operands, string constraints, list<dag> pattern>
5511   : I<outs, ins, asm, operands, constraints, pattern>,
5512     Sched<[WriteV]> {
5513   bits<5> Rd;
5514   bits<5> Rn;
5515   let Inst{31} = 0;
5516   let Inst{30} = Q;
5517   let Inst{29} = op;
5518   let Inst{28-21} = 0b01110000;
5519   let Inst{15} = 0;
5520   let Inst{10} = 1;
5521   let Inst{9-5} = Rn;
5522   let Inst{4-0} = Rd;
5523 }
5524
5525 class SIMDDupFromMain<bit Q, bits<5> imm5, string size, ValueType vectype,
5526                       RegisterOperand vecreg, RegisterClass regtype>
5527   : BaseSIMDInsDup<Q, 0, (outs vecreg:$Rd), (ins regtype:$Rn), "dup",
5528                    "{\t$Rd" # size # ", $Rn" #
5529                    "|" # size # "\t$Rd, $Rn}", "",
5530                    [(set (vectype vecreg:$Rd), (ARM64dup regtype:$Rn))]> {
5531   let Inst{20-16} = imm5;
5532   let Inst{14-11} = 0b0001;
5533 }
5534
5535 class SIMDDupFromElement<bit Q, string dstkind, string srckind,
5536                          ValueType vectype, ValueType insreg,
5537                          RegisterOperand vecreg, Operand idxtype,
5538                          ValueType elttype, SDNode OpNode>
5539   : BaseSIMDInsDup<Q, 0, (outs vecreg:$Rd), (ins V128:$Rn, idxtype:$idx), "dup",
5540                    "{\t$Rd" # dstkind # ", $Rn" # srckind # "$idx" #
5541                    "|" # dstkind # "\t$Rd, $Rn$idx}", "",
5542                  [(set (vectype vecreg:$Rd),
5543                        (OpNode (insreg V128:$Rn), idxtype:$idx))]> {
5544   let Inst{14-11} = 0b0000;
5545 }
5546
5547 class SIMDDup64FromElement
5548   : SIMDDupFromElement<1, ".2d", ".d", v2i64, v2i64, V128,
5549                        VectorIndexD, i64, ARM64duplane64> {
5550   bits<1> idx;
5551   let Inst{20} = idx;
5552   let Inst{19-16} = 0b1000;
5553 }
5554
5555 class SIMDDup32FromElement<bit Q, string size, ValueType vectype,
5556                            RegisterOperand vecreg>
5557   : SIMDDupFromElement<Q, size, ".s", vectype, v4i32, vecreg,
5558                        VectorIndexS, i64, ARM64duplane32> {
5559   bits<2> idx;
5560   let Inst{20-19} = idx;
5561   let Inst{18-16} = 0b100;
5562 }
5563
5564 class SIMDDup16FromElement<bit Q, string size, ValueType vectype,
5565                            RegisterOperand vecreg>
5566   : SIMDDupFromElement<Q, size, ".h", vectype, v8i16, vecreg,
5567                        VectorIndexH, i64, ARM64duplane16> {
5568   bits<3> idx;
5569   let Inst{20-18} = idx;
5570   let Inst{17-16} = 0b10;
5571 }
5572
5573 class SIMDDup8FromElement<bit Q, string size, ValueType vectype,
5574                           RegisterOperand vecreg>
5575   : SIMDDupFromElement<Q, size, ".b", vectype, v16i8, vecreg,
5576                        VectorIndexB, i64, ARM64duplane8> {
5577   bits<4> idx;
5578   let Inst{20-17} = idx;
5579   let Inst{16} = 1;
5580 }
5581
5582 class BaseSIMDMov<bit Q, string size, bits<4> imm4, RegisterClass regtype,
5583                   Operand idxtype, string asm, list<dag> pattern>
5584   : BaseSIMDInsDup<Q, 0, (outs regtype:$Rd), (ins V128:$Rn, idxtype:$idx), asm,
5585                    "{\t$Rd, $Rn" # size # "$idx" #
5586                    "|" # size # "\t$Rd, $Rn$idx}", "", pattern> {
5587   let Inst{14-11} = imm4;
5588 }
5589
5590 class SIMDSMov<bit Q, string size, RegisterClass regtype,
5591                Operand idxtype>
5592   : BaseSIMDMov<Q, size, 0b0101, regtype, idxtype, "smov", []>;
5593 class SIMDUMov<bit Q, string size, ValueType vectype, RegisterClass regtype,
5594                Operand idxtype>
5595   : BaseSIMDMov<Q, size, 0b0111, regtype, idxtype, "umov",
5596       [(set regtype:$Rd, (vector_extract (vectype V128:$Rn), idxtype:$idx))]>;
5597
5598 // FIXME: these aliases should be canonical, but TableGen can't handle the
5599 // alternate syntaxes.
5600 class SIMDMovAlias<string asm, string size, Instruction inst,
5601                    RegisterClass regtype, Operand idxtype>
5602     : InstAlias<asm#"{\t$dst, $src"#size#"$idx" #
5603                     "|" # size # "\t$dst, $src$idx}",
5604                 (inst regtype:$dst, V128:$src, idxtype:$idx), 0>;
5605
5606 multiclass SMov {
5607   def vi8to32 : SIMDSMov<0, ".b", GPR32, VectorIndexB> {
5608     bits<4> idx;
5609     let Inst{20-17} = idx;
5610     let Inst{16} = 1;
5611   }
5612   def vi8to64 : SIMDSMov<1, ".b", GPR64, VectorIndexB> {
5613     bits<4> idx;
5614     let Inst{20-17} = idx;
5615     let Inst{16} = 1;
5616   }
5617   def vi16to32 : SIMDSMov<0, ".h", GPR32, VectorIndexH> {
5618     bits<3> idx;
5619     let Inst{20-18} = idx;
5620     let Inst{17-16} = 0b10;
5621   }
5622   def vi16to64 : SIMDSMov<1, ".h", GPR64, VectorIndexH> {
5623     bits<3> idx;
5624     let Inst{20-18} = idx;
5625     let Inst{17-16} = 0b10;
5626   }
5627   def vi32to64 : SIMDSMov<1, ".s", GPR64, VectorIndexS> {
5628     bits<2> idx;
5629     let Inst{20-19} = idx;
5630     let Inst{18-16} = 0b100;
5631   }
5632 }
5633
5634 multiclass UMov {
5635   def vi8 : SIMDUMov<0, ".b", v16i8, GPR32, VectorIndexB> {
5636     bits<4> idx;
5637     let Inst{20-17} = idx;
5638     let Inst{16} = 1;
5639   }
5640   def vi16 : SIMDUMov<0, ".h", v8i16, GPR32, VectorIndexH> {
5641     bits<3> idx;
5642     let Inst{20-18} = idx;
5643     let Inst{17-16} = 0b10;
5644   }
5645   def vi32 : SIMDUMov<0, ".s", v4i32, GPR32, VectorIndexS> {
5646     bits<2> idx;
5647     let Inst{20-19} = idx;
5648     let Inst{18-16} = 0b100;
5649   }
5650   def vi64 : SIMDUMov<1, ".d", v2i64, GPR64, VectorIndexD> {
5651     bits<1> idx;
5652     let Inst{20} = idx;
5653     let Inst{19-16} = 0b1000;
5654   }
5655   def : SIMDMovAlias<"mov", ".s",
5656                      !cast<Instruction>(NAME#"vi32"),
5657                      GPR32, VectorIndexS>;
5658   def : SIMDMovAlias<"mov", ".d",
5659                      !cast<Instruction>(NAME#"vi64"),
5660                      GPR64, VectorIndexD>;
5661 }
5662
5663 class SIMDInsFromMain<string size, ValueType vectype,
5664                       RegisterClass regtype, Operand idxtype>
5665   : BaseSIMDInsDup<1, 0, (outs V128:$dst),
5666                    (ins V128:$Rd, idxtype:$idx, regtype:$Rn), "ins",
5667                    "{\t$Rd" # size # "$idx, $Rn" #
5668                    "|" # size # "\t$Rd$idx, $Rn}",
5669                    "$Rd = $dst",
5670             [(set V128:$dst,
5671               (vector_insert (vectype V128:$Rd), regtype:$Rn, idxtype:$idx))]> {
5672   let Inst{14-11} = 0b0011;
5673 }
5674
5675 class SIMDInsFromElement<string size, ValueType vectype,
5676                          ValueType elttype, Operand idxtype>
5677   : BaseSIMDInsDup<1, 1, (outs V128:$dst),
5678                    (ins V128:$Rd, idxtype:$idx, V128:$Rn, idxtype:$idx2), "ins",
5679                    "{\t$Rd" # size # "$idx, $Rn" # size # "$idx2" #
5680                    "|" # size # "\t$Rd$idx, $Rn$idx2}",
5681                    "$Rd = $dst",
5682          [(set V128:$dst,
5683                (vector_insert
5684                  (vectype V128:$Rd),
5685                  (elttype (vector_extract (vectype V128:$Rn), idxtype:$idx2)),
5686                  idxtype:$idx))]>;
5687
5688 // FIXME: the MOVs should be canonical, but TableGen's alias printing can't cope
5689 // with syntax variants.
5690 class SIMDInsMainMovAlias<string size, Instruction inst,
5691                           RegisterClass regtype, Operand idxtype>
5692     : InstAlias<"mov" # "{\t$dst" # size # "$idx, $src" #
5693                         "|" # size #"\t$dst$idx, $src}",
5694                 (inst V128:$dst, idxtype:$idx, regtype:$src), 0>;
5695 class SIMDInsElementMovAlias<string size, Instruction inst,
5696                              Operand idxtype>
5697     : InstAlias<"mov" # "{\t$dst" # size # "$idx, $src" # size # "$idx2" #
5698                       # "|" # size #" $dst$idx, $src$idx2}",
5699                 (inst V128:$dst, idxtype:$idx, V128:$src, idxtype:$idx2), 0>;
5700
5701
5702 multiclass SIMDIns {
5703   def vi8gpr : SIMDInsFromMain<".b", v16i8, GPR32, VectorIndexB> {
5704     bits<4> idx;
5705     let Inst{20-17} = idx;
5706     let Inst{16} = 1;
5707   }
5708   def vi16gpr : SIMDInsFromMain<".h", v8i16, GPR32, VectorIndexH> {
5709     bits<3> idx;
5710     let Inst{20-18} = idx;
5711     let Inst{17-16} = 0b10;
5712   }
5713   def vi32gpr : SIMDInsFromMain<".s", v4i32, GPR32, VectorIndexS> {
5714     bits<2> idx;
5715     let Inst{20-19} = idx;
5716     let Inst{18-16} = 0b100;
5717   }
5718   def vi64gpr : SIMDInsFromMain<".d", v2i64, GPR64, VectorIndexD> {
5719     bits<1> idx;
5720     let Inst{20} = idx;
5721     let Inst{19-16} = 0b1000;
5722   }
5723
5724   def vi8lane : SIMDInsFromElement<".b", v16i8, i32, VectorIndexB> {
5725     bits<4> idx;
5726     bits<4> idx2;
5727     let Inst{20-17} = idx;
5728     let Inst{16} = 1;
5729     let Inst{14-11} = idx2;
5730   }
5731   def vi16lane : SIMDInsFromElement<".h", v8i16, i32, VectorIndexH> {
5732     bits<3> idx;
5733     bits<3> idx2;
5734     let Inst{20-18} = idx;
5735     let Inst{17-16} = 0b10;
5736     let Inst{14-12} = idx2;
5737     let Inst{11} = 0;
5738   }
5739   def vi32lane : SIMDInsFromElement<".s", v4i32, i32, VectorIndexS> {
5740     bits<2> idx;
5741     bits<2> idx2;
5742     let Inst{20-19} = idx;
5743     let Inst{18-16} = 0b100;
5744     let Inst{14-13} = idx2;
5745     let Inst{12-11} = 0;
5746   }
5747   def vi64lane : SIMDInsFromElement<".d", v2i64, i64, VectorIndexD> {
5748     bits<1> idx;
5749     bits<1> idx2;
5750     let Inst{20} = idx;
5751     let Inst{19-16} = 0b1000;
5752     let Inst{14} = idx2;
5753     let Inst{13-11} = 0;
5754   }
5755
5756   // For all forms of the INS instruction, the "mov" mnemonic is the
5757   // preferred alias. Why they didn't just call the instruction "mov" in
5758   // the first place is a very good question indeed...
5759   def : SIMDInsMainMovAlias<".b", !cast<Instruction>(NAME#"vi8gpr"),
5760                          GPR32, VectorIndexB>;
5761   def : SIMDInsMainMovAlias<".h", !cast<Instruction>(NAME#"vi16gpr"),
5762                          GPR32, VectorIndexH>;
5763   def : SIMDInsMainMovAlias<".s", !cast<Instruction>(NAME#"vi32gpr"),
5764                          GPR32, VectorIndexS>;
5765   def : SIMDInsMainMovAlias<".d", !cast<Instruction>(NAME#"vi64gpr"),
5766                          GPR64, VectorIndexD>;
5767
5768   def : SIMDInsElementMovAlias<".b", !cast<Instruction>(NAME#"vi8lane"),
5769                          VectorIndexB>;
5770   def : SIMDInsElementMovAlias<".h", !cast<Instruction>(NAME#"vi16lane"),
5771                          VectorIndexH>;
5772   def : SIMDInsElementMovAlias<".s", !cast<Instruction>(NAME#"vi32lane"),
5773                          VectorIndexS>;
5774   def : SIMDInsElementMovAlias<".d", !cast<Instruction>(NAME#"vi64lane"),
5775                          VectorIndexD>;
5776 }
5777
5778 //----------------------------------------------------------------------------
5779 // AdvSIMD TBL/TBX
5780 //----------------------------------------------------------------------------
5781
5782 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
5783 class BaseSIMDTableLookup<bit Q, bits<2> len, bit op, RegisterOperand vectype,
5784                           RegisterOperand listtype, string asm, string kind>
5785   : I<(outs vectype:$Vd), (ins listtype:$Vn, vectype:$Vm), asm,
5786        "\t$Vd" # kind # ", $Vn, $Vm" # kind, "", []>,
5787     Sched<[WriteV]> {
5788   bits<5> Vd;
5789   bits<5> Vn;
5790   bits<5> Vm;
5791   let Inst{31}    = 0;
5792   let Inst{30}    = Q;
5793   let Inst{29-21} = 0b001110000;
5794   let Inst{20-16} = Vm;
5795   let Inst{15}    = 0;
5796   let Inst{14-13} = len;
5797   let Inst{12}    = op;
5798   let Inst{11-10} = 0b00;
5799   let Inst{9-5}   = Vn;
5800   let Inst{4-0}   = Vd;
5801 }
5802
5803 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
5804 class BaseSIMDTableLookupTied<bit Q, bits<2> len, bit op, RegisterOperand vectype,
5805                           RegisterOperand listtype, string asm, string kind>
5806   : I<(outs vectype:$dst), (ins vectype:$Vd, listtype:$Vn, vectype:$Vm), asm,
5807        "\t$Vd" # kind # ", $Vn, $Vm" # kind, "$Vd = $dst", []>,
5808     Sched<[WriteV]> {
5809   bits<5> Vd;
5810   bits<5> Vn;
5811   bits<5> Vm;
5812   let Inst{31}    = 0;
5813   let Inst{30}    = Q;
5814   let Inst{29-21} = 0b001110000;
5815   let Inst{20-16} = Vm;
5816   let Inst{15}    = 0;
5817   let Inst{14-13} = len;
5818   let Inst{12}    = op;
5819   let Inst{11-10} = 0b00;
5820   let Inst{9-5}   = Vn;
5821   let Inst{4-0}   = Vd;
5822 }
5823
5824 class SIMDTableLookupAlias<string asm, Instruction inst,
5825                           RegisterOperand vectype, RegisterOperand listtype>
5826     : InstAlias<!strconcat(asm, "\t$dst, $lst, $index"),
5827                 (inst vectype:$dst, listtype:$lst, vectype:$index), 0>;
5828
5829 multiclass SIMDTableLookup<bit op, string asm> {
5830   def v8i8One   : BaseSIMDTableLookup<0, 0b00, op, V64, VecListOne16b,
5831                                       asm, ".8b">;
5832   def v8i8Two   : BaseSIMDTableLookup<0, 0b01, op, V64, VecListTwo16b,
5833                                       asm, ".8b">;
5834   def v8i8Three : BaseSIMDTableLookup<0, 0b10, op, V64, VecListThree16b,
5835                                       asm, ".8b">;
5836   def v8i8Four  : BaseSIMDTableLookup<0, 0b11, op, V64, VecListFour16b,
5837                                       asm, ".8b">;
5838   def v16i8One  : BaseSIMDTableLookup<1, 0b00, op, V128, VecListOne16b,
5839                                       asm, ".16b">;
5840   def v16i8Two  : BaseSIMDTableLookup<1, 0b01, op, V128, VecListTwo16b,
5841                                       asm, ".16b">;
5842   def v16i8Three: BaseSIMDTableLookup<1, 0b10, op, V128, VecListThree16b,
5843                                       asm, ".16b">;
5844   def v16i8Four : BaseSIMDTableLookup<1, 0b11, op, V128, VecListFour16b,
5845                                       asm, ".16b">;
5846
5847   def : SIMDTableLookupAlias<asm # ".8b",
5848                          !cast<Instruction>(NAME#"v8i8One"),
5849                          V64, VecListOne128>;
5850   def : SIMDTableLookupAlias<asm # ".8b",
5851                          !cast<Instruction>(NAME#"v8i8Two"),
5852                          V64, VecListTwo128>;
5853   def : SIMDTableLookupAlias<asm # ".8b",
5854                          !cast<Instruction>(NAME#"v8i8Three"),
5855                          V64, VecListThree128>;
5856   def : SIMDTableLookupAlias<asm # ".8b",
5857                          !cast<Instruction>(NAME#"v8i8Four"),
5858                          V64, VecListFour128>;
5859   def : SIMDTableLookupAlias<asm # ".16b",
5860                          !cast<Instruction>(NAME#"v16i8One"),
5861                          V128, VecListOne128>;
5862   def : SIMDTableLookupAlias<asm # ".16b",
5863                          !cast<Instruction>(NAME#"v16i8Two"),
5864                          V128, VecListTwo128>;
5865   def : SIMDTableLookupAlias<asm # ".16b",
5866                          !cast<Instruction>(NAME#"v16i8Three"),
5867                          V128, VecListThree128>;
5868   def : SIMDTableLookupAlias<asm # ".16b",
5869                          !cast<Instruction>(NAME#"v16i8Four"),
5870                          V128, VecListFour128>;
5871 }
5872
5873 multiclass SIMDTableLookupTied<bit op, string asm> {
5874   def v8i8One   : BaseSIMDTableLookupTied<0, 0b00, op, V64, VecListOne16b,
5875                                       asm, ".8b">;
5876   def v8i8Two   : BaseSIMDTableLookupTied<0, 0b01, op, V64, VecListTwo16b,
5877                                       asm, ".8b">;
5878   def v8i8Three : BaseSIMDTableLookupTied<0, 0b10, op, V64, VecListThree16b,
5879                                       asm, ".8b">;
5880   def v8i8Four  : BaseSIMDTableLookupTied<0, 0b11, op, V64, VecListFour16b,
5881                                       asm, ".8b">;
5882   def v16i8One  : BaseSIMDTableLookupTied<1, 0b00, op, V128, VecListOne16b,
5883                                       asm, ".16b">;
5884   def v16i8Two  : BaseSIMDTableLookupTied<1, 0b01, op, V128, VecListTwo16b,
5885                                       asm, ".16b">;
5886   def v16i8Three: BaseSIMDTableLookupTied<1, 0b10, op, V128, VecListThree16b,
5887                                       asm, ".16b">;
5888   def v16i8Four : BaseSIMDTableLookupTied<1, 0b11, op, V128, VecListFour16b,
5889                                       asm, ".16b">;
5890
5891   def : SIMDTableLookupAlias<asm # ".8b",
5892                          !cast<Instruction>(NAME#"v8i8One"),
5893                          V64, VecListOne128>;
5894   def : SIMDTableLookupAlias<asm # ".8b",
5895                          !cast<Instruction>(NAME#"v8i8Two"),
5896                          V64, VecListTwo128>;
5897   def : SIMDTableLookupAlias<asm # ".8b",
5898                          !cast<Instruction>(NAME#"v8i8Three"),
5899                          V64, VecListThree128>;
5900   def : SIMDTableLookupAlias<asm # ".8b",
5901                          !cast<Instruction>(NAME#"v8i8Four"),
5902                          V64, VecListFour128>;
5903   def : SIMDTableLookupAlias<asm # ".16b",
5904                          !cast<Instruction>(NAME#"v16i8One"),
5905                          V128, VecListOne128>;
5906   def : SIMDTableLookupAlias<asm # ".16b",
5907                          !cast<Instruction>(NAME#"v16i8Two"),
5908                          V128, VecListTwo128>;
5909   def : SIMDTableLookupAlias<asm # ".16b",
5910                          !cast<Instruction>(NAME#"v16i8Three"),
5911                          V128, VecListThree128>;
5912   def : SIMDTableLookupAlias<asm # ".16b",
5913                          !cast<Instruction>(NAME#"v16i8Four"),
5914                          V128, VecListFour128>;
5915 }
5916
5917
5918 //----------------------------------------------------------------------------
5919 // AdvSIMD scalar CPY
5920 //----------------------------------------------------------------------------
5921 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5922 class BaseSIMDScalarCPY<RegisterClass regtype, RegisterOperand vectype,
5923                         string kind, Operand idxtype>
5924   : I<(outs regtype:$dst), (ins vectype:$src, idxtype:$idx), "mov",
5925        "{\t$dst, $src" # kind # "$idx" #
5926        "|\t$dst, $src$idx}", "", []>,
5927     Sched<[WriteV]> {
5928   bits<5> dst;
5929   bits<5> src;
5930   let Inst{31-21} = 0b01011110000;
5931   let Inst{15-10} = 0b000001;
5932   let Inst{9-5}   = src;
5933   let Inst{4-0}   = dst;
5934 }
5935
5936 class SIMDScalarCPYAlias<string asm, string size, Instruction inst,
5937       RegisterClass regtype, RegisterOperand vectype, Operand idxtype>
5938     : InstAlias<asm # "{\t$dst, $src" # size # "$index" #
5939                     # "|\t$dst, $src$index}",
5940                 (inst regtype:$dst, vectype:$src, idxtype:$index), 0>;
5941
5942
5943 multiclass SIMDScalarCPY<string asm> {
5944   def i8  : BaseSIMDScalarCPY<FPR8,  V128, ".b", VectorIndexB> {
5945     bits<4> idx;
5946     let Inst{20-17} = idx;
5947     let Inst{16} = 1;
5948   }
5949   def i16 : BaseSIMDScalarCPY<FPR16, V128, ".h", VectorIndexH> {
5950     bits<3> idx;
5951     let Inst{20-18} = idx;
5952     let Inst{17-16} = 0b10;
5953   }
5954   def i32 : BaseSIMDScalarCPY<FPR32, V128, ".s", VectorIndexS> {
5955     bits<2> idx;
5956     let Inst{20-19} = idx;
5957     let Inst{18-16} = 0b100;
5958   }
5959   def i64 : BaseSIMDScalarCPY<FPR64, V128, ".d", VectorIndexD> {
5960     bits<1> idx;
5961     let Inst{20} = idx;
5962     let Inst{19-16} = 0b1000;
5963   }
5964
5965   def : Pat<(v1i64 (scalar_to_vector (i64 (vector_extract (v2i64 V128:$src),
5966                                                           VectorIndexD:$idx)))),
5967             (!cast<Instruction>(NAME # i64) V128:$src, VectorIndexD:$idx)>;
5968
5969   // 'DUP' mnemonic aliases.
5970   def : SIMDScalarCPYAlias<"dup", ".b",
5971                            !cast<Instruction>(NAME#"i8"),
5972                            FPR8, V128, VectorIndexB>;
5973   def : SIMDScalarCPYAlias<"dup", ".h",
5974                            !cast<Instruction>(NAME#"i16"),
5975                            FPR16, V128, VectorIndexH>;
5976   def : SIMDScalarCPYAlias<"dup", ".s",
5977                            !cast<Instruction>(NAME#"i32"),
5978                            FPR32, V128, VectorIndexS>;
5979   def : SIMDScalarCPYAlias<"dup", ".d",
5980                            !cast<Instruction>(NAME#"i64"),
5981                            FPR64, V128, VectorIndexD>;
5982 }
5983
5984 //----------------------------------------------------------------------------
5985 // AdvSIMD modified immediate instructions
5986 //----------------------------------------------------------------------------
5987
5988 class BaseSIMDModifiedImm<bit Q, bit op, dag oops, dag iops,
5989                           string asm, string op_string,
5990                           string cstr, list<dag> pattern>
5991   : I<oops, iops, asm, op_string, cstr, pattern>,
5992     Sched<[WriteV]> {
5993   bits<5> Rd;
5994   bits<8> imm8;
5995   let Inst{31}    = 0;
5996   let Inst{30}    = Q;
5997   let Inst{29}    = op;
5998   let Inst{28-19} = 0b0111100000;
5999   let Inst{18-16} = imm8{7-5};
6000   let Inst{11-10} = 0b01;
6001   let Inst{9-5}   = imm8{4-0};
6002   let Inst{4-0}   = Rd;
6003 }
6004
6005 class BaseSIMDModifiedImmVector<bit Q, bit op, RegisterOperand vectype,
6006                                 Operand immtype, dag opt_shift_iop,
6007                                 string opt_shift, string asm, string kind,
6008                                 list<dag> pattern>
6009   : BaseSIMDModifiedImm<Q, op, (outs vectype:$Rd),
6010                         !con((ins immtype:$imm8), opt_shift_iop), asm,
6011                         "{\t$Rd" # kind # ", $imm8" # opt_shift #
6012                         "|" # kind # "\t$Rd, $imm8" # opt_shift # "}",
6013                         "", pattern> {
6014   let DecoderMethod = "DecodeModImmInstruction";
6015 }
6016
6017 class BaseSIMDModifiedImmVectorTied<bit Q, bit op, RegisterOperand vectype,
6018                                 Operand immtype, dag opt_shift_iop,
6019                                 string opt_shift, string asm, string kind,
6020                                 list<dag> pattern>
6021   : BaseSIMDModifiedImm<Q, op, (outs vectype:$dst),
6022                         !con((ins vectype:$Rd, immtype:$imm8), opt_shift_iop),
6023                         asm, "{\t$Rd" # kind # ", $imm8" # opt_shift #
6024                              "|" # kind # "\t$Rd, $imm8" # opt_shift # "}",
6025                         "$Rd = $dst", pattern> {
6026   let DecoderMethod = "DecodeModImmTiedInstruction";
6027 }
6028
6029 class BaseSIMDModifiedImmVectorShift<bit Q, bit op, bits<2> b15_b12,
6030                                      RegisterOperand vectype, string asm,
6031                                      string kind, list<dag> pattern>
6032   : BaseSIMDModifiedImmVector<Q, op, vectype, imm0_255,
6033                               (ins logical_vec_shift:$shift),
6034                               "$shift", asm, kind, pattern> {
6035   bits<2> shift;
6036   let Inst{15}    = b15_b12{1};
6037   let Inst{14-13} = shift;
6038   let Inst{12}    = b15_b12{0};
6039 }
6040
6041 class BaseSIMDModifiedImmVectorShiftTied<bit Q, bit op, bits<2> b15_b12,
6042                                      RegisterOperand vectype, string asm,
6043                                      string kind, list<dag> pattern>
6044   : BaseSIMDModifiedImmVectorTied<Q, op, vectype, imm0_255,
6045                               (ins logical_vec_shift:$shift),
6046                               "$shift", asm, kind, pattern> {
6047   bits<2> shift;
6048   let Inst{15}    = b15_b12{1};
6049   let Inst{14-13} = shift;
6050   let Inst{12}    = b15_b12{0};
6051 }
6052
6053
6054 class BaseSIMDModifiedImmVectorShiftHalf<bit Q, bit op, bits<2> b15_b12,
6055                                          RegisterOperand vectype, string asm,
6056                                          string kind, list<dag> pattern>
6057   : BaseSIMDModifiedImmVector<Q, op, vectype, imm0_255,
6058                               (ins logical_vec_hw_shift:$shift),
6059                               "$shift", asm, kind, pattern> {
6060   bits<2> shift;
6061   let Inst{15} = b15_b12{1};
6062   let Inst{14} = 0;
6063   let Inst{13} = shift{0};
6064   let Inst{12} = b15_b12{0};
6065 }
6066
6067 class BaseSIMDModifiedImmVectorShiftHalfTied<bit Q, bit op, bits<2> b15_b12,
6068                                          RegisterOperand vectype, string asm,
6069                                          string kind, list<dag> pattern>
6070   : BaseSIMDModifiedImmVectorTied<Q, op, vectype, imm0_255,
6071                               (ins logical_vec_hw_shift:$shift),
6072                               "$shift", asm, kind, pattern> {
6073   bits<2> shift;
6074   let Inst{15} = b15_b12{1};
6075   let Inst{14} = 0;
6076   let Inst{13} = shift{0};
6077   let Inst{12} = b15_b12{0};
6078 }
6079
6080 multiclass SIMDModifiedImmVectorShift<bit op, bits<2> hw_cmode, bits<2> w_cmode,
6081                                       string asm> {
6082   def v4i16 : BaseSIMDModifiedImmVectorShiftHalf<0, op, hw_cmode, V64,
6083                                                  asm, ".4h", []>;
6084   def v8i16 : BaseSIMDModifiedImmVectorShiftHalf<1, op, hw_cmode, V128,
6085                                                  asm, ".8h", []>;
6086
6087   def v2i32 : BaseSIMDModifiedImmVectorShift<0, op, w_cmode, V64,
6088                                              asm, ".2s", []>;
6089   def v4i32 : BaseSIMDModifiedImmVectorShift<1, op, w_cmode, V128,
6090                                              asm, ".4s", []>;
6091 }
6092
6093 multiclass SIMDModifiedImmVectorShiftTied<bit op, bits<2> hw_cmode,
6094                                       bits<2> w_cmode, string asm,
6095                                       SDNode OpNode> {
6096   def v4i16 : BaseSIMDModifiedImmVectorShiftHalfTied<0, op, hw_cmode, V64,
6097                                                  asm, ".4h",
6098              [(set (v4i16 V64:$dst), (OpNode V64:$Rd,
6099                                              imm0_255:$imm8,
6100                                              (i32 imm:$shift)))]>;
6101   def v8i16 : BaseSIMDModifiedImmVectorShiftHalfTied<1, op, hw_cmode, V128,
6102                                                  asm, ".8h",
6103              [(set (v8i16 V128:$dst), (OpNode V128:$Rd,
6104                                               imm0_255:$imm8,
6105                                               (i32 imm:$shift)))]>;
6106
6107   def v2i32 : BaseSIMDModifiedImmVectorShiftTied<0, op, w_cmode, V64,
6108                                              asm, ".2s",
6109              [(set (v2i32 V64:$dst), (OpNode V64:$Rd,
6110                                              imm0_255:$imm8,
6111                                              (i32 imm:$shift)))]>;
6112   def v4i32 : BaseSIMDModifiedImmVectorShiftTied<1, op, w_cmode, V128,
6113                                              asm, ".4s",
6114              [(set (v4i32 V128:$dst), (OpNode V128:$Rd,
6115                                               imm0_255:$imm8,
6116                                               (i32 imm:$shift)))]>;
6117 }
6118
6119 class SIMDModifiedImmMoveMSL<bit Q, bit op, bits<4> cmode,
6120                              RegisterOperand vectype, string asm,
6121                              string kind, list<dag> pattern>
6122   : BaseSIMDModifiedImmVector<Q, op, vectype, imm0_255,
6123                               (ins move_vec_shift:$shift),
6124                               "$shift", asm, kind, pattern> {
6125   bits<1> shift;
6126   let Inst{15-13} = cmode{3-1};
6127   let Inst{12}    = shift;
6128 }
6129
6130 class SIMDModifiedImmVectorNoShift<bit Q, bit op, bits<4> cmode,
6131                                    RegisterOperand vectype,
6132                                    Operand imm_type, string asm,
6133                                    string kind, list<dag> pattern>
6134   : BaseSIMDModifiedImmVector<Q, op, vectype, imm_type, (ins), "",
6135                               asm, kind, pattern> {
6136   let Inst{15-12} = cmode;
6137 }
6138
6139 class SIMDModifiedImmScalarNoShift<bit Q, bit op, bits<4> cmode, string asm,
6140                                    list<dag> pattern>
6141   : BaseSIMDModifiedImm<Q, op, (outs FPR64:$Rd), (ins simdimmtype10:$imm8), asm,
6142                         "\t$Rd, $imm8", "", pattern> {
6143   let Inst{15-12} = cmode;
6144   let DecoderMethod = "DecodeModImmInstruction";
6145 }
6146
6147 //----------------------------------------------------------------------------
6148 // AdvSIMD indexed element
6149 //----------------------------------------------------------------------------
6150
6151 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
6152 class BaseSIMDIndexed<bit Q, bit U, bit Scalar, bits<2> size, bits<4> opc,
6153                       RegisterOperand dst_reg, RegisterOperand lhs_reg,
6154                       RegisterOperand rhs_reg, Operand vec_idx, string asm,
6155                       string apple_kind, string dst_kind, string lhs_kind,
6156                       string rhs_kind, list<dag> pattern>
6157   : I<(outs dst_reg:$Rd), (ins lhs_reg:$Rn, rhs_reg:$Rm, vec_idx:$idx),
6158       asm,
6159       "{\t$Rd" # dst_kind # ", $Rn" # lhs_kind # ", $Rm" # rhs_kind # "$idx" #
6160       "|" # apple_kind # "\t$Rd, $Rn, $Rm$idx}", "", pattern>,
6161     Sched<[WriteV]> {
6162   bits<5> Rd;
6163   bits<5> Rn;
6164   bits<5> Rm;
6165
6166   let Inst{31}    = 0;
6167   let Inst{30}    = Q;
6168   let Inst{29}    = U;
6169   let Inst{28}    = Scalar;
6170   let Inst{27-24} = 0b1111;
6171   let Inst{23-22} = size;
6172   // Bit 21 must be set by the derived class.
6173   let Inst{20-16} = Rm;
6174   let Inst{15-12} = opc;
6175   // Bit 11 must be set by the derived class.
6176   let Inst{10}    = 0;
6177   let Inst{9-5}   = Rn;
6178   let Inst{4-0}   = Rd;
6179 }
6180
6181 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
6182 class BaseSIMDIndexedTied<bit Q, bit U, bit Scalar, bits<2> size, bits<4> opc,
6183                       RegisterOperand dst_reg, RegisterOperand lhs_reg,
6184                       RegisterOperand rhs_reg, Operand vec_idx, string asm,
6185                       string apple_kind, string dst_kind, string lhs_kind,
6186                       string rhs_kind, list<dag> pattern>
6187   : I<(outs dst_reg:$dst),
6188       (ins dst_reg:$Rd, lhs_reg:$Rn, rhs_reg:$Rm, vec_idx:$idx), asm,
6189       "{\t$Rd" # dst_kind # ", $Rn" # lhs_kind # ", $Rm" # rhs_kind # "$idx" #
6190       "|" # apple_kind # "\t$Rd, $Rn, $Rm$idx}", "$Rd = $dst", pattern>,
6191     Sched<[WriteV]> {
6192   bits<5> Rd;
6193   bits<5> Rn;
6194   bits<5> Rm;
6195
6196   let Inst{31}    = 0;
6197   let Inst{30}    = Q;
6198   let Inst{29}    = U;
6199   let Inst{28}    = Scalar;
6200   let Inst{27-24} = 0b1111;
6201   let Inst{23-22} = size;
6202   // Bit 21 must be set by the derived class.
6203   let Inst{20-16} = Rm;
6204   let Inst{15-12} = opc;
6205   // Bit 11 must be set by the derived class.
6206   let Inst{10}    = 0;
6207   let Inst{9-5}   = Rn;
6208   let Inst{4-0}   = Rd;
6209 }
6210
6211 multiclass SIMDFPIndexedSD<bit U, bits<4> opc, string asm,
6212                            SDPatternOperator OpNode> {
6213   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6214                                       V64, V64,
6215                                       V128, VectorIndexS,
6216                                       asm, ".2s", ".2s", ".2s", ".s",
6217     [(set (v2f32 V64:$Rd),
6218         (OpNode (v2f32 V64:$Rn),
6219          (v2f32 (ARM64duplane32 (v4f32 V128:$Rm), VectorIndexS:$idx))))]> {
6220     bits<2> idx;
6221     let Inst{11} = idx{1};
6222     let Inst{21} = idx{0};
6223   }
6224
6225   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6226                                       V128, V128,
6227                                       V128, VectorIndexS,
6228                                       asm, ".4s", ".4s", ".4s", ".s",
6229     [(set (v4f32 V128:$Rd),
6230         (OpNode (v4f32 V128:$Rn),
6231          (v4f32 (ARM64duplane32 (v4f32 V128:$Rm), VectorIndexS:$idx))))]> {
6232     bits<2> idx;
6233     let Inst{11} = idx{1};
6234     let Inst{21} = idx{0};
6235   }
6236
6237   def v2i64_indexed : BaseSIMDIndexed<1, U, 0, 0b11, opc,
6238                                       V128, V128,
6239                                       V128, VectorIndexD,
6240                                       asm, ".2d", ".2d", ".2d", ".d",
6241     [(set (v2f64 V128:$Rd),
6242         (OpNode (v2f64 V128:$Rn),
6243          (v2f64 (ARM64duplane64 (v2f64 V128:$Rm), VectorIndexD:$idx))))]> {
6244     bits<1> idx;
6245     let Inst{11} = idx{0};
6246     let Inst{21} = 0;
6247   }
6248
6249   def v1i32_indexed : BaseSIMDIndexed<1, U, 1, 0b10, opc,
6250                                       FPR32Op, FPR32Op, V128, VectorIndexS,
6251                                       asm, ".s", "", "", ".s",
6252     [(set (f32 FPR32Op:$Rd),
6253           (OpNode (f32 FPR32Op:$Rn),
6254                   (f32 (vector_extract (v4f32 V128:$Rm),
6255                                        VectorIndexS:$idx))))]> {
6256     bits<2> idx;
6257     let Inst{11} = idx{1};
6258     let Inst{21} = idx{0};
6259   }
6260
6261   def v1i64_indexed : BaseSIMDIndexed<1, U, 1, 0b11, opc,
6262                                       FPR64Op, FPR64Op, V128, VectorIndexD,
6263                                       asm, ".d", "", "", ".d",
6264     [(set (f64 FPR64Op:$Rd),
6265           (OpNode (f64 FPR64Op:$Rn),
6266                   (f64 (vector_extract (v2f64 V128:$Rm),
6267                                        VectorIndexD:$idx))))]> {
6268     bits<1> idx;
6269     let Inst{11} = idx{0};
6270     let Inst{21} = 0;
6271   }
6272 }
6273
6274 multiclass SIMDFPIndexedSDTiedPatterns<string INST, SDPatternOperator OpNode> {
6275   // 2 variants for the .2s version: DUPLANE from 128-bit and DUP scalar.
6276   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
6277                            (ARM64duplane32 (v4f32 V128:$Rm),
6278                                            VectorIndexS:$idx))),
6279             (!cast<Instruction>(INST # v2i32_indexed)
6280                 V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
6281   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
6282                            (ARM64dup (f32 FPR32Op:$Rm)))),
6283             (!cast<Instruction>(INST # "v2i32_indexed") V64:$Rd, V64:$Rn,
6284                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
6285
6286
6287   // 2 variants for the .4s version: DUPLANE from 128-bit and DUP scalar.
6288   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
6289                            (ARM64duplane32 (v4f32 V128:$Rm),
6290                                            VectorIndexS:$idx))),
6291             (!cast<Instruction>(INST # "v4i32_indexed")
6292                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
6293   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
6294                            (ARM64dup (f32 FPR32Op:$Rm)))),
6295             (!cast<Instruction>(INST # "v4i32_indexed") V128:$Rd, V128:$Rn,
6296                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
6297
6298   // 2 variants for the .2d version: DUPLANE from 128-bit and DUP scalar.
6299   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
6300                            (ARM64duplane64 (v2f64 V128:$Rm),
6301                                            VectorIndexD:$idx))),
6302             (!cast<Instruction>(INST # "v2i64_indexed")
6303                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
6304   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
6305                            (ARM64dup (f64 FPR64Op:$Rm)))),
6306             (!cast<Instruction>(INST # "v2i64_indexed") V128:$Rd, V128:$Rn,
6307                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
6308
6309   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
6310   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
6311                          (vector_extract (v4f32 V128:$Rm), VectorIndexS:$idx))),
6312             (!cast<Instruction>(INST # "v1i32_indexed") FPR32:$Rd, FPR32:$Rn,
6313                 V128:$Rm, VectorIndexS:$idx)>;
6314   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
6315                          (vector_extract (v2f32 V64:$Rm), VectorIndexS:$idx))),
6316             (!cast<Instruction>(INST # "v1i32_indexed") FPR32:$Rd, FPR32:$Rn,
6317                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
6318
6319   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
6320   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
6321                          (vector_extract (v2f64 V128:$Rm), VectorIndexD:$idx))),
6322             (!cast<Instruction>(INST # "v1i64_indexed") FPR64:$Rd, FPR64:$Rn,
6323                 V128:$Rm, VectorIndexD:$idx)>;
6324 }
6325
6326 multiclass SIMDFPIndexedSDTied<bit U, bits<4> opc, string asm> {
6327   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc, V64, V64,
6328                                           V128, VectorIndexS,
6329                                           asm, ".2s", ".2s", ".2s", ".s", []> {
6330     bits<2> idx;
6331     let Inst{11} = idx{1};
6332     let Inst{21} = idx{0};
6333   }
6334
6335   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6336                                       V128, V128,
6337                                       V128, VectorIndexS,
6338                                       asm, ".4s", ".4s", ".4s", ".s", []> {
6339     bits<2> idx;
6340     let Inst{11} = idx{1};
6341     let Inst{21} = idx{0};
6342   }
6343
6344   def v2i64_indexed : BaseSIMDIndexedTied<1, U, 0, 0b11, opc,
6345                                       V128, V128,
6346                                       V128, VectorIndexD,
6347                                       asm, ".2d", ".2d", ".2d", ".d", []> {
6348     bits<1> idx;
6349     let Inst{11} = idx{0};
6350     let Inst{21} = 0;
6351   }
6352
6353
6354   def v1i32_indexed : BaseSIMDIndexedTied<1, U, 1, 0b10, opc,
6355                                       FPR32Op, FPR32Op, V128, VectorIndexS,
6356                                       asm, ".s", "", "", ".s", []> {
6357     bits<2> idx;
6358     let Inst{11} = idx{1};
6359     let Inst{21} = idx{0};
6360   }
6361
6362   def v1i64_indexed : BaseSIMDIndexedTied<1, U, 1, 0b11, opc,
6363                                       FPR64Op, FPR64Op, V128, VectorIndexD,
6364                                       asm, ".d", "", "", ".d", []> {
6365     bits<1> idx;
6366     let Inst{11} = idx{0};
6367     let Inst{21} = 0;
6368   }
6369 }
6370
6371 multiclass SIMDIndexedHS<bit U, bits<4> opc, string asm,
6372                          SDPatternOperator OpNode> {
6373   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc, V64, V64,
6374                                       V128_lo, VectorIndexH,
6375                                       asm, ".4h", ".4h", ".4h", ".h",
6376     [(set (v4i16 V64:$Rd),
6377         (OpNode (v4i16 V64:$Rn),
6378          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6379     bits<3> idx;
6380     let Inst{11} = idx{2};
6381     let Inst{21} = idx{1};
6382     let Inst{20} = idx{0};
6383   }
6384
6385   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6386                                       V128, V128,
6387                                       V128_lo, VectorIndexH,
6388                                       asm, ".8h", ".8h", ".8h", ".h",
6389     [(set (v8i16 V128:$Rd),
6390        (OpNode (v8i16 V128:$Rn),
6391          (v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6392     bits<3> idx;
6393     let Inst{11} = idx{2};
6394     let Inst{21} = idx{1};
6395     let Inst{20} = idx{0};
6396   }
6397
6398   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6399                                       V64, V64,
6400                                       V128, VectorIndexS,
6401                                       asm, ".2s", ".2s", ".2s",  ".s",
6402     [(set (v2i32 V64:$Rd),
6403        (OpNode (v2i32 V64:$Rn),
6404           (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6405     bits<2> idx;
6406     let Inst{11} = idx{1};
6407     let Inst{21} = idx{0};
6408   }
6409
6410   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6411                                       V128, V128,
6412                                       V128, VectorIndexS,
6413                                       asm, ".4s", ".4s", ".4s", ".s",
6414     [(set (v4i32 V128:$Rd),
6415        (OpNode (v4i32 V128:$Rn),
6416           (v4i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6417     bits<2> idx;
6418     let Inst{11} = idx{1};
6419     let Inst{21} = idx{0};
6420   }
6421
6422   def v1i16_indexed : BaseSIMDIndexed<1, U, 1, 0b01, opc,
6423                                       FPR16Op, FPR16Op, V128_lo, VectorIndexH,
6424                                       asm, ".h", "", "", ".h", []> {
6425     bits<3> idx;
6426     let Inst{11} = idx{2};
6427     let Inst{21} = idx{1};
6428     let Inst{20} = idx{0};
6429   }
6430
6431   def v1i32_indexed : BaseSIMDIndexed<1, U, 1, 0b10, opc,
6432                                       FPR32Op, FPR32Op, V128, VectorIndexS,
6433                                       asm, ".s", "", "", ".s",
6434       [(set (i32 FPR32Op:$Rd),
6435             (OpNode FPR32Op:$Rn,
6436                     (i32 (vector_extract (v4i32 V128:$Rm),
6437                                          VectorIndexS:$idx))))]> {
6438     bits<2> idx;
6439     let Inst{11} = idx{1};
6440     let Inst{21} = idx{0};
6441   }
6442 }
6443
6444 multiclass SIMDVectorIndexedHS<bit U, bits<4> opc, string asm,
6445                                SDPatternOperator OpNode> {
6446   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc,
6447                                       V64, V64,
6448                                       V128_lo, VectorIndexH,
6449                                       asm, ".4h", ".4h", ".4h", ".h",
6450     [(set (v4i16 V64:$Rd),
6451         (OpNode (v4i16 V64:$Rn),
6452          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6453     bits<3> idx;
6454     let Inst{11} = idx{2};
6455     let Inst{21} = idx{1};
6456     let Inst{20} = idx{0};
6457   }
6458
6459   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6460                                       V128, V128,
6461                                       V128_lo, VectorIndexH,
6462                                       asm, ".8h", ".8h", ".8h", ".h",
6463     [(set (v8i16 V128:$Rd),
6464        (OpNode (v8i16 V128:$Rn),
6465          (v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6466     bits<3> idx;
6467     let Inst{11} = idx{2};
6468     let Inst{21} = idx{1};
6469     let Inst{20} = idx{0};
6470   }
6471
6472   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6473                                       V64, V64,
6474                                       V128, VectorIndexS,
6475                                       asm, ".2s", ".2s", ".2s", ".s",
6476     [(set (v2i32 V64:$Rd),
6477        (OpNode (v2i32 V64:$Rn),
6478           (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6479     bits<2> idx;
6480     let Inst{11} = idx{1};
6481     let Inst{21} = idx{0};
6482   }
6483
6484   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6485                                       V128, V128,
6486                                       V128, VectorIndexS,
6487                                       asm, ".4s", ".4s", ".4s", ".s",
6488     [(set (v4i32 V128:$Rd),
6489        (OpNode (v4i32 V128:$Rn),
6490           (v4i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6491     bits<2> idx;
6492     let Inst{11} = idx{1};
6493     let Inst{21} = idx{0};
6494   }
6495 }
6496
6497 multiclass SIMDVectorIndexedHSTied<bit U, bits<4> opc, string asm,
6498                                    SDPatternOperator OpNode> {
6499   def v4i16_indexed : BaseSIMDIndexedTied<0, U, 0, 0b01, opc, V64, V64,
6500                                           V128_lo, VectorIndexH,
6501                                           asm, ".4h", ".4h", ".4h", ".h",
6502     [(set (v4i16 V64:$dst),
6503         (OpNode (v4i16 V64:$Rd),(v4i16 V64:$Rn),
6504          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6505     bits<3> idx;
6506     let Inst{11} = idx{2};
6507     let Inst{21} = idx{1};
6508     let Inst{20} = idx{0};
6509   }
6510
6511   def v8i16_indexed : BaseSIMDIndexedTied<1, U, 0, 0b01, opc,
6512                                       V128, V128,
6513                                       V128_lo, VectorIndexH,
6514                                       asm, ".8h", ".8h", ".8h", ".h",
6515     [(set (v8i16 V128:$dst),
6516        (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn),
6517          (v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6518     bits<3> idx;
6519     let Inst{11} = idx{2};
6520     let Inst{21} = idx{1};
6521     let Inst{20} = idx{0};
6522   }
6523
6524   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc,
6525                                       V64, V64,
6526                                       V128, VectorIndexS,
6527                                       asm, ".2s", ".2s", ".2s", ".s",
6528     [(set (v2i32 V64:$dst),
6529        (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn),
6530           (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6531     bits<2> idx;
6532     let Inst{11} = idx{1};
6533     let Inst{21} = idx{0};
6534   }
6535
6536   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6537                                       V128, V128,
6538                                       V128, VectorIndexS,
6539                                       asm, ".4s", ".4s", ".4s", ".s",
6540     [(set (v4i32 V128:$dst),
6541        (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
6542           (v4i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6543     bits<2> idx;
6544     let Inst{11} = idx{1};
6545     let Inst{21} = idx{0};
6546   }
6547 }
6548
6549 multiclass SIMDIndexedLongSD<bit U, bits<4> opc, string asm,
6550                              SDPatternOperator OpNode> {
6551   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc,
6552                                       V128, V64,
6553                                       V128_lo, VectorIndexH,
6554                                       asm, ".4s", ".4s", ".4h", ".h",
6555     [(set (v4i32 V128:$Rd),
6556         (OpNode (v4i16 V64:$Rn),
6557          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6558     bits<3> idx;
6559     let Inst{11} = idx{2};
6560     let Inst{21} = idx{1};
6561     let Inst{20} = idx{0};
6562   }
6563
6564   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6565                                       V128, V128,
6566                                       V128_lo, VectorIndexH,
6567                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6568     [(set (v4i32 V128:$Rd),
6569           (OpNode (extract_high_v8i16 V128:$Rn),
6570                   (extract_high_v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6571                                                       VectorIndexH:$idx))))]> {
6572
6573     bits<3> idx;
6574     let Inst{11} = idx{2};
6575     let Inst{21} = idx{1};
6576     let Inst{20} = idx{0};
6577   }
6578
6579   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6580                                       V128, V64,
6581                                       V128, VectorIndexS,
6582                                       asm, ".2d", ".2d", ".2s", ".s",
6583     [(set (v2i64 V128:$Rd),
6584         (OpNode (v2i32 V64:$Rn),
6585          (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6586     bits<2> idx;
6587     let Inst{11} = idx{1};
6588     let Inst{21} = idx{0};
6589   }
6590
6591   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6592                                       V128, V128,
6593                                       V128, VectorIndexS,
6594                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6595     [(set (v2i64 V128:$Rd),
6596           (OpNode (extract_high_v4i32 V128:$Rn),
6597                   (extract_high_v4i32 (ARM64duplane32 (v4i32 V128:$Rm),
6598                                                       VectorIndexS:$idx))))]> {
6599     bits<2> idx;
6600     let Inst{11} = idx{1};
6601     let Inst{21} = idx{0};
6602   }
6603
6604   def v1i32_indexed : BaseSIMDIndexed<1, U, 1, 0b01, opc,
6605                                       FPR32Op, FPR16Op, V128_lo, VectorIndexH,
6606                                       asm, ".h", "", "", ".h", []> {
6607     bits<3> idx;
6608     let Inst{11} = idx{2};
6609     let Inst{21} = idx{1};
6610     let Inst{20} = idx{0};
6611   }
6612
6613   def v1i64_indexed : BaseSIMDIndexed<1, U, 1, 0b10, opc,
6614                                       FPR64Op, FPR32Op, V128, VectorIndexS,
6615                                       asm, ".s", "", "", ".s", []> {
6616     bits<2> idx;
6617     let Inst{11} = idx{1};
6618     let Inst{21} = idx{0};
6619   }
6620 }
6621
6622 multiclass SIMDIndexedLongSQDMLXSDTied<bit U, bits<4> opc, string asm,
6623                                        SDPatternOperator Accum> {
6624   def v4i16_indexed : BaseSIMDIndexedTied<0, U, 0, 0b01, opc,
6625                                       V128, V64,
6626                                       V128_lo, VectorIndexH,
6627                                       asm, ".4s", ".4s", ".4h", ".h",
6628     [(set (v4i32 V128:$dst),
6629           (Accum (v4i32 V128:$Rd),
6630                  (v4i32 (int_arm64_neon_sqdmull
6631                              (v4i16 V64:$Rn),
6632                              (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6633                                                     VectorIndexH:$idx))))))]> {
6634     bits<3> idx;
6635     let Inst{11} = idx{2};
6636     let Inst{21} = idx{1};
6637     let Inst{20} = idx{0};
6638   }
6639
6640   // FIXME: it would be nice to use the scalar (v1i32) instruction here, but an
6641   // intermediate EXTRACT_SUBREG would be untyped.
6642   def : Pat<(i32 (Accum (i32 FPR32Op:$Rd),
6643                 (i32 (vector_extract (v4i32
6644                          (int_arm64_neon_sqdmull (v4i16 V64:$Rn),
6645                              (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6646                                                     VectorIndexH:$idx)))),
6647                          (i64 0))))),
6648             (EXTRACT_SUBREG
6649                 (!cast<Instruction>(NAME # v4i16_indexed)
6650                     (SUBREG_TO_REG (i32 0), FPR32Op:$Rd, ssub), V64:$Rn,
6651                     V128_lo:$Rm, VectorIndexH:$idx),
6652                 ssub)>;
6653
6654   def v8i16_indexed : BaseSIMDIndexedTied<1, U, 0, 0b01, opc,
6655                                       V128, V128,
6656                                       V128_lo, VectorIndexH,
6657                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6658     [(set (v4i32 V128:$dst),
6659           (Accum (v4i32 V128:$Rd),
6660                  (v4i32 (int_arm64_neon_sqdmull
6661                             (extract_high_v8i16 V128:$Rn),
6662                             (extract_high_v8i16
6663                                 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6664                                                 VectorIndexH:$idx))))))]> {
6665     bits<3> idx;
6666     let Inst{11} = idx{2};
6667     let Inst{21} = idx{1};
6668     let Inst{20} = idx{0};
6669   }
6670
6671   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc,
6672                                       V128, V64,
6673                                       V128, VectorIndexS,
6674                                       asm, ".2d", ".2d", ".2s", ".s",
6675     [(set (v2i64 V128:$dst),
6676         (Accum (v2i64 V128:$Rd),
6677                (v2i64 (int_arm64_neon_sqdmull
6678                           (v2i32 V64:$Rn),
6679                           (v2i32 (ARM64duplane32 (v4i32 V128:$Rm),
6680                                                  VectorIndexS:$idx))))))]> {
6681     bits<2> idx;
6682     let Inst{11} = idx{1};
6683     let Inst{21} = idx{0};
6684   }
6685
6686   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6687                                       V128, V128,
6688                                       V128, VectorIndexS,
6689                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6690     [(set (v2i64 V128:$dst),
6691           (Accum (v2i64 V128:$Rd),
6692                  (v2i64 (int_arm64_neon_sqdmull
6693                             (extract_high_v4i32 V128:$Rn),
6694                             (extract_high_v4i32
6695                                 (ARM64duplane32 (v4i32 V128:$Rm),
6696                                                 VectorIndexS:$idx))))))]> {
6697     bits<2> idx;
6698     let Inst{11} = idx{1};
6699     let Inst{21} = idx{0};
6700   }
6701
6702   def v1i32_indexed : BaseSIMDIndexedTied<1, U, 1, 0b01, opc,
6703                                       FPR32Op, FPR16Op, V128_lo, VectorIndexH,
6704                                       asm, ".h", "", "", ".h", []> {
6705     bits<3> idx;
6706     let Inst{11} = idx{2};
6707     let Inst{21} = idx{1};
6708     let Inst{20} = idx{0};
6709   }
6710
6711
6712   def v1i64_indexed : BaseSIMDIndexedTied<1, U, 1, 0b10, opc,
6713                                       FPR64Op, FPR32Op, V128, VectorIndexS,
6714                                       asm, ".s", "", "", ".s",
6715     [(set (i64 FPR64Op:$dst),
6716           (Accum (i64 FPR64Op:$Rd),
6717                  (i64 (int_arm64_neon_sqdmulls_scalar
6718                             (i32 FPR32Op:$Rn),
6719                             (i32 (vector_extract (v4i32 V128:$Rm),
6720                                                  VectorIndexS:$idx))))))]> {
6721
6722     bits<2> idx;
6723     let Inst{11} = idx{1};
6724     let Inst{21} = idx{0};
6725   }
6726 }
6727
6728 multiclass SIMDVectorIndexedLongSD<bit U, bits<4> opc, string asm,
6729                                    SDPatternOperator OpNode> {
6730   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
6731   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc,
6732                                       V128, V64,
6733                                       V128_lo, VectorIndexH,
6734                                       asm, ".4s", ".4s", ".4h", ".h",
6735     [(set (v4i32 V128:$Rd),
6736         (OpNode (v4i16 V64:$Rn),
6737          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6738     bits<3> idx;
6739     let Inst{11} = idx{2};
6740     let Inst{21} = idx{1};
6741     let Inst{20} = idx{0};
6742   }
6743
6744   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6745                                       V128, V128,
6746                                       V128_lo, VectorIndexH,
6747                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6748     [(set (v4i32 V128:$Rd),
6749           (OpNode (extract_high_v8i16 V128:$Rn),
6750                   (extract_high_v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6751                                                       VectorIndexH:$idx))))]> {
6752
6753     bits<3> idx;
6754     let Inst{11} = idx{2};
6755     let Inst{21} = idx{1};
6756     let Inst{20} = idx{0};
6757   }
6758
6759   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6760                                       V128, V64,
6761                                       V128, VectorIndexS,
6762                                       asm, ".2d", ".2d", ".2s", ".s",
6763     [(set (v2i64 V128:$Rd),
6764         (OpNode (v2i32 V64:$Rn),
6765          (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6766     bits<2> idx;
6767     let Inst{11} = idx{1};
6768     let Inst{21} = idx{0};
6769   }
6770
6771   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6772                                       V128, V128,
6773                                       V128, VectorIndexS,
6774                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6775     [(set (v2i64 V128:$Rd),
6776           (OpNode (extract_high_v4i32 V128:$Rn),
6777                   (extract_high_v4i32 (ARM64duplane32 (v4i32 V128:$Rm),
6778                                                       VectorIndexS:$idx))))]> {
6779     bits<2> idx;
6780     let Inst{11} = idx{1};
6781     let Inst{21} = idx{0};
6782   }
6783   }
6784 }
6785
6786 multiclass SIMDVectorIndexedLongSDTied<bit U, bits<4> opc, string asm,
6787                                        SDPatternOperator OpNode> {
6788   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
6789   def v4i16_indexed : BaseSIMDIndexedTied<0, U, 0, 0b01, opc,
6790                                       V128, V64,
6791                                       V128_lo, VectorIndexH,
6792                                       asm, ".4s", ".4s", ".4h", ".h",
6793     [(set (v4i32 V128:$dst),
6794         (OpNode (v4i32 V128:$Rd), (v4i16 V64:$Rn),
6795          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6796     bits<3> idx;
6797     let Inst{11} = idx{2};
6798     let Inst{21} = idx{1};
6799     let Inst{20} = idx{0};
6800   }
6801
6802   def v8i16_indexed : BaseSIMDIndexedTied<1, U, 0, 0b01, opc,
6803                                       V128, V128,
6804                                       V128_lo, VectorIndexH,
6805                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6806     [(set (v4i32 V128:$dst),
6807           (OpNode (v4i32 V128:$Rd),
6808                   (extract_high_v8i16 V128:$Rn),
6809                   (extract_high_v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6810                                                       VectorIndexH:$idx))))]> {
6811     bits<3> idx;
6812     let Inst{11} = idx{2};
6813     let Inst{21} = idx{1};
6814     let Inst{20} = idx{0};
6815   }
6816
6817   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc,
6818                                       V128, V64,
6819                                       V128, VectorIndexS,
6820                                       asm, ".2d", ".2d", ".2s", ".s",
6821     [(set (v2i64 V128:$dst),
6822         (OpNode (v2i64 V128:$Rd), (v2i32 V64:$Rn),
6823          (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6824     bits<2> idx;
6825     let Inst{11} = idx{1};
6826     let Inst{21} = idx{0};
6827   }
6828
6829   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6830                                       V128, V128,
6831                                       V128, VectorIndexS,
6832                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6833     [(set (v2i64 V128:$dst),
6834           (OpNode (v2i64 V128:$Rd),
6835                   (extract_high_v4i32 V128:$Rn),
6836                   (extract_high_v4i32 (ARM64duplane32 (v4i32 V128:$Rm),
6837                                                       VectorIndexS:$idx))))]> {
6838     bits<2> idx;
6839     let Inst{11} = idx{1};
6840     let Inst{21} = idx{0};
6841   }
6842   }
6843 }
6844
6845 //----------------------------------------------------------------------------
6846 // AdvSIMD scalar shift by immediate
6847 //----------------------------------------------------------------------------
6848
6849 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
6850 class BaseSIMDScalarShift<bit U, bits<5> opc, bits<7> fixed_imm,
6851                      RegisterClass regtype1, RegisterClass regtype2,
6852                      Operand immtype, string asm, list<dag> pattern>
6853   : I<(outs regtype1:$Rd), (ins regtype2:$Rn, immtype:$imm),
6854       asm, "\t$Rd, $Rn, $imm", "", pattern>,
6855     Sched<[WriteV]> {
6856   bits<5> Rd;
6857   bits<5> Rn;
6858   bits<7> imm;
6859   let Inst{31-30} = 0b01;
6860   let Inst{29}    = U;
6861   let Inst{28-23} = 0b111110;
6862   let Inst{22-16} = fixed_imm;
6863   let Inst{15-11} = opc;
6864   let Inst{10}    = 1;
6865   let Inst{9-5} = Rn;
6866   let Inst{4-0} = Rd;
6867 }
6868
6869 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
6870 class BaseSIMDScalarShiftTied<bit U, bits<5> opc, bits<7> fixed_imm,
6871                      RegisterClass regtype1, RegisterClass regtype2,
6872                      Operand immtype, string asm, list<dag> pattern>
6873   : I<(outs regtype1:$dst), (ins regtype1:$Rd, regtype2:$Rn, immtype:$imm),
6874       asm, "\t$Rd, $Rn, $imm", "$Rd = $dst", pattern>,
6875     Sched<[WriteV]> {
6876   bits<5> Rd;
6877   bits<5> Rn;
6878   bits<7> imm;
6879   let Inst{31-30} = 0b01;
6880   let Inst{29}    = U;
6881   let Inst{28-23} = 0b111110;
6882   let Inst{22-16} = fixed_imm;
6883   let Inst{15-11} = opc;
6884   let Inst{10}    = 1;
6885   let Inst{9-5} = Rn;
6886   let Inst{4-0} = Rd;
6887 }
6888
6889
6890 multiclass SIMDScalarRShiftSD<bit U, bits<5> opc, string asm> {
6891   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
6892                               FPR32, FPR32, vecshiftR32, asm, []> {
6893     let Inst{20-16} = imm{4-0};
6894   }
6895
6896   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
6897                               FPR64, FPR64, vecshiftR64, asm, []> {
6898     let Inst{21-16} = imm{5-0};
6899   }
6900 }
6901
6902 multiclass SIMDScalarRShiftD<bit U, bits<5> opc, string asm,
6903                              SDPatternOperator OpNode> {
6904   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
6905                               FPR64, FPR64, vecshiftR64, asm,
6906   [(set (i64 FPR64:$Rd),
6907      (OpNode (i64 FPR64:$Rn), (i32 vecshiftR64:$imm)))]> {
6908     let Inst{21-16} = imm{5-0};
6909   }
6910
6911   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rn), (i32 vecshiftR64:$imm))),
6912             (!cast<Instruction>(NAME # "d") FPR64:$Rn, vecshiftR64:$imm)>;
6913 }
6914
6915 multiclass SIMDScalarRShiftDTied<bit U, bits<5> opc, string asm,
6916                                  SDPatternOperator OpNode = null_frag> {
6917   def d : BaseSIMDScalarShiftTied<U, opc, {1,?,?,?,?,?,?},
6918                               FPR64, FPR64, vecshiftR64, asm,
6919   [(set (i64 FPR64:$dst), (OpNode (i64 FPR64:$Rd), (i64 FPR64:$Rn),
6920                                                    (i32 vecshiftR64:$imm)))]> {
6921     let Inst{21-16} = imm{5-0};
6922   }
6923
6924   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
6925                            (i32 vecshiftR64:$imm))),
6926             (!cast<Instruction>(NAME # "d") FPR64:$Rd, FPR64:$Rn,
6927                                             vecshiftR64:$imm)>;
6928 }
6929
6930 multiclass SIMDScalarLShiftD<bit U, bits<5> opc, string asm,
6931                              SDPatternOperator OpNode> {
6932   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
6933                               FPR64, FPR64, vecshiftL64, asm,
6934     [(set (v1i64 FPR64:$Rd),
6935        (OpNode (v1i64 FPR64:$Rn), (i32 vecshiftL64:$imm)))]> {
6936     let Inst{21-16} = imm{5-0};
6937   }
6938 }
6939
6940 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
6941 multiclass SIMDScalarLShiftDTied<bit U, bits<5> opc, string asm> {
6942   def d : BaseSIMDScalarShiftTied<U, opc, {1,?,?,?,?,?,?},
6943                               FPR64, FPR64, vecshiftL64, asm, []> {
6944     let Inst{21-16} = imm{5-0};
6945   }
6946 }
6947
6948 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
6949 multiclass SIMDScalarRShiftBHS<bit U, bits<5> opc, string asm,
6950                                SDPatternOperator OpNode = null_frag> {
6951   def b : BaseSIMDScalarShift<U, opc, {0,0,0,1,?,?,?},
6952                               FPR8, FPR16, vecshiftR8, asm, []> {
6953     let Inst{18-16} = imm{2-0};
6954   }
6955
6956   def h : BaseSIMDScalarShift<U, opc, {0,0,1,?,?,?,?},
6957                               FPR16, FPR32, vecshiftR16, asm, []> {
6958     let Inst{19-16} = imm{3-0};
6959   }
6960
6961   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
6962                               FPR32, FPR64, vecshiftR32, asm,
6963     [(set (i32 FPR32:$Rd), (OpNode (i64 FPR64:$Rn), vecshiftR32:$imm))]> {
6964     let Inst{20-16} = imm{4-0};
6965   }
6966 }
6967
6968 multiclass SIMDScalarLShiftBHSD<bit U, bits<5> opc, string asm,
6969                                 SDPatternOperator OpNode> {
6970   def b : BaseSIMDScalarShift<U, opc, {0,0,0,1,?,?,?},
6971                               FPR8, FPR8, vecshiftL8, asm, []> {
6972     let Inst{18-16} = imm{2-0};
6973   }
6974
6975   def h : BaseSIMDScalarShift<U, opc, {0,0,1,?,?,?,?},
6976                               FPR16, FPR16, vecshiftL16, asm, []> {
6977     let Inst{19-16} = imm{3-0};
6978   }
6979
6980   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
6981                               FPR32, FPR32, vecshiftL32, asm,
6982     [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn), (i32 vecshiftL32:$imm)))]> {
6983     let Inst{20-16} = imm{4-0};
6984   }
6985
6986   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
6987                               FPR64, FPR64, vecshiftL64, asm,
6988     [(set (i64 FPR64:$Rd), (OpNode (i64 FPR64:$Rn), (i32 vecshiftL64:$imm)))]> {
6989     let Inst{21-16} = imm{5-0};
6990   }
6991
6992   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rn), (i32 vecshiftL64:$imm))),
6993             (!cast<Instruction>(NAME # "d") FPR64:$Rn, vecshiftL64:$imm)>;
6994 }
6995
6996 multiclass SIMDScalarRShiftBHSD<bit U, bits<5> opc, string asm> {
6997   def b : BaseSIMDScalarShift<U, opc, {0,0,0,1,?,?,?},
6998                               FPR8, FPR8, vecshiftR8, asm, []> {
6999     let Inst{18-16} = imm{2-0};
7000   }
7001
7002   def h : BaseSIMDScalarShift<U, opc, {0,0,1,?,?,?,?},
7003                               FPR16, FPR16, vecshiftR16, asm, []> {
7004     let Inst{19-16} = imm{3-0};
7005   }
7006
7007   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
7008                               FPR32, FPR32, vecshiftR32, asm, []> {
7009     let Inst{20-16} = imm{4-0};
7010   }
7011
7012   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
7013                               FPR64, FPR64, vecshiftR64, asm, []> {
7014     let Inst{21-16} = imm{5-0};
7015   }
7016 }
7017
7018 //----------------------------------------------------------------------------
7019 // AdvSIMD vector x indexed element
7020 //----------------------------------------------------------------------------
7021
7022 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
7023 class BaseSIMDVectorShift<bit Q, bit U, bits<5> opc, bits<7> fixed_imm,
7024                      RegisterOperand dst_reg, RegisterOperand src_reg,
7025                      Operand immtype,
7026                      string asm, string dst_kind, string src_kind,
7027                      list<dag> pattern>
7028   : I<(outs dst_reg:$Rd), (ins src_reg:$Rn, immtype:$imm),
7029       asm, "{\t$Rd" # dst_kind # ", $Rn" # src_kind # ", $imm" #
7030            "|" # dst_kind # "\t$Rd, $Rn, $imm}", "", pattern>,
7031     Sched<[WriteV]> {
7032   bits<5> Rd;
7033   bits<5> Rn;
7034   let Inst{31}    = 0;
7035   let Inst{30}    = Q;
7036   let Inst{29}    = U;
7037   let Inst{28-23} = 0b011110;
7038   let Inst{22-16} = fixed_imm;
7039   let Inst{15-11} = opc;
7040   let Inst{10}    = 1;
7041   let Inst{9-5}   = Rn;
7042   let Inst{4-0}   = Rd;
7043 }
7044
7045 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
7046 class BaseSIMDVectorShiftTied<bit Q, bit U, bits<5> opc, bits<7> fixed_imm,
7047                      RegisterOperand vectype1, RegisterOperand vectype2,
7048                      Operand immtype,
7049                      string asm, string dst_kind, string src_kind,
7050                      list<dag> pattern>
7051   : I<(outs vectype1:$dst), (ins vectype1:$Rd, vectype2:$Rn, immtype:$imm),
7052       asm, "{\t$Rd" # dst_kind # ", $Rn" # src_kind # ", $imm" #
7053            "|" # dst_kind # "\t$Rd, $Rn, $imm}", "$Rd = $dst", pattern>,
7054     Sched<[WriteV]> {
7055   bits<5> Rd;
7056   bits<5> Rn;
7057   let Inst{31}    = 0;
7058   let Inst{30}    = Q;
7059   let Inst{29}    = U;
7060   let Inst{28-23} = 0b011110;
7061   let Inst{22-16} = fixed_imm;
7062   let Inst{15-11} = opc;
7063   let Inst{10}    = 1;
7064   let Inst{9-5}   = Rn;
7065   let Inst{4-0}   = Rd;
7066 }
7067
7068 multiclass SIMDVectorRShiftSD<bit U, bits<5> opc, string asm,
7069                               Intrinsic OpNode> {
7070   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7071                                   V64, V64, vecshiftR32,
7072                                   asm, ".2s", ".2s",
7073       [(set (v2i32 V64:$Rd), (OpNode (v2f32 V64:$Rn), (i32 imm:$imm)))]> {
7074     bits<5> imm;
7075     let Inst{20-16} = imm;
7076   }
7077
7078   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7079                                   V128, V128, vecshiftR32,
7080                                   asm, ".4s", ".4s",
7081       [(set (v4i32 V128:$Rd), (OpNode (v4f32 V128:$Rn), (i32 imm:$imm)))]> {
7082     bits<5> imm;
7083     let Inst{20-16} = imm;
7084   }
7085
7086   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7087                                   V128, V128, vecshiftR64,
7088                                   asm, ".2d", ".2d",
7089       [(set (v2i64 V128:$Rd), (OpNode (v2f64 V128:$Rn), (i32 imm:$imm)))]> {
7090     bits<6> imm;
7091     let Inst{21-16} = imm;
7092   }
7093 }
7094
7095 multiclass SIMDVectorRShiftSDToFP<bit U, bits<5> opc, string asm,
7096                                   Intrinsic OpNode> {
7097   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7098                                   V64, V64, vecshiftR32,
7099                                   asm, ".2s", ".2s",
7100       [(set (v2f32 V64:$Rd), (OpNode (v2i32 V64:$Rn), (i32 imm:$imm)))]> {
7101     bits<5> imm;
7102     let Inst{20-16} = imm;
7103   }
7104
7105   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7106                                   V128, V128, vecshiftR32,
7107                                   asm, ".4s", ".4s",
7108       [(set (v4f32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (i32 imm:$imm)))]> {
7109     bits<5> imm;
7110     let Inst{20-16} = imm;
7111   }
7112
7113   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7114                                   V128, V128, vecshiftR64,
7115                                   asm, ".2d", ".2d",
7116       [(set (v2f64 V128:$Rd), (OpNode (v2i64 V128:$Rn), (i32 imm:$imm)))]> {
7117     bits<6> imm;
7118     let Inst{21-16} = imm;
7119   }
7120 }
7121
7122 multiclass SIMDVectorRShiftNarrowBHS<bit U, bits<5> opc, string asm,
7123                                      SDPatternOperator OpNode> {
7124   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7125                                   V64, V128, vecshiftR16Narrow,
7126                                   asm, ".8b", ".8h",
7127       [(set (v8i8 V64:$Rd), (OpNode (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))]> {
7128     bits<3> imm;
7129     let Inst{18-16} = imm;
7130   }
7131
7132   def v16i8_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,0,1,?,?,?},
7133                                   V128, V128, vecshiftR16Narrow,
7134                                   asm#"2", ".16b", ".8h", []> {
7135     bits<3> imm;
7136     let Inst{18-16} = imm;
7137     let hasSideEffects = 0;
7138   }
7139
7140   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7141                                   V64, V128, vecshiftR32Narrow,
7142                                   asm, ".4h", ".4s",
7143       [(set (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))]> {
7144     bits<4> imm;
7145     let Inst{19-16} = imm;
7146   }
7147
7148   def v8i16_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,1,?,?,?,?},
7149                                   V128, V128, vecshiftR32Narrow,
7150                                   asm#"2", ".8h", ".4s", []> {
7151     bits<4> imm;
7152     let Inst{19-16} = imm;
7153     let hasSideEffects = 0;
7154   }
7155
7156   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7157                                   V64, V128, vecshiftR64Narrow,
7158                                   asm, ".2s", ".2d",
7159       [(set (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))]> {
7160     bits<5> imm;
7161     let Inst{20-16} = imm;
7162   }
7163
7164   def v4i32_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,1,?,?,?,?,?},
7165                                   V128, V128, vecshiftR64Narrow,
7166                                   asm#"2", ".4s", ".2d", []> {
7167     bits<5> imm;
7168     let Inst{20-16} = imm;
7169     let hasSideEffects = 0;
7170   }
7171
7172   // TableGen doesn't like patters w/ INSERT_SUBREG on the instructions
7173   // themselves, so put them here instead.
7174
7175   // Patterns involving what's effectively an insert high and a normal
7176   // intrinsic, represented by CONCAT_VECTORS.
7177   def : Pat<(concat_vectors (v8i8 V64:$Rd),(OpNode (v8i16 V128:$Rn),
7178                                                    vecshiftR16Narrow:$imm)),
7179             (!cast<Instruction>(NAME # "v16i8_shift")
7180                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
7181                 V128:$Rn, vecshiftR16Narrow:$imm)>;
7182   def : Pat<(concat_vectors (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn),
7183                                                      vecshiftR32Narrow:$imm)),
7184             (!cast<Instruction>(NAME # "v8i16_shift")
7185                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
7186                 V128:$Rn, vecshiftR32Narrow:$imm)>;
7187   def : Pat<(concat_vectors (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn),
7188                                                      vecshiftR64Narrow:$imm)),
7189             (!cast<Instruction>(NAME # "v4i32_shift")
7190                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
7191                 V128:$Rn, vecshiftR64Narrow:$imm)>;
7192 }
7193
7194 multiclass SIMDVectorLShiftBHSD<bit U, bits<5> opc, string asm,
7195                                 SDPatternOperator OpNode> {
7196   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7197                                   V64, V64, vecshiftL8,
7198                                   asm, ".8b", ".8b",
7199                  [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn),
7200                        (i32 vecshiftL8:$imm)))]> {
7201     bits<3> imm;
7202     let Inst{18-16} = imm;
7203   }
7204
7205   def v16i8_shift : BaseSIMDVectorShift<1, U, opc, {0,0,0,1,?,?,?},
7206                                   V128, V128, vecshiftL8,
7207                                   asm, ".16b", ".16b",
7208              [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn),
7209                    (i32 vecshiftL8:$imm)))]> {
7210     bits<3> imm;
7211     let Inst{18-16} = imm;
7212   }
7213
7214   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7215                                   V64, V64, vecshiftL16,
7216                                   asm, ".4h", ".4h",
7217               [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn),
7218                     (i32 vecshiftL16:$imm)))]> {
7219     bits<4> imm;
7220     let Inst{19-16} = imm;
7221   }
7222
7223   def v8i16_shift : BaseSIMDVectorShift<1, U, opc, {0,0,1,?,?,?,?},
7224                                   V128, V128, vecshiftL16,
7225                                   asm, ".8h", ".8h",
7226             [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn),
7227                   (i32 vecshiftL16:$imm)))]> {
7228     bits<4> imm;
7229     let Inst{19-16} = imm;
7230   }
7231
7232   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7233                                   V64, V64, vecshiftL32,
7234                                   asm, ".2s", ".2s",
7235               [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn),
7236                     (i32 vecshiftL32:$imm)))]> {
7237     bits<5> imm;
7238     let Inst{20-16} = imm;
7239   }
7240
7241   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7242                                   V128, V128, vecshiftL32,
7243                                   asm, ".4s", ".4s",
7244             [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn),
7245                   (i32 vecshiftL32:$imm)))]> {
7246     bits<5> imm;
7247     let Inst{20-16} = imm;
7248   }
7249
7250   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7251                                   V128, V128, vecshiftL64,
7252                                   asm, ".2d", ".2d",
7253             [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn),
7254                   (i32 vecshiftL64:$imm)))]> {
7255     bits<6> imm;
7256     let Inst{21-16} = imm;
7257   }
7258 }
7259
7260 multiclass SIMDVectorRShiftBHSD<bit U, bits<5> opc, string asm,
7261                                 SDPatternOperator OpNode> {
7262   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7263                                   V64, V64, vecshiftR8,
7264                                   asm, ".8b", ".8b",
7265                  [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn),
7266                        (i32 vecshiftR8:$imm)))]> {
7267     bits<3> imm;
7268     let Inst{18-16} = imm;
7269   }
7270
7271   def v16i8_shift : BaseSIMDVectorShift<1, U, opc, {0,0,0,1,?,?,?},
7272                                   V128, V128, vecshiftR8,
7273                                   asm, ".16b", ".16b",
7274              [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn),
7275                    (i32 vecshiftR8:$imm)))]> {
7276     bits<3> imm;
7277     let Inst{18-16} = imm;
7278   }
7279
7280   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7281                                   V64, V64, vecshiftR16,
7282                                   asm, ".4h", ".4h",
7283               [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn),
7284                     (i32 vecshiftR16:$imm)))]> {
7285     bits<4> imm;
7286     let Inst{19-16} = imm;
7287   }
7288
7289   def v8i16_shift : BaseSIMDVectorShift<1, U, opc, {0,0,1,?,?,?,?},
7290                                   V128, V128, vecshiftR16,
7291                                   asm, ".8h", ".8h",
7292             [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn),
7293                   (i32 vecshiftR16:$imm)))]> {
7294     bits<4> imm;
7295     let Inst{19-16} = imm;
7296   }
7297
7298   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7299                                   V64, V64, vecshiftR32,
7300                                   asm, ".2s", ".2s",
7301               [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn),
7302                     (i32 vecshiftR32:$imm)))]> {
7303     bits<5> imm;
7304     let Inst{20-16} = imm;
7305   }
7306
7307   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7308                                   V128, V128, vecshiftR32,
7309                                   asm, ".4s", ".4s",
7310             [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn),
7311                   (i32 vecshiftR32:$imm)))]> {
7312     bits<5> imm;
7313     let Inst{20-16} = imm;
7314   }
7315
7316   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7317                                   V128, V128, vecshiftR64,
7318                                   asm, ".2d", ".2d",
7319             [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn),
7320                   (i32 vecshiftR64:$imm)))]> {
7321     bits<6> imm;
7322     let Inst{21-16} = imm;
7323   }
7324 }
7325
7326 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
7327 multiclass SIMDVectorRShiftBHSDTied<bit U, bits<5> opc, string asm,
7328                                     SDPatternOperator OpNode = null_frag> {
7329   def v8i8_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,0,1,?,?,?},
7330                                   V64, V64, vecshiftR8, asm, ".8b", ".8b",
7331                  [(set (v8i8 V64:$dst),
7332                    (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn),
7333                            (i32 vecshiftR8:$imm)))]> {
7334     bits<3> imm;
7335     let Inst{18-16} = imm;
7336   }
7337
7338   def v16i8_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,0,1,?,?,?},
7339                                   V128, V128, vecshiftR8, asm, ".16b", ".16b",
7340              [(set (v16i8 V128:$dst),
7341                (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn),
7342                        (i32 vecshiftR8:$imm)))]> {
7343     bits<3> imm;
7344     let Inst{18-16} = imm;
7345   }
7346
7347   def v4i16_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,1,?,?,?,?},
7348                                   V64, V64, vecshiftR16, asm, ".4h", ".4h",
7349               [(set (v4i16 V64:$dst),
7350                 (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn),
7351                         (i32 vecshiftR16:$imm)))]> {
7352     bits<4> imm;
7353     let Inst{19-16} = imm;
7354   }
7355
7356   def v8i16_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,1,?,?,?,?},
7357                                   V128, V128, vecshiftR16, asm, ".8h", ".8h",
7358             [(set (v8i16 V128:$dst),
7359               (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn),
7360                       (i32 vecshiftR16:$imm)))]> {
7361     bits<4> imm;
7362     let Inst{19-16} = imm;
7363   }
7364
7365   def v2i32_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,1,?,?,?,?,?},
7366                                   V64, V64, vecshiftR32, asm, ".2s", ".2s",
7367               [(set (v2i32 V64:$dst),
7368                 (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn),
7369                         (i32 vecshiftR32:$imm)))]> {
7370     bits<5> imm;
7371     let Inst{20-16} = imm;
7372   }
7373
7374   def v4i32_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,1,?,?,?,?,?},
7375                                   V128, V128, vecshiftR32, asm, ".4s", ".4s",
7376             [(set (v4i32 V128:$dst),
7377               (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
7378                       (i32 vecshiftR32:$imm)))]> {
7379     bits<5> imm;
7380     let Inst{20-16} = imm;
7381   }
7382
7383   def v2i64_shift : BaseSIMDVectorShiftTied<1, U, opc, {1,?,?,?,?,?,?},
7384                                   V128, V128, vecshiftR64,
7385                                   asm, ".2d", ".2d", [(set (v2i64 V128:$dst),
7386               (OpNode (v2i64 V128:$Rd), (v2i64 V128:$Rn),
7387                       (i32 vecshiftR64:$imm)))]> {
7388     bits<6> imm;
7389     let Inst{21-16} = imm;
7390   }
7391 }
7392
7393 multiclass SIMDVectorLShiftBHSDTied<bit U, bits<5> opc, string asm,
7394                                     SDPatternOperator OpNode = null_frag> {
7395   def v8i8_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,0,1,?,?,?},
7396                                   V64, V64, vecshiftL8,
7397                                   asm, ".8b", ".8b",
7398                     [(set (v8i8 V64:$dst),
7399                           (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn),
7400                                   (i32 vecshiftL8:$imm)))]> {
7401     bits<3> imm;
7402     let Inst{18-16} = imm;
7403   }
7404
7405   def v16i8_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,0,1,?,?,?},
7406                                   V128, V128, vecshiftL8,
7407                                   asm, ".16b", ".16b",
7408                     [(set (v16i8 V128:$dst),
7409                           (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn),
7410                                   (i32 vecshiftL8:$imm)))]> {
7411     bits<3> imm;
7412     let Inst{18-16} = imm;
7413   }
7414
7415   def v4i16_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,1,?,?,?,?},
7416                                   V64, V64, vecshiftL16,
7417                                   asm, ".4h", ".4h",
7418                     [(set (v4i16 V64:$dst),
7419                            (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn),
7420                                    (i32 vecshiftL16:$imm)))]> {
7421     bits<4> imm;
7422     let Inst{19-16} = imm;
7423   }
7424
7425   def v8i16_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,1,?,?,?,?},
7426                                   V128, V128, vecshiftL16,
7427                                   asm, ".8h", ".8h",
7428                     [(set (v8i16 V128:$dst),
7429                           (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn),
7430                                   (i32 vecshiftL16:$imm)))]> {
7431     bits<4> imm;
7432     let Inst{19-16} = imm;
7433   }
7434
7435   def v2i32_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,1,?,?,?,?,?},
7436                                   V64, V64, vecshiftL32,
7437                                   asm, ".2s", ".2s",
7438                     [(set (v2i32 V64:$dst),
7439                           (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn),
7440                                   (i32 vecshiftL32:$imm)))]> {
7441     bits<5> imm;
7442     let Inst{20-16} = imm;
7443   }
7444
7445   def v4i32_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,1,?,?,?,?,?},
7446                                   V128, V128, vecshiftL32,
7447                                   asm, ".4s", ".4s",
7448                     [(set (v4i32 V128:$dst),
7449                           (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
7450                                   (i32 vecshiftL32:$imm)))]> {
7451     bits<5> imm;
7452     let Inst{20-16} = imm;
7453   }
7454
7455   def v2i64_shift : BaseSIMDVectorShiftTied<1, U, opc, {1,?,?,?,?,?,?},
7456                                   V128, V128, vecshiftL64,
7457                                   asm, ".2d", ".2d",
7458                     [(set (v2i64 V128:$dst),
7459                           (OpNode (v2i64 V128:$Rd), (v2i64 V128:$Rn),
7460                                   (i32 vecshiftL64:$imm)))]> {
7461     bits<6> imm;
7462     let Inst{21-16} = imm;
7463   }
7464 }
7465
7466 multiclass SIMDVectorLShiftLongBHSD<bit U, bits<5> opc, string asm,
7467                                    SDPatternOperator OpNode> {
7468   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7469                                   V128, V64, vecshiftL8, asm, ".8h", ".8b",
7470       [(set (v8i16 V128:$Rd), (OpNode (v8i8 V64:$Rn), vecshiftL8:$imm))]> {
7471     bits<3> imm;
7472     let Inst{18-16} = imm;
7473   }
7474
7475   def v16i8_shift : BaseSIMDVectorShift<1, U, opc, {0,0,0,1,?,?,?},
7476                                   V128, V128, vecshiftL8,
7477                                   asm#"2", ".8h", ".16b",
7478       [(set (v8i16 V128:$Rd),
7479             (OpNode (extract_high_v16i8 V128:$Rn), vecshiftL8:$imm))]> {
7480     bits<3> imm;
7481     let Inst{18-16} = imm;
7482   }
7483
7484   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7485                                   V128, V64, vecshiftL16, asm, ".4s", ".4h",
7486       [(set (v4i32 V128:$Rd), (OpNode (v4i16 V64:$Rn), vecshiftL16:$imm))]> {
7487     bits<4> imm;
7488     let Inst{19-16} = imm;
7489   }
7490
7491   def v8i16_shift : BaseSIMDVectorShift<1, U, opc, {0,0,1,?,?,?,?},
7492                                   V128, V128, vecshiftL16,
7493                                   asm#"2", ".4s", ".8h",
7494       [(set (v4i32 V128:$Rd),
7495             (OpNode (extract_high_v8i16 V128:$Rn), vecshiftL16:$imm))]> {
7496
7497     bits<4> imm;
7498     let Inst{19-16} = imm;
7499   }
7500
7501   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7502                                   V128, V64, vecshiftL32, asm, ".2d", ".2s",
7503       [(set (v2i64 V128:$Rd), (OpNode (v2i32 V64:$Rn), vecshiftL32:$imm))]> {
7504     bits<5> imm;
7505     let Inst{20-16} = imm;
7506   }
7507
7508   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7509                                   V128, V128, vecshiftL32,
7510                                   asm#"2", ".2d", ".4s",
7511       [(set (v2i64 V128:$Rd),
7512             (OpNode (extract_high_v4i32 V128:$Rn), vecshiftL32:$imm))]> {
7513     bits<5> imm;
7514     let Inst{20-16} = imm;
7515   }
7516 }
7517
7518
7519 //---
7520 // Vector load/store
7521 //---
7522 // SIMD ldX/stX no-index memory references don't allow the optional
7523 // ", #0" constant and handle post-indexing explicitly, so we use
7524 // a more specialized parse method for them. Otherwise, it's the same as
7525 // the general am_noindex handling.
7526
7527 class BaseSIMDLdSt<bit Q, bit L, bits<4> opcode, bits<2> size,
7528                    string asm, dag oops, dag iops, list<dag> pattern>
7529   : I<oops, iops, asm, "\t$Vt, $vaddr", "", pattern> {
7530   bits<5> Vt;
7531   bits<5> vaddr;
7532   let Inst{31} = 0;
7533   let Inst{30} = Q;
7534   let Inst{29-23} = 0b0011000;
7535   let Inst{22} = L;
7536   let Inst{21-16} = 0b000000;
7537   let Inst{15-12} = opcode;
7538   let Inst{11-10} = size;
7539   let Inst{9-5} = vaddr;
7540   let Inst{4-0} = Vt;
7541 }
7542
7543 class BaseSIMDLdStPost<bit Q, bit L, bits<4> opcode, bits<2> size,
7544                        string asm, dag oops, dag iops>
7545   : I<oops, iops, asm, "\t$Vt, $vaddr, $Xm", "$vaddr = $wback", []> {
7546   bits<5> Vt;
7547   bits<5> vaddr;
7548   bits<5> Xm;
7549   let Inst{31} = 0;
7550   let Inst{30} = Q;
7551   let Inst{29-23} = 0b0011001;
7552   let Inst{22} = L;
7553   let Inst{21} = 0;
7554   let Inst{20-16} = Xm;
7555   let Inst{15-12} = opcode;
7556   let Inst{11-10} = size;
7557   let Inst{9-5} = vaddr;
7558   let Inst{4-0} = Vt;
7559 }
7560
7561 // The immediate form of AdvSIMD post-indexed addressing is encoded with
7562 // register post-index addressing from the zero register.
7563 multiclass SIMDLdStAliases<string asm, string layout, string Count,
7564                            int Offset, int Size> {
7565   // E.g. "ld1 { v0.8b, v1.8b }, [x1], #16"
7566   //      "ld1\t$Vt, $vaddr, #16"
7567   // may get mapped to
7568   //      (LD1Twov8b_POST VecListTwo8b:$Vt, am_simdnoindex:$vaddr, XZR)
7569   def : InstAlias<asm # "\t$Vt, $vaddr, #" # Offset,
7570                   (!cast<Instruction>(NAME # Count # "v" # layout # "_POST")
7571                       am_simdnoindex:$vaddr,
7572                       !cast<RegisterOperand>("VecList" # Count # layout):$Vt,
7573                       XZR), 1>;
7574
7575   // E.g. "ld1.8b { v0, v1 }, [x1], #16"
7576   //      "ld1.8b\t$Vt, $vaddr, #16"
7577   // may get mapped to
7578   //      (LD1Twov8b_POST VecListTwo64:$Vt, am_simdnoindex:$vaddr, XZR)
7579   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr, #" # Offset,
7580                   (!cast<Instruction>(NAME # Count # "v" # layout # "_POST")
7581                       am_simdnoindex:$vaddr,
7582                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7583                       XZR), 0>;
7584
7585   // E.g. "ld1.8b { v0, v1 }, [x1]"
7586   //      "ld1\t$Vt, $vaddr"
7587   // may get mapped to
7588   //      (LD1Twov8b VecListTwo64:$Vt, am_simdnoindex:$vaddr)
7589   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr",
7590                   (!cast<Instruction>(NAME # Count # "v" # layout)
7591                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7592                       am_simdnoindex:$vaddr), 0>;
7593
7594   // E.g. "ld1.8b { v0, v1 }, [x1], x2"
7595   //      "ld1\t$Vt, $vaddr, $Xm"
7596   // may get mapped to
7597   //      (LD1Twov8b_POST VecListTwo64:$Vt, am_simdnoindex:$vaddr, GPR64pi8:$Xm)
7598   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr, $Xm",
7599                   (!cast<Instruction>(NAME # Count # "v" # layout # "_POST")
7600                       am_simdnoindex:$vaddr,
7601                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7602                       !cast<RegisterOperand>("GPR64pi" # Offset):$Xm), 0>;
7603 }
7604
7605 multiclass BaseSIMDLdN<string Count, string asm, string veclist, int Offset128,
7606                        int Offset64, bits<4> opcode> {
7607   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
7608     def v16b: BaseSIMDLdSt<1, 1, opcode, 0b00, asm,
7609                            (outs !cast<RegisterOperand>(veclist # "16b"):$Vt),
7610                            (ins am_simdnoindex:$vaddr), []>;
7611     def v8h : BaseSIMDLdSt<1, 1, opcode, 0b01, asm,
7612                            (outs !cast<RegisterOperand>(veclist # "8h"):$Vt),
7613                            (ins am_simdnoindex:$vaddr), []>;
7614     def v4s : BaseSIMDLdSt<1, 1, opcode, 0b10, asm,
7615                            (outs !cast<RegisterOperand>(veclist # "4s"):$Vt),
7616                            (ins am_simdnoindex:$vaddr), []>;
7617     def v2d : BaseSIMDLdSt<1, 1, opcode, 0b11, asm,
7618                            (outs !cast<RegisterOperand>(veclist # "2d"):$Vt),
7619                            (ins am_simdnoindex:$vaddr), []>;
7620     def v8b : BaseSIMDLdSt<0, 1, opcode, 0b00, asm,
7621                            (outs !cast<RegisterOperand>(veclist # "8b"):$Vt),
7622                            (ins am_simdnoindex:$vaddr), []>;
7623     def v4h : BaseSIMDLdSt<0, 1, opcode, 0b01, asm,
7624                            (outs !cast<RegisterOperand>(veclist # "4h"):$Vt),
7625                            (ins am_simdnoindex:$vaddr), []>;
7626     def v2s : BaseSIMDLdSt<0, 1, opcode, 0b10, asm,
7627                            (outs !cast<RegisterOperand>(veclist # "2s"):$Vt),
7628                            (ins am_simdnoindex:$vaddr), []>;
7629
7630
7631     def v16b_POST: BaseSIMDLdStPost<1, 1, opcode, 0b00, asm,
7632                        (outs am_simdnoindex:$wback,
7633                              !cast<RegisterOperand>(veclist # "16b"):$Vt),
7634                        (ins am_simdnoindex:$vaddr,
7635                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7636     def v8h_POST : BaseSIMDLdStPost<1, 1, opcode, 0b01, asm,
7637                        (outs am_simdnoindex:$wback,
7638                              !cast<RegisterOperand>(veclist # "8h"):$Vt),
7639                        (ins am_simdnoindex:$vaddr,
7640                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7641     def v4s_POST : BaseSIMDLdStPost<1, 1, opcode, 0b10, asm,
7642                        (outs am_simdnoindex:$wback,
7643                              !cast<RegisterOperand>(veclist # "4s"):$Vt),
7644                        (ins am_simdnoindex:$vaddr,
7645                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7646     def v2d_POST : BaseSIMDLdStPost<1, 1, opcode, 0b11, asm,
7647                        (outs am_simdnoindex:$wback,
7648                              !cast<RegisterOperand>(veclist # "2d"):$Vt),
7649                        (ins am_simdnoindex:$vaddr,
7650                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7651     def v8b_POST : BaseSIMDLdStPost<0, 1, opcode, 0b00, asm,
7652                        (outs am_simdnoindex:$wback,
7653                              !cast<RegisterOperand>(veclist # "8b"):$Vt),
7654                        (ins am_simdnoindex:$vaddr,
7655                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7656     def v4h_POST : BaseSIMDLdStPost<0, 1, opcode, 0b01, asm,
7657                        (outs am_simdnoindex:$wback,
7658                              !cast<RegisterOperand>(veclist # "4h"):$Vt),
7659                        (ins am_simdnoindex:$vaddr,
7660                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7661     def v2s_POST : BaseSIMDLdStPost<0, 1, opcode, 0b10, asm,
7662                        (outs am_simdnoindex:$wback,
7663                              !cast<RegisterOperand>(veclist # "2s"):$Vt),
7664                        (ins am_simdnoindex:$vaddr,
7665                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7666   }
7667
7668   defm : SIMDLdStAliases<asm, "16b", Count, Offset128, 128>;
7669   defm : SIMDLdStAliases<asm, "8h", Count, Offset128, 128>;
7670   defm : SIMDLdStAliases<asm, "4s", Count, Offset128, 128>;
7671   defm : SIMDLdStAliases<asm, "2d", Count, Offset128, 128>;
7672   defm : SIMDLdStAliases<asm, "8b", Count, Offset64, 64>;
7673   defm : SIMDLdStAliases<asm, "4h", Count, Offset64, 64>;
7674   defm : SIMDLdStAliases<asm, "2s", Count, Offset64, 64>;
7675 }
7676
7677 // Only ld1/st1 has a v1d version.
7678 multiclass BaseSIMDStN<string Count, string asm, string veclist, int Offset128,
7679                        int Offset64, bits<4> opcode> {
7680   let hasSideEffects = 0, mayStore = 1, mayLoad = 0 in {
7681     def v16b : BaseSIMDLdSt<1, 0, opcode, 0b00, asm, (outs),
7682                             (ins !cast<RegisterOperand>(veclist # "16b"):$Vt,
7683                                  am_simdnoindex:$vaddr), []>;
7684     def v8h : BaseSIMDLdSt<1, 0, opcode, 0b01, asm, (outs),
7685                            (ins !cast<RegisterOperand>(veclist # "8h"):$Vt,
7686                                 am_simdnoindex:$vaddr), []>;
7687     def v4s : BaseSIMDLdSt<1, 0, opcode, 0b10, asm, (outs),
7688                            (ins !cast<RegisterOperand>(veclist # "4s"):$Vt,
7689                                 am_simdnoindex:$vaddr), []>;
7690     def v2d : BaseSIMDLdSt<1, 0, opcode, 0b11, asm, (outs),
7691                            (ins !cast<RegisterOperand>(veclist # "2d"):$Vt,
7692                                 am_simdnoindex:$vaddr), []>;
7693     def v8b : BaseSIMDLdSt<0, 0, opcode, 0b00, asm, (outs),
7694                            (ins !cast<RegisterOperand>(veclist # "8b"):$Vt,
7695                                 am_simdnoindex:$vaddr), []>;
7696     def v4h : BaseSIMDLdSt<0, 0, opcode, 0b01, asm, (outs),
7697                            (ins !cast<RegisterOperand>(veclist # "4h"):$Vt,
7698                                 am_simdnoindex:$vaddr), []>;
7699     def v2s : BaseSIMDLdSt<0, 0, opcode, 0b10, asm, (outs),
7700                            (ins !cast<RegisterOperand>(veclist # "2s"):$Vt,
7701                                 am_simdnoindex:$vaddr), []>;
7702
7703     def v16b_POST : BaseSIMDLdStPost<1, 0, opcode, 0b00, asm,
7704                        (outs am_simdnoindex:$wback),
7705                        (ins !cast<RegisterOperand>(veclist # "16b"):$Vt,
7706                             am_simdnoindex:$vaddr,
7707                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7708     def v8h_POST : BaseSIMDLdStPost<1, 0, opcode, 0b01, asm,
7709                        (outs am_simdnoindex:$wback),
7710                        (ins !cast<RegisterOperand>(veclist # "8h"):$Vt,
7711                             am_simdnoindex:$vaddr,
7712                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7713     def v4s_POST : BaseSIMDLdStPost<1, 0, opcode, 0b10, asm,
7714                        (outs am_simdnoindex:$wback),
7715                        (ins !cast<RegisterOperand>(veclist # "4s"):$Vt,
7716                             am_simdnoindex:$vaddr,
7717                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7718     def v2d_POST : BaseSIMDLdStPost<1, 0, opcode, 0b11, asm,
7719                        (outs am_simdnoindex:$wback),
7720                        (ins !cast<RegisterOperand>(veclist # "2d"):$Vt,
7721                             am_simdnoindex:$vaddr,
7722                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7723     def v8b_POST : BaseSIMDLdStPost<0, 0, opcode, 0b00, asm,
7724                        (outs am_simdnoindex:$wback),
7725                        (ins !cast<RegisterOperand>(veclist # "8b"):$Vt,
7726                             am_simdnoindex:$vaddr,
7727                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7728     def v4h_POST : BaseSIMDLdStPost<0, 0, opcode, 0b01, asm,
7729                        (outs am_simdnoindex:$wback),
7730                        (ins !cast<RegisterOperand>(veclist # "4h"):$Vt,
7731                             am_simdnoindex:$vaddr,
7732                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7733     def v2s_POST : BaseSIMDLdStPost<0, 0, opcode, 0b10, asm,
7734                        (outs am_simdnoindex:$wback),
7735                        (ins !cast<RegisterOperand>(veclist # "2s"):$Vt,
7736                             am_simdnoindex:$vaddr,
7737                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7738   }
7739
7740   defm : SIMDLdStAliases<asm, "16b", Count, Offset128, 128>;
7741   defm : SIMDLdStAliases<asm, "8h", Count, Offset128, 128>;
7742   defm : SIMDLdStAliases<asm, "4s", Count, Offset128, 128>;
7743   defm : SIMDLdStAliases<asm, "2d", Count, Offset128, 128>;
7744   defm : SIMDLdStAliases<asm, "8b", Count, Offset64, 64>;
7745   defm : SIMDLdStAliases<asm, "4h", Count, Offset64, 64>;
7746   defm : SIMDLdStAliases<asm, "2s", Count, Offset64, 64>;
7747 }
7748
7749 multiclass BaseSIMDLd1<string Count, string asm, string veclist,
7750                        int Offset128, int Offset64, bits<4> opcode>
7751   : BaseSIMDLdN<Count, asm, veclist, Offset128, Offset64, opcode> {
7752
7753   // LD1 instructions have extra "1d" variants.
7754   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
7755     def v1d : BaseSIMDLdSt<0, 1, opcode, 0b11, asm,
7756                            (outs !cast<RegisterOperand>(veclist # "1d"):$Vt),
7757                            (ins am_simdnoindex:$vaddr), []>;
7758
7759     def v1d_POST : BaseSIMDLdStPost<0, 1, opcode, 0b11, asm,
7760                        (outs am_simdnoindex:$wback,
7761                              !cast<RegisterOperand>(veclist # "1d"):$Vt),
7762                        (ins am_simdnoindex:$vaddr,
7763                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7764   }
7765
7766   defm : SIMDLdStAliases<asm, "1d", Count, Offset64, 64>;
7767 }
7768
7769 multiclass BaseSIMDSt1<string Count, string asm, string veclist,
7770                        int Offset128, int Offset64, bits<4> opcode>
7771   : BaseSIMDStN<Count, asm, veclist, Offset128, Offset64, opcode> {
7772
7773   // ST1 instructions have extra "1d" variants.
7774   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
7775     def v1d : BaseSIMDLdSt<0, 0, opcode, 0b11, asm, (outs),
7776                            (ins !cast<RegisterOperand>(veclist # "1d"):$Vt,
7777                                 am_simdnoindex:$vaddr), []>;
7778
7779     def v1d_POST : BaseSIMDLdStPost<0, 0, opcode, 0b11, asm,
7780                        (outs am_simdnoindex:$wback),
7781                        (ins !cast<RegisterOperand>(veclist # "1d"):$Vt,
7782                             am_simdnoindex:$vaddr,
7783                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7784   }
7785
7786   defm : SIMDLdStAliases<asm, "1d", Count, Offset64, 64>;
7787 }
7788
7789 multiclass SIMDLd1Multiple<string asm> {
7790   defm One   : BaseSIMDLd1<"One", asm, "VecListOne", 16, 8,  0b0111>;
7791   defm Two   : BaseSIMDLd1<"Two", asm, "VecListTwo", 32, 16, 0b1010>;
7792   defm Three : BaseSIMDLd1<"Three", asm, "VecListThree", 48, 24, 0b0110>;
7793   defm Four  : BaseSIMDLd1<"Four", asm, "VecListFour", 64, 32, 0b0010>;
7794 }
7795
7796 multiclass SIMDSt1Multiple<string asm> {
7797   defm One   : BaseSIMDSt1<"One", asm, "VecListOne", 16, 8,  0b0111>;
7798   defm Two   : BaseSIMDSt1<"Two", asm, "VecListTwo", 32, 16, 0b1010>;
7799   defm Three : BaseSIMDSt1<"Three", asm, "VecListThree", 48, 24, 0b0110>;
7800   defm Four  : BaseSIMDSt1<"Four", asm, "VecListFour", 64, 32, 0b0010>;
7801 }
7802
7803 multiclass SIMDLd2Multiple<string asm> {
7804   defm Two : BaseSIMDLdN<"Two", asm, "VecListTwo", 32, 16, 0b1000>;
7805 }
7806
7807 multiclass SIMDSt2Multiple<string asm> {
7808   defm Two : BaseSIMDStN<"Two", asm, "VecListTwo", 32, 16, 0b1000>;
7809 }
7810
7811 multiclass SIMDLd3Multiple<string asm> {
7812   defm Three : BaseSIMDLdN<"Three", asm, "VecListThree", 48, 24, 0b0100>;
7813 }
7814
7815 multiclass SIMDSt3Multiple<string asm> {
7816   defm Three : BaseSIMDStN<"Three", asm, "VecListThree", 48, 24, 0b0100>;
7817 }
7818
7819 multiclass SIMDLd4Multiple<string asm> {
7820   defm Four : BaseSIMDLdN<"Four", asm, "VecListFour", 64, 32, 0b0000>;
7821 }
7822
7823 multiclass SIMDSt4Multiple<string asm> {
7824   defm Four : BaseSIMDStN<"Four", asm, "VecListFour", 64, 32, 0b0000>;
7825 }
7826
7827 //---
7828 // AdvSIMD Load/store single-element
7829 //---
7830
7831 class BaseSIMDLdStSingle<bit L, bit R, bits<3> opcode,
7832                          string asm, string operands, string cst,
7833                          dag oops, dag iops, list<dag> pattern>
7834   : I<oops, iops, asm, operands, cst, pattern> {
7835   bits<5> Vt;
7836   bits<5> vaddr;
7837   let Inst{31} = 0;
7838   let Inst{29-24} = 0b001101;
7839   let Inst{22} = L;
7840   let Inst{21} = R;
7841   let Inst{15-13} = opcode;
7842   let Inst{9-5} = vaddr;
7843   let Inst{4-0} = Vt;
7844 }
7845
7846 class BaseSIMDLdStSingleTied<bit L, bit R, bits<3> opcode,
7847                          string asm, string operands, string cst,
7848                          dag oops, dag iops, list<dag> pattern>
7849   : I<oops, iops, asm, operands, "$Vt = $dst," # cst, pattern> {
7850   bits<5> Vt;
7851   bits<5> vaddr;
7852   let Inst{31} = 0;
7853   let Inst{29-24} = 0b001101;
7854   let Inst{22} = L;
7855   let Inst{21} = R;
7856   let Inst{15-13} = opcode;
7857   let Inst{9-5} = vaddr;
7858   let Inst{4-0} = Vt;
7859 }
7860
7861
7862 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
7863 class BaseSIMDLdR<bit Q, bit R, bits<3> opcode, bit S, bits<2> size, string asm,
7864                   Operand listtype>
7865   : BaseSIMDLdStSingle<1, R, opcode, asm, "\t$Vt, $vaddr", "",
7866                        (outs listtype:$Vt), (ins am_simdnoindex:$vaddr),
7867                        []> {
7868   let Inst{30} = Q;
7869   let Inst{23} = 0;
7870   let Inst{20-16} = 0b00000;
7871   let Inst{12} = S;
7872   let Inst{11-10} = size;
7873 }
7874 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
7875 class BaseSIMDLdRPost<bit Q, bit R, bits<3> opcode, bit S, bits<2> size,
7876                       string asm, Operand listtype, Operand GPR64pi>
7877   : BaseSIMDLdStSingle<1, R, opcode, asm, "\t$Vt, $vaddr, $Xm",
7878                        "$vaddr = $wback",
7879                        (outs am_simdnoindex:$wback, listtype:$Vt),
7880                        (ins am_simdnoindex:$vaddr, GPR64pi:$Xm), []> {
7881   bits<5> Xm;
7882   let Inst{30} = Q;
7883   let Inst{23} = 1;
7884   let Inst{20-16} = Xm;
7885   let Inst{12} = S;
7886   let Inst{11-10} = size;
7887 }
7888
7889 multiclass SIMDLdrAliases<string asm, string layout, string Count,
7890                           int Offset, int Size> {
7891   // E.g. "ld1r { v0.8b }, [x1], #1"
7892   //      "ld1r.8b\t$Vt, $vaddr, #1"
7893   // may get mapped to
7894   //      (LD1Rv8b_POST VecListOne8b:$Vt, am_simdnoindex:$vaddr, XZR)
7895   def : InstAlias<asm # "\t$Vt, $vaddr, #" # Offset,
7896                   (!cast<Instruction>(NAME # "v" # layout # "_POST")
7897                       am_simdnoindex:$vaddr,
7898                       !cast<RegisterOperand>("VecList" # Count # layout):$Vt,
7899                       XZR), 1>;
7900
7901   // E.g. "ld1r.8b { v0 }, [x1], #1"
7902   //      "ld1r.8b\t$Vt, $vaddr, #1"
7903   // may get mapped to
7904   //      (LD1Rv8b_POST VecListOne64:$Vt, am_simdnoindex:$vaddr, XZR)
7905   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr, #" # Offset,
7906                   (!cast<Instruction>(NAME # "v" # layout # "_POST")
7907                       am_simdnoindex:$vaddr,
7908                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7909                       XZR), 0>;
7910
7911   // E.g. "ld1r.8b { v0 }, [x1]"
7912   //      "ld1r.8b\t$Vt, $vaddr"
7913   // may get mapped to
7914   //      (LD1Rv8b VecListOne64:$Vt, am_simdnoindex:$vaddr)
7915   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr",
7916                   (!cast<Instruction>(NAME # "v" # layout)
7917                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7918                       am_simdnoindex:$vaddr), 0>;
7919
7920   // E.g. "ld1r.8b { v0 }, [x1], x2"
7921   //      "ld1r.8b\t$Vt, $vaddr, $Xm"
7922   // may get mapped to
7923   //      (LD1Rv8b_POST VecListOne64:$Vt, am_simdnoindex:$vaddr, GPR64pi1:$Xm)
7924   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr, $Xm",
7925                   (!cast<Instruction>(NAME # "v" # layout # "_POST")
7926                       am_simdnoindex:$vaddr,
7927                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7928                       !cast<RegisterOperand>("GPR64pi" # Offset):$Xm), 0>;
7929 }
7930
7931 multiclass SIMDLdR<bit R, bits<3> opcode, bit S, string asm, string Count,
7932   int Offset1, int Offset2, int Offset4, int Offset8> {
7933   def v8b : BaseSIMDLdR<0, R, opcode, S, 0b00, asm,
7934                         !cast<Operand>("VecList" # Count # "8b")>;
7935   def v16b: BaseSIMDLdR<1, R, opcode, S, 0b00, asm,
7936                         !cast<Operand>("VecList" # Count #"16b")>;
7937   def v4h : BaseSIMDLdR<0, R, opcode, S, 0b01, asm,
7938                         !cast<Operand>("VecList" # Count #"4h")>;
7939   def v8h : BaseSIMDLdR<1, R, opcode, S, 0b01, asm,
7940                         !cast<Operand>("VecList" # Count #"8h")>;
7941   def v2s : BaseSIMDLdR<0, R, opcode, S, 0b10, asm,
7942                         !cast<Operand>("VecList" # Count #"2s")>;
7943   def v4s : BaseSIMDLdR<1, R, opcode, S, 0b10, asm,
7944                         !cast<Operand>("VecList" # Count #"4s")>;
7945   def v1d : BaseSIMDLdR<0, R, opcode, S, 0b11, asm,
7946                         !cast<Operand>("VecList" # Count #"1d")>;
7947   def v2d : BaseSIMDLdR<1, R, opcode, S, 0b11, asm,
7948                         !cast<Operand>("VecList" # Count #"2d")>;
7949
7950   def v8b_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b00, asm,
7951                                  !cast<Operand>("VecList" # Count # "8b"),
7952                                  !cast<Operand>("GPR64pi" # Offset1)>;
7953   def v16b_POST: BaseSIMDLdRPost<1, R, opcode, S, 0b00, asm,
7954                                  !cast<Operand>("VecList" # Count # "16b"),
7955                                  !cast<Operand>("GPR64pi" # Offset1)>;
7956   def v4h_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b01, asm,
7957                                  !cast<Operand>("VecList" # Count # "4h"),
7958                                  !cast<Operand>("GPR64pi" # Offset2)>;
7959   def v8h_POST : BaseSIMDLdRPost<1, R, opcode, S, 0b01, asm,
7960                                  !cast<Operand>("VecList" # Count # "8h"),
7961                                  !cast<Operand>("GPR64pi" # Offset2)>;
7962   def v2s_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b10, asm,
7963                                  !cast<Operand>("VecList" # Count # "2s"),
7964                                  !cast<Operand>("GPR64pi" # Offset4)>;
7965   def v4s_POST : BaseSIMDLdRPost<1, R, opcode, S, 0b10, asm,
7966                                  !cast<Operand>("VecList" # Count # "4s"),
7967                                  !cast<Operand>("GPR64pi" # Offset4)>;
7968   def v1d_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b11, asm,
7969                                  !cast<Operand>("VecList" # Count # "1d"),
7970                                  !cast<Operand>("GPR64pi" # Offset8)>;
7971   def v2d_POST : BaseSIMDLdRPost<1, R, opcode, S, 0b11, asm,
7972                                  !cast<Operand>("VecList" # Count # "2d"),
7973                                  !cast<Operand>("GPR64pi" # Offset8)>;
7974
7975   defm : SIMDLdrAliases<asm, "8b",  Count, Offset1,  64>;
7976   defm : SIMDLdrAliases<asm, "16b", Count, Offset1, 128>;
7977   defm : SIMDLdrAliases<asm, "4h",  Count, Offset2,  64>;
7978   defm : SIMDLdrAliases<asm, "8h",  Count, Offset2, 128>;
7979   defm : SIMDLdrAliases<asm, "2s",  Count, Offset4,  64>;
7980   defm : SIMDLdrAliases<asm, "4s",  Count, Offset4, 128>;
7981   defm : SIMDLdrAliases<asm, "1d",  Count, Offset8,  64>;
7982   defm : SIMDLdrAliases<asm, "2d",  Count, Offset8, 128>;
7983 }
7984
7985 class SIMDLdStSingleB<bit L, bit R, bits<3> opcode, string asm,
7986                       dag oops, dag iops, list<dag> pattern>
7987   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "", oops, iops,
7988                        pattern> {
7989   // idx encoded in Q:S:size fields.
7990   bits<4> idx;
7991   let Inst{30} = idx{3};
7992   let Inst{23} = 0;
7993   let Inst{20-16} = 0b00000;
7994   let Inst{12} = idx{2};
7995   let Inst{11-10} = idx{1-0};
7996 }
7997 class SIMDLdStSingleBTied<bit L, bit R, bits<3> opcode, string asm,
7998                       dag oops, dag iops, list<dag> pattern>
7999   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "",
8000                            oops, iops, pattern> {
8001   // idx encoded in Q:S:size fields.
8002   bits<4> idx;
8003   let Inst{30} = idx{3};
8004   let Inst{23} = 0;
8005   let Inst{20-16} = 0b00000;
8006   let Inst{12} = idx{2};
8007   let Inst{11-10} = idx{1-0};
8008 }
8009 class SIMDLdStSingleBPost<bit L, bit R, bits<3> opcode, string asm,
8010                           dag oops, dag iops>
8011   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8012                        "$vaddr = $wback", oops, iops, []> {
8013   // idx encoded in Q:S:size fields.
8014   bits<4> idx;
8015   bits<5> Xm;
8016   let Inst{30} = idx{3};
8017   let Inst{23} = 1;
8018   let Inst{20-16} = Xm;
8019   let Inst{12} = idx{2};
8020   let Inst{11-10} = idx{1-0};
8021 }
8022 class SIMDLdStSingleBTiedPost<bit L, bit R, bits<3> opcode, string asm,
8023                           dag oops, dag iops>
8024   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8025                            "$vaddr = $wback", oops, iops, []> {
8026   // idx encoded in Q:S:size fields.
8027   bits<4> idx;
8028   bits<5> Xm;
8029   let Inst{30} = idx{3};
8030   let Inst{23} = 1;
8031   let Inst{20-16} = Xm;
8032   let Inst{12} = idx{2};
8033   let Inst{11-10} = idx{1-0};
8034 }
8035
8036 class SIMDLdStSingleH<bit L, bit R, bits<3> opcode, bit size, string asm,
8037                       dag oops, dag iops, list<dag> pattern>
8038   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "", oops, iops,
8039                        pattern> {
8040   // idx encoded in Q:S:size<1> fields.
8041   bits<3> idx;
8042   let Inst{30} = idx{2};
8043   let Inst{23} = 0;
8044   let Inst{20-16} = 0b00000;
8045   let Inst{12} = idx{1};
8046   let Inst{11} = idx{0};
8047   let Inst{10} = size;
8048 }
8049 class SIMDLdStSingleHTied<bit L, bit R, bits<3> opcode, bit size, string asm,
8050                       dag oops, dag iops, list<dag> pattern>
8051   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "",
8052                            oops, iops, pattern> {
8053   // idx encoded in Q:S:size<1> fields.
8054   bits<3> idx;
8055   let Inst{30} = idx{2};
8056   let Inst{23} = 0;
8057   let Inst{20-16} = 0b00000;
8058   let Inst{12} = idx{1};
8059   let Inst{11} = idx{0};
8060   let Inst{10} = size;
8061 }
8062
8063 class SIMDLdStSingleHPost<bit L, bit R, bits<3> opcode, bit size, string asm,
8064                           dag oops, dag iops>
8065   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8066                        "$vaddr = $wback", oops, iops, []> {
8067   // idx encoded in Q:S:size<1> fields.
8068   bits<3> idx;
8069   bits<5> Xm;
8070   let Inst{30} = idx{2};
8071   let Inst{23} = 1;
8072   let Inst{20-16} = Xm;
8073   let Inst{12} = idx{1};
8074   let Inst{11} = idx{0};
8075   let Inst{10} = size;
8076 }
8077 class SIMDLdStSingleHTiedPost<bit L, bit R, bits<3> opcode, bit size, string asm,
8078                           dag oops, dag iops>
8079   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8080                            "$vaddr = $wback", oops, iops, []> {
8081   // idx encoded in Q:S:size<1> fields.
8082   bits<3> idx;
8083   bits<5> Xm;
8084   let Inst{30} = idx{2};
8085   let Inst{23} = 1;
8086   let Inst{20-16} = Xm;
8087   let Inst{12} = idx{1};
8088   let Inst{11} = idx{0};
8089   let Inst{10} = size;
8090 }
8091 class SIMDLdStSingleS<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8092                       dag oops, dag iops, list<dag> pattern>
8093   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "", oops, iops,
8094                        pattern> {
8095   // idx encoded in Q:S fields.
8096   bits<2> idx;
8097   let Inst{30} = idx{1};
8098   let Inst{23} = 0;
8099   let Inst{20-16} = 0b00000;
8100   let Inst{12} = idx{0};
8101   let Inst{11-10} = size;
8102 }
8103 class SIMDLdStSingleSTied<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8104                       dag oops, dag iops, list<dag> pattern>
8105   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "",
8106                            oops, iops, pattern> {
8107   // idx encoded in Q:S fields.
8108   bits<2> idx;
8109   let Inst{30} = idx{1};
8110   let Inst{23} = 0;
8111   let Inst{20-16} = 0b00000;
8112   let Inst{12} = idx{0};
8113   let Inst{11-10} = size;
8114 }
8115 class SIMDLdStSingleSPost<bit L, bit R, bits<3> opcode, bits<2> size,
8116                           string asm, dag oops, dag iops>
8117   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8118                        "$vaddr = $wback", oops, iops, []> {
8119   // idx encoded in Q:S fields.
8120   bits<2> idx;
8121   bits<5> Xm;
8122   let Inst{30} = idx{1};
8123   let Inst{23} = 1;
8124   let Inst{20-16} = Xm;
8125   let Inst{12} = idx{0};
8126   let Inst{11-10} = size;
8127 }
8128 class SIMDLdStSingleSTiedPost<bit L, bit R, bits<3> opcode, bits<2> size,
8129                           string asm, dag oops, dag iops>
8130   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8131                            "$vaddr = $wback", oops, iops, []> {
8132   // idx encoded in Q:S fields.
8133   bits<2> idx;
8134   bits<5> Xm;
8135   let Inst{30} = idx{1};
8136   let Inst{23} = 1;
8137   let Inst{20-16} = Xm;
8138   let Inst{12} = idx{0};
8139   let Inst{11-10} = size;
8140 }
8141 class SIMDLdStSingleD<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8142                       dag oops, dag iops, list<dag> pattern>
8143   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "", oops, iops,
8144                        pattern> {
8145   // idx encoded in Q field.
8146   bits<1> idx;
8147   let Inst{30} = idx;
8148   let Inst{23} = 0;
8149   let Inst{20-16} = 0b00000;
8150   let Inst{12} = 0;
8151   let Inst{11-10} = size;
8152 }
8153 class SIMDLdStSingleDTied<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8154                       dag oops, dag iops, list<dag> pattern>
8155   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "",
8156                            oops, iops, pattern> {
8157   // idx encoded in Q field.
8158   bits<1> idx;
8159   let Inst{30} = idx;
8160   let Inst{23} = 0;
8161   let Inst{20-16} = 0b00000;
8162   let Inst{12} = 0;
8163   let Inst{11-10} = size;
8164 }
8165 class SIMDLdStSingleDPost<bit L, bit R, bits<3> opcode, bits<2> size,
8166                           string asm, dag oops, dag iops>
8167   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8168                        "$vaddr = $wback", oops, iops, []> {
8169   // idx encoded in Q field.
8170   bits<1> idx;
8171   bits<5> Xm;
8172   let Inst{30} = idx;
8173   let Inst{23} = 1;
8174   let Inst{20-16} = Xm;
8175   let Inst{12} = 0;
8176   let Inst{11-10} = size;
8177 }
8178 class SIMDLdStSingleDTiedPost<bit L, bit R, bits<3> opcode, bits<2> size,
8179                           string asm, dag oops, dag iops>
8180   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8181                            "$vaddr = $wback", oops, iops, []> {
8182   // idx encoded in Q field.
8183   bits<1> idx;
8184   bits<5> Xm;
8185   let Inst{30} = idx;
8186   let Inst{23} = 1;
8187   let Inst{20-16} = Xm;
8188   let Inst{12} = 0;
8189   let Inst{11-10} = size;
8190 }
8191
8192 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8193 multiclass SIMDLdSingleBTied<bit R, bits<3> opcode, string asm,
8194                          RegisterOperand listtype,
8195                          RegisterOperand GPR64pi> {
8196   def i8 : SIMDLdStSingleBTied<1, R, opcode, asm,
8197                            (outs listtype:$dst),
8198                            (ins listtype:$Vt, VectorIndexB:$idx,
8199                                 am_simdnoindex:$vaddr), []>;
8200
8201   def i8_POST : SIMDLdStSingleBTiedPost<1, R, opcode, asm,
8202                             (outs am_simdnoindex:$wback, listtype:$dst),
8203                             (ins listtype:$Vt, VectorIndexB:$idx,
8204                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8205 }
8206 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8207 multiclass SIMDLdSingleHTied<bit R, bits<3> opcode, bit size, string asm,
8208                          RegisterOperand listtype,
8209                          RegisterOperand GPR64pi> {
8210   def i16 : SIMDLdStSingleHTied<1, R, opcode, size, asm,
8211                             (outs listtype:$dst),
8212                             (ins listtype:$Vt, VectorIndexH:$idx,
8213                                  am_simdnoindex:$vaddr), []>;
8214
8215   def i16_POST : SIMDLdStSingleHTiedPost<1, R, opcode, size, asm,
8216                             (outs am_simdnoindex:$wback, listtype:$dst),
8217                             (ins listtype:$Vt, VectorIndexH:$idx,
8218                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8219 }
8220 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8221 multiclass SIMDLdSingleSTied<bit R, bits<3> opcode, bits<2> size,string asm,
8222                          RegisterOperand listtype,
8223                          RegisterOperand GPR64pi> {
8224   def i32 : SIMDLdStSingleSTied<1, R, opcode, size, asm,
8225                             (outs listtype:$dst),
8226                             (ins listtype:$Vt, VectorIndexS:$idx,
8227                                  am_simdnoindex:$vaddr), []>;
8228
8229   def i32_POST : SIMDLdStSingleSTiedPost<1, R, opcode, size, asm,
8230                             (outs am_simdnoindex:$wback, listtype:$dst),
8231                             (ins listtype:$Vt, VectorIndexS:$idx,
8232                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8233 }
8234 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8235 multiclass SIMDLdSingleDTied<bit R, bits<3> opcode, bits<2> size, string asm,
8236                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8237   def i64 : SIMDLdStSingleDTied<1, R, opcode, size, asm,
8238                             (outs listtype:$dst),
8239                             (ins listtype:$Vt, VectorIndexD:$idx,
8240                                  am_simdnoindex:$vaddr), []>;
8241
8242   def i64_POST : SIMDLdStSingleDTiedPost<1, R, opcode, size, asm,
8243                             (outs am_simdnoindex:$wback, listtype:$dst),
8244                             (ins listtype:$Vt, VectorIndexD:$idx,
8245                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8246 }
8247 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8248 multiclass SIMDStSingleB<bit R, bits<3> opcode, string asm,
8249                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8250   def i8 : SIMDLdStSingleB<0, R, opcode, asm,
8251                            (outs), (ins listtype:$Vt, VectorIndexB:$idx,
8252                                         am_simdnoindex:$vaddr), []>;
8253
8254   def i8_POST : SIMDLdStSingleBPost<0, R, opcode, asm,
8255                                     (outs am_simdnoindex:$wback),
8256                                     (ins listtype:$Vt, VectorIndexB:$idx,
8257                                          am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8258 }
8259 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8260 multiclass SIMDStSingleH<bit R, bits<3> opcode, bit size, string asm,
8261                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8262   def i16 : SIMDLdStSingleH<0, R, opcode, size, asm,
8263                             (outs), (ins listtype:$Vt, VectorIndexH:$idx,
8264                                          am_simdnoindex:$vaddr), []>;
8265
8266   def i16_POST : SIMDLdStSingleHPost<0, R, opcode, size, asm,
8267                             (outs am_simdnoindex:$wback),
8268                             (ins listtype:$Vt, VectorIndexH:$idx,
8269                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8270 }
8271 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8272 multiclass SIMDStSingleS<bit R, bits<3> opcode, bits<2> size,string asm,
8273                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8274   def i32 : SIMDLdStSingleS<0, R, opcode, size, asm,
8275                             (outs), (ins listtype:$Vt, VectorIndexS:$idx,
8276                                          am_simdnoindex:$vaddr), []>;
8277
8278   def i32_POST : SIMDLdStSingleSPost<0, R, opcode, size, asm,
8279                             (outs am_simdnoindex:$wback),
8280                             (ins listtype:$Vt, VectorIndexS:$idx,
8281                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8282 }
8283 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8284 multiclass SIMDStSingleD<bit R, bits<3> opcode, bits<2> size, string asm,
8285                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8286   def i64 : SIMDLdStSingleD<0, R, opcode, size, asm,
8287                             (outs), (ins listtype:$Vt, VectorIndexD:$idx,
8288                                          am_simdnoindex:$vaddr), []>;
8289
8290   def i64_POST : SIMDLdStSingleDPost<0, R, opcode, size, asm,
8291                             (outs am_simdnoindex:$wback),
8292                             (ins listtype:$Vt, VectorIndexD:$idx,
8293                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8294 }
8295
8296 multiclass SIMDLdStSingleAliases<string asm, string layout, string Type,
8297                                  string Count, int Offset, Operand idxtype> {
8298   // E.g. "ld1 { v0.8b }[0], [x1], #1"
8299   //      "ld1\t$Vt, $vaddr, #1"
8300   // may get mapped to
8301   //      (LD1Rv8b_POST VecListOne8b:$Vt, am_simdnoindex:$vaddr, XZR)
8302   def : InstAlias<asm # "\t$Vt$idx, $vaddr, #" # Offset,
8303                   (!cast<Instruction>(NAME # Type  # "_POST")
8304                       am_simdnoindex:$vaddr,
8305                       !cast<RegisterOperand>("VecList" # Count # layout):$Vt,
8306                       idxtype:$idx, XZR), 1>;
8307
8308   // E.g. "ld1.8b { v0 }[0], [x1], #1"
8309   //      "ld1.8b\t$Vt, $vaddr, #1"
8310   // may get mapped to
8311   //      (LD1Rv8b_POST VecListOne64:$Vt, am_simdnoindex:$vaddr, XZR)
8312   def : InstAlias<asm # "." # layout # "\t$Vt$idx, $vaddr, #" # Offset,
8313                   (!cast<Instruction>(NAME # Type # "_POST")
8314                       am_simdnoindex:$vaddr,
8315                       !cast<RegisterOperand>("VecList" # Count # "128"):$Vt,
8316                       idxtype:$idx, XZR), 0>;
8317
8318   // E.g. "ld1.8b { v0 }[0], [x1]"
8319   //      "ld1.8b\t$Vt, $vaddr"
8320   // may get mapped to
8321   //      (LD1Rv8b VecListOne64:$Vt, am_simdnoindex:$vaddr)
8322   def : InstAlias<asm # "." # layout # "\t$Vt$idx, $vaddr",
8323                       (!cast<Instruction>(NAME # Type)
8324                          !cast<RegisterOperand>("VecList" # Count # "128"):$Vt,
8325                          idxtype:$idx, am_simdnoindex:$vaddr), 0>;
8326
8327   // E.g. "ld1.8b { v0 }[0], [x1], x2"
8328   //      "ld1.8b\t$Vt, $vaddr, $Xm"
8329   // may get mapped to
8330   //      (LD1Rv8b_POST VecListOne64:$Vt, am_simdnoindex:$vaddr, GPR64pi1:$Xm)
8331   def : InstAlias<asm # "." # layout # "\t$Vt$idx, $vaddr, $Xm",
8332                       (!cast<Instruction>(NAME # Type # "_POST")
8333                          am_simdnoindex:$vaddr,
8334                          !cast<RegisterOperand>("VecList" # Count # "128"):$Vt,
8335                          idxtype:$idx,
8336                          !cast<RegisterOperand>("GPR64pi" # Offset):$Xm), 0>;
8337 }
8338
8339 multiclass SIMDLdSt1SingleAliases<string asm> {
8340   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "One", 1, VectorIndexB>;
8341   defm : SIMDLdStSingleAliases<asm, "h", "i16", "One", 2, VectorIndexH>;
8342   defm : SIMDLdStSingleAliases<asm, "s", "i32", "One", 4, VectorIndexS>;
8343   defm : SIMDLdStSingleAliases<asm, "d", "i64", "One", 8, VectorIndexD>;
8344 }
8345
8346 multiclass SIMDLdSt2SingleAliases<string asm> {
8347   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "Two", 2,  VectorIndexB>;
8348   defm : SIMDLdStSingleAliases<asm, "h", "i16", "Two", 4,  VectorIndexH>;
8349   defm : SIMDLdStSingleAliases<asm, "s", "i32", "Two", 8,  VectorIndexS>;
8350   defm : SIMDLdStSingleAliases<asm, "d", "i64", "Two", 16, VectorIndexD>;
8351 }
8352
8353 multiclass SIMDLdSt3SingleAliases<string asm> {
8354   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "Three", 3,  VectorIndexB>;
8355   defm : SIMDLdStSingleAliases<asm, "h", "i16", "Three", 6,  VectorIndexH>;
8356   defm : SIMDLdStSingleAliases<asm, "s", "i32", "Three", 12, VectorIndexS>;
8357   defm : SIMDLdStSingleAliases<asm, "d", "i64", "Three", 24, VectorIndexD>;
8358 }
8359
8360 multiclass SIMDLdSt4SingleAliases<string asm> {
8361   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "Four", 4,  VectorIndexB>;
8362   defm : SIMDLdStSingleAliases<asm, "h", "i16", "Four", 8,  VectorIndexH>;
8363   defm : SIMDLdStSingleAliases<asm, "s", "i32", "Four", 16, VectorIndexS>;
8364   defm : SIMDLdStSingleAliases<asm, "d", "i64", "Four", 32, VectorIndexD>;
8365 }
8366 } // end of 'let Predicates = [HasNEON]'
8367
8368 //----------------------------------------------------------------------------
8369 // Crypto extensions
8370 //----------------------------------------------------------------------------
8371
8372 let Predicates = [HasCrypto] in {
8373 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
8374 class AESBase<bits<4> opc, string asm, dag outs, dag ins, string cstr,
8375               list<dag> pat>
8376   : I<outs, ins, asm, "{\t$Rd.16b, $Rn.16b|.16b\t$Rd, $Rn}", cstr, pat>,
8377     Sched<[WriteV]>{
8378   bits<5> Rd;
8379   bits<5> Rn;
8380   let Inst{31-16} = 0b0100111000101000;
8381   let Inst{15-12} = opc;
8382   let Inst{11-10} = 0b10;
8383   let Inst{9-5}   = Rn;
8384   let Inst{4-0}   = Rd;
8385 }
8386
8387 class AESInst<bits<4> opc, string asm, Intrinsic OpNode>
8388   : AESBase<opc, asm, (outs V128:$Rd), (ins V128:$Rn), "",
8389             [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
8390
8391 class AESTiedInst<bits<4> opc, string asm, Intrinsic OpNode>
8392   : AESBase<opc, asm, (outs V128:$dst), (ins V128:$Rd, V128:$Rn),
8393             "$Rd = $dst",
8394             [(set (v16i8 V128:$dst),
8395                   (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn)))]>;
8396
8397 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
8398 class SHA3OpTiedInst<bits<3> opc, string asm, string dst_lhs_kind,
8399                      dag oops, dag iops, list<dag> pat>
8400   : I<oops, iops, asm,
8401       "{\t$Rd" # dst_lhs_kind # ", $Rn" # dst_lhs_kind # ", $Rm.4s" #
8402       "|.4s\t$Rd, $Rn, $Rm}", "$Rd = $dst", pat>,
8403     Sched<[WriteV]>{
8404   bits<5> Rd;
8405   bits<5> Rn;
8406   bits<5> Rm;
8407   let Inst{31-21} = 0b01011110000;
8408   let Inst{20-16} = Rm;
8409   let Inst{15}    = 0;
8410   let Inst{14-12} = opc;
8411   let Inst{11-10} = 0b00;
8412   let Inst{9-5}   = Rn;
8413   let Inst{4-0}   = Rd;
8414 }
8415
8416 class SHATiedInstQSV<bits<3> opc, string asm, Intrinsic OpNode>
8417   : SHA3OpTiedInst<opc, asm, "", (outs FPR128:$dst),
8418                    (ins FPR128:$Rd, FPR32:$Rn, V128:$Rm),
8419                    [(set (v4i32 FPR128:$dst),
8420                          (OpNode (v4i32 FPR128:$Rd), (i32 FPR32:$Rn),
8421                                  (v4i32 V128:$Rm)))]>;
8422
8423 class SHATiedInstVVV<bits<3> opc, string asm, Intrinsic OpNode>
8424   : SHA3OpTiedInst<opc, asm, ".4s", (outs V128:$dst),
8425                    (ins V128:$Rd, V128:$Rn, V128:$Rm),
8426                    [(set (v4i32 V128:$dst),
8427                          (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
8428                                  (v4i32 V128:$Rm)))]>;
8429
8430 class SHATiedInstQQV<bits<3> opc, string asm, Intrinsic OpNode>
8431   : SHA3OpTiedInst<opc, asm, "", (outs FPR128:$dst),
8432                    (ins FPR128:$Rd, FPR128:$Rn, V128:$Rm),
8433                    [(set (v4i32 FPR128:$dst),
8434                          (OpNode (v4i32 FPR128:$Rd), (v4i32 FPR128:$Rn),
8435                                  (v4i32 V128:$Rm)))]>;
8436
8437 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
8438 class SHA2OpInst<bits<4> opc, string asm, string kind,
8439                  string cstr, dag oops, dag iops,
8440                  list<dag> pat>
8441   : I<oops, iops, asm, "{\t$Rd" # kind # ", $Rn" # kind #
8442                        "|" # kind # "\t$Rd, $Rn}", cstr, pat>,
8443     Sched<[WriteV]>{
8444   bits<5> Rd;
8445   bits<5> Rn;
8446   let Inst{31-16} = 0b0101111000101000;
8447   let Inst{15-12} = opc;
8448   let Inst{11-10} = 0b10;
8449   let Inst{9-5}   = Rn;
8450   let Inst{4-0}   = Rd;
8451 }
8452
8453 class SHATiedInstVV<bits<4> opc, string asm, Intrinsic OpNode>
8454   : SHA2OpInst<opc, asm, ".4s", "$Rd = $dst", (outs V128:$dst),
8455                (ins V128:$Rd, V128:$Rn),
8456                [(set (v4i32 V128:$dst),
8457                      (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn)))]>;
8458
8459 class SHAInstSS<bits<4> opc, string asm, Intrinsic OpNode>
8460   : SHA2OpInst<opc, asm, "", "", (outs FPR32:$Rd), (ins FPR32:$Rn),
8461                [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn)))]>;
8462 } // end of 'let Predicates = [HasCrypto]'
8463
8464 // Allow the size specifier tokens to be upper case, not just lower.
8465 def : TokenAlias<".8B", ".8b">;
8466 def : TokenAlias<".4H", ".4h">;
8467 def : TokenAlias<".2S", ".2s">;
8468 def : TokenAlias<".1D", ".1d">;
8469 def : TokenAlias<".16B", ".16b">;
8470 def : TokenAlias<".8H", ".8h">;
8471 def : TokenAlias<".4S", ".4s">;
8472 def : TokenAlias<".2D", ".2d">;
8473 def : TokenAlias<".1Q", ".1q">;
8474 def : TokenAlias<".B", ".b">;
8475 def : TokenAlias<".H", ".h">;
8476 def : TokenAlias<".S", ".s">;
8477 def : TokenAlias<".D", ".d">;
8478 def : TokenAlias<".Q", ".q">;