lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM64-specific DAG Nodes.
  16 //
  17
  18 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  19 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  20                                               [SDTCisSameAs<0, 2>,
  21                                                SDTCisSameAs<0, 3>,
  22                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  23
  24 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  25 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  26                                             [SDTCisSameAs<0, 1>,
  27                                              SDTCisSameAs<0, 2>,
  28                                              SDTCisInt<0>,
  29                                              SDTCisVT<3, i32>]>;
  30
  31 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  32 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  33                                             [SDTCisSameAs<0, 2>,
  34                                              SDTCisSameAs<0, 3>,
  35                                              SDTCisInt<0>,
  36                                              SDTCisVT<1, i32>,
  37                                              SDTCisVT<4, i32>]>;
  38
  39 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  40                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  41                                       SDTCisVT<2, i32>]>;
  42 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  43 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  44                                         SDTCisVT<2, OtherVT>]>;
  45
  46
  47 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  48                                    [SDTCisSameAs<0, 1>,
  49                                     SDTCisSameAs<0, 2>,
  50                                     SDTCisInt<3>,
  51                                     SDTCisVT<4, i32>]>;
  52 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  53                                    [SDTCisFP<0>,
  54                                     SDTCisSameAs<0, 1>]>;
  55 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  56 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  57 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  58                                           SDTCisSameAs<0, 1>,
  59                                           SDTCisSameAs<0, 2>]>;
  60 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  61 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  62 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  63                                            SDTCisInt<2>, SDTCisInt<3>]>;
  64 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  65 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  66                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  67 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  68
  69 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  70 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  71 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  72 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisSameAs<0,2>]>;
  74 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  75                                            SDTCisSameAs<0,2>,
  76                                            SDTCisSameAs<0,3>]>;
  77 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  78 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  79
  80 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  81
  82 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  83                                                  SDTCisPtrTy<1>]>;
  84 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  85                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  86                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  87                                          SDTCisSameAs<1, 4>]>;
  88
  89
  90 // Node definitions.
  91 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
  92 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
  93 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
  94 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
  95                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
  96                                 [SDNPHasChain, SDNPOutGlue]>;
  97 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
  98                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
  99                                                SDTCisVT<1, i32> ]>,
 100                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 101 def ARM64call          : SDNode<"ARM64ISD::CALL",
 102                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 103                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                  SDNPVariadic]>;
 105 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 106                                 [SDNPHasChain]>;
 107 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 108                                 [SDNPHasChain]>;
 109 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 110                                 [SDNPHasChain]>;
 111 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 112                                 [SDNPHasChain]>;
 113 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 114                                 [SDNPHasChain]>;
 115
 116
 117 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 118 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 119 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 120 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 121 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 122                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 124 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 125 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 126                             [SDNPCommutative]>;
 127 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 128 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut>;
 129 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 130 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 131
 132 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 133
 134 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 135
 136 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 137 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 138
 139 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 140 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 141 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 142 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 143 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 144
 145 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 146 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 147 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 148 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 149 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 150 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 151
 152 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 153 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 154 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 155 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 156 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 157 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 158 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 159
 160 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 161 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 162 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 163 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 164
 165 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 166 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 167 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 168 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 169 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 170 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 171 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 172 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 173
 174 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 175 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 176
 177 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 178 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 179 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 180 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 181 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 182
 183 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 184 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 185 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 186
 187 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 188 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 189 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 190 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 191 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 192 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 193                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 194
 195 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 196 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 197 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 198 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 199 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 200
 201 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 202 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 203
 204 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 205
 206 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 207                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 210                                [SDNPHasChain, SDNPSideEffect]>;
 211
 212 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 213 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 214
 215 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 216                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 217                                 SDNPVariadic]>;
 218
 219 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 220
 221
 222 //===----------------------------------------------------------------------===//
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 // ARM64 Instruction Predicate Definitions.
 227 //
 228 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 229 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 230 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 231 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 232 def ForCodeSize   : Predicate<"ForCodeSize">;
 233 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 234
 235 include "ARM64InstrFormats.td"
 236
 237 //===----------------------------------------------------------------------===//
 238
 239 //===----------------------------------------------------------------------===//
 240 // Miscellaneous instructions.
 241 //===----------------------------------------------------------------------===//
 242
 243 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 244 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 245                               [(ARM64callseq_start timm:$amt)]>;
 246 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 247                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 248 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 249
 250 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 251 // FIXME: The following pseudo instructions are only needed because remat
 252 // cannot handle multiple instructions.  When that changes, they can be
 253 // removed, along with the ARM64Wrapper node.
 254
 255 let AddedComplexity = 10 in
 256 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 257                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 258               Sched<[WriteLDAdr]>;
 259
 260 // The MOVaddr instruction should match only when the add is not folded
 261 // into a load or store address.
 262 def MOVaddr
 263     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 264              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 265                                             tglobaladdr:$low))]>,
 266       Sched<[WriteAdrAdr]>;
 267 def MOVaddrJT
 268     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 269              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 270                                              tjumptable:$low))]>,
 271       Sched<[WriteAdrAdr]>;
 272 def MOVaddrCP
 273     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 274              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 275                                              tconstpool:$low))]>,
 276       Sched<[WriteAdrAdr]>;
 277 def MOVaddrBA
 278     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 279              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 280                                              tblockaddress:$low))]>,
 281       Sched<[WriteAdrAdr]>;
 282 def MOVaddrTLS
 283     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 284              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 285                                             tglobaltlsaddr:$low))]>,
 286       Sched<[WriteAdrAdr]>;
 287 def MOVaddrEXT
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 290                                             texternalsym:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292
 293 } // isReMaterializable, isCodeGenOnly
 294
 295 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 296           (LOADgot tglobaltlsaddr:$addr)>;
 297
 298 def : Pat<(ARM64LOADgot texternalsym:$addr),
 299           (LOADgot texternalsym:$addr)>;
 300
 301 def : Pat<(ARM64LOADgot tconstpool:$addr),
 302           (LOADgot tconstpool:$addr)>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // System instructions.
 306 //===----------------------------------------------------------------------===//
 307
 308 def HINT  : HintI<"hint">;
 309 def : InstAlias<"nop",  (HINT 0b000)>;
 310 def : InstAlias<"yield",(HINT 0b001)>;
 311 def : InstAlias<"wfe",  (HINT 0b010)>;
 312 def : InstAlias<"wfi",  (HINT 0b011)>;
 313 def : InstAlias<"sev",  (HINT 0b100)>;
 314 def : InstAlias<"sevl", (HINT 0b101)>;
 315
 316   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 317 let mayLoad = 1, mayStore = 1 in
 318 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 319
 320 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 321 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 322 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 323 def : InstAlias<"clrex", (CLREX 0xf)>;
 324 def : InstAlias<"isb", (ISB 0xf)>;
 325
 326 def MRS    : MRSI;
 327 def MSR    : MSRI;
 328 def MSRcpsr: MSRcpsrI;
 329
 330 // The thread pointer (on Linux, at least, where this has been implemented) is
 331 // TPIDR_EL0.
 332 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 333
 334 // Generic system instructions
 335 def SYSxt  : SystemXtI<0, "sys">;
 336 def SYSLxt : SystemLXtI<1, "sysl">;
 337
 338 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 339                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 340                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 341
 342 //===----------------------------------------------------------------------===//
 343 // Move immediate instructions.
 344 //===----------------------------------------------------------------------===//
 345
 346 defm MOVK : InsertImmediate<0b11, "movk">;
 347 defm MOVN : MoveImmediate<0b00, "movn">;
 348
 349 let PostEncoderMethod = "fixMOVZ" in
 350 defm MOVZ : MoveImmediate<0b10, "movz">;
 351
 352 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 353 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 354 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 355 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 356 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 357 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 358
 359 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 360 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 361 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 362 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 363
 364 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 365 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 366 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 367 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 368
 369 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 370 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 371 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 372 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 373
 374 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 375 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 376 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 377
 378 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 379 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 380 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 381
 382 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 383     isAsCheapAsAMove = 1 in {
 384 // FIXME: The following pseudo instructions are only needed because remat
 385 // cannot handle multiple instructions.  When that changes, we can select
 386 // directly to the real instructions and get rid of these pseudos.
 387
 388 def MOVi32imm
 389     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 390              [(set GPR32:$dst, imm:$src)]>,
 391       Sched<[WriteImm]>;
 392 def MOVi64imm
 393     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 394              [(set GPR64:$dst, imm:$src)]>,
 395       Sched<[WriteImm]>;
 396 } // isReMaterializable, isCodeGenOnly
 397
 398 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 399                              tglobaladdr:$g1, tglobaladdr:$g0),
 400           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 401                                   tglobaladdr:$g2, 32),
 402                           tglobaladdr:$g1, 16),
 403                   tglobaladdr:$g0, 0)>;
 404
 405 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 406                              tblockaddress:$g1, tblockaddress:$g0),
 407           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 408                                   tblockaddress:$g2, 32),
 409                           tblockaddress:$g1, 16),
 410                   tblockaddress:$g0, 0)>;
 411
 412 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 413                              tconstpool:$g1, tconstpool:$g0),
 414           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 415                                   tconstpool:$g2, 32),
 416                           tconstpool:$g1, 16),
 417                   tconstpool:$g0, 0)>;
 418
 419
 420 //===----------------------------------------------------------------------===//
 421 // Arithmetic instructions.
 422 //===----------------------------------------------------------------------===//
 423
 424 // Add/subtract with carry.
 425 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 426 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 427
 428 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 429 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 430 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 431 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 432
 433 // Add/subtract
 434 defm ADD : AddSub<0, "add", add>;
 435 defm SUB : AddSub<1, "sub">;
 436
 437 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 438 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 439
 440 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 441 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 442           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 443 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 444           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 445 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 446           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 447 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 448           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 449 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 450           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 451 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 452           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 453 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 454           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 455 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 456           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 457
 458 // Because of the immediate format for add/sub-imm instructions, the
 459 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 460 //  These patterns capture that transformation.
 461 let AddedComplexity = 1 in {
 462 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 463           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 464 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 465           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 466 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 467           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 468 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 469           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 470 }
 471
 472 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 473 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 474 def : InstAlias<"neg $dst, $src, $shift",
 475                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 476 def : InstAlias<"neg $dst, $src, $shift",
 477                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 478
 479 // Because of the immediate format for add/sub-imm instructions, the
 480 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 481 //  These patterns capture that transformation.
 482 let AddedComplexity = 1 in {
 483 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 484           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 485 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 486           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 487 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 488           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 489 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 490           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 491 }
 492
 493 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 494 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 495 def : InstAlias<"negs $dst, $src, $shift",
 496                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 497 def : InstAlias<"negs $dst, $src, $shift",
 498                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 499
 500 // Unsigned/Signed divide
 501 defm UDIV : Div<0, "udiv", udiv>;
 502 defm SDIV : Div<1, "sdiv", sdiv>;
 503 let isCodeGenOnly = 1 in {
 504 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 505 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 506 }
 507
 508 // Variable shift
 509 defm ASRV : Shift<0b10, "asrv", sra>;
 510 defm LSLV : Shift<0b00, "lslv", shl>;
 511 defm LSRV : Shift<0b01, "lsrv", srl>;
 512 defm RORV : Shift<0b11, "rorv", rotr>;
 513
 514 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 515 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 516 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 517 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 518 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 519 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 520 def : ShiftAlias<"ror", RORVWr, GPR32>;
 521 def : ShiftAlias<"ror", RORVXr, GPR64>;
 522
 523 // Multiply-add
 524 let AddedComplexity = 7 in {
 525 defm MADD : MulAccum<0, "madd", add>;
 526 defm MSUB : MulAccum<1, "msub", sub>;
 527
 528 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 529           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 530 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 531           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 532
 533 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 534           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 535 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 536           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 537 } // AddedComplexity = 7
 538
 539 let AddedComplexity = 5 in {
 540 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 541 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 542 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 543 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 544
 545 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 546           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 547 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 548           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 549
 550 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 551           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 552 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 553           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 554 } // AddedComplexity = 5
 555
 556 def : MulAccumWAlias<"mul", MADDWrrr>;
 557 def : MulAccumXAlias<"mul", MADDXrrr>;
 558 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 559 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 560 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 561 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 562 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 563 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 564
 565 // Multiply-high
 566 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 567 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 568
 569 // CRC32
 570 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 571 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 572 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 573 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 574
 575 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 576 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 577 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 578 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 579
 580
 581 //===----------------------------------------------------------------------===//
 582 // Logical instructions.
 583 //===----------------------------------------------------------------------===//
 584
 585 // (immediate)
 586 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 587 defm AND  : LogicalImm<0b00, "and", and>;
 588 defm EOR  : LogicalImm<0b10, "eor", xor>;
 589 defm ORR  : LogicalImm<0b01, "orr", or>;
 590
 591 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 592                                           logical_imm32:$imm)>;
 593 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 594                                           logical_imm64:$imm)>;
 595
 596
 597 // (register)
 598 defm ANDS : LogicalRegS<0b11, 0, "ands">;
 599 defm BICS : LogicalRegS<0b11, 1, "bics">;
 600 defm AND  : LogicalReg<0b00, 0, "and", and>;
 601 defm BIC  : LogicalReg<0b00, 1, "bic",
 602                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 603 defm EON  : LogicalReg<0b10, 1, "eon",
 604                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 605 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 606 defm ORN  : LogicalReg<0b01, 1, "orn",
 607                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 608 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 609
 610 def : InstAlias<"tst $src1, $src2",
 611                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 612 def : InstAlias<"tst $src1, $src2",
 613                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 614
 615 def : InstAlias<"tst $src1, $src2",
 616                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 617 def : InstAlias<"tst $src1, $src2",
 618                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 619
 620 def : InstAlias<"tst $src1, $src2, $sh",
 621                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 622 def : InstAlias<"tst $src1, $src2, $sh",
 623                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 624
 625 def : InstAlias<"mvn $Wd, $Wm",
 626                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 627 def : InstAlias<"mvn $Xd, $Xm",
 628                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 629
 630 def : InstAlias<"mvn $Wd, $Wm, $sh",
 631                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift:$sh)>;
 632 def : InstAlias<"mvn $Xd, $Xm, $sh",
 633                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift:$sh)>;
 634
 635 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 636 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 637
 638
 639 //===----------------------------------------------------------------------===//
 640 // One operand data processing instructions.
 641 //===----------------------------------------------------------------------===//
 642
 643 defm CLS    : OneOperandData<0b101, "cls">;
 644 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 645 defm RBIT   : OneOperandData<0b000, "rbit">;
 646 def  REV16Wr : OneWRegData<0b001, "rev16",
 647                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 648 def  REV16Xr : OneXRegData<0b001, "rev16",
 649                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 650
 651 def : Pat<(cttz GPR32:$Rn),
 652           (CLZWr (RBITWr GPR32:$Rn))>;
 653 def : Pat<(cttz GPR64:$Rn),
 654           (CLZXr (RBITXr GPR64:$Rn))>;
 655
 656 // Unlike the other one operand instructions, the instructions with the "rev"
 657 // mnemonic do *not* just different in the size bit, but actually use different
 658 // opcode bits for the different sizes.
 659 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 660 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 661 def REV32Xr : OneXRegData<0b010, "rev32",
 662                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 663
 664 //===----------------------------------------------------------------------===//
 665 // Bitfield immediate extraction instruction.
 666 //===----------------------------------------------------------------------===//
 667 let neverHasSideEffects = 1 in
 668 defm EXTR : ExtractImm<"extr">;
 669 def : InstAlias<"ror $dst, $src, $shift",
 670             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 671 def : InstAlias<"ror $dst, $src, $shift",
 672             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 673
 674 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 675           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 676 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 677           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 678
 679 //===----------------------------------------------------------------------===//
 680 // Other bitfield immediate instructions.
 681 //===----------------------------------------------------------------------===//
 682 let neverHasSideEffects = 1 in {
 683 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 684 defm SBFM : BitfieldImm<0b00, "sbfm">;
 685 defm UBFM : BitfieldImm<0b10, "ubfm">;
 686 }
 687
 688 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 689   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 690   return CurDAG->getTargetConstant(enc, MVT::i64);
 691 }]>;
 692
 693 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 694   uint64_t enc = 31 - N->getZExtValue();
 695   return CurDAG->getTargetConstant(enc, MVT::i64);
 696 }]>;
 697
 698 // min(7, 31 - shift_amt)
 699 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 700   uint64_t enc = 31 - N->getZExtValue();
 701   enc = enc > 7 ? 7 : enc;
 702   return CurDAG->getTargetConstant(enc, MVT::i64);
 703 }]>;
 704
 705 // min(15, 31 - shift_amt)
 706 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 707   uint64_t enc = 31 - N->getZExtValue();
 708   enc = enc > 15 ? 15 : enc;
 709   return CurDAG->getTargetConstant(enc, MVT::i64);
 710 }]>;
 711
 712 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 713   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 714   return CurDAG->getTargetConstant(enc, MVT::i64);
 715 }]>;
 716
 717 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 718   uint64_t enc = 63 - N->getZExtValue();
 719   return CurDAG->getTargetConstant(enc, MVT::i64);
 720 }]>;
 721
 722 // min(7, 63 - shift_amt)
 723 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 724   uint64_t enc = 63 - N->getZExtValue();
 725   enc = enc > 7 ? 7 : enc;
 726   return CurDAG->getTargetConstant(enc, MVT::i64);
 727 }]>;
 728
 729 // min(15, 63 - shift_amt)
 730 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 731   uint64_t enc = 63 - N->getZExtValue();
 732   enc = enc > 15 ? 15 : enc;
 733   return CurDAG->getTargetConstant(enc, MVT::i64);
 734 }]>;
 735
 736 // min(31, 63 - shift_amt)
 737 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 738   uint64_t enc = 63 - N->getZExtValue();
 739   enc = enc > 31 ? 31 : enc;
 740   return CurDAG->getTargetConstant(enc, MVT::i64);
 741 }]>;
 742
 743 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 744           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 745                               (i64 (i32shift_b imm0_31:$imm)))>;
 746 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 747           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 748                               (i64 (i64shift_b imm0_63:$imm)))>;
 749
 750 let AddedComplexity = 10 in {
 751 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 752           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 753 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 754           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 755 }
 756
 757 def : InstAlias<"asr $dst, $src, $shift",
 758                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 759 def : InstAlias<"asr $dst, $src, $shift",
 760                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 761 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 762 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 763 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 764 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 765 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 766
 767 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 768           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 769 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 770           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 771
 772 def : InstAlias<"lsr $dst, $src, $shift",
 773                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 774 def : InstAlias<"lsr $dst, $src, $shift",
 775                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 776 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 777 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 778 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 779 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 780 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 781
 782 //===----------------------------------------------------------------------===//
 783 // Conditionally set flags instructions.
 784 //===----------------------------------------------------------------------===//
 785 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 786 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 787
 788 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 789 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 790
 791 //===----------------------------------------------------------------------===//
 792 // Conditional select instructions.
 793 //===----------------------------------------------------------------------===//
 794 defm CSEL  : CondSelect<0, 0b00, "csel">;
 795
 796 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 797 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 798 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 799 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 800
 801 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 802           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 803 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 804           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 805 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 806           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 807 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 808           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 809 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 810           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 811 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 812           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 813
 814 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 815           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 816 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 817           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 818 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 819           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 820 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 821           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 822
 823 // The inverse of the condition code from the alias instruction is what is used
 824 // in the aliased instruction. The parser all ready inverts the condition code
 825 // for these aliases.
 826 // FIXME: Is this the correct way to handle these aliases?
 827 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 828 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 829
 830 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 831 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 832
 833 def : InstAlias<"cinc $dst, $src, $cc",
 834                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 835 def : InstAlias<"cinc $dst, $src, $cc",
 836                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 837
 838 def : InstAlias<"cinv $dst, $src, $cc",
 839                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 840 def : InstAlias<"cinv $dst, $src, $cc",
 841                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 842
 843 def : InstAlias<"cneg $dst, $src, $cc",
 844                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 845 def : InstAlias<"cneg $dst, $src, $cc",
 846                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 847
 848 //===----------------------------------------------------------------------===//
 849 // PC-relative instructions.
 850 //===----------------------------------------------------------------------===//
 851 let isReMaterializable = 1 in {
 852 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 853 def ADR  : ADRI<0, "adr", adrlabel, []>;
 854 } // neverHasSideEffects = 1
 855
 856 def ADRP : ADRI<1, "adrp", adrplabel,
 857                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 858 } // isReMaterializable = 1
 859
 860 // page address of a constant pool entry, block address
 861 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 862 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 863
 864 //===----------------------------------------------------------------------===//
 865 // Unconditional branch (register) instructions.
 866 //===----------------------------------------------------------------------===//
 867
 868 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 869 def RET  : BranchReg<0b0010, "ret", []>;
 870 def DRPS : SpecialReturn<0b0101, "drps">;
 871 def ERET : SpecialReturn<0b0100, "eret">;
 872 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 873
 874 // Default to the LR register.
 875 def : InstAlias<"ret", (RET LR)>;
 876
 877 let isCall = 1, Defs = [LR], Uses = [SP] in {
 878 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 879 } // isCall
 880
 881 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 882 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 883 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 884
 885 // Create a separate pseudo-instruction for codegen to use so that we don't
 886 // flag lr as used in every function. It'll be restored before the RET by the
 887 // epilogue if it's legitimately used.
 888 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 889   let isTerminator = 1;
 890   let isBarrier = 1;
 891   let isReturn = 1;
 892 }
 893
 894 // This is a directive-like pseudo-instruction. The purpose is to insert an
 895 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 896 // (which in the usual case is a BLR).
 897 let hasSideEffects = 1 in
 898 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 899   let AsmString = ".tlsdesccall $sym";
 900 }
 901
 902 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 903 // gets expanded to two MCInsts during lowering.
 904 let isCall = 1, Defs = [LR] in
 905 def TLSDESC_BLR
 906     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 907              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 908
 909 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 910           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 911 //===----------------------------------------------------------------------===//
 912 // Conditional branch (immediate) instruction.
 913 //===----------------------------------------------------------------------===//
 914 def Bcc : BranchCond;
 915
 916 //===----------------------------------------------------------------------===//
 917 // Compare-and-branch instructions.
 918 //===----------------------------------------------------------------------===//
 919 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 920 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 921
 922 //===----------------------------------------------------------------------===//
 923 // Test-bit-and-branch instructions.
 924 //===----------------------------------------------------------------------===//
 925 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 926 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 927
 928 //===----------------------------------------------------------------------===//
 929 // Unconditional branch (immediate) instructions.
 930 //===----------------------------------------------------------------------===//
 931 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 932 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 933 } // isBranch, isTerminator, isBarrier
 934
 935 let isCall = 1, Defs = [LR], Uses = [SP] in {
 936 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 937 } // isCall
 938 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 939
 940 //===----------------------------------------------------------------------===//
 941 // Exception generation instructions.
 942 //===----------------------------------------------------------------------===//
 943 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 944 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 945 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 946 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 947 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 948 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 949 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 950 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 951
 952 // DCPSn defaults to an immediate operand of zero if unspecified.
 953 def : InstAlias<"dcps1", (DCPS1 0)>;
 954 def : InstAlias<"dcps2", (DCPS2 0)>;
 955 def : InstAlias<"dcps3", (DCPS3 0)>;
 956
 957 //===----------------------------------------------------------------------===//
 958 // Load instructions.
 959 //===----------------------------------------------------------------------===//
 960
 961 // Pair (indexed, offset)
 962 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 963 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 964 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 965 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 966 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 967
 968 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 969
 970 // Pair (pre-indexed)
 971 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
 972 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
 973 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
 974 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
 975 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
 976
 977 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
 978
 979 // Pair (post-indexed)
 980 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
 981 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
 982 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
 983 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
 984 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
 985
 986 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
 987
 988
 989 // Pair (no allocate)
 990 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
 991 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
 992 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
 993 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
 994 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
 995
 996 //---
 997 // (register offset)
 998 //---
 999
1000 let AddedComplexity = 10 in {
1001 // Integer
1002 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1003                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1004 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1005                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1006 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1007                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1008 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1009                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1010
1011 // Floating-point
1012 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1013                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1014 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1015                       [(set FPR16:$Rt, (load ro_indexed16:$addr))]>;
1016 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1017                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1018 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1019                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1020 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1021   let mayLoad = 1;
1022 }
1023
1024 // For regular load, we do not have any alignment requirement.
1025 // Thus, it is safe to directly map the vector loads with interesting
1026 // addressing modes.
1027 // FIXME: We could do the same for bitconvert to floating point vectors.
1028 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1029            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1030                           (LDRBro ro_indexed8:$addr), bsub)>;
1031 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1032            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1033                           (LDRBro ro_indexed8:$addr), bsub)>;
1034 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1035            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1036                           (LDRHro ro_indexed16:$addr), hsub)>;
1037 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1038            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1039                           (LDRHro ro_indexed16:$addr), hsub)>;
1040 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1041            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1042                           (LDRSro ro_indexed32:$addr), ssub)>;
1043 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1044            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1045                           (LDRSro ro_indexed32:$addr), ssub)>;
1046 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1047            (LDRDro ro_indexed64:$addr)>;
1048 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1049            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1050                           (LDRDro ro_indexed64:$addr), dsub)>;
1051
1052 // Match all load 64 bits width whose type is compatible with FPR64
1053 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1054 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1055 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1056 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1057 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1058 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1059
1060 // Match all load 128 bits width whose type is compatible with FPR128
1061 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1062 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1063 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1064 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1065 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1066 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1067 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1068
1069 // Load sign-extended half-word
1070 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1071                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1072 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1073                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1074
1075 // Load sign-extended byte
1076 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1077                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1078 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1079                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1080
1081 // Load sign-extended word
1082 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1083                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1084
1085 // Pre-fetch.
1086 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1087                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1088
1089 // zextload -> i64
1090 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1091     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1092 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1093     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1094
1095 // zextloadi1 -> zextloadi8
1096 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1097 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1098     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1099
1100 // extload -> zextload
1101 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1102 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1103 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1104 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1105     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1106 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1107     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1108 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1109     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1110 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1111     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1112
1113 } // AddedComplexity = 10
1114
1115 //---
1116 // (unsigned immediate)
1117 //---
1118 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1119                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1120 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1121                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1122 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1123                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1124 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1125                     [(set FPR16:$Rt, (load am_indexed16:$addr))]>;
1126 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1127                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1128 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1129                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1130 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1131                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1132
1133 // For regular load, we do not have any alignment requirement.
1134 // Thus, it is safe to directly map the vector loads with interesting
1135 // addressing modes.
1136 // FIXME: We could do the same for bitconvert to floating point vectors.
1137 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1138            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1139                           (LDRBui am_indexed8:$addr), bsub)>;
1140 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1141            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1142                           (LDRBui am_indexed8:$addr), bsub)>;
1143 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1144            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1145                           (LDRHui am_indexed16:$addr), hsub)>;
1146 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1147            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1148                           (LDRHui am_indexed16:$addr), hsub)>;
1149 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1150            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1151                           (LDRSui am_indexed32:$addr), ssub)>;
1152 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1153            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1154                           (LDRSui am_indexed32:$addr), ssub)>;
1155 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1156            (LDRDui am_indexed64:$addr)>;
1157 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1158            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1159                           (LDRDui am_indexed64:$addr), dsub)>;
1160
1161 // Match all load 64 bits width whose type is compatible with FPR64
1162 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1163 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1164 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1165 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1166 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1167 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1168
1169 // Match all load 128 bits width whose type is compatible with FPR128
1170 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1171 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1172 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1173 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1174 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1175 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1176 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1177
1178 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1179                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1180 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1181                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1182 // zextload -> i64
1183 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1184     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1185 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1186     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1187
1188 // zextloadi1 -> zextloadi8
1189 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1190 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1191     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1192
1193 // extload -> zextload
1194 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1195 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1196 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1197 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1198     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1199 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1200     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1201 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1202     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1203 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1204     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1205
1206 // load sign-extended half-word
1207 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1208                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1209 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1210                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1211
1212 // load sign-extended byte
1213 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1214                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1215 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1216                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1217
1218 // load sign-extended word
1219 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1220                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1221
1222 // load zero-extended word
1223 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1224  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1225
1226 // Pre-fetch.
1227 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1228                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1229
1230 //---
1231 // (literal)
1232 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1233 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1234 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1235 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1236 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1237
1238 // load sign-extended word
1239 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1240
1241 // prefetch
1242 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1243 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1244
1245 //---
1246 // (unscaled immediate)
1247 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1248                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1249 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1250                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1251 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1252                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1253 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1254                           [(set FPR16:$Rt, (load am_unscaled16:$addr))]>;
1255 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1256                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1257 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1258                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1259 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1260                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1261
1262 def LDURHHi
1263     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1264                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1265 def LDURBBi
1266     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1267                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1268
1269 // Match all load 64 bits width whose type is compatible with FPR64
1270 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1271 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1272 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1273 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1274 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1275 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1276
1277 // Match all load 128 bits width whose type is compatible with FPR128
1278 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1279 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1280 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1281 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1282 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1283 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1284 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1285
1286 //  anyext -> zext
1287 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1288 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1289 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1290 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1291     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1292 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1293     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1294 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1295     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1296 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1297     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1298 // unscaled zext
1299 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1300     (LDURHHi am_unscaled16:$addr)>;
1301 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1302     (LDURBBi am_unscaled8:$addr)>;
1303 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1304     (LDURBBi am_unscaled8:$addr)>;
1305 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1306     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1307 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1308     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1309 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1310     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1311 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1312     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1313
1314
1315 //---
1316 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1317
1318 // Define new assembler match classes as we want to only match these when
1319 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1320 // associate a DiagnosticType either, as we want the diagnostic for the
1321 // canonical form (the scaled operand) to take precedence.
1322 def MemoryUnscaledFB8Operand : AsmOperandClass {
1323   let Name = "MemoryUnscaledFB8";
1324   let RenderMethod = "addMemoryUnscaledOperands";
1325 }
1326 def MemoryUnscaledFB16Operand : AsmOperandClass {
1327   let Name = "MemoryUnscaledFB16";
1328   let RenderMethod = "addMemoryUnscaledOperands";
1329 }
1330 def MemoryUnscaledFB32Operand : AsmOperandClass {
1331   let Name = "MemoryUnscaledFB32";
1332   let RenderMethod = "addMemoryUnscaledOperands";
1333 }
1334 def MemoryUnscaledFB64Operand : AsmOperandClass {
1335   let Name = "MemoryUnscaledFB64";
1336   let RenderMethod = "addMemoryUnscaledOperands";
1337 }
1338 def MemoryUnscaledFB128Operand : AsmOperandClass {
1339   let Name = "MemoryUnscaledFB128";
1340   let RenderMethod = "addMemoryUnscaledOperands";
1341 }
1342 def am_unscaled_fb8 : Operand<i64> {
1343   let ParserMatchClass = MemoryUnscaledFB8Operand;
1344   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1345 }
1346 def am_unscaled_fb16 : Operand<i64> {
1347   let ParserMatchClass = MemoryUnscaledFB16Operand;
1348   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1349 }
1350 def am_unscaled_fb32 : Operand<i64> {
1351   let ParserMatchClass = MemoryUnscaledFB32Operand;
1352   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1353 }
1354 def am_unscaled_fb64 : Operand<i64> {
1355   let ParserMatchClass = MemoryUnscaledFB64Operand;
1356   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1357 }
1358 def am_unscaled_fb128 : Operand<i64> {
1359   let ParserMatchClass = MemoryUnscaledFB128Operand;
1360   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1361 }
1362 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1363 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1364 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1365 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1366 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1367 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1368 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1369
1370 // zextload -> i64
1371 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1372   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1373 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1374   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1375
1376 // load sign-extended half-word
1377 def LDURSHWi
1378     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1379                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1380 def LDURSHXi
1381     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1382                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1383
1384 // load sign-extended byte
1385 def LDURSBWi
1386     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1387                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1388 def LDURSBXi
1389     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1390                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1391
1392 // load sign-extended word
1393 def LDURSWi
1394     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1395                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1396
1397 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1398 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1399 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1400 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1401 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1402 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1403 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1404 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1405
1406 // Pre-fetch.
1407 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1408                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1409
1410 //---
1411 // (unscaled immediate, unprivileged)
1412 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1413 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1414
1415 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1416 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1417
1418 // load sign-extended half-word
1419 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1420 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1421
1422 // load sign-extended byte
1423 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1424 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1425
1426 // load sign-extended word
1427 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1428
1429 //---
1430 // (immediate pre-indexed)
1431 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1432 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1433 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1434 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1435 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1436 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1437 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1438
1439 // load sign-extended half-word
1440 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1441 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1442
1443 // load sign-extended byte
1444 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1445 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1446
1447 // load zero-extended byte
1448 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1449 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1450
1451 // load sign-extended word
1452 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1453
1454 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1455 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1456 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1457 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1458 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1459 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1460 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1461
1462 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1463 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1464 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1465 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1466 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1467
1468 //---
1469 // (immediate post-indexed)
1470 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1471 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1472 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1473 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1474 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1475 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1476 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1477
1478 // load sign-extended half-word
1479 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1480 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1481
1482 // load sign-extended byte
1483 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1484 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1485
1486 // load zero-extended byte
1487 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1488 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1489
1490 // load sign-extended word
1491 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1492
1493 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1494 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1495 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1496 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1497 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1498 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1499 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1500
1501 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1502 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1503 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1504 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1505 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1506
1507 //===----------------------------------------------------------------------===//
1508 // Store instructions.
1509 //===----------------------------------------------------------------------===//
1510
1511 // Pair (indexed, offset)
1512 // FIXME: Use dedicated range-checked addressing mode operand here.
1513 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1514 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1515 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1516 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1517 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1518
1519 // Pair (pre-indexed)
1520 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1521 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1522 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1523 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1524 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1525
1526 // Pair (pre-indexed)
1527 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1528 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1529 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1530 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1531 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1532
1533 // Pair (no allocate)
1534 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1535 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1536 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1537 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1538 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1539
1540 //---
1541 // (Register offset)
1542
1543 let AddedComplexity = 10 in {
1544
1545 // Integer
1546 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1547                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1548 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1549                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1550 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1551                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1552 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1553                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1554
1555 // truncstore i64
1556 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1557            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1558 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1559            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1560 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1561            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1562
1563
1564 // Floating-point
1565 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1566                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1567 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1568                             [(store FPR16:$Rt, ro_indexed16:$addr)]>;
1569 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1570                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1571 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1572                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1573 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1574   let mayStore = 1;
1575 }
1576
1577 // Match all store 64 bits width whose type is compatible with FPR64
1578 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1579           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1580 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1581           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1582 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1583           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1584 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1585           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1586 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1587           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1588 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1589           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1590
1591 // Match all store 128 bits width whose type is compatible with FPR128
1592 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1593           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1594 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1595           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1596 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1597           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1598 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1599           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1600 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1601           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1602 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1603           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1604 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1605           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1606
1607 //---
1608 // (unsigned immediate)
1609 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1610                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1611 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1612                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1613 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1614                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1615 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1616                      [(store FPR16:$Rt, am_indexed16:$addr)]>;
1617 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1618                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1619 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1620                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1621 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1622   let mayStore = 1;
1623 }
1624
1625 // Match all store 64 bits width whose type is compatible with FPR64
1626 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1627           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1628 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1629           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1630 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1631           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1632 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1633           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1634 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1635           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1636 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1637           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1638
1639 // Match all store 128 bits width whose type is compatible with FPR128
1640 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1641           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1642 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1643           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1644 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1645           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1646 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1647           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1648 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1649           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1650 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1651           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1652 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1653           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1654
1655 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1656                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1657 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1658                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1659
1660 // truncstore i64
1661 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1662   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1663 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1664   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1665 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1666   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1667
1668 } // AddedComplexity = 10
1669
1670 //---
1671 // (unscaled immediate)
1672 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1673                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1674 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1675                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1676 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1677                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1678 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1679                            [(store FPR16:$Rt, am_unscaled16:$addr)]>;
1680 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1681                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1682 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1683                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1684 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1685                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1686 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1687                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1688 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1689                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1690
1691 // Match all store 64 bits width whose type is compatible with FPR64
1692 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1693           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1694 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1695           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1696 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1697           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1698 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1699           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1700 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1701           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1702 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1703           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1704
1705 // Match all store 128 bits width whose type is compatible with FPR128
1706 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1707           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1708 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1709           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1710 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1711           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1712 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1713           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1714 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1715           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1716 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1717           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1718 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1719           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1720
1721 // unscaled i64 truncating stores
1722 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1723   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1724 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1725   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1726 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1727   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1728
1729 //---
1730 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1731 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1732 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1733 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1734 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1735 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1736 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1737 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1738
1739 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1740 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1741
1742 //---
1743 // (unscaled immediate, unprivileged)
1744 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1745 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1746
1747 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1748 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1749
1750 //---
1751 // (immediate pre-indexed)
1752 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1753 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1754 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1755 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1756 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1757 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1758 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1759
1760 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1761 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1762
1763 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1764 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1765 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1766 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1767 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1768 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1769 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1770 // truncstore i64
1771 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1772   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1773                   simm9:$off)>;
1774 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1775   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1776                   simm9:$off)>;
1777 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1778   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1779                   simm9:$off)>;
1780
1781 //---
1782 // (immediate post-indexed)
1783 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1784 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1785 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1786 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1787 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1788 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1789 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1790
1791 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1792 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1793
1794 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1795 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1796 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1797 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1798 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1799 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1800 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1801 // truncstore i64
1802 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1803   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1804                   simm9:$off)>;
1805 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1806   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1807                   simm9:$off)>;
1808 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1809   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1810                   simm9:$off)>;
1811
1812
1813 //===----------------------------------------------------------------------===//
1814 // Load/store exclusive instructions.
1815 //===----------------------------------------------------------------------===//
1816
1817 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1818 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1819 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1820 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1821
1822 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1823 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1824 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1825 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1826
1827 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1828 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1829 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1830 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1831
1832 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1833 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1834 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1835 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1836
1837 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1838 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1839 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1840 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1841
1842 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1843 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1844 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1845 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1846
1847 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1848 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1849
1850 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1851 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1852
1853 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1854 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1855
1856 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1857 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1858
1859 //===----------------------------------------------------------------------===//
1860 // Scaled floating point to integer conversion instructions.
1861 //===----------------------------------------------------------------------===//
1862
1863 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1864 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1865 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1866 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1867 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1868 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1869 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1870 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1871 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1872 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1873 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1874 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1875 let isCodeGenOnly = 1 in {
1876 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1877 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1878 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1879 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1880 }
1881
1882 //===----------------------------------------------------------------------===//
1883 // Scaled integer to floating point conversion instructions.
1884 //===----------------------------------------------------------------------===//
1885
1886 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1887 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1888
1889 //===----------------------------------------------------------------------===//
1890 // Unscaled integer to floating point conversion instruction.
1891 //===----------------------------------------------------------------------===//
1892
1893 defm FMOV : UnscaledConversion<"fmov">;
1894
1895 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1896 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1897
1898 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1899 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1900 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1901 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1902 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1903 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1904 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
1905           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1906 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
1907           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1908 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1909
1910 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
1911           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1912 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
1913           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1914 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
1915           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1916 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
1917           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1918 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
1919           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1920 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
1921           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1922
1923 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
1924           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
1925 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
1926           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
1927 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
1928           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1929 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
1930           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
1931
1932 //===----------------------------------------------------------------------===//
1933 // Floating point conversion instruction.
1934 //===----------------------------------------------------------------------===//
1935
1936 defm FCVT : FPConversion<"fcvt">;
1937
1938 def : Pat<(f32_to_f16 FPR32:$Rn),
1939           (i32 (COPY_TO_REGCLASS
1940                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1941                    GPR32))>;
1942
1943 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
1944                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
1945
1946 //===----------------------------------------------------------------------===//
1947 // Floating point single operand instructions.
1948 //===----------------------------------------------------------------------===//
1949
1950 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1951 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
1952 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
1953 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
1954 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
1955 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
1956 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
1957 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
1958
1959 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
1960           (FRINTNDr FPR64:$Rn)>;
1961
1962 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
1963 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
1964 // <rdar://problem/13715968>
1965 // TODO: We should really model the FPSR flags correctly. This is really ugly.
1966 let hasSideEffects = 1 in {
1967 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
1968 }
1969
1970 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
1971
1972 let SchedRW = [WriteFDiv] in {
1973 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
1974 }
1975
1976 //===----------------------------------------------------------------------===//
1977 // Floating point two operand instructions.
1978 //===----------------------------------------------------------------------===//
1979
1980 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
1981 let SchedRW = [WriteFDiv] in {
1982 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
1983 }
1984 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
1985 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
1986 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
1987 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
1988 let SchedRW = [WriteFMul] in {
1989 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
1990 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
1991 }
1992 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
1993
1994 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1995           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
1996 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1997           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
1998 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1999           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2000 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2001           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2002
2003 //===----------------------------------------------------------------------===//
2004 // Floating point three operand instructions.
2005 //===----------------------------------------------------------------------===//
2006
2007 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2008 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2009      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2010 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2011      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2012 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2013      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2014
2015 // The following def pats catch the case where the LHS of an FMA is negated.
2016 // The TriOpFrag above catches the case where the middle operand is negated.
2017
2018 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2019 // the NEON variant.
2020 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2021           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2022
2023 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2024           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2025
2026 //===----------------------------------------------------------------------===//
2027 // Floating point comparison instructions.
2028 //===----------------------------------------------------------------------===//
2029
2030 defm FCMPE : FPComparison<1, "fcmpe">;
2031 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2032
2033 //===----------------------------------------------------------------------===//
2034 // Floating point conditional comparison instructions.
2035 //===----------------------------------------------------------------------===//
2036
2037 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2038 defm FCCMP  : FPCondComparison<0, "fccmp">;
2039
2040 //===----------------------------------------------------------------------===//
2041 // Floating point conditional select instruction.
2042 //===----------------------------------------------------------------------===//
2043
2044 defm FCSEL : FPCondSelect<"fcsel">;
2045
2046 // CSEL instructions providing f128 types need to be handled by a
2047 // pseudo-instruction since the eventual code will need to introduce basic
2048 // blocks and control flow.
2049 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2050                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2051                       [(set (f128 FPR128:$Rd),
2052                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2053                                        (i32 imm:$cond), CPSR))]> {
2054   let Uses = [CPSR];
2055   let usesCustomInserter = 1;
2056 }
2057
2058
2059 //===----------------------------------------------------------------------===//
2060 // Floating point immediate move.
2061 //===----------------------------------------------------------------------===//
2062
2063 let isReMaterializable = 1 in {
2064 defm FMOV : FPMoveImmediate<"fmov">;
2065 }
2066
2067 //===----------------------------------------------------------------------===//
2068 // Advanced SIMD two vector instructions.
2069 //===----------------------------------------------------------------------===//
2070
2071 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2072 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2073 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2074 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2075 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2076 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2077 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2078 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2079 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2080 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2081
2082 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2083 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2084 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2085 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2086 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2087 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2088 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2089 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2090 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2091           (FCVTLv4i16 V64:$Rn)>;
2092 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2093                                                               (i64 4)))),
2094           (FCVTLv8i16 V128:$Rn)>;
2095 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2096 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2097                                                     (i64 2))))),
2098           (FCVTLv4i32 V128:$Rn)>;
2099
2100 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2101 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2102 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2103 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2104 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2105 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2106           (FCVTNv4i16 V128:$Rn)>;
2107 def : Pat<(concat_vectors V64:$Rd,
2108                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2109           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2110 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2111 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2112           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2113 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2114 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2115 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2116                                         int_arm64_neon_fcvtxn>;
2117 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2118 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2119 let isCodeGenOnly = 1 in {
2120 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2121                                        int_arm64_neon_fcvtzs>;
2122 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2123                                        int_arm64_neon_fcvtzu>;
2124 }
2125 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2126 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2127 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2128 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2129 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2130 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2131 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2132 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2133 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2134 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2135 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2136 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2137                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2138 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2139 // Aliases for MVN -> NOT.
2140 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2141 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2142 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2143 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2144
2145 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2146 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2147 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2148 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2149 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2150 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2151 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2152
2153 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2154 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2155 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2156 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2157 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2158 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2159 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2160 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2161
2162 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2163 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2164 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2165 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2166 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2167
2168 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2169 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2170 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2171 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2172 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2173        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2174 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2175 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2176 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2177 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2178 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2179 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2180 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2181 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2182 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2183        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2184 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2185                     int_arm64_neon_uaddlp>;
2186 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2187 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2188 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2189 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2190 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2191 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2192
2193 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2194 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2195
2196 // Patterns for vector long shift (by element width). These need to match all
2197 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2198 // definition.
2199 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2200   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2201             (SHLLv8i8 V64:$Rn)>;
2202   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2203             (SHLLv16i8 V128:$Rn)>;
2204   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2205             (SHLLv4i16 V64:$Rn)>;
2206   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2207             (SHLLv8i16 V128:$Rn)>;
2208   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2209             (SHLLv2i32 V64:$Rn)>;
2210   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2211             (SHLLv4i32 V128:$Rn)>;
2212 }
2213
2214 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2215 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2216 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2217
2218 //===----------------------------------------------------------------------===//
2219 // Advanced SIMD three vector instructions.
2220 //===----------------------------------------------------------------------===//
2221
2222 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2223 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2224 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2225 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2226 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2227 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2228 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2229 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2230 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2231 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2232 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2233 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2234 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2235 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2236 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2237 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2238 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2239 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2240 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2241 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2242 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2243 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2244 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2245 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2246 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2247
2248 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2249 // instruction expects the addend first, while the fma intrinsic puts it last.
2250 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2251             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2252 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2253             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2254
2255 // The following def pats catch the case where the LHS of an FMA is negated.
2256 // The TriOpFrag above catches the case where the middle operand is negated.
2257 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2258           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2259
2260 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2261           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2262
2263 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2264           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2265
2266 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2267 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2268 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2269 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2270 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2271 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2272                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2273 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2274                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2275 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2276 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2277 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2278       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2279 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2280 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2281 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2282 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2283 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2284 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2285 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2286 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2287 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2288 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2289 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2290 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2291 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2292 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2293 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2294 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2295 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2296 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2297       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2298 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2299 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2300 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2301 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2302 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2303 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2304 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2305 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2306 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2307 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2308 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2309 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2310 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2311 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2312
2313 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2314 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2315                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2316 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2317 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2318 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2319     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2320 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2321 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2322                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2323 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2324
2325 // FIXME: the .16b and .8b variantes should be emitted by the
2326 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2327 // in aliases yet though.
2328 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2329                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2330 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2331                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2332 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2333                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2334 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2335                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2336
2337 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2338                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2339 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2340                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2341 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2342                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2343 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2344                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2345
2346 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2347                 "|cmls.8b\t$dst, $src1, $src2}",
2348                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2349 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2350                 "|cmls.16b\t$dst, $src1, $src2}",
2351                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2352 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2353                 "|cmls.4h\t$dst, $src1, $src2}",
2354                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2355 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2356                 "|cmls.8h\t$dst, $src1, $src2}",
2357                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2358 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2359                 "|cmls.2s\t$dst, $src1, $src2}",
2360                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2361 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2362                 "|cmls.4s\t$dst, $src1, $src2}",
2363                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2364 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2365                 "|cmls.2d\t$dst, $src1, $src2}",
2366                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2367
2368 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2369                 "|cmlo.8b\t$dst, $src1, $src2}",
2370                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2371 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2372                 "|cmlo.16b\t$dst, $src1, $src2}",
2373                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2374 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2375                 "|cmlo.4h\t$dst, $src1, $src2}",
2376                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2377 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2378                 "|cmlo.8h\t$dst, $src1, $src2}",
2379                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2380 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2381                 "|cmlo.2s\t$dst, $src1, $src2}",
2382                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2383 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2384                 "|cmlo.4s\t$dst, $src1, $src2}",
2385                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2386 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2387                 "|cmlo.2d\t$dst, $src1, $src2}",
2388                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2389
2390 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2391                 "|cmle.8b\t$dst, $src1, $src2}",
2392                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2393 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2394                 "|cmle.16b\t$dst, $src1, $src2}",
2395                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2396 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2397                 "|cmle.4h\t$dst, $src1, $src2}",
2398                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2399 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2400                 "|cmle.8h\t$dst, $src1, $src2}",
2401                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2402 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2403                 "|cmle.2s\t$dst, $src1, $src2}",
2404                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2405 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2406                 "|cmle.4s\t$dst, $src1, $src2}",
2407                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2408 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2409                 "|cmle.2d\t$dst, $src1, $src2}",
2410                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2411
2412 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2413                 "|cmlt.8b\t$dst, $src1, $src2}",
2414                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2415 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2416                 "|cmlt.16b\t$dst, $src1, $src2}",
2417                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2418 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2419                 "|cmlt.4h\t$dst, $src1, $src2}",
2420                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2421 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2422                 "|cmlt.8h\t$dst, $src1, $src2}",
2423                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2424 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2425                 "|cmlt.2s\t$dst, $src1, $src2}",
2426                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2427 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2428                 "|cmlt.4s\t$dst, $src1, $src2}",
2429                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2430 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2431                 "|cmlt.2d\t$dst, $src1, $src2}",
2432                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2433
2434 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2435                 "|fcmle.2s\t$dst, $src1, $src2}",
2436                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2437 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2438                 "|fcmle.4s\t$dst, $src1, $src2}",
2439                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2440 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2441                 "|fcmle.2d\t$dst, $src1, $src2}",
2442                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2443
2444 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2445                 "|fcmlt.2s\t$dst, $src1, $src2}",
2446                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2447 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2448                 "|fcmlt.4s\t$dst, $src1, $src2}",
2449                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2450 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2451                 "|fcmlt.2d\t$dst, $src1, $src2}",
2452                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2453
2454 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2455                 "|facle.2s\t$dst, $src1, $src2}",
2456                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2457 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2458                 "|facle.4s\t$dst, $src1, $src2}",
2459                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2460 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2461                 "|facle.2d\t$dst, $src1, $src2}",
2462                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2463
2464 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2465                 "|faclt.2s\t$dst, $src1, $src2}",
2466                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2467 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2468                 "|faclt.4s\t$dst, $src1, $src2}",
2469                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2470 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2471                 "|faclt.2d\t$dst, $src1, $src2}",
2472                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2473
2474 //===----------------------------------------------------------------------===//
2475 // Advanced SIMD three scalar instructions.
2476 //===----------------------------------------------------------------------===//
2477
2478 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2479 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2480 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2481 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2482 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2483 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2484 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2485 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2486 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2487           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2488 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2489                                      int_arm64_neon_facge>;
2490 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2491                                      int_arm64_neon_facgt>;
2492 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2493 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2494 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2495 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2496 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2497 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2498 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2499 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2500 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2501 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2502 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2503 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2504 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2505 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2506 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2507 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2508 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2509 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2510 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2511 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2512 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2513
2514 def : InstAlias<"cmls $dst, $src1, $src2",
2515                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2516 def : InstAlias<"cmle $dst, $src1, $src2",
2517                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2518 def : InstAlias<"cmlo $dst, $src1, $src2",
2519                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2520 def : InstAlias<"cmlt $dst, $src1, $src2",
2521                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2522 def : InstAlias<"fcmle $dst, $src1, $src2",
2523                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2524 def : InstAlias<"fcmle $dst, $src1, $src2",
2525                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2526 def : InstAlias<"fcmlt $dst, $src1, $src2",
2527                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2528 def : InstAlias<"fcmlt $dst, $src1, $src2",
2529                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2530 def : InstAlias<"facle $dst, $src1, $src2",
2531                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2532 def : InstAlias<"facle $dst, $src1, $src2",
2533                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2534 def : InstAlias<"faclt $dst, $src1, $src2",
2535                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2536 def : InstAlias<"faclt $dst, $src1, $src2",
2537                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2538
2539 //===----------------------------------------------------------------------===//
2540 // Advanced SIMD three scalar instructions (mixed operands).
2541 //===----------------------------------------------------------------------===//
2542 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2543                                        int_arm64_neon_sqdmulls_scalar>;
2544 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2545 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2546
2547 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2548                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2549                                                         (i32 FPR32:$Rm))))),
2550           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2551 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2552                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2553                                                         (i32 FPR32:$Rm))))),
2554           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2555
2556 //===----------------------------------------------------------------------===//
2557 // Advanced SIMD two scalar instructions.
2558 //===----------------------------------------------------------------------===//
2559
2560 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2561 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2562 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2563 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2564 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2565 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2566 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2567 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2568 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2569 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2570 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2571 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2572 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2573 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2574 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2575 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2576 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2577 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2578 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2579 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2580 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2581 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2582 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2583 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2584 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2585 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2586                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2587 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2588 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2589 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2590 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2591 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2592 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2593                                      int_arm64_neon_suqadd>;
2594 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2595 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2596 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2597                                     int_arm64_neon_usqadd>;
2598
2599 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2600           (FCVTASv1i64 FPR64:$Rn)>;
2601 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2602           (FCVTAUv1i64 FPR64:$Rn)>;
2603 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2604           (FCVTMSv1i64 FPR64:$Rn)>;
2605 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2606           (FCVTMUv1i64 FPR64:$Rn)>;
2607 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2608           (FCVTNSv1i64 FPR64:$Rn)>;
2609 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2610           (FCVTNUv1i64 FPR64:$Rn)>;
2611 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2612           (FCVTPSv1i64 FPR64:$Rn)>;
2613 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2614           (FCVTPUv1i64 FPR64:$Rn)>;
2615
2616 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2617           (FRECPEv1i32 FPR32:$Rn)>;
2618 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2619           (FRECPEv1i64 FPR64:$Rn)>;
2620 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2621           (FRECPEv1i64 FPR64:$Rn)>;
2622
2623 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2624           (FRECPXv1i32 FPR32:$Rn)>;
2625 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2626           (FRECPXv1i64 FPR64:$Rn)>;
2627
2628 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2629           (FRSQRTEv1i32 FPR32:$Rn)>;
2630 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2631           (FRSQRTEv1i64 FPR64:$Rn)>;
2632 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2633           (FRSQRTEv1i64 FPR64:$Rn)>;
2634
2635 // If an integer is about to be converted to a floating point value,
2636 // just load it on the floating point unit.
2637 // Here are the patterns for 8 and 16-bits to float.
2638 // 8-bits -> float.
2639 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2640            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2641                           (LDRBro ro_indexed8:$addr), bsub))>;
2642 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2643            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2644                           (LDRBui am_indexed8:$addr), bsub))>;
2645 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2646            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2647                           (LDURBi am_unscaled8:$addr), bsub))>;
2648 // 16-bits -> float.
2649 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2650            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2651                           (LDRHro ro_indexed16:$addr), hsub))>;
2652 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2653            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2654                           (LDRHui am_indexed16:$addr), hsub))>;
2655 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2656            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2657                           (LDURHi am_unscaled16:$addr), hsub))>;
2658 // 32-bits are handled in target specific dag combine:
2659 // performIntToFpCombine.
2660 // 64-bits integer to 32-bits floating point, not possible with
2661 // UCVTF on floating point registers (both source and destination
2662 // must have the same size).
2663
2664 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2665 // 8-bits -> double.
2666 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2667            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2668                           (LDRBro ro_indexed8:$addr), bsub))>;
2669 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2670            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2671                           (LDRBui am_indexed8:$addr), bsub))>;
2672 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2673            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2674                           (LDURBi am_unscaled8:$addr), bsub))>;
2675 // 16-bits -> double.
2676 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2677            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2678                           (LDRHro ro_indexed16:$addr), hsub))>;
2679 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2680            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2681                           (LDRHui am_indexed16:$addr), hsub))>;
2682 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2683            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2684                           (LDURHi am_unscaled16:$addr), hsub))>;
2685 // 32-bits -> double.
2686 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2687            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2688                           (LDRSro ro_indexed32:$addr), ssub))>;
2689 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2690            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2691                           (LDRSui am_indexed32:$addr), ssub))>;
2692 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2693            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2694                           (LDURSi am_unscaled32:$addr), ssub))>;
2695 // 64-bits -> double are handled in target specific dag combine:
2696 // performIntToFpCombine.
2697
2698 //===----------------------------------------------------------------------===//
2699 // Advanced SIMD three different-sized vector instructions.
2700 //===----------------------------------------------------------------------===//
2701
2702 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2703 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2704 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2705 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2706 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2707 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2708                                              int_arm64_neon_sabd>;
2709 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2710                                           int_arm64_neon_sabd>;
2711 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2712             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2713 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2714                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2715 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2716     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2717 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2718     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2719 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2720 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2721                                                int_arm64_neon_sqadd>;
2722 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2723                                                int_arm64_neon_sqsub>;
2724 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2725                                      int_arm64_neon_sqdmull>;
2726 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2727                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2728 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2729                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2730 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2731                                               int_arm64_neon_uabd>;
2732 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2733                                           int_arm64_neon_uabd>;
2734 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2735                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2736 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2737                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2738 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2739     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2740 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2741     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2742 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2743 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2744                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2745 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2746                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2747
2748 // Patterns for 64-bit pmull
2749 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2750           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2751 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2752                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2753           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2754
2755 // CodeGen patterns for addhn and subhn instructions, which can actually be
2756 // written in LLVM IR without too much difficulty.
2757
2758 // ADDHN
2759 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2760           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2761 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2762                                            (i32 16))))),
2763           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2764 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2765                                            (i32 32))))),
2766           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2767 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2768                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2769                                                     (i32 8))))),
2770           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2771                             V128:$Rn, V128:$Rm)>;
2772 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2773                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2774                                                     (i32 16))))),
2775           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2776                             V128:$Rn, V128:$Rm)>;
2777 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2778                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2779                                                     (i32 32))))),
2780           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2781                             V128:$Rn, V128:$Rm)>;
2782
2783 // SUBHN
2784 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2785           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2786 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2787                                            (i32 16))))),
2788           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2789 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2790                                            (i32 32))))),
2791           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2792 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2793                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2794                                                     (i32 8))))),
2795           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2796                             V128:$Rn, V128:$Rm)>;
2797 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2798                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2799                                                     (i32 16))))),
2800           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2801                             V128:$Rn, V128:$Rm)>;
2802 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2803                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2804                                                     (i32 32))))),
2805           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2806                             V128:$Rn, V128:$Rm)>;
2807
2808 //----------------------------------------------------------------------------
2809 // AdvSIMD bitwise extract from vector instruction.
2810 //----------------------------------------------------------------------------
2811
2812 defm EXT : SIMDBitwiseExtract<"ext">;
2813
2814 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2815           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2816 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2817           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2818 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2819           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2820 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2821           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2822 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2823           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2824 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2825           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2826 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2827           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2828 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2829           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2830
2831 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2832 // 128-bit vector.
2833 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2834           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2835 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2836           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2837 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2838           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2839 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2840           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2841 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2842           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2843 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2844           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2845
2846
2847 //----------------------------------------------------------------------------
2848 // AdvSIMD zip vector
2849 //----------------------------------------------------------------------------
2850
2851 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2852 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2853 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2854 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2855 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2856 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2857
2858 //----------------------------------------------------------------------------
2859 // AdvSIMD TBL/TBX instructions
2860 //----------------------------------------------------------------------------
2861
2862 defm TBL : SIMDTableLookup<    0, "tbl">;
2863 defm TBX : SIMDTableLookupTied<1, "tbx">;
2864
2865 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2866           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2867 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2868           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2869
2870 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2871                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2872           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2873 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2874                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2875           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2876
2877
2878 //----------------------------------------------------------------------------
2879 // AdvSIMD scalar CPY instruction
2880 //----------------------------------------------------------------------------
2881
2882 defm CPY : SIMDScalarCPY<"cpy">;
2883
2884 //----------------------------------------------------------------------------
2885 // AdvSIMD scalar pairwise instructions
2886 //----------------------------------------------------------------------------
2887
2888 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2889 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2890 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2891 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2892 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2893 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2894 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2895           (ADDPv2i64p V128:$Rn)>;
2896 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2897           (ADDPv2i64p V128:$Rn)>;
2898 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2899           (FADDPv2i32p V64:$Rn)>;
2900 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2901           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2902 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2903           (FADDPv2i64p V128:$Rn)>;
2904 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
2905           (FMAXNMPv2i32p V64:$Rn)>;
2906 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2907           (FMAXNMPv2i64p V128:$Rn)>;
2908 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
2909           (FMAXPv2i32p V64:$Rn)>;
2910 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2911           (FMAXPv2i64p V128:$Rn)>;
2912 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
2913           (FMINNMPv2i32p V64:$Rn)>;
2914 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2915           (FMINNMPv2i64p V128:$Rn)>;
2916 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
2917           (FMINPv2i32p V64:$Rn)>;
2918 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
2919           (FMINPv2i64p V128:$Rn)>;
2920
2921 //----------------------------------------------------------------------------
2922 // AdvSIMD INS/DUP instructions
2923 //----------------------------------------------------------------------------
2924
2925 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
2926 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
2927 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
2928 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
2929 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
2930 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
2931 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
2932
2933 def DUPv2i64lane : SIMDDup64FromElement;
2934 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
2935 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
2936 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
2937 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
2938 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
2939 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
2940
2941 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
2942           (v2f32 (DUPv2i32lane
2943             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2944             (i64 0)))>;
2945 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
2946           (v4f32 (DUPv4i32lane
2947             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2948             (i64 0)))>;
2949 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
2950           (v2f64 (DUPv2i64lane
2951             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
2952             (i64 0)))>;
2953
2954 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2955           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
2956 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2957          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
2958 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
2959           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
2960
2961 defm SMOV : SMov;
2962 defm UMOV : UMov;
2963
2964 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2965           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
2966 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2967           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
2968 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2969           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2970 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2971           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
2972 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2973           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2974 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
2975           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
2976
2977 // Extracting i8 or i16 elements will have the zero-extend transformed to
2978 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
2979 // for ARM64. Match these patterns here since UMOV already zeroes out the high
2980 // bits of the destination register.
2981 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
2982                (i32 0xff)),
2983           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
2984 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
2985                (i32 0xffff)),
2986           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
2987
2988 defm INS : SIMDIns;
2989
2990 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
2991           (SUBREG_TO_REG (i32 0),
2992                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2993 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
2994           (SUBREG_TO_REG (i32 0),
2995                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2996
2997 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
2998           (SUBREG_TO_REG (i32 0),
2999                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3000 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3001           (SUBREG_TO_REG (i32 0),
3002                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3003
3004 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3005             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3006                                   (i32 FPR32:$Rn), ssub))>;
3007 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3008             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3009                                   (i32 FPR32:$Rn), ssub))>;
3010 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3011             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3012                                   (i64 FPR64:$Rn), dsub))>;
3013
3014 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3015           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3016 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3017           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3018 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3019           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3020
3021 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3022             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3023           (EXTRACT_SUBREG
3024             (INSvi32lane
3025               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3026               VectorIndexS:$imm,
3027               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3028               (i64 0)),
3029             dsub)>;
3030 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3031             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3032           (INSvi32lane
3033             V128:$Rn, VectorIndexS:$imm,
3034             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3035             (i64 0))>;
3036 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3037             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3038           (INSvi64lane
3039             V128:$Rn, VectorIndexD:$imm,
3040             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3041             (i64 0))>;
3042
3043 // Copy an element at a constant index in one vector into a constant indexed
3044 // element of another.
3045 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3046 // index type and INS extension
3047 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3048                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3049                    VectorIndexB:$idx2)),
3050           (v16i8 (INSvi8lane
3051                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3052           )>;
3053 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3054                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3055                    VectorIndexH:$idx2)),
3056           (v8i16 (INSvi16lane
3057                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3058           )>;
3059 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3060                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3061                    VectorIndexS:$idx2)),
3062           (v4i32 (INSvi32lane
3063                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3064           )>;
3065 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3066                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3067                    VectorIndexD:$idx2)),
3068           (v2i64 (INSvi64lane
3069                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3070           )>;
3071
3072 // Floating point vector extractions are codegen'd as either a sequence of
3073 // subregister extractions, possibly fed by an INS if the lane number is
3074 // anything other than zero.
3075 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3076           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3077 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3078           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3079 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3080           (f64 (EXTRACT_SUBREG
3081             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3082                          V128:$Rn, VectorIndexD:$idx),
3083             dsub))>;
3084 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3085           (f32 (EXTRACT_SUBREG
3086             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3087                          V128:$Rn, VectorIndexS:$idx),
3088             ssub))>;
3089
3090 // All concat_vectors operations are canonicalised to act on i64 vectors for
3091 // ARM64. In the general case we need an instruction, which had just as well be
3092 // INS.
3093 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3094   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3095         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3096                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3097
3098 def : ConcatPat<v2i64, v1i64>;
3099 def : ConcatPat<v2f64, v1f64>;
3100 def : ConcatPat<v4i32, v2i32>;
3101 def : ConcatPat<v4f32, v2f32>;
3102 def : ConcatPat<v8i16, v4i16>;
3103 def : ConcatPat<v16i8, v8i8>;
3104
3105 // If the high lanes are undef, though, we can just ignore them:
3106 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3107   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3108         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3109
3110 def : ConcatUndefPat<v2i64, v1i64>;
3111 def : ConcatUndefPat<v2f64, v1f64>;
3112 def : ConcatUndefPat<v4i32, v2i32>;
3113 def : ConcatUndefPat<v4f32, v2f32>;
3114 def : ConcatUndefPat<v8i16, v4i16>;
3115 def : ConcatUndefPat<v16i8, v8i8>;
3116
3117 //----------------------------------------------------------------------------
3118 // AdvSIMD across lanes instructions
3119 //----------------------------------------------------------------------------
3120
3121 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3122 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3123 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3124 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3125 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3126 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3127 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3128 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3129 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3130 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3131 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3132
3133 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3134 // If there is a sign extension after this intrinsic, consume it as smov already
3135 // performed it
3136   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3137         (i32 (SMOVvi8to32
3138           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3139             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3140           (i64 0)))>;
3141   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3142         (i32 (SMOVvi8to32
3143           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3144             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3145           (i64 0)))>;
3146 // If there is a sign extension after this intrinsic, consume it as smov already
3147 // performed it
3148 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3149         (i32 (SMOVvi8to32
3150           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3151            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3152           (i64 0)))>;
3153 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3154         (i32 (SMOVvi8to32
3155           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3156            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3157           (i64 0)))>;
3158 // If there is a sign extension after this intrinsic, consume it as smov already
3159 // performed it
3160 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3161           (i32 (SMOVvi16to32
3162            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3163             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3164            (i64 0)))>;
3165 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3166           (i32 (SMOVvi16to32
3167            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3168             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3169            (i64 0)))>;
3170 // If there is a sign extension after this intrinsic, consume it as smov already
3171 // performed it
3172 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3173         (i32 (SMOVvi16to32
3174           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3175            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3176           (i64 0)))>;
3177 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3178         (i32 (SMOVvi16to32
3179           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3180            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3181           (i64 0)))>;
3182
3183 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3184         (i32 (EXTRACT_SUBREG
3185           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3186            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3187           ssub))>;
3188 }
3189
3190 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3191 // If there is a masking operation keeping only what has been actually
3192 // generated, consume it.
3193   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3194         (i32 (EXTRACT_SUBREG
3195           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3196             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3197           ssub))>;
3198   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3199         (i32 (EXTRACT_SUBREG
3200           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3201             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3202           ssub))>;
3203 // If there is a masking operation keeping only what has been actually
3204 // generated, consume it.
3205 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3206         (i32 (EXTRACT_SUBREG
3207           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3208             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3209           ssub))>;
3210 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3211         (i32 (EXTRACT_SUBREG
3212           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3213             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3214           ssub))>;
3215
3216 // If there is a masking operation keeping only what has been actually
3217 // generated, consume it.
3218 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3219           (i32 (EXTRACT_SUBREG
3220             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3221               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3222             ssub))>;
3223 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3224           (i32 (EXTRACT_SUBREG
3225             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3226               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3227             ssub))>;
3228 // If there is a masking operation keeping only what has been actually
3229 // generated, consume it.
3230 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3231         (i32 (EXTRACT_SUBREG
3232           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3233             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3234           ssub))>;
3235 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3236         (i32 (EXTRACT_SUBREG
3237           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3238             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3239           ssub))>;
3240
3241 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3242         (i32 (EXTRACT_SUBREG
3243           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3244             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3245           ssub))>;
3246
3247 }
3248
3249 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3250   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3251         (i32 (SMOVvi16to32
3252           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3253             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3254           (i64 0)))>;
3255 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3256         (i32 (SMOVvi16to32
3257           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3258            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3259           (i64 0)))>;
3260
3261 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3262           (i32 (EXTRACT_SUBREG
3263            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3264             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3265            ssub))>;
3266 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3267         (i32 (EXTRACT_SUBREG
3268           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3269            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3270           ssub))>;
3271
3272 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3273         (i64 (EXTRACT_SUBREG
3274           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3275            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3276           dsub))>;
3277 }
3278
3279 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3280                                                 Intrinsic intOp> {
3281   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3282         (i32 (EXTRACT_SUBREG
3283           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3284             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3285           ssub))>;
3286 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3287         (i32 (EXTRACT_SUBREG
3288           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3289             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3290           ssub))>;
3291
3292 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3293           (i32 (EXTRACT_SUBREG
3294             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3295               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3296             ssub))>;
3297 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3298         (i32 (EXTRACT_SUBREG
3299           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3300             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3301           ssub))>;
3302
3303 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3304         (i64 (EXTRACT_SUBREG
3305           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3306             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3307           dsub))>;
3308 }
3309
3310 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3311 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3312 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3313           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3314
3315 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3316 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3317 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3318           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3319
3320 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3321 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3322            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3323
3324 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3325 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3326            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3327
3328 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3329 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3330            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3331
3332 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3333 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3334            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3335
3336 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3337 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3338
3339 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3340 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3341           (i64 (EXTRACT_SUBREG
3342             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3343               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3344             dsub))>;
3345 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3346 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3347           (i64 (EXTRACT_SUBREG
3348             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3349               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3350             dsub))>;
3351
3352 //------------------------------------------------------------------------------
3353 // AdvSIMD modified immediate instructions
3354 //------------------------------------------------------------------------------
3355
3356 // AdvSIMD BIC
3357 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3358 // AdvSIMD ORR
3359 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3360
3361
3362 // AdvSIMD FMOV
3363 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3364                                               "fmov", ".2d",
3365                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3366 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3367                                               "fmov", ".2s",
3368                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3369 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3370                                               "fmov", ".4s",
3371                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3372
3373 // AdvSIMD MOVI
3374
3375 // EDIT byte mask: scalar
3376 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3377 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3378                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3379 // The movi_edit node has the immediate value already encoded, so we use
3380 // a plain imm0_255 here.
3381 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3382           (MOVID imm0_255:$shift)>;
3383
3384 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3385 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3386 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3387 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3388
3389 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3390 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3391 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3392 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3393
3394 // EDIT byte mask: 2d
3395
3396 // The movi_edit node has the immediate value already encoded, so we use
3397 // a plain imm0_255 in the pattern
3398 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3399 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3400                                                 simdimmtype10,
3401                                                 "movi", ".2d",
3402                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3403
3404
3405 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3406 // Complexity is added to break a tie with a plain MOVI.
3407 let AddedComplexity = 1 in {
3408 def : Pat<(f32   fpimm0),
3409           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3410       Requires<[HasZCZ]>;
3411 def : Pat<(f64   fpimm0),
3412           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3413       Requires<[HasZCZ]>;
3414 }
3415
3416 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3417 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3418 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3419 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3420
3421 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3422 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3423 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3424 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3425
3426 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3427 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3428 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3429           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3430 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3431           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3432 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3433           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3434 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3435           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3436
3437 // EDIT per word: 2s & 4s with MSL shifter
3438 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3439                       [(set (v2i32 V64:$Rd),
3440                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3441 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3442                       [(set (v4i32 V128:$Rd),
3443                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3444
3445 // Per byte: 8b & 16b
3446 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3447                                                  "movi", ".8b",
3448                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3449 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3450                                                  "movi", ".16b",
3451                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3452
3453 // AdvSIMD MVNI
3454
3455 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3456 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3457 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3458           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3459 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3460           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3461 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3462           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3463 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3464           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3465
3466 // EDIT per word: 2s & 4s with MSL shifter
3467 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3468                       [(set (v2i32 V64:$Rd),
3469                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3470 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3471                       [(set (v4i32 V128:$Rd),
3472                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3473
3474 //----------------------------------------------------------------------------
3475 // AdvSIMD indexed element
3476 //----------------------------------------------------------------------------
3477
3478 let neverHasSideEffects = 1 in {
3479   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3480   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3481 }
3482
3483 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3484 // instruction expects the addend first, while the intrinsic expects it last.
3485
3486 // On the other hand, there are quite a few valid combinatorial options due to
3487 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3488 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3489            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3490 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3491            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3492
3493 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3494            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3495 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3496            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3497 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3498            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3499 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3500            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3501
3502 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3503   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3504   // and DUP scalar.
3505   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3506                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3507                                            VectorIndexS:$idx))),
3508             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3509   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3510                            (v2f32 (ARM64duplane32
3511                                       (v4f32 (insert_subvector undef,
3512                                                  (v2f32 (fneg V64:$Rm)),
3513                                                  (i32 0))),
3514                                       VectorIndexS:$idx)))),
3515             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3516                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3517                                VectorIndexS:$idx)>;
3518   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3519                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3520             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3521                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3522
3523   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3524   // and DUP scalar.
3525   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3526                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3527                                            VectorIndexS:$idx))),
3528             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3529                                VectorIndexS:$idx)>;
3530   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3531                            (v4f32 (ARM64duplane32
3532                                       (v4f32 (insert_subvector undef,
3533                                                  (v2f32 (fneg V64:$Rm)),
3534                                                  (i32 0))),
3535                                       VectorIndexS:$idx)))),
3536             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3537                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3538                                VectorIndexS:$idx)>;
3539   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3540                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3541             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3542                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3543
3544   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3545   // (DUPLANE from 64-bit would be trivial).
3546   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3547                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3548                                            VectorIndexD:$idx))),
3549             (FMLSv2i64_indexed
3550                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3551   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3552                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3553             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3554                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3555
3556   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3557   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3558                          (vector_extract (v4f32 (fneg V128:$Rm)),
3559                                          VectorIndexS:$idx))),
3560             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3561                 V128:$Rm, VectorIndexS:$idx)>;
3562   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3563                          (vector_extract (v2f32 (fneg V64:$Rm)),
3564                                          VectorIndexS:$idx))),
3565             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3566                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3567
3568   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3569   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3570                          (vector_extract (v2f64 (fneg V128:$Rm)),
3571                                          VectorIndexS:$idx))),
3572             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3573                 V128:$Rm, VectorIndexS:$idx)>;
3574 }
3575
3576 defm : FMLSIndexedAfterNegPatterns<
3577            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3578 defm : FMLSIndexedAfterNegPatterns<
3579            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3580
3581 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3582 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3583
3584 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3585           (FMULv2i32_indexed V64:$Rn,
3586             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3587             (i64 0))>;
3588 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3589           (FMULv4i32_indexed V128:$Rn,
3590             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3591             (i64 0))>;
3592 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3593           (FMULv2i64_indexed V128:$Rn,
3594             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3595             (i64 0))>;
3596
3597 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3598 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3599 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3600               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3601 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3602               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3603 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3604 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3605     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3606 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3607     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3608 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3609                 int_arm64_neon_smull>;
3610 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3611                                            int_arm64_neon_sqadd>;
3612 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3613                                            int_arm64_neon_sqsub>;
3614 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3615 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3616     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3617 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3618     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3619 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3620                 int_arm64_neon_umull>;
3621
3622 // A scalar sqdmull with the second operand being a vector lane can be
3623 // handled directly with the indexed instruction encoding.
3624 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3625                                           (vector_extract (v4i32 V128:$Vm),
3626                                                            VectorIndexS:$idx)),
3627           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3628
3629 //----------------------------------------------------------------------------
3630 // AdvSIMD scalar shift instructions
3631 //----------------------------------------------------------------------------
3632 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3633 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3634 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3635 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3636 // Codegen patterns for the above. We don't put these directly on the
3637 // instructions because TableGen's type inference can't handle the truth.
3638 // Having the same base pattern for fp <--> int totally freaks it out.
3639 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3640           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3641 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3642           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3643 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3644           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3645 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3646           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3647 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3648                                             vecshiftR64:$imm)),
3649           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3650 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3651                                             vecshiftR64:$imm)),
3652           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3653 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3654           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3655 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3656           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3657 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3658           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3659 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3660           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3661 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3662                                             vecshiftR64:$imm)),
3663           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3664 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3665                                             vecshiftR64:$imm)),
3666           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3667
3668 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3669 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3670 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3671                                      int_arm64_neon_sqrshrn>;
3672 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3673                                      int_arm64_neon_sqrshrun>;
3674 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3675 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3676 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3677                                      int_arm64_neon_sqshrn>;
3678 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3679                                      int_arm64_neon_sqshrun>;
3680 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3681 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3682 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3683     TriOpFrag<(add node:$LHS,
3684                    (ARM64srshri node:$MHS, node:$RHS))>>;
3685 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3686 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3687     TriOpFrag<(add node:$LHS,
3688                    (ARM64vashr node:$MHS, node:$RHS))>>;
3689 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3690                                      int_arm64_neon_uqrshrn>;
3691 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3692 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3693                                      int_arm64_neon_uqshrn>;
3694 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3695 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3696     TriOpFrag<(add node:$LHS,
3697                    (ARM64urshri node:$MHS, node:$RHS))>>;
3698 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3699 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3700     TriOpFrag<(add node:$LHS,
3701                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3702
3703 //----------------------------------------------------------------------------
3704 // AdvSIMD vector shift instructions
3705 //----------------------------------------------------------------------------
3706 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3707 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3708 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3709                                    int_arm64_neon_vcvtfxs2fp>;
3710 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3711                                          int_arm64_neon_rshrn>;
3712 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3713 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3714                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3715 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3716 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3717                                       (i32 vecshiftL64:$imm))),
3718           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3719 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3720                                          int_arm64_neon_sqrshrn>;
3721 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3722                                          int_arm64_neon_sqrshrun>;
3723 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3724 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3725 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3726                                          int_arm64_neon_sqshrn>;
3727 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3728                                          int_arm64_neon_sqshrun>;
3729 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3730 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3731                                       (i32 vecshiftR64:$imm))),
3732           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3733 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3734 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3735                  TriOpFrag<(add node:$LHS,
3736                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3737 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3738                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3739
3740 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3741 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3742                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3743 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3744                         int_arm64_neon_vcvtfxu2fp>;
3745 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3746                                          int_arm64_neon_uqrshrn>;
3747 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3748 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3749                                          int_arm64_neon_uqshrn>;
3750 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3751 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3752                 TriOpFrag<(add node:$LHS,
3753                                (ARM64urshri node:$MHS, node:$RHS))> >;
3754 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3755                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3756 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3757 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3758                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3759
3760 // SHRN patterns for when a logical right shift was used instead of arithmetic
3761 // (the immediate guarantees no sign bits actually end up in the result so it
3762 // doesn't matter).
3763 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3764           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3765 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3766           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3767 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3768           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3769
3770 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3771                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3772                                                     vecshiftR16Narrow:$imm)))),
3773           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3774                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3775 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3776                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3777                                                     vecshiftR32Narrow:$imm)))),
3778           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3779                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3780 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3781                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3782                                                     vecshiftR64Narrow:$imm)))),
3783           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3784                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3785
3786 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3787 // Anyexts are implemented as zexts.
3788 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3789 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3790 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3791 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3792 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3793 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3794 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3795 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3796 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3797 // Also match an extend from the upper half of a 128 bit source register.
3798 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3799           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3800 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3801           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3802 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3803           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3804 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3805           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3806 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3807           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3808 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3809           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3810 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3811           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3812 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3813           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3814 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3815           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3816
3817 // Vector shift sxtl aliases
3818 def : InstAlias<"sxtl.8h $dst, $src1",
3819                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3820 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3821                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3822 def : InstAlias<"sxtl.4s $dst, $src1",
3823                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3824 def : InstAlias<"sxtl $dst.4s, $src1.4h",
3825                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3826 def : InstAlias<"sxtl.2d $dst, $src1",
3827                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3828 def : InstAlias<"sxtl $dst.2d, $src1.2s",
3829                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3830
3831 // Vector shift sxtl2 aliases
3832 def : InstAlias<"sxtl2.8h $dst, $src1",
3833                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3834 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
3835                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3836 def : InstAlias<"sxtl2.4s $dst, $src1",
3837                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3838 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
3839                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3840 def : InstAlias<"sxtl2.2d $dst, $src1",
3841                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3842 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
3843                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3844
3845 // Vector shift uxtl aliases
3846 def : InstAlias<"uxtl.8h $dst, $src1",
3847                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3848 def : InstAlias<"uxtl $dst.8h, $src1.8b",
3849                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3850 def : InstAlias<"uxtl.4s $dst, $src1",
3851                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3852 def : InstAlias<"uxtl $dst.4s, $src1.4h",
3853                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3854 def : InstAlias<"uxtl.2d $dst, $src1",
3855                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3856 def : InstAlias<"uxtl $dst.2d, $src1.2s",
3857                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3858
3859 // Vector shift uxtl2 aliases
3860 def : InstAlias<"uxtl2.8h $dst, $src1",
3861                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3862 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
3863                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3864 def : InstAlias<"uxtl2.4s $dst, $src1",
3865                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3866 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
3867                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3868 def : InstAlias<"uxtl2.2d $dst, $src1",
3869                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3870 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
3871                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3872
3873 // If an integer is about to be converted to a floating point value,
3874 // just load it on the floating point unit.
3875 // These patterns are more complex because floating point loads do not
3876 // support sign extension.
3877 // The sign extension has to be explicitly added and is only supported for
3878 // one step: byte-to-half, half-to-word, word-to-doubleword.
3879 // SCVTF GPR -> FPR is 9 cycles.
3880 // SCVTF FPR -> FPR is 4 cyclces.
3881 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
3882 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
3883 // and still being faster.
3884 // However, this is not good for code size.
3885 // 8-bits -> float. 2 sizes step-up.
3886 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
3887            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3888                               (SSHLLv4i16_shift
3889                                 (f64
3890                                   (EXTRACT_SUBREG
3891                                     (SSHLLv8i8_shift
3892                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3893                                                   (LDRBro ro_indexed8:$addr),
3894                                                   bsub),
3895                                      0),
3896                                    dsub)),
3897                                0),
3898                            ssub)))>, Requires<[NotForCodeSize]>;
3899 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
3900            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3901                               (SSHLLv4i16_shift
3902                                 (f64
3903                                   (EXTRACT_SUBREG
3904                                     (SSHLLv8i8_shift
3905                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3906                                                   (LDRBui am_indexed8:$addr),
3907                                                   bsub),
3908                                      0),
3909                                    dsub)),
3910                                0),
3911                            ssub)))>, Requires<[NotForCodeSize]>;
3912 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
3913            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3914                               (SSHLLv4i16_shift
3915                                 (f64
3916                                   (EXTRACT_SUBREG
3917                                     (SSHLLv8i8_shift
3918                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3919                                                   (LDURBi am_unscaled8:$addr),
3920                                                   bsub),
3921                                      0),
3922                                    dsub)),
3923                                0),
3924                            ssub)))>, Requires<[NotForCodeSize]>;
3925 // 16-bits -> float. 1 size step-up.
3926 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3927            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3928                               (SSHLLv4i16_shift
3929                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3930                                                (LDRHro ro_indexed16:$addr),
3931                                                hsub),
3932                                0),
3933                            ssub)))>, Requires<[NotForCodeSize]>;
3934 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3935            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3936                               (SSHLLv4i16_shift
3937                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3938                                                (LDRHui am_indexed16:$addr),
3939                                                hsub),
3940                                0),
3941                            ssub)))>, Requires<[NotForCodeSize]>;
3942 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3943            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3944                               (SSHLLv4i16_shift
3945                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3946                                                (LDURHi am_unscaled16:$addr),
3947                                                hsub),
3948                                0),
3949                            ssub)))>, Requires<[NotForCodeSize]>;
3950 // 32-bits to 32-bits are handled in target specific dag combine:
3951 // performIntToFpCombine.
3952 // 64-bits integer to 32-bits floating point, not possible with
3953 // SCVTF on floating point registers (both source and destination
3954 // must have the same size).
3955
3956 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3957 // 8-bits -> double. 3 size step-up: give up.
3958 // 16-bits -> double. 2 size step.
3959 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3960            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3961                               (SSHLLv2i32_shift
3962                                  (f64
3963                                   (EXTRACT_SUBREG
3964                                     (SSHLLv4i16_shift
3965                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3966                                                   (LDRHro ro_indexed16:$addr),
3967                                                   hsub),
3968                                      0),
3969                                    dsub)),
3970                                0),
3971                              dsub)))>, Requires<[NotForCodeSize]>;
3972 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3973            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
3974                                (SSHLLv2i32_shift
3975                                  (f64
3976                                    (EXTRACT_SUBREG
3977                                      (SSHLLv4i16_shift
3978                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3979                                                   (LDRHui am_indexed16:$addr),
3980                                                   hsub),
3981                                       0),
3982                                     dsub)),
3983                                  0),
3984                               dsub)))>, Requires<[NotForCodeSize]>;
3985 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3986            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3987                               (SSHLLv2i32_shift
3988                                 (f64
3989                                   (EXTRACT_SUBREG
3990                                     (SSHLLv4i16_shift
3991                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3992                                                   (LDURHi am_unscaled16:$addr),
3993                                                   hsub),
3994                                       0),
3995                                    dsub)),
3996                                0),
3997                              dsub)))>, Requires<[NotForCodeSize]>;
3998 // 32-bits -> double. 1 size step-up.
3999 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4000            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4001                               (SSHLLv2i32_shift
4002                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4003                                                (LDRSro ro_indexed32:$addr),
4004                                                ssub),
4005                                0),
4006                              dsub)))>, Requires<[NotForCodeSize]>;
4007 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4008            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4009                               (SSHLLv2i32_shift
4010                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4011                                                (LDRSui am_indexed32:$addr),
4012                                                ssub),
4013                                0),
4014                              dsub)))>, Requires<[NotForCodeSize]>;
4015 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4016            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4017                               (SSHLLv2i32_shift
4018                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4019                                                (LDURSi am_unscaled32:$addr),
4020                                                ssub),
4021                                0),
4022                              dsub)))>, Requires<[NotForCodeSize]>;
4023 // 64-bits -> double are handled in target specific dag combine:
4024 // performIntToFpCombine.
4025
4026
4027 //----------------------------------------------------------------------------
4028 // AdvSIMD Load-Store Structure
4029 //----------------------------------------------------------------------------
4030 defm LD1 : SIMDLd1Multiple<"ld1">;
4031 defm LD2 : SIMDLd2Multiple<"ld2">;
4032 defm LD3 : SIMDLd3Multiple<"ld3">;
4033 defm LD4 : SIMDLd4Multiple<"ld4">;
4034
4035 defm ST1 : SIMDSt1Multiple<"st1">;
4036 defm ST2 : SIMDSt2Multiple<"st2">;
4037 defm ST3 : SIMDSt3Multiple<"st3">;
4038 defm ST4 : SIMDSt4Multiple<"st4">;
4039
4040 class Ld1Pat<ValueType ty, Instruction INST>
4041   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4042
4043 def : Ld1Pat<v16i8, LD1Onev16b>;
4044 def : Ld1Pat<v8i16, LD1Onev8h>;
4045 def : Ld1Pat<v4i32, LD1Onev4s>;
4046 def : Ld1Pat<v2i64, LD1Onev2d>;
4047 def : Ld1Pat<v8i8,  LD1Onev8b>;
4048 def : Ld1Pat<v4i16, LD1Onev4h>;
4049 def : Ld1Pat<v2i32, LD1Onev2s>;
4050 def : Ld1Pat<v1i64, LD1Onev1d>;
4051
4052 class St1Pat<ValueType ty, Instruction INST>
4053   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4054         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4055
4056 def : St1Pat<v16i8, ST1Onev16b>;
4057 def : St1Pat<v8i16, ST1Onev8h>;
4058 def : St1Pat<v4i32, ST1Onev4s>;
4059 def : St1Pat<v2i64, ST1Onev2d>;
4060 def : St1Pat<v8i8,  ST1Onev8b>;
4061 def : St1Pat<v4i16, ST1Onev4h>;
4062 def : St1Pat<v2i32, ST1Onev2s>;
4063 def : St1Pat<v1i64, ST1Onev1d>;
4064
4065 //---
4066 // Single-element
4067 //---
4068
4069 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4070 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4071 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4072 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4073 let mayLoad = 1, neverHasSideEffects = 1 in {
4074 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4075 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4076 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4077 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4078 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4079 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4080 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4081 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4082 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4083 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4084 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4085 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4086 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4087 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4088 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4089 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4090 }
4091
4092 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4093           (LD1Rv8b am_simdnoindex:$vaddr)>;
4094 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4095           (LD1Rv16b am_simdnoindex:$vaddr)>;
4096 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4097           (LD1Rv4h am_simdnoindex:$vaddr)>;
4098 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4099           (LD1Rv8h am_simdnoindex:$vaddr)>;
4100 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4101           (LD1Rv2s am_simdnoindex:$vaddr)>;
4102 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4103           (LD1Rv4s am_simdnoindex:$vaddr)>;
4104 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4105           (LD1Rv2d am_simdnoindex:$vaddr)>;
4106 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4107           (LD1Rv1d am_simdnoindex:$vaddr)>;
4108 // Grab the floating point version too
4109 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4110           (LD1Rv2s am_simdnoindex:$vaddr)>;
4111 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4112           (LD1Rv4s am_simdnoindex:$vaddr)>;
4113 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4114           (LD1Rv2d am_simdnoindex:$vaddr)>;
4115 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4116           (LD1Rv1d am_simdnoindex:$vaddr)>;
4117
4118 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4119                     ValueType VTy, ValueType STy, Instruction LD1>
4120   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4121            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4122         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4123
4124 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4125 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4126 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4127 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4128 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4129 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4130
4131 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4132                    ValueType VTy, ValueType STy, Instruction LD1>
4133   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4134            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4135         (EXTRACT_SUBREG
4136             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4137                           VecIndex:$idx, am_simdnoindex:$vaddr),
4138             dsub)>;
4139
4140 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4141 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4142 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4143 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4144
4145
4146 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4147 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4148 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4149 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4150
4151 // Stores
4152 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4153 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4154 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4155 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4156
4157 let AddedComplexity = 8 in
4158 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4159                     ValueType VTy, ValueType STy, Instruction ST1>
4160   : Pat<(scalar_store
4161              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4162              am_simdnoindex:$vaddr),
4163         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4164
4165 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4166 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4167 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4168 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4169 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4170 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4171
4172 let AddedComplexity = 8 in
4173 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4174                    ValueType VTy, ValueType STy, Instruction ST1>
4175   : Pat<(scalar_store
4176              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4177              am_simdnoindex:$vaddr),
4178         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4179              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4180
4181 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4182 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4183 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4184 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4185
4186 let mayStore = 1, neverHasSideEffects = 1 in {
4187 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4188 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4189 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4190 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4191 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4192 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4193 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4194 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4195 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4196 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4197 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4198 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4199 }
4200
4201 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4202 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4203 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4204 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4205
4206 //----------------------------------------------------------------------------
4207 // Crypto extensions
4208 //----------------------------------------------------------------------------
4209
4210 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4211 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4212 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4213 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4214
4215 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4216 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4217 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4218 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4219 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4220 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4221 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4222
4223 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4224 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4225 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4226
4227 //----------------------------------------------------------------------------
4228 // Compiler-pseudos
4229 //----------------------------------------------------------------------------
4230 // FIXME: Like for X86, these should go in their own separate .td file.
4231
4232 // Any instruction that defines a 32-bit result leaves the high half of the
4233 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4234 // be copying from a truncate. But any other 32-bit operation will zero-extend
4235 // up to 64 bits.
4236 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4237 def def32 : PatLeaf<(i32 GPR32:$src), [{
4238   return N->getOpcode() != ISD::TRUNCATE &&
4239          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4240          N->getOpcode() != ISD::CopyFromReg;
4241 }]>;
4242
4243 // In the case of a 32-bit def that is known to implicitly zero-extend,
4244 // we can use a SUBREG_TO_REG.
4245 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4246
4247 // For an anyext, we don't care what the high bits are, so we can perform an
4248 // INSERT_SUBREF into an IMPLICIT_DEF.
4249 def : Pat<(i64 (anyext GPR32:$src)),
4250           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4251
4252 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4253 // instruction (UBFM) on the enclosing super-reg.
4254 def : Pat<(i64 (zext GPR32:$src)),
4255  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4256
4257 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4258 // containing super-reg.
4259 def : Pat<(i64 (sext GPR32:$src)),
4260    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4261 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4262 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4263 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4264 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4265 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4266 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4267 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4268
4269 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4270           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4271                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4272 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4273           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4274                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4275
4276 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4277           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4278                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4279 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4280           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4281                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4282
4283 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4284           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4285                    (i64 (i64shift_a        imm0_63:$imm)),
4286                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4287
4288 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4289 // AddedComplexity for the following patterns since we want to match sext + sra
4290 // patterns before we attempt to match a single sra node.
4291 let AddedComplexity = 20 in {
4292 // We support all sext + sra combinations which preserve at least one bit of the
4293 // original value which is to be sign extended. E.g. we support shifts up to
4294 // bitwidth-1 bits.
4295 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4296           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4297 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4298           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4299
4300 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4301           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4302 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4303           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4304
4305 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4306           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4307                    (i64 imm0_31:$imm), 31)>;
4308 } // AddedComplexity = 20
4309
4310 // To truncate, we can simply extract from a subregister.
4311 def : Pat<(i32 (trunc GPR64sp:$src)),
4312           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4313
4314 // __builtin_trap() uses the BRK instruction on ARM64.
4315 def : Pat<(trap), (BRK 1)>;
4316
4317 // Conversions within AdvSIMD types in the same register size are free.
4318
4319 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4320 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4321 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4322 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4323 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4324 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4325
4326 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4327 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4328 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4329 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4330 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4331 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4332
4333 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4334 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4335 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4336 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4337 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4338 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4339
4340 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4341 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4342 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4343 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4344 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4345 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4346
4347 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4348 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4349 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4350 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4351 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4352 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4353
4354 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4355 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4356 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4357 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4358 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4359 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4360
4361 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4362 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4363 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4364 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4365 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4366 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4367
4368
4369 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4370 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4371 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4372 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4373 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4374
4375 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4376 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4377 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4378 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4379 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4380 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4381
4382 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4383 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4384 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4385 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4386 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4387 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4388
4389 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4390 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4391 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4392 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4393 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4394 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4395
4396 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4397 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4398 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4399 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4400 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4401 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4402
4403 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4404 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4405 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4406 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4407 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4408 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4409
4410 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4411 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4412 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4413 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4414 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4415 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4416
4417 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4418           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4419 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4420           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4421 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4422           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4423 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4424           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4425
4426 // A 64-bit subvector insert to the first 128-bit vector position
4427 // is a subregister copy that needs no instruction.
4428 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4429           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4430 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4431           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4432 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4433           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4434 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4435           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4436 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4437           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4438 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4439           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4440
4441 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4442 // or v2f32.
4443 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4444                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4445            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4446 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4447                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4448            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4449     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4450     // so we match on v4f32 here, not v2f32. This will also catch adding
4451     // the low two lanes of a true v4f32 vector.
4452 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4453                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4454           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4455
4456 // Scalar 64-bit shifts in FPR64 registers.
4457 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4458           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4459 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4460           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4461 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4462           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4463 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4464           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4465
4466 // Tail call return handling. These are all compiler pseudo-instructions,
4467 // so no encoding information or anything like that.
4468 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4469   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4470   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4471 }
4472
4473 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4474 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4475 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4476
4477 include "ARM64InstrAtomics.td"