lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM64-specific DAG Nodes.
  16 //
  17
  18 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  19 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  20                                               [SDTCisSameAs<0, 2>,
  21                                                SDTCisSameAs<0, 3>,
  22                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  23
  24 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  25 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  26                                             [SDTCisSameAs<0, 1>,
  27                                              SDTCisSameAs<0, 2>,
  28                                              SDTCisInt<0>,
  29                                              SDTCisVT<3, i32>]>;
  30
  31 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  32 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  33                                             [SDTCisSameAs<0, 2>,
  34                                              SDTCisSameAs<0, 3>,
  35                                              SDTCisInt<0>,
  36                                              SDTCisVT<1, i32>,
  37                                              SDTCisVT<4, i32>]>;
  38
  39 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  40                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  41                                       SDTCisVT<2, i32>]>;
  42 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  43 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  44                                         SDTCisVT<2, OtherVT>]>;
  45
  46
  47 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  48                                    [SDTCisSameAs<0, 1>,
  49                                     SDTCisSameAs<0, 2>,
  50                                     SDTCisInt<3>,
  51                                     SDTCisVT<4, i32>]>;
  52 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  53                                    [SDTCisFP<0>,
  54                                     SDTCisSameAs<0, 1>]>;
  55 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  56 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  57 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  58                                           SDTCisSameAs<0, 1>,
  59                                           SDTCisSameAs<0, 2>]>;
  60 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  61 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  62 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  63                                            SDTCisInt<2>, SDTCisInt<3>]>;
  64 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  65 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  66                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  67 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  68
  69 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  70 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  71 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  72 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisSameAs<0,2>]>;
  74 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  75                                            SDTCisSameAs<0,2>,
  76                                            SDTCisSameAs<0,3>]>;
  77 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  78 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  79
  80 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  81
  82 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  83                                                  SDTCisPtrTy<1>]>;
  84 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  85                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  86                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  87                                          SDTCisSameAs<1, 4>]>;
  88
  89
  90 // Node definitions.
  91 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
  92 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
  93 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
  94 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
  95                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
  96                                 [SDNPHasChain, SDNPOutGlue]>;
  97 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
  98                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
  99                                                SDTCisVT<1, i32> ]>,
 100                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 101 def ARM64call          : SDNode<"ARM64ISD::CALL",
 102                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 103                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                  SDNPVariadic]>;
 105 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 106                                 [SDNPHasChain]>;
 107 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 108                                 [SDNPHasChain]>;
 109 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 110                                 [SDNPHasChain]>;
 111 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 112                                 [SDNPHasChain]>;
 113 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 114                                 [SDNPHasChain]>;
 115
 116
 117 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 118 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 119 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 120 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 121 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 122                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 124 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 125 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 126                             [SDNPCommutative]>;
 127 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 128 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut>;
 129 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 130 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 131
 132 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 133
 134 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 135
 136 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 137 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 138
 139 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 140 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 141 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 142 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 143 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 144
 145 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 146 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 147 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 148 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 149 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 150 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 151
 152 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 153 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 154 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 155 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 156 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 157 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 158 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 159
 160 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 161 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 162 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 163 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 164
 165 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 166 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 167 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 168 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 169 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 170 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 171 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 172 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 173
 174 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 175 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 176
 177 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 178 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 179 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 180 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 181 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 182
 183 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 184 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 185 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 186
 187 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 188 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 189 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 190 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 191 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 192 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 193                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 194
 195 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 196 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 197 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 198 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 199 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 200
 201 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 202 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 203
 204 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 205
 206 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 207                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 210                                [SDNPHasChain, SDNPSideEffect]>;
 211
 212 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 213 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 214
 215 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 216                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 217                                 SDNPVariadic]>;
 218
 219 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 220
 221
 222 //===----------------------------------------------------------------------===//
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 // ARM64 Instruction Predicate Definitions.
 227 //
 228 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 229 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 230 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 231 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 232 def ForCodeSize   : Predicate<"ForCodeSize">;
 233 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 234
 235 include "ARM64InstrFormats.td"
 236
 237 //===----------------------------------------------------------------------===//
 238
 239 //===----------------------------------------------------------------------===//
 240 // Miscellaneous instructions.
 241 //===----------------------------------------------------------------------===//
 242
 243 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 244 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 245                               [(ARM64callseq_start timm:$amt)]>;
 246 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 247                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 248 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 249
 250 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 251 // FIXME: The following pseudo instructions are only needed because remat
 252 // cannot handle multiple instructions.  When that changes, they can be
 253 // removed, along with the ARM64Wrapper node.
 254
 255 let AddedComplexity = 10 in
 256 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 257                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 258               Sched<[WriteLDAdr]>;
 259
 260 // The MOVaddr instruction should match only when the add is not folded
 261 // into a load or store address.
 262 def MOVaddr
 263     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 264              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 265                                             tglobaladdr:$low))]>,
 266       Sched<[WriteAdrAdr]>;
 267 def MOVaddrJT
 268     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 269              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 270                                              tjumptable:$low))]>,
 271       Sched<[WriteAdrAdr]>;
 272 def MOVaddrCP
 273     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 274              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 275                                              tconstpool:$low))]>,
 276       Sched<[WriteAdrAdr]>;
 277 def MOVaddrBA
 278     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 279              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 280                                              tblockaddress:$low))]>,
 281       Sched<[WriteAdrAdr]>;
 282 def MOVaddrTLS
 283     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 284              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 285                                             tglobaltlsaddr:$low))]>,
 286       Sched<[WriteAdrAdr]>;
 287 def MOVaddrEXT
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 290                                             texternalsym:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292
 293 } // isReMaterializable, isCodeGenOnly
 294
 295 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 296           (LOADgot tglobaltlsaddr:$addr)>;
 297
 298 def : Pat<(ARM64LOADgot texternalsym:$addr),
 299           (LOADgot texternalsym:$addr)>;
 300
 301 def : Pat<(ARM64LOADgot tconstpool:$addr),
 302           (LOADgot tconstpool:$addr)>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // System instructions.
 306 //===----------------------------------------------------------------------===//
 307
 308 def HINT  : HintI<"hint">;
 309 def : InstAlias<"nop",  (HINT 0b000)>;
 310 def : InstAlias<"yield",(HINT 0b001)>;
 311 def : InstAlias<"wfe",  (HINT 0b010)>;
 312 def : InstAlias<"wfi",  (HINT 0b011)>;
 313 def : InstAlias<"sev",  (HINT 0b100)>;
 314 def : InstAlias<"sevl", (HINT 0b101)>;
 315
 316   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 317 let mayLoad = 1, mayStore = 1 in
 318 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 319
 320 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 321 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 322 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 323 def : InstAlias<"clrex", (CLREX 0xf)>;
 324 def : InstAlias<"isb", (ISB 0xf)>;
 325
 326 def MRS    : MRSI;
 327 def MSR    : MSRI;
 328 def MSRcpsr: MSRcpsrI;
 329
 330 // The thread pointer (on Linux, at least, where this has been implemented) is
 331 // TPIDR_EL0.
 332 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 333
 334 // Generic system instructions
 335 def SYS    : SystemI<0, "sys">;
 336 def SYSxt  : SystemXtI<0, "sys">;
 337 def SYSLxt : SystemLXtI<1, "sysl">;
 338
 339 //===----------------------------------------------------------------------===//
 340 // Move immediate instructions.
 341 //===----------------------------------------------------------------------===//
 342
 343 defm MOVK : InsertImmediate<0b11, "movk">;
 344 defm MOVN : MoveImmediate<0b00, "movn">;
 345
 346 let PostEncoderMethod = "fixMOVZ" in
 347 defm MOVZ : MoveImmediate<0b10, "movz">;
 348
 349 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 350 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 351 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 352 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 353 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 354 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 355
 356 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 357 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 358 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 359 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 360
 361 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 362 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 363 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 364 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 365
 366 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 367 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 368 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 369 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 370
 371 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 372 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 373 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 374
 375 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 376 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 377 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 378
 379 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 380     isAsCheapAsAMove = 1 in {
 381 // FIXME: The following pseudo instructions are only needed because remat
 382 // cannot handle multiple instructions.  When that changes, we can select
 383 // directly to the real instructions and get rid of these pseudos.
 384
 385 def MOVi32imm
 386     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 387              [(set GPR32:$dst, imm:$src)]>,
 388       Sched<[WriteImm]>;
 389 def MOVi64imm
 390     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 391              [(set GPR64:$dst, imm:$src)]>,
 392       Sched<[WriteImm]>;
 393 } // isReMaterializable, isCodeGenOnly
 394
 395 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 396                              tglobaladdr:$g1, tglobaladdr:$g0),
 397           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 398                                   tglobaladdr:$g2, 32),
 399                           tglobaladdr:$g1, 16),
 400                   tglobaladdr:$g0, 0)>;
 401
 402 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 403                              tblockaddress:$g1, tblockaddress:$g0),
 404           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 405                                   tblockaddress:$g2, 32),
 406                           tblockaddress:$g1, 16),
 407                   tblockaddress:$g0, 0)>;
 408
 409 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 410                              tconstpool:$g1, tconstpool:$g0),
 411           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 412                                   tconstpool:$g2, 32),
 413                           tconstpool:$g1, 16),
 414                   tconstpool:$g0, 0)>;
 415
 416
 417 //===----------------------------------------------------------------------===//
 418 // Arithmetic instructions.
 419 //===----------------------------------------------------------------------===//
 420
 421 // Add/subtract with carry.
 422 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 423 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 424
 425 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 426 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 427 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 428 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 429
 430 // Add/subtract
 431 defm ADD : AddSub<0, "add", add>;
 432 defm SUB : AddSub<1, "sub">;
 433
 434 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 435 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 436
 437 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 438 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 439           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 440 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 441           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 442 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 443           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 444 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 445           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 446 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 447           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 448 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 449           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 450 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 451           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 452 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 453           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 454
 455 // Because of the immediate format for add/sub-imm instructions, the
 456 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 457 //  These patterns capture that transformation.
 458 let AddedComplexity = 1 in {
 459 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 460           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 461 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 462           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 463 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 464           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 465 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 466           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 467 }
 468
 469 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 470 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 471 def : InstAlias<"neg $dst, $src, $shift",
 472                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 473 def : InstAlias<"neg $dst, $src, $shift",
 474                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 475
 476 // Because of the immediate format for add/sub-imm instructions, the
 477 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 478 //  These patterns capture that transformation.
 479 let AddedComplexity = 1 in {
 480 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 481           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 482 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 483           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 484 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 485           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 486 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 487           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 488 }
 489
 490 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 491 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 492 def : InstAlias<"negs $dst, $src, $shift",
 493                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 494 def : InstAlias<"negs $dst, $src, $shift",
 495                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 496
 497 // Unsigned/Signed divide
 498 defm UDIV : Div<0, "udiv", udiv>;
 499 defm SDIV : Div<1, "sdiv", sdiv>;
 500 let isCodeGenOnly = 1 in {
 501 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 502 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 503 }
 504
 505 // Variable shift
 506 defm ASRV : Shift<0b10, "asrv", sra>;
 507 defm LSLV : Shift<0b00, "lslv", shl>;
 508 defm LSRV : Shift<0b01, "lsrv", srl>;
 509 defm RORV : Shift<0b11, "rorv", rotr>;
 510
 511 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 512 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 513 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 514 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 515 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 516 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 517 def : ShiftAlias<"ror", RORVWr, GPR32>;
 518 def : ShiftAlias<"ror", RORVXr, GPR64>;
 519
 520 // Multiply-add
 521 let AddedComplexity = 7 in {
 522 defm MADD : MulAccum<0, "madd", add>;
 523 defm MSUB : MulAccum<1, "msub", sub>;
 524
 525 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 526           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 527 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 528           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 529
 530 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 531           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 532 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 533           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 534 } // AddedComplexity = 7
 535
 536 let AddedComplexity = 5 in {
 537 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 538 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 539 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 540 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 541
 542 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 543           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 544 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 545           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 546
 547 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 548           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 549 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 550           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 551 } // AddedComplexity = 5
 552
 553 def : MulAccumWAlias<"mul", MADDWrrr>;
 554 def : MulAccumXAlias<"mul", MADDXrrr>;
 555 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 556 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 557 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 558 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 559 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 560 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 561
 562 // Multiply-high
 563 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 564 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 565
 566 // CRC32
 567 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 568 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 569 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 570 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 571
 572 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 573 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 574 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 575 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 576
 577
 578 //===----------------------------------------------------------------------===//
 579 // Logical instructions.
 580 //===----------------------------------------------------------------------===//
 581
 582 // (immediate)
 583 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 584 defm AND  : LogicalImm<0b00, "and", and>;
 585 defm EOR  : LogicalImm<0b10, "eor", xor>;
 586 defm ORR  : LogicalImm<0b01, "orr", or>;
 587
 588 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 589                                           logical_imm32:$imm)>;
 590 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 591                                           logical_imm64:$imm)>;
 592
 593
 594 // (register)
 595 defm ANDS : LogicalRegS<0b11, 0, "ands">;
 596 defm BICS : LogicalRegS<0b11, 1, "bics">;
 597 defm AND  : LogicalReg<0b00, 0, "and", and>;
 598 defm BIC  : LogicalReg<0b00, 1, "bic",
 599                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 600 defm EON  : LogicalReg<0b10, 1, "eon",
 601                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 602 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 603 defm ORN  : LogicalReg<0b01, 1, "orn",
 604                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 605 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 606
 607 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 608 def : InstAlias<"mov $dst, $src",
 609                 (ADDWri GPR32sp:$dst, GPR32sp:$src, 0, 0)>;
 610 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 611 def : InstAlias<"mov $dst, $src",
 612                 (ADDXri GPR64sp:$dst, GPR64sp:$src, 0, 0)>;
 613
 614 def : InstAlias<"tst $src1, $src2",
 615                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 616 def : InstAlias<"tst $src1, $src2",
 617                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 618
 619 def : InstAlias<"tst $src1, $src2",
 620                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 621 def : InstAlias<"tst $src1, $src2",
 622                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 623
 624 def : InstAlias<"tst $src1, $src2, $sh",
 625                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 626 def : InstAlias<"tst $src1, $src2, $sh",
 627                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 628
 629 def : InstAlias<"mvn $Wd, $Wm",
 630                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 631 def : InstAlias<"mvn $Xd, $Xm",
 632                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 633
 634 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 635 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 636
 637
 638 //===----------------------------------------------------------------------===//
 639 // One operand data processing instructions.
 640 //===----------------------------------------------------------------------===//
 641
 642 defm CLS    : OneOperandData<0b101, "cls">;
 643 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 644 defm RBIT   : OneOperandData<0b000, "rbit">;
 645 def  REV16Wr : OneWRegData<0b001, "rev16",
 646                                   UnOpFrag<(rotr (bswap node:$LHS), (i32 16))>>;
 647 def  REV16Xr : OneXRegData<0b001, "rev16",
 648                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 649
 650 def : Pat<(cttz GPR32:$Rn),
 651           (CLZWr (RBITWr GPR32:$Rn))>;
 652 def : Pat<(cttz GPR64:$Rn),
 653           (CLZXr (RBITXr GPR64:$Rn))>;
 654
 655 // Unlike the other one operand instructions, the instructions with the "rev"
 656 // mnemonic do *not* just different in the size bit, but actually use different
 657 // opcode bits for the different sizes.
 658 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 659 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 660 def REV32Xr : OneXRegData<0b010, "rev32",
 661                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 662
 663 //===----------------------------------------------------------------------===//
 664 // Bitfield immediate extraction instruction.
 665 //===----------------------------------------------------------------------===//
 666 let neverHasSideEffects = 1 in
 667 defm EXTR : ExtractImm<"extr">;
 668 def : InstAlias<"ror $dst, $src, $shift",
 669             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 670 def : InstAlias<"ror $dst, $src, $shift",
 671             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 672
 673 def : Pat<(rotr GPR32:$Rn, (i32 imm0_31:$imm)),
 674           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 675 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 676           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 677
 678 //===----------------------------------------------------------------------===//
 679 // Other bitfield immediate instructions.
 680 //===----------------------------------------------------------------------===//
 681 let neverHasSideEffects = 1 in {
 682 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 683 defm SBFM : BitfieldImm<0b00, "sbfm">;
 684 defm UBFM : BitfieldImm<0b10, "ubfm">;
 685 }
 686
 687 def i32shift_a : Operand<i32>, SDNodeXForm<imm, [{
 688   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 689   return CurDAG->getTargetConstant(enc, MVT::i32);
 690 }]>;
 691
 692 def i32shift_b : Operand<i32>, SDNodeXForm<imm, [{
 693   uint64_t enc = 31 - N->getZExtValue();
 694   return CurDAG->getTargetConstant(enc, MVT::i32);
 695 }]>;
 696
 697 // min(7, 31 - shift_amt)
 698 def i32shift_sext_i8 : Operand<i32>, SDNodeXForm<imm, [{
 699   uint64_t enc = 31 - N->getZExtValue();
 700   enc = enc > 7 ? 7 : enc;
 701   return CurDAG->getTargetConstant(enc, MVT::i32);
 702 }]>;
 703
 704 // min(15, 31 - shift_amt)
 705 def i32shift_sext_i16 : Operand<i32>, SDNodeXForm<imm, [{
 706   uint64_t enc = 31 - N->getZExtValue();
 707   enc = enc > 15 ? 15 : enc;
 708   return CurDAG->getTargetConstant(enc, MVT::i32);
 709 }]>;
 710
 711 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 712   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 713   return CurDAG->getTargetConstant(enc, MVT::i64);
 714 }]>;
 715
 716 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 717   uint64_t enc = 63 - N->getZExtValue();
 718   return CurDAG->getTargetConstant(enc, MVT::i64);
 719 }]>;
 720
 721 // min(7, 63 - shift_amt)
 722 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 723   uint64_t enc = 63 - N->getZExtValue();
 724   enc = enc > 7 ? 7 : enc;
 725   return CurDAG->getTargetConstant(enc, MVT::i64);
 726 }]>;
 727
 728 // min(15, 63 - shift_amt)
 729 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 730   uint64_t enc = 63 - N->getZExtValue();
 731   enc = enc > 15 ? 15 : enc;
 732   return CurDAG->getTargetConstant(enc, MVT::i64);
 733 }]>;
 734
 735 // min(31, 63 - shift_amt)
 736 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 737   uint64_t enc = 63 - N->getZExtValue();
 738   enc = enc > 31 ? 31 : enc;
 739   return CurDAG->getTargetConstant(enc, MVT::i64);
 740 }]>;
 741
 742 def : Pat<(shl GPR32:$Rn, (i32 imm0_31:$imm)),
 743           (UBFMWri GPR32:$Rn, (i32 (i32shift_a imm0_31:$imm)),
 744                               (i32 (i32shift_b imm0_31:$imm)))>;
 745 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 746           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 747                               (i64 (i64shift_b imm0_63:$imm)))>;
 748
 749 let AddedComplexity = 10 in {
 750 def : Pat<(sra GPR32:$Rn, (i32 imm0_31:$imm)),
 751           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 752 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 753           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 754 }
 755
 756 def : InstAlias<"asr $dst, $src, $shift",
 757                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 758 def : InstAlias<"asr $dst, $src, $shift",
 759                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 760 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 761 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 762 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 763 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 764 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 765
 766 def : Pat<(srl GPR32:$Rn, (i32 imm0_31:$imm)),
 767           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 768 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 769           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 770
 771 def : InstAlias<"lsr $dst, $src, $shift",
 772                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 773 def : InstAlias<"lsr $dst, $src, $shift",
 774                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 775 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 776 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 777 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 778 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 779 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 780
 781 //===----------------------------------------------------------------------===//
 782 // Conditionally set flags instructions.
 783 //===----------------------------------------------------------------------===//
 784 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 785 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 786
 787 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 788 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 789
 790 //===----------------------------------------------------------------------===//
 791 // Conditional select instructions.
 792 //===----------------------------------------------------------------------===//
 793 defm CSEL  : CondSelect<0, 0b00, "csel">;
 794
 795 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 796 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 797 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 798 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 799
 800 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 801           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 802 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 803           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 804 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 805           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 806 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 807           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 808 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 809           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 810 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 811           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 812
 813 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 814           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 815 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 816           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 817 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 818           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 819 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 820           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 821
 822 // The inverse of the condition code from the alias instruction is what is used
 823 // in the aliased instruction. The parser all ready inverts the condition code
 824 // for these aliases.
 825 // FIXME: Is this the correct way to handle these aliases?
 826 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 827 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 828
 829 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 830 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 831
 832 def : InstAlias<"cinc $dst, $src, $cc",
 833                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 834 def : InstAlias<"cinc $dst, $src, $cc",
 835                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 836
 837 def : InstAlias<"cinv $dst, $src, $cc",
 838                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 839 def : InstAlias<"cinv $dst, $src, $cc",
 840                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 841
 842 def : InstAlias<"cneg $dst, $src, $cc",
 843                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 844 def : InstAlias<"cneg $dst, $src, $cc",
 845                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 846
 847 //===----------------------------------------------------------------------===//
 848 // PC-relative instructions.
 849 //===----------------------------------------------------------------------===//
 850 let isReMaterializable = 1 in {
 851 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 852 def ADR  : ADRI<0, "adr", adrlabel, []>;
 853 } // neverHasSideEffects = 1
 854
 855 def ADRP : ADRI<1, "adrp", adrplabel,
 856                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 857 } // isReMaterializable = 1
 858
 859 // page address of a constant pool entry, block address
 860 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 861 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 862
 863 //===----------------------------------------------------------------------===//
 864 // Unconditional branch (register) instructions.
 865 //===----------------------------------------------------------------------===//
 866
 867 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 868 def RET  : BranchReg<0b0010, "ret", []>;
 869 def DRPS : SpecialReturn<0b0101, "drps">;
 870 def ERET : SpecialReturn<0b0100, "eret">;
 871 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 872
 873 // Default to the LR register.
 874 def : InstAlias<"ret", (RET LR)>;
 875
 876 let isCall = 1, Defs = [LR], Uses = [SP] in {
 877 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 878 } // isCall
 879
 880 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 881 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 882 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 883
 884 // Create a separate pseudo-instruction for codegen to use so that we don't
 885 // flag lr as used in every function. It'll be restored before the RET by the
 886 // epilogue if it's legitimately used.
 887 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 888   let isTerminator = 1;
 889   let isBarrier = 1;
 890   let isReturn = 1;
 891 }
 892
 893 // This is a directive-like pseudo-instruction. The purpose is to insert an
 894 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 895 // (which in the usual case is a BLR).
 896 let hasSideEffects = 1 in
 897 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 898   let AsmString = ".tlsdesccall $sym";
 899 }
 900
 901 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 902 // gets expanded to two MCInsts during lowering.
 903 let isCall = 1, Defs = [LR] in
 904 def TLSDESC_BLR
 905     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 906              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 907
 908 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 909           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 910 //===----------------------------------------------------------------------===//
 911 // Conditional branch (immediate) instruction.
 912 //===----------------------------------------------------------------------===//
 913 def Bcc : BranchCond;
 914
 915 //===----------------------------------------------------------------------===//
 916 // Compare-and-branch instructions.
 917 //===----------------------------------------------------------------------===//
 918 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 919 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 920
 921 //===----------------------------------------------------------------------===//
 922 // Test-bit-and-branch instructions.
 923 //===----------------------------------------------------------------------===//
 924 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 925 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 926
 927 //===----------------------------------------------------------------------===//
 928 // Unconditional branch (immediate) instructions.
 929 //===----------------------------------------------------------------------===//
 930 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 931 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 932 } // isBranch, isTerminator, isBarrier
 933
 934 let isCall = 1, Defs = [LR], Uses = [SP] in {
 935 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 936 } // isCall
 937 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 938
 939 //===----------------------------------------------------------------------===//
 940 // Exception generation instructions.
 941 //===----------------------------------------------------------------------===//
 942 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 943 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 944 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 945 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 946 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 947 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 948 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 949 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 950
 951 // DCPSn defaults to an immediate operand of zero if unspecified.
 952 def : InstAlias<"dcps1", (DCPS1 0)>;
 953 def : InstAlias<"dcps2", (DCPS2 0)>;
 954 def : InstAlias<"dcps3", (DCPS3 0)>;
 955
 956 //===----------------------------------------------------------------------===//
 957 // Load instructions.
 958 //===----------------------------------------------------------------------===//
 959
 960 // Pair (indexed, offset)
 961 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 962 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 963 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 964 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 965 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 966
 967 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 968
 969 // Pair (pre-indexed)
 970 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 971 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 972 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 973 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 974 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 975
 976 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 977
 978 // Pair (post-indexed)
 979 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
 980 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
 981 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
 982 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
 983 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
 984
 985 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
 986
 987
 988 // Pair (no allocate)
 989 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
 990 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
 991 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
 992 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
 993 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
 994
 995 //---
 996 // (register offset)
 997 //---
 998
 999 let AddedComplexity = 10 in {
1000 // Integer
1001 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1002                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1003 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1004                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1005 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1006                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1007 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1008                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1009
1010 // Floating-point
1011 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1012                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1013 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1014                       [(set FPR16:$Rt, (load ro_indexed16:$addr))]>;
1015 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1016                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1017 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1018                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1019 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1020   let mayLoad = 1;
1021 }
1022
1023 // For regular load, we do not have any alignment requirement.
1024 // Thus, it is safe to directly map the vector loads with interesting
1025 // addressing modes.
1026 // FIXME: We could do the same for bitconvert to floating point vectors.
1027 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1028            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1029                           (LDRBro ro_indexed8:$addr), bsub)>;
1030 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1031            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1032                           (LDRBro ro_indexed8:$addr), bsub)>;
1033 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1034            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1035                           (LDRHro ro_indexed16:$addr), hsub)>;
1036 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1037            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1038                           (LDRHro ro_indexed16:$addr), hsub)>;
1039 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1040            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1041                           (LDRSro ro_indexed32:$addr), ssub)>;
1042 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1043            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1044                           (LDRSro ro_indexed32:$addr), ssub)>;
1045 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1046            (LDRDro ro_indexed64:$addr)>;
1047 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1048            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1049                           (LDRDro ro_indexed64:$addr), dsub)>;
1050
1051 // Match all load 64 bits width whose type is compatible with FPR64
1052 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1053 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1054 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1055 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1056 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1057 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1058
1059 // Match all load 128 bits width whose type is compatible with FPR128
1060 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1061 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1062 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1063 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1064 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1065 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1066 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1067
1068 // Load sign-extended half-word
1069 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1070                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1071 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1072                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1073
1074 // Load sign-extended byte
1075 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1076                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1077 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1078                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1079
1080 // Load sign-extended word
1081 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1082                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1083
1084 // Pre-fetch.
1085 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1086                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1087
1088 // zextload -> i64
1089 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1090     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1091 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1092     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1093
1094 // zextloadi1 -> zextloadi8
1095 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1096 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1097     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1098
1099 // extload -> zextload
1100 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1101 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1102 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1103 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1104     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1105 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1106     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1107 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1108     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1109 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1110     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1111
1112 } // AddedComplexity = 10
1113
1114 //---
1115 // (unsigned immediate)
1116 //---
1117 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1118                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1119 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1120                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1121 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1122                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1123 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1124                     [(set FPR16:$Rt, (load am_indexed16:$addr))]>;
1125 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1126                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1127 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1128                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1129 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1130                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1131
1132 // For regular load, we do not have any alignment requirement.
1133 // Thus, it is safe to directly map the vector loads with interesting
1134 // addressing modes.
1135 // FIXME: We could do the same for bitconvert to floating point vectors.
1136 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1137            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1138                           (LDRBui am_indexed8:$addr), bsub)>;
1139 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1140            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1141                           (LDRBui am_indexed8:$addr), bsub)>;
1142 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1143            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1144                           (LDRHui am_indexed16:$addr), hsub)>;
1145 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1146            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1147                           (LDRHui am_indexed16:$addr), hsub)>;
1148 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1149            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1150                           (LDRSui am_indexed32:$addr), ssub)>;
1151 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1152            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1153                           (LDRSui am_indexed32:$addr), ssub)>;
1154 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1155            (LDRDui am_indexed64:$addr)>;
1156 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1157            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1158                           (LDRDui am_indexed64:$addr), dsub)>;
1159
1160 // Match all load 64 bits width whose type is compatible with FPR64
1161 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1162 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1163 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1164 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1165 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1166 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1167
1168 // Match all load 128 bits width whose type is compatible with FPR128
1169 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1170 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1171 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1172 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1173 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1174 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1175 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1176
1177 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1178                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1179 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1180                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1181 // zextload -> i64
1182 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1183     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1184 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1185     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1186
1187 // zextloadi1 -> zextloadi8
1188 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1189 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1190     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1191
1192 // extload -> zextload
1193 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1194 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1195 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1196 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1197     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1198 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1199     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1200 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1201     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1202 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1203     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1204
1205 // load sign-extended half-word
1206 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1207                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1208 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1209                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1210
1211 // load sign-extended byte
1212 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1213                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1214 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1215                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1216
1217 // load sign-extended word
1218 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1219                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1220
1221 // load zero-extended word
1222 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1223  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1224
1225 // Pre-fetch.
1226 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1227                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1228
1229 //---
1230 // (literal)
1231 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1232 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1233 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1234 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1235 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1236
1237 // load sign-extended word
1238 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1239
1240 // prefetch
1241 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1242 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1243
1244 //---
1245 // (unscaled immediate)
1246 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1247                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1248 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1249                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1250 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1251                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1252 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1253                           [(set FPR16:$Rt, (load am_unscaled16:$addr))]>;
1254 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1255                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1256 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1257                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1258 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1259                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1260
1261 def LDURHHi
1262     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1263                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1264 def LDURBBi
1265     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1266                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1267
1268 // Match all load 64 bits width whose type is compatible with FPR64
1269 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1270 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1271 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1272 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1273 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1274 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1275
1276 // Match all load 128 bits width whose type is compatible with FPR128
1277 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1278 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1279 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1280 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1281 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1282 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1283 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1284
1285 //  anyext -> zext
1286 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1287 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1288 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1289 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1290     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1291 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1292     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1293 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1294     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1295 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1296     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1297 // unscaled zext
1298 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1299     (LDURHHi am_unscaled16:$addr)>;
1300 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1301     (LDURBBi am_unscaled8:$addr)>;
1302 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1303     (LDURBBi am_unscaled8:$addr)>;
1304 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1305     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1306 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1307     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1308 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1309     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1310 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1311     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1312
1313
1314 //---
1315 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1316
1317 // Define new assembler match classes as we want to only match these when
1318 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1319 // associate a DiagnosticType either, as we want the diagnostic for the
1320 // canonical form (the scaled operand) to take precedence.
1321 def MemoryUnscaledFB8Operand : AsmOperandClass {
1322   let Name = "MemoryUnscaledFB8";
1323   let RenderMethod = "addMemoryUnscaledOperands";
1324 }
1325 def MemoryUnscaledFB16Operand : AsmOperandClass {
1326   let Name = "MemoryUnscaledFB16";
1327   let RenderMethod = "addMemoryUnscaledOperands";
1328 }
1329 def MemoryUnscaledFB32Operand : AsmOperandClass {
1330   let Name = "MemoryUnscaledFB32";
1331   let RenderMethod = "addMemoryUnscaledOperands";
1332 }
1333 def MemoryUnscaledFB64Operand : AsmOperandClass {
1334   let Name = "MemoryUnscaledFB64";
1335   let RenderMethod = "addMemoryUnscaledOperands";
1336 }
1337 def MemoryUnscaledFB128Operand : AsmOperandClass {
1338   let Name = "MemoryUnscaledFB128";
1339   let RenderMethod = "addMemoryUnscaledOperands";
1340 }
1341 def am_unscaled_fb8 : Operand<i64> {
1342   let ParserMatchClass = MemoryUnscaledFB8Operand;
1343   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1344 }
1345 def am_unscaled_fb16 : Operand<i64> {
1346   let ParserMatchClass = MemoryUnscaledFB16Operand;
1347   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1348 }
1349 def am_unscaled_fb32 : Operand<i64> {
1350   let ParserMatchClass = MemoryUnscaledFB32Operand;
1351   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1352 }
1353 def am_unscaled_fb64 : Operand<i64> {
1354   let ParserMatchClass = MemoryUnscaledFB64Operand;
1355   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1356 }
1357 def am_unscaled_fb128 : Operand<i64> {
1358   let ParserMatchClass = MemoryUnscaledFB128Operand;
1359   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1360 }
1361 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1362 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1363 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1364 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1365 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1366 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1367 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1368
1369 // zextload -> i64
1370 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1371   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1372 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1373   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1374
1375 // load sign-extended half-word
1376 def LDURSHWi
1377     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1378                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1379 def LDURSHXi
1380     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1381                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1382
1383 // load sign-extended byte
1384 def LDURSBWi
1385     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1386                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1387 def LDURSBXi
1388     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1389                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1390
1391 // load sign-extended word
1392 def LDURSWi
1393     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1394                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1395
1396 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1397 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1398 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1399 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1400 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1401 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1402 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1403 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1404
1405 // Pre-fetch.
1406 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1407                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1408
1409 //---
1410 // (unscaled immediate, unprivileged)
1411 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1412 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1413
1414 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1415 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1416
1417 // load sign-extended half-word
1418 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1419 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1420
1421 // load sign-extended byte
1422 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1423 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1424
1425 // load sign-extended word
1426 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1427
1428 //---
1429 // (immediate pre-indexed)
1430 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1431 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1432 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1433 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1434 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1435 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1436 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1437
1438 // load sign-extended half-word
1439 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1440 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1441
1442 // load sign-extended byte
1443 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1444 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1445
1446 // load zero-extended byte
1447 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1448 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1449
1450 // load sign-extended word
1451 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1452
1453 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1454 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1455 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1456 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1457 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1458 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1459 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1460
1461 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1462 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1463 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1464 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1465 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1466
1467 //---
1468 // (immediate post-indexed)
1469 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1470 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1471 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1472 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1473 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1474 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1475 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1476
1477 // load sign-extended half-word
1478 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1479 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1480
1481 // load sign-extended byte
1482 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1483 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1484
1485 // load zero-extended byte
1486 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1487 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1488
1489 // load sign-extended word
1490 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1491
1492 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1493 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1494 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1495 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1496 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1497 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1498 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1499
1500 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1501 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1502 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1503 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1504 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1505
1506 //===----------------------------------------------------------------------===//
1507 // Store instructions.
1508 //===----------------------------------------------------------------------===//
1509
1510 // Pair (indexed, offset)
1511 // FIXME: Use dedicated range-checked addressing mode operand here.
1512 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1513 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1514 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1515 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1516 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1517
1518 // Pair (pre-indexed)
1519 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1520 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1521 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1522 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1523 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1524
1525 // Pair (pre-indexed)
1526 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1527 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1528 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1529 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1530 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1531
1532 // Pair (no allocate)
1533 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1534 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1535 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1536 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1537 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1538
1539 //---
1540 // (Register offset)
1541
1542 let AddedComplexity = 10 in {
1543
1544 // Integer
1545 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1546                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1547 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1548                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1549 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1550                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1551 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1552                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1553
1554 // truncstore i64
1555 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1556            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1557 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1558            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1559 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1560            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1561
1562
1563 // Floating-point
1564 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1565                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1566 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1567                             [(store FPR16:$Rt, ro_indexed16:$addr)]>;
1568 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1569                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1570 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1571                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1572 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1573   let mayStore = 1;
1574 }
1575
1576 // Match all store 64 bits width whose type is compatible with FPR64
1577 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1578           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1579 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1580           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1581 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1582           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1583 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1584           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1585 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1586           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1587 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1588           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1589
1590 // Match all store 128 bits width whose type is compatible with FPR128
1591 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1592           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1593 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1594           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1595 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1596           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1597 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1598           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1599 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1600           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1601 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1602           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1603 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1604           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1605
1606 //---
1607 // (unsigned immediate)
1608 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1609                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1610 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1611                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1612 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1613                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1614 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1615                      [(store FPR16:$Rt, am_indexed16:$addr)]>;
1616 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1617                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1618 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1619                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1620 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1621   let mayStore = 1;
1622 }
1623
1624 // Match all store 64 bits width whose type is compatible with FPR64
1625 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1626           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1627 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1628           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1629 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1630           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1631 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1632           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1633 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1634           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1635 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1636           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1637
1638 // Match all store 128 bits width whose type is compatible with FPR128
1639 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1640           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1641 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1642           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1643 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1644           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1645 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1646           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1647 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1648           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1649 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1650           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1651 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1652           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1653
1654 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1655                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1656 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1657                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1658
1659 // truncstore i64
1660 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1661   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1662 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1663   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1664 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1665   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1666
1667 } // AddedComplexity = 10
1668
1669 //---
1670 // (unscaled immediate)
1671 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1672                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1673 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1674                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1675 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1676                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1677 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1678                            [(store FPR16:$Rt, am_unscaled16:$addr)]>;
1679 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1680                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1681 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1682                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1683 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1684                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1685 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1686                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1687 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1688                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1689
1690 // Match all store 64 bits width whose type is compatible with FPR64
1691 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1692           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1693 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1694           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1695 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1696           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1697 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1698           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1699 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1700           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1701 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1702           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1703
1704 // Match all store 128 bits width whose type is compatible with FPR128
1705 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1706           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1707 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1708           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1709 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1710           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1711 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1712           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1713 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1714           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1715 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1716           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1717 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1718           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1719
1720 // unscaled i64 truncating stores
1721 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1722   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1723 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1724   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1725 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1726   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1727
1728 //---
1729 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1730 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1731 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1732 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1733 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1734 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1735 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1736 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1737
1738 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1739 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1740
1741 //---
1742 // (unscaled immediate, unprivileged)
1743 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1744 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1745
1746 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1747 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1748
1749 //---
1750 // (immediate pre-indexed)
1751 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1752 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1753 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1754 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1755 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1756 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1757 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1758
1759 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1760 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1761
1762 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1763 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1764 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1765 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1766 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1767 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1768 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1769 // truncstore i64
1770 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1771   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1772                   simm9:$off)>;
1773 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1774   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1775                   simm9:$off)>;
1776 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1777   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1778                   simm9:$off)>;
1779
1780 //---
1781 // (immediate post-indexed)
1782 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1783 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1784 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1785 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1786 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1787 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1788 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1789
1790 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1791 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1792
1793 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1794 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1795 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1796 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1797 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1798 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1799 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1800 // truncstore i64
1801 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1802   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1803                   simm9:$off)>;
1804 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1805   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1806                   simm9:$off)>;
1807 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1808   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1809                   simm9:$off)>;
1810
1811
1812 //===----------------------------------------------------------------------===//
1813 // Load/store exclusive instructions.
1814 //===----------------------------------------------------------------------===//
1815
1816 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1817 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1818 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1819 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1820
1821 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1822 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1823 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1824 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1825
1826 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1827 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1828 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1829 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1830
1831 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1832 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1833 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1834 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1835
1836 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1837 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1838 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1839 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1840
1841 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1842 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1843 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1844 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1845
1846 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1847 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1848
1849 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1850 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1851
1852 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1853 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1854
1855 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1856 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1857
1858 //===----------------------------------------------------------------------===//
1859 // Scaled floating point to integer conversion instructions.
1860 //===----------------------------------------------------------------------===//
1861
1862 defm FCVTAS : FPToInteger<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1863 defm FCVTAU : FPToInteger<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1864 defm FCVTMS : FPToInteger<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1865 defm FCVTMU : FPToInteger<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1866 defm FCVTNS : FPToInteger<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1867 defm FCVTNU : FPToInteger<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1868 defm FCVTPS : FPToInteger<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1869 defm FCVTPU : FPToInteger<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1870 defm FCVTZS : FPToInteger<0b11, 0b000, "fcvtzs", fp_to_sint>;
1871 defm FCVTZU : FPToInteger<0b11, 0b001, "fcvtzu", fp_to_uint>;
1872 let isCodeGenOnly = 1 in {
1873 defm FCVTZS_Int : FPToInteger<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1874 defm FCVTZU_Int : FPToInteger<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1875 }
1876
1877 //===----------------------------------------------------------------------===//
1878 // Scaled integer to floating point conversion instructions.
1879 //===----------------------------------------------------------------------===//
1880
1881 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1882 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1883
1884 //===----------------------------------------------------------------------===//
1885 // Unscaled integer to floating point conversion instruction.
1886 //===----------------------------------------------------------------------===//
1887
1888 defm FMOV : UnscaledConversion<"fmov">;
1889
1890 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1891 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1892
1893 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (FMOVXDr GPR64:$Xn)>;
1894 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (FMOVXDr GPR64:$Xn)>;
1895 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (FMOVXDr GPR64:$Xn)>;
1896 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (FMOVXDr GPR64:$Xn)>;
1897 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (FMOVXDr GPR64:$Xn)>;
1898 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (FMOVXDr GPR64:$Xn)>;
1899 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)), (FMOVXDr GPR64:$Xn)>;
1900 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)), (FMOVXDr GPR64:$Xn)>;
1901 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1902
1903 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))), (FMOVDXr V64:$Vn)>;
1904 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))), (FMOVDXr V64:$Vn)>;
1905 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))), (FMOVDXr V64:$Vn)>;
1906 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))), (FMOVDXr V64:$Vn)>;
1907 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))), (FMOVDXr V64:$Vn)>;
1908 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))), (FMOVDXr V64:$Vn)>;
1909
1910 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))), (COPY_TO_REGCLASS GPR32:$Xn,
1911                                                                 FPR32)>;
1912 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))), (COPY_TO_REGCLASS FPR32:$Xn,
1913                                                                 GPR32)>;
1914 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))), (COPY_TO_REGCLASS GPR64:$Xn,
1915                                                                 FPR64)>;
1916 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))), (COPY_TO_REGCLASS FPR64:$Xn,
1917                                                                 GPR64)>;
1918
1919 //===----------------------------------------------------------------------===//
1920 // Floating point conversion instruction.
1921 //===----------------------------------------------------------------------===//
1922
1923 defm FCVT : FPConversion<"fcvt">;
1924
1925 def : Pat<(f32_to_f16 FPR32:$Rn),
1926           (i32 (COPY_TO_REGCLASS
1927                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1928                    GPR32))>;
1929
1930
1931 //===----------------------------------------------------------------------===//
1932 // Floating point single operand instructions.
1933 //===----------------------------------------------------------------------===//
1934
1935 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1936 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
1937 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
1938 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
1939 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
1940 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
1941 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
1942 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
1943
1944 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
1945           (FRINTNDr FPR64:$Rn)>;
1946
1947 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
1948 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
1949 // <rdar://problem/13715968>
1950 // TODO: We should really model the FPSR flags correctly. This is really ugly.
1951 let hasSideEffects = 1 in {
1952 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
1953 }
1954
1955 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
1956
1957 let SchedRW = [WriteFDiv] in {
1958 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
1959 }
1960
1961 //===----------------------------------------------------------------------===//
1962 // Floating point two operand instructions.
1963 //===----------------------------------------------------------------------===//
1964
1965 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
1966 let SchedRW = [WriteFDiv] in {
1967 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
1968 }
1969 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
1970 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
1971 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
1972 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
1973 let SchedRW = [WriteFMul] in {
1974 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
1975 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
1976 }
1977 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
1978
1979 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1980           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
1981 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1982           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
1983 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1984           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
1985 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1986           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
1987
1988 //===----------------------------------------------------------------------===//
1989 // Floating point three operand instructions.
1990 //===----------------------------------------------------------------------===//
1991
1992 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
1993 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
1994      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
1995 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
1996      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
1997 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
1998      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
1999
2000 //===----------------------------------------------------------------------===//
2001 // Floating point comparison instructions.
2002 //===----------------------------------------------------------------------===//
2003
2004 defm FCMPE : FPComparison<1, "fcmpe">;
2005 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2006
2007 //===----------------------------------------------------------------------===//
2008 // Floating point conditional comparison instructions.
2009 //===----------------------------------------------------------------------===//
2010
2011 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2012 defm FCCMP  : FPCondComparison<0, "fccmp">;
2013
2014 //===----------------------------------------------------------------------===//
2015 // Floating point conditional select instruction.
2016 //===----------------------------------------------------------------------===//
2017
2018 defm FCSEL : FPCondSelect<"fcsel">;
2019
2020 // CSEL instructions providing f128 types need to be handled by a
2021 // pseudo-instruction since the eventual code will need to introduce basic
2022 // blocks and control flow.
2023 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2024                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2025                       [(set (f128 FPR128:$Rd),
2026                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2027                                        (i32 imm:$cond), CPSR))]> {
2028   let Uses = [CPSR];
2029   let usesCustomInserter = 1;
2030 }
2031
2032
2033 //===----------------------------------------------------------------------===//
2034 // Floating point immediate move.
2035 //===----------------------------------------------------------------------===//
2036
2037 let isReMaterializable = 1 in {
2038 defm FMOV : FPMoveImmediate<"fmov">;
2039 }
2040
2041 //===----------------------------------------------------------------------===//
2042 // Advanced SIMD two vector instructions.
2043 //===----------------------------------------------------------------------===//
2044
2045 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2046 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2047 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2048 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2049 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2050 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2051 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2052 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2053 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2054 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2055 def : Pat<(v2f32 (int_arm64_neon_abs (v2f32 V64:$Rn))),
2056           (FABSv2f32 V64:$Rn)>;
2057 def : Pat<(v4f32 (int_arm64_neon_abs (v4f32 V128:$Rn))),
2058           (FABSv4f32 V128:$Rn)>;
2059 def : Pat<(v2f64 (int_arm64_neon_abs (v2f64 V128:$Rn))),
2060           (FABSv2f64 V128:$Rn)>;
2061
2062
2063 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2064 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2065 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2066 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2067 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2068 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2069 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2070 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2071 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2072           (FCVTLv4i16 V64:$Rn)>;
2073 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2074                                                               (i64 4)))),
2075           (FCVTLv8i16 V128:$Rn)>;
2076 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2077 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2078                                                     (i64 2))))),
2079           (FCVTLv4i32 V128:$Rn)>;
2080
2081 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2082 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2083 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2084 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2085 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2086 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2087           (FCVTNv4i16 V128:$Rn)>;
2088 def : Pat<(concat_vectors V64:$Rd,
2089                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2090           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2091 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2092 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2093           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2094 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2095 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2096 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2097                                         int_arm64_neon_fcvtxn>;
2098 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2099 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2100 let isCodeGenOnly = 1 in {
2101 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2102                                        int_arm64_neon_fcvtzs>;
2103 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2104                                        int_arm64_neon_fcvtzu>;
2105 }
2106 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2107 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2108 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2109 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2110 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2111 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2112 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2113 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2114 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2115 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2116 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2117 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2118                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2119 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2120 // Aliases for MVN -> NOT.
2121 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2122 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2123 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2124 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2125
2126 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2127 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2128 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2129 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2130 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2131 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2132 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2133
2134 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2135 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2136 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2137 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2138 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2139 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2140 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2141
2142 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2143 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2144 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2145 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2146 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2147
2148 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2149 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2150 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2151 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2152 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2153        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2154 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2155 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2156 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2157 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2158 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2159 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2160 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2161 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2162 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2163        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2164 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2165                     int_arm64_neon_uaddlp>;
2166 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2167 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2168 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2169 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2170 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2171 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2172
2173 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2174 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2175
2176 // Patterns for vector long shift (by element width). These need to match all
2177 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2178 // definition.
2179 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2180   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2181             (SHLLv8i8 V64:$Rn)>;
2182   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2183             (SHLLv16i8 V128:$Rn)>;
2184   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2185             (SHLLv4i16 V64:$Rn)>;
2186   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2187             (SHLLv8i16 V128:$Rn)>;
2188   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2189             (SHLLv2i32 V64:$Rn)>;
2190   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2191             (SHLLv4i32 V128:$Rn)>;
2192 }
2193
2194 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2195 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2196 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2197
2198 //===----------------------------------------------------------------------===//
2199 // Advanced SIMD three vector instructions.
2200 //===----------------------------------------------------------------------===//
2201
2202 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2203 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2204 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2205 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2206 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2207 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2208 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2209 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2210 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2211 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2212 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2213 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2214 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2215 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2216 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2217 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2218 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2219 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2220 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2221 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2222 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2223 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2224 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2225 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2226 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2227
2228 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2229 // instruction expects the addend first, while the fma intrinsic puts it last.
2230 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2231             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2232 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2233             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2234
2235 // The following def pats catch the case where the LHS of an FMA is negated.
2236 // The TriOpFrag above catches the case where the middle operand is negated.
2237 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2238           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2239
2240 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2241           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2242
2243 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2244           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2245
2246 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2247 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2248 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2249 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2250 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2251 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2252                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2253 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2254                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2255 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2256 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2257 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2258       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2259 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2260 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2261 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2262 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2263 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2264 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2265 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2266 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2267 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2268 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2269 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2270 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2271 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2272 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2273 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2274 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2275 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2276 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2277       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2278 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2279 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2280 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2281 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2282 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2283 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2284 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2285 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2286 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2287 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2288 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2289 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2290 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2291 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2292
2293 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2294 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2295                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2296 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2297 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2298 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2299     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2300 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2301 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2302                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2303 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2304
2305 // FIXME: the .16b and .8b variantes should be emitted by the
2306 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2307 // in aliases yet though.
2308 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2309                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2310 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2311                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2312 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2313                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2314 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2315                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2316
2317 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2318                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2319 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2320                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2321 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2322                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2323 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2324                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2325
2326 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2327                 "|cmls.8b\t$dst, $src1, $src2}",
2328                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2329 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2330                 "|cmls.16b\t$dst, $src1, $src2}",
2331                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2332 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2333                 "|cmls.4h\t$dst, $src1, $src2}",
2334                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2335 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2336                 "|cmls.8h\t$dst, $src1, $src2}",
2337                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2338 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2339                 "|cmls.2s\t$dst, $src1, $src2}",
2340                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2341 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2342                 "|cmls.4s\t$dst, $src1, $src2}",
2343                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2344 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2345                 "|cmls.2d\t$dst, $src1, $src2}",
2346                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2347
2348 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2349                 "|cmlo.8b\t$dst, $src1, $src2}",
2350                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2351 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2352                 "|cmlo.16b\t$dst, $src1, $src2}",
2353                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2354 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2355                 "|cmlo.4h\t$dst, $src1, $src2}",
2356                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2357 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2358                 "|cmlo.8h\t$dst, $src1, $src2}",
2359                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2360 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2361                 "|cmlo.2s\t$dst, $src1, $src2}",
2362                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2363 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2364                 "|cmlo.4s\t$dst, $src1, $src2}",
2365                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2366 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2367                 "|cmlo.2d\t$dst, $src1, $src2}",
2368                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2369
2370 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2371                 "|cmle.8b\t$dst, $src1, $src2}",
2372                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2373 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2374                 "|cmle.16b\t$dst, $src1, $src2}",
2375                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2376 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2377                 "|cmle.4h\t$dst, $src1, $src2}",
2378                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2379 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2380                 "|cmle.8h\t$dst, $src1, $src2}",
2381                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2382 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2383                 "|cmle.2s\t$dst, $src1, $src2}",
2384                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2385 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2386                 "|cmle.4s\t$dst, $src1, $src2}",
2387                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2388 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2389                 "|cmle.2d\t$dst, $src1, $src2}",
2390                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2391
2392 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2393                 "|cmlt.8b\t$dst, $src1, $src2}",
2394                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2395 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2396                 "|cmlt.16b\t$dst, $src1, $src2}",
2397                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2398 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2399                 "|cmlt.4h\t$dst, $src1, $src2}",
2400                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2401 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2402                 "|cmlt.8h\t$dst, $src1, $src2}",
2403                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2404 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2405                 "|cmlt.2s\t$dst, $src1, $src2}",
2406                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2407 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2408                 "|cmlt.4s\t$dst, $src1, $src2}",
2409                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2410 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2411                 "|cmlt.2d\t$dst, $src1, $src2}",
2412                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2413
2414 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2415                 "|fcmle.2s\t$dst, $src1, $src2}",
2416                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2417 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2418                 "|fcmle.4s\t$dst, $src1, $src2}",
2419                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2420 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2421                 "|fcmle.2d\t$dst, $src1, $src2}",
2422                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2423
2424 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2425                 "|fcmlt.2s\t$dst, $src1, $src2}",
2426                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2427 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2428                 "|fcmlt.4s\t$dst, $src1, $src2}",
2429                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2430 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2431                 "|fcmlt.2d\t$dst, $src1, $src2}",
2432                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2433
2434 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2435                 "|facle.2s\t$dst, $src1, $src2}",
2436                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2437 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2438                 "|facle.4s\t$dst, $src1, $src2}",
2439                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2440 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2441                 "|facle.2d\t$dst, $src1, $src2}",
2442                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2443
2444 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2445                 "|faclt.2s\t$dst, $src1, $src2}",
2446                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2447 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2448                 "|faclt.4s\t$dst, $src1, $src2}",
2449                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2450 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2451                 "|faclt.2d\t$dst, $src1, $src2}",
2452                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2453
2454 //===----------------------------------------------------------------------===//
2455 // Advanced SIMD three scalar instructions.
2456 //===----------------------------------------------------------------------===//
2457
2458 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2459 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2460 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2461 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2462 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2463 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2464 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2465 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2466 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2467           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2468 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2469                                      int_arm64_neon_facge>;
2470 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2471                                      int_arm64_neon_facgt>;
2472 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2473 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2474 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2475 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2476 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2477 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2478 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2479 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2480 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2481 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2482 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2483 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2484 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2485 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2486 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2487 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2488 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2489 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2490 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2491 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2492 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2493
2494 def : InstAlias<"cmls $dst, $src1, $src2",
2495                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2496 def : InstAlias<"cmle $dst, $src1, $src2",
2497                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2498 def : InstAlias<"cmlo $dst, $src1, $src2",
2499                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2500 def : InstAlias<"cmlt $dst, $src1, $src2",
2501                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2502 def : InstAlias<"fcmle $dst, $src1, $src2",
2503                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2504 def : InstAlias<"fcmle $dst, $src1, $src2",
2505                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2506 def : InstAlias<"fcmlt $dst, $src1, $src2",
2507                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2508 def : InstAlias<"fcmlt $dst, $src1, $src2",
2509                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2510 def : InstAlias<"facle $dst, $src1, $src2",
2511                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2512 def : InstAlias<"facle $dst, $src1, $src2",
2513                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2514 def : InstAlias<"faclt $dst, $src1, $src2",
2515                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2516 def : InstAlias<"faclt $dst, $src1, $src2",
2517                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2518
2519 //===----------------------------------------------------------------------===//
2520 // Advanced SIMD three scalar instructions (mixed operands).
2521 //===----------------------------------------------------------------------===//
2522 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2523                                        int_arm64_neon_sqdmulls_scalar>;
2524 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2525 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2526
2527 //===----------------------------------------------------------------------===//
2528 // Advanced SIMD two scalar instructions.
2529 //===----------------------------------------------------------------------===//
2530
2531 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2532 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2533 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2534 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2535 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2536 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2537 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2538 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2539 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2540 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2541 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2542 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2543 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2544 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2545 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2546 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2547 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2548 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2549 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2550 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2551 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2552 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2553 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2554 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2555 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2556 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg">;
2557 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2558 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2559 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2560 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2561 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2562 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2563                                      int_arm64_neon_suqadd>;
2564 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2565 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2566 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2567                                     int_arm64_neon_usqadd>;
2568
2569 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2570           (FCVTASv1i64 FPR64:$Rn)>;
2571 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2572           (FCVTAUv1i64 FPR64:$Rn)>;
2573 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2574           (FCVTMSv1i64 FPR64:$Rn)>;
2575 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2576           (FCVTMUv1i64 FPR64:$Rn)>;
2577 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2578           (FCVTNSv1i64 FPR64:$Rn)>;
2579 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2580           (FCVTNUv1i64 FPR64:$Rn)>;
2581 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2582           (FCVTPSv1i64 FPR64:$Rn)>;
2583 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2584           (FCVTPUv1i64 FPR64:$Rn)>;
2585 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2586           (FRECPEv1i64 FPR64:$Rn)>;
2587 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2588           (FRSQRTEv1i64 FPR64:$Rn)>;
2589
2590 // If an integer is about to be converted to a floating point value,
2591 // just load it on the floating point unit.
2592 // Here are the patterns for 8 and 16-bits to float.
2593 // 8-bits -> float.
2594 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2595            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2596                           (LDRBro ro_indexed8:$addr), bsub))>;
2597 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2598            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2599                           (LDRBui am_indexed8:$addr), bsub))>;
2600 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2601            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2602                           (LDURBi am_unscaled8:$addr), bsub))>;
2603 // 16-bits -> float.
2604 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2605            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2606                           (LDRHro ro_indexed16:$addr), hsub))>;
2607 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2608            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2609                           (LDRHui am_indexed16:$addr), hsub))>;
2610 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2611            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2612                           (LDURHi am_unscaled16:$addr), hsub))>;
2613 // 32-bits are handled in target specific dag combine:
2614 // performIntToFpCombine.
2615 // 64-bits integer to 32-bits floating point, not possible with
2616 // UCVTF on floating point registers (both source and destination
2617 // must have the same size).
2618
2619 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2620 // 8-bits -> double.
2621 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2622            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2623                           (LDRBro ro_indexed8:$addr), bsub))>;
2624 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2625            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2626                           (LDRBui am_indexed8:$addr), bsub))>;
2627 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2628            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2629                           (LDURBi am_unscaled8:$addr), bsub))>;
2630 // 16-bits -> double.
2631 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2632            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2633                           (LDRHro ro_indexed16:$addr), hsub))>;
2634 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2635            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2636                           (LDRHui am_indexed16:$addr), hsub))>;
2637 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2638            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2639                           (LDURHi am_unscaled16:$addr), hsub))>;
2640 // 32-bits -> double.
2641 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2642            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2643                           (LDRSro ro_indexed32:$addr), ssub))>;
2644 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2645            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2646                           (LDRSui am_indexed32:$addr), ssub))>;
2647 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2648            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2649                           (LDURSi am_unscaled32:$addr), ssub))>;
2650 // 64-bits -> double are handled in target specific dag combine:
2651 // performIntToFpCombine.
2652
2653 //===----------------------------------------------------------------------===//
2654 // Advanced SIMD three different-sized vector instructions.
2655 //===----------------------------------------------------------------------===//
2656
2657 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2658 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2659 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2660 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2661 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2662 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2663                                              int_arm64_neon_sabd>;
2664 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2665                                           int_arm64_neon_sabd>;
2666 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2667             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2668 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2669                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2670 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2671     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2672 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2673     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2674 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2675 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2676                                                int_arm64_neon_sqadd>;
2677 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2678                                                int_arm64_neon_sqsub>;
2679 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2680                                      int_arm64_neon_sqdmull>;
2681 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2682                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2683 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2684                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2685 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2686                                               int_arm64_neon_uabd>;
2687 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2688                                           int_arm64_neon_uabd>;
2689 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2690                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2691 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2692                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2693 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2694     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2695 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2696     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2697 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2698 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2699                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2700 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2701                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2702
2703 // CodeGen patterns for addhn and subhn instructions, which can actually be
2704 // written in LLVM IR without too much difficulty.
2705
2706 // ADDHN
2707 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2708           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2709 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2710                                            (i32 16))))),
2711           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2712 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2713                                            (i32 32))))),
2714           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2715 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2716                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2717                                                     (i32 8))))),
2718           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2719                             V128:$Rn, V128:$Rm)>;
2720 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2721                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2722                                                     (i32 16))))),
2723           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2724                             V128:$Rn, V128:$Rm)>;
2725 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2726                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2727                                                     (i32 32))))),
2728           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2729                             V128:$Rn, V128:$Rm)>;
2730
2731 // SUBHN
2732 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2733           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2734 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2735                                            (i32 16))))),
2736           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2737 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2738                                            (i32 32))))),
2739           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2740 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2741                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2742                                                     (i32 8))))),
2743           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2744                             V128:$Rn, V128:$Rm)>;
2745 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2746                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2747                                                     (i32 16))))),
2748           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2749                             V128:$Rn, V128:$Rm)>;
2750 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2751                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2752                                                     (i32 32))))),
2753           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2754                             V128:$Rn, V128:$Rm)>;
2755
2756 //----------------------------------------------------------------------------
2757 // AdvSIMD bitwise extract from vector instruction.
2758 //----------------------------------------------------------------------------
2759
2760 defm EXT : SIMDBitwiseExtract<"ext">;
2761
2762 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2763           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2764 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2765           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2766 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2767           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2768 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2769           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2770 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2771           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2772 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2773           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2774 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2775           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2776 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2777           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2778
2779 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2780 // 128-bit vector.
2781 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2782           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2783 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2784           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2785 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2786           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2787 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2788           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2789 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2790           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2791 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2792           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2793
2794
2795 //----------------------------------------------------------------------------
2796 // AdvSIMD zip vector
2797 //----------------------------------------------------------------------------
2798
2799 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2800 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2801 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2802 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2803 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2804 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2805
2806 //----------------------------------------------------------------------------
2807 // AdvSIMD TBL/TBX instructions
2808 //----------------------------------------------------------------------------
2809
2810 defm TBL : SIMDTableLookup<    0, "tbl">;
2811 defm TBX : SIMDTableLookupTied<1, "tbx">;
2812
2813 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2814           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2815 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2816           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2817
2818 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2819                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2820           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2821 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2822                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2823           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2824
2825
2826 //----------------------------------------------------------------------------
2827 // AdvSIMD scalar CPY instruction
2828 //----------------------------------------------------------------------------
2829
2830 defm CPY : SIMDScalarCPY<"cpy">;
2831
2832 //----------------------------------------------------------------------------
2833 // AdvSIMD scalar pairwise instructions
2834 //----------------------------------------------------------------------------
2835
2836 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2837 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2838 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2839 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2840 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2841 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2842 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2843           (ADDPv2i64p V128:$Rn)>;
2844 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2845           (ADDPv2i64p V128:$Rn)>;
2846 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2847           (FADDPv2i32p V64:$Rn)>;
2848 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2849           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2850 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2851           (FADDPv2i64p V128:$Rn)>;
2852 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2853           (FMAXNMPv2i64p V128:$Rn)>;
2854 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2855           (FMAXPv2i64p V128:$Rn)>;
2856 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2857           (FMINNMPv2i64p V128:$Rn)>;
2858 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
2859           (FMINPv2i64p V128:$Rn)>;
2860
2861 //----------------------------------------------------------------------------
2862 // AdvSIMD INS/DUP instructions
2863 //----------------------------------------------------------------------------
2864
2865 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
2866 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
2867 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
2868 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
2869 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
2870 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
2871 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
2872
2873 def DUPv2i64lane : SIMDDup64FromElement;
2874 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
2875 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
2876 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
2877 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
2878 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
2879 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
2880
2881 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
2882           (v2f32 (DUPv2i32lane
2883             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2884             (i64 0)))>;
2885 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
2886           (v4f32 (DUPv4i32lane
2887             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2888             (i64 0)))>;
2889 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
2890           (v2f64 (DUPv2i64lane
2891             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
2892             (i64 0)))>;
2893
2894 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2895           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
2896 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2897          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
2898 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
2899           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
2900
2901 defm SMOV : SMov;
2902 defm UMOV : UMov;
2903
2904 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2905           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
2906 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2907           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
2908 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2909           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2910 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2911           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
2912 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2913           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2914 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
2915           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
2916
2917 // Extracting i8 or i16 elements will have the zero-extend transformed to
2918 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
2919 // for ARM64. Match these patterns here since UMOV already zeroes out the high
2920 // bits of the destination register.
2921 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
2922                (i32 0xff)),
2923           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
2924 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
2925                (i32 0xffff)),
2926           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
2927
2928 defm INS : SIMDIns;
2929
2930 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
2931           (INSvi8gpr (v16i8 (IMPLICIT_DEF)), (i64 0), GPR32:$Rn)>;
2932 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
2933           (EXTRACT_SUBREG
2934             (INSvi8gpr (v16i8 (IMPLICIT_DEF)), (i64 0), GPR32:$Rn), dsub)>;
2935
2936 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
2937           (INSvi16gpr (v8i16 (IMPLICIT_DEF)), (i64 0), GPR32:$Rn)>;
2938 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
2939           (EXTRACT_SUBREG
2940             (INSvi16gpr (v8i16 (IMPLICIT_DEF)), (i64 0), GPR32:$Rn), dsub)>;
2941
2942 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
2943             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
2944                                   (i32 FPR32:$Rn), ssub))>;
2945 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
2946             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2947                                   (i32 FPR32:$Rn), ssub))>;
2948 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
2949             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
2950                                   (i64 FPR64:$Rn), dsub))>;
2951
2952 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
2953           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
2954 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
2955           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
2956 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
2957           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
2958
2959 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
2960             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
2961           (EXTRACT_SUBREG
2962             (INSvi32lane
2963               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
2964               VectorIndexS:$imm,
2965               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
2966               (i64 0)),
2967             dsub)>;
2968 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
2969             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
2970           (INSvi32lane
2971             V128:$Rn, VectorIndexS:$imm,
2972             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
2973             (i64 0))>;
2974 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
2975             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
2976           (INSvi64lane
2977             V128:$Rn, VectorIndexD:$imm,
2978             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
2979             (i64 0))>;
2980
2981 // Copy an element at a constant index in one vector into a constant indexed
2982 // element of another.
2983 // FIXME refactor to a shared class/dev parameterized on vector type, vector
2984 // index type and INS extension
2985 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
2986                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
2987                    VectorIndexB:$idx2)),
2988           (v16i8 (INSvi8lane
2989                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
2990           )>;
2991 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
2992                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
2993                    VectorIndexH:$idx2)),
2994           (v8i16 (INSvi16lane
2995                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
2996           )>;
2997 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
2998                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
2999                    VectorIndexS:$idx2)),
3000           (v4i32 (INSvi32lane
3001                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3002           )>;
3003 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3004                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3005                    VectorIndexD:$idx2)),
3006           (v2i64 (INSvi64lane
3007                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3008           )>;
3009
3010 // Floating point vector extractions are codegen'd as either a sequence of
3011 // subregister extractions, possibly fed by an INS if the lane number is
3012 // anything other than zero.
3013 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3014           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3015 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3016           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3017 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3018           (f64 (EXTRACT_SUBREG
3019             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3020                          V128:$Rn, VectorIndexD:$idx),
3021             dsub))>;
3022 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3023           (f32 (EXTRACT_SUBREG
3024             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3025                          V128:$Rn, VectorIndexS:$idx),
3026             ssub))>;
3027
3028 // All concat_vectors operations are canonicalised to act on i64 vectors for
3029 // ARM64. In the general case we need an instruction, which had just as well be
3030 // INS.
3031 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3032   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3033         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3034                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3035
3036 def : ConcatPat<v2i64, v1i64>;
3037 def : ConcatPat<v2f64, v1f64>;
3038 def : ConcatPat<v4i32, v2i32>;
3039 def : ConcatPat<v4f32, v2f32>;
3040 def : ConcatPat<v8i16, v4i16>;
3041 def : ConcatPat<v16i8, v8i8>;
3042
3043 // If the high lanes are undef, though, we can just ignore them:
3044 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3045   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3046         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3047
3048 def : ConcatUndefPat<v2i64, v1i64>;
3049 def : ConcatUndefPat<v2f64, v1f64>;
3050 def : ConcatUndefPat<v4i32, v2i32>;
3051 def : ConcatUndefPat<v4f32, v2f32>;
3052 def : ConcatUndefPat<v8i16, v4i16>;
3053 def : ConcatUndefPat<v16i8, v8i8>;
3054
3055 //----------------------------------------------------------------------------
3056 // AdvSIMD across lanes instructions
3057 //----------------------------------------------------------------------------
3058
3059 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3060 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3061 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3062 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3063 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3064 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3065 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3066 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3067 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
3068           (EXTRACT_SUBREG (FMAXNMPv2f32 V64:$Rn, V64:$Rn), ssub)>;
3069 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3070 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
3071           (EXTRACT_SUBREG (FMAXPv2f32 V64:$Rn, V64:$Rn), ssub)>;
3072 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3073 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
3074           (EXTRACT_SUBREG (FMINNMPv2f32 V64:$Rn, V64:$Rn), ssub)>;
3075 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3076 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
3077           (EXTRACT_SUBREG (FMINPv2f32 V64:$Rn, V64:$Rn), ssub)>;
3078
3079 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3080 // If there is a sign extension after this intrinsic, consume it as smov already
3081 // performed it
3082   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3083         (i32 (SMOVvi8to32
3084           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3085             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3086           (i64 0)))>;
3087   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3088         (i32 (SMOVvi8to32
3089           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3090             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3091           (i64 0)))>;
3092 // If there is a sign extension after this intrinsic, consume it as smov already
3093 // performed it
3094 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3095         (i32 (SMOVvi8to32
3096           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3097            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3098           (i64 0)))>;
3099 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3100         (i32 (SMOVvi8to32
3101           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3102            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3103           (i64 0)))>;
3104 // If there is a sign extension after this intrinsic, consume it as smov already
3105 // performed it
3106 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3107           (i32 (SMOVvi16to32
3108            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3109             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3110            (i64 0)))>;
3111 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3112           (i32 (SMOVvi16to32
3113            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3114             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3115            (i64 0)))>;
3116 // If there is a sign extension after this intrinsic, consume it as smov already
3117 // performed it
3118 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3119         (i32 (SMOVvi16to32
3120           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3121            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3122           (i64 0)))>;
3123 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3124         (i32 (SMOVvi16to32
3125           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3126            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3127           (i64 0)))>;
3128
3129 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3130         (i32 (EXTRACT_SUBREG
3131           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3132            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3133           ssub))>;
3134 }
3135
3136 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3137 // If there is a masking operation keeping only what has been actually
3138 // generated, consume it.
3139   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3140         (i32 (EXTRACT_SUBREG
3141           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3142             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3143           ssub))>;
3144   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3145         (i32 (EXTRACT_SUBREG
3146           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3147             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3148           ssub))>;
3149 // If there is a masking operation keeping only what has been actually
3150 // generated, consume it.
3151 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3152         (i32 (EXTRACT_SUBREG
3153           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3154             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3155           ssub))>;
3156 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3157         (i32 (EXTRACT_SUBREG
3158           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3159             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3160           ssub))>;
3161
3162 // If there is a masking operation keeping only what has been actually
3163 // generated, consume it.
3164 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3165           (i32 (EXTRACT_SUBREG
3166             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3167               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3168             ssub))>;
3169 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3170           (i32 (EXTRACT_SUBREG
3171             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3172               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3173             ssub))>;
3174 // If there is a masking operation keeping only what has been actually
3175 // generated, consume it.
3176 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3177         (i32 (EXTRACT_SUBREG
3178           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3179             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3180           ssub))>;
3181 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3182         (i32 (EXTRACT_SUBREG
3183           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3184             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3185           ssub))>;
3186
3187 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3188         (i32 (EXTRACT_SUBREG
3189           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3190             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3191           ssub))>;
3192
3193 }
3194
3195 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3196   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3197         (i32 (SMOVvi16to32
3198           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3199             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3200           (i64 0)))>;
3201 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3202         (i32 (SMOVvi16to32
3203           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3204            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3205           (i64 0)))>;
3206
3207 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3208           (i32 (EXTRACT_SUBREG
3209            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3210             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3211            ssub))>;
3212 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3213         (i32 (EXTRACT_SUBREG
3214           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3215            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3216           ssub))>;
3217
3218 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3219         (i64 (EXTRACT_SUBREG
3220           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3221            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3222           dsub))>;
3223 }
3224
3225 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3226                                                 Intrinsic intOp> {
3227   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3228         (i32 (EXTRACT_SUBREG
3229           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3230             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3231           ssub))>;
3232 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3233         (i32 (EXTRACT_SUBREG
3234           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3235             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3236           ssub))>;
3237
3238 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3239           (i32 (EXTRACT_SUBREG
3240             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3241               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3242             ssub))>;
3243 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3244         (i32 (EXTRACT_SUBREG
3245           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3246             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3247           ssub))>;
3248
3249 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3250         (i64 (EXTRACT_SUBREG
3251           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3252             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3253           dsub))>;
3254 }
3255
3256 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3257 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3258 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3259           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3260
3261 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3262 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3263 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3264           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3265
3266 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3267 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3268            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3269
3270 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3271 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3272            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3273
3274 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3275 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3276            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3277
3278 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3279 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3280            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3281
3282 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3283 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3284
3285 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3286 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3287           (i64 (EXTRACT_SUBREG
3288             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3289               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3290             dsub))>;
3291 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3292 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3293           (i64 (EXTRACT_SUBREG
3294             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3295               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3296             dsub))>;
3297
3298 //------------------------------------------------------------------------------
3299 // AdvSIMD modified immediate instructions
3300 //------------------------------------------------------------------------------
3301
3302 // AdvSIMD BIC
3303 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3304 // AdvSIMD ORR
3305 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3306
3307
3308 // AdvSIMD FMOV
3309 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3310                                               "fmov", ".2d",
3311                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3312 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3313                                               "fmov", ".2s",
3314                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3315 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3316                                               "fmov", ".4s",
3317                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3318
3319 // AdvSIMD MOVI
3320
3321 // EDIT byte mask: scalar
3322 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3323 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3324                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3325 // The movi_edit node has the immediate value already encoded, so we use
3326 // a plain imm0_255 here.
3327 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3328           (MOVID imm0_255:$shift)>;
3329
3330 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3331 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3332 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3333 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3334
3335 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3336 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3337 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3338 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3339
3340 // EDIT byte mask: 2d
3341
3342 // The movi_edit node has the immediate value already encoded, so we use
3343 // a plain imm0_255 in the pattern
3344 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3345 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3346                                                 simdimmtype10,
3347                                                 "movi", ".2d",
3348                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3349
3350
3351 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3352 // Complexity is added to break a tie with a plain MOVI.
3353 let AddedComplexity = 1 in {
3354 def : Pat<(f32   fpimm0),
3355           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3356       Requires<[HasZCZ]>;
3357 def : Pat<(f64   fpimm0),
3358           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3359       Requires<[HasZCZ]>;
3360 }
3361
3362 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3363 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3364 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3365 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3366
3367 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3368 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3369 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3370 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3371
3372 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3373 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3374 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3375           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3376 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3377           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3378 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3379           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3380 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3381           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3382
3383 // EDIT per word: 2s & 4s with MSL shifter
3384 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3385                       [(set (v2i32 V64:$Rd),
3386                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3387 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3388                       [(set (v4i32 V128:$Rd),
3389                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3390
3391 // Per byte: 8b & 16b
3392 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3393                                                  "movi", ".8b",
3394                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3395 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3396                                                  "movi", ".16b",
3397                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3398
3399 // AdvSIMD MVNI
3400
3401 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3402 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3403 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3404           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3405 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3406           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3407 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3408           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3409 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3410           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3411
3412 // EDIT per word: 2s & 4s with MSL shifter
3413 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3414                       [(set (v2i32 V64:$Rd),
3415                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3416 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3417                       [(set (v4i32 V128:$Rd),
3418                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3419
3420 //----------------------------------------------------------------------------
3421 // AdvSIMD indexed element
3422 //----------------------------------------------------------------------------
3423
3424 let neverHasSideEffects = 1 in {
3425   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3426   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3427 }
3428
3429 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3430 // instruction expects the addend first, while the intrinsic expects it last.
3431
3432 // On the other hand, there are quite a few valid combinatorial options due to
3433 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3434 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3435            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3436 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3437            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3438
3439 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3440            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3441 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3442            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3443 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3444            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3445 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3446            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3447
3448 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3449   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3450   // and DUP scalar.
3451   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3452                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3453                                            VectorIndexS:$idx))),
3454             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3455   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3456                            (v2f32 (ARM64duplane32
3457                                       (v4f32 (insert_subvector undef,
3458                                                  (v2f32 (fneg V64:$Rm)),
3459                                                  (i32 0))),
3460                                       VectorIndexS:$idx)))),
3461             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3462                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3463                                VectorIndexS:$idx)>;
3464   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3465                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3466             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3467                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3468
3469   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3470   // and DUP scalar.
3471   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3472                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3473                                            VectorIndexS:$idx))),
3474             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3475                                VectorIndexS:$idx)>;
3476   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3477                            (v4f32 (ARM64duplane32
3478                                       (v4f32 (insert_subvector undef,
3479                                                  (v2f32 (fneg V64:$Rm)),
3480                                                  (i32 0))),
3481                                       VectorIndexS:$idx)))),
3482             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3483                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3484                                VectorIndexS:$idx)>;
3485   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3486                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3487             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3488                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3489
3490   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3491   // (DUPLANE from 64-bit would be trivial).
3492   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3493                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3494                                            VectorIndexD:$idx))),
3495             (FMLSv2i64_indexed
3496                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3497   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3498                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3499             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3500                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3501
3502   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3503   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3504                          (vector_extract (v4f32 (fneg V128:$Rm)),
3505                                          VectorIndexS:$idx))),
3506             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3507                 V128:$Rm, VectorIndexS:$idx)>;
3508   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3509                          (vector_extract (v2f32 (fneg V64:$Rm)),
3510                                          VectorIndexS:$idx))),
3511             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3512                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3513
3514   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3515   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3516                          (vector_extract (v2f64 (fneg V128:$Rm)),
3517                                          VectorIndexS:$idx))),
3518             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3519                 V128:$Rm, VectorIndexS:$idx)>;
3520 }
3521
3522 defm : FMLSIndexedAfterNegPatterns<
3523            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3524 defm : FMLSIndexedAfterNegPatterns<
3525            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3526
3527 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3528 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3529
3530 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3531           (FMULv2i32_indexed V64:$Rn,
3532             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3533             (i64 0))>;
3534 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3535           (FMULv4i32_indexed V128:$Rn,
3536             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3537             (i64 0))>;
3538 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3539           (FMULv2i64_indexed V128:$Rn,
3540             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3541             (i64 0))>;
3542
3543 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3544 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3545 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3546               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3547 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3548               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3549 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3550 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3551     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3552 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3553     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3554 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3555                 int_arm64_neon_smull>;
3556 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3557                                            int_arm64_neon_sqadd>;
3558 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3559                                            int_arm64_neon_sqsub>;
3560 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3561 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3562     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3563 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3564     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3565 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3566                 int_arm64_neon_umull>;
3567
3568 // A scalar sqdmull with the second operand being a vector lane can be
3569 // handled directly with the indexed instruction encoding.
3570 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3571                                           (vector_extract (v4i32 V128:$Vm),
3572                                                            VectorIndexS:$idx)),
3573           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3574
3575 //----------------------------------------------------------------------------
3576 // AdvSIMD scalar shift instructions
3577 //----------------------------------------------------------------------------
3578 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3579 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3580 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3581 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3582 // Codegen patterns for the above. We don't put these directly on the
3583 // instructions because TableGen's type inference can't handle the truth.
3584 // Having the same base pattern for fp <--> int totally freaks it out.
3585 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3586           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3587 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3588           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3589 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3590           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3591 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3592           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3593 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3594                                             vecshiftR64:$imm)),
3595           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3596 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3597                                             vecshiftR64:$imm)),
3598           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3599 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3600           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3601 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3602           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3603 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3604           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3605 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3606           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3607 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3608                                             vecshiftR64:$imm)),
3609           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3610 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3611                                             vecshiftR64:$imm)),
3612           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3613
3614 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3615 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3616 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3617                                      int_arm64_neon_sqrshrn>;
3618 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3619                                      int_arm64_neon_sqrshrun>;
3620 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3621 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3622 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3623                                      int_arm64_neon_sqshrn>;
3624 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3625                                      int_arm64_neon_sqshrun>;
3626 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3627 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3628 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3629     TriOpFrag<(add node:$LHS,
3630                    (ARM64srshri node:$MHS, node:$RHS))>>;
3631 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3632 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3633     TriOpFrag<(add node:$LHS,
3634                    (ARM64vashr node:$MHS, node:$RHS))>>;
3635 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3636                                      int_arm64_neon_uqrshrn>;
3637 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3638 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3639                                      int_arm64_neon_uqshrn>;
3640 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3641 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3642     TriOpFrag<(add node:$LHS,
3643                    (ARM64urshri node:$MHS, node:$RHS))>>;
3644 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3645 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3646     TriOpFrag<(add node:$LHS,
3647                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3648
3649 //----------------------------------------------------------------------------
3650 // AdvSIMD vector shift instructions
3651 //----------------------------------------------------------------------------
3652 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3653 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3654 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3655                                    int_arm64_neon_vcvtfxs2fp>;
3656 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3657                                          int_arm64_neon_rshrn>;
3658 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3659 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3660                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3661 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3662 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3663                                       (i32 vecshiftL64:$imm))),
3664           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3665 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3666                                          int_arm64_neon_sqrshrn>;
3667 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3668                                          int_arm64_neon_sqrshrun>;
3669 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3670 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3671 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3672                                          int_arm64_neon_sqshrn>;
3673 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3674                                          int_arm64_neon_sqshrun>;
3675 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3676 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3677                                       (i32 vecshiftR64:$imm))),
3678           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3679 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3680 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3681                  TriOpFrag<(add node:$LHS,
3682                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3683 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3684                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3685
3686 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3687 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3688                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3689 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3690                         int_arm64_neon_vcvtfxu2fp>;
3691 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3692                                          int_arm64_neon_uqrshrn>;
3693 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3694 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3695                                          int_arm64_neon_uqshrn>;
3696 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3697 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3698                 TriOpFrag<(add node:$LHS,
3699                                (ARM64urshri node:$MHS, node:$RHS))> >;
3700 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3701                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3702 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3703 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3704                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3705
3706 // SHRN patterns for when a logical right shift was used instead of arithmetic
3707 // (the immediate guarantees no sign bits actually end up in the result so it
3708 // doesn't matter).
3709 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3710           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3711 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3712           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3713 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3714           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3715
3716 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3717                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3718                                                     vecshiftR16Narrow:$imm)))),
3719           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3720                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3721 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3722                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3723                                                     vecshiftR32Narrow:$imm)))),
3724           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3725                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3726 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3727                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3728                                                     vecshiftR64Narrow:$imm)))),
3729           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3730                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3731
3732 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3733 // Anyexts are implemented as zexts.
3734 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3735 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3736 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3737 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3738 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3739 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3740 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3741 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3742 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3743 // Also match an extend from the upper half of a 128 bit source register.
3744 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3745           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3746 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3747           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3748 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3749           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3750 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3751           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3752 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3753           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3754 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3755           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3756 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3757           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3758 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3759           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3760 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3761           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3762
3763 // Vector shift sxtl aliases
3764 def : InstAlias<"sxtl.8h $dst, $src1",
3765                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3766 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3767                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3768 def : InstAlias<"sxtl.4s $dst, $src1",
3769                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3770 def : InstAlias<"sxtl $dst.4s, $src1.4h",
3771                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3772 def : InstAlias<"sxtl.2d $dst, $src1",
3773                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3774 def : InstAlias<"sxtl $dst.2d, $src1.2s",
3775                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3776
3777 // Vector shift sxtl2 aliases
3778 def : InstAlias<"sxtl2.8h $dst, $src1",
3779                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3780 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
3781                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3782 def : InstAlias<"sxtl2.4s $dst, $src1",
3783                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3784 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
3785                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3786 def : InstAlias<"sxtl2.2d $dst, $src1",
3787                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3788 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
3789                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3790
3791 // Vector shift uxtl aliases
3792 def : InstAlias<"uxtl.8h $dst, $src1",
3793                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3794 def : InstAlias<"uxtl $dst.8h, $src1.8b",
3795                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3796 def : InstAlias<"uxtl.4s $dst, $src1",
3797                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3798 def : InstAlias<"uxtl $dst.4s, $src1.4h",
3799                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3800 def : InstAlias<"uxtl.2d $dst, $src1",
3801                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3802 def : InstAlias<"uxtl $dst.2d, $src1.2s",
3803                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3804
3805 // Vector shift uxtl2 aliases
3806 def : InstAlias<"uxtl2.8h $dst, $src1",
3807                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3808 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
3809                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3810 def : InstAlias<"uxtl2.4s $dst, $src1",
3811                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3812 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
3813                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3814 def : InstAlias<"uxtl2.2d $dst, $src1",
3815                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3816 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
3817                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3818
3819 // If an integer is about to be converted to a floating point value,
3820 // just load it on the floating point unit.
3821 // These patterns are more complex because floating point loads do not
3822 // support sign extension.
3823 // The sign extension has to be explicitly added and is only supported for
3824 // one step: byte-to-half, half-to-word, word-to-doubleword.
3825 // SCVTF GPR -> FPR is 9 cycles.
3826 // SCVTF FPR -> FPR is 4 cyclces.
3827 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
3828 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
3829 // and still being faster.
3830 // However, this is not good for code size.
3831 // 8-bits -> float. 2 sizes step-up.
3832 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
3833            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3834                               (SSHLLv4i16_shift
3835                                 (f64
3836                                   (EXTRACT_SUBREG
3837                                     (SSHLLv8i8_shift
3838                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3839                                                   (LDRBro ro_indexed8:$addr),
3840                                                   bsub),
3841                                      0),
3842                                    dsub)),
3843                                0),
3844                            ssub)))>, Requires<[NotForCodeSize]>;
3845 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
3846            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3847                               (SSHLLv4i16_shift
3848                                 (f64
3849                                   (EXTRACT_SUBREG
3850                                     (SSHLLv8i8_shift
3851                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3852                                                   (LDRBui am_indexed8:$addr),
3853                                                   bsub),
3854                                      0),
3855                                    dsub)),
3856                                0),
3857                            ssub)))>, Requires<[NotForCodeSize]>;
3858 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
3859            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3860                               (SSHLLv4i16_shift
3861                                 (f64
3862                                   (EXTRACT_SUBREG
3863                                     (SSHLLv8i8_shift
3864                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3865                                                   (LDURBi am_unscaled8:$addr),
3866                                                   bsub),
3867                                      0),
3868                                    dsub)),
3869                                0),
3870                            ssub)))>, Requires<[NotForCodeSize]>;
3871 // 16-bits -> float. 1 size step-up.
3872 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3873            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3874                               (SSHLLv4i16_shift
3875                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3876                                                (LDRHro ro_indexed16:$addr),
3877                                                hsub),
3878                                0),
3879                            ssub)))>, Requires<[NotForCodeSize]>;
3880 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3881            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3882                               (SSHLLv4i16_shift
3883                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3884                                                (LDRHui am_indexed16:$addr),
3885                                                hsub),
3886                                0),
3887                            ssub)))>, Requires<[NotForCodeSize]>;
3888 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3889            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3890                               (SSHLLv4i16_shift
3891                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3892                                                (LDURHi am_unscaled16:$addr),
3893                                                hsub),
3894                                0),
3895                            ssub)))>, Requires<[NotForCodeSize]>;
3896 // 32-bits to 32-bits are handled in target specific dag combine:
3897 // performIntToFpCombine.
3898 // 64-bits integer to 32-bits floating point, not possible with
3899 // SCVTF on floating point registers (both source and destination
3900 // must have the same size).
3901
3902 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3903 // 8-bits -> double. 3 size step-up: give up.
3904 // 16-bits -> double. 2 size step.
3905 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3906            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3907                               (SSHLLv2i32_shift
3908                                  (f64
3909                                   (EXTRACT_SUBREG
3910                                     (SSHLLv4i16_shift
3911                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3912                                                   (LDRHro ro_indexed16:$addr),
3913                                                   hsub),
3914                                      0),
3915                                    dsub)),
3916                                0),
3917                              dsub)))>, Requires<[NotForCodeSize]>;
3918 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3919            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
3920                                (SSHLLv2i32_shift
3921                                  (f64
3922                                    (EXTRACT_SUBREG
3923                                      (SSHLLv4i16_shift
3924                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3925                                                   (LDRHui am_indexed16:$addr),
3926                                                   hsub),
3927                                       0),
3928                                     dsub)),
3929                                  0),
3930                               dsub)))>, Requires<[NotForCodeSize]>;
3931 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3932            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3933                               (SSHLLv2i32_shift
3934                                 (f64
3935                                   (EXTRACT_SUBREG
3936                                     (SSHLLv4i16_shift
3937                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3938                                                   (LDURHi am_unscaled16:$addr),
3939                                                   hsub),
3940                                       0),
3941                                    dsub)),
3942                                0),
3943                              dsub)))>, Requires<[NotForCodeSize]>;
3944 // 32-bits -> double. 1 size step-up.
3945 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
3946            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3947                               (SSHLLv2i32_shift
3948                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3949                                                (LDRSro ro_indexed32:$addr),
3950                                                ssub),
3951                                0),
3952                              dsub)))>, Requires<[NotForCodeSize]>;
3953 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
3954            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3955                               (SSHLLv2i32_shift
3956                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3957                                                (LDRSui am_indexed32:$addr),
3958                                                ssub),
3959                                0),
3960                              dsub)))>, Requires<[NotForCodeSize]>;
3961 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
3962            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3963                               (SSHLLv2i32_shift
3964                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3965                                                (LDURSi am_unscaled32:$addr),
3966                                                ssub),
3967                                0),
3968                              dsub)))>, Requires<[NotForCodeSize]>;
3969 // 64-bits -> double are handled in target specific dag combine:
3970 // performIntToFpCombine.
3971
3972
3973 //----------------------------------------------------------------------------
3974 // AdvSIMD Load-Store Structure
3975 //----------------------------------------------------------------------------
3976 defm LD1 : SIMDLd1Multiple<"ld1">;
3977 defm LD2 : SIMDLd2Multiple<"ld2">;
3978 defm LD3 : SIMDLd3Multiple<"ld3">;
3979 defm LD4 : SIMDLd4Multiple<"ld4">;
3980
3981 defm ST1 : SIMDSt1Multiple<"st1">;
3982 defm ST2 : SIMDSt2Multiple<"st2">;
3983 defm ST3 : SIMDSt3Multiple<"st3">;
3984 defm ST4 : SIMDSt4Multiple<"st4">;
3985
3986 class Ld1Pat<ValueType ty, Instruction INST>
3987   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
3988
3989 def : Ld1Pat<v16i8, LD1Onev16b>;
3990 def : Ld1Pat<v8i16, LD1Onev8h>;
3991 def : Ld1Pat<v4i32, LD1Onev4s>;
3992 def : Ld1Pat<v2i64, LD1Onev2d>;
3993 def : Ld1Pat<v8i8,  LD1Onev8b>;
3994 def : Ld1Pat<v4i16, LD1Onev4h>;
3995 def : Ld1Pat<v2i32, LD1Onev2s>;
3996 def : Ld1Pat<v1i64, LD1Onev1d>;
3997
3998 class St1Pat<ValueType ty, Instruction INST>
3999   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4000         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4001
4002 def : St1Pat<v16i8, ST1Onev16b>;
4003 def : St1Pat<v8i16, ST1Onev8h>;
4004 def : St1Pat<v4i32, ST1Onev4s>;
4005 def : St1Pat<v2i64, ST1Onev2d>;
4006 def : St1Pat<v8i8,  ST1Onev8b>;
4007 def : St1Pat<v4i16, ST1Onev4h>;
4008 def : St1Pat<v2i32, ST1Onev2s>;
4009 def : St1Pat<v1i64, ST1Onev1d>;
4010
4011 //---
4012 // Single-element
4013 //---
4014
4015 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4016 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4017 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4018 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4019 let mayLoad = 1, neverHasSideEffects = 1 in {
4020 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4021 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4022 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4023 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4024 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4025 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4026 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4027 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4028 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4029 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4030 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4031 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4032 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4033 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4034 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4035 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4036 }
4037
4038 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4039           (LD1Rv8b am_simdnoindex:$vaddr)>;
4040 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4041           (LD1Rv16b am_simdnoindex:$vaddr)>;
4042 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4043           (LD1Rv4h am_simdnoindex:$vaddr)>;
4044 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4045           (LD1Rv8h am_simdnoindex:$vaddr)>;
4046 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4047           (LD1Rv2s am_simdnoindex:$vaddr)>;
4048 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4049           (LD1Rv4s am_simdnoindex:$vaddr)>;
4050 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4051           (LD1Rv2d am_simdnoindex:$vaddr)>;
4052 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4053           (LD1Rv1d am_simdnoindex:$vaddr)>;
4054 // Grab the floating point version too
4055 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4056           (LD1Rv2s am_simdnoindex:$vaddr)>;
4057 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4058           (LD1Rv4s am_simdnoindex:$vaddr)>;
4059 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4060           (LD1Rv2d am_simdnoindex:$vaddr)>;
4061 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4062           (LD1Rv1d am_simdnoindex:$vaddr)>;
4063
4064 def : Pat<(vector_insert (v16i8 VecListOne128:$Rd),
4065             (i32 (extloadi8 am_simdnoindex:$vaddr)), VectorIndexB:$idx),
4066           (LD1i8 VecListOne128:$Rd, VectorIndexB:$idx, am_simdnoindex:$vaddr)>;
4067 def : Pat<(vector_insert (v8i16 VecListOne128:$Rd),
4068             (i32 (extloadi16 am_simdnoindex:$vaddr)), VectorIndexH:$idx),
4069           (LD1i16 VecListOne128:$Rd, VectorIndexH:$idx, am_simdnoindex:$vaddr)>;
4070 def : Pat<(vector_insert (v4i32 VecListOne128:$Rd),
4071             (i32 (load am_simdnoindex:$vaddr)), VectorIndexS:$idx),
4072           (LD1i32 VecListOne128:$Rd, VectorIndexS:$idx, am_simdnoindex:$vaddr)>;
4073 def : Pat<(vector_insert (v2i64 VecListOne128:$Rd),
4074             (i64 (load am_simdnoindex:$vaddr)), VectorIndexD:$idx),
4075           (LD1i64 VecListOne128:$Rd, VectorIndexD:$idx, am_simdnoindex:$vaddr)>;
4076
4077
4078 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4079 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4080 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4081 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4082
4083 // Stores
4084 let AddedComplexity = 8 in {
4085 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb,
4086   [(truncstorei8
4087       (i32 (vector_extract (v16i8 VecListOneb:$Vt), VectorIndexB:$idx)),
4088       am_simdnoindex:$vaddr)], GPR64pi1>;
4089 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh,
4090   [(truncstorei16
4091       (i32 (vector_extract (v8i16 VecListOneh:$Vt), VectorIndexH:$idx)),
4092       am_simdnoindex:$vaddr)], GPR64pi2>;
4093 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes,
4094   [(store
4095       (i32 (vector_extract (v4i32 VecListOnes:$Vt), VectorIndexS:$idx)),
4096       am_simdnoindex:$vaddr)], GPR64pi4>;
4097 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned,
4098   [(store
4099       (i64 (vector_extract (v2i64 VecListOned:$Vt), VectorIndexD:$idx)),
4100       am_simdnoindex:$vaddr)], GPR64pi8>;
4101 }
4102
4103 let mayStore = 1, neverHasSideEffects = 1 in {
4104 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   [], GPR64pi2>;
4105 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   [], GPR64pi4>;
4106 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   [], GPR64pi8>;
4107 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   [], GPR64pi16>;
4108 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, [], GPR64pi3>;
4109 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, [], GPR64pi6>;
4110 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, [], GPR64pi12>;
4111 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, [], GPR64pi24>;
4112 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  [], GPR64pi4>;
4113 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  [], GPR64pi8>;
4114 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  [], GPR64pi16>;
4115 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  [], GPR64pi32>;
4116 }
4117
4118 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4119 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4120 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4121 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4122
4123 //----------------------------------------------------------------------------
4124 // Crypto extensions
4125 //----------------------------------------------------------------------------
4126
4127 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4128 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4129 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4130 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4131
4132 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4133 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4134 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4135 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4136 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4137 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4138 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4139
4140 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4141 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4142 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4143
4144 //----------------------------------------------------------------------------
4145 // Compiler-pseudos
4146 //----------------------------------------------------------------------------
4147 // FIXME: Like for X86, these should go in their own separate .td file.
4148
4149 // Any instruction that defines a 32-bit result leaves the high half of the
4150 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4151 // be copying from a truncate. But any other 32-bit operation will zero-extend
4152 // up to 64 bits.
4153 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4154 def def32 : PatLeaf<(i32 GPR32:$src), [{
4155   return N->getOpcode() != ISD::TRUNCATE &&
4156          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4157          N->getOpcode() != ISD::CopyFromReg;
4158 }]>;
4159
4160 // In the case of a 32-bit def that is known to implicitly zero-extend,
4161 // we can use a SUBREG_TO_REG.
4162 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4163
4164 // For an anyext, we don't care what the high bits are, so we can perform an
4165 // INSERT_SUBREF into an IMPLICIT_DEF.
4166 def : Pat<(i64 (anyext GPR32:$src)),
4167           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4168
4169 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4170 // instruction (UBFM) on the enclosing super-reg.
4171 def : Pat<(i64 (zext GPR32:$src)),
4172  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4173
4174 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4175 // containing super-reg.
4176 def : Pat<(i64 (sext GPR32:$src)),
4177    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4178 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4179 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4180 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4181 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4182 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4183 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4184 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4185
4186 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i32 imm0_31:$imm)),
4187           (SBFMWri GPR32:$Rn, (i32 (i32shift_a       imm0_31:$imm)),
4188                               (i32 (i32shift_sext_i8 imm0_31:$imm)))>;
4189 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4190           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4191                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4192
4193 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i32 imm0_31:$imm)),
4194           (SBFMWri GPR32:$Rn, (i32 (i32shift_a        imm0_31:$imm)),
4195                               (i32 (i32shift_sext_i16 imm0_31:$imm)))>;
4196 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4197           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4198                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4199
4200 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4201           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4202                    (i64 (i64shift_a        imm0_63:$imm)),
4203                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4204
4205 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4206 // AddedComplexity for the following patterns since we want to match sext + sra
4207 // patterns before we attempt to match a single sra node.
4208 let AddedComplexity = 20 in {
4209 // We support all sext + sra combinations which preserve at least one bit of the
4210 // original value which is to be sign extended. E.g. we support shifts up to
4211 // bitwidth-1 bits.
4212 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i32 imm0_7:$imm)),
4213           (SBFMWri GPR32:$Rn, (i32 imm0_7:$imm), 7)>;
4214 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7x:$imm)),
4215           (SBFMXri GPR64:$Rn, (i64 imm0_7x:$imm), 7)>;
4216
4217 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i32 imm0_15:$imm)),
4218           (SBFMWri GPR32:$Rn, (i32 imm0_15:$imm), 15)>;
4219 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15x:$imm)),
4220           (SBFMXri GPR64:$Rn, (i64 imm0_15x:$imm), 15)>;
4221
4222 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31x:$imm)),
4223           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4224                    (i64 imm0_31x:$imm), 31)>;
4225 } // AddedComplexity = 20
4226
4227 // To truncate, we can simply extract from a subregister.
4228 def : Pat<(i32 (trunc GPR64sp:$src)),
4229           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4230
4231 // __builtin_trap() uses the BRK instruction on ARM64.
4232 def : Pat<(trap), (BRK 1)>;
4233
4234 // Conversions within AdvSIMD types in the same register size are free.
4235
4236 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4237 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4238 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4239 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4240 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4241 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4242
4243 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4244 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4245 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4246 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4247 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4248 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4249
4250 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4251 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4252 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4253 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4254 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4255 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4256
4257 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4258 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4259 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4260 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4261 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4262 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4263
4264 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4265 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4266 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4267 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4268 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4269 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4270
4271 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4272 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4273 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4274 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4275 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4276 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4277
4278 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4279 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4280 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4281 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4282 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4283 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4284
4285
4286 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4287 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4288 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4289 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4290 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4291
4292 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4293 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4294 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4295 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4296 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4297 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4298
4299 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4300 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4301 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4302 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4303 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4304 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4305
4306 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4307 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4308 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4309 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4310 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4311 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4312
4313 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4314 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4315 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4316 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4317 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4318 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4319
4320 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4321 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4322 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4323 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4324 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4325 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4326
4327 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4328 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4329 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4330 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4331 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4332 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4333
4334 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4335           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4336 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4337           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4338 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4339           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4340 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4341           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4342
4343 // A 64-bit subvector insert to the first 128-bit vector position
4344 // is a subregister copy that needs no instruction.
4345 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4346           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4347 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4348           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4349 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4350           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4351 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4352           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4353 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4354           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4355 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4356           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4357
4358 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4359 // or v2f32.
4360 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4361                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4362            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4363 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4364                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4365            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4366     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4367     // so we match on v4f32 here, not v2f32. This will also catch adding
4368     // the low two lanes of a true v4f32 vector.
4369 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4370                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4371           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4372
4373 // Scalar 64-bit shifts in FPR64 registers.
4374 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4375           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4376 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4377           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4378 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4379           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4380 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4381           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4382
4383 // Tail call return handling. These are all compiler pseudo-instructions,
4384 // so no encoding information or anything like that.
4385 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4386   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4387   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4388 }
4389
4390 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4391 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4392 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4393
4394 include "ARM64InstrAtomics.td"