lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27
  28 //===----------------------------------------------------------------------===//
  29 // ARM64-specific DAG Nodes.
  30 //
  31
  32 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  33 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  34                                               [SDTCisSameAs<0, 2>,
  35                                                SDTCisSameAs<0, 3>,
  36                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  39 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  40                                             [SDTCisSameAs<0, 1>,
  41                                              SDTCisSameAs<0, 2>,
  42                                              SDTCisInt<0>,
  43                                              SDTCisVT<3, i32>]>;
  44
  45 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  46 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  47                                             [SDTCisSameAs<0, 2>,
  48                                              SDTCisSameAs<0, 3>,
  49                                              SDTCisInt<0>,
  50                                              SDTCisVT<1, i32>,
  51                                              SDTCisVT<4, i32>]>;
  52
  53 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  54                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  55                                       SDTCisVT<2, i32>]>;
  56 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  57 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  58                                         SDTCisVT<2, OtherVT>]>;
  59
  60
  61 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  62                                    [SDTCisSameAs<0, 1>,
  63                                     SDTCisSameAs<0, 2>,
  64                                     SDTCisInt<3>,
  65                                     SDTCisVT<4, i32>]>;
  66 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  67                                    [SDTCisFP<0>,
  68                                     SDTCisSameAs<0, 1>]>;
  69 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  70 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  71 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  72                                           SDTCisSameAs<0, 1>,
  73                                           SDTCisSameAs<0, 2>]>;
  74 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  75 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  76 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  77                                            SDTCisInt<2>, SDTCisInt<3>]>;
  78 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  79 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  80                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  81 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  82
  83 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  84 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  85 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  86 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  87                                            SDTCisSameAs<0,2>]>;
  88 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  89                                            SDTCisSameAs<0,2>,
  90                                            SDTCisSameAs<0,3>]>;
  91 def SDT_ARM64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  92 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  93
  94 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  95
  96 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  97                                                  SDTCisPtrTy<1>]>;
  98 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  99                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 100                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 101                                          SDTCisSameAs<1, 4>]>;
 102
 103
 104 // Node definitions.
 105 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
 106 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
 107 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
 108 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
 109                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 110                                 [SDNPHasChain, SDNPOutGlue]>;
 111 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 112                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 113                                                SDTCisVT<1, i32> ]>,
 114                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 115 def ARM64call          : SDNode<"ARM64ISD::CALL",
 116                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 117                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 118                                  SDNPVariadic]>;
 119 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 120                                 [SDNPHasChain]>;
 121 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 122                                 [SDNPHasChain]>;
 123 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 124                                 [SDNPHasChain]>;
 125 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 126                                 [SDNPHasChain]>;
 127 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 128                                 [SDNPHasChain]>;
 129
 130
 131 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 132 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 133 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 134 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 135 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 136                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 137 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 138 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 139 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 140                             [SDNPCommutative]>;
 141 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 142 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 143                             [SDNPCommutative]>;
 144 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 145 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 146
 147 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 148
 149 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 150
 151 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 152 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 153
 154 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 155 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 156 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 157 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 158 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 159
 160 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 161 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 162 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 163 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 164 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 165 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 166
 167 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 168 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 169 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 170 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 171 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 172 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 173 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 174
 175 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 176 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 177 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 178 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 179
 180 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 181 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 182 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 183 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 184 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 185 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 186 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 187 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 188
 189 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 190 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 191 def ARM64bsl: SDNode<"ARM64ISD::BSL", SDT_ARM64trivec>;
 192
 193 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 194 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 195 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 196 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 197 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 198
 199 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 200 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 201 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 202
 203 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 204 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 205 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 206 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 207 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 208 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 209                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 210
 211 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 212 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 213 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 214 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 215 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 216
 217 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 218 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 219
 220 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 221
 222 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 223                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 224
 225 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 226                                [SDNPHasChain, SDNPSideEffect]>;
 227
 228 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 229 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 230
 231 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 232                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 233                                 SDNPVariadic]>;
 234
 235 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 236
 237
 238 //===----------------------------------------------------------------------===//
 239
 240 //===----------------------------------------------------------------------===//
 241
 242 // ARM64 Instruction Predicate Definitions.
 243 //
 244 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 245 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 246 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 247 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 248 def ForCodeSize   : Predicate<"ForCodeSize">;
 249 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 250
 251 include "ARM64InstrFormats.td"
 252
 253 //===----------------------------------------------------------------------===//
 254
 255 //===----------------------------------------------------------------------===//
 256 // Miscellaneous instructions.
 257 //===----------------------------------------------------------------------===//
 258
 259 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 260 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 261                               [(ARM64callseq_start timm:$amt)]>;
 262 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 263                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 264 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 265
 266 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 267 // FIXME: The following pseudo instructions are only needed because remat
 268 // cannot handle multiple instructions.  When that changes, they can be
 269 // removed, along with the ARM64Wrapper node.
 270
 271 let AddedComplexity = 10 in
 272 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 273                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 274               Sched<[WriteLDAdr]>;
 275
 276 // The MOVaddr instruction should match only when the add is not folded
 277 // into a load or store address.
 278 def MOVaddr
 279     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 280              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 281                                             tglobaladdr:$low))]>,
 282       Sched<[WriteAdrAdr]>;
 283 def MOVaddrJT
 284     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 285              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 286                                              tjumptable:$low))]>,
 287       Sched<[WriteAdrAdr]>;
 288 def MOVaddrCP
 289     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 290              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 291                                              tconstpool:$low))]>,
 292       Sched<[WriteAdrAdr]>;
 293 def MOVaddrBA
 294     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 295              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 296                                              tblockaddress:$low))]>,
 297       Sched<[WriteAdrAdr]>;
 298 def MOVaddrTLS
 299     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 300              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 301                                             tglobaltlsaddr:$low))]>,
 302       Sched<[WriteAdrAdr]>;
 303 def MOVaddrEXT
 304     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 305              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 306                                             texternalsym:$low))]>,
 307       Sched<[WriteAdrAdr]>;
 308
 309 } // isReMaterializable, isCodeGenOnly
 310
 311 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 312           (LOADgot tglobaltlsaddr:$addr)>;
 313
 314 def : Pat<(ARM64LOADgot texternalsym:$addr),
 315           (LOADgot texternalsym:$addr)>;
 316
 317 def : Pat<(ARM64LOADgot tconstpool:$addr),
 318           (LOADgot tconstpool:$addr)>;
 319
 320 //===----------------------------------------------------------------------===//
 321 // System instructions.
 322 //===----------------------------------------------------------------------===//
 323
 324 def HINT  : HintI<"hint">;
 325 def : InstAlias<"nop",  (HINT 0b000)>;
 326 def : InstAlias<"yield",(HINT 0b001)>;
 327 def : InstAlias<"wfe",  (HINT 0b010)>;
 328 def : InstAlias<"wfi",  (HINT 0b011)>;
 329 def : InstAlias<"sev",  (HINT 0b100)>;
 330 def : InstAlias<"sevl", (HINT 0b101)>;
 331
 332   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 333 let mayLoad = 1, mayStore = 1 in
 334 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 335
 336 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 337 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 338 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 339 def : InstAlias<"clrex", (CLREX 0xf)>;
 340 def : InstAlias<"isb", (ISB 0xf)>;
 341
 342 def MRS    : MRSI;
 343 def MSR    : MSRI;
 344 def MSRpstate: MSRpstateI;
 345
 346 // The thread pointer (on Linux, at least, where this has been implemented) is
 347 // TPIDR_EL0.
 348 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 349
 350 // Generic system instructions
 351 def SYSxt  : SystemXtI<0, "sys">;
 352 def SYSLxt : SystemLXtI<1, "sysl">;
 353
 354 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 355                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 356                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 357
 358 //===----------------------------------------------------------------------===//
 359 // Move immediate instructions.
 360 //===----------------------------------------------------------------------===//
 361
 362 defm MOVK : InsertImmediate<0b11, "movk">;
 363 defm MOVN : MoveImmediate<0b00, "movn">;
 364
 365 let PostEncoderMethod = "fixMOVZ" in
 366 defm MOVZ : MoveImmediate<0b10, "movz">;
 367
 368 // First group of aliases covers an implicit "lsl #0".
 369 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 370 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 371 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 372 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 373 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 374 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 375
 376 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 377 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 378 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 379 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 380 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 381
 382 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 383 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 384 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 385 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 386
 387 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 388 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 389 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 390 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 391
 392 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 393 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 394
 395 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 396 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 397
 398 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 399 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 400
 401 // Final group of aliases covers true "mov $Rd, $imm" cases.
 402 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 403                           int width, int shift> {
 404   def _asmoperand : AsmOperandClass {
 405     let Name = basename # width # "_lsl" # shift # "MovAlias";
 406     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 407                                # shift # ">";
 408     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 409   }
 410
 411   def _movimm : Operand<i32> {
 412     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 413   }
 414
 415   def : InstAlias<"mov $Rd, $imm",
 416                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 417 }
 418
 419 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 420 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 421
 422 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 423 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 424 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 425 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 426
 427 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 428 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 429
 430 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 431 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 432 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 433 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 434
 435 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 436     isAsCheapAsAMove = 1 in {
 437 // FIXME: The following pseudo instructions are only needed because remat
 438 // cannot handle multiple instructions.  When that changes, we can select
 439 // directly to the real instructions and get rid of these pseudos.
 440
 441 def MOVi32imm
 442     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 443              [(set GPR32:$dst, imm:$src)]>,
 444       Sched<[WriteImm]>;
 445 def MOVi64imm
 446     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 447              [(set GPR64:$dst, imm:$src)]>,
 448       Sched<[WriteImm]>;
 449 } // isReMaterializable, isCodeGenOnly
 450
 451 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 452 // eventual expansion code fewer bits to worry about getting right. Marshalling
 453 // the types is a little tricky though:
 454 def i64imm_32bit : ImmLeaf<i64, [{
 455   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 456 }]>;
 457
 458 def trunc_imm : SDNodeXForm<imm, [{
 459   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 460 }]>;
 461
 462 def : Pat<(i64 i64imm_32bit:$src),
 463           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 464
 465 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 466 // sequences.
 467 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 468                              tglobaladdr:$g1, tglobaladdr:$g0),
 469           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 470                                   tglobaladdr:$g2, 32),
 471                           tglobaladdr:$g1, 16),
 472                   tglobaladdr:$g0, 0)>;
 473
 474 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 475                              tblockaddress:$g1, tblockaddress:$g0),
 476           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 477                                   tblockaddress:$g2, 32),
 478                           tblockaddress:$g1, 16),
 479                   tblockaddress:$g0, 0)>;
 480
 481 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 482                              tconstpool:$g1, tconstpool:$g0),
 483           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 484                                   tconstpool:$g2, 32),
 485                           tconstpool:$g1, 16),
 486                   tconstpool:$g0, 0)>;
 487
 488 def : Pat<(ARM64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 489                              tjumptable:$g1, tjumptable:$g0),
 490           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 491                                   tjumptable:$g2, 32),
 492                           tjumptable:$g1, 16),
 493                   tjumptable:$g0, 0)>;
 494
 495
 496 //===----------------------------------------------------------------------===//
 497 // Arithmetic instructions.
 498 //===----------------------------------------------------------------------===//
 499
 500 // Add/subtract with carry.
 501 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 502 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 503
 504 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 505 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 506 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 507 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 508
 509 // Add/subtract
 510 defm ADD : AddSub<0, "add", add>;
 511 defm SUB : AddSub<1, "sub">;
 512
 513 def : InstAlias<"mov $dst, $src",
 514                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 515 def : InstAlias<"mov $dst, $src",
 516                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 517 def : InstAlias<"mov $dst, $src",
 518                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 519 def : InstAlias<"mov $dst, $src",
 520                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 521
 522 defm ADDS : AddSubS<0, "adds", ARM64add_flag, "cmn">;
 523 defm SUBS : AddSubS<1, "subs", ARM64sub_flag, "cmp">;
 524
 525 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 526 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 527           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 528 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 529           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 530 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 531           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 532 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 533           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 534 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 535           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 536 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 537           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 538 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 539           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 540 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 541           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 542
 543 // Because of the immediate format for add/sub-imm instructions, the
 544 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 545 //  These patterns capture that transformation.
 546 let AddedComplexity = 1 in {
 547 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 548           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 549 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 550           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 551 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 552           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 553 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 554           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 555 }
 556
 557 // Because of the immediate format for add/sub-imm instructions, the
 558 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 559 //  These patterns capture that transformation.
 560 let AddedComplexity = 1 in {
 561 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 562           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 563 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 564           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 565 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 566           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 567 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 568           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 569 }
 570
 571 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 572 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 573 def : InstAlias<"neg $dst, $src$shift",
 574                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift)>;
 575 def : InstAlias<"neg $dst, $src$shift",
 576                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift)>;
 577
 578 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 579 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 580 def : InstAlias<"negs $dst, $src$shift",
 581                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift)>;
 582 def : InstAlias<"negs $dst, $src$shift",
 583                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift)>;
 584
 585
 586 // Register/register aliases with no shift when SP is not used.
 587 def : AddSubRegAlias<"add",  ADDWrs,  GPR32, GPR32, GPR32, 0>;
 588 def : AddSubRegAlias<"add",  ADDXrs,  GPR64, GPR64, GPR64, 0>;
 589 def : AddSubRegAlias<"sub",  SUBWrs,  GPR32, GPR32, GPR32, 0>;
 590 def : AddSubRegAlias<"sub",  SUBXrs,  GPR64, GPR64, GPR64, 0>;
 591 def : AddSubRegAlias<"adds", ADDSWrs, GPR32, GPR32, GPR32, 0>;
 592 def : AddSubRegAlias<"adds", ADDSXrs, GPR64, GPR64, GPR64, 0>;
 593 def : AddSubRegAlias<"subs", SUBSWrs, GPR32, GPR32, GPR32, 0>;
 594 def : AddSubRegAlias<"subs", SUBSXrs, GPR64, GPR64, GPR64, 0>;
 595
 596
 597 // Unsigned/Signed divide
 598 defm UDIV : Div<0, "udiv", udiv>;
 599 defm SDIV : Div<1, "sdiv", sdiv>;
 600 let isCodeGenOnly = 1 in {
 601 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 602 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 603 }
 604
 605 // Variable shift
 606 defm ASRV : Shift<0b10, "asr", sra>;
 607 defm LSLV : Shift<0b00, "lsl", shl>;
 608 defm LSRV : Shift<0b01, "lsr", srl>;
 609 defm RORV : Shift<0b11, "ror", rotr>;
 610
 611 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 612 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 613 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 614 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 615 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 616 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 617 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 618 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 619
 620 // Multiply-add
 621 let AddedComplexity = 7 in {
 622 defm MADD : MulAccum<0, "madd", add>;
 623 defm MSUB : MulAccum<1, "msub", sub>;
 624
 625 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 626           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 627 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 628           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 629
 630 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 631           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 632 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 633           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 634 } // AddedComplexity = 7
 635
 636 let AddedComplexity = 5 in {
 637 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 638 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 639 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 640 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 641
 642 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 643           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 644 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 645           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 646
 647 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 648           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 649 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 650           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 651 } // AddedComplexity = 5
 652
 653 def : MulAccumWAlias<"mul", MADDWrrr>;
 654 def : MulAccumXAlias<"mul", MADDXrrr>;
 655 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 656 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 657 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 658 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 659 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 660 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 661
 662 // Multiply-high
 663 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 664 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 665
 666 // CRC32
 667 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 668 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 669 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 670 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 671
 672 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 673 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 674 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 675 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 676
 677
 678 //===----------------------------------------------------------------------===//
 679 // Logical instructions.
 680 //===----------------------------------------------------------------------===//
 681
 682 // (immediate)
 683 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 684 defm AND  : LogicalImm<0b00, "and", and>;
 685 defm EOR  : LogicalImm<0b10, "eor", xor>;
 686 defm ORR  : LogicalImm<0b01, "orr", or>;
 687
 688 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 689 // used). Actually, it seems to be working right now, but putting logical_immXX
 690 // here is a bit dodgy on the AsmParser side too.
 691 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 692                                           logical_imm32:$imm), 0>;
 693 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 694                                           logical_imm64:$imm), 0>;
 695
 696
 697 // (register)
 698 defm ANDS : LogicalRegS<0b11, 0, "ands", ARM64and_flag>;
 699 defm BICS : LogicalRegS<0b11, 1, "bics",
 700                         BinOpFrag<(ARM64and_flag node:$LHS, (not node:$RHS))>>;
 701 defm AND  : LogicalReg<0b00, 0, "and", and>;
 702 defm BIC  : LogicalReg<0b00, 1, "bic",
 703                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 704 defm EON  : LogicalReg<0b10, 1, "eon",
 705                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 706 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 707 defm ORN  : LogicalReg<0b01, 1, "orn",
 708                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 709 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 710
 711 // FIXME: these aliases are named so that they get considered by TableGen before
 712 // the already instantiated anonymous_ABC ones. Some kind of explicit priority
 713 // system would be better.
 714 def AA_MOVWr : InstAlias<"mov $dst, $src",
 715                          (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 716 def AA_MOVXr : InstAlias<"mov $dst, $src",
 717                          (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 718
 719 def AA_MVNWr : InstAlias<"mvn $Wd, $Wm",
 720                          (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 721 def AA_MVNXr : InstAlias<"mvn $Xd, $Xm",
 722                          (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 723
 724 def AA_MVNWrs : InstAlias<"mvn $Wd, $Wm$sh",
 725                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh)>;
 726 def AA_MVNXrs : InstAlias<"mvn $Xd, $Xm$sh",
 727                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh)>;
 728
 729 def AA_TSTWri : InstAlias<"tst $src1, $src2",
 730                          (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 731 def AA_TSTXri : InstAlias<"tst $src1, $src2",
 732                          (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 733
 734 def AA_TSTWr: InstAlias<"tst $src1, $src2",
 735                        (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 736 def AA_TSTXr: InstAlias<"tst $src1, $src2",
 737                        (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 738
 739 def AB_TSTWrs : InstAlias<"tst $src1, $src2$sh",
 740                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh)>;
 741 def AB_TSTXrs : InstAlias<"tst $src1, $src2$sh",
 742                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh)>;
 743
 744
 745 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 746 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 747
 748
 749 //===----------------------------------------------------------------------===//
 750 // One operand data processing instructions.
 751 //===----------------------------------------------------------------------===//
 752
 753 defm CLS    : OneOperandData<0b101, "cls">;
 754 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 755 defm RBIT   : OneOperandData<0b000, "rbit">;
 756 def  REV16Wr : OneWRegData<0b001, "rev16",
 757                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 758 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 759
 760 def : Pat<(cttz GPR32:$Rn),
 761           (CLZWr (RBITWr GPR32:$Rn))>;
 762 def : Pat<(cttz GPR64:$Rn),
 763           (CLZXr (RBITXr GPR64:$Rn))>;
 764 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 765                 (i32 1))),
 766           (CLSWr GPR32:$Rn)>;
 767 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 768                 (i64 1))),
 769           (CLSXr GPR64:$Rn)>;
 770
 771 // Unlike the other one operand instructions, the instructions with the "rev"
 772 // mnemonic do *not* just different in the size bit, but actually use different
 773 // opcode bits for the different sizes.
 774 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 775 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 776 def REV32Xr : OneXRegData<0b010, "rev32",
 777                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 778
 779 // The bswap commutes with the rotr so we want a pattern for both possible
 780 // orders.
 781 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 782 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 783
 784 //===----------------------------------------------------------------------===//
 785 // Bitfield immediate extraction instruction.
 786 //===----------------------------------------------------------------------===//
 787 let neverHasSideEffects = 1 in
 788 defm EXTR : ExtractImm<"extr">;
 789 def : InstAlias<"ror $dst, $src, $shift",
 790             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 791 def : InstAlias<"ror $dst, $src, $shift",
 792             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 793
 794 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 795           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 796 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 797           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 798
 799 //===----------------------------------------------------------------------===//
 800 // Other bitfield immediate instructions.
 801 //===----------------------------------------------------------------------===//
 802 let neverHasSideEffects = 1 in {
 803 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 804 defm SBFM : BitfieldImm<0b00, "sbfm">;
 805 defm UBFM : BitfieldImm<0b10, "ubfm">;
 806 }
 807
 808 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 809   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 810   return CurDAG->getTargetConstant(enc, MVT::i64);
 811 }]>;
 812
 813 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 814   uint64_t enc = 31 - N->getZExtValue();
 815   return CurDAG->getTargetConstant(enc, MVT::i64);
 816 }]>;
 817
 818 // min(7, 31 - shift_amt)
 819 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 820   uint64_t enc = 31 - N->getZExtValue();
 821   enc = enc > 7 ? 7 : enc;
 822   return CurDAG->getTargetConstant(enc, MVT::i64);
 823 }]>;
 824
 825 // min(15, 31 - shift_amt)
 826 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 827   uint64_t enc = 31 - N->getZExtValue();
 828   enc = enc > 15 ? 15 : enc;
 829   return CurDAG->getTargetConstant(enc, MVT::i64);
 830 }]>;
 831
 832 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 833   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 834   return CurDAG->getTargetConstant(enc, MVT::i64);
 835 }]>;
 836
 837 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 838   uint64_t enc = 63 - N->getZExtValue();
 839   return CurDAG->getTargetConstant(enc, MVT::i64);
 840 }]>;
 841
 842 // min(7, 63 - shift_amt)
 843 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 844   uint64_t enc = 63 - N->getZExtValue();
 845   enc = enc > 7 ? 7 : enc;
 846   return CurDAG->getTargetConstant(enc, MVT::i64);
 847 }]>;
 848
 849 // min(15, 63 - shift_amt)
 850 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 851   uint64_t enc = 63 - N->getZExtValue();
 852   enc = enc > 15 ? 15 : enc;
 853   return CurDAG->getTargetConstant(enc, MVT::i64);
 854 }]>;
 855
 856 // min(31, 63 - shift_amt)
 857 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 858   uint64_t enc = 63 - N->getZExtValue();
 859   enc = enc > 31 ? 31 : enc;
 860   return CurDAG->getTargetConstant(enc, MVT::i64);
 861 }]>;
 862
 863 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 864           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 865                               (i64 (i32shift_b imm0_31:$imm)))>;
 866 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 867           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 868                               (i64 (i64shift_b imm0_63:$imm)))>;
 869
 870 let AddedComplexity = 10 in {
 871 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 872           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 873 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 874           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 875 }
 876
 877 def : InstAlias<"asr $dst, $src, $shift",
 878                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 879 def : InstAlias<"asr $dst, $src, $shift",
 880                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 881 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 882 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 883 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 884 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 885 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 886
 887 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 888           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 889 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 890           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 891
 892 def : InstAlias<"lsr $dst, $src, $shift",
 893                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 894 def : InstAlias<"lsr $dst, $src, $shift",
 895                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 896 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 897 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 898 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 899 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 900 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 901
 902 //===----------------------------------------------------------------------===//
 903 // Conditionally set flags instructions.
 904 //===----------------------------------------------------------------------===//
 905 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 906 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 907
 908 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 909 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 910
 911 //===----------------------------------------------------------------------===//
 912 // Conditional select instructions.
 913 //===----------------------------------------------------------------------===//
 914 defm CSEL  : CondSelect<0, 0b00, "csel">;
 915
 916 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 917 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 918 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 919 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 920
 921 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 922           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 923 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 924           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 925 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 926           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 927 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 928           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 929 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 930           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 931 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 932           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 933
 934 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 935           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 936 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 937           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 938 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 939           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 940 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 941           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 942
 943 // The inverse of the condition code from the alias instruction is what is used
 944 // in the aliased instruction. The parser all ready inverts the condition code
 945 // for these aliases.
 946 def : InstAlias<"cset $dst, $cc",
 947                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 948 def : InstAlias<"cset $dst, $cc",
 949                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 950
 951 def : InstAlias<"csetm $dst, $cc",
 952                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 953 def : InstAlias<"csetm $dst, $cc",
 954                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 955
 956 def : InstAlias<"cinc $dst, $src, $cc",
 957                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 958 def : InstAlias<"cinc $dst, $src, $cc",
 959                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 960
 961 def : InstAlias<"cinv $dst, $src, $cc",
 962                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 963 def : InstAlias<"cinv $dst, $src, $cc",
 964                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 965
 966 def : InstAlias<"cneg $dst, $src, $cc",
 967                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 968 def : InstAlias<"cneg $dst, $src, $cc",
 969                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 970
 971 //===----------------------------------------------------------------------===//
 972 // PC-relative instructions.
 973 //===----------------------------------------------------------------------===//
 974 let isReMaterializable = 1 in {
 975 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 976 def ADR  : ADRI<0, "adr", adrlabel, []>;
 977 } // neverHasSideEffects = 1
 978
 979 def ADRP : ADRI<1, "adrp", adrplabel,
 980                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 981 } // isReMaterializable = 1
 982
 983 // page address of a constant pool entry, block address
 984 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 985 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 986
 987 //===----------------------------------------------------------------------===//
 988 // Unconditional branch (register) instructions.
 989 //===----------------------------------------------------------------------===//
 990
 991 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 992 def RET  : BranchReg<0b0010, "ret", []>;
 993 def DRPS : SpecialReturn<0b0101, "drps">;
 994 def ERET : SpecialReturn<0b0100, "eret">;
 995 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 996
 997 // Default to the LR register.
 998 def : InstAlias<"ret", (RET LR)>;
 999
1000 let isCall = 1, Defs = [LR], Uses = [SP] in {
1001 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
1002 } // isCall
1003
1004 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1005 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1006 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1007
1008 // Create a separate pseudo-instruction for codegen to use so that we don't
1009 // flag lr as used in every function. It'll be restored before the RET by the
1010 // epilogue if it's legitimately used.
1011 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
1012   let isTerminator = 1;
1013   let isBarrier = 1;
1014   let isReturn = 1;
1015 }
1016
1017 // This is a directive-like pseudo-instruction. The purpose is to insert an
1018 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1019 // (which in the usual case is a BLR).
1020 let hasSideEffects = 1 in
1021 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1022   let AsmString = ".tlsdesccall $sym";
1023 }
1024
1025 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
1026 // gets expanded to two MCInsts during lowering.
1027 let isCall = 1, Defs = [LR] in
1028 def TLSDESC_BLR
1029     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
1030              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
1031
1032 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
1033           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
1034 //===----------------------------------------------------------------------===//
1035 // Conditional branch (immediate) instruction.
1036 //===----------------------------------------------------------------------===//
1037 def Bcc : BranchCond;
1038
1039 //===----------------------------------------------------------------------===//
1040 // Compare-and-branch instructions.
1041 //===----------------------------------------------------------------------===//
1042 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
1043 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
1044
1045 //===----------------------------------------------------------------------===//
1046 // Test-bit-and-branch instructions.
1047 //===----------------------------------------------------------------------===//
1048 defm TBZ  : TestBranch<0, "tbz", ARM64tbz>;
1049 defm TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
1050
1051 //===----------------------------------------------------------------------===//
1052 // Unconditional branch (immediate) instructions.
1053 //===----------------------------------------------------------------------===//
1054 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1055 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1056 } // isBranch, isTerminator, isBarrier
1057
1058 let isCall = 1, Defs = [LR], Uses = [SP] in {
1059 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
1060 } // isCall
1061 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
1062
1063 //===----------------------------------------------------------------------===//
1064 // Exception generation instructions.
1065 //===----------------------------------------------------------------------===//
1066 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1067 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1068 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1069 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1070 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1071 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1072 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1073 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1074
1075 // DCPSn defaults to an immediate operand of zero if unspecified.
1076 def : InstAlias<"dcps1", (DCPS1 0)>;
1077 def : InstAlias<"dcps2", (DCPS2 0)>;
1078 def : InstAlias<"dcps3", (DCPS3 0)>;
1079
1080 //===----------------------------------------------------------------------===//
1081 // Load instructions.
1082 //===----------------------------------------------------------------------===//
1083
1084 // Pair (indexed, offset)
1085 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
1086 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
1087 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
1088 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
1089 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
1090
1091 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
1092
1093 // Pair (pre-indexed)
1094 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
1095 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
1096 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
1097 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
1098 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
1099
1100 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
1101
1102 // Pair (post-indexed)
1103 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1104 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1105 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1106 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1107 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1108
1109 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1110
1111
1112 // Pair (no allocate)
1113 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
1114 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
1115 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
1116 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1117 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1118
1119 //---
1120 // (register offset)
1121 //---
1122
1123 let AddedComplexity = 10 in {
1124 // Integer
1125 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1126                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1127 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1128                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1129 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1130                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1131 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1132                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1133
1134 // Floating-point
1135 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1136                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1137 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1138                       [(set (f16 FPR16:$Rt), (load ro_indexed16:$addr))]>;
1139 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1140                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1141 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1142                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1143 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1144   let mayLoad = 1;
1145 }
1146
1147 // For regular load, we do not have any alignment requirement.
1148 // Thus, it is safe to directly map the vector loads with interesting
1149 // addressing modes.
1150 // FIXME: We could do the same for bitconvert to floating point vectors.
1151 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1152            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1153                           (LDRBro ro_indexed8:$addr), bsub)>;
1154 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1155            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1156                           (LDRBro ro_indexed8:$addr), bsub)>;
1157 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1158            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1159                           (LDRHro ro_indexed16:$addr), hsub)>;
1160 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1161            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1162                           (LDRHro ro_indexed16:$addr), hsub)>;
1163 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1164            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1165                           (LDRSro ro_indexed32:$addr), ssub)>;
1166 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1167            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1168                           (LDRSro ro_indexed32:$addr), ssub)>;
1169 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1170            (LDRDro ro_indexed64:$addr)>;
1171 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1172            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1173                           (LDRDro ro_indexed64:$addr), dsub)>;
1174
1175 // Match all load 64 bits width whose type is compatible with FPR64
1176 let Predicates = [IsLE] in {
1177   // We must do vector loads with LD1 in big-endian.
1178   def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1179   def : Pat<(v8i8  (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1180   def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1181   def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1182 }
1183 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1184 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1185
1186 // Match all load 128 bits width whose type is compatible with FPR128
1187 let Predicates = [IsLE] in {
1188   // We must do vector loads with LD1 in big-endian.
1189   def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1190   def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1191   def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1192   def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1193   def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1194   def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1195 }
1196 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1197
1198 // Load sign-extended half-word
1199 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1200                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1201 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1202                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1203
1204 // Load sign-extended byte
1205 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1206                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1207 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1208                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1209
1210 // Load sign-extended word
1211 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1212                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1213
1214 // Pre-fetch.
1215 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1216                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1217
1218 // zextload -> i64
1219 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1220     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1221 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1222     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1223 def : Pat<(i64 (zextloadi32 ro_indexed32:$addr)),
1224     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1225
1226 // zextloadi1 -> zextloadi8
1227 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1228 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1229     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1230
1231 // extload -> zextload
1232 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1233 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1234 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1235 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1236     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1237 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1238     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1239 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1240     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1241 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1242     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1243
1244 } // AddedComplexity = 10
1245
1246 //---
1247 // (unsigned immediate)
1248 //---
1249 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1250                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1251 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1252                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1253 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1254                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1255 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1256                     [(set (f16 FPR16:$Rt), (load am_indexed16:$addr))]>;
1257 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1258                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1259 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1260                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1261 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1262                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1263
1264 // For regular load, we do not have any alignment requirement.
1265 // Thus, it is safe to directly map the vector loads with interesting
1266 // addressing modes.
1267 // FIXME: We could do the same for bitconvert to floating point vectors.
1268 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1269            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1270                           (LDRBui am_indexed8:$addr), bsub)>;
1271 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1272            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1273                           (LDRBui am_indexed8:$addr), bsub)>;
1274 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1275            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1276                           (LDRHui am_indexed16:$addr), hsub)>;
1277 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1278            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1279                           (LDRHui am_indexed16:$addr), hsub)>;
1280 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1281            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1282                           (LDRSui am_indexed32:$addr), ssub)>;
1283 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1284            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1285                           (LDRSui am_indexed32:$addr), ssub)>;
1286 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1287            (LDRDui am_indexed64:$addr)>;
1288 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1289            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1290                           (LDRDui am_indexed64:$addr), dsub)>;
1291
1292 // Match all load 64 bits width whose type is compatible with FPR64
1293 let Predicates = [IsLE] in {
1294   // We must use LD1 to perform vector loads in big-endian.
1295   def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1296   def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1297   def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1298   def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1299 }
1300 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1301 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1302
1303 // Match all load 128 bits width whose type is compatible with FPR128
1304 let Predicates = [IsLE] in {
1305   // We must use LD1 to perform vector loads in big-endian.
1306   def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1307   def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1308   def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1309   def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1310   def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1311   def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1312 }
1313 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1314
1315 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1316                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1317 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1318                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1319 // zextload -> i64
1320 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1321     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1322 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1323     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1324
1325 // zextloadi1 -> zextloadi8
1326 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1327 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1328     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1329
1330 // extload -> zextload
1331 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1332 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1333 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1334 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1335     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1336 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1337     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1338 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1339     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1340 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1341     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1342
1343 // load sign-extended half-word
1344 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1345                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1346 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1347                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1348
1349 // load sign-extended byte
1350 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1351                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1352 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1353                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1354
1355 // load sign-extended word
1356 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1357                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1358
1359 // load zero-extended word
1360 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1361  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1362
1363 // Pre-fetch.
1364 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1365                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1366
1367 //---
1368 // (literal)
1369 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1370 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1371 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1372 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1373 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1374
1375 // load sign-extended word
1376 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1377
1378 // prefetch
1379 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1380 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1381
1382 //---
1383 // (unscaled immediate)
1384 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1385                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1386 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1387                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1388 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1389                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1390 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1391                           [(set (f16 FPR16:$Rt), (load am_unscaled16:$addr))]>;
1392 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1393                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1394 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1395                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1396 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1397                           [(set (f128 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1398
1399 def LDURHHi
1400     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1401                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1402 def LDURBBi
1403     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1404                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1405
1406 // Match all load 64 bits width whose type is compatible with FPR64
1407 let Predicates = [IsLE] in {
1408   def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1409   def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1410   def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1411   def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1412 }
1413 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1414 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1415
1416 // Match all load 128 bits width whose type is compatible with FPR128
1417 let Predicates = [IsLE] in {
1418   def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1419   def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1420   def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1421   def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1422   def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1423   def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1424   def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1425 }
1426
1427 //  anyext -> zext
1428 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1429 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1430 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1431 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1432     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1433 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1434     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1435 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1436     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1437 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1438     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1439 // unscaled zext
1440 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1441     (LDURHHi am_unscaled16:$addr)>;
1442 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1443     (LDURBBi am_unscaled8:$addr)>;
1444 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1445     (LDURBBi am_unscaled8:$addr)>;
1446 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1447     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1448 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1449     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1450 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1451     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1452 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1453     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1454
1455
1456 //---
1457 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1458
1459 // Define new assembler match classes as we want to only match these when
1460 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1461 // associate a DiagnosticType either, as we want the diagnostic for the
1462 // canonical form (the scaled operand) to take precedence.
1463 def MemoryUnscaledFB8Operand : AsmOperandClass {
1464   let Name = "MemoryUnscaledFB8";
1465   let RenderMethod = "addMemoryUnscaledOperands";
1466 }
1467 def MemoryUnscaledFB16Operand : AsmOperandClass {
1468   let Name = "MemoryUnscaledFB16";
1469   let RenderMethod = "addMemoryUnscaledOperands";
1470 }
1471 def MemoryUnscaledFB32Operand : AsmOperandClass {
1472   let Name = "MemoryUnscaledFB32";
1473   let RenderMethod = "addMemoryUnscaledOperands";
1474 }
1475 def MemoryUnscaledFB64Operand : AsmOperandClass {
1476   let Name = "MemoryUnscaledFB64";
1477   let RenderMethod = "addMemoryUnscaledOperands";
1478 }
1479 def MemoryUnscaledFB128Operand : AsmOperandClass {
1480   let Name = "MemoryUnscaledFB128";
1481   let RenderMethod = "addMemoryUnscaledOperands";
1482 }
1483 def am_unscaled_fb8 : Operand<i64> {
1484   let ParserMatchClass = MemoryUnscaledFB8Operand;
1485   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1486 }
1487 def am_unscaled_fb16 : Operand<i64> {
1488   let ParserMatchClass = MemoryUnscaledFB16Operand;
1489   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1490 }
1491 def am_unscaled_fb32 : Operand<i64> {
1492   let ParserMatchClass = MemoryUnscaledFB32Operand;
1493   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1494 }
1495 def am_unscaled_fb64 : Operand<i64> {
1496   let ParserMatchClass = MemoryUnscaledFB64Operand;
1497   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1498 }
1499 def am_unscaled_fb128 : Operand<i64> {
1500   let ParserMatchClass = MemoryUnscaledFB128Operand;
1501   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1502 }
1503 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr), 0>;
1504 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr), 0>;
1505 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr), 0>;
1506 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr), 0>;
1507 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr), 0>;
1508 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr), 0>;
1509 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr), 0>;
1510
1511 // zextload -> i64
1512 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1513   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1514 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1515   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1516
1517 // load sign-extended half-word
1518 def LDURSHWi
1519     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1520                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1521 def LDURSHXi
1522     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1523                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1524
1525 // load sign-extended byte
1526 def LDURSBWi
1527     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1528                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1529 def LDURSBXi
1530     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1531                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1532
1533 // load sign-extended word
1534 def LDURSWi
1535     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1536                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1537
1538 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1539 def : InstAlias<"ldrb $Rt, $addr",
1540                 (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr), 0>;
1541 def : InstAlias<"ldrh $Rt, $addr",
1542                 (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr), 0>;
1543 def : InstAlias<"ldrsb $Rt, $addr",
1544                 (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr), 0>;
1545 def : InstAlias<"ldrsb $Rt, $addr",
1546                 (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr), 0>;
1547 def : InstAlias<"ldrsh $Rt, $addr",
1548                 (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr), 0>;
1549 def : InstAlias<"ldrsh $Rt, $addr",
1550                 (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr), 0>;
1551 def : InstAlias<"ldrsw $Rt, $addr",
1552                 (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr), 0>;
1553
1554 // Pre-fetch.
1555 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1556                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1557
1558 //---
1559 // (unscaled immediate, unprivileged)
1560 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1561 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1562
1563 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1564 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1565
1566 // load sign-extended half-word
1567 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1568 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1569
1570 // load sign-extended byte
1571 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1572 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1573
1574 // load sign-extended word
1575 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1576
1577 //---
1578 // (immediate pre-indexed)
1579 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1580 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1581 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1582 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1583 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1584 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1585 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1586
1587 // load sign-extended half-word
1588 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1589 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1590
1591 // load sign-extended byte
1592 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1593 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1594
1595 // load zero-extended byte
1596 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1597 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1598
1599 // load sign-extended word
1600 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1601
1602 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1603 def LDRQpre_isel  : LoadPreIdxPseudo<FPR128>;
1604 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1605 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1606 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1607 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1608 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1609 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1610
1611 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1612 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1613 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1614 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1615 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1616
1617 //---
1618 // (immediate post-indexed)
1619 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1620 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1621 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1622 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1623 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1624 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1625 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1626
1627 // load sign-extended half-word
1628 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1629 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1630
1631 // load sign-extended byte
1632 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1633 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1634
1635 // load zero-extended byte
1636 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1637 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1638
1639 // load sign-extended word
1640 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1641
1642 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1643 def LDRQpost_isel  : LoadPostIdxPseudo<FPR128>;
1644 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1645 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1646 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1647 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1648 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1649 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1650
1651 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1652 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1653 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1654 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1655 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1656
1657 //===----------------------------------------------------------------------===//
1658 // Store instructions.
1659 //===----------------------------------------------------------------------===//
1660
1661 // Pair (indexed, offset)
1662 // FIXME: Use dedicated range-checked addressing mode operand here.
1663 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1664 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1665 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1666 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1667 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1668
1669 // Pair (pre-indexed)
1670 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1671 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1672 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1673 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1674 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1675
1676 // Pair (pre-indexed)
1677 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1678 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1679 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1680 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1681 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1682
1683 // Pair (no allocate)
1684 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1685 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1686 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1687 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1688 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1689
1690 //---
1691 // (Register offset)
1692
1693 let AddedComplexity = 10 in {
1694
1695 // Integer
1696 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1697                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1698 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1699                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1700 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1701                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1702 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1703                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1704
1705 // truncstore i64
1706 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1707            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1708 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1709            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1710 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1711            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1712
1713
1714 // Floating-point
1715 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1716                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1717 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1718                             [(store (f16 FPR16:$Rt), ro_indexed16:$addr)]>;
1719 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1720                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1721 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1722                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1723 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1724   let mayStore = 1;
1725 }
1726
1727 // Match all store 64 bits width whose type is compatible with FPR64
1728 let Predicates = [IsLE] in {
1729   // We must use ST1 to store vectors in big-endian.
1730   def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1731             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1732   def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1733             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1734   def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1735             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1736   def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1737             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1738 }
1739 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1740           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1741 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1742           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1743
1744 // Match all store 128 bits width whose type is compatible with FPR128
1745 let Predicates = [IsLE] in {
1746   // We must use ST1 to store vectors in big-endian.
1747   def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1748             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1749   def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1750             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1751   def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1752             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1753   def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1754             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1755   def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1756             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1757   def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1758             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1759 }
1760 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1761           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1762
1763 //---
1764 // (unsigned immediate)
1765 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1766                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1767 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1768                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1769 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1770                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1771 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1772                      [(store (f16 FPR16:$Rt), am_indexed16:$addr)]>;
1773 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1774                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1775 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1776                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1777 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1778   let mayStore = 1;
1779 }
1780
1781 // Match all store 64 bits width whose type is compatible with FPR64
1782 let Predicates = [IsLE] in {
1783   // We must use ST1 to store vectors in big-endian.
1784   def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1785             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1786   def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1787             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1788   def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1789             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1790   def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1791             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1792 }
1793 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1794           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1795 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1796           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1797
1798 // Match all store 128 bits width whose type is compatible with FPR128
1799 let Predicates = [IsLE] in {
1800   // We must use ST1 to store vectors in big-endian.
1801   def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1802             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1803   def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1804             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1805   def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1806             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1807   def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1808             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1809   def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1810             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1811   def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1812             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1813 }
1814 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1815           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1816
1817 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1818                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1819 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1820                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1821
1822 // truncstore i64
1823 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1824   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1825 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1826   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1827 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1828   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1829
1830 } // AddedComplexity = 10
1831
1832 //---
1833 // (unscaled immediate)
1834 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1835                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1836 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1837                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1838 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1839                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1840 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1841                            [(store (f16 FPR16:$Rt), am_unscaled16:$addr)]>;
1842 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1843                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1844 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1845                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1846 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1847                            [(store (f128 FPR128:$Rt), am_unscaled128:$addr)]>;
1848 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1849                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1850 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1851                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1852
1853 // Match all store 64 bits width whose type is compatible with FPR64
1854 let Predicates = [IsLE] in {
1855   // We must use ST1 to store vectors in big-endian.
1856   def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1857             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1858   def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1859             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1860   def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1861             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1862   def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1863             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1864 }
1865 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1866           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1867 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1868           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1869
1870 // Match all store 128 bits width whose type is compatible with FPR128
1871 let Predicates = [IsLE] in {
1872   // We must use ST1 to store vectors in big-endian.
1873   def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1874             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1875   def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1876             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1877   def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1878             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1879   def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1880             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1881   def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1882             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1883   def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1884             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1885   def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1886             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1887 }
1888
1889 // unscaled i64 truncating stores
1890 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1891   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1892 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1893   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1894 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1895   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1896
1897 //---
1898 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1899 def : InstAlias<"str $Rt, $addr",
1900                 (STURXi GPR64:$Rt, am_unscaled_fb64:$addr), 0>;
1901 def : InstAlias<"str $Rt, $addr",
1902                 (STURWi GPR32:$Rt, am_unscaled_fb32:$addr), 0>;
1903 def : InstAlias<"str $Rt, $addr",
1904                 (STURBi FPR8:$Rt, am_unscaled_fb8:$addr), 0>;
1905 def : InstAlias<"str $Rt, $addr",
1906                 (STURHi FPR16:$Rt, am_unscaled_fb16:$addr), 0>;
1907 def : InstAlias<"str $Rt, $addr",
1908                 (STURSi FPR32:$Rt, am_unscaled_fb32:$addr), 0>;
1909 def : InstAlias<"str $Rt, $addr",
1910                 (STURDi FPR64:$Rt, am_unscaled_fb64:$addr), 0>;
1911 def : InstAlias<"str $Rt, $addr",
1912                 (STURQi FPR128:$Rt, am_unscaled_fb128:$addr), 0>;
1913
1914 def : InstAlias<"strb $Rt, $addr",
1915                 (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr), 0>;
1916 def : InstAlias<"strh $Rt, $addr",
1917                 (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr), 0>;
1918
1919 //---
1920 // (unscaled immediate, unprivileged)
1921 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1922 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1923
1924 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1925 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1926
1927 //---
1928 // (immediate pre-indexed)
1929 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1930 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1931 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1932 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1933 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1934 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1935 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1936
1937 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1938 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1939
1940 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1941 defm STRQpre : StorePreIdxPseudo<FPR128, f128, pre_store>;
1942 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1943 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1944 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1945 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1946 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1947 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1948 // truncstore i64
1949 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1950   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1951                   simm9:$off)>;
1952 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1953   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1954                   simm9:$off)>;
1955 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1956   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1957                   simm9:$off)>;
1958
1959 def : Pat<(pre_store (v8i8 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1960           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1961 def : Pat<(pre_store (v4i16 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1962           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1963 def : Pat<(pre_store (v2i32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1964           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1965 def : Pat<(pre_store (v2f32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1966           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1967 def : Pat<(pre_store (v1i64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1968           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1969 def : Pat<(pre_store (v1f64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1970           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1971
1972 def : Pat<(pre_store (v16i8 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1973           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1974 def : Pat<(pre_store (v8i16 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1975           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1976 def : Pat<(pre_store (v4i32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1977           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1978 def : Pat<(pre_store (v4f32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1979           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1980 def : Pat<(pre_store (v2i64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1981           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1982 def : Pat<(pre_store (v2f64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1983           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1984
1985 //---
1986 // (immediate post-indexed)
1987 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1988 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1989 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1990 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1991 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1992 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1993 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1994
1995 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1996 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1997
1998 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1999 defm STRQpost : StorePostIdxPseudo<FPR128, f128, post_store, STRQpost>;
2000 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
2001 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
2002 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
2003 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
2004 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
2005 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
2006 // truncstore i64
2007 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
2008   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
2009                   simm9:$off)>;
2010 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
2011   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
2012                   simm9:$off)>;
2013 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
2014   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
2015                   simm9:$off)>;
2016
2017 def : Pat<(post_store (v8i8 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2018           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2019 def : Pat<(post_store (v4i16 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2020           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2021 def : Pat<(post_store (v2i32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2022           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2023 def : Pat<(post_store (v2f32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2024           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2025 def : Pat<(post_store (v1i64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2026           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2027 def : Pat<(post_store (v1f64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2028           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2029
2030 def : Pat<(post_store (v16i8 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2031           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2032 def : Pat<(post_store (v8i16 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2033           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2034 def : Pat<(post_store (v4i32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2035           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2036 def : Pat<(post_store (v4f32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2037           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2038 def : Pat<(post_store (v2i64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2039           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2040 def : Pat<(post_store (v2f64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2041           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2042
2043 //===----------------------------------------------------------------------===//
2044 // Load/store exclusive instructions.
2045 //===----------------------------------------------------------------------===//
2046
2047 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2048 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2049 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2050 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2051
2052 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2053 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2054 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2055 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2056
2057 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2058 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2059 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2060 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2061
2062 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2063 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2064 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2065 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2066
2067 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2068 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2069 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2070 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2071
2072 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2073 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2074 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2075 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2076
2077 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2078 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2079
2080 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2081 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2082
2083 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2084 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2085
2086 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2087 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2088
2089 //===----------------------------------------------------------------------===//
2090 // Scaled floating point to integer conversion instructions.
2091 //===----------------------------------------------------------------------===//
2092
2093 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
2094 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
2095 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
2096 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
2097 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
2098 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
2099 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
2100 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
2101 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2102 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2103 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2104 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2105 let isCodeGenOnly = 1 in {
2106 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2107 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2108 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2109 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2110 }
2111
2112 //===----------------------------------------------------------------------===//
2113 // Scaled integer to floating point conversion instructions.
2114 //===----------------------------------------------------------------------===//
2115
2116 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2117 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2118
2119 //===----------------------------------------------------------------------===//
2120 // Unscaled integer to floating point conversion instruction.
2121 //===----------------------------------------------------------------------===//
2122
2123 defm FMOV : UnscaledConversion<"fmov">;
2124
2125 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2126 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2127
2128 //===----------------------------------------------------------------------===//
2129 // Floating point conversion instruction.
2130 //===----------------------------------------------------------------------===//
2131
2132 defm FCVT : FPConversion<"fcvt">;
2133
2134 def : Pat<(f32_to_f16 FPR32:$Rn),
2135           (i32 (COPY_TO_REGCLASS
2136                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
2137                    GPR32))>;
2138
2139 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
2140                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
2141
2142 //===----------------------------------------------------------------------===//
2143 // Floating point single operand instructions.
2144 //===----------------------------------------------------------------------===//
2145
2146 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2147 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2148 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2149 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2150 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2151 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2152 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
2153 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2154
2155 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
2156           (FRINTNDr FPR64:$Rn)>;
2157
2158 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2159 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2160 // <rdar://problem/13715968>
2161 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2162 let hasSideEffects = 1 in {
2163 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2164 }
2165
2166 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2167
2168 let SchedRW = [WriteFDiv] in {
2169 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2170 }
2171
2172 //===----------------------------------------------------------------------===//
2173 // Floating point two operand instructions.
2174 //===----------------------------------------------------------------------===//
2175
2176 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2177 let SchedRW = [WriteFDiv] in {
2178 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2179 }
2180 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
2181 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
2182 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
2183 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
2184 let SchedRW = [WriteFMul] in {
2185 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2186 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2187 }
2188 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2189
2190 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2191           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2192 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2193           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2194 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2195           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2196 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2197           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2198
2199 //===----------------------------------------------------------------------===//
2200 // Floating point three operand instructions.
2201 //===----------------------------------------------------------------------===//
2202
2203 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2204 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2205      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2206 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2207      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2208 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2209      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2210
2211 // The following def pats catch the case where the LHS of an FMA is negated.
2212 // The TriOpFrag above catches the case where the middle operand is negated.
2213
2214 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2215 // the NEON variant.
2216 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2217           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2218
2219 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2220           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2221
2222 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2223 // "(-a) + b*(-c)".
2224 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2225           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2226
2227 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2228           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2229
2230 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2231           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2232
2233 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2234           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2235
2236 //===----------------------------------------------------------------------===//
2237 // Floating point comparison instructions.
2238 //===----------------------------------------------------------------------===//
2239
2240 defm FCMPE : FPComparison<1, "fcmpe">;
2241 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2242
2243 //===----------------------------------------------------------------------===//
2244 // Floating point conditional comparison instructions.
2245 //===----------------------------------------------------------------------===//
2246
2247 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2248 defm FCCMP  : FPCondComparison<0, "fccmp">;
2249
2250 //===----------------------------------------------------------------------===//
2251 // Floating point conditional select instruction.
2252 //===----------------------------------------------------------------------===//
2253
2254 defm FCSEL : FPCondSelect<"fcsel">;
2255
2256 // CSEL instructions providing f128 types need to be handled by a
2257 // pseudo-instruction since the eventual code will need to introduce basic
2258 // blocks and control flow.
2259 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2260                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2261                       [(set (f128 FPR128:$Rd),
2262                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2263                                        (i32 imm:$cond), NZCV))]> {
2264   let Uses = [NZCV];
2265   let usesCustomInserter = 1;
2266 }
2267
2268
2269 //===----------------------------------------------------------------------===//
2270 // Floating point immediate move.
2271 //===----------------------------------------------------------------------===//
2272
2273 let isReMaterializable = 1 in {
2274 defm FMOV : FPMoveImmediate<"fmov">;
2275 }
2276
2277 //===----------------------------------------------------------------------===//
2278 // Advanced SIMD two vector instructions.
2279 //===----------------------------------------------------------------------===//
2280
2281 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2282 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2283 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2284 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2285 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2286 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2287 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2288 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2289 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2290 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2291
2292 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2293 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2294 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2295 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2296 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2297 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2298 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2299 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2300 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2301           (FCVTLv4i16 V64:$Rn)>;
2302 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2303                                                               (i64 4)))),
2304           (FCVTLv8i16 V128:$Rn)>;
2305 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2306 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2307                                                     (i64 2))))),
2308           (FCVTLv4i32 V128:$Rn)>;
2309
2310 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2311 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2312 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2313 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2314 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2315 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2316           (FCVTNv4i16 V128:$Rn)>;
2317 def : Pat<(concat_vectors V64:$Rd,
2318                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2319           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2320 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2321 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2322           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2323 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2324 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2325 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2326                                         int_arm64_neon_fcvtxn>;
2327 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2328 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2329 let isCodeGenOnly = 1 in {
2330 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2331                                        int_arm64_neon_fcvtzs>;
2332 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2333                                        int_arm64_neon_fcvtzu>;
2334 }
2335 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2336 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2337 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2338 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2339 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2340 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2341 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2342 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2343 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2344 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2345 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2346 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2347                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2348 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2349 // Aliases for MVN -> NOT.
2350 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2351                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2352 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2353                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2354
2355 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2356 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2357 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2358 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2359 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2360 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2361 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2362
2363 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2364 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2365 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2366 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2367 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2368 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2369 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2370 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2371
2372 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2373 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2374 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2375 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2376 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2377
2378 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2379 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2380 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2381 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2382 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2383        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2384 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2385 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2386 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2387 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2388 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2389 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2390 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2391 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2392 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2393        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2394 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2395                     int_arm64_neon_uaddlp>;
2396 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2397 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2398 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2399 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2400 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2401 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2402
2403 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2404 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2405
2406 // Patterns for vector long shift (by element width). These need to match all
2407 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2408 // definition.
2409 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2410   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2411             (SHLLv8i8 V64:$Rn)>;
2412   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2413             (SHLLv16i8 V128:$Rn)>;
2414   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2415             (SHLLv4i16 V64:$Rn)>;
2416   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2417             (SHLLv8i16 V128:$Rn)>;
2418   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2419             (SHLLv2i32 V64:$Rn)>;
2420   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2421             (SHLLv4i32 V128:$Rn)>;
2422 }
2423
2424 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2425 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2426 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2427
2428 //===----------------------------------------------------------------------===//
2429 // Advanced SIMD three vector instructions.
2430 //===----------------------------------------------------------------------===//
2431
2432 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2433 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2434 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2435 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2436 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2437 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2438 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2439 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2440 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2441 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2442 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2443 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2444 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2445 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2446 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2447 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2448 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2449 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2450 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2451 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2452 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2453 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2454 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2455 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2456 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2457
2458 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2459 // instruction expects the addend first, while the fma intrinsic puts it last.
2460 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2461             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2462 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2463             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2464
2465 // The following def pats catch the case where the LHS of an FMA is negated.
2466 // The TriOpFrag above catches the case where the middle operand is negated.
2467 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2468           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2469
2470 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2471           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2472
2473 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2474           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2475
2476 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2477 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2478 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2479 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2480 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2481 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2482                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2483 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2484                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2485 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2486 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2487 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2488       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2489 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2490 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2491 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2492 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2493 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2494 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2495 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2496 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2497 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2498 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2499 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2500 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2501 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2502 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2503 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2504 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2505 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2506 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2507       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2508 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2509 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2510 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2511 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2512 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2513 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2514 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2515 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2516 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2517 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2518 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2519 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2520 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2521 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2522
2523 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2524 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2525                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2526 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2527 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2528 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2529     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2530 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2531 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2532                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2533 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2534
2535 def : Pat<(ARM64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2536           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2537 def : Pat<(ARM64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2538           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2539 def : Pat<(ARM64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2540           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2541 def : Pat<(ARM64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2542           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2543
2544 def : Pat<(ARM64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2545           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2546 def : Pat<(ARM64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2547           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2548 def : Pat<(ARM64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2549           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2550 def : Pat<(ARM64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2551           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2552
2553 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2554                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2555 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2556                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2557 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2558                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2559 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2560                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2561
2562 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2563                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2564 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2565                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2566 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2567                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2568 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2569                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2570
2571 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2572                 "|cmls.8b\t$dst, $src1, $src2}",
2573                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2574 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2575                 "|cmls.16b\t$dst, $src1, $src2}",
2576                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2577 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2578                 "|cmls.4h\t$dst, $src1, $src2}",
2579                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2580 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2581                 "|cmls.8h\t$dst, $src1, $src2}",
2582                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2583 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2584                 "|cmls.2s\t$dst, $src1, $src2}",
2585                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2586 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2587                 "|cmls.4s\t$dst, $src1, $src2}",
2588                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2589 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2590                 "|cmls.2d\t$dst, $src1, $src2}",
2591                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2592
2593 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2594                 "|cmlo.8b\t$dst, $src1, $src2}",
2595                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2596 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2597                 "|cmlo.16b\t$dst, $src1, $src2}",
2598                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2599 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2600                 "|cmlo.4h\t$dst, $src1, $src2}",
2601                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2602 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2603                 "|cmlo.8h\t$dst, $src1, $src2}",
2604                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2605 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2606                 "|cmlo.2s\t$dst, $src1, $src2}",
2607                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2608 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2609                 "|cmlo.4s\t$dst, $src1, $src2}",
2610                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2611 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2612                 "|cmlo.2d\t$dst, $src1, $src2}",
2613                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2614
2615 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2616                 "|cmle.8b\t$dst, $src1, $src2}",
2617                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2618 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2619                 "|cmle.16b\t$dst, $src1, $src2}",
2620                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2621 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2622                 "|cmle.4h\t$dst, $src1, $src2}",
2623                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2624 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2625                 "|cmle.8h\t$dst, $src1, $src2}",
2626                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2627 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2628                 "|cmle.2s\t$dst, $src1, $src2}",
2629                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2630 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2631                 "|cmle.4s\t$dst, $src1, $src2}",
2632                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2633 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2634                 "|cmle.2d\t$dst, $src1, $src2}",
2635                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2636
2637 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2638                 "|cmlt.8b\t$dst, $src1, $src2}",
2639                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2640 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2641                 "|cmlt.16b\t$dst, $src1, $src2}",
2642                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2643 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2644                 "|cmlt.4h\t$dst, $src1, $src2}",
2645                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2646 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2647                 "|cmlt.8h\t$dst, $src1, $src2}",
2648                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2649 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2650                 "|cmlt.2s\t$dst, $src1, $src2}",
2651                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2652 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2653                 "|cmlt.4s\t$dst, $src1, $src2}",
2654                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2655 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2656                 "|cmlt.2d\t$dst, $src1, $src2}",
2657                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2658
2659 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2660                 "|fcmle.2s\t$dst, $src1, $src2}",
2661                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2662 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2663                 "|fcmle.4s\t$dst, $src1, $src2}",
2664                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2665 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2666                 "|fcmle.2d\t$dst, $src1, $src2}",
2667                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2668
2669 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2670                 "|fcmlt.2s\t$dst, $src1, $src2}",
2671                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2672 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2673                 "|fcmlt.4s\t$dst, $src1, $src2}",
2674                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2675 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2676                 "|fcmlt.2d\t$dst, $src1, $src2}",
2677                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2678
2679 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2680                 "|facle.2s\t$dst, $src1, $src2}",
2681                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2682 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2683                 "|facle.4s\t$dst, $src1, $src2}",
2684                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2685 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2686                 "|facle.2d\t$dst, $src1, $src2}",
2687                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2688
2689 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2690                 "|faclt.2s\t$dst, $src1, $src2}",
2691                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2692 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2693                 "|faclt.4s\t$dst, $src1, $src2}",
2694                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2695 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2696                 "|faclt.2d\t$dst, $src1, $src2}",
2697                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2698
2699 //===----------------------------------------------------------------------===//
2700 // Advanced SIMD three scalar instructions.
2701 //===----------------------------------------------------------------------===//
2702
2703 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2704 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2705 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2706 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2707 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2708 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2709 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2710 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2711 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2712           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2713 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2714                                      int_arm64_neon_facge>;
2715 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2716                                      int_arm64_neon_facgt>;
2717 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2718 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2719 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2720 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2721 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2722 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2723 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2724 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2725 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2726 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2727 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2728 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2729 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2730 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2731 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2732 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2733 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2734 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2735 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2736 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2737 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2738
2739 def : InstAlias<"cmls $dst, $src1, $src2",
2740                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2741 def : InstAlias<"cmle $dst, $src1, $src2",
2742                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2743 def : InstAlias<"cmlo $dst, $src1, $src2",
2744                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2745 def : InstAlias<"cmlt $dst, $src1, $src2",
2746                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2747 def : InstAlias<"fcmle $dst, $src1, $src2",
2748                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2749 def : InstAlias<"fcmle $dst, $src1, $src2",
2750                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2751 def : InstAlias<"fcmlt $dst, $src1, $src2",
2752                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2753 def : InstAlias<"fcmlt $dst, $src1, $src2",
2754                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2755 def : InstAlias<"facle $dst, $src1, $src2",
2756                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2757 def : InstAlias<"facle $dst, $src1, $src2",
2758                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2759 def : InstAlias<"faclt $dst, $src1, $src2",
2760                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2761 def : InstAlias<"faclt $dst, $src1, $src2",
2762                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2763
2764 //===----------------------------------------------------------------------===//
2765 // Advanced SIMD three scalar instructions (mixed operands).
2766 //===----------------------------------------------------------------------===//
2767 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2768                                        int_arm64_neon_sqdmulls_scalar>;
2769 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2770 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2771
2772 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2773                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2774                                                         (i32 FPR32:$Rm))))),
2775           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2776 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2777                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2778                                                         (i32 FPR32:$Rm))))),
2779           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2780
2781 //===----------------------------------------------------------------------===//
2782 // Advanced SIMD two scalar instructions.
2783 //===----------------------------------------------------------------------===//
2784
2785 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2786 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2787 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2788 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2789 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2790 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2791 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2792 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2793 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2794 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2795 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2796 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2797 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2798 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2799 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2800 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2801 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2802 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2803 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2804 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2805 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2806 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2807 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2808 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2809 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2810 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2811                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2812 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2813 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2814 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2815 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2816 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2817 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2818                                      int_arm64_neon_suqadd>;
2819 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2820 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2821 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2822                                     int_arm64_neon_usqadd>;
2823
2824 def : Pat<(ARM64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
2825
2826 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2827           (FCVTASv1i64 FPR64:$Rn)>;
2828 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2829           (FCVTAUv1i64 FPR64:$Rn)>;
2830 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2831           (FCVTMSv1i64 FPR64:$Rn)>;
2832 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2833           (FCVTMUv1i64 FPR64:$Rn)>;
2834 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2835           (FCVTNSv1i64 FPR64:$Rn)>;
2836 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2837           (FCVTNUv1i64 FPR64:$Rn)>;
2838 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2839           (FCVTPSv1i64 FPR64:$Rn)>;
2840 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2841           (FCVTPUv1i64 FPR64:$Rn)>;
2842
2843 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2844           (FRECPEv1i32 FPR32:$Rn)>;
2845 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2846           (FRECPEv1i64 FPR64:$Rn)>;
2847 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2848           (FRECPEv1i64 FPR64:$Rn)>;
2849
2850 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2851           (FRECPXv1i32 FPR32:$Rn)>;
2852 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2853           (FRECPXv1i64 FPR64:$Rn)>;
2854
2855 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2856           (FRSQRTEv1i32 FPR32:$Rn)>;
2857 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2858           (FRSQRTEv1i64 FPR64:$Rn)>;
2859 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2860           (FRSQRTEv1i64 FPR64:$Rn)>;
2861
2862 // If an integer is about to be converted to a floating point value,
2863 // just load it on the floating point unit.
2864 // Here are the patterns for 8 and 16-bits to float.
2865 // 8-bits -> float.
2866 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2867            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2868                           (LDRBro ro_indexed8:$addr), bsub))>;
2869 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2870            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2871                           (LDRBui am_indexed8:$addr), bsub))>;
2872 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2873            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2874                           (LDURBi am_unscaled8:$addr), bsub))>;
2875 // 16-bits -> float.
2876 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2877            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2878                           (LDRHro ro_indexed16:$addr), hsub))>;
2879 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2880            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2881                           (LDRHui am_indexed16:$addr), hsub))>;
2882 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2883            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2884                           (LDURHi am_unscaled16:$addr), hsub))>;
2885 // 32-bits are handled in target specific dag combine:
2886 // performIntToFpCombine.
2887 // 64-bits integer to 32-bits floating point, not possible with
2888 // UCVTF on floating point registers (both source and destination
2889 // must have the same size).
2890
2891 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2892 // 8-bits -> double.
2893 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2894            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2895                           (LDRBro ro_indexed8:$addr), bsub))>;
2896 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2897            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2898                           (LDRBui am_indexed8:$addr), bsub))>;
2899 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2900            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2901                           (LDURBi am_unscaled8:$addr), bsub))>;
2902 // 16-bits -> double.
2903 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2904            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2905                           (LDRHro ro_indexed16:$addr), hsub))>;
2906 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2907            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2908                           (LDRHui am_indexed16:$addr), hsub))>;
2909 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2910            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2911                           (LDURHi am_unscaled16:$addr), hsub))>;
2912 // 32-bits -> double.
2913 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2914            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2915                           (LDRSro ro_indexed32:$addr), ssub))>;
2916 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2917            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2918                           (LDRSui am_indexed32:$addr), ssub))>;
2919 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2920            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2921                           (LDURSi am_unscaled32:$addr), ssub))>;
2922 // 64-bits -> double are handled in target specific dag combine:
2923 // performIntToFpCombine.
2924
2925 //===----------------------------------------------------------------------===//
2926 // Advanced SIMD three different-sized vector instructions.
2927 //===----------------------------------------------------------------------===//
2928
2929 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2930 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2931 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2932 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2933 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2934 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2935                                              int_arm64_neon_sabd>;
2936 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2937                                           int_arm64_neon_sabd>;
2938 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2939             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2940 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2941                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2942 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2943     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2944 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2945     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2946 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2947 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2948                                                int_arm64_neon_sqadd>;
2949 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2950                                                int_arm64_neon_sqsub>;
2951 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2952                                      int_arm64_neon_sqdmull>;
2953 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2954                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2955 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2956                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2957 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2958                                               int_arm64_neon_uabd>;
2959 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2960                                           int_arm64_neon_uabd>;
2961 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2962                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2963 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2964                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2965 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2966     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2967 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2968     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2969 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2970 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2971                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2972 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2973                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2974
2975 // Patterns for 64-bit pmull
2976 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2977           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2978 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2979                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2980           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2981
2982 // CodeGen patterns for addhn and subhn instructions, which can actually be
2983 // written in LLVM IR without too much difficulty.
2984
2985 // ADDHN
2986 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2987           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2988 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2989                                            (i32 16))))),
2990           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2991 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2992                                            (i32 32))))),
2993           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2994 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2995                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2996                                                     (i32 8))))),
2997           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2998                             V128:$Rn, V128:$Rm)>;
2999 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3000                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
3001                                                     (i32 16))))),
3002           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3003                             V128:$Rn, V128:$Rm)>;
3004 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3005                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
3006                                                     (i32 32))))),
3007           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3008                             V128:$Rn, V128:$Rm)>;
3009
3010 // SUBHN
3011 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3012           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3013 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3014                                            (i32 16))))),
3015           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3016 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3017                                            (i32 32))))),
3018           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3019 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3020                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3021                                                     (i32 8))))),
3022           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3023                             V128:$Rn, V128:$Rm)>;
3024 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3025                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3026                                                     (i32 16))))),
3027           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3028                             V128:$Rn, V128:$Rm)>;
3029 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3030                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3031                                                     (i32 32))))),
3032           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3033                             V128:$Rn, V128:$Rm)>;
3034
3035 //----------------------------------------------------------------------------
3036 // AdvSIMD bitwise extract from vector instruction.
3037 //----------------------------------------------------------------------------
3038
3039 defm EXT : SIMDBitwiseExtract<"ext">;
3040
3041 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3042           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3043 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3044           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3045 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3046           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3047 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3048           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3049 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3050           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3051 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3052           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3053 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3054           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3055 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3056           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3057
3058 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3059 // 128-bit vector.
3060 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3061           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3062 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3063           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3064 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3065           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3066 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3067           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3068 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3069           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3070 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3071           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3072
3073
3074 //----------------------------------------------------------------------------
3075 // AdvSIMD zip vector
3076 //----------------------------------------------------------------------------
3077
3078 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
3079 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
3080 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
3081 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
3082 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
3083 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
3084
3085 //----------------------------------------------------------------------------
3086 // AdvSIMD TBL/TBX instructions
3087 //----------------------------------------------------------------------------
3088
3089 defm TBL : SIMDTableLookup<    0, "tbl">;
3090 defm TBX : SIMDTableLookupTied<1, "tbx">;
3091
3092 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3093           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3094 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3095           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3096
3097 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
3098                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3099           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3100 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
3101                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3102           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3103
3104
3105 //----------------------------------------------------------------------------
3106 // AdvSIMD scalar CPY instruction
3107 //----------------------------------------------------------------------------
3108
3109 defm CPY : SIMDScalarCPY<"cpy">;
3110
3111 //----------------------------------------------------------------------------
3112 // AdvSIMD scalar pairwise instructions
3113 //----------------------------------------------------------------------------
3114
3115 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3116 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3117 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3118 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3119 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3120 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3121 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
3122           (ADDPv2i64p V128:$Rn)>;
3123 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
3124           (ADDPv2i64p V128:$Rn)>;
3125 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
3126           (FADDPv2i32p V64:$Rn)>;
3127 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
3128           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3129 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
3130           (FADDPv2i64p V128:$Rn)>;
3131 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
3132           (FMAXNMPv2i32p V64:$Rn)>;
3133 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
3134           (FMAXNMPv2i64p V128:$Rn)>;
3135 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
3136           (FMAXPv2i32p V64:$Rn)>;
3137 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
3138           (FMAXPv2i64p V128:$Rn)>;
3139 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
3140           (FMINNMPv2i32p V64:$Rn)>;
3141 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
3142           (FMINNMPv2i64p V128:$Rn)>;
3143 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
3144           (FMINPv2i32p V64:$Rn)>;
3145 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
3146           (FMINPv2i64p V128:$Rn)>;
3147
3148 //----------------------------------------------------------------------------
3149 // AdvSIMD INS/DUP instructions
3150 //----------------------------------------------------------------------------
3151
3152 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3153 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3154 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3155 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3156 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3157 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3158 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3159
3160 def DUPv2i64lane : SIMDDup64FromElement;
3161 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3162 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3163 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3164 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3165 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3166 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3167
3168 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
3169           (v2f32 (DUPv2i32lane
3170             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3171             (i64 0)))>;
3172 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
3173           (v4f32 (DUPv4i32lane
3174             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3175             (i64 0)))>;
3176 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
3177           (v2f64 (DUPv2i64lane
3178             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3179             (i64 0)))>;
3180
3181 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3182           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3183 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3184          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3185 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3186           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3187
3188 // If there's an (ARM64dup (vector_extract ...) ...), we can use a duplane
3189 // instruction even if the types don't match: we just have to remap the lane
3190 // carefully. N.b. this trick only applies to truncations.
3191 def VecIndex_x2 : SDNodeXForm<imm, [{
3192   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3193 }]>;
3194 def VecIndex_x4 : SDNodeXForm<imm, [{
3195   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3196 }]>;
3197 def VecIndex_x8 : SDNodeXForm<imm, [{
3198   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3199 }]>;
3200
3201 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3202                             ValueType Src128VT, ValueType ScalVT,
3203                             Instruction DUP, SDNodeXForm IdxXFORM> {
3204   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3205                                                      imm:$idx)))),
3206             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3207
3208   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3209                                                      imm:$idx)))),
3210             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3211 }
3212
3213 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3214 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3215 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3216
3217 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3218 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3219 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3220
3221 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3222                                SDNodeXForm IdxXFORM> {
3223   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3224                                                          imm:$idx))))),
3225             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3226
3227   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3228                                                          imm:$idx))))),
3229             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3230 }
3231
3232 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3233 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3234 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3235
3236 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3237 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3238 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3239
3240 // SMOV and UMOV definitions, with some extra patterns for convenience
3241 defm SMOV : SMov;
3242 defm UMOV : UMov;
3243
3244 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3245           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3246 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3247           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3248 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3249           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3250 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3251           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3252 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3253           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3254 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3255           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3256
3257 // Extracting i8 or i16 elements will have the zero-extend transformed to
3258 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3259 // for ARM64. Match these patterns here since UMOV already zeroes out the high
3260 // bits of the destination register.
3261 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3262                (i32 0xff)),
3263           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3264 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3265                (i32 0xffff)),
3266           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3267
3268 defm INS : SIMDIns;
3269
3270 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3271           (SUBREG_TO_REG (i32 0),
3272                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3273 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3274           (SUBREG_TO_REG (i32 0),
3275                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3276
3277 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3278           (SUBREG_TO_REG (i32 0),
3279                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3280 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3281           (SUBREG_TO_REG (i32 0),
3282                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3283
3284 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3285             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3286                                   (i32 FPR32:$Rn), ssub))>;
3287 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3288             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3289                                   (i32 FPR32:$Rn), ssub))>;
3290 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3291             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3292                                   (i64 FPR64:$Rn), dsub))>;
3293
3294 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3295           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3296 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3297           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3298 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3299           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3300
3301 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3302             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3303           (EXTRACT_SUBREG
3304             (INSvi32lane
3305               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3306               VectorIndexS:$imm,
3307               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3308               (i64 0)),
3309             dsub)>;
3310 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3311             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3312           (INSvi32lane
3313             V128:$Rn, VectorIndexS:$imm,
3314             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3315             (i64 0))>;
3316 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3317             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3318           (INSvi64lane
3319             V128:$Rn, VectorIndexD:$imm,
3320             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3321             (i64 0))>;
3322
3323 // Copy an element at a constant index in one vector into a constant indexed
3324 // element of another.
3325 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3326 // index type and INS extension
3327 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3328                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3329                    VectorIndexB:$idx2)),
3330           (v16i8 (INSvi8lane
3331                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3332           )>;
3333 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3334                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3335                    VectorIndexH:$idx2)),
3336           (v8i16 (INSvi16lane
3337                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3338           )>;
3339 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3340                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3341                    VectorIndexS:$idx2)),
3342           (v4i32 (INSvi32lane
3343                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3344           )>;
3345 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3346                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3347                    VectorIndexD:$idx2)),
3348           (v2i64 (INSvi64lane
3349                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3350           )>;
3351
3352 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3353                                 ValueType VTScal, Instruction INS> {
3354   def : Pat<(VT128 (vector_insert V128:$src,
3355                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3356                         imm:$Immd)),
3357             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3358
3359   def : Pat<(VT128 (vector_insert V128:$src,
3360                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3361                         imm:$Immd)),
3362             (INS V128:$src, imm:$Immd,
3363                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3364
3365   def : Pat<(VT64 (vector_insert V64:$src,
3366                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3367                         imm:$Immd)),
3368             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3369                                  imm:$Immd, V128:$Rn, imm:$Immn),
3370                             dsub)>;
3371
3372   def : Pat<(VT64 (vector_insert V64:$src,
3373                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3374                         imm:$Immd)),
3375             (EXTRACT_SUBREG
3376                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3377                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3378                 dsub)>;
3379 }
3380
3381 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3382 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3383 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3384 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3385 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3386 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3387
3388
3389 // Floating point vector extractions are codegen'd as either a sequence of
3390 // subregister extractions, possibly fed by an INS if the lane number is
3391 // anything other than zero.
3392 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3393           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3394 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3395           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3396 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3397           (f64 (EXTRACT_SUBREG
3398             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3399                          V128:$Rn, VectorIndexD:$idx),
3400             dsub))>;
3401 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3402           (f32 (EXTRACT_SUBREG
3403             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3404                          V128:$Rn, VectorIndexS:$idx),
3405             ssub))>;
3406
3407 // All concat_vectors operations are canonicalised to act on i64 vectors for
3408 // ARM64. In the general case we need an instruction, which had just as well be
3409 // INS.
3410 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3411   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3412         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3413                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3414
3415 def : ConcatPat<v2i64, v1i64>;
3416 def : ConcatPat<v2f64, v1f64>;
3417 def : ConcatPat<v4i32, v2i32>;
3418 def : ConcatPat<v4f32, v2f32>;
3419 def : ConcatPat<v8i16, v4i16>;
3420 def : ConcatPat<v16i8, v8i8>;
3421
3422 // If the high lanes are undef, though, we can just ignore them:
3423 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3424   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3425         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3426
3427 def : ConcatUndefPat<v2i64, v1i64>;
3428 def : ConcatUndefPat<v2f64, v1f64>;
3429 def : ConcatUndefPat<v4i32, v2i32>;
3430 def : ConcatUndefPat<v4f32, v2f32>;
3431 def : ConcatUndefPat<v8i16, v4i16>;
3432 def : ConcatUndefPat<v16i8, v8i8>;
3433
3434 //----------------------------------------------------------------------------
3435 // AdvSIMD across lanes instructions
3436 //----------------------------------------------------------------------------
3437
3438 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3439 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3440 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3441 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3442 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3443 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3444 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3445 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3446 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3447 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3448 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3449
3450 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3451 // If there is a sign extension after this intrinsic, consume it as smov already
3452 // performed it
3453   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3454         (i32 (SMOVvi8to32
3455           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3456             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3457           (i64 0)))>;
3458   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3459         (i32 (SMOVvi8to32
3460           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3461             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3462           (i64 0)))>;
3463 // If there is a sign extension after this intrinsic, consume it as smov already
3464 // performed it
3465 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3466         (i32 (SMOVvi8to32
3467           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3468            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3469           (i64 0)))>;
3470 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3471         (i32 (SMOVvi8to32
3472           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3473            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3474           (i64 0)))>;
3475 // If there is a sign extension after this intrinsic, consume it as smov already
3476 // performed it
3477 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3478           (i32 (SMOVvi16to32
3479            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3480             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3481            (i64 0)))>;
3482 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3483           (i32 (SMOVvi16to32
3484            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3485             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3486            (i64 0)))>;
3487 // If there is a sign extension after this intrinsic, consume it as smov already
3488 // performed it
3489 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3490         (i32 (SMOVvi16to32
3491           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3492            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3493           (i64 0)))>;
3494 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3495         (i32 (SMOVvi16to32
3496           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3497            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3498           (i64 0)))>;
3499
3500 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3501         (i32 (EXTRACT_SUBREG
3502           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3503            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3504           ssub))>;
3505 }
3506
3507 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3508 // If there is a masking operation keeping only what has been actually
3509 // generated, consume it.
3510   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3511         (i32 (EXTRACT_SUBREG
3512           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3513             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3514           ssub))>;
3515   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3516         (i32 (EXTRACT_SUBREG
3517           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3518             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3519           ssub))>;
3520 // If there is a masking operation keeping only what has been actually
3521 // generated, consume it.
3522 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3523         (i32 (EXTRACT_SUBREG
3524           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3525             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3526           ssub))>;
3527 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3528         (i32 (EXTRACT_SUBREG
3529           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3530             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3531           ssub))>;
3532
3533 // If there is a masking operation keeping only what has been actually
3534 // generated, consume it.
3535 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3536           (i32 (EXTRACT_SUBREG
3537             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3538               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3539             ssub))>;
3540 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3541           (i32 (EXTRACT_SUBREG
3542             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3543               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3544             ssub))>;
3545 // If there is a masking operation keeping only what has been actually
3546 // generated, consume it.
3547 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3548         (i32 (EXTRACT_SUBREG
3549           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3550             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3551           ssub))>;
3552 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3553         (i32 (EXTRACT_SUBREG
3554           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3555             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3556           ssub))>;
3557
3558 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3559         (i32 (EXTRACT_SUBREG
3560           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3561             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3562           ssub))>;
3563
3564 }
3565
3566 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3567   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3568         (i32 (SMOVvi16to32
3569           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3570             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3571           (i64 0)))>;
3572 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3573         (i32 (SMOVvi16to32
3574           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3575            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3576           (i64 0)))>;
3577
3578 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3579           (i32 (EXTRACT_SUBREG
3580            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3581             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3582            ssub))>;
3583 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3584         (i32 (EXTRACT_SUBREG
3585           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3586            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3587           ssub))>;
3588
3589 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3590         (i64 (EXTRACT_SUBREG
3591           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3592            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3593           dsub))>;
3594 }
3595
3596 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3597                                                 Intrinsic intOp> {
3598   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3599         (i32 (EXTRACT_SUBREG
3600           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3601             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3602           ssub))>;
3603 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3604         (i32 (EXTRACT_SUBREG
3605           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3606             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3607           ssub))>;
3608
3609 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3610           (i32 (EXTRACT_SUBREG
3611             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3612               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3613             ssub))>;
3614 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3615         (i32 (EXTRACT_SUBREG
3616           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3617             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3618           ssub))>;
3619
3620 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3621         (i64 (EXTRACT_SUBREG
3622           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3623             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3624           dsub))>;
3625 }
3626
3627 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3628 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3629 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3630           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3631
3632 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3633 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3634 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3635           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3636
3637 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3638 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3639            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3640
3641 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3642 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3643            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3644
3645 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3646 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3647            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3648
3649 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3650 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3651            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3652
3653 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3654 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3655
3656 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3657 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3658           (i64 (EXTRACT_SUBREG
3659             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3660               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3661             dsub))>;
3662 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3663 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3664           (i64 (EXTRACT_SUBREG
3665             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3666               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3667             dsub))>;
3668
3669 //------------------------------------------------------------------------------
3670 // AdvSIMD modified immediate instructions
3671 //------------------------------------------------------------------------------
3672
3673 // AdvSIMD BIC
3674 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3675 // AdvSIMD ORR
3676 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3677
3678 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3679 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3680 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3681 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3682
3683 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3684 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3685 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3686 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3687
3688 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3689 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3690 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3691 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3692
3693 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3694 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3695 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3696 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3697
3698 // AdvSIMD FMOV
3699 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3700                                               "fmov", ".2d",
3701                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3702 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3703                                               "fmov", ".2s",
3704                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3705 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3706                                               "fmov", ".4s",
3707                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3708
3709 // AdvSIMD MOVI
3710
3711 // EDIT byte mask: scalar
3712 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3713 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3714                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3715 // The movi_edit node has the immediate value already encoded, so we use
3716 // a plain imm0_255 here.
3717 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3718           (MOVID imm0_255:$shift)>;
3719
3720 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3721 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3722 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3723 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3724
3725 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3726 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3727 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3728 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3729
3730 // EDIT byte mask: 2d
3731
3732 // The movi_edit node has the immediate value already encoded, so we use
3733 // a plain imm0_255 in the pattern
3734 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3735 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3736                                                 simdimmtype10,
3737                                                 "movi", ".2d",
3738                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3739
3740
3741 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3742 // Complexity is added to break a tie with a plain MOVI.
3743 let AddedComplexity = 1 in {
3744 def : Pat<(f32   fpimm0),
3745           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3746       Requires<[HasZCZ]>;
3747 def : Pat<(f64   fpimm0),
3748           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3749       Requires<[HasZCZ]>;
3750 }
3751
3752 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3753 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3754 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3755 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3756
3757 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3758 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3759 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3760 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3761
3762 def : Pat<(v2f64 (ARM64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
3763 def : Pat<(v4f32 (ARM64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
3764
3765 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3766 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3767
3768 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3769 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3770 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3771 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3772
3773 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3774 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3775 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3776 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3777
3778 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3779           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3780 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3781           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3782 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3783           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3784 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3785           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3786
3787 // EDIT per word: 2s & 4s with MSL shifter
3788 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3789                       [(set (v2i32 V64:$Rd),
3790                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3791 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3792                       [(set (v4i32 V128:$Rd),
3793                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3794
3795 // Per byte: 8b & 16b
3796 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3797                                                  "movi", ".8b",
3798                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3799 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3800                                                  "movi", ".16b",
3801                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3802
3803 // AdvSIMD MVNI
3804
3805 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3806 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3807
3808 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3809 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3810 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3811 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3812
3813 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3814 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3815 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3816 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3817
3818 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3819           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3820 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3821           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3822 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3823           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3824 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3825           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3826
3827 // EDIT per word: 2s & 4s with MSL shifter
3828 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3829                       [(set (v2i32 V64:$Rd),
3830                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3831 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3832                       [(set (v4i32 V128:$Rd),
3833                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3834
3835 //----------------------------------------------------------------------------
3836 // AdvSIMD indexed element
3837 //----------------------------------------------------------------------------
3838
3839 let neverHasSideEffects = 1 in {
3840   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3841   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3842 }
3843
3844 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3845 // instruction expects the addend first, while the intrinsic expects it last.
3846
3847 // On the other hand, there are quite a few valid combinatorial options due to
3848 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3849 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3850            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3851 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3852            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3853
3854 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3855            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3856 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3857            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3858 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3859            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3860 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3861            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3862
3863 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3864   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3865   // and DUP scalar.
3866   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3867                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3868                                            VectorIndexS:$idx))),
3869             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3870   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3871                            (v2f32 (ARM64duplane32
3872                                       (v4f32 (insert_subvector undef,
3873                                                  (v2f32 (fneg V64:$Rm)),
3874                                                  (i32 0))),
3875                                       VectorIndexS:$idx)))),
3876             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3877                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3878                                VectorIndexS:$idx)>;
3879   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3880                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3881             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3882                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3883
3884   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3885   // and DUP scalar.
3886   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3887                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3888                                            VectorIndexS:$idx))),
3889             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3890                                VectorIndexS:$idx)>;
3891   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3892                            (v4f32 (ARM64duplane32
3893                                       (v4f32 (insert_subvector undef,
3894                                                  (v2f32 (fneg V64:$Rm)),
3895                                                  (i32 0))),
3896                                       VectorIndexS:$idx)))),
3897             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3898                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3899                                VectorIndexS:$idx)>;
3900   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3901                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3902             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3903                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3904
3905   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3906   // (DUPLANE from 64-bit would be trivial).
3907   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3908                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3909                                            VectorIndexD:$idx))),
3910             (FMLSv2i64_indexed
3911                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3912   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3913                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3914             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3915                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3916
3917   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3918   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3919                          (vector_extract (v4f32 (fneg V128:$Rm)),
3920                                          VectorIndexS:$idx))),
3921             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3922                 V128:$Rm, VectorIndexS:$idx)>;
3923   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3924                          (vector_extract (v2f32 (fneg V64:$Rm)),
3925                                          VectorIndexS:$idx))),
3926             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3927                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3928
3929   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3930   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3931                          (vector_extract (v2f64 (fneg V128:$Rm)),
3932                                          VectorIndexS:$idx))),
3933             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3934                 V128:$Rm, VectorIndexS:$idx)>;
3935 }
3936
3937 defm : FMLSIndexedAfterNegPatterns<
3938            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3939 defm : FMLSIndexedAfterNegPatterns<
3940            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3941
3942 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3943 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3944
3945 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3946           (FMULv2i32_indexed V64:$Rn,
3947             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3948             (i64 0))>;
3949 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3950           (FMULv4i32_indexed V128:$Rn,
3951             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3952             (i64 0))>;
3953 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3954           (FMULv2i64_indexed V128:$Rn,
3955             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3956             (i64 0))>;
3957
3958 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3959 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3960 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3961               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3962 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3963               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3964 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3965 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3966     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3967 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3968     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3969 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3970                 int_arm64_neon_smull>;
3971 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3972                                            int_arm64_neon_sqadd>;
3973 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3974                                            int_arm64_neon_sqsub>;
3975 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3976 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3977     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3978 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3979     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3980 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3981                 int_arm64_neon_umull>;
3982
3983 // A scalar sqdmull with the second operand being a vector lane can be
3984 // handled directly with the indexed instruction encoding.
3985 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3986                                           (vector_extract (v4i32 V128:$Vm),
3987                                                            VectorIndexS:$idx)),
3988           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3989
3990 //----------------------------------------------------------------------------
3991 // AdvSIMD scalar shift instructions
3992 //----------------------------------------------------------------------------
3993 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3994 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3995 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3996 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3997 // Codegen patterns for the above. We don't put these directly on the
3998 // instructions because TableGen's type inference can't handle the truth.
3999 // Having the same base pattern for fp <--> int totally freaks it out.
4000 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4001           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4002 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4003           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4004 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4005           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4006 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4007           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4008 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4009                                             vecshiftR64:$imm)),
4010           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4011 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4012                                             vecshiftR64:$imm)),
4013           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4014 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4015           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4016 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4017           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4018 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4019           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4020 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4021           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4022 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4023                                             vecshiftR64:$imm)),
4024           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4025 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4026                                             vecshiftR64:$imm)),
4027           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4028
4029 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
4030 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4031 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4032                                      int_arm64_neon_sqrshrn>;
4033 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4034                                      int_arm64_neon_sqrshrun>;
4035 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
4036 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
4037 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4038                                      int_arm64_neon_sqshrn>;
4039 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4040                                      int_arm64_neon_sqshrun>;
4041 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4042 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
4043 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4044     TriOpFrag<(add node:$LHS,
4045                    (ARM64srshri node:$MHS, node:$RHS))>>;
4046 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
4047 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4048     TriOpFrag<(add node:$LHS,
4049                    (ARM64vashr node:$MHS, node:$RHS))>>;
4050 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4051                                      int_arm64_neon_uqrshrn>;
4052 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
4053 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4054                                      int_arm64_neon_uqshrn>;
4055 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
4056 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4057     TriOpFrag<(add node:$LHS,
4058                    (ARM64urshri node:$MHS, node:$RHS))>>;
4059 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
4060 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4061     TriOpFrag<(add node:$LHS,
4062                    (ARM64vlshr node:$MHS, node:$RHS))>>;
4063
4064 //----------------------------------------------------------------------------
4065 // AdvSIMD vector shift instructions
4066 //----------------------------------------------------------------------------
4067 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
4068 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
4069 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4070                                    int_arm64_neon_vcvtfxs2fp>;
4071 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4072                                          int_arm64_neon_rshrn>;
4073 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
4074 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4075                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
4076 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
4077 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4078                                       (i32 vecshiftL64:$imm))),
4079           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4080 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4081                                          int_arm64_neon_sqrshrn>;
4082 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4083                                          int_arm64_neon_sqrshrun>;
4084 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
4085 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
4086 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4087                                          int_arm64_neon_sqshrn>;
4088 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4089                                          int_arm64_neon_sqshrun>;
4090 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
4091 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4092                                       (i32 vecshiftR64:$imm))),
4093           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4094 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
4095 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4096                  TriOpFrag<(add node:$LHS,
4097                                 (ARM64srshri node:$MHS, node:$RHS))> >;
4098 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4099                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
4100
4101 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
4102 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4103                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
4104 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4105                         int_arm64_neon_vcvtfxu2fp>;
4106 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4107                                          int_arm64_neon_uqrshrn>;
4108 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
4109 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4110                                          int_arm64_neon_uqshrn>;
4111 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
4112 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4113                 TriOpFrag<(add node:$LHS,
4114                                (ARM64urshri node:$MHS, node:$RHS))> >;
4115 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4116                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
4117 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
4118 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4119                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
4120
4121 // SHRN patterns for when a logical right shift was used instead of arithmetic
4122 // (the immediate guarantees no sign bits actually end up in the result so it
4123 // doesn't matter).
4124 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4125           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4126 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4127           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4128 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4129           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4130
4131 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4132                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
4133                                                     vecshiftR16Narrow:$imm)))),
4134           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4135                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4136 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4137                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
4138                                                     vecshiftR32Narrow:$imm)))),
4139           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4140                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4141 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4142                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
4143                                                     vecshiftR64Narrow:$imm)))),
4144           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4145                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4146
4147 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4148 // Anyexts are implemented as zexts.
4149 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4150 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4151 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4152 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4153 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4154 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4155 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4156 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4157 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4158 // Also match an extend from the upper half of a 128 bit source register.
4159 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4160           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4161 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4162           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4163 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4164           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4165 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4166           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4167 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4168           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4169 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4170           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4171 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4172           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4173 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4174           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4175 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4176           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4177
4178 // Vector shift sxtl aliases
4179 def : InstAlias<"sxtl.8h $dst, $src1",
4180                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4181 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4182                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4183 def : InstAlias<"sxtl.4s $dst, $src1",
4184                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4185 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4186                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4187 def : InstAlias<"sxtl.2d $dst, $src1",
4188                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4189 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4190                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4191
4192 // Vector shift sxtl2 aliases
4193 def : InstAlias<"sxtl2.8h $dst, $src1",
4194                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4195 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4196                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4197 def : InstAlias<"sxtl2.4s $dst, $src1",
4198                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4199 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4200                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4201 def : InstAlias<"sxtl2.2d $dst, $src1",
4202                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4203 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4204                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4205
4206 // Vector shift uxtl aliases
4207 def : InstAlias<"uxtl.8h $dst, $src1",
4208                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4209 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4210                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4211 def : InstAlias<"uxtl.4s $dst, $src1",
4212                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4213 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4214                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4215 def : InstAlias<"uxtl.2d $dst, $src1",
4216                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4217 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4218                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4219
4220 // Vector shift uxtl2 aliases
4221 def : InstAlias<"uxtl2.8h $dst, $src1",
4222                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4223 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4224                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4225 def : InstAlias<"uxtl2.4s $dst, $src1",
4226                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4227 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4228                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4229 def : InstAlias<"uxtl2.2d $dst, $src1",
4230                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4231 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4232                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4233
4234 // If an integer is about to be converted to a floating point value,
4235 // just load it on the floating point unit.
4236 // These patterns are more complex because floating point loads do not
4237 // support sign extension.
4238 // The sign extension has to be explicitly added and is only supported for
4239 // one step: byte-to-half, half-to-word, word-to-doubleword.
4240 // SCVTF GPR -> FPR is 9 cycles.
4241 // SCVTF FPR -> FPR is 4 cyclces.
4242 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4243 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4244 // and still being faster.
4245 // However, this is not good for code size.
4246 // 8-bits -> float. 2 sizes step-up.
4247 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
4248            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4249                               (SSHLLv4i16_shift
4250                                 (f64
4251                                   (EXTRACT_SUBREG
4252                                     (SSHLLv8i8_shift
4253                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4254                                                   (LDRBro ro_indexed8:$addr),
4255                                                   bsub),
4256                                      0),
4257                                    dsub)),
4258                                0),
4259                            ssub)))>, Requires<[NotForCodeSize]>;
4260 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
4261            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4262                               (SSHLLv4i16_shift
4263                                 (f64
4264                                   (EXTRACT_SUBREG
4265                                     (SSHLLv8i8_shift
4266                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4267                                                   (LDRBui am_indexed8:$addr),
4268                                                   bsub),
4269                                      0),
4270                                    dsub)),
4271                                0),
4272                            ssub)))>, Requires<[NotForCodeSize]>;
4273 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
4274            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4275                               (SSHLLv4i16_shift
4276                                 (f64
4277                                   (EXTRACT_SUBREG
4278                                     (SSHLLv8i8_shift
4279                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4280                                                   (LDURBi am_unscaled8:$addr),
4281                                                   bsub),
4282                                      0),
4283                                    dsub)),
4284                                0),
4285                            ssub)))>, Requires<[NotForCodeSize]>;
4286 // 16-bits -> float. 1 size step-up.
4287 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4288            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4289                               (SSHLLv4i16_shift
4290                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4291                                                (LDRHro ro_indexed16:$addr),
4292                                                hsub),
4293                                0),
4294                            ssub)))>, Requires<[NotForCodeSize]>;
4295 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4296            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4297                               (SSHLLv4i16_shift
4298                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4299                                                (LDRHui am_indexed16:$addr),
4300                                                hsub),
4301                                0),
4302                            ssub)))>, Requires<[NotForCodeSize]>;
4303 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4304            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4305                               (SSHLLv4i16_shift
4306                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4307                                                (LDURHi am_unscaled16:$addr),
4308                                                hsub),
4309                                0),
4310                            ssub)))>, Requires<[NotForCodeSize]>;
4311 // 32-bits to 32-bits are handled in target specific dag combine:
4312 // performIntToFpCombine.
4313 // 64-bits integer to 32-bits floating point, not possible with
4314 // SCVTF on floating point registers (both source and destination
4315 // must have the same size).
4316
4317 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4318 // 8-bits -> double. 3 size step-up: give up.
4319 // 16-bits -> double. 2 size step.
4320 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4321            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4322                               (SSHLLv2i32_shift
4323                                  (f64
4324                                   (EXTRACT_SUBREG
4325                                     (SSHLLv4i16_shift
4326                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4327                                                   (LDRHro ro_indexed16:$addr),
4328                                                   hsub),
4329                                      0),
4330                                    dsub)),
4331                                0),
4332                              dsub)))>, Requires<[NotForCodeSize]>;
4333 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4334            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
4335                                (SSHLLv2i32_shift
4336                                  (f64
4337                                    (EXTRACT_SUBREG
4338                                      (SSHLLv4i16_shift
4339                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4340                                                   (LDRHui am_indexed16:$addr),
4341                                                   hsub),
4342                                       0),
4343                                     dsub)),
4344                                  0),
4345                               dsub)))>, Requires<[NotForCodeSize]>;
4346 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4347            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4348                               (SSHLLv2i32_shift
4349                                 (f64
4350                                   (EXTRACT_SUBREG
4351                                     (SSHLLv4i16_shift
4352                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4353                                                   (LDURHi am_unscaled16:$addr),
4354                                                   hsub),
4355                                       0),
4356                                    dsub)),
4357                                0),
4358                              dsub)))>, Requires<[NotForCodeSize]>;
4359 // 32-bits -> double. 1 size step-up.
4360 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4361            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4362                               (SSHLLv2i32_shift
4363                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4364                                                (LDRSro ro_indexed32:$addr),
4365                                                ssub),
4366                                0),
4367                              dsub)))>, Requires<[NotForCodeSize]>;
4368 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4369            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4370                               (SSHLLv2i32_shift
4371                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4372                                                (LDRSui am_indexed32:$addr),
4373                                                ssub),
4374                                0),
4375                              dsub)))>, Requires<[NotForCodeSize]>;
4376 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4377            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4378                               (SSHLLv2i32_shift
4379                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4380                                                (LDURSi am_unscaled32:$addr),
4381                                                ssub),
4382                                0),
4383                              dsub)))>, Requires<[NotForCodeSize]>;
4384 // 64-bits -> double are handled in target specific dag combine:
4385 // performIntToFpCombine.
4386
4387
4388 //----------------------------------------------------------------------------
4389 // AdvSIMD Load-Store Structure
4390 //----------------------------------------------------------------------------
4391 defm LD1 : SIMDLd1Multiple<"ld1">;
4392 defm LD2 : SIMDLd2Multiple<"ld2">;
4393 defm LD3 : SIMDLd3Multiple<"ld3">;
4394 defm LD4 : SIMDLd4Multiple<"ld4">;
4395
4396 defm ST1 : SIMDSt1Multiple<"st1">;
4397 defm ST2 : SIMDSt2Multiple<"st2">;
4398 defm ST3 : SIMDSt3Multiple<"st3">;
4399 defm ST4 : SIMDSt4Multiple<"st4">;
4400
4401 class Ld1Pat<ValueType ty, Instruction INST>
4402   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4403
4404 def : Ld1Pat<v16i8, LD1Onev16b>;
4405 def : Ld1Pat<v8i16, LD1Onev8h>;
4406 def : Ld1Pat<v4i32, LD1Onev4s>;
4407 def : Ld1Pat<v2i64, LD1Onev2d>;
4408 def : Ld1Pat<v8i8,  LD1Onev8b>;
4409 def : Ld1Pat<v4i16, LD1Onev4h>;
4410 def : Ld1Pat<v2i32, LD1Onev2s>;
4411 def : Ld1Pat<v1i64, LD1Onev1d>;
4412
4413 class St1Pat<ValueType ty, Instruction INST>
4414   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4415         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4416
4417 def : St1Pat<v16i8, ST1Onev16b>;
4418 def : St1Pat<v8i16, ST1Onev8h>;
4419 def : St1Pat<v4i32, ST1Onev4s>;
4420 def : St1Pat<v2i64, ST1Onev2d>;
4421 def : St1Pat<v8i8,  ST1Onev8b>;
4422 def : St1Pat<v4i16, ST1Onev4h>;
4423 def : St1Pat<v2i32, ST1Onev2s>;
4424 def : St1Pat<v1i64, ST1Onev1d>;
4425
4426 //---
4427 // Single-element
4428 //---
4429
4430 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4431 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4432 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4433 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4434 let mayLoad = 1, neverHasSideEffects = 1 in {
4435 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4436 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4437 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4438 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4439 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4440 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4441 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4442 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4443 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4444 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4445 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4446 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4447 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4448 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4449 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4450 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4451 }
4452
4453 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4454           (LD1Rv8b am_simdnoindex:$vaddr)>;
4455 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4456           (LD1Rv16b am_simdnoindex:$vaddr)>;
4457 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4458           (LD1Rv4h am_simdnoindex:$vaddr)>;
4459 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4460           (LD1Rv8h am_simdnoindex:$vaddr)>;
4461 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4462           (LD1Rv2s am_simdnoindex:$vaddr)>;
4463 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4464           (LD1Rv4s am_simdnoindex:$vaddr)>;
4465 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4466           (LD1Rv2d am_simdnoindex:$vaddr)>;
4467 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4468           (LD1Rv1d am_simdnoindex:$vaddr)>;
4469 // Grab the floating point version too
4470 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4471           (LD1Rv2s am_simdnoindex:$vaddr)>;
4472 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4473           (LD1Rv4s am_simdnoindex:$vaddr)>;
4474 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4475           (LD1Rv2d am_simdnoindex:$vaddr)>;
4476 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4477           (LD1Rv1d am_simdnoindex:$vaddr)>;
4478
4479 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4480                     ValueType VTy, ValueType STy, Instruction LD1>
4481   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4482            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4483         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4484
4485 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4486 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4487 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4488 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4489 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4490 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4491
4492 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4493                    ValueType VTy, ValueType STy, Instruction LD1>
4494   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4495            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4496         (EXTRACT_SUBREG
4497             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4498                           VecIndex:$idx, am_simdnoindex:$vaddr),
4499             dsub)>;
4500
4501 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4502 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4503 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4504 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4505
4506
4507 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4508 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4509 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4510 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4511
4512 // Stores
4513 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4514 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4515 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4516 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4517
4518 let AddedComplexity = 8 in
4519 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4520                     ValueType VTy, ValueType STy, Instruction ST1>
4521   : Pat<(scalar_store
4522              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4523              am_simdnoindex:$vaddr),
4524         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4525
4526 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4527 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4528 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4529 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4530 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4531 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4532
4533 let AddedComplexity = 8 in
4534 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4535                    ValueType VTy, ValueType STy, Instruction ST1>
4536   : Pat<(scalar_store
4537              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4538              am_simdnoindex:$vaddr),
4539         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4540              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4541
4542 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4543 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4544 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4545 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4546
4547 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4548                              ValueType VTy, ValueType STy, Instruction ST1,
4549                              int offset> {
4550   def : Pat<(scalar_store
4551               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4552               am_simdnoindex:$vaddr, offset),
4553         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4554              VecIndex:$idx, am_simdnoindex:$vaddr, XZR)>;
4555
4556   def : Pat<(scalar_store
4557               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4558               am_simdnoindex:$vaddr, GPR64:$Rm),
4559         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4560              VecIndex:$idx, am_simdnoindex:$vaddr, $Rm)>;
4561 }
4562
4563 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4564 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4565                         2>;
4566 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4567 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4568 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4569 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4570
4571 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4572                              ValueType VTy, ValueType STy, Instruction ST1,
4573                              int offset> {
4574   def : Pat<(scalar_store
4575               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4576               am_simdnoindex:$vaddr, offset),
4577         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr, XZR)>;
4578
4579   def : Pat<(scalar_store
4580               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4581               am_simdnoindex:$vaddr, GPR64:$Rm),
4582         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr, $Rm)>;
4583 }
4584
4585 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4586                          1>;
4587 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4588                          2>;
4589 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4590 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4591 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4592 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4593
4594 let mayStore = 1, neverHasSideEffects = 1 in {
4595 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4596 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4597 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4598 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4599 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4600 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4601 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4602 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4603 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4604 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4605 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4606 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4607 }
4608
4609 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4610 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4611 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4612 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4613
4614 //----------------------------------------------------------------------------
4615 // Crypto extensions
4616 //----------------------------------------------------------------------------
4617
4618 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4619 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4620 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4621 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4622
4623 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4624 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4625 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4626 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4627 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4628 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4629 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4630
4631 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4632 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4633 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4634
4635 //----------------------------------------------------------------------------
4636 // Compiler-pseudos
4637 //----------------------------------------------------------------------------
4638 // FIXME: Like for X86, these should go in their own separate .td file.
4639
4640 // Any instruction that defines a 32-bit result leaves the high half of the
4641 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4642 // be copying from a truncate. But any other 32-bit operation will zero-extend
4643 // up to 64 bits.
4644 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4645 def def32 : PatLeaf<(i32 GPR32:$src), [{
4646   return N->getOpcode() != ISD::TRUNCATE &&
4647          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4648          N->getOpcode() != ISD::CopyFromReg;
4649 }]>;
4650
4651 // In the case of a 32-bit def that is known to implicitly zero-extend,
4652 // we can use a SUBREG_TO_REG.
4653 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4654
4655 // For an anyext, we don't care what the high bits are, so we can perform an
4656 // INSERT_SUBREF into an IMPLICIT_DEF.
4657 def : Pat<(i64 (anyext GPR32:$src)),
4658           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4659
4660 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4661 // instruction (UBFM) on the enclosing super-reg.
4662 def : Pat<(i64 (zext GPR32:$src)),
4663  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4664
4665 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4666 // containing super-reg.
4667 def : Pat<(i64 (sext GPR32:$src)),
4668    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4669 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4670 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4671 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4672 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4673 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4674 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4675 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4676
4677 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4678           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4679                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4680 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4681           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4682                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4683
4684 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4685           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4686                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4687 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4688           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4689                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4690
4691 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4692           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4693                    (i64 (i64shift_a        imm0_63:$imm)),
4694                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4695
4696 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4697 // AddedComplexity for the following patterns since we want to match sext + sra
4698 // patterns before we attempt to match a single sra node.
4699 let AddedComplexity = 20 in {
4700 // We support all sext + sra combinations which preserve at least one bit of the
4701 // original value which is to be sign extended. E.g. we support shifts up to
4702 // bitwidth-1 bits.
4703 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4704           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4705 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4706           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4707
4708 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4709           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4710 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4711           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4712
4713 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4714           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4715                    (i64 imm0_31:$imm), 31)>;
4716 } // AddedComplexity = 20
4717
4718 // To truncate, we can simply extract from a subregister.
4719 def : Pat<(i32 (trunc GPR64sp:$src)),
4720           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4721
4722 // __builtin_trap() uses the BRK instruction on ARM64.
4723 def : Pat<(trap), (BRK 1)>;
4724
4725 // Conversions within AdvSIMD types in the same register size are free.
4726 // But because we need a consistent lane ordering, in big endian many
4727 // conversions require one or more REV instructions.
4728 //
4729 // Consider a simple memory load followed by a bitconvert then a store.
4730 //   v0 = load v2i32
4731 //   v1 = BITCAST v2i32 v0 to v4i16
4732 //        store v4i16 v2
4733 //
4734 // In big endian mode every memory access has an implicit byte swap. LDR and
4735 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
4736 // is, they treat the vector as a sequence of elements to be byte-swapped.
4737 // The two pairs of instructions are fundamentally incompatible. We've decided
4738 // to use LD1/ST1 only to simplify compiler implementation.
4739 //
4740 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
4741 // the original code sequence:
4742 //   v0 = load v2i32
4743 //   v1 = REV v2i32                  (implicit)
4744 //   v2 = BITCAST v2i32 v1 to v4i16
4745 //   v3 = REV v4i16 v2               (implicit)
4746 //        store v4i16 v3
4747 //
4748 // But this is now broken - the value stored is different to the value loaded
4749 // due to lane reordering. To fix this, on every BITCAST we must perform two
4750 // other REVs:
4751 //   v0 = load v2i32
4752 //   v1 = REV v2i32                  (implicit)
4753 //   v2 = REV v2i32
4754 //   v3 = BITCAST v2i32 v2 to v4i16
4755 //   v4 = REV v4i16
4756 //   v5 = REV v4i16 v4               (implicit)
4757 //        store v4i16 v5
4758 //
4759 // This means an extra two instructions, but actually in most cases the two REV
4760 // instructions can be combined into one. For example:
4761 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
4762 //
4763 // There is also no 128-bit REV instruction. This must be synthesized with an
4764 // EXT instruction.
4765 //
4766 // Most bitconverts require some sort of conversion. The only exceptions are:
4767 //   a) Identity conversions -  vNfX <-> vNiX
4768 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
4769 //
4770
4771 let Predicates = [IsLE] in {
4772 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4773 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4774 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4775 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4776
4777 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4778           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4779 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4780           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4781 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4782           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4783 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4784           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4785 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4786           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4787 }
4788 let Predicates = [IsBE] in {
4789 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
4790                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4791 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
4792                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4793 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
4794                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4795 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
4796                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4797
4798 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4799           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4800 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4801           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4802 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4803           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4804 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4805           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4806 }
4807 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4808 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4809 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
4810           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4811 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
4812           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4813 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
4814           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4815 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
4816
4817 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
4818           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
4819 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
4820           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
4821 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
4822           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4823 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
4824           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
4825 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4826           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4827
4828 let Predicates = [IsLE] in {
4829 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4830 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4831 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4832 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4833 }
4834 let Predicates = [IsBE] in {
4835 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
4836                              (v1i64 (REV64v2i32 FPR64:$src))>;
4837 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
4838                              (v1i64 (REV64v4i16 FPR64:$src))>;
4839 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
4840                              (v1i64 (REV64v8i8 FPR64:$src))>;
4841 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
4842                              (v1i64 (REV64v2i32 FPR64:$src))>;
4843 }
4844 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4845 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4846
4847 let Predicates = [IsLE] in {
4848 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4849 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4850 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4851 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4852 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4853 }
4854 let Predicates = [IsBE] in {
4855 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
4856                              (v2i32 (REV64v2i32 FPR64:$src))>;
4857 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
4858                              (v2i32 (REV32v4i16 FPR64:$src))>;
4859 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
4860                              (v2i32 (REV32v8i8 FPR64:$src))>;
4861 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
4862                              (v2i32 (REV64v2i32 FPR64:$src))>;
4863 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
4864                              (v2i32 (REV64v2i32 FPR64:$src))>;
4865 }
4866 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4867
4868 let Predicates = [IsLE] in {
4869 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4870 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4871 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4872 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4873 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4874 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4875 }
4876 let Predicates = [IsBE] in {
4877 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
4878                              (v4i16 (REV64v4i16 FPR64:$src))>;
4879 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
4880                              (v4i16 (REV32v4i16 FPR64:$src))>;
4881 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
4882                              (v4i16 (REV16v8i8 FPR64:$src))>;
4883 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
4884                              (v4i16 (REV64v4i16 FPR64:$src))>;
4885 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
4886                              (v4i16 (REV32v4i16 FPR64:$src))>;
4887 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
4888                              (v4i16 (REV64v4i16 FPR64:$src))>;
4889 }
4890
4891 let Predicates = [IsLE] in {
4892 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4893 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4894 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4895 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4896 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4897 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4898 }
4899 let Predicates = [IsBE] in {
4900 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
4901                              (v8i8 (REV64v8i8 FPR64:$src))>;
4902 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
4903                              (v8i8 (REV32v8i8 FPR64:$src))>;
4904 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
4905                              (v8i8 (REV16v8i8 FPR64:$src))>;
4906 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
4907                              (v8i8 (REV64v8i8 FPR64:$src))>;
4908 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
4909                              (v8i8 (REV32v8i8 FPR64:$src))>;
4910 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
4911                              (v8i8 (REV64v8i8 FPR64:$src))>;
4912 }
4913
4914 let Predicates = [IsLE] in {
4915 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4916 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4917 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4918 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4919 }
4920 let Predicates = [IsBE] in {
4921 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
4922                              (f64 (REV64v2i32 FPR64:$src))>;
4923 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
4924                              (f64 (REV64v4i16 FPR64:$src))>;
4925 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
4926                              (f64 (REV64v2i32 FPR64:$src))>;
4927 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
4928                              (f64 (REV64v8i8 FPR64:$src))>;
4929 }
4930 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4931 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4932
4933 let Predicates = [IsLE] in {
4934 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4935 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4936 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4937 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4938 }
4939 let Predicates = [IsBE] in {
4940 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
4941                              (v1f64 (REV64v2i32 FPR64:$src))>;
4942 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
4943                              (v1f64 (REV64v4i16 FPR64:$src))>;
4944 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
4945                              (v1f64 (REV64v8i8 FPR64:$src))>;
4946 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
4947                              (v1f64 (REV64v2i32 FPR64:$src))>;
4948 }
4949 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4950 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4951
4952 let Predicates = [IsLE] in {
4953 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4954 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4955 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4956 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4957 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4958 }
4959 let Predicates = [IsBE] in {
4960 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
4961                              (v2f32 (REV64v2i32 FPR64:$src))>;
4962 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
4963                              (v2f32 (REV32v4i16 FPR64:$src))>;
4964 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
4965                              (v2f32 (REV32v8i8 FPR64:$src))>;
4966 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
4967                              (v2f32 (REV64v2i32 FPR64:$src))>;
4968 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
4969                              (v2f32 (REV64v2i32 FPR64:$src))>;
4970 }
4971 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4972
4973 let Predicates = [IsLE] in {
4974 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4975 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4976 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4977 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4978 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4979 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
4980 }
4981 let Predicates = [IsBE] in {
4982 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
4983                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
4984 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
4985                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
4986                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
4987 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
4988                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
4989                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
4990 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
4991                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
4992 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
4993                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
4994                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
4995 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
4996                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
4997                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
4998 }
4999
5000 let Predicates = [IsLE] in {
5001 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5002 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5003 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5004 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5005 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5006 }
5007 let Predicates = [IsBE] in {
5008 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5009                              (v2f64 (EXTv16i8 FPR128:$src,
5010                                               FPR128:$src, (i32 8)))>;
5011 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5012                              (v2f64 (REV64v4i32 FPR128:$src))>;
5013 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5014                              (v2f64 (REV64v8i16 FPR128:$src))>;
5015 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5016                              (v2f64 (REV64v16i8 FPR128:$src))>;
5017 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5018                              (v2f64 (REV64v4i32 FPR128:$src))>;
5019 }
5020 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5021
5022 let Predicates = [IsLE] in {
5023 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5024 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5025 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5026 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5027 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5028 }
5029 let Predicates = [IsBE] in {
5030 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5031                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5032                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5033 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5034                              (v4f32 (REV32v8i16 FPR128:$src))>;
5035 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5036                              (v4f32 (REV32v16i8 FPR128:$src))>;
5037 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5038                              (v4f32 (REV64v4i32 FPR128:$src))>;
5039 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5040                              (v4f32 (REV64v4i32 FPR128:$src))>;
5041 }
5042 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5043
5044 let Predicates = [IsLE] in {
5045 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5046 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5047 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5048 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5049 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5050 }
5051 let Predicates = [IsBE] in {
5052 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5053                              (v2i64 (EXTv16i8 FPR128:$src,
5054                                               FPR128:$src, (i32 8)))>;
5055 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5056                              (v2i64 (REV64v4i32 FPR128:$src))>;
5057 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5058                              (v2i64 (REV64v8i16 FPR128:$src))>;
5059 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5060                              (v2i64 (REV64v16i8 FPR128:$src))>;
5061 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5062                              (v2i64 (REV64v4i32 FPR128:$src))>;
5063 }
5064 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5065
5066 let Predicates = [IsLE] in {
5067 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5068 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5069 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5070 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5071 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5072 }
5073 let Predicates = [IsBE] in {
5074 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5075                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5076                                               (REV64v4i32 FPR128:$src),
5077                                               (i32 8)))>;
5078 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5079                              (v4i32 (REV64v4i32 FPR128:$src))>;
5080 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5081                              (v4i32 (REV32v8i16 FPR128:$src))>;
5082 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5083                              (v4i32 (REV32v16i8 FPR128:$src))>;
5084 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5085                              (v4i32 (REV64v4i32 FPR128:$src))>;
5086 }
5087 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5088
5089 let Predicates = [IsLE] in {
5090 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5091 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5092 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5093 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5094 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5095 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5096 }
5097 let Predicates = [IsBE] in {
5098 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5099                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5100                                               (REV64v8i16 FPR128:$src),
5101                                               (i32 8)))>;
5102 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5103                              (v8i16 (REV64v8i16 FPR128:$src))>;
5104 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5105                              (v8i16 (REV32v8i16 FPR128:$src))>;
5106 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5107                              (v8i16 (REV16v16i8 FPR128:$src))>;
5108 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5109                              (v8i16 (REV64v8i16 FPR128:$src))>;
5110 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5111                              (v8i16 (REV32v8i16 FPR128:$src))>;
5112 }
5113
5114 let Predicates = [IsLE] in {
5115 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5116 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5117 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5118 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5119 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5120 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5121 }
5122 let Predicates = [IsBE] in {
5123 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5124                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5125                                               (REV64v16i8 FPR128:$src),
5126                                               (i32 8)))>;
5127 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5128                              (v16i8 (REV64v16i8 FPR128:$src))>;
5129 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5130                              (v16i8 (REV32v16i8 FPR128:$src))>;
5131 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5132                              (v16i8 (REV16v16i8 FPR128:$src))>;
5133 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5134                              (v16i8 (REV64v16i8 FPR128:$src))>;
5135 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5136                              (v16i8 (REV32v16i8 FPR128:$src))>;
5137 }
5138
5139 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5140           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5141 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5142           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5143 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5144           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5145 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5146           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5147
5148 // A 64-bit subvector insert to the first 128-bit vector position
5149 // is a subregister copy that needs no instruction.
5150 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5151           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5152 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5153           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5154 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5155           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5156 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5157           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5158 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5159           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5160 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5161           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5162
5163 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5164 // or v2f32.
5165 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5166                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5167            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5168 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5169                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5170            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5171     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5172     // so we match on v4f32 here, not v2f32. This will also catch adding
5173     // the low two lanes of a true v4f32 vector.
5174 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5175                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5176           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5177
5178 // Scalar 64-bit shifts in FPR64 registers.
5179 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5180           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5181 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5182           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5183 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5184           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5185 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5186           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5187
5188 // Tail call return handling. These are all compiler pseudo-instructions,
5189 // so no encoding information or anything like that.
5190 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5191   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5192   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5193 }
5194
5195 def : Pat<(ARM64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5196           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5197 def : Pat<(ARM64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5198           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5199 def : Pat<(ARM64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5200           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5201
5202 include "ARM64InstrAtomics.td"