lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27
  28 //===----------------------------------------------------------------------===//
  29 // ARM64-specific DAG Nodes.
  30 //
  31
  32 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  33 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  34                                               [SDTCisSameAs<0, 2>,
  35                                                SDTCisSameAs<0, 3>,
  36                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  39 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  40                                             [SDTCisSameAs<0, 1>,
  41                                              SDTCisSameAs<0, 2>,
  42                                              SDTCisInt<0>,
  43                                              SDTCisVT<3, i32>]>;
  44
  45 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  46 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  47                                             [SDTCisSameAs<0, 2>,
  48                                              SDTCisSameAs<0, 3>,
  49                                              SDTCisInt<0>,
  50                                              SDTCisVT<1, i32>,
  51                                              SDTCisVT<4, i32>]>;
  52
  53 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  54                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  55                                       SDTCisVT<2, i32>]>;
  56 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  57 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  58                                         SDTCisVT<2, OtherVT>]>;
  59
  60
  61 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  62                                    [SDTCisSameAs<0, 1>,
  63                                     SDTCisSameAs<0, 2>,
  64                                     SDTCisInt<3>,
  65                                     SDTCisVT<4, i32>]>;
  66 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  67                                    [SDTCisFP<0>,
  68                                     SDTCisSameAs<0, 1>]>;
  69 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  70 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  71 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  72                                           SDTCisSameAs<0, 1>,
  73                                           SDTCisSameAs<0, 2>]>;
  74 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  75 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  76 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  77                                            SDTCisInt<2>, SDTCisInt<3>]>;
  78 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  79 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  80                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  81 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  82
  83 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  84 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  85 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  86 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  87                                            SDTCisSameAs<0,2>]>;
  88 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  89                                            SDTCisSameAs<0,2>,
  90                                            SDTCisSameAs<0,3>]>;
  91 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  92 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  93
  94 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  95
  96 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  97                                                  SDTCisPtrTy<1>]>;
  98 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  99                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 100                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 101                                          SDTCisSameAs<1, 4>]>;
 102
 103
 104 // Node definitions.
 105 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
 106 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
 107 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
 108 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
 109                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 110                                 [SDNPHasChain, SDNPOutGlue]>;
 111 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 112                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 113                                                SDTCisVT<1, i32> ]>,
 114                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 115 def ARM64call          : SDNode<"ARM64ISD::CALL",
 116                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 117                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 118                                  SDNPVariadic]>;
 119 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 120                                 [SDNPHasChain]>;
 121 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 122                                 [SDNPHasChain]>;
 123 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 124                                 [SDNPHasChain]>;
 125 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 126                                 [SDNPHasChain]>;
 127 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 128                                 [SDNPHasChain]>;
 129
 130
 131 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 132 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 133 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 134 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 135 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 136                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 137 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 138 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 139 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 140                             [SDNPCommutative]>;
 141 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 142 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 143                             [SDNPCommutative]>;
 144 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 145 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 146
 147 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 148
 149 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 150
 151 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 152 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 153
 154 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 155 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 156 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 157 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 158 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 159
 160 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 161 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 162 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 163 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 164 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 165 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 166
 167 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 168 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 169 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 170 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 171 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 172 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 173 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 174
 175 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 176 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 177 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 178 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 179
 180 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 181 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 182 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 183 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 184 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 185 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 186 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 187 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 188
 189 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 190 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 191 def ARM64bsl: SDNode<"ARM64ISD::BSL", SDT_ARM64trivec>;
 192
 193 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 194 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 195 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 196 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 197 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 198
 199 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 200 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 201 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 202
 203 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 204 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 205 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 206 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 207 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 208 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 209                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 210
 211 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 212 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 213 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 214 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 215 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 216
 217 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 218 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 219
 220 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 221
 222 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 223                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 224
 225 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 226                                [SDNPHasChain, SDNPSideEffect]>;
 227
 228 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 229 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 230
 231 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 232                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 233                                 SDNPVariadic]>;
 234
 235 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 236
 237
 238 //===----------------------------------------------------------------------===//
 239
 240 //===----------------------------------------------------------------------===//
 241
 242 // ARM64 Instruction Predicate Definitions.
 243 //
 244 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 245 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 246 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 247 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 248 def ForCodeSize   : Predicate<"ForCodeSize">;
 249 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 250
 251 include "ARM64InstrFormats.td"
 252
 253 //===----------------------------------------------------------------------===//
 254
 255 //===----------------------------------------------------------------------===//
 256 // Miscellaneous instructions.
 257 //===----------------------------------------------------------------------===//
 258
 259 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 260 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 261                               [(ARM64callseq_start timm:$amt)]>;
 262 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 263                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 264 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 265
 266 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 267 // FIXME: The following pseudo instructions are only needed because remat
 268 // cannot handle multiple instructions.  When that changes, they can be
 269 // removed, along with the ARM64Wrapper node.
 270
 271 let AddedComplexity = 10 in
 272 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 273                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 274               Sched<[WriteLDAdr]>;
 275
 276 // The MOVaddr instruction should match only when the add is not folded
 277 // into a load or store address.
 278 def MOVaddr
 279     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 280              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 281                                             tglobaladdr:$low))]>,
 282       Sched<[WriteAdrAdr]>;
 283 def MOVaddrJT
 284     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 285              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 286                                              tjumptable:$low))]>,
 287       Sched<[WriteAdrAdr]>;
 288 def MOVaddrCP
 289     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 290              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 291                                              tconstpool:$low))]>,
 292       Sched<[WriteAdrAdr]>;
 293 def MOVaddrBA
 294     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 295              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 296                                              tblockaddress:$low))]>,
 297       Sched<[WriteAdrAdr]>;
 298 def MOVaddrTLS
 299     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 300              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 301                                             tglobaltlsaddr:$low))]>,
 302       Sched<[WriteAdrAdr]>;
 303 def MOVaddrEXT
 304     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 305              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 306                                             texternalsym:$low))]>,
 307       Sched<[WriteAdrAdr]>;
 308
 309 } // isReMaterializable, isCodeGenOnly
 310
 311 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 312           (LOADgot tglobaltlsaddr:$addr)>;
 313
 314 def : Pat<(ARM64LOADgot texternalsym:$addr),
 315           (LOADgot texternalsym:$addr)>;
 316
 317 def : Pat<(ARM64LOADgot tconstpool:$addr),
 318           (LOADgot tconstpool:$addr)>;
 319
 320 //===----------------------------------------------------------------------===//
 321 // System instructions.
 322 //===----------------------------------------------------------------------===//
 323
 324 def HINT  : HintI<"hint">;
 325 def : InstAlias<"nop",  (HINT 0b000)>;
 326 def : InstAlias<"yield",(HINT 0b001)>;
 327 def : InstAlias<"wfe",  (HINT 0b010)>;
 328 def : InstAlias<"wfi",  (HINT 0b011)>;
 329 def : InstAlias<"sev",  (HINT 0b100)>;
 330 def : InstAlias<"sevl", (HINT 0b101)>;
 331
 332   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 333 let mayLoad = 1, mayStore = 1 in
 334 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 335
 336 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 337 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 338 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 339 def : InstAlias<"clrex", (CLREX 0xf)>;
 340 def : InstAlias<"isb", (ISB 0xf)>;
 341
 342 def MRS    : MRSI;
 343 def MSR    : MSRI;
 344 def MSRpstate: MSRpstateI;
 345
 346 // The thread pointer (on Linux, at least, where this has been implemented) is
 347 // TPIDR_EL0.
 348 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 349
 350 // Generic system instructions
 351 def SYSxt  : SystemXtI<0, "sys">;
 352 def SYSLxt : SystemLXtI<1, "sysl">;
 353
 354 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 355                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 356                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 357
 358 //===----------------------------------------------------------------------===//
 359 // Move immediate instructions.
 360 //===----------------------------------------------------------------------===//
 361
 362 defm MOVK : InsertImmediate<0b11, "movk">;
 363 defm MOVN : MoveImmediate<0b00, "movn">;
 364
 365 let PostEncoderMethod = "fixMOVZ" in
 366 defm MOVZ : MoveImmediate<0b10, "movz">;
 367
 368 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 369 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 370 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 371 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 372 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 373 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 374
 375 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 376 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 377 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 378 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 379
 380 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 381 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 382 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 383 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 384
 385 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 386 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 387 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 388 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 389
 390 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 391 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 392
 393 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 394 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 395
 396 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 397 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 398
 399 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 400     isAsCheapAsAMove = 1 in {
 401 // FIXME: The following pseudo instructions are only needed because remat
 402 // cannot handle multiple instructions.  When that changes, we can select
 403 // directly to the real instructions and get rid of these pseudos.
 404
 405 def MOVi32imm
 406     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 407              [(set GPR32:$dst, imm:$src)]>,
 408       Sched<[WriteImm]>;
 409 def MOVi64imm
 410     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 411              [(set GPR64:$dst, imm:$src)]>,
 412       Sched<[WriteImm]>;
 413 } // isReMaterializable, isCodeGenOnly
 414
 415 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 416 // eventual expansion code fewer bits to worry about getting right. Marshalling
 417 // the types is a little tricky though:
 418 def i64imm_32bit : ImmLeaf<i64, [{
 419   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 420 }]>;
 421
 422 def trunc_imm : SDNodeXForm<imm, [{
 423   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 424 }]>;
 425
 426 def : Pat<(i64 i64imm_32bit:$src),
 427           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 428
 429 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 430 // sequences.
 431 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 432                              tglobaladdr:$g1, tglobaladdr:$g0),
 433           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 434                                   tglobaladdr:$g2, 32),
 435                           tglobaladdr:$g1, 16),
 436                   tglobaladdr:$g0, 0)>;
 437
 438 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 439                              tblockaddress:$g1, tblockaddress:$g0),
 440           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 441                                   tblockaddress:$g2, 32),
 442                           tblockaddress:$g1, 16),
 443                   tblockaddress:$g0, 0)>;
 444
 445 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 446                              tconstpool:$g1, tconstpool:$g0),
 447           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 448                                   tconstpool:$g2, 32),
 449                           tconstpool:$g1, 16),
 450                   tconstpool:$g0, 0)>;
 451
 452 def : Pat<(ARM64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 453                              tjumptable:$g1, tjumptable:$g0),
 454           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 455                                   tjumptable:$g2, 32),
 456                           tjumptable:$g1, 16),
 457                   tjumptable:$g0, 0)>;
 458
 459
 460 //===----------------------------------------------------------------------===//
 461 // Arithmetic instructions.
 462 //===----------------------------------------------------------------------===//
 463
 464 // Add/subtract with carry.
 465 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 466 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 467
 468 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 469 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 470 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 471 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 472
 473 // Add/subtract
 474 defm ADD : AddSub<0, "add", add>;
 475 defm SUB : AddSub<1, "sub">;
 476
 477 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 478 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 479
 480 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 481 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 482           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 483 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 484           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 485 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 486           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 487 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 488           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 489 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 490           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 491 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 492           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 493 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 494           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 495 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 496           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 497
 498 // Because of the immediate format for add/sub-imm instructions, the
 499 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 500 //  These patterns capture that transformation.
 501 let AddedComplexity = 1 in {
 502 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 503           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 504 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 505           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 506 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 507           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 508 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 509           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 510 }
 511
 512 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 513 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 514 def : InstAlias<"neg $dst, $src, $shift",
 515                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 516 def : InstAlias<"neg $dst, $src, $shift",
 517                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 518
 519 // Because of the immediate format for add/sub-imm instructions, the
 520 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 521 //  These patterns capture that transformation.
 522 let AddedComplexity = 1 in {
 523 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 524           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 525 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 526           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 527 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 528           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 529 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 530           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 531 }
 532
 533 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 534 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 535 def : InstAlias<"negs $dst, $src, $shift",
 536                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 537 def : InstAlias<"negs $dst, $src, $shift",
 538                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 539
 540 // Unsigned/Signed divide
 541 defm UDIV : Div<0, "udiv", udiv>;
 542 defm SDIV : Div<1, "sdiv", sdiv>;
 543 let isCodeGenOnly = 1 in {
 544 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 545 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 546 }
 547
 548 // Variable shift
 549 defm ASRV : Shift<0b10, "asr", sra>;
 550 defm LSLV : Shift<0b00, "lsl", shl>;
 551 defm LSRV : Shift<0b01, "lsr", srl>;
 552 defm RORV : Shift<0b11, "ror", rotr>;
 553
 554 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 555 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 556 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 557 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 558 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 559 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 560 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 561 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 562
 563 // Multiply-add
 564 let AddedComplexity = 7 in {
 565 defm MADD : MulAccum<0, "madd", add>;
 566 defm MSUB : MulAccum<1, "msub", sub>;
 567
 568 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 569           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 570 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 571           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 572
 573 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 574           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 575 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 576           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 577 } // AddedComplexity = 7
 578
 579 let AddedComplexity = 5 in {
 580 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 581 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 582 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 583 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 584
 585 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 586           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 587 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 588           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 589
 590 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 591           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 592 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 593           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 594 } // AddedComplexity = 5
 595
 596 def : MulAccumWAlias<"mul", MADDWrrr>;
 597 def : MulAccumXAlias<"mul", MADDXrrr>;
 598 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 599 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 600 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 601 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 602 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 603 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 604
 605 // Multiply-high
 606 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 607 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 608
 609 // CRC32
 610 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 611 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 612 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 613 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 614
 615 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 616 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 617 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 618 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 619
 620
 621 //===----------------------------------------------------------------------===//
 622 // Logical instructions.
 623 //===----------------------------------------------------------------------===//
 624
 625 // (immediate)
 626 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 627 defm AND  : LogicalImm<0b00, "and", and>;
 628 defm EOR  : LogicalImm<0b10, "eor", xor>;
 629 defm ORR  : LogicalImm<0b01, "orr", or>;
 630
 631 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 632                                           logical_imm32:$imm)>;
 633 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 634                                           logical_imm64:$imm)>;
 635
 636
 637 // (register)
 638 defm ANDS : LogicalRegS<0b11, 0, "ands", ARM64and_flag>;
 639 defm BICS : LogicalRegS<0b11, 1, "bics",
 640                         BinOpFrag<(ARM64and_flag node:$LHS, (not node:$RHS))>>;
 641 defm AND  : LogicalReg<0b00, 0, "and", and>;
 642 defm BIC  : LogicalReg<0b00, 1, "bic",
 643                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 644 defm EON  : LogicalReg<0b10, 1, "eon",
 645                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 646 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 647 defm ORN  : LogicalReg<0b01, 1, "orn",
 648                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 649 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 650
 651 def : InstAlias<"tst $src1, $src2",
 652                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 653 def : InstAlias<"tst $src1, $src2",
 654                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 655
 656 def : InstAlias<"tst $src1, $src2",
 657                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 658 def : InstAlias<"tst $src1, $src2",
 659                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 660
 661 def : InstAlias<"tst $src1, $src2, $sh",
 662                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 663 def : InstAlias<"tst $src1, $src2, $sh",
 664                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 665
 666 def : InstAlias<"mvn $Wd, $Wm",
 667                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 668 def : InstAlias<"mvn $Xd, $Xm",
 669                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 670
 671 def : InstAlias<"mvn $Wd, $Wm, $sh",
 672                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift:$sh)>;
 673 def : InstAlias<"mvn $Xd, $Xm, $sh",
 674                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift:$sh)>;
 675
 676 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 677 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 678
 679
 680 //===----------------------------------------------------------------------===//
 681 // One operand data processing instructions.
 682 //===----------------------------------------------------------------------===//
 683
 684 defm CLS    : OneOperandData<0b101, "cls">;
 685 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 686 defm RBIT   : OneOperandData<0b000, "rbit">;
 687 def  REV16Wr : OneWRegData<0b001, "rev16",
 688                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 689 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 690
 691 def : Pat<(cttz GPR32:$Rn),
 692           (CLZWr (RBITWr GPR32:$Rn))>;
 693 def : Pat<(cttz GPR64:$Rn),
 694           (CLZXr (RBITXr GPR64:$Rn))>;
 695 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 696                 (i32 1))),
 697           (CLSWr GPR32:$Rn)>;
 698 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 699                 (i64 1))),
 700           (CLSXr GPR64:$Rn)>;
 701
 702 // Unlike the other one operand instructions, the instructions with the "rev"
 703 // mnemonic do *not* just different in the size bit, but actually use different
 704 // opcode bits for the different sizes.
 705 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 706 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 707 def REV32Xr : OneXRegData<0b010, "rev32",
 708                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 709
 710 // The bswap commutes with the rotr so we want a pattern for both possible
 711 // orders.
 712 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 713 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 714
 715 //===----------------------------------------------------------------------===//
 716 // Bitfield immediate extraction instruction.
 717 //===----------------------------------------------------------------------===//
 718 let neverHasSideEffects = 1 in
 719 defm EXTR : ExtractImm<"extr">;
 720 def : InstAlias<"ror $dst, $src, $shift",
 721             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 722 def : InstAlias<"ror $dst, $src, $shift",
 723             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 724
 725 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 726           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 727 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 728           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 729
 730 //===----------------------------------------------------------------------===//
 731 // Other bitfield immediate instructions.
 732 //===----------------------------------------------------------------------===//
 733 let neverHasSideEffects = 1 in {
 734 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 735 defm SBFM : BitfieldImm<0b00, "sbfm">;
 736 defm UBFM : BitfieldImm<0b10, "ubfm">;
 737 }
 738
 739 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 740   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 741   return CurDAG->getTargetConstant(enc, MVT::i64);
 742 }]>;
 743
 744 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 745   uint64_t enc = 31 - N->getZExtValue();
 746   return CurDAG->getTargetConstant(enc, MVT::i64);
 747 }]>;
 748
 749 // min(7, 31 - shift_amt)
 750 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 751   uint64_t enc = 31 - N->getZExtValue();
 752   enc = enc > 7 ? 7 : enc;
 753   return CurDAG->getTargetConstant(enc, MVT::i64);
 754 }]>;
 755
 756 // min(15, 31 - shift_amt)
 757 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 758   uint64_t enc = 31 - N->getZExtValue();
 759   enc = enc > 15 ? 15 : enc;
 760   return CurDAG->getTargetConstant(enc, MVT::i64);
 761 }]>;
 762
 763 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 764   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 765   return CurDAG->getTargetConstant(enc, MVT::i64);
 766 }]>;
 767
 768 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 769   uint64_t enc = 63 - N->getZExtValue();
 770   return CurDAG->getTargetConstant(enc, MVT::i64);
 771 }]>;
 772
 773 // min(7, 63 - shift_amt)
 774 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 775   uint64_t enc = 63 - N->getZExtValue();
 776   enc = enc > 7 ? 7 : enc;
 777   return CurDAG->getTargetConstant(enc, MVT::i64);
 778 }]>;
 779
 780 // min(15, 63 - shift_amt)
 781 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 782   uint64_t enc = 63 - N->getZExtValue();
 783   enc = enc > 15 ? 15 : enc;
 784   return CurDAG->getTargetConstant(enc, MVT::i64);
 785 }]>;
 786
 787 // min(31, 63 - shift_amt)
 788 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 789   uint64_t enc = 63 - N->getZExtValue();
 790   enc = enc > 31 ? 31 : enc;
 791   return CurDAG->getTargetConstant(enc, MVT::i64);
 792 }]>;
 793
 794 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 795           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 796                               (i64 (i32shift_b imm0_31:$imm)))>;
 797 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 798           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 799                               (i64 (i64shift_b imm0_63:$imm)))>;
 800
 801 let AddedComplexity = 10 in {
 802 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 803           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 804 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 805           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 806 }
 807
 808 def : InstAlias<"asr $dst, $src, $shift",
 809                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 810 def : InstAlias<"asr $dst, $src, $shift",
 811                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 812 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 813 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 814 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 815 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 816 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 817
 818 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 819           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 820 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 821           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 822
 823 def : InstAlias<"lsr $dst, $src, $shift",
 824                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 825 def : InstAlias<"lsr $dst, $src, $shift",
 826                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 827 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 828 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 829 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 830 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 831 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 832
 833 //===----------------------------------------------------------------------===//
 834 // Conditionally set flags instructions.
 835 //===----------------------------------------------------------------------===//
 836 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 837 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 838
 839 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 840 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 841
 842 //===----------------------------------------------------------------------===//
 843 // Conditional select instructions.
 844 //===----------------------------------------------------------------------===//
 845 defm CSEL  : CondSelect<0, 0b00, "csel">;
 846
 847 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 848 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 849 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 850 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 851
 852 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 853           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 854 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 855           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 856 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 857           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 858 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 859           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 860 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 861           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 862 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 863           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 864
 865 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 866           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 867 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 868           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 869 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 870           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 871 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 872           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 873
 874 // The inverse of the condition code from the alias instruction is what is used
 875 // in the aliased instruction. The parser all ready inverts the condition code
 876 // for these aliases.
 877 // FIXME: Is this the correct way to handle these aliases?
 878 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 879 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 880
 881 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 882 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 883
 884 def : InstAlias<"cinc $dst, $src, $cc",
 885                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 886 def : InstAlias<"cinc $dst, $src, $cc",
 887                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 888
 889 def : InstAlias<"cinv $dst, $src, $cc",
 890                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 891 def : InstAlias<"cinv $dst, $src, $cc",
 892                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 893
 894 def : InstAlias<"cneg $dst, $src, $cc",
 895                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 896 def : InstAlias<"cneg $dst, $src, $cc",
 897                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 898
 899 //===----------------------------------------------------------------------===//
 900 // PC-relative instructions.
 901 //===----------------------------------------------------------------------===//
 902 let isReMaterializable = 1 in {
 903 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 904 def ADR  : ADRI<0, "adr", adrlabel, []>;
 905 } // neverHasSideEffects = 1
 906
 907 def ADRP : ADRI<1, "adrp", adrplabel,
 908                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 909 } // isReMaterializable = 1
 910
 911 // page address of a constant pool entry, block address
 912 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 913 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 914
 915 //===----------------------------------------------------------------------===//
 916 // Unconditional branch (register) instructions.
 917 //===----------------------------------------------------------------------===//
 918
 919 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 920 def RET  : BranchReg<0b0010, "ret", []>;
 921 def DRPS : SpecialReturn<0b0101, "drps">;
 922 def ERET : SpecialReturn<0b0100, "eret">;
 923 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 924
 925 // Default to the LR register.
 926 def : InstAlias<"ret", (RET LR)>;
 927
 928 let isCall = 1, Defs = [LR], Uses = [SP] in {
 929 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 930 } // isCall
 931
 932 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 933 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 934 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 935
 936 // Create a separate pseudo-instruction for codegen to use so that we don't
 937 // flag lr as used in every function. It'll be restored before the RET by the
 938 // epilogue if it's legitimately used.
 939 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 940   let isTerminator = 1;
 941   let isBarrier = 1;
 942   let isReturn = 1;
 943 }
 944
 945 // This is a directive-like pseudo-instruction. The purpose is to insert an
 946 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 947 // (which in the usual case is a BLR).
 948 let hasSideEffects = 1 in
 949 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 950   let AsmString = ".tlsdesccall $sym";
 951 }
 952
 953 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 954 // gets expanded to two MCInsts during lowering.
 955 let isCall = 1, Defs = [LR] in
 956 def TLSDESC_BLR
 957     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 958              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 959
 960 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 961           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 962 //===----------------------------------------------------------------------===//
 963 // Conditional branch (immediate) instruction.
 964 //===----------------------------------------------------------------------===//
 965 def Bcc : BranchCond;
 966
 967 //===----------------------------------------------------------------------===//
 968 // Compare-and-branch instructions.
 969 //===----------------------------------------------------------------------===//
 970 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 971 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 972
 973 //===----------------------------------------------------------------------===//
 974 // Test-bit-and-branch instructions.
 975 //===----------------------------------------------------------------------===//
 976 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 977 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 978
 979 //===----------------------------------------------------------------------===//
 980 // Unconditional branch (immediate) instructions.
 981 //===----------------------------------------------------------------------===//
 982 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 983 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 984 } // isBranch, isTerminator, isBarrier
 985
 986 let isCall = 1, Defs = [LR], Uses = [SP] in {
 987 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 988 } // isCall
 989 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 990
 991 //===----------------------------------------------------------------------===//
 992 // Exception generation instructions.
 993 //===----------------------------------------------------------------------===//
 994 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 995 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 996 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 997 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 998 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 999 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1000 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1001 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1002
1003 // DCPSn defaults to an immediate operand of zero if unspecified.
1004 def : InstAlias<"dcps1", (DCPS1 0)>;
1005 def : InstAlias<"dcps2", (DCPS2 0)>;
1006 def : InstAlias<"dcps3", (DCPS3 0)>;
1007
1008 //===----------------------------------------------------------------------===//
1009 // Load instructions.
1010 //===----------------------------------------------------------------------===//
1011
1012 // Pair (indexed, offset)
1013 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
1014 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
1015 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
1016 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
1017 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
1018
1019 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
1020
1021 // Pair (pre-indexed)
1022 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
1023 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
1024 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
1025 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
1026 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
1027
1028 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
1029
1030 // Pair (post-indexed)
1031 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1032 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1033 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1034 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1035 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1036
1037 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1038
1039
1040 // Pair (no allocate)
1041 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
1042 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
1043 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
1044 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1045 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1046
1047 //---
1048 // (register offset)
1049 //---
1050
1051 let AddedComplexity = 10 in {
1052 // Integer
1053 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1054                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1055 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1056                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1057 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1058                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1059 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1060                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1061
1062 // Floating-point
1063 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1064                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1065 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1066                       [(set (f16 FPR16:$Rt), (load ro_indexed16:$addr))]>;
1067 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1068                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1069 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1070                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1071 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1072   let mayLoad = 1;
1073 }
1074
1075 // For regular load, we do not have any alignment requirement.
1076 // Thus, it is safe to directly map the vector loads with interesting
1077 // addressing modes.
1078 // FIXME: We could do the same for bitconvert to floating point vectors.
1079 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1080            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1081                           (LDRBro ro_indexed8:$addr), bsub)>;
1082 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1083            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1084                           (LDRBro ro_indexed8:$addr), bsub)>;
1085 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1086            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1087                           (LDRHro ro_indexed16:$addr), hsub)>;
1088 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1089            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1090                           (LDRHro ro_indexed16:$addr), hsub)>;
1091 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1092            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1093                           (LDRSro ro_indexed32:$addr), ssub)>;
1094 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1095            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1096                           (LDRSro ro_indexed32:$addr), ssub)>;
1097 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1098            (LDRDro ro_indexed64:$addr)>;
1099 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1100            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1101                           (LDRDro ro_indexed64:$addr), dsub)>;
1102
1103 // Match all load 64 bits width whose type is compatible with FPR64
1104 let Predicates = [IsLE] in {
1105   // We must do vector loads with LD1 in big-endian.
1106   def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1107   def : Pat<(v8i8  (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1108   def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1109   def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1110 }
1111 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1112 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1113
1114 // Match all load 128 bits width whose type is compatible with FPR128
1115 let Predicates = [IsLE] in {
1116   // We must do vector loads with LD1 in big-endian.
1117   def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1118   def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1119   def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1120   def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1121   def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1122   def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1123 }
1124 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1125
1126 // Load sign-extended half-word
1127 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1128                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1129 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1130                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1131
1132 // Load sign-extended byte
1133 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1134                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1135 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1136                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1137
1138 // Load sign-extended word
1139 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1140                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1141
1142 // Pre-fetch.
1143 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1144                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1145
1146 // zextload -> i64
1147 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1148     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1149 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1150     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1151 def : Pat<(i64 (zextloadi32 ro_indexed32:$addr)),
1152     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1153
1154 // zextloadi1 -> zextloadi8
1155 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1156 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1157     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1158
1159 // extload -> zextload
1160 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1161 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1162 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1163 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1164     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1165 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1166     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1167 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1168     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1169 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1170     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1171
1172 } // AddedComplexity = 10
1173
1174 //---
1175 // (unsigned immediate)
1176 //---
1177 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1178                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1179 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1180                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1181 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1182                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1183 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1184                     [(set (f16 FPR16:$Rt), (load am_indexed16:$addr))]>;
1185 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1186                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1187 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1188                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1189 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1190                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1191
1192 // For regular load, we do not have any alignment requirement.
1193 // Thus, it is safe to directly map the vector loads with interesting
1194 // addressing modes.
1195 // FIXME: We could do the same for bitconvert to floating point vectors.
1196 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1197            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1198                           (LDRBui am_indexed8:$addr), bsub)>;
1199 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1200            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1201                           (LDRBui am_indexed8:$addr), bsub)>;
1202 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1203            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1204                           (LDRHui am_indexed16:$addr), hsub)>;
1205 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1206            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1207                           (LDRHui am_indexed16:$addr), hsub)>;
1208 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1209            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1210                           (LDRSui am_indexed32:$addr), ssub)>;
1211 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1212            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1213                           (LDRSui am_indexed32:$addr), ssub)>;
1214 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1215            (LDRDui am_indexed64:$addr)>;
1216 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1217            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1218                           (LDRDui am_indexed64:$addr), dsub)>;
1219
1220 // Match all load 64 bits width whose type is compatible with FPR64
1221 let Predicates = [IsLE] in {
1222   // We must use LD1 to perform vector loads in big-endian.
1223   def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1224   def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1225   def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1226   def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1227 }
1228 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1229 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1230
1231 // Match all load 128 bits width whose type is compatible with FPR128
1232 let Predicates = [IsLE] in {
1233   // We must use LD1 to perform vector loads in big-endian.
1234   def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1235   def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1236   def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1237   def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1238   def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1239   def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1240 }
1241 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1242
1243 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1244                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1245 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1246                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1247 // zextload -> i64
1248 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1249     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1250 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1251     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1252
1253 // zextloadi1 -> zextloadi8
1254 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1255 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1256     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1257
1258 // extload -> zextload
1259 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1260 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1261 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1262 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1263     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1264 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1265     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1266 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1267     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1268 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1269     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1270
1271 // load sign-extended half-word
1272 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1273                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1274 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1275                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1276
1277 // load sign-extended byte
1278 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1279                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1280 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1281                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1282
1283 // load sign-extended word
1284 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1285                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1286
1287 // load zero-extended word
1288 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1289  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1290
1291 // Pre-fetch.
1292 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1293                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1294
1295 //---
1296 // (literal)
1297 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1298 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1299 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1300 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1301 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1302
1303 // load sign-extended word
1304 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1305
1306 // prefetch
1307 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1308 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1309
1310 //---
1311 // (unscaled immediate)
1312 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1313                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1314 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1315                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1316 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1317                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1318 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1319                           [(set (f16 FPR16:$Rt), (load am_unscaled16:$addr))]>;
1320 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1321                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1322 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1323                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1324 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1325                           [(set (f128 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1326
1327 def LDURHHi
1328     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1329                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1330 def LDURBBi
1331     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1332                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1333
1334 // Match all load 64 bits width whose type is compatible with FPR64
1335 let Predicates = [IsLE] in {
1336   def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1337   def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1338   def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1339   def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1340 }
1341 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1342 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1343
1344 // Match all load 128 bits width whose type is compatible with FPR128
1345 let Predicates = [IsLE] in {
1346   def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1347   def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1348   def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1349   def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1350   def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1351   def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1352   def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1353 }
1354
1355 //  anyext -> zext
1356 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1357 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1358 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1359 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1360     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1361 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1362     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1363 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1364     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1365 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1366     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1367 // unscaled zext
1368 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1369     (LDURHHi am_unscaled16:$addr)>;
1370 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1371     (LDURBBi am_unscaled8:$addr)>;
1372 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1373     (LDURBBi am_unscaled8:$addr)>;
1374 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1375     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1376 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1377     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1378 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1379     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1380 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1381     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1382
1383
1384 //---
1385 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1386
1387 // Define new assembler match classes as we want to only match these when
1388 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1389 // associate a DiagnosticType either, as we want the diagnostic for the
1390 // canonical form (the scaled operand) to take precedence.
1391 def MemoryUnscaledFB8Operand : AsmOperandClass {
1392   let Name = "MemoryUnscaledFB8";
1393   let RenderMethod = "addMemoryUnscaledOperands";
1394 }
1395 def MemoryUnscaledFB16Operand : AsmOperandClass {
1396   let Name = "MemoryUnscaledFB16";
1397   let RenderMethod = "addMemoryUnscaledOperands";
1398 }
1399 def MemoryUnscaledFB32Operand : AsmOperandClass {
1400   let Name = "MemoryUnscaledFB32";
1401   let RenderMethod = "addMemoryUnscaledOperands";
1402 }
1403 def MemoryUnscaledFB64Operand : AsmOperandClass {
1404   let Name = "MemoryUnscaledFB64";
1405   let RenderMethod = "addMemoryUnscaledOperands";
1406 }
1407 def MemoryUnscaledFB128Operand : AsmOperandClass {
1408   let Name = "MemoryUnscaledFB128";
1409   let RenderMethod = "addMemoryUnscaledOperands";
1410 }
1411 def am_unscaled_fb8 : Operand<i64> {
1412   let ParserMatchClass = MemoryUnscaledFB8Operand;
1413   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1414 }
1415 def am_unscaled_fb16 : Operand<i64> {
1416   let ParserMatchClass = MemoryUnscaledFB16Operand;
1417   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1418 }
1419 def am_unscaled_fb32 : Operand<i64> {
1420   let ParserMatchClass = MemoryUnscaledFB32Operand;
1421   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1422 }
1423 def am_unscaled_fb64 : Operand<i64> {
1424   let ParserMatchClass = MemoryUnscaledFB64Operand;
1425   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1426 }
1427 def am_unscaled_fb128 : Operand<i64> {
1428   let ParserMatchClass = MemoryUnscaledFB128Operand;
1429   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1430 }
1431 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1432 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1433 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1434 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1435 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1436 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1437 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1438
1439 // zextload -> i64
1440 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1441   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1442 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1443   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1444
1445 // load sign-extended half-word
1446 def LDURSHWi
1447     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1448                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1449 def LDURSHXi
1450     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1451                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1452
1453 // load sign-extended byte
1454 def LDURSBWi
1455     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1456                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1457 def LDURSBXi
1458     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1459                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1460
1461 // load sign-extended word
1462 def LDURSWi
1463     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1464                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1465
1466 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1467 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1468 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1469 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1470 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1471 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1472 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1473 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1474
1475 // Pre-fetch.
1476 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1477                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1478
1479 //---
1480 // (unscaled immediate, unprivileged)
1481 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1482 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1483
1484 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1485 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1486
1487 // load sign-extended half-word
1488 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1489 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1490
1491 // load sign-extended byte
1492 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1493 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1494
1495 // load sign-extended word
1496 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1497
1498 //---
1499 // (immediate pre-indexed)
1500 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1501 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1502 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1503 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1504 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1505 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1506 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1507
1508 // load sign-extended half-word
1509 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1510 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1511
1512 // load sign-extended byte
1513 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1514 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1515
1516 // load zero-extended byte
1517 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1518 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1519
1520 // load sign-extended word
1521 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1522
1523 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1524 def LDRQpre_isel  : LoadPreIdxPseudo<FPR128>;
1525 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1526 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1527 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1528 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1529 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1530 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1531
1532 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1533 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1534 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1535 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1536 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1537
1538 //---
1539 // (immediate post-indexed)
1540 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1541 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1542 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1543 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1544 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1545 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1546 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1547
1548 // load sign-extended half-word
1549 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1550 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1551
1552 // load sign-extended byte
1553 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1554 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1555
1556 // load zero-extended byte
1557 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1558 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1559
1560 // load sign-extended word
1561 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1562
1563 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1564 def LDRQpost_isel  : LoadPostIdxPseudo<FPR128>;
1565 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1566 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1567 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1568 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1569 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1570 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1571
1572 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1573 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1574 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1575 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1576 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1577
1578 //===----------------------------------------------------------------------===//
1579 // Store instructions.
1580 //===----------------------------------------------------------------------===//
1581
1582 // Pair (indexed, offset)
1583 // FIXME: Use dedicated range-checked addressing mode operand here.
1584 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1585 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1586 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1587 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1588 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1589
1590 // Pair (pre-indexed)
1591 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1592 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1593 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1594 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1595 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1596
1597 // Pair (pre-indexed)
1598 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1599 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1600 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1601 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1602 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1603
1604 // Pair (no allocate)
1605 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1606 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1607 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1608 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1609 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1610
1611 //---
1612 // (Register offset)
1613
1614 let AddedComplexity = 10 in {
1615
1616 // Integer
1617 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1618                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1619 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1620                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1621 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1622                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1623 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1624                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1625
1626 // truncstore i64
1627 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1628            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1629 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1630            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1631 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1632            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1633
1634
1635 // Floating-point
1636 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1637                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1638 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1639                             [(store (f16 FPR16:$Rt), ro_indexed16:$addr)]>;
1640 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1641                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1642 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1643                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1644 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1645   let mayStore = 1;
1646 }
1647
1648 // Match all store 64 bits width whose type is compatible with FPR64
1649 let Predicates = [IsLE] in {
1650   // We must use ST1 to store vectors in big-endian.
1651   def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1652             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1653   def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1654             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1655   def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1656             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1657   def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1658             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1659 }
1660 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1661           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1662 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1663           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1664
1665 // Match all store 128 bits width whose type is compatible with FPR128
1666 let Predicates = [IsLE] in {
1667   // We must use ST1 to store vectors in big-endian.
1668   def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1669             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1670   def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1671             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1672   def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1673             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1674   def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1675             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1676   def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1677             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1678   def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1679             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1680 }
1681 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1682           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1683
1684 //---
1685 // (unsigned immediate)
1686 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1687                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1688 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1689                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1690 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1691                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1692 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1693                      [(store (f16 FPR16:$Rt), am_indexed16:$addr)]>;
1694 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1695                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1696 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1697                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1698 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1699   let mayStore = 1;
1700 }
1701
1702 // Match all store 64 bits width whose type is compatible with FPR64
1703 let Predicates = [IsLE] in {
1704   // We must use ST1 to store vectors in big-endian.
1705   def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1706             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1707   def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1708             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1709   def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1710             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1711   def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1712             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1713 }
1714 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1715           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1716 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1717           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1718
1719 // Match all store 128 bits width whose type is compatible with FPR128
1720 let Predicates = [IsLE] in {
1721   // We must use ST1 to store vectors in big-endian.
1722   def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1723             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1724   def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1725             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1726   def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1727             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1728   def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1729             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1730   def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1731             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1732   def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1733             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1734 }
1735 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1736           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1737
1738 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1739                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1740 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1741                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1742
1743 // truncstore i64
1744 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1745   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1746 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1747   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1748 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1749   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1750
1751 } // AddedComplexity = 10
1752
1753 //---
1754 // (unscaled immediate)
1755 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1756                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1757 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1758                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1759 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1760                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1761 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1762                            [(store (f16 FPR16:$Rt), am_unscaled16:$addr)]>;
1763 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1764                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1765 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1766                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1767 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1768                            [(store (f128 FPR128:$Rt), am_unscaled128:$addr)]>;
1769 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1770                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1771 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1772                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1773
1774 // Match all store 64 bits width whose type is compatible with FPR64
1775 let Predicates = [IsLE] in {
1776   // We must use ST1 to store vectors in big-endian.
1777   def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1778             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1779   def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1780             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1781   def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1782             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1783   def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1784             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1785 }
1786 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1787           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1788 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1789           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1790
1791 // Match all store 128 bits width whose type is compatible with FPR128
1792 let Predicates = [IsLE] in {
1793   // We must use ST1 to store vectors in big-endian.
1794   def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1795             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1796   def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1797             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1798   def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1799             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1800   def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1801             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1802   def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1803             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1804   def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1805             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1806   def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1807             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1808 }
1809
1810 // unscaled i64 truncating stores
1811 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1812   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1813 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1814   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1815 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1816   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1817
1818 //---
1819 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1820 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1821 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1822 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1823 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1824 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1825 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1826 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1827
1828 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1829 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1830
1831 //---
1832 // (unscaled immediate, unprivileged)
1833 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1834 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1835
1836 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1837 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1838
1839 //---
1840 // (immediate pre-indexed)
1841 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1842 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1843 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1844 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1845 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1846 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1847 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1848
1849 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1850 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1851
1852 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1853 defm STRQpre : StorePreIdxPseudo<FPR128, f128, pre_store>;
1854 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1855 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1856 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1857 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1858 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1859 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1860 // truncstore i64
1861 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1862   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1863                   simm9:$off)>;
1864 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1865   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1866                   simm9:$off)>;
1867 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1868   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1869                   simm9:$off)>;
1870
1871 def : Pat<(pre_store (v8i8 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1872           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1873 def : Pat<(pre_store (v4i16 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1874           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1875 def : Pat<(pre_store (v2i32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1876           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1877 def : Pat<(pre_store (v2f32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1878           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1879 def : Pat<(pre_store (v1i64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1880           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1881 def : Pat<(pre_store (v1f64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1882           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1883
1884 def : Pat<(pre_store (v16i8 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1885           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1886 def : Pat<(pre_store (v8i16 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1887           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1888 def : Pat<(pre_store (v4i32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1889           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1890 def : Pat<(pre_store (v4f32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1891           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1892 def : Pat<(pre_store (v2i64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1893           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1894 def : Pat<(pre_store (v2f64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1895           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1896
1897 //---
1898 // (immediate post-indexed)
1899 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1900 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1901 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1902 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1903 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1904 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1905 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1906
1907 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1908 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1909
1910 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1911 defm STRQpost : StorePostIdxPseudo<FPR128, f128, post_store, STRQpost>;
1912 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1913 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1914 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1915 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1916 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1917 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1918 // truncstore i64
1919 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1920   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1921                   simm9:$off)>;
1922 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1923   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1924                   simm9:$off)>;
1925 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1926   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1927                   simm9:$off)>;
1928
1929 def : Pat<(post_store (v8i8 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1930           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1931 def : Pat<(post_store (v4i16 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1932           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1933 def : Pat<(post_store (v2i32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1934           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1935 def : Pat<(post_store (v2f32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1936           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1937 def : Pat<(post_store (v1i64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1938           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1939 def : Pat<(post_store (v1f64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1940           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1941
1942 def : Pat<(post_store (v16i8 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1943           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1944 def : Pat<(post_store (v8i16 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1945           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1946 def : Pat<(post_store (v4i32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1947           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1948 def : Pat<(post_store (v4f32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1949           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1950 def : Pat<(post_store (v2i64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1951           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1952 def : Pat<(post_store (v2f64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1953           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1954
1955 //===----------------------------------------------------------------------===//
1956 // Load/store exclusive instructions.
1957 //===----------------------------------------------------------------------===//
1958
1959 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1960 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1961 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1962 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1963
1964 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1965 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1966 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1967 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1968
1969 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1970 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1971 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1972 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1973
1974 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1975 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1976 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1977 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1978
1979 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1980 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1981 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1982 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1983
1984 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1985 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1986 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1987 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1988
1989 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1990 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1991
1992 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1993 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1994
1995 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1996 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1997
1998 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1999 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2000
2001 //===----------------------------------------------------------------------===//
2002 // Scaled floating point to integer conversion instructions.
2003 //===----------------------------------------------------------------------===//
2004
2005 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
2006 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
2007 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
2008 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
2009 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
2010 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
2011 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
2012 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
2013 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2014 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2015 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2016 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2017 let isCodeGenOnly = 1 in {
2018 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2019 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2020 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2021 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2022 }
2023
2024 //===----------------------------------------------------------------------===//
2025 // Scaled integer to floating point conversion instructions.
2026 //===----------------------------------------------------------------------===//
2027
2028 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2029 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2030
2031 //===----------------------------------------------------------------------===//
2032 // Unscaled integer to floating point conversion instruction.
2033 //===----------------------------------------------------------------------===//
2034
2035 defm FMOV : UnscaledConversion<"fmov">;
2036
2037 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2038 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2039
2040 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
2041 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
2042 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
2043 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
2044 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
2045 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
2046 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
2047           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
2048 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
2049           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
2050 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
2051
2052 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
2053           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
2054 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
2055           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
2056 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
2057           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
2058 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
2059           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
2060 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
2061           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
2062 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
2063           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
2064
2065 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
2066           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
2067 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
2068           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
2069 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
2070           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
2071 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
2072           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
2073
2074 //===----------------------------------------------------------------------===//
2075 // Floating point conversion instruction.
2076 //===----------------------------------------------------------------------===//
2077
2078 defm FCVT : FPConversion<"fcvt">;
2079
2080 def : Pat<(f32_to_f16 FPR32:$Rn),
2081           (i32 (COPY_TO_REGCLASS
2082                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
2083                    GPR32))>;
2084
2085 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
2086                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
2087
2088 //===----------------------------------------------------------------------===//
2089 // Floating point single operand instructions.
2090 //===----------------------------------------------------------------------===//
2091
2092 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2093 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2094 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2095 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2096 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2097 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2098 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
2099 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2100
2101 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
2102           (FRINTNDr FPR64:$Rn)>;
2103
2104 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2105 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2106 // <rdar://problem/13715968>
2107 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2108 let hasSideEffects = 1 in {
2109 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2110 }
2111
2112 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2113
2114 let SchedRW = [WriteFDiv] in {
2115 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2116 }
2117
2118 //===----------------------------------------------------------------------===//
2119 // Floating point two operand instructions.
2120 //===----------------------------------------------------------------------===//
2121
2122 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2123 let SchedRW = [WriteFDiv] in {
2124 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2125 }
2126 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
2127 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
2128 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
2129 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
2130 let SchedRW = [WriteFMul] in {
2131 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2132 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2133 }
2134 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2135
2136 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2137           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2138 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2139           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2140 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2141           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2142 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2143           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2144
2145 //===----------------------------------------------------------------------===//
2146 // Floating point three operand instructions.
2147 //===----------------------------------------------------------------------===//
2148
2149 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2150 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2151      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2152 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2153      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2154 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2155      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2156
2157 // The following def pats catch the case where the LHS of an FMA is negated.
2158 // The TriOpFrag above catches the case where the middle operand is negated.
2159
2160 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2161 // the NEON variant.
2162 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2163           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2164
2165 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2166           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2167
2168 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2169 // "(-a) + b*(-c)".
2170 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2171           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2172
2173 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2174           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2175
2176 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2177           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2178
2179 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2180           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2181
2182 //===----------------------------------------------------------------------===//
2183 // Floating point comparison instructions.
2184 //===----------------------------------------------------------------------===//
2185
2186 defm FCMPE : FPComparison<1, "fcmpe">;
2187 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2188
2189 //===----------------------------------------------------------------------===//
2190 // Floating point conditional comparison instructions.
2191 //===----------------------------------------------------------------------===//
2192
2193 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2194 defm FCCMP  : FPCondComparison<0, "fccmp">;
2195
2196 //===----------------------------------------------------------------------===//
2197 // Floating point conditional select instruction.
2198 //===----------------------------------------------------------------------===//
2199
2200 defm FCSEL : FPCondSelect<"fcsel">;
2201
2202 // CSEL instructions providing f128 types need to be handled by a
2203 // pseudo-instruction since the eventual code will need to introduce basic
2204 // blocks and control flow.
2205 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2206                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2207                       [(set (f128 FPR128:$Rd),
2208                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2209                                        (i32 imm:$cond), NZCV))]> {
2210   let Uses = [NZCV];
2211   let usesCustomInserter = 1;
2212 }
2213
2214
2215 //===----------------------------------------------------------------------===//
2216 // Floating point immediate move.
2217 //===----------------------------------------------------------------------===//
2218
2219 let isReMaterializable = 1 in {
2220 defm FMOV : FPMoveImmediate<"fmov">;
2221 }
2222
2223 //===----------------------------------------------------------------------===//
2224 // Advanced SIMD two vector instructions.
2225 //===----------------------------------------------------------------------===//
2226
2227 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2228 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2229 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2230 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2231 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2232 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2233 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2234 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2235 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2236 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2237
2238 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2239 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2240 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2241 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2242 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2243 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2244 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2245 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2246 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2247           (FCVTLv4i16 V64:$Rn)>;
2248 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2249                                                               (i64 4)))),
2250           (FCVTLv8i16 V128:$Rn)>;
2251 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2252 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2253                                                     (i64 2))))),
2254           (FCVTLv4i32 V128:$Rn)>;
2255
2256 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2257 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2258 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2259 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2260 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2261 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2262           (FCVTNv4i16 V128:$Rn)>;
2263 def : Pat<(concat_vectors V64:$Rd,
2264                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2265           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2266 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2267 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2268           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2269 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2270 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2271 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2272                                         int_arm64_neon_fcvtxn>;
2273 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2274 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2275 let isCodeGenOnly = 1 in {
2276 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2277                                        int_arm64_neon_fcvtzs>;
2278 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2279                                        int_arm64_neon_fcvtzu>;
2280 }
2281 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2282 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2283 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2284 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2285 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2286 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2287 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2288 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2289 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2290 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2291 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2292 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2293                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2294 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2295 // Aliases for MVN -> NOT.
2296 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2297 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2298 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2299 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2300
2301 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2302 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2303 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2304 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2305 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2306 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2307 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2308
2309 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2310 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2311 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2312 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2313 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2314 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2315 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2316 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2317
2318 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2319 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2320 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2321 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2322 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2323
2324 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2325 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2326 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2327 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2328 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2329        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2330 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2331 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2332 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2333 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2334 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2335 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2336 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2337 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2338 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2339        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2340 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2341                     int_arm64_neon_uaddlp>;
2342 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2343 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2344 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2345 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2346 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2347 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2348
2349 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2350 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2351
2352 // Patterns for vector long shift (by element width). These need to match all
2353 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2354 // definition.
2355 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2356   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2357             (SHLLv8i8 V64:$Rn)>;
2358   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2359             (SHLLv16i8 V128:$Rn)>;
2360   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2361             (SHLLv4i16 V64:$Rn)>;
2362   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2363             (SHLLv8i16 V128:$Rn)>;
2364   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2365             (SHLLv2i32 V64:$Rn)>;
2366   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2367             (SHLLv4i32 V128:$Rn)>;
2368 }
2369
2370 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2371 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2372 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2373
2374 //===----------------------------------------------------------------------===//
2375 // Advanced SIMD three vector instructions.
2376 //===----------------------------------------------------------------------===//
2377
2378 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2379 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2380 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2381 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2382 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2383 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2384 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2385 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2386 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2387 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2388 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2389 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2390 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2391 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2392 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2393 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2394 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2395 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2396 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2397 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2398 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2399 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2400 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2401 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2402 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2403
2404 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2405 // instruction expects the addend first, while the fma intrinsic puts it last.
2406 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2407             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2408 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2409             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2410
2411 // The following def pats catch the case where the LHS of an FMA is negated.
2412 // The TriOpFrag above catches the case where the middle operand is negated.
2413 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2414           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2415
2416 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2417           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2418
2419 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2420           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2421
2422 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2423 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2424 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2425 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2426 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2427 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2428                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2429 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2430                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2431 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2432 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2433 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2434       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2435 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2436 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2437 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2438 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2439 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2440 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2441 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2442 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2443 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2444 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2445 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2446 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2447 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2448 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2449 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2450 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2451 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2452 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2453       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2454 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2455 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2456 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2457 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2458 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2459 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2460 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2461 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2462 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2463 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2464 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2465 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2466 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2467 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2468
2469 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2470 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2471                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2472 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2473 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2474 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2475     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2476 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2477 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2478                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2479 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2480
2481 def : Pat<(ARM64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2482           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2483 def : Pat<(ARM64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2484           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2485 def : Pat<(ARM64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2486           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2487 def : Pat<(ARM64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2488           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2489
2490 def : Pat<(ARM64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2491           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2492 def : Pat<(ARM64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2493           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2494 def : Pat<(ARM64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2495           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2496 def : Pat<(ARM64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2497           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2498
2499 // FIXME: the .16b and .8b variantes should be emitted by the
2500 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2501 // in aliases yet though.
2502 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2503                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2504 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2505                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2506 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2507                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2508 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2509                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2510
2511 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2512                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2513 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2514                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2515 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2516                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2517 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2518                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2519
2520 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2521                 "|cmls.8b\t$dst, $src1, $src2}",
2522                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2523 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2524                 "|cmls.16b\t$dst, $src1, $src2}",
2525                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2526 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2527                 "|cmls.4h\t$dst, $src1, $src2}",
2528                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2529 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2530                 "|cmls.8h\t$dst, $src1, $src2}",
2531                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2532 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2533                 "|cmls.2s\t$dst, $src1, $src2}",
2534                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2535 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2536                 "|cmls.4s\t$dst, $src1, $src2}",
2537                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2538 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2539                 "|cmls.2d\t$dst, $src1, $src2}",
2540                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2541
2542 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2543                 "|cmlo.8b\t$dst, $src1, $src2}",
2544                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2545 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2546                 "|cmlo.16b\t$dst, $src1, $src2}",
2547                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2548 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2549                 "|cmlo.4h\t$dst, $src1, $src2}",
2550                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2551 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2552                 "|cmlo.8h\t$dst, $src1, $src2}",
2553                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2554 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2555                 "|cmlo.2s\t$dst, $src1, $src2}",
2556                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2557 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2558                 "|cmlo.4s\t$dst, $src1, $src2}",
2559                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2560 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2561                 "|cmlo.2d\t$dst, $src1, $src2}",
2562                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2563
2564 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2565                 "|cmle.8b\t$dst, $src1, $src2}",
2566                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2567 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2568                 "|cmle.16b\t$dst, $src1, $src2}",
2569                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2570 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2571                 "|cmle.4h\t$dst, $src1, $src2}",
2572                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2573 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2574                 "|cmle.8h\t$dst, $src1, $src2}",
2575                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2576 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2577                 "|cmle.2s\t$dst, $src1, $src2}",
2578                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2579 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2580                 "|cmle.4s\t$dst, $src1, $src2}",
2581                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2582 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2583                 "|cmle.2d\t$dst, $src1, $src2}",
2584                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2585
2586 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2587                 "|cmlt.8b\t$dst, $src1, $src2}",
2588                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2589 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2590                 "|cmlt.16b\t$dst, $src1, $src2}",
2591                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2592 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2593                 "|cmlt.4h\t$dst, $src1, $src2}",
2594                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2595 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2596                 "|cmlt.8h\t$dst, $src1, $src2}",
2597                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2598 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2599                 "|cmlt.2s\t$dst, $src1, $src2}",
2600                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2601 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2602                 "|cmlt.4s\t$dst, $src1, $src2}",
2603                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2604 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2605                 "|cmlt.2d\t$dst, $src1, $src2}",
2606                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2607
2608 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2609                 "|fcmle.2s\t$dst, $src1, $src2}",
2610                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2611 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2612                 "|fcmle.4s\t$dst, $src1, $src2}",
2613                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2614 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2615                 "|fcmle.2d\t$dst, $src1, $src2}",
2616                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2617
2618 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2619                 "|fcmlt.2s\t$dst, $src1, $src2}",
2620                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2621 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2622                 "|fcmlt.4s\t$dst, $src1, $src2}",
2623                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2624 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2625                 "|fcmlt.2d\t$dst, $src1, $src2}",
2626                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2627
2628 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2629                 "|facle.2s\t$dst, $src1, $src2}",
2630                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2631 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2632                 "|facle.4s\t$dst, $src1, $src2}",
2633                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2634 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2635                 "|facle.2d\t$dst, $src1, $src2}",
2636                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2637
2638 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2639                 "|faclt.2s\t$dst, $src1, $src2}",
2640                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2641 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2642                 "|faclt.4s\t$dst, $src1, $src2}",
2643                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2644 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2645                 "|faclt.2d\t$dst, $src1, $src2}",
2646                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2647
2648 //===----------------------------------------------------------------------===//
2649 // Advanced SIMD three scalar instructions.
2650 //===----------------------------------------------------------------------===//
2651
2652 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2653 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2654 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2655 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2656 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2657 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2658 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2659 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2660 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2661           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2662 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2663                                      int_arm64_neon_facge>;
2664 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2665                                      int_arm64_neon_facgt>;
2666 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2667 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2668 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2669 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2670 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2671 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2672 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2673 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2674 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2675 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2676 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2677 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2678 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2679 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2680 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2681 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2682 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2683 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2684 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2685 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2686 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2687
2688 def : InstAlias<"cmls $dst, $src1, $src2",
2689                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2690 def : InstAlias<"cmle $dst, $src1, $src2",
2691                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2692 def : InstAlias<"cmlo $dst, $src1, $src2",
2693                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2694 def : InstAlias<"cmlt $dst, $src1, $src2",
2695                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2696 def : InstAlias<"fcmle $dst, $src1, $src2",
2697                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2698 def : InstAlias<"fcmle $dst, $src1, $src2",
2699                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2700 def : InstAlias<"fcmlt $dst, $src1, $src2",
2701                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2702 def : InstAlias<"fcmlt $dst, $src1, $src2",
2703                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2704 def : InstAlias<"facle $dst, $src1, $src2",
2705                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2706 def : InstAlias<"facle $dst, $src1, $src2",
2707                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2708 def : InstAlias<"faclt $dst, $src1, $src2",
2709                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2710 def : InstAlias<"faclt $dst, $src1, $src2",
2711                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2712
2713 //===----------------------------------------------------------------------===//
2714 // Advanced SIMD three scalar instructions (mixed operands).
2715 //===----------------------------------------------------------------------===//
2716 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2717                                        int_arm64_neon_sqdmulls_scalar>;
2718 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2719 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2720
2721 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2722                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2723                                                         (i32 FPR32:$Rm))))),
2724           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2725 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2726                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2727                                                         (i32 FPR32:$Rm))))),
2728           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2729
2730 //===----------------------------------------------------------------------===//
2731 // Advanced SIMD two scalar instructions.
2732 //===----------------------------------------------------------------------===//
2733
2734 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2735 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2736 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2737 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2738 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2739 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2740 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2741 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2742 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2743 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2744 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2745 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2746 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2747 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2748 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2749 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2750 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2751 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2752 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2753 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2754 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2755 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2756 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2757 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2758 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2759 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2760                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2761 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2762 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2763 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2764 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2765 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2766 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2767                                      int_arm64_neon_suqadd>;
2768 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2769 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2770 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2771                                     int_arm64_neon_usqadd>;
2772
2773 def : Pat<(ARM64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
2774
2775 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2776           (FCVTASv1i64 FPR64:$Rn)>;
2777 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2778           (FCVTAUv1i64 FPR64:$Rn)>;
2779 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2780           (FCVTMSv1i64 FPR64:$Rn)>;
2781 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2782           (FCVTMUv1i64 FPR64:$Rn)>;
2783 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2784           (FCVTNSv1i64 FPR64:$Rn)>;
2785 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2786           (FCVTNUv1i64 FPR64:$Rn)>;
2787 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2788           (FCVTPSv1i64 FPR64:$Rn)>;
2789 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2790           (FCVTPUv1i64 FPR64:$Rn)>;
2791
2792 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2793           (FRECPEv1i32 FPR32:$Rn)>;
2794 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2795           (FRECPEv1i64 FPR64:$Rn)>;
2796 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2797           (FRECPEv1i64 FPR64:$Rn)>;
2798
2799 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2800           (FRECPXv1i32 FPR32:$Rn)>;
2801 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2802           (FRECPXv1i64 FPR64:$Rn)>;
2803
2804 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2805           (FRSQRTEv1i32 FPR32:$Rn)>;
2806 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2807           (FRSQRTEv1i64 FPR64:$Rn)>;
2808 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2809           (FRSQRTEv1i64 FPR64:$Rn)>;
2810
2811 // If an integer is about to be converted to a floating point value,
2812 // just load it on the floating point unit.
2813 // Here are the patterns for 8 and 16-bits to float.
2814 // 8-bits -> float.
2815 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2816            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2817                           (LDRBro ro_indexed8:$addr), bsub))>;
2818 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2819            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2820                           (LDRBui am_indexed8:$addr), bsub))>;
2821 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2822            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2823                           (LDURBi am_unscaled8:$addr), bsub))>;
2824 // 16-bits -> float.
2825 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2826            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2827                           (LDRHro ro_indexed16:$addr), hsub))>;
2828 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2829            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2830                           (LDRHui am_indexed16:$addr), hsub))>;
2831 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2832            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2833                           (LDURHi am_unscaled16:$addr), hsub))>;
2834 // 32-bits are handled in target specific dag combine:
2835 // performIntToFpCombine.
2836 // 64-bits integer to 32-bits floating point, not possible with
2837 // UCVTF on floating point registers (both source and destination
2838 // must have the same size).
2839
2840 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2841 // 8-bits -> double.
2842 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2843            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2844                           (LDRBro ro_indexed8:$addr), bsub))>;
2845 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2846            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2847                           (LDRBui am_indexed8:$addr), bsub))>;
2848 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2849            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2850                           (LDURBi am_unscaled8:$addr), bsub))>;
2851 // 16-bits -> double.
2852 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2853            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2854                           (LDRHro ro_indexed16:$addr), hsub))>;
2855 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2856            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2857                           (LDRHui am_indexed16:$addr), hsub))>;
2858 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2859            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2860                           (LDURHi am_unscaled16:$addr), hsub))>;
2861 // 32-bits -> double.
2862 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2863            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2864                           (LDRSro ro_indexed32:$addr), ssub))>;
2865 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2866            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2867                           (LDRSui am_indexed32:$addr), ssub))>;
2868 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2869            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2870                           (LDURSi am_unscaled32:$addr), ssub))>;
2871 // 64-bits -> double are handled in target specific dag combine:
2872 // performIntToFpCombine.
2873
2874 //===----------------------------------------------------------------------===//
2875 // Advanced SIMD three different-sized vector instructions.
2876 //===----------------------------------------------------------------------===//
2877
2878 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2879 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2880 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2881 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2882 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2883 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2884                                              int_arm64_neon_sabd>;
2885 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2886                                           int_arm64_neon_sabd>;
2887 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2888             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2889 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2890                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2891 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2892     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2893 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2894     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2895 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2896 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2897                                                int_arm64_neon_sqadd>;
2898 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2899                                                int_arm64_neon_sqsub>;
2900 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2901                                      int_arm64_neon_sqdmull>;
2902 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2903                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2904 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2905                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2906 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2907                                               int_arm64_neon_uabd>;
2908 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2909                                           int_arm64_neon_uabd>;
2910 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2911                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2912 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2913                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2914 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2915     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2916 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2917     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2918 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2919 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2920                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2921 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2922                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2923
2924 // Patterns for 64-bit pmull
2925 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2926           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2927 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2928                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2929           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2930
2931 // CodeGen patterns for addhn and subhn instructions, which can actually be
2932 // written in LLVM IR without too much difficulty.
2933
2934 // ADDHN
2935 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2936           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2937 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2938                                            (i32 16))))),
2939           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2940 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2941                                            (i32 32))))),
2942           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2943 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2944                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2945                                                     (i32 8))))),
2946           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2947                             V128:$Rn, V128:$Rm)>;
2948 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2949                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2950                                                     (i32 16))))),
2951           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2952                             V128:$Rn, V128:$Rm)>;
2953 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2954                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2955                                                     (i32 32))))),
2956           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2957                             V128:$Rn, V128:$Rm)>;
2958
2959 // SUBHN
2960 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2961           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2962 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2963                                            (i32 16))))),
2964           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2965 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2966                                            (i32 32))))),
2967           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2968 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2969                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2970                                                     (i32 8))))),
2971           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2972                             V128:$Rn, V128:$Rm)>;
2973 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2974                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2975                                                     (i32 16))))),
2976           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2977                             V128:$Rn, V128:$Rm)>;
2978 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2979                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2980                                                     (i32 32))))),
2981           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2982                             V128:$Rn, V128:$Rm)>;
2983
2984 //----------------------------------------------------------------------------
2985 // AdvSIMD bitwise extract from vector instruction.
2986 //----------------------------------------------------------------------------
2987
2988 defm EXT : SIMDBitwiseExtract<"ext">;
2989
2990 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2991           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2992 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2993           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2994 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2995           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2996 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2997           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2998 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2999           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3000 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3001           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3002 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3003           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3004 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3005           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3006
3007 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3008 // 128-bit vector.
3009 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3010           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3011 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3012           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3013 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3014           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3015 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3016           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3017 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3018           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3019 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3020           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3021
3022
3023 //----------------------------------------------------------------------------
3024 // AdvSIMD zip vector
3025 //----------------------------------------------------------------------------
3026
3027 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
3028 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
3029 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
3030 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
3031 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
3032 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
3033
3034 //----------------------------------------------------------------------------
3035 // AdvSIMD TBL/TBX instructions
3036 //----------------------------------------------------------------------------
3037
3038 defm TBL : SIMDTableLookup<    0, "tbl">;
3039 defm TBX : SIMDTableLookupTied<1, "tbx">;
3040
3041 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3042           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3043 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3044           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3045
3046 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
3047                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3048           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3049 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
3050                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3051           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3052
3053
3054 //----------------------------------------------------------------------------
3055 // AdvSIMD scalar CPY instruction
3056 //----------------------------------------------------------------------------
3057
3058 defm CPY : SIMDScalarCPY<"cpy">;
3059
3060 //----------------------------------------------------------------------------
3061 // AdvSIMD scalar pairwise instructions
3062 //----------------------------------------------------------------------------
3063
3064 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3065 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3066 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3067 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3068 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3069 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3070 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
3071           (ADDPv2i64p V128:$Rn)>;
3072 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
3073           (ADDPv2i64p V128:$Rn)>;
3074 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
3075           (FADDPv2i32p V64:$Rn)>;
3076 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
3077           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3078 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
3079           (FADDPv2i64p V128:$Rn)>;
3080 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
3081           (FMAXNMPv2i32p V64:$Rn)>;
3082 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
3083           (FMAXNMPv2i64p V128:$Rn)>;
3084 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
3085           (FMAXPv2i32p V64:$Rn)>;
3086 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
3087           (FMAXPv2i64p V128:$Rn)>;
3088 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
3089           (FMINNMPv2i32p V64:$Rn)>;
3090 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
3091           (FMINNMPv2i64p V128:$Rn)>;
3092 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
3093           (FMINPv2i32p V64:$Rn)>;
3094 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
3095           (FMINPv2i64p V128:$Rn)>;
3096
3097 //----------------------------------------------------------------------------
3098 // AdvSIMD INS/DUP instructions
3099 //----------------------------------------------------------------------------
3100
3101 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3102 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3103 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3104 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3105 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3106 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3107 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3108
3109 def DUPv2i64lane : SIMDDup64FromElement;
3110 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3111 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3112 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3113 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3114 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3115 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3116
3117 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
3118           (v2f32 (DUPv2i32lane
3119             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3120             (i64 0)))>;
3121 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
3122           (v4f32 (DUPv4i32lane
3123             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3124             (i64 0)))>;
3125 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
3126           (v2f64 (DUPv2i64lane
3127             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3128             (i64 0)))>;
3129
3130 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3131           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3132 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3133          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3134 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3135           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3136
3137 // If there's an (ARM64dup (vector_extract ...) ...), we can use a duplane
3138 // instruction even if the types don't match: we just have to remap the lane
3139 // carefully. N.b. this trick only applies to truncations.
3140 def VecIndex_x2 : SDNodeXForm<imm, [{
3141   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3142 }]>;
3143 def VecIndex_x4 : SDNodeXForm<imm, [{
3144   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3145 }]>;
3146 def VecIndex_x8 : SDNodeXForm<imm, [{
3147   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3148 }]>;
3149
3150 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3151                             ValueType Src128VT, ValueType ScalVT,
3152                             Instruction DUP, SDNodeXForm IdxXFORM> {
3153   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3154                                                      imm:$idx)))),
3155             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3156
3157   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3158                                                      imm:$idx)))),
3159             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3160 }
3161
3162 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3163 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3164 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3165
3166 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3167 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3168 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3169
3170 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3171                                SDNodeXForm IdxXFORM> {
3172   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3173                                                          imm:$idx))))),
3174             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3175
3176   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3177                                                          imm:$idx))))),
3178             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3179 }
3180
3181 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3182 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3183 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3184
3185 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3186 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3187 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3188
3189 // SMOV and UMOV definitions, with some extra patterns for convenience
3190 defm SMOV : SMov;
3191 defm UMOV : UMov;
3192
3193 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3194           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3195 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3196           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3197 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3198           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3199 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3200           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3201 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3202           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3203 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3204           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3205
3206 // Extracting i8 or i16 elements will have the zero-extend transformed to
3207 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3208 // for ARM64. Match these patterns here since UMOV already zeroes out the high
3209 // bits of the destination register.
3210 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3211                (i32 0xff)),
3212           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3213 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3214                (i32 0xffff)),
3215           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3216
3217 defm INS : SIMDIns;
3218
3219 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3220           (SUBREG_TO_REG (i32 0),
3221                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3222 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3223           (SUBREG_TO_REG (i32 0),
3224                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3225
3226 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3227           (SUBREG_TO_REG (i32 0),
3228                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3229 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3230           (SUBREG_TO_REG (i32 0),
3231                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3232
3233 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3234             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3235                                   (i32 FPR32:$Rn), ssub))>;
3236 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3237             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3238                                   (i32 FPR32:$Rn), ssub))>;
3239 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3240             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3241                                   (i64 FPR64:$Rn), dsub))>;
3242
3243 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3244           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3245 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3246           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3247 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3248           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3249
3250 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3251             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3252           (EXTRACT_SUBREG
3253             (INSvi32lane
3254               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3255               VectorIndexS:$imm,
3256               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3257               (i64 0)),
3258             dsub)>;
3259 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3260             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3261           (INSvi32lane
3262             V128:$Rn, VectorIndexS:$imm,
3263             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3264             (i64 0))>;
3265 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3266             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3267           (INSvi64lane
3268             V128:$Rn, VectorIndexD:$imm,
3269             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3270             (i64 0))>;
3271
3272 // Copy an element at a constant index in one vector into a constant indexed
3273 // element of another.
3274 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3275 // index type and INS extension
3276 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3277                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3278                    VectorIndexB:$idx2)),
3279           (v16i8 (INSvi8lane
3280                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3281           )>;
3282 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3283                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3284                    VectorIndexH:$idx2)),
3285           (v8i16 (INSvi16lane
3286                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3287           )>;
3288 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3289                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3290                    VectorIndexS:$idx2)),
3291           (v4i32 (INSvi32lane
3292                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3293           )>;
3294 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3295                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3296                    VectorIndexD:$idx2)),
3297           (v2i64 (INSvi64lane
3298                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3299           )>;
3300
3301 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3302                                 ValueType VTScal, Instruction INS> {
3303   def : Pat<(VT128 (vector_insert V128:$src,
3304                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3305                         imm:$Immd)),
3306             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3307
3308   def : Pat<(VT128 (vector_insert V128:$src,
3309                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3310                         imm:$Immd)),
3311             (INS V128:$src, imm:$Immd,
3312                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3313
3314   def : Pat<(VT64 (vector_insert V64:$src,
3315                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3316                         imm:$Immd)),
3317             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3318                                  imm:$Immd, V128:$Rn, imm:$Immn),
3319                             dsub)>;
3320
3321   def : Pat<(VT64 (vector_insert V64:$src,
3322                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3323                         imm:$Immd)),
3324             (EXTRACT_SUBREG
3325                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3326                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3327                 dsub)>;
3328 }
3329
3330 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3331 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3332 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3333 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3334 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3335 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3336
3337
3338 // Floating point vector extractions are codegen'd as either a sequence of
3339 // subregister extractions, possibly fed by an INS if the lane number is
3340 // anything other than zero.
3341 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3342           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3343 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3344           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3345 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3346           (f64 (EXTRACT_SUBREG
3347             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3348                          V128:$Rn, VectorIndexD:$idx),
3349             dsub))>;
3350 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3351           (f32 (EXTRACT_SUBREG
3352             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3353                          V128:$Rn, VectorIndexS:$idx),
3354             ssub))>;
3355
3356 // All concat_vectors operations are canonicalised to act on i64 vectors for
3357 // ARM64. In the general case we need an instruction, which had just as well be
3358 // INS.
3359 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3360   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3361         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3362                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3363
3364 def : ConcatPat<v2i64, v1i64>;
3365 def : ConcatPat<v2f64, v1f64>;
3366 def : ConcatPat<v4i32, v2i32>;
3367 def : ConcatPat<v4f32, v2f32>;
3368 def : ConcatPat<v8i16, v4i16>;
3369 def : ConcatPat<v16i8, v8i8>;
3370
3371 // If the high lanes are undef, though, we can just ignore them:
3372 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3373   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3374         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3375
3376 def : ConcatUndefPat<v2i64, v1i64>;
3377 def : ConcatUndefPat<v2f64, v1f64>;
3378 def : ConcatUndefPat<v4i32, v2i32>;
3379 def : ConcatUndefPat<v4f32, v2f32>;
3380 def : ConcatUndefPat<v8i16, v4i16>;
3381 def : ConcatUndefPat<v16i8, v8i8>;
3382
3383 //----------------------------------------------------------------------------
3384 // AdvSIMD across lanes instructions
3385 //----------------------------------------------------------------------------
3386
3387 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3388 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3389 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3390 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3391 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3392 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3393 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3394 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3395 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3396 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3397 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3398
3399 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3400 // If there is a sign extension after this intrinsic, consume it as smov already
3401 // performed it
3402   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3403         (i32 (SMOVvi8to32
3404           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3405             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3406           (i64 0)))>;
3407   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3408         (i32 (SMOVvi8to32
3409           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3410             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3411           (i64 0)))>;
3412 // If there is a sign extension after this intrinsic, consume it as smov already
3413 // performed it
3414 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3415         (i32 (SMOVvi8to32
3416           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3417            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3418           (i64 0)))>;
3419 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3420         (i32 (SMOVvi8to32
3421           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3422            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3423           (i64 0)))>;
3424 // If there is a sign extension after this intrinsic, consume it as smov already
3425 // performed it
3426 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3427           (i32 (SMOVvi16to32
3428            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3429             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3430            (i64 0)))>;
3431 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3432           (i32 (SMOVvi16to32
3433            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3434             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3435            (i64 0)))>;
3436 // If there is a sign extension after this intrinsic, consume it as smov already
3437 // performed it
3438 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3439         (i32 (SMOVvi16to32
3440           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3441            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3442           (i64 0)))>;
3443 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3444         (i32 (SMOVvi16to32
3445           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3446            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3447           (i64 0)))>;
3448
3449 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3450         (i32 (EXTRACT_SUBREG
3451           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3452            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3453           ssub))>;
3454 }
3455
3456 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3457 // If there is a masking operation keeping only what has been actually
3458 // generated, consume it.
3459   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3460         (i32 (EXTRACT_SUBREG
3461           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3462             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3463           ssub))>;
3464   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3465         (i32 (EXTRACT_SUBREG
3466           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3467             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3468           ssub))>;
3469 // If there is a masking operation keeping only what has been actually
3470 // generated, consume it.
3471 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3472         (i32 (EXTRACT_SUBREG
3473           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3474             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3475           ssub))>;
3476 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3477         (i32 (EXTRACT_SUBREG
3478           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3479             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3480           ssub))>;
3481
3482 // If there is a masking operation keeping only what has been actually
3483 // generated, consume it.
3484 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3485           (i32 (EXTRACT_SUBREG
3486             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3487               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3488             ssub))>;
3489 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3490           (i32 (EXTRACT_SUBREG
3491             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3492               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3493             ssub))>;
3494 // If there is a masking operation keeping only what has been actually
3495 // generated, consume it.
3496 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3497         (i32 (EXTRACT_SUBREG
3498           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3499             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3500           ssub))>;
3501 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3502         (i32 (EXTRACT_SUBREG
3503           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3504             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3505           ssub))>;
3506
3507 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3508         (i32 (EXTRACT_SUBREG
3509           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3510             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3511           ssub))>;
3512
3513 }
3514
3515 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3516   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3517         (i32 (SMOVvi16to32
3518           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3519             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3520           (i64 0)))>;
3521 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3522         (i32 (SMOVvi16to32
3523           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3524            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3525           (i64 0)))>;
3526
3527 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3528           (i32 (EXTRACT_SUBREG
3529            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3530             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3531            ssub))>;
3532 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3533         (i32 (EXTRACT_SUBREG
3534           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3535            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3536           ssub))>;
3537
3538 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3539         (i64 (EXTRACT_SUBREG
3540           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3541            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3542           dsub))>;
3543 }
3544
3545 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3546                                                 Intrinsic intOp> {
3547   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3548         (i32 (EXTRACT_SUBREG
3549           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3550             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3551           ssub))>;
3552 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3553         (i32 (EXTRACT_SUBREG
3554           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3555             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3556           ssub))>;
3557
3558 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3559           (i32 (EXTRACT_SUBREG
3560             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3561               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3562             ssub))>;
3563 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3564         (i32 (EXTRACT_SUBREG
3565           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3566             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3567           ssub))>;
3568
3569 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3570         (i64 (EXTRACT_SUBREG
3571           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3572             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3573           dsub))>;
3574 }
3575
3576 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3577 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3578 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3579           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3580
3581 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3582 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3583 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3584           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3585
3586 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3587 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3588            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3589
3590 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3591 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3592            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3593
3594 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3595 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3596            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3597
3598 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3599 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3600            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3601
3602 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3603 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3604
3605 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3606 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3607           (i64 (EXTRACT_SUBREG
3608             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3609               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3610             dsub))>;
3611 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3612 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3613           (i64 (EXTRACT_SUBREG
3614             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3615               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3616             dsub))>;
3617
3618 //------------------------------------------------------------------------------
3619 // AdvSIMD modified immediate instructions
3620 //------------------------------------------------------------------------------
3621
3622 // AdvSIMD BIC
3623 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3624 // AdvSIMD ORR
3625 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3626
3627
3628 // AdvSIMD FMOV
3629 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3630                                               "fmov", ".2d",
3631                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3632 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3633                                               "fmov", ".2s",
3634                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3635 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3636                                               "fmov", ".4s",
3637                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3638
3639 // AdvSIMD MOVI
3640
3641 // EDIT byte mask: scalar
3642 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3643 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3644                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3645 // The movi_edit node has the immediate value already encoded, so we use
3646 // a plain imm0_255 here.
3647 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3648           (MOVID imm0_255:$shift)>;
3649
3650 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3651 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3652 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3653 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3654
3655 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3656 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3657 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3658 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3659
3660 // EDIT byte mask: 2d
3661
3662 // The movi_edit node has the immediate value already encoded, so we use
3663 // a plain imm0_255 in the pattern
3664 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3665 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3666                                                 simdimmtype10,
3667                                                 "movi", ".2d",
3668                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3669
3670
3671 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3672 // Complexity is added to break a tie with a plain MOVI.
3673 let AddedComplexity = 1 in {
3674 def : Pat<(f32   fpimm0),
3675           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3676       Requires<[HasZCZ]>;
3677 def : Pat<(f64   fpimm0),
3678           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3679       Requires<[HasZCZ]>;
3680 }
3681
3682 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3683 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3684 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3685 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3686
3687 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3688 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3689 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3690 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3691
3692 def : Pat<(v2f64 (ARM64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
3693 def : Pat<(v4f32 (ARM64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
3694
3695 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3696 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3697 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3698           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3699 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3700           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3701 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3702           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3703 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3704           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3705
3706 // EDIT per word: 2s & 4s with MSL shifter
3707 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3708                       [(set (v2i32 V64:$Rd),
3709                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3710 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3711                       [(set (v4i32 V128:$Rd),
3712                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3713
3714 // Per byte: 8b & 16b
3715 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3716                                                  "movi", ".8b",
3717                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3718 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3719                                                  "movi", ".16b",
3720                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3721
3722 // AdvSIMD MVNI
3723
3724 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3725 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3726 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3727           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3728 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3729           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3730 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3731           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3732 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3733           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3734
3735 // EDIT per word: 2s & 4s with MSL shifter
3736 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3737                       [(set (v2i32 V64:$Rd),
3738                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3739 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3740                       [(set (v4i32 V128:$Rd),
3741                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3742
3743 //----------------------------------------------------------------------------
3744 // AdvSIMD indexed element
3745 //----------------------------------------------------------------------------
3746
3747 let neverHasSideEffects = 1 in {
3748   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3749   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3750 }
3751
3752 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3753 // instruction expects the addend first, while the intrinsic expects it last.
3754
3755 // On the other hand, there are quite a few valid combinatorial options due to
3756 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3757 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3758            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3759 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3760            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3761
3762 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3763            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3764 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3765            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3766 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3767            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3768 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3769            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3770
3771 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3772   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3773   // and DUP scalar.
3774   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3775                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3776                                            VectorIndexS:$idx))),
3777             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3778   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3779                            (v2f32 (ARM64duplane32
3780                                       (v4f32 (insert_subvector undef,
3781                                                  (v2f32 (fneg V64:$Rm)),
3782                                                  (i32 0))),
3783                                       VectorIndexS:$idx)))),
3784             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3785                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3786                                VectorIndexS:$idx)>;
3787   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3788                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3789             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3790                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3791
3792   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3793   // and DUP scalar.
3794   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3795                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3796                                            VectorIndexS:$idx))),
3797             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3798                                VectorIndexS:$idx)>;
3799   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3800                            (v4f32 (ARM64duplane32
3801                                       (v4f32 (insert_subvector undef,
3802                                                  (v2f32 (fneg V64:$Rm)),
3803                                                  (i32 0))),
3804                                       VectorIndexS:$idx)))),
3805             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3806                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3807                                VectorIndexS:$idx)>;
3808   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3809                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3810             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3811                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3812
3813   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3814   // (DUPLANE from 64-bit would be trivial).
3815   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3816                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3817                                            VectorIndexD:$idx))),
3818             (FMLSv2i64_indexed
3819                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3820   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3821                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3822             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3823                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3824
3825   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3826   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3827                          (vector_extract (v4f32 (fneg V128:$Rm)),
3828                                          VectorIndexS:$idx))),
3829             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3830                 V128:$Rm, VectorIndexS:$idx)>;
3831   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3832                          (vector_extract (v2f32 (fneg V64:$Rm)),
3833                                          VectorIndexS:$idx))),
3834             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3835                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3836
3837   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3838   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3839                          (vector_extract (v2f64 (fneg V128:$Rm)),
3840                                          VectorIndexS:$idx))),
3841             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3842                 V128:$Rm, VectorIndexS:$idx)>;
3843 }
3844
3845 defm : FMLSIndexedAfterNegPatterns<
3846            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3847 defm : FMLSIndexedAfterNegPatterns<
3848            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3849
3850 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3851 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3852
3853 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3854           (FMULv2i32_indexed V64:$Rn,
3855             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3856             (i64 0))>;
3857 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3858           (FMULv4i32_indexed V128:$Rn,
3859             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3860             (i64 0))>;
3861 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3862           (FMULv2i64_indexed V128:$Rn,
3863             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3864             (i64 0))>;
3865
3866 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3867 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3868 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3869               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3870 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3871               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3872 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3873 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3874     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3875 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3876     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3877 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3878                 int_arm64_neon_smull>;
3879 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3880                                            int_arm64_neon_sqadd>;
3881 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3882                                            int_arm64_neon_sqsub>;
3883 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3884 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3885     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3886 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3887     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3888 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3889                 int_arm64_neon_umull>;
3890
3891 // A scalar sqdmull with the second operand being a vector lane can be
3892 // handled directly with the indexed instruction encoding.
3893 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3894                                           (vector_extract (v4i32 V128:$Vm),
3895                                                            VectorIndexS:$idx)),
3896           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3897
3898 //----------------------------------------------------------------------------
3899 // AdvSIMD scalar shift instructions
3900 //----------------------------------------------------------------------------
3901 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3902 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3903 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3904 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3905 // Codegen patterns for the above. We don't put these directly on the
3906 // instructions because TableGen's type inference can't handle the truth.
3907 // Having the same base pattern for fp <--> int totally freaks it out.
3908 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3909           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3910 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3911           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3912 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3913           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3914 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3915           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3916 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3917                                             vecshiftR64:$imm)),
3918           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3919 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3920                                             vecshiftR64:$imm)),
3921           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3922 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3923           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3924 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3925           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3926 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3927           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3928 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3929           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3930 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3931                                             vecshiftR64:$imm)),
3932           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3933 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3934                                             vecshiftR64:$imm)),
3935           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3936
3937 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3938 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3939 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3940                                      int_arm64_neon_sqrshrn>;
3941 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3942                                      int_arm64_neon_sqrshrun>;
3943 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3944 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3945 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3946                                      int_arm64_neon_sqshrn>;
3947 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3948                                      int_arm64_neon_sqshrun>;
3949 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3950 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3951 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3952     TriOpFrag<(add node:$LHS,
3953                    (ARM64srshri node:$MHS, node:$RHS))>>;
3954 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3955 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3956     TriOpFrag<(add node:$LHS,
3957                    (ARM64vashr node:$MHS, node:$RHS))>>;
3958 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3959                                      int_arm64_neon_uqrshrn>;
3960 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3961 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3962                                      int_arm64_neon_uqshrn>;
3963 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3964 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3965     TriOpFrag<(add node:$LHS,
3966                    (ARM64urshri node:$MHS, node:$RHS))>>;
3967 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3968 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3969     TriOpFrag<(add node:$LHS,
3970                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3971
3972 //----------------------------------------------------------------------------
3973 // AdvSIMD vector shift instructions
3974 //----------------------------------------------------------------------------
3975 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3976 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3977 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3978                                    int_arm64_neon_vcvtfxs2fp>;
3979 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3980                                          int_arm64_neon_rshrn>;
3981 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3982 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3983                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3984 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3985 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3986                                       (i32 vecshiftL64:$imm))),
3987           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3988 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3989                                          int_arm64_neon_sqrshrn>;
3990 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3991                                          int_arm64_neon_sqrshrun>;
3992 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3993 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3994 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3995                                          int_arm64_neon_sqshrn>;
3996 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3997                                          int_arm64_neon_sqshrun>;
3998 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3999 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4000                                       (i32 vecshiftR64:$imm))),
4001           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4002 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
4003 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4004                  TriOpFrag<(add node:$LHS,
4005                                 (ARM64srshri node:$MHS, node:$RHS))> >;
4006 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4007                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
4008
4009 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
4010 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4011                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
4012 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4013                         int_arm64_neon_vcvtfxu2fp>;
4014 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4015                                          int_arm64_neon_uqrshrn>;
4016 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
4017 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4018                                          int_arm64_neon_uqshrn>;
4019 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
4020 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4021                 TriOpFrag<(add node:$LHS,
4022                                (ARM64urshri node:$MHS, node:$RHS))> >;
4023 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4024                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
4025 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
4026 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4027                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
4028
4029 // SHRN patterns for when a logical right shift was used instead of arithmetic
4030 // (the immediate guarantees no sign bits actually end up in the result so it
4031 // doesn't matter).
4032 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4033           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4034 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4035           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4036 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4037           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4038
4039 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4040                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
4041                                                     vecshiftR16Narrow:$imm)))),
4042           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4043                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4044 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4045                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
4046                                                     vecshiftR32Narrow:$imm)))),
4047           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4048                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4049 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4050                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
4051                                                     vecshiftR64Narrow:$imm)))),
4052           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4053                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4054
4055 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4056 // Anyexts are implemented as zexts.
4057 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4058 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4059 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4060 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4061 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4062 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4063 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4064 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4065 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4066 // Also match an extend from the upper half of a 128 bit source register.
4067 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4068           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4069 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4070           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4071 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4072           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4073 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4074           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4075 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4076           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4077 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4078           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4079 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4080           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4081 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4082           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4083 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4084           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4085
4086 // Vector shift sxtl aliases
4087 def : InstAlias<"sxtl.8h $dst, $src1",
4088                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4089 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4090                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4091 def : InstAlias<"sxtl.4s $dst, $src1",
4092                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4093 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4094                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4095 def : InstAlias<"sxtl.2d $dst, $src1",
4096                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4097 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4098                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4099
4100 // Vector shift sxtl2 aliases
4101 def : InstAlias<"sxtl2.8h $dst, $src1",
4102                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4103 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4104                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4105 def : InstAlias<"sxtl2.4s $dst, $src1",
4106                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4107 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4108                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4109 def : InstAlias<"sxtl2.2d $dst, $src1",
4110                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4111 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4112                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4113
4114 // Vector shift uxtl aliases
4115 def : InstAlias<"uxtl.8h $dst, $src1",
4116                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4117 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4118                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4119 def : InstAlias<"uxtl.4s $dst, $src1",
4120                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4121 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4122                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4123 def : InstAlias<"uxtl.2d $dst, $src1",
4124                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4125 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4126                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4127
4128 // Vector shift uxtl2 aliases
4129 def : InstAlias<"uxtl2.8h $dst, $src1",
4130                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4131 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4132                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4133 def : InstAlias<"uxtl2.4s $dst, $src1",
4134                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4135 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4136                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4137 def : InstAlias<"uxtl2.2d $dst, $src1",
4138                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4139 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4140                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4141
4142 // If an integer is about to be converted to a floating point value,
4143 // just load it on the floating point unit.
4144 // These patterns are more complex because floating point loads do not
4145 // support sign extension.
4146 // The sign extension has to be explicitly added and is only supported for
4147 // one step: byte-to-half, half-to-word, word-to-doubleword.
4148 // SCVTF GPR -> FPR is 9 cycles.
4149 // SCVTF FPR -> FPR is 4 cyclces.
4150 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4151 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4152 // and still being faster.
4153 // However, this is not good for code size.
4154 // 8-bits -> float. 2 sizes step-up.
4155 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
4156            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4157                               (SSHLLv4i16_shift
4158                                 (f64
4159                                   (EXTRACT_SUBREG
4160                                     (SSHLLv8i8_shift
4161                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4162                                                   (LDRBro ro_indexed8:$addr),
4163                                                   bsub),
4164                                      0),
4165                                    dsub)),
4166                                0),
4167                            ssub)))>, Requires<[NotForCodeSize]>;
4168 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
4169            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4170                               (SSHLLv4i16_shift
4171                                 (f64
4172                                   (EXTRACT_SUBREG
4173                                     (SSHLLv8i8_shift
4174                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4175                                                   (LDRBui am_indexed8:$addr),
4176                                                   bsub),
4177                                      0),
4178                                    dsub)),
4179                                0),
4180                            ssub)))>, Requires<[NotForCodeSize]>;
4181 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
4182            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4183                               (SSHLLv4i16_shift
4184                                 (f64
4185                                   (EXTRACT_SUBREG
4186                                     (SSHLLv8i8_shift
4187                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4188                                                   (LDURBi am_unscaled8:$addr),
4189                                                   bsub),
4190                                      0),
4191                                    dsub)),
4192                                0),
4193                            ssub)))>, Requires<[NotForCodeSize]>;
4194 // 16-bits -> float. 1 size step-up.
4195 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4196            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4197                               (SSHLLv4i16_shift
4198                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4199                                                (LDRHro ro_indexed16:$addr),
4200                                                hsub),
4201                                0),
4202                            ssub)))>, Requires<[NotForCodeSize]>;
4203 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4204            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4205                               (SSHLLv4i16_shift
4206                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4207                                                (LDRHui am_indexed16:$addr),
4208                                                hsub),
4209                                0),
4210                            ssub)))>, Requires<[NotForCodeSize]>;
4211 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4212            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4213                               (SSHLLv4i16_shift
4214                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4215                                                (LDURHi am_unscaled16:$addr),
4216                                                hsub),
4217                                0),
4218                            ssub)))>, Requires<[NotForCodeSize]>;
4219 // 32-bits to 32-bits are handled in target specific dag combine:
4220 // performIntToFpCombine.
4221 // 64-bits integer to 32-bits floating point, not possible with
4222 // SCVTF on floating point registers (both source and destination
4223 // must have the same size).
4224
4225 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4226 // 8-bits -> double. 3 size step-up: give up.
4227 // 16-bits -> double. 2 size step.
4228 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4229            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4230                               (SSHLLv2i32_shift
4231                                  (f64
4232                                   (EXTRACT_SUBREG
4233                                     (SSHLLv4i16_shift
4234                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4235                                                   (LDRHro ro_indexed16:$addr),
4236                                                   hsub),
4237                                      0),
4238                                    dsub)),
4239                                0),
4240                              dsub)))>, Requires<[NotForCodeSize]>;
4241 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4242            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
4243                                (SSHLLv2i32_shift
4244                                  (f64
4245                                    (EXTRACT_SUBREG
4246                                      (SSHLLv4i16_shift
4247                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4248                                                   (LDRHui am_indexed16:$addr),
4249                                                   hsub),
4250                                       0),
4251                                     dsub)),
4252                                  0),
4253                               dsub)))>, Requires<[NotForCodeSize]>;
4254 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4255            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4256                               (SSHLLv2i32_shift
4257                                 (f64
4258                                   (EXTRACT_SUBREG
4259                                     (SSHLLv4i16_shift
4260                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4261                                                   (LDURHi am_unscaled16:$addr),
4262                                                   hsub),
4263                                       0),
4264                                    dsub)),
4265                                0),
4266                              dsub)))>, Requires<[NotForCodeSize]>;
4267 // 32-bits -> double. 1 size step-up.
4268 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4269            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4270                               (SSHLLv2i32_shift
4271                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4272                                                (LDRSro ro_indexed32:$addr),
4273                                                ssub),
4274                                0),
4275                              dsub)))>, Requires<[NotForCodeSize]>;
4276 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4277            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4278                               (SSHLLv2i32_shift
4279                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4280                                                (LDRSui am_indexed32:$addr),
4281                                                ssub),
4282                                0),
4283                              dsub)))>, Requires<[NotForCodeSize]>;
4284 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4285            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4286                               (SSHLLv2i32_shift
4287                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4288                                                (LDURSi am_unscaled32:$addr),
4289                                                ssub),
4290                                0),
4291                              dsub)))>, Requires<[NotForCodeSize]>;
4292 // 64-bits -> double are handled in target specific dag combine:
4293 // performIntToFpCombine.
4294
4295
4296 //----------------------------------------------------------------------------
4297 // AdvSIMD Load-Store Structure
4298 //----------------------------------------------------------------------------
4299 defm LD1 : SIMDLd1Multiple<"ld1">;
4300 defm LD2 : SIMDLd2Multiple<"ld2">;
4301 defm LD3 : SIMDLd3Multiple<"ld3">;
4302 defm LD4 : SIMDLd4Multiple<"ld4">;
4303
4304 defm ST1 : SIMDSt1Multiple<"st1">;
4305 defm ST2 : SIMDSt2Multiple<"st2">;
4306 defm ST3 : SIMDSt3Multiple<"st3">;
4307 defm ST4 : SIMDSt4Multiple<"st4">;
4308
4309 class Ld1Pat<ValueType ty, Instruction INST>
4310   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4311
4312 def : Ld1Pat<v16i8, LD1Onev16b>;
4313 def : Ld1Pat<v8i16, LD1Onev8h>;
4314 def : Ld1Pat<v4i32, LD1Onev4s>;
4315 def : Ld1Pat<v2i64, LD1Onev2d>;
4316 def : Ld1Pat<v8i8,  LD1Onev8b>;
4317 def : Ld1Pat<v4i16, LD1Onev4h>;
4318 def : Ld1Pat<v2i32, LD1Onev2s>;
4319 def : Ld1Pat<v1i64, LD1Onev1d>;
4320
4321 class St1Pat<ValueType ty, Instruction INST>
4322   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4323         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4324
4325 def : St1Pat<v16i8, ST1Onev16b>;
4326 def : St1Pat<v8i16, ST1Onev8h>;
4327 def : St1Pat<v4i32, ST1Onev4s>;
4328 def : St1Pat<v2i64, ST1Onev2d>;
4329 def : St1Pat<v8i8,  ST1Onev8b>;
4330 def : St1Pat<v4i16, ST1Onev4h>;
4331 def : St1Pat<v2i32, ST1Onev2s>;
4332 def : St1Pat<v1i64, ST1Onev1d>;
4333
4334 //---
4335 // Single-element
4336 //---
4337
4338 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4339 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4340 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4341 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4342 let mayLoad = 1, neverHasSideEffects = 1 in {
4343 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4344 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4345 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4346 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4347 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4348 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4349 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4350 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4351 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4352 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4353 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4354 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4355 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4356 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4357 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4358 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4359 }
4360
4361 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4362           (LD1Rv8b am_simdnoindex:$vaddr)>;
4363 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4364           (LD1Rv16b am_simdnoindex:$vaddr)>;
4365 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4366           (LD1Rv4h am_simdnoindex:$vaddr)>;
4367 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4368           (LD1Rv8h am_simdnoindex:$vaddr)>;
4369 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4370           (LD1Rv2s am_simdnoindex:$vaddr)>;
4371 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4372           (LD1Rv4s am_simdnoindex:$vaddr)>;
4373 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4374           (LD1Rv2d am_simdnoindex:$vaddr)>;
4375 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4376           (LD1Rv1d am_simdnoindex:$vaddr)>;
4377 // Grab the floating point version too
4378 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4379           (LD1Rv2s am_simdnoindex:$vaddr)>;
4380 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4381           (LD1Rv4s am_simdnoindex:$vaddr)>;
4382 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4383           (LD1Rv2d am_simdnoindex:$vaddr)>;
4384 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4385           (LD1Rv1d am_simdnoindex:$vaddr)>;
4386
4387 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4388                     ValueType VTy, ValueType STy, Instruction LD1>
4389   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4390            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4391         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4392
4393 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4394 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4395 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4396 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4397 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4398 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4399
4400 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4401                    ValueType VTy, ValueType STy, Instruction LD1>
4402   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4403            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4404         (EXTRACT_SUBREG
4405             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4406                           VecIndex:$idx, am_simdnoindex:$vaddr),
4407             dsub)>;
4408
4409 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4410 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4411 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4412 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4413
4414
4415 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4416 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4417 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4418 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4419
4420 // Stores
4421 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4422 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4423 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4424 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4425
4426 let AddedComplexity = 8 in
4427 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4428                     ValueType VTy, ValueType STy, Instruction ST1>
4429   : Pat<(scalar_store
4430              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4431              am_simdnoindex:$vaddr),
4432         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4433
4434 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4435 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4436 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4437 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4438 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4439 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4440
4441 let AddedComplexity = 8 in
4442 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4443                    ValueType VTy, ValueType STy, Instruction ST1>
4444   : Pat<(scalar_store
4445              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4446              am_simdnoindex:$vaddr),
4447         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4448              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4449
4450 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4451 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4452 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4453 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4454
4455 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4456                              ValueType VTy, ValueType STy, Instruction ST1,
4457                              int offset> {
4458   def : Pat<(scalar_store
4459               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4460               am_simdnoindex:$vaddr, offset),
4461         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4462              VecIndex:$idx, am_simdnoindex:$vaddr, XZR)>;
4463
4464   def : Pat<(scalar_store
4465               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4466               am_simdnoindex:$vaddr, GPR64:$Rm),
4467         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4468              VecIndex:$idx, am_simdnoindex:$vaddr, $Rm)>;
4469 }
4470
4471 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4472 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4473                         2>;
4474 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4475 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4476 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4477 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4478
4479 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4480                              ValueType VTy, ValueType STy, Instruction ST1,
4481                              int offset> {
4482   def : Pat<(scalar_store
4483               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4484               am_simdnoindex:$vaddr, offset),
4485         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr, XZR)>;
4486
4487   def : Pat<(scalar_store
4488               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4489               am_simdnoindex:$vaddr, GPR64:$Rm),
4490         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr, $Rm)>;
4491 }
4492
4493 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4494                          1>;
4495 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4496                          2>;
4497 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4498 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4499 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4500 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4501
4502 let mayStore = 1, neverHasSideEffects = 1 in {
4503 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4504 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4505 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4506 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4507 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4508 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4509 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4510 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4511 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4512 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4513 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4514 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4515 }
4516
4517 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4518 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4519 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4520 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4521
4522 //----------------------------------------------------------------------------
4523 // Crypto extensions
4524 //----------------------------------------------------------------------------
4525
4526 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4527 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4528 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4529 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4530
4531 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4532 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4533 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4534 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4535 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4536 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4537 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4538
4539 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4540 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4541 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4542
4543 //----------------------------------------------------------------------------
4544 // Compiler-pseudos
4545 //----------------------------------------------------------------------------
4546 // FIXME: Like for X86, these should go in their own separate .td file.
4547
4548 // Any instruction that defines a 32-bit result leaves the high half of the
4549 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4550 // be copying from a truncate. But any other 32-bit operation will zero-extend
4551 // up to 64 bits.
4552 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4553 def def32 : PatLeaf<(i32 GPR32:$src), [{
4554   return N->getOpcode() != ISD::TRUNCATE &&
4555          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4556          N->getOpcode() != ISD::CopyFromReg;
4557 }]>;
4558
4559 // In the case of a 32-bit def that is known to implicitly zero-extend,
4560 // we can use a SUBREG_TO_REG.
4561 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4562
4563 // For an anyext, we don't care what the high bits are, so we can perform an
4564 // INSERT_SUBREF into an IMPLICIT_DEF.
4565 def : Pat<(i64 (anyext GPR32:$src)),
4566           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4567
4568 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4569 // instruction (UBFM) on the enclosing super-reg.
4570 def : Pat<(i64 (zext GPR32:$src)),
4571  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4572
4573 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4574 // containing super-reg.
4575 def : Pat<(i64 (sext GPR32:$src)),
4576    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4577 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4578 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4579 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4580 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4581 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4582 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4583 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4584
4585 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4586           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4587                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4588 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4589           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4590                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4591
4592 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4593           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4594                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4595 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4596           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4597                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4598
4599 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4600           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4601                    (i64 (i64shift_a        imm0_63:$imm)),
4602                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4603
4604 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4605 // AddedComplexity for the following patterns since we want to match sext + sra
4606 // patterns before we attempt to match a single sra node.
4607 let AddedComplexity = 20 in {
4608 // We support all sext + sra combinations which preserve at least one bit of the
4609 // original value which is to be sign extended. E.g. we support shifts up to
4610 // bitwidth-1 bits.
4611 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4612           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4613 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4614           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4615
4616 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4617           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4618 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4619           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4620
4621 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4622           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4623                    (i64 imm0_31:$imm), 31)>;
4624 } // AddedComplexity = 20
4625
4626 // To truncate, we can simply extract from a subregister.
4627 def : Pat<(i32 (trunc GPR64sp:$src)),
4628           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4629
4630 // __builtin_trap() uses the BRK instruction on ARM64.
4631 def : Pat<(trap), (BRK 1)>;
4632
4633 // Conversions within AdvSIMD types in the same register size are free.
4634
4635 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4636 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4637 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4638 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4639 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4640 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4641
4642 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4643 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4644 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4645 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4646 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4647 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4648
4649 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4650 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4651 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4652 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4653 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4654 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4655
4656 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4657 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4658 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4659 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4660 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4661 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4662
4663 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4664 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4665 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4666 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4667 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4668 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4669
4670 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4671 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4672 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4673 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4674 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4675 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4676
4677 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4678 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4679 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4680 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4681 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4682 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4683
4684
4685 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4686 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4687 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4688 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4689 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4690
4691 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4692 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4693 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4694 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4695 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4696 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4697
4698 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4699 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4700 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4701 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4702 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4703 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4704
4705 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4706 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4707 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4708 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4709 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4710 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4711
4712 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4713 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4714 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4715 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4716 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4717 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4718
4719 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4720 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4721 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4722 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4723 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4724 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4725
4726 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4727 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4728 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4729 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4730 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4731 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4732
4733 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4734           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4735 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4736           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4737 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4738           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4739 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4740           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4741
4742 // A 64-bit subvector insert to the first 128-bit vector position
4743 // is a subregister copy that needs no instruction.
4744 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4745           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4746 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4747           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4748 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4749           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4750 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4751           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4752 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4753           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4754 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4755           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4756
4757 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4758 // or v2f32.
4759 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4760                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4761            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4762 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4763                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4764            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4765     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4766     // so we match on v4f32 here, not v2f32. This will also catch adding
4767     // the low two lanes of a true v4f32 vector.
4768 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4769                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4770           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4771
4772 // Scalar 64-bit shifts in FPR64 registers.
4773 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4774           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4775 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4776           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4777 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4778           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4779 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4780           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4781
4782 // Tail call return handling. These are all compiler pseudo-instructions,
4783 // so no encoding information or anything like that.
4784 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4785   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4786   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4787 }
4788
4789 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4790 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4791 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4792
4793 include "ARM64InstrAtomics.td"