lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM64-specific DAG Nodes.
  16 //
  17
  18 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  19 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  20                                               [SDTCisSameAs<0, 2>,
  21                                                SDTCisSameAs<0, 3>,
  22                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  23
  24 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  25 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  26                                             [SDTCisSameAs<0, 1>,
  27                                              SDTCisSameAs<0, 2>,
  28                                              SDTCisInt<0>,
  29                                              SDTCisVT<3, i32>]>;
  30
  31 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  32 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  33                                             [SDTCisSameAs<0, 2>,
  34                                              SDTCisSameAs<0, 3>,
  35                                              SDTCisInt<0>,
  36                                              SDTCisVT<1, i32>,
  37                                              SDTCisVT<4, i32>]>;
  38
  39 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  40                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  41                                       SDTCisVT<2, i32>]>;
  42 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  43 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  44                                         SDTCisVT<2, OtherVT>]>;
  45
  46
  47 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  48                                    [SDTCisSameAs<0, 1>,
  49                                     SDTCisSameAs<0, 2>,
  50                                     SDTCisInt<3>,
  51                                     SDTCisVT<4, i32>]>;
  52 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  53                                    [SDTCisFP<0>,
  54                                     SDTCisSameAs<0, 1>]>;
  55 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  56 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  57 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  58                                           SDTCisSameAs<0, 1>,
  59                                           SDTCisSameAs<0, 2>]>;
  60 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  61 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  62 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  63                                            SDTCisInt<2>, SDTCisInt<3>]>;
  64 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  65 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  66                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  67 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  68
  69 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  70 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  71 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  72 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisSameAs<0,2>]>;
  74 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  75                                            SDTCisSameAs<0,2>,
  76                                            SDTCisSameAs<0,3>]>;
  77 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  78 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  79
  80 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  81
  82 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  83                                                  SDTCisPtrTy<1>]>;
  84 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  85                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  86                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  87                                          SDTCisSameAs<1, 4>]>;
  88
  89
  90 // Node definitions.
  91 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
  92 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
  93 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
  94 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
  95                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
  96                                 [SDNPHasChain, SDNPOutGlue]>;
  97 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
  98                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
  99                                                SDTCisVT<1, i32> ]>,
 100                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 101 def ARM64call          : SDNode<"ARM64ISD::CALL",
 102                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 103                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                  SDNPVariadic]>;
 105 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 106                                 [SDNPHasChain]>;
 107 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 108                                 [SDNPHasChain]>;
 109 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 110                                 [SDNPHasChain]>;
 111 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 112                                 [SDNPHasChain]>;
 113 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 114                                 [SDNPHasChain]>;
 115
 116
 117 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 118 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 119 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 120 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 121 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 122                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 124 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 125 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 126                             [SDNPCommutative]>;
 127 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 128 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 129                             [SDNPCommutative]>;
 130 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 131 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 132
 133 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 134
 135 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 136
 137 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 138 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 139
 140 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 141 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 142 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 143 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 144 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 145
 146 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 147 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 148 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 149 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 150 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 151 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 152
 153 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 154 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 155 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 156 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 157 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 158 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 159 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 160
 161 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 162 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 163 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 164 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 165
 166 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 167 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 168 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 169 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 170 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 171 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 172 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 173 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 174
 175 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 176 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 177 def ARM64bsl: SDNode<"ARM64ISD::BSL", SDT_ARM64trivec>;
 178
 179 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 180 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 181 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 182 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 183 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 184
 185 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 186 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 187 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 188
 189 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 190 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 191 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 192 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 193 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 194 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 195                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 196
 197 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 198 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 199 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 200 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 201 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 202
 203 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 204 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 205
 206 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 207
 208 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 209                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 210
 211 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 212                                [SDNPHasChain, SDNPSideEffect]>;
 213
 214 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 215 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 216
 217 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 218                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 219                                 SDNPVariadic]>;
 220
 221 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 222
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 //===----------------------------------------------------------------------===//
 227
 228 // ARM64 Instruction Predicate Definitions.
 229 //
 230 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 231 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 232 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 233 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 234 def ForCodeSize   : Predicate<"ForCodeSize">;
 235 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 236
 237 include "ARM64InstrFormats.td"
 238
 239 //===----------------------------------------------------------------------===//
 240
 241 //===----------------------------------------------------------------------===//
 242 // Miscellaneous instructions.
 243 //===----------------------------------------------------------------------===//
 244
 245 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 246 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 247                               [(ARM64callseq_start timm:$amt)]>;
 248 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 249                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 250 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 251
 252 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 253 // FIXME: The following pseudo instructions are only needed because remat
 254 // cannot handle multiple instructions.  When that changes, they can be
 255 // removed, along with the ARM64Wrapper node.
 256
 257 let AddedComplexity = 10 in
 258 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 259                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 260               Sched<[WriteLDAdr]>;
 261
 262 // The MOVaddr instruction should match only when the add is not folded
 263 // into a load or store address.
 264 def MOVaddr
 265     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 266              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 267                                             tglobaladdr:$low))]>,
 268       Sched<[WriteAdrAdr]>;
 269 def MOVaddrJT
 270     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 271              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 272                                              tjumptable:$low))]>,
 273       Sched<[WriteAdrAdr]>;
 274 def MOVaddrCP
 275     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 276              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 277                                              tconstpool:$low))]>,
 278       Sched<[WriteAdrAdr]>;
 279 def MOVaddrBA
 280     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 281              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 282                                              tblockaddress:$low))]>,
 283       Sched<[WriteAdrAdr]>;
 284 def MOVaddrTLS
 285     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 286              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 287                                             tglobaltlsaddr:$low))]>,
 288       Sched<[WriteAdrAdr]>;
 289 def MOVaddrEXT
 290     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 291              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 292                                             texternalsym:$low))]>,
 293       Sched<[WriteAdrAdr]>;
 294
 295 } // isReMaterializable, isCodeGenOnly
 296
 297 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 298           (LOADgot tglobaltlsaddr:$addr)>;
 299
 300 def : Pat<(ARM64LOADgot texternalsym:$addr),
 301           (LOADgot texternalsym:$addr)>;
 302
 303 def : Pat<(ARM64LOADgot tconstpool:$addr),
 304           (LOADgot tconstpool:$addr)>;
 305
 306 //===----------------------------------------------------------------------===//
 307 // System instructions.
 308 //===----------------------------------------------------------------------===//
 309
 310 def HINT  : HintI<"hint">;
 311 def : InstAlias<"nop",  (HINT 0b000)>;
 312 def : InstAlias<"yield",(HINT 0b001)>;
 313 def : InstAlias<"wfe",  (HINT 0b010)>;
 314 def : InstAlias<"wfi",  (HINT 0b011)>;
 315 def : InstAlias<"sev",  (HINT 0b100)>;
 316 def : InstAlias<"sevl", (HINT 0b101)>;
 317
 318   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 319 let mayLoad = 1, mayStore = 1 in
 320 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 321
 322 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 323 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 324 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 325 def : InstAlias<"clrex", (CLREX 0xf)>;
 326 def : InstAlias<"isb", (ISB 0xf)>;
 327
 328 def MRS    : MRSI;
 329 def MSR    : MSRI;
 330 def MSRcpsr: MSRcpsrI;
 331
 332 // The thread pointer (on Linux, at least, where this has been implemented) is
 333 // TPIDR_EL0.
 334 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 335
 336 // Generic system instructions
 337 def SYSxt  : SystemXtI<0, "sys">;
 338 def SYSLxt : SystemLXtI<1, "sysl">;
 339
 340 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 341                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 342                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 343
 344 //===----------------------------------------------------------------------===//
 345 // Move immediate instructions.
 346 //===----------------------------------------------------------------------===//
 347
 348 defm MOVK : InsertImmediate<0b11, "movk">;
 349 defm MOVN : MoveImmediate<0b00, "movn">;
 350
 351 let PostEncoderMethod = "fixMOVZ" in
 352 defm MOVZ : MoveImmediate<0b10, "movz">;
 353
 354 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 355 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 356 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 357 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 358 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 359 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 360
 361 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 362 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 363 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 364 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 365
 366 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 367 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 368 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 369 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 370
 371 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 372 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 373 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 374 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 375
 376 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 377 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 378 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 379
 380 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 381 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 382 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 383
 384 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 385     isAsCheapAsAMove = 1 in {
 386 // FIXME: The following pseudo instructions are only needed because remat
 387 // cannot handle multiple instructions.  When that changes, we can select
 388 // directly to the real instructions and get rid of these pseudos.
 389
 390 def MOVi32imm
 391     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 392              [(set GPR32:$dst, imm:$src)]>,
 393       Sched<[WriteImm]>;
 394 def MOVi64imm
 395     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 396              [(set GPR64:$dst, imm:$src)]>,
 397       Sched<[WriteImm]>;
 398 } // isReMaterializable, isCodeGenOnly
 399
 400 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 401 // eventual expansion code fewer bits to worry about getting right. Marshalling
 402 // the types is a little tricky though:
 403 def i64imm_32bit : ImmLeaf<i64, [{
 404   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 405 }]>;
 406
 407 def trunc_imm : SDNodeXForm<imm, [{
 408   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 409 }]>;
 410
 411 def : Pat<(i64 i64imm_32bit:$src),
 412           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 413
 414 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 415 // sequences.
 416 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 417                              tglobaladdr:$g1, tglobaladdr:$g0),
 418           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 419                                   tglobaladdr:$g2, 32),
 420                           tglobaladdr:$g1, 16),
 421                   tglobaladdr:$g0, 0)>;
 422
 423 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 424                              tblockaddress:$g1, tblockaddress:$g0),
 425           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 426                                   tblockaddress:$g2, 32),
 427                           tblockaddress:$g1, 16),
 428                   tblockaddress:$g0, 0)>;
 429
 430 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 431                              tconstpool:$g1, tconstpool:$g0),
 432           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 433                                   tconstpool:$g2, 32),
 434                           tconstpool:$g1, 16),
 435                   tconstpool:$g0, 0)>;
 436
 437 def : Pat<(ARM64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 438                              tjumptable:$g1, tjumptable:$g0),
 439           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 440                                   tjumptable:$g2, 32),
 441                           tjumptable:$g1, 16),
 442                   tjumptable:$g0, 0)>;
 443
 444
 445 //===----------------------------------------------------------------------===//
 446 // Arithmetic instructions.
 447 //===----------------------------------------------------------------------===//
 448
 449 // Add/subtract with carry.
 450 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 451 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 452
 453 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 454 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 455 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 456 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 457
 458 // Add/subtract
 459 defm ADD : AddSub<0, "add", add>;
 460 defm SUB : AddSub<1, "sub">;
 461
 462 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 463 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 464
 465 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 466 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 467           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 468 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 469           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 470 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 471           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 472 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 473           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 474 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 475           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 476 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 477           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 478 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 479           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 480 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 481           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 482
 483 // Because of the immediate format for add/sub-imm instructions, the
 484 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 485 //  These patterns capture that transformation.
 486 let AddedComplexity = 1 in {
 487 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 488           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 489 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 490           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 491 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 492           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 493 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 494           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 495 }
 496
 497 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 498 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 499 def : InstAlias<"neg $dst, $src, $shift",
 500                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 501 def : InstAlias<"neg $dst, $src, $shift",
 502                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 503
 504 // Because of the immediate format for add/sub-imm instructions, the
 505 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 506 //  These patterns capture that transformation.
 507 let AddedComplexity = 1 in {
 508 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 509           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 510 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 511           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 512 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 513           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 514 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 515           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 516 }
 517
 518 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 519 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 520 def : InstAlias<"negs $dst, $src, $shift",
 521                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 522 def : InstAlias<"negs $dst, $src, $shift",
 523                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 524
 525 // Unsigned/Signed divide
 526 defm UDIV : Div<0, "udiv", udiv>;
 527 defm SDIV : Div<1, "sdiv", sdiv>;
 528 let isCodeGenOnly = 1 in {
 529 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 530 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 531 }
 532
 533 // Variable shift
 534 defm ASRV : Shift<0b10, "asrv", sra>;
 535 defm LSLV : Shift<0b00, "lslv", shl>;
 536 defm LSRV : Shift<0b01, "lsrv", srl>;
 537 defm RORV : Shift<0b11, "rorv", rotr>;
 538
 539 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 540 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 541 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 542 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 543 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 544 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 545 def : ShiftAlias<"ror", RORVWr, GPR32>;
 546 def : ShiftAlias<"ror", RORVXr, GPR64>;
 547
 548 // Multiply-add
 549 let AddedComplexity = 7 in {
 550 defm MADD : MulAccum<0, "madd", add>;
 551 defm MSUB : MulAccum<1, "msub", sub>;
 552
 553 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 554           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 555 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 556           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 557
 558 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 559           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 560 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 561           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 562 } // AddedComplexity = 7
 563
 564 let AddedComplexity = 5 in {
 565 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 566 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 567 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 568 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 569
 570 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 571           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 572 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 573           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 574
 575 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 576           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 577 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 578           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 579 } // AddedComplexity = 5
 580
 581 def : MulAccumWAlias<"mul", MADDWrrr>;
 582 def : MulAccumXAlias<"mul", MADDXrrr>;
 583 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 584 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 585 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 586 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 587 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 588 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 589
 590 // Multiply-high
 591 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 592 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 593
 594 // CRC32
 595 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 596 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 597 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 598 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 599
 600 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 601 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 602 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 603 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 604
 605
 606 //===----------------------------------------------------------------------===//
 607 // Logical instructions.
 608 //===----------------------------------------------------------------------===//
 609
 610 // (immediate)
 611 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 612 defm AND  : LogicalImm<0b00, "and", and>;
 613 defm EOR  : LogicalImm<0b10, "eor", xor>;
 614 defm ORR  : LogicalImm<0b01, "orr", or>;
 615
 616 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 617                                           logical_imm32:$imm)>;
 618 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 619                                           logical_imm64:$imm)>;
 620
 621
 622 // (register)
 623 defm ANDS : LogicalRegS<0b11, 0, "ands", ARM64and_flag>;
 624 defm BICS : LogicalRegS<0b11, 1, "bics",
 625                         BinOpFrag<(ARM64and_flag node:$LHS, (not node:$RHS))>>;
 626 defm AND  : LogicalReg<0b00, 0, "and", and>;
 627 defm BIC  : LogicalReg<0b00, 1, "bic",
 628                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 629 defm EON  : LogicalReg<0b10, 1, "eon",
 630                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 631 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 632 defm ORN  : LogicalReg<0b01, 1, "orn",
 633                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 634 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 635
 636 def : InstAlias<"tst $src1, $src2",
 637                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 638 def : InstAlias<"tst $src1, $src2",
 639                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 640
 641 def : InstAlias<"tst $src1, $src2",
 642                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 643 def : InstAlias<"tst $src1, $src2",
 644                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 645
 646 def : InstAlias<"tst $src1, $src2, $sh",
 647                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 648 def : InstAlias<"tst $src1, $src2, $sh",
 649                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 650
 651 def : InstAlias<"mvn $Wd, $Wm",
 652                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 653 def : InstAlias<"mvn $Xd, $Xm",
 654                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 655
 656 def : InstAlias<"mvn $Wd, $Wm, $sh",
 657                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift:$sh)>;
 658 def : InstAlias<"mvn $Xd, $Xm, $sh",
 659                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift:$sh)>;
 660
 661 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 662 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 663
 664
 665 //===----------------------------------------------------------------------===//
 666 // One operand data processing instructions.
 667 //===----------------------------------------------------------------------===//
 668
 669 defm CLS    : OneOperandData<0b101, "cls">;
 670 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 671 defm RBIT   : OneOperandData<0b000, "rbit">;
 672 def  REV16Wr : OneWRegData<0b001, "rev16",
 673                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 674 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 675
 676 def : Pat<(cttz GPR32:$Rn),
 677           (CLZWr (RBITWr GPR32:$Rn))>;
 678 def : Pat<(cttz GPR64:$Rn),
 679           (CLZXr (RBITXr GPR64:$Rn))>;
 680 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 681                 (i32 1))),
 682           (CLSWr GPR32:$Rn)>;
 683 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 684                 (i64 1))),
 685           (CLSXr GPR64:$Rn)>;
 686
 687 // Unlike the other one operand instructions, the instructions with the "rev"
 688 // mnemonic do *not* just different in the size bit, but actually use different
 689 // opcode bits for the different sizes.
 690 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 691 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 692 def REV32Xr : OneXRegData<0b010, "rev32",
 693                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 694
 695 // The bswap commutes with the rotr so we want a pattern for both possible
 696 // orders.
 697 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 698 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 699
 700 //===----------------------------------------------------------------------===//
 701 // Bitfield immediate extraction instruction.
 702 //===----------------------------------------------------------------------===//
 703 let neverHasSideEffects = 1 in
 704 defm EXTR : ExtractImm<"extr">;
 705 def : InstAlias<"ror $dst, $src, $shift",
 706             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 707 def : InstAlias<"ror $dst, $src, $shift",
 708             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 709
 710 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 711           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 712 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 713           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 714
 715 //===----------------------------------------------------------------------===//
 716 // Other bitfield immediate instructions.
 717 //===----------------------------------------------------------------------===//
 718 let neverHasSideEffects = 1 in {
 719 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 720 defm SBFM : BitfieldImm<0b00, "sbfm">;
 721 defm UBFM : BitfieldImm<0b10, "ubfm">;
 722 }
 723
 724 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 725   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 726   return CurDAG->getTargetConstant(enc, MVT::i64);
 727 }]>;
 728
 729 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 730   uint64_t enc = 31 - N->getZExtValue();
 731   return CurDAG->getTargetConstant(enc, MVT::i64);
 732 }]>;
 733
 734 // min(7, 31 - shift_amt)
 735 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 736   uint64_t enc = 31 - N->getZExtValue();
 737   enc = enc > 7 ? 7 : enc;
 738   return CurDAG->getTargetConstant(enc, MVT::i64);
 739 }]>;
 740
 741 // min(15, 31 - shift_amt)
 742 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 743   uint64_t enc = 31 - N->getZExtValue();
 744   enc = enc > 15 ? 15 : enc;
 745   return CurDAG->getTargetConstant(enc, MVT::i64);
 746 }]>;
 747
 748 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 749   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 750   return CurDAG->getTargetConstant(enc, MVT::i64);
 751 }]>;
 752
 753 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 754   uint64_t enc = 63 - N->getZExtValue();
 755   return CurDAG->getTargetConstant(enc, MVT::i64);
 756 }]>;
 757
 758 // min(7, 63 - shift_amt)
 759 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 760   uint64_t enc = 63 - N->getZExtValue();
 761   enc = enc > 7 ? 7 : enc;
 762   return CurDAG->getTargetConstant(enc, MVT::i64);
 763 }]>;
 764
 765 // min(15, 63 - shift_amt)
 766 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 767   uint64_t enc = 63 - N->getZExtValue();
 768   enc = enc > 15 ? 15 : enc;
 769   return CurDAG->getTargetConstant(enc, MVT::i64);
 770 }]>;
 771
 772 // min(31, 63 - shift_amt)
 773 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 774   uint64_t enc = 63 - N->getZExtValue();
 775   enc = enc > 31 ? 31 : enc;
 776   return CurDAG->getTargetConstant(enc, MVT::i64);
 777 }]>;
 778
 779 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 780           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 781                               (i64 (i32shift_b imm0_31:$imm)))>;
 782 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 783           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 784                               (i64 (i64shift_b imm0_63:$imm)))>;
 785
 786 let AddedComplexity = 10 in {
 787 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 788           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 789 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 790           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 791 }
 792
 793 def : InstAlias<"asr $dst, $src, $shift",
 794                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 795 def : InstAlias<"asr $dst, $src, $shift",
 796                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 797 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 798 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 799 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 800 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 801 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 802
 803 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 804           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 805 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 806           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 807
 808 def : InstAlias<"lsr $dst, $src, $shift",
 809                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 810 def : InstAlias<"lsr $dst, $src, $shift",
 811                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 812 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 813 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 814 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 815 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 816 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 817
 818 //===----------------------------------------------------------------------===//
 819 // Conditionally set flags instructions.
 820 //===----------------------------------------------------------------------===//
 821 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 822 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 823
 824 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 825 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 826
 827 //===----------------------------------------------------------------------===//
 828 // Conditional select instructions.
 829 //===----------------------------------------------------------------------===//
 830 defm CSEL  : CondSelect<0, 0b00, "csel">;
 831
 832 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 833 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 834 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 835 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 836
 837 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 838           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 839 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 840           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 841 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 842           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 843 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 844           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 845 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 846           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 847 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 848           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 849
 850 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 851           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 852 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 853           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 854 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 855           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 856 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 857           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 858
 859 // The inverse of the condition code from the alias instruction is what is used
 860 // in the aliased instruction. The parser all ready inverts the condition code
 861 // for these aliases.
 862 // FIXME: Is this the correct way to handle these aliases?
 863 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 864 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 865
 866 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 867 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 868
 869 def : InstAlias<"cinc $dst, $src, $cc",
 870                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 871 def : InstAlias<"cinc $dst, $src, $cc",
 872                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 873
 874 def : InstAlias<"cinv $dst, $src, $cc",
 875                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 876 def : InstAlias<"cinv $dst, $src, $cc",
 877                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 878
 879 def : InstAlias<"cneg $dst, $src, $cc",
 880                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 881 def : InstAlias<"cneg $dst, $src, $cc",
 882                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 883
 884 //===----------------------------------------------------------------------===//
 885 // PC-relative instructions.
 886 //===----------------------------------------------------------------------===//
 887 let isReMaterializable = 1 in {
 888 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 889 def ADR  : ADRI<0, "adr", adrlabel, []>;
 890 } // neverHasSideEffects = 1
 891
 892 def ADRP : ADRI<1, "adrp", adrplabel,
 893                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 894 } // isReMaterializable = 1
 895
 896 // page address of a constant pool entry, block address
 897 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 898 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 899
 900 //===----------------------------------------------------------------------===//
 901 // Unconditional branch (register) instructions.
 902 //===----------------------------------------------------------------------===//
 903
 904 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 905 def RET  : BranchReg<0b0010, "ret", []>;
 906 def DRPS : SpecialReturn<0b0101, "drps">;
 907 def ERET : SpecialReturn<0b0100, "eret">;
 908 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 909
 910 // Default to the LR register.
 911 def : InstAlias<"ret", (RET LR)>;
 912
 913 let isCall = 1, Defs = [LR], Uses = [SP] in {
 914 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 915 } // isCall
 916
 917 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 918 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 919 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 920
 921 // Create a separate pseudo-instruction for codegen to use so that we don't
 922 // flag lr as used in every function. It'll be restored before the RET by the
 923 // epilogue if it's legitimately used.
 924 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 925   let isTerminator = 1;
 926   let isBarrier = 1;
 927   let isReturn = 1;
 928 }
 929
 930 // This is a directive-like pseudo-instruction. The purpose is to insert an
 931 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 932 // (which in the usual case is a BLR).
 933 let hasSideEffects = 1 in
 934 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 935   let AsmString = ".tlsdesccall $sym";
 936 }
 937
 938 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 939 // gets expanded to two MCInsts during lowering.
 940 let isCall = 1, Defs = [LR] in
 941 def TLSDESC_BLR
 942     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 943              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 944
 945 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 946           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 947 //===----------------------------------------------------------------------===//
 948 // Conditional branch (immediate) instruction.
 949 //===----------------------------------------------------------------------===//
 950 def Bcc : BranchCond;
 951
 952 //===----------------------------------------------------------------------===//
 953 // Compare-and-branch instructions.
 954 //===----------------------------------------------------------------------===//
 955 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 956 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 957
 958 //===----------------------------------------------------------------------===//
 959 // Test-bit-and-branch instructions.
 960 //===----------------------------------------------------------------------===//
 961 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 962 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 963
 964 //===----------------------------------------------------------------------===//
 965 // Unconditional branch (immediate) instructions.
 966 //===----------------------------------------------------------------------===//
 967 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 968 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 969 } // isBranch, isTerminator, isBarrier
 970
 971 let isCall = 1, Defs = [LR], Uses = [SP] in {
 972 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 973 } // isCall
 974 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 975
 976 //===----------------------------------------------------------------------===//
 977 // Exception generation instructions.
 978 //===----------------------------------------------------------------------===//
 979 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 980 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 981 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 982 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 983 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 984 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 985 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 986 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 987
 988 // DCPSn defaults to an immediate operand of zero if unspecified.
 989 def : InstAlias<"dcps1", (DCPS1 0)>;
 990 def : InstAlias<"dcps2", (DCPS2 0)>;
 991 def : InstAlias<"dcps3", (DCPS3 0)>;
 992
 993 //===----------------------------------------------------------------------===//
 994 // Load instructions.
 995 //===----------------------------------------------------------------------===//
 996
 997 // Pair (indexed, offset)
 998 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 999 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
1000 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
1001 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
1002 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
1003
1004 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
1005
1006 // Pair (pre-indexed)
1007 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
1008 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
1009 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
1010 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
1011 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
1012
1013 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
1014
1015 // Pair (post-indexed)
1016 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1017 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1018 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1019 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1020 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1021
1022 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1023
1024
1025 // Pair (no allocate)
1026 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
1027 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
1028 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
1029 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1030 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1031
1032 //---
1033 // (register offset)
1034 //---
1035
1036 let AddedComplexity = 10 in {
1037 // Integer
1038 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1039                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1040 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1041                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1042 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1043                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1044 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1045                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1046
1047 // Floating-point
1048 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1049                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1050 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1051                       [(set (f16 FPR16:$Rt), (load ro_indexed16:$addr))]>;
1052 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1053                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1054 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1055                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1056 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1057   let mayLoad = 1;
1058 }
1059
1060 // For regular load, we do not have any alignment requirement.
1061 // Thus, it is safe to directly map the vector loads with interesting
1062 // addressing modes.
1063 // FIXME: We could do the same for bitconvert to floating point vectors.
1064 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1065            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1066                           (LDRBro ro_indexed8:$addr), bsub)>;
1067 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1068            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1069                           (LDRBro ro_indexed8:$addr), bsub)>;
1070 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1071            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1072                           (LDRHro ro_indexed16:$addr), hsub)>;
1073 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1074            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1075                           (LDRHro ro_indexed16:$addr), hsub)>;
1076 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1077            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1078                           (LDRSro ro_indexed32:$addr), ssub)>;
1079 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1080            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1081                           (LDRSro ro_indexed32:$addr), ssub)>;
1082 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1083            (LDRDro ro_indexed64:$addr)>;
1084 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1085            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1086                           (LDRDro ro_indexed64:$addr), dsub)>;
1087
1088 // Match all load 64 bits width whose type is compatible with FPR64
1089 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1090 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1091 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1092 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1093 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1094 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1095
1096 // Match all load 128 bits width whose type is compatible with FPR128
1097 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1098 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1099 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1100 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1101 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1102 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1103 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1104
1105 // Load sign-extended half-word
1106 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1107                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1108 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1109                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1110
1111 // Load sign-extended byte
1112 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1113                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1114 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1115                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1116
1117 // Load sign-extended word
1118 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1119                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1120
1121 // Pre-fetch.
1122 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1123                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1124
1125 // zextload -> i64
1126 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1127     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1128 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1129     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1130 def : Pat<(i64 (zextloadi32 ro_indexed32:$addr)),
1131     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1132
1133 // zextloadi1 -> zextloadi8
1134 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1135 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1136     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1137
1138 // extload -> zextload
1139 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1140 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1141 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1142 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1143     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1144 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1145     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1146 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1147     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1148 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1149     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1150
1151 } // AddedComplexity = 10
1152
1153 //---
1154 // (unsigned immediate)
1155 //---
1156 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1157                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1158 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1159                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1160 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1161                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1162 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1163                     [(set (f16 FPR16:$Rt), (load am_indexed16:$addr))]>;
1164 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1165                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1166 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1167                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1168 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1169                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1170
1171 // For regular load, we do not have any alignment requirement.
1172 // Thus, it is safe to directly map the vector loads with interesting
1173 // addressing modes.
1174 // FIXME: We could do the same for bitconvert to floating point vectors.
1175 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1176            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1177                           (LDRBui am_indexed8:$addr), bsub)>;
1178 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1179            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1180                           (LDRBui am_indexed8:$addr), bsub)>;
1181 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1182            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1183                           (LDRHui am_indexed16:$addr), hsub)>;
1184 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1185            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1186                           (LDRHui am_indexed16:$addr), hsub)>;
1187 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1188            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1189                           (LDRSui am_indexed32:$addr), ssub)>;
1190 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1191            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1192                           (LDRSui am_indexed32:$addr), ssub)>;
1193 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1194            (LDRDui am_indexed64:$addr)>;
1195 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1196            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1197                           (LDRDui am_indexed64:$addr), dsub)>;
1198
1199 // Match all load 64 bits width whose type is compatible with FPR64
1200 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1201 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1202 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1203 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1204 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1205 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1206
1207 // Match all load 128 bits width whose type is compatible with FPR128
1208 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1209 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1210 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1211 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1212 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1213 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1214 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1215
1216 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1217                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1218 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1219                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1220 // zextload -> i64
1221 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1222     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1223 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1224     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1225
1226 // zextloadi1 -> zextloadi8
1227 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1228 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1229     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1230
1231 // extload -> zextload
1232 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1233 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1234 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1235 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1236     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1237 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1238     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1239 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1240     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1241 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1242     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1243
1244 // load sign-extended half-word
1245 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1246                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1247 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1248                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1249
1250 // load sign-extended byte
1251 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1252                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1253 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1254                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1255
1256 // load sign-extended word
1257 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1258                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1259
1260 // load zero-extended word
1261 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1262  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1263
1264 // Pre-fetch.
1265 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1266                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1267
1268 //---
1269 // (literal)
1270 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1271 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1272 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1273 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1274 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1275
1276 // load sign-extended word
1277 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1278
1279 // prefetch
1280 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1281 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1282
1283 //---
1284 // (unscaled immediate)
1285 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1286                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1287 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1288                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1289 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1290                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1291 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1292                           [(set (f16 FPR16:$Rt), (load am_unscaled16:$addr))]>;
1293 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1294                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1295 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1296                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1297 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1298                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1299
1300 def LDURHHi
1301     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1302                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1303 def LDURBBi
1304     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1305                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1306
1307 // Match all load 64 bits width whose type is compatible with FPR64
1308 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1309 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1310 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1311 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1312 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1313 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1314
1315 // Match all load 128 bits width whose type is compatible with FPR128
1316 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1317 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1318 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1319 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1320 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1321 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1322 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1323
1324 //  anyext -> zext
1325 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1326 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1327 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1328 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1329     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1330 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1331     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1332 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1333     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1334 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1335     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1336 // unscaled zext
1337 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1338     (LDURHHi am_unscaled16:$addr)>;
1339 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1340     (LDURBBi am_unscaled8:$addr)>;
1341 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1342     (LDURBBi am_unscaled8:$addr)>;
1343 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1344     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1345 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1346     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1347 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1348     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1349 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1350     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1351
1352
1353 //---
1354 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1355
1356 // Define new assembler match classes as we want to only match these when
1357 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1358 // associate a DiagnosticType either, as we want the diagnostic for the
1359 // canonical form (the scaled operand) to take precedence.
1360 def MemoryUnscaledFB8Operand : AsmOperandClass {
1361   let Name = "MemoryUnscaledFB8";
1362   let RenderMethod = "addMemoryUnscaledOperands";
1363 }
1364 def MemoryUnscaledFB16Operand : AsmOperandClass {
1365   let Name = "MemoryUnscaledFB16";
1366   let RenderMethod = "addMemoryUnscaledOperands";
1367 }
1368 def MemoryUnscaledFB32Operand : AsmOperandClass {
1369   let Name = "MemoryUnscaledFB32";
1370   let RenderMethod = "addMemoryUnscaledOperands";
1371 }
1372 def MemoryUnscaledFB64Operand : AsmOperandClass {
1373   let Name = "MemoryUnscaledFB64";
1374   let RenderMethod = "addMemoryUnscaledOperands";
1375 }
1376 def MemoryUnscaledFB128Operand : AsmOperandClass {
1377   let Name = "MemoryUnscaledFB128";
1378   let RenderMethod = "addMemoryUnscaledOperands";
1379 }
1380 def am_unscaled_fb8 : Operand<i64> {
1381   let ParserMatchClass = MemoryUnscaledFB8Operand;
1382   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1383 }
1384 def am_unscaled_fb16 : Operand<i64> {
1385   let ParserMatchClass = MemoryUnscaledFB16Operand;
1386   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1387 }
1388 def am_unscaled_fb32 : Operand<i64> {
1389   let ParserMatchClass = MemoryUnscaledFB32Operand;
1390   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1391 }
1392 def am_unscaled_fb64 : Operand<i64> {
1393   let ParserMatchClass = MemoryUnscaledFB64Operand;
1394   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1395 }
1396 def am_unscaled_fb128 : Operand<i64> {
1397   let ParserMatchClass = MemoryUnscaledFB128Operand;
1398   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1399 }
1400 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1401 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1402 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1403 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1404 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1405 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1406 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1407
1408 // zextload -> i64
1409 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1410   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1411 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1412   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1413
1414 // load sign-extended half-word
1415 def LDURSHWi
1416     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1417                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1418 def LDURSHXi
1419     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1420                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1421
1422 // load sign-extended byte
1423 def LDURSBWi
1424     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1425                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1426 def LDURSBXi
1427     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1428                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1429
1430 // load sign-extended word
1431 def LDURSWi
1432     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1433                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1434
1435 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1436 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1437 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1438 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1439 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1440 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1441 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1442 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1443
1444 // Pre-fetch.
1445 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1446                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1447
1448 //---
1449 // (unscaled immediate, unprivileged)
1450 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1451 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1452
1453 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1454 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1455
1456 // load sign-extended half-word
1457 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1458 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1459
1460 // load sign-extended byte
1461 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1462 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1463
1464 // load sign-extended word
1465 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1466
1467 //---
1468 // (immediate pre-indexed)
1469 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1470 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1471 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1472 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1473 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1474 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1475 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1476
1477 // load sign-extended half-word
1478 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1479 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1480
1481 // load sign-extended byte
1482 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1483 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1484
1485 // load zero-extended byte
1486 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1487 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1488
1489 // load sign-extended word
1490 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1491
1492 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1493 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1494 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1495 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1496 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1497 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1498 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1499
1500 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1501 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1502 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1503 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1504 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1505
1506 //---
1507 // (immediate post-indexed)
1508 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1509 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1510 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1511 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1512 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1513 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1514 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1515
1516 // load sign-extended half-word
1517 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1518 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1519
1520 // load sign-extended byte
1521 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1522 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1523
1524 // load zero-extended byte
1525 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1526 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1527
1528 // load sign-extended word
1529 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1530
1531 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1532 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1533 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1534 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1535 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1536 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1537 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1538
1539 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1540 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1541 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1542 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1543 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1544
1545 //===----------------------------------------------------------------------===//
1546 // Store instructions.
1547 //===----------------------------------------------------------------------===//
1548
1549 // Pair (indexed, offset)
1550 // FIXME: Use dedicated range-checked addressing mode operand here.
1551 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1552 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1553 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1554 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1555 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1556
1557 // Pair (pre-indexed)
1558 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1559 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1560 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1561 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1562 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1563
1564 // Pair (pre-indexed)
1565 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1566 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1567 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1568 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1569 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1570
1571 // Pair (no allocate)
1572 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1573 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1574 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1575 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1576 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1577
1578 //---
1579 // (Register offset)
1580
1581 let AddedComplexity = 10 in {
1582
1583 // Integer
1584 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1585                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1586 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1587                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1588 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1589                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1590 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1591                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1592
1593 // truncstore i64
1594 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1595            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1596 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1597            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1598 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1599            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1600
1601
1602 // Floating-point
1603 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1604                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1605 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1606                             [(store (f16 FPR16:$Rt), ro_indexed16:$addr)]>;
1607 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1608                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1609 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1610                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1611 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1612   let mayStore = 1;
1613 }
1614
1615 // Match all store 64 bits width whose type is compatible with FPR64
1616 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1617           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1618 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1619           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1620 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1621           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1622 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1623           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1624 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1625           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1626 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1627           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1628
1629 // Match all store 128 bits width whose type is compatible with FPR128
1630 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1631           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1632 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1633           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1634 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1635           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1636 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1637           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1638 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1639           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1640 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1641           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1642 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1643           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1644
1645 //---
1646 // (unsigned immediate)
1647 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1648                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1649 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1650                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1651 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1652                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1653 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1654                      [(store (f16 FPR16:$Rt), am_indexed16:$addr)]>;
1655 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1656                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1657 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1658                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1659 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1660   let mayStore = 1;
1661 }
1662
1663 // Match all store 64 bits width whose type is compatible with FPR64
1664 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1665           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1666 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1667           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1668 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1669           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1670 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1671           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1672 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1673           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1674 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1675           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1676
1677 // Match all store 128 bits width whose type is compatible with FPR128
1678 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1679           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1680 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1681           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1682 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1683           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1684 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1685           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1686 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1687           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1688 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1689           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1690 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1691           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1692
1693 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1694                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1695 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1696                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1697
1698 // truncstore i64
1699 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1700   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1701 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1702   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1703 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1704   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1705
1706 } // AddedComplexity = 10
1707
1708 //---
1709 // (unscaled immediate)
1710 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1711                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1712 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1713                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1714 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1715                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1716 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1717                            [(store (f16 FPR16:$Rt), am_unscaled16:$addr)]>;
1718 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1719                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1720 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1721                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1722 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1723                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1724 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1725                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1726 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1727                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1728
1729 // Match all store 64 bits width whose type is compatible with FPR64
1730 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1731           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1732 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1733           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1734 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1735           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1736 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1737           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1738 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1739           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1740 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1741           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1742
1743 // Match all store 128 bits width whose type is compatible with FPR128
1744 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1745           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1746 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1747           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1748 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1749           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1750 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1751           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1752 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1753           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1754 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1755           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1756 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1757           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1758
1759 // unscaled i64 truncating stores
1760 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1761   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1762 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1763   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1764 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1765   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1766
1767 //---
1768 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1769 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1770 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1771 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1772 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1773 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1774 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1775 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1776
1777 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1778 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1779
1780 //---
1781 // (unscaled immediate, unprivileged)
1782 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1783 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1784
1785 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1786 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1787
1788 //---
1789 // (immediate pre-indexed)
1790 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1791 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1792 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1793 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1794 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1795 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1796 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1797
1798 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1799 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1800
1801 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1802 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1803 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1804 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1805 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1806 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1807 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1808 // truncstore i64
1809 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1810   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1811                   simm9:$off)>;
1812 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1813   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1814                   simm9:$off)>;
1815 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1816   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1817                   simm9:$off)>;
1818
1819 //---
1820 // (immediate post-indexed)
1821 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1822 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1823 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1824 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1825 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1826 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1827 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1828
1829 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1830 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1831
1832 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1833 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1834 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1835 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1836 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1837 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1838 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1839 // truncstore i64
1840 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1841   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1842                   simm9:$off)>;
1843 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1844   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1845                   simm9:$off)>;
1846 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1847   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1848                   simm9:$off)>;
1849
1850
1851 //===----------------------------------------------------------------------===//
1852 // Load/store exclusive instructions.
1853 //===----------------------------------------------------------------------===//
1854
1855 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1856 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1857 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1858 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1859
1860 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1861 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1862 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1863 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1864
1865 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1866 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1867 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1868 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1869
1870 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1871 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1872 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1873 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1874
1875 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1876 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1877 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1878 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1879
1880 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1881 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1882 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1883 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1884
1885 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1886 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1887
1888 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1889 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1890
1891 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1892 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1893
1894 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1895 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1896
1897 //===----------------------------------------------------------------------===//
1898 // Scaled floating point to integer conversion instructions.
1899 //===----------------------------------------------------------------------===//
1900
1901 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1902 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1903 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1904 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1905 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1906 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1907 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1908 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1909 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1910 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1911 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1912 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1913 let isCodeGenOnly = 1 in {
1914 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1915 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1916 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1917 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1918 }
1919
1920 //===----------------------------------------------------------------------===//
1921 // Scaled integer to floating point conversion instructions.
1922 //===----------------------------------------------------------------------===//
1923
1924 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1925 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1926
1927 //===----------------------------------------------------------------------===//
1928 // Unscaled integer to floating point conversion instruction.
1929 //===----------------------------------------------------------------------===//
1930
1931 defm FMOV : UnscaledConversion<"fmov">;
1932
1933 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1934 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1935
1936 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1937 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1938 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1939 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1940 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1941 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1942 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
1943           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1944 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
1945           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1946 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1947
1948 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
1949           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1950 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
1951           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1952 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
1953           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1954 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
1955           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1956 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
1957           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1958 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
1959           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1960
1961 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
1962           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
1963 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
1964           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
1965 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
1966           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1967 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
1968           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
1969
1970 //===----------------------------------------------------------------------===//
1971 // Floating point conversion instruction.
1972 //===----------------------------------------------------------------------===//
1973
1974 defm FCVT : FPConversion<"fcvt">;
1975
1976 def : Pat<(f32_to_f16 FPR32:$Rn),
1977           (i32 (COPY_TO_REGCLASS
1978                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1979                    GPR32))>;
1980
1981 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
1982                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
1983
1984 //===----------------------------------------------------------------------===//
1985 // Floating point single operand instructions.
1986 //===----------------------------------------------------------------------===//
1987
1988 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1989 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
1990 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
1991 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
1992 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
1993 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
1994 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
1995 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
1996
1997 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
1998           (FRINTNDr FPR64:$Rn)>;
1999
2000 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2001 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2002 // <rdar://problem/13715968>
2003 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2004 let hasSideEffects = 1 in {
2005 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2006 }
2007
2008 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2009
2010 let SchedRW = [WriteFDiv] in {
2011 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2012 }
2013
2014 //===----------------------------------------------------------------------===//
2015 // Floating point two operand instructions.
2016 //===----------------------------------------------------------------------===//
2017
2018 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2019 let SchedRW = [WriteFDiv] in {
2020 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2021 }
2022 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
2023 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
2024 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
2025 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
2026 let SchedRW = [WriteFMul] in {
2027 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2028 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2029 }
2030 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2031
2032 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2033           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2034 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2035           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2036 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2037           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2038 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2039           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2040
2041 //===----------------------------------------------------------------------===//
2042 // Floating point three operand instructions.
2043 //===----------------------------------------------------------------------===//
2044
2045 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2046 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2047      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2048 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2049      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2050 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2051      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2052
2053 // The following def pats catch the case where the LHS of an FMA is negated.
2054 // The TriOpFrag above catches the case where the middle operand is negated.
2055
2056 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2057 // the NEON variant.
2058 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2059           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2060
2061 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2062           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2063
2064 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2065 // "(-a) + b*(-c)".
2066 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2067           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2068
2069 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2070           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2071
2072 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2073           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2074
2075 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2076           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2077
2078 //===----------------------------------------------------------------------===//
2079 // Floating point comparison instructions.
2080 //===----------------------------------------------------------------------===//
2081
2082 defm FCMPE : FPComparison<1, "fcmpe">;
2083 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2084
2085 //===----------------------------------------------------------------------===//
2086 // Floating point conditional comparison instructions.
2087 //===----------------------------------------------------------------------===//
2088
2089 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2090 defm FCCMP  : FPCondComparison<0, "fccmp">;
2091
2092 //===----------------------------------------------------------------------===//
2093 // Floating point conditional select instruction.
2094 //===----------------------------------------------------------------------===//
2095
2096 defm FCSEL : FPCondSelect<"fcsel">;
2097
2098 // CSEL instructions providing f128 types need to be handled by a
2099 // pseudo-instruction since the eventual code will need to introduce basic
2100 // blocks and control flow.
2101 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2102                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2103                       [(set (f128 FPR128:$Rd),
2104                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2105                                        (i32 imm:$cond), CPSR))]> {
2106   let Uses = [CPSR];
2107   let usesCustomInserter = 1;
2108 }
2109
2110
2111 //===----------------------------------------------------------------------===//
2112 // Floating point immediate move.
2113 //===----------------------------------------------------------------------===//
2114
2115 let isReMaterializable = 1 in {
2116 defm FMOV : FPMoveImmediate<"fmov">;
2117 }
2118
2119 //===----------------------------------------------------------------------===//
2120 // Advanced SIMD two vector instructions.
2121 //===----------------------------------------------------------------------===//
2122
2123 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2124 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2125 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2126 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2127 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2128 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2129 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2130 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2131 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2132 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2133
2134 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2135 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2136 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2137 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2138 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2139 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2140 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2141 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2142 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2143           (FCVTLv4i16 V64:$Rn)>;
2144 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2145                                                               (i64 4)))),
2146           (FCVTLv8i16 V128:$Rn)>;
2147 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2148 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2149                                                     (i64 2))))),
2150           (FCVTLv4i32 V128:$Rn)>;
2151
2152 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2153 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2154 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2155 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2156 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2157 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2158           (FCVTNv4i16 V128:$Rn)>;
2159 def : Pat<(concat_vectors V64:$Rd,
2160                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2161           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2162 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2163 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2164           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2165 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2166 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2167 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2168                                         int_arm64_neon_fcvtxn>;
2169 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2170 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2171 let isCodeGenOnly = 1 in {
2172 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2173                                        int_arm64_neon_fcvtzs>;
2174 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2175                                        int_arm64_neon_fcvtzu>;
2176 }
2177 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2178 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2179 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2180 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2181 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2182 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2183 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2184 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2185 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2186 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2187 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2188 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2189                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2190 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2191 // Aliases for MVN -> NOT.
2192 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2193 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2194 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2195 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2196
2197 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2198 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2199 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2200 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2201 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2202 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2203 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2204
2205 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2206 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2207 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2208 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2209 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2210 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2211 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2212 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2213
2214 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2215 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2216 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2217 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2218 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2219
2220 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2221 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2222 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2223 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2224 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2225        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2226 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2227 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2228 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2229 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2230 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2231 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2232 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2233 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2234 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2235        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2236 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2237                     int_arm64_neon_uaddlp>;
2238 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2239 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2240 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2241 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2242 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2243 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2244
2245 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2246 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2247
2248 // Patterns for vector long shift (by element width). These need to match all
2249 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2250 // definition.
2251 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2252   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2253             (SHLLv8i8 V64:$Rn)>;
2254   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2255             (SHLLv16i8 V128:$Rn)>;
2256   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2257             (SHLLv4i16 V64:$Rn)>;
2258   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2259             (SHLLv8i16 V128:$Rn)>;
2260   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2261             (SHLLv2i32 V64:$Rn)>;
2262   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2263             (SHLLv4i32 V128:$Rn)>;
2264 }
2265
2266 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2267 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2268 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2269
2270 //===----------------------------------------------------------------------===//
2271 // Advanced SIMD three vector instructions.
2272 //===----------------------------------------------------------------------===//
2273
2274 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2275 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2276 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2277 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2278 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2279 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2280 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2281 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2282 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2283 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2284 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2285 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2286 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2287 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2288 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2289 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2290 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2291 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2292 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2293 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2294 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2295 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2296 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2297 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2298 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2299
2300 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2301 // instruction expects the addend first, while the fma intrinsic puts it last.
2302 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2303             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2304 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2305             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2306
2307 // The following def pats catch the case where the LHS of an FMA is negated.
2308 // The TriOpFrag above catches the case where the middle operand is negated.
2309 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2310           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2311
2312 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2313           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2314
2315 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2316           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2317
2318 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2319 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2320 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2321 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2322 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2323 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2324                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2325 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2326                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2327 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2328 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2329 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2330       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2331 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2332 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2333 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2334 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2335 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2336 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2337 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2338 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2339 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2340 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2341 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2342 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2343 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2344 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2345 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2346 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2347 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2348 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2349       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2350 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2351 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2352 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2353 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2354 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2355 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2356 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2357 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2358 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2359 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2360 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2361 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2362 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2363 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2364
2365 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2366 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2367                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2368 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2369 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2370 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2371     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2372 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2373 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2374                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2375 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2376
2377 def : Pat<(ARM64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2378           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2379 def : Pat<(ARM64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2380           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2381 def : Pat<(ARM64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2382           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2383 def : Pat<(ARM64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2384           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2385
2386 def : Pat<(ARM64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2387           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2388 def : Pat<(ARM64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2389           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2390 def : Pat<(ARM64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2391           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2392 def : Pat<(ARM64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2393           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2394
2395 // FIXME: the .16b and .8b variantes should be emitted by the
2396 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2397 // in aliases yet though.
2398 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2399                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2400 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2401                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2402 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2403                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2404 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2405                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2406
2407 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2408                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2409 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2410                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2411 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2412                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2413 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2414                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2415
2416 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2417                 "|cmls.8b\t$dst, $src1, $src2}",
2418                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2419 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2420                 "|cmls.16b\t$dst, $src1, $src2}",
2421                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2422 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2423                 "|cmls.4h\t$dst, $src1, $src2}",
2424                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2425 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2426                 "|cmls.8h\t$dst, $src1, $src2}",
2427                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2428 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2429                 "|cmls.2s\t$dst, $src1, $src2}",
2430                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2431 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2432                 "|cmls.4s\t$dst, $src1, $src2}",
2433                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2434 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2435                 "|cmls.2d\t$dst, $src1, $src2}",
2436                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2437
2438 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2439                 "|cmlo.8b\t$dst, $src1, $src2}",
2440                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2441 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2442                 "|cmlo.16b\t$dst, $src1, $src2}",
2443                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2444 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2445                 "|cmlo.4h\t$dst, $src1, $src2}",
2446                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2447 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2448                 "|cmlo.8h\t$dst, $src1, $src2}",
2449                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2450 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2451                 "|cmlo.2s\t$dst, $src1, $src2}",
2452                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2453 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2454                 "|cmlo.4s\t$dst, $src1, $src2}",
2455                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2456 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2457                 "|cmlo.2d\t$dst, $src1, $src2}",
2458                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2459
2460 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2461                 "|cmle.8b\t$dst, $src1, $src2}",
2462                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2463 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2464                 "|cmle.16b\t$dst, $src1, $src2}",
2465                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2466 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2467                 "|cmle.4h\t$dst, $src1, $src2}",
2468                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2469 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2470                 "|cmle.8h\t$dst, $src1, $src2}",
2471                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2472 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2473                 "|cmle.2s\t$dst, $src1, $src2}",
2474                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2475 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2476                 "|cmle.4s\t$dst, $src1, $src2}",
2477                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2478 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2479                 "|cmle.2d\t$dst, $src1, $src2}",
2480                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2481
2482 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2483                 "|cmlt.8b\t$dst, $src1, $src2}",
2484                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2485 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2486                 "|cmlt.16b\t$dst, $src1, $src2}",
2487                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2488 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2489                 "|cmlt.4h\t$dst, $src1, $src2}",
2490                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2491 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2492                 "|cmlt.8h\t$dst, $src1, $src2}",
2493                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2494 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2495                 "|cmlt.2s\t$dst, $src1, $src2}",
2496                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2497 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2498                 "|cmlt.4s\t$dst, $src1, $src2}",
2499                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2500 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2501                 "|cmlt.2d\t$dst, $src1, $src2}",
2502                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2503
2504 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2505                 "|fcmle.2s\t$dst, $src1, $src2}",
2506                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2507 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2508                 "|fcmle.4s\t$dst, $src1, $src2}",
2509                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2510 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2511                 "|fcmle.2d\t$dst, $src1, $src2}",
2512                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2513
2514 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2515                 "|fcmlt.2s\t$dst, $src1, $src2}",
2516                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2517 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2518                 "|fcmlt.4s\t$dst, $src1, $src2}",
2519                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2520 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2521                 "|fcmlt.2d\t$dst, $src1, $src2}",
2522                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2523
2524 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2525                 "|facle.2s\t$dst, $src1, $src2}",
2526                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2527 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2528                 "|facle.4s\t$dst, $src1, $src2}",
2529                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2530 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2531                 "|facle.2d\t$dst, $src1, $src2}",
2532                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2533
2534 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2535                 "|faclt.2s\t$dst, $src1, $src2}",
2536                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2537 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2538                 "|faclt.4s\t$dst, $src1, $src2}",
2539                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2540 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2541                 "|faclt.2d\t$dst, $src1, $src2}",
2542                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2543
2544 //===----------------------------------------------------------------------===//
2545 // Advanced SIMD three scalar instructions.
2546 //===----------------------------------------------------------------------===//
2547
2548 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2549 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2550 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2551 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2552 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2553 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2554 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2555 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2556 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2557           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2558 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2559                                      int_arm64_neon_facge>;
2560 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2561                                      int_arm64_neon_facgt>;
2562 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2563 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2564 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2565 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2566 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2567 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2568 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2569 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2570 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2571 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2572 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2573 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2574 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2575 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2576 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2577 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2578 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2579 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2580 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2581 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2582 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2583
2584 def : InstAlias<"cmls $dst, $src1, $src2",
2585                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2586 def : InstAlias<"cmle $dst, $src1, $src2",
2587                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2588 def : InstAlias<"cmlo $dst, $src1, $src2",
2589                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2590 def : InstAlias<"cmlt $dst, $src1, $src2",
2591                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2592 def : InstAlias<"fcmle $dst, $src1, $src2",
2593                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2594 def : InstAlias<"fcmle $dst, $src1, $src2",
2595                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2596 def : InstAlias<"fcmlt $dst, $src1, $src2",
2597                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2598 def : InstAlias<"fcmlt $dst, $src1, $src2",
2599                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2600 def : InstAlias<"facle $dst, $src1, $src2",
2601                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2602 def : InstAlias<"facle $dst, $src1, $src2",
2603                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2604 def : InstAlias<"faclt $dst, $src1, $src2",
2605                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2606 def : InstAlias<"faclt $dst, $src1, $src2",
2607                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2608
2609 //===----------------------------------------------------------------------===//
2610 // Advanced SIMD three scalar instructions (mixed operands).
2611 //===----------------------------------------------------------------------===//
2612 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2613                                        int_arm64_neon_sqdmulls_scalar>;
2614 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2615 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2616
2617 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2618                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2619                                                         (i32 FPR32:$Rm))))),
2620           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2621 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2622                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2623                                                         (i32 FPR32:$Rm))))),
2624           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2625
2626 //===----------------------------------------------------------------------===//
2627 // Advanced SIMD two scalar instructions.
2628 //===----------------------------------------------------------------------===//
2629
2630 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2631 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2632 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2633 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2634 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2635 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2636 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2637 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2638 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2639 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2640 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2641 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2642 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2643 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2644 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2645 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2646 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2647 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2648 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2649 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2650 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2651 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2652 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2653 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2654 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2655 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2656                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2657 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2658 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2659 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2660 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2661 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2662 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2663                                      int_arm64_neon_suqadd>;
2664 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2665 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2666 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2667                                     int_arm64_neon_usqadd>;
2668
2669 def : Pat<(ARM64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
2670
2671 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2672           (FCVTASv1i64 FPR64:$Rn)>;
2673 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2674           (FCVTAUv1i64 FPR64:$Rn)>;
2675 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2676           (FCVTMSv1i64 FPR64:$Rn)>;
2677 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2678           (FCVTMUv1i64 FPR64:$Rn)>;
2679 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2680           (FCVTNSv1i64 FPR64:$Rn)>;
2681 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2682           (FCVTNUv1i64 FPR64:$Rn)>;
2683 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2684           (FCVTPSv1i64 FPR64:$Rn)>;
2685 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2686           (FCVTPUv1i64 FPR64:$Rn)>;
2687
2688 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2689           (FRECPEv1i32 FPR32:$Rn)>;
2690 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2691           (FRECPEv1i64 FPR64:$Rn)>;
2692 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2693           (FRECPEv1i64 FPR64:$Rn)>;
2694
2695 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2696           (FRECPXv1i32 FPR32:$Rn)>;
2697 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2698           (FRECPXv1i64 FPR64:$Rn)>;
2699
2700 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2701           (FRSQRTEv1i32 FPR32:$Rn)>;
2702 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2703           (FRSQRTEv1i64 FPR64:$Rn)>;
2704 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2705           (FRSQRTEv1i64 FPR64:$Rn)>;
2706
2707 // If an integer is about to be converted to a floating point value,
2708 // just load it on the floating point unit.
2709 // Here are the patterns for 8 and 16-bits to float.
2710 // 8-bits -> float.
2711 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2712            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2713                           (LDRBro ro_indexed8:$addr), bsub))>;
2714 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2715            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2716                           (LDRBui am_indexed8:$addr), bsub))>;
2717 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2718            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2719                           (LDURBi am_unscaled8:$addr), bsub))>;
2720 // 16-bits -> float.
2721 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2722            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2723                           (LDRHro ro_indexed16:$addr), hsub))>;
2724 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2725            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2726                           (LDRHui am_indexed16:$addr), hsub))>;
2727 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2728            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2729                           (LDURHi am_unscaled16:$addr), hsub))>;
2730 // 32-bits are handled in target specific dag combine:
2731 // performIntToFpCombine.
2732 // 64-bits integer to 32-bits floating point, not possible with
2733 // UCVTF on floating point registers (both source and destination
2734 // must have the same size).
2735
2736 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2737 // 8-bits -> double.
2738 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2739            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2740                           (LDRBro ro_indexed8:$addr), bsub))>;
2741 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2742            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2743                           (LDRBui am_indexed8:$addr), bsub))>;
2744 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2745            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2746                           (LDURBi am_unscaled8:$addr), bsub))>;
2747 // 16-bits -> double.
2748 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2749            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2750                           (LDRHro ro_indexed16:$addr), hsub))>;
2751 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2752            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2753                           (LDRHui am_indexed16:$addr), hsub))>;
2754 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2755            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2756                           (LDURHi am_unscaled16:$addr), hsub))>;
2757 // 32-bits -> double.
2758 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2759            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2760                           (LDRSro ro_indexed32:$addr), ssub))>;
2761 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2762            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2763                           (LDRSui am_indexed32:$addr), ssub))>;
2764 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2765            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2766                           (LDURSi am_unscaled32:$addr), ssub))>;
2767 // 64-bits -> double are handled in target specific dag combine:
2768 // performIntToFpCombine.
2769
2770 //===----------------------------------------------------------------------===//
2771 // Advanced SIMD three different-sized vector instructions.
2772 //===----------------------------------------------------------------------===//
2773
2774 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2775 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2776 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2777 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2778 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2779 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2780                                              int_arm64_neon_sabd>;
2781 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2782                                           int_arm64_neon_sabd>;
2783 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2784             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2785 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2786                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2787 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2788     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2789 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2790     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2791 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2792 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2793                                                int_arm64_neon_sqadd>;
2794 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2795                                                int_arm64_neon_sqsub>;
2796 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2797                                      int_arm64_neon_sqdmull>;
2798 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2799                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2800 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2801                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2802 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2803                                               int_arm64_neon_uabd>;
2804 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2805                                           int_arm64_neon_uabd>;
2806 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2807                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2808 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2809                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2810 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2811     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2812 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2813     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2814 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2815 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2816                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2817 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2818                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2819
2820 // Patterns for 64-bit pmull
2821 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2822           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2823 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2824                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2825           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2826
2827 // CodeGen patterns for addhn and subhn instructions, which can actually be
2828 // written in LLVM IR without too much difficulty.
2829
2830 // ADDHN
2831 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2832           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2833 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2834                                            (i32 16))))),
2835           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2836 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2837                                            (i32 32))))),
2838           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2839 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2840                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2841                                                     (i32 8))))),
2842           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2843                             V128:$Rn, V128:$Rm)>;
2844 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2845                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2846                                                     (i32 16))))),
2847           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2848                             V128:$Rn, V128:$Rm)>;
2849 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2850                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2851                                                     (i32 32))))),
2852           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2853                             V128:$Rn, V128:$Rm)>;
2854
2855 // SUBHN
2856 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2857           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2858 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2859                                            (i32 16))))),
2860           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2861 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2862                                            (i32 32))))),
2863           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2864 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2865                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2866                                                     (i32 8))))),
2867           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2868                             V128:$Rn, V128:$Rm)>;
2869 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2870                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2871                                                     (i32 16))))),
2872           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2873                             V128:$Rn, V128:$Rm)>;
2874 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2875                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2876                                                     (i32 32))))),
2877           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2878                             V128:$Rn, V128:$Rm)>;
2879
2880 //----------------------------------------------------------------------------
2881 // AdvSIMD bitwise extract from vector instruction.
2882 //----------------------------------------------------------------------------
2883
2884 defm EXT : SIMDBitwiseExtract<"ext">;
2885
2886 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2887           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2888 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2889           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2890 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2891           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2892 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2893           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2894 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2895           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2896 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2897           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2898 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2899           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2900 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2901           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2902
2903 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2904 // 128-bit vector.
2905 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2906           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2907 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2908           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2909 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2910           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2911 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2912           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2913 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2914           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2915 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2916           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2917
2918
2919 //----------------------------------------------------------------------------
2920 // AdvSIMD zip vector
2921 //----------------------------------------------------------------------------
2922
2923 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2924 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2925 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2926 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2927 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2928 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2929
2930 //----------------------------------------------------------------------------
2931 // AdvSIMD TBL/TBX instructions
2932 //----------------------------------------------------------------------------
2933
2934 defm TBL : SIMDTableLookup<    0, "tbl">;
2935 defm TBX : SIMDTableLookupTied<1, "tbx">;
2936
2937 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2938           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2939 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2940           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2941
2942 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2943                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2944           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2945 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2946                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2947           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2948
2949
2950 //----------------------------------------------------------------------------
2951 // AdvSIMD scalar CPY instruction
2952 //----------------------------------------------------------------------------
2953
2954 defm CPY : SIMDScalarCPY<"cpy">;
2955
2956 //----------------------------------------------------------------------------
2957 // AdvSIMD scalar pairwise instructions
2958 //----------------------------------------------------------------------------
2959
2960 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2961 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2962 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2963 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2964 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2965 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2966 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2967           (ADDPv2i64p V128:$Rn)>;
2968 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2969           (ADDPv2i64p V128:$Rn)>;
2970 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2971           (FADDPv2i32p V64:$Rn)>;
2972 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2973           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2974 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2975           (FADDPv2i64p V128:$Rn)>;
2976 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
2977           (FMAXNMPv2i32p V64:$Rn)>;
2978 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2979           (FMAXNMPv2i64p V128:$Rn)>;
2980 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
2981           (FMAXPv2i32p V64:$Rn)>;
2982 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2983           (FMAXPv2i64p V128:$Rn)>;
2984 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
2985           (FMINNMPv2i32p V64:$Rn)>;
2986 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2987           (FMINNMPv2i64p V128:$Rn)>;
2988 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
2989           (FMINPv2i32p V64:$Rn)>;
2990 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
2991           (FMINPv2i64p V128:$Rn)>;
2992
2993 //----------------------------------------------------------------------------
2994 // AdvSIMD INS/DUP instructions
2995 //----------------------------------------------------------------------------
2996
2997 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
2998 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
2999 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3000 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3001 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3002 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3003 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3004
3005 def DUPv2i64lane : SIMDDup64FromElement;
3006 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3007 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3008 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3009 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3010 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3011 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3012
3013 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
3014           (v2f32 (DUPv2i32lane
3015             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3016             (i64 0)))>;
3017 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
3018           (v4f32 (DUPv4i32lane
3019             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3020             (i64 0)))>;
3021 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
3022           (v2f64 (DUPv2i64lane
3023             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3024             (i64 0)))>;
3025
3026 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3027           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3028 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3029          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3030 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3031           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3032
3033 // If there's an (ARM64dup (vector_extract ...) ...), we can use a duplane
3034 // instruction even if the types don't match: we just have to remap the lane
3035 // carefully. N.b. this trick only applies to truncations.
3036 def VecIndex_x2 : SDNodeXForm<imm, [{
3037   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3038 }]>;
3039 def VecIndex_x4 : SDNodeXForm<imm, [{
3040   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3041 }]>;
3042 def VecIndex_x8 : SDNodeXForm<imm, [{
3043   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3044 }]>;
3045
3046 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3047                             ValueType Src128VT, ValueType ScalVT,
3048                             Instruction DUP, SDNodeXForm IdxXFORM> {
3049   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3050                                                      imm:$idx)))),
3051             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3052
3053   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3054                                                      imm:$idx)))),
3055             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3056 }
3057
3058 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3059 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3060 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3061
3062 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3063 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3064 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3065
3066 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3067                                SDNodeXForm IdxXFORM> {
3068   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3069                                                          imm:$idx))))),
3070             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3071
3072   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3073                                                          imm:$idx))))),
3074             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3075 }
3076
3077 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3078 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3079 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3080
3081 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3082 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3083 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3084
3085 // SMOV and UMOV definitions, with some extra patterns for convenience
3086 defm SMOV : SMov;
3087 defm UMOV : UMov;
3088
3089 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3090           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3091 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3092           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3093 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3094           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3095 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3096           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3097 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3098           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3099 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3100           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3101
3102 // Extracting i8 or i16 elements will have the zero-extend transformed to
3103 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3104 // for ARM64. Match these patterns here since UMOV already zeroes out the high
3105 // bits of the destination register.
3106 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3107                (i32 0xff)),
3108           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3109 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3110                (i32 0xffff)),
3111           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3112
3113 defm INS : SIMDIns;
3114
3115 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3116           (SUBREG_TO_REG (i32 0),
3117                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3118 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3119           (SUBREG_TO_REG (i32 0),
3120                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3121
3122 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3123           (SUBREG_TO_REG (i32 0),
3124                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3125 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3126           (SUBREG_TO_REG (i32 0),
3127                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3128
3129 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3130             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3131                                   (i32 FPR32:$Rn), ssub))>;
3132 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3133             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3134                                   (i32 FPR32:$Rn), ssub))>;
3135 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3136             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3137                                   (i64 FPR64:$Rn), dsub))>;
3138
3139 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3140           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3141 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3142           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3143 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3144           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3145
3146 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3147             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3148           (EXTRACT_SUBREG
3149             (INSvi32lane
3150               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3151               VectorIndexS:$imm,
3152               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3153               (i64 0)),
3154             dsub)>;
3155 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3156             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3157           (INSvi32lane
3158             V128:$Rn, VectorIndexS:$imm,
3159             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3160             (i64 0))>;
3161 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3162             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3163           (INSvi64lane
3164             V128:$Rn, VectorIndexD:$imm,
3165             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3166             (i64 0))>;
3167
3168 // Copy an element at a constant index in one vector into a constant indexed
3169 // element of another.
3170 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3171 // index type and INS extension
3172 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3173                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3174                    VectorIndexB:$idx2)),
3175           (v16i8 (INSvi8lane
3176                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3177           )>;
3178 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3179                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3180                    VectorIndexH:$idx2)),
3181           (v8i16 (INSvi16lane
3182                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3183           )>;
3184 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3185                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3186                    VectorIndexS:$idx2)),
3187           (v4i32 (INSvi32lane
3188                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3189           )>;
3190 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3191                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3192                    VectorIndexD:$idx2)),
3193           (v2i64 (INSvi64lane
3194                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3195           )>;
3196
3197 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3198                                 ValueType VTScal, Instruction INS> {
3199   def : Pat<(VT128 (vector_insert V128:$src,
3200                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3201                         imm:$Immd)),
3202             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3203
3204   def : Pat<(VT128 (vector_insert V128:$src,
3205                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3206                         imm:$Immd)),
3207             (INS V128:$src, imm:$Immd,
3208                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3209
3210   def : Pat<(VT64 (vector_insert V64:$src,
3211                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3212                         imm:$Immd)),
3213             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3214                                  imm:$Immd, V128:$Rn, imm:$Immn),
3215                             dsub)>;
3216
3217   def : Pat<(VT64 (vector_insert V64:$src,
3218                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3219                         imm:$Immd)),
3220             (EXTRACT_SUBREG
3221                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3222                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3223                 dsub)>;
3224 }
3225
3226 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3227 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3228 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3229 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3230 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3231 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3232
3233
3234 // Floating point vector extractions are codegen'd as either a sequence of
3235 // subregister extractions, possibly fed by an INS if the lane number is
3236 // anything other than zero.
3237 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3238           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3239 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3240           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3241 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3242           (f64 (EXTRACT_SUBREG
3243             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3244                          V128:$Rn, VectorIndexD:$idx),
3245             dsub))>;
3246 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3247           (f32 (EXTRACT_SUBREG
3248             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3249                          V128:$Rn, VectorIndexS:$idx),
3250             ssub))>;
3251
3252 // All concat_vectors operations are canonicalised to act on i64 vectors for
3253 // ARM64. In the general case we need an instruction, which had just as well be
3254 // INS.
3255 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3256   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3257         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3258                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3259
3260 def : ConcatPat<v2i64, v1i64>;
3261 def : ConcatPat<v2f64, v1f64>;
3262 def : ConcatPat<v4i32, v2i32>;
3263 def : ConcatPat<v4f32, v2f32>;
3264 def : ConcatPat<v8i16, v4i16>;
3265 def : ConcatPat<v16i8, v8i8>;
3266
3267 // If the high lanes are undef, though, we can just ignore them:
3268 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3269   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3270         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3271
3272 def : ConcatUndefPat<v2i64, v1i64>;
3273 def : ConcatUndefPat<v2f64, v1f64>;
3274 def : ConcatUndefPat<v4i32, v2i32>;
3275 def : ConcatUndefPat<v4f32, v2f32>;
3276 def : ConcatUndefPat<v8i16, v4i16>;
3277 def : ConcatUndefPat<v16i8, v8i8>;
3278
3279 //----------------------------------------------------------------------------
3280 // AdvSIMD across lanes instructions
3281 //----------------------------------------------------------------------------
3282
3283 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3284 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3285 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3286 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3287 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3288 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3289 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3290 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3291 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3292 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3293 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3294
3295 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3296 // If there is a sign extension after this intrinsic, consume it as smov already
3297 // performed it
3298   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3299         (i32 (SMOVvi8to32
3300           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3301             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3302           (i64 0)))>;
3303   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3304         (i32 (SMOVvi8to32
3305           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3306             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3307           (i64 0)))>;
3308 // If there is a sign extension after this intrinsic, consume it as smov already
3309 // performed it
3310 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3311         (i32 (SMOVvi8to32
3312           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3313            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3314           (i64 0)))>;
3315 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3316         (i32 (SMOVvi8to32
3317           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3318            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3319           (i64 0)))>;
3320 // If there is a sign extension after this intrinsic, consume it as smov already
3321 // performed it
3322 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3323           (i32 (SMOVvi16to32
3324            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3325             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3326            (i64 0)))>;
3327 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3328           (i32 (SMOVvi16to32
3329            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3330             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3331            (i64 0)))>;
3332 // If there is a sign extension after this intrinsic, consume it as smov already
3333 // performed it
3334 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3335         (i32 (SMOVvi16to32
3336           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3337            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3338           (i64 0)))>;
3339 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3340         (i32 (SMOVvi16to32
3341           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3342            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3343           (i64 0)))>;
3344
3345 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3346         (i32 (EXTRACT_SUBREG
3347           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3348            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3349           ssub))>;
3350 }
3351
3352 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3353 // If there is a masking operation keeping only what has been actually
3354 // generated, consume it.
3355   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3356         (i32 (EXTRACT_SUBREG
3357           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3358             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3359           ssub))>;
3360   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3361         (i32 (EXTRACT_SUBREG
3362           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3363             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3364           ssub))>;
3365 // If there is a masking operation keeping only what has been actually
3366 // generated, consume it.
3367 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3368         (i32 (EXTRACT_SUBREG
3369           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3370             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3371           ssub))>;
3372 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3373         (i32 (EXTRACT_SUBREG
3374           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3375             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3376           ssub))>;
3377
3378 // If there is a masking operation keeping only what has been actually
3379 // generated, consume it.
3380 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3381           (i32 (EXTRACT_SUBREG
3382             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3383               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3384             ssub))>;
3385 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3386           (i32 (EXTRACT_SUBREG
3387             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3388               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3389             ssub))>;
3390 // If there is a masking operation keeping only what has been actually
3391 // generated, consume it.
3392 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3393         (i32 (EXTRACT_SUBREG
3394           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3395             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3396           ssub))>;
3397 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3398         (i32 (EXTRACT_SUBREG
3399           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3400             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3401           ssub))>;
3402
3403 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3404         (i32 (EXTRACT_SUBREG
3405           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3406             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3407           ssub))>;
3408
3409 }
3410
3411 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3412   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3413         (i32 (SMOVvi16to32
3414           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3415             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3416           (i64 0)))>;
3417 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3418         (i32 (SMOVvi16to32
3419           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3420            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3421           (i64 0)))>;
3422
3423 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3424           (i32 (EXTRACT_SUBREG
3425            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3426             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3427            ssub))>;
3428 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3429         (i32 (EXTRACT_SUBREG
3430           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3431            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3432           ssub))>;
3433
3434 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3435         (i64 (EXTRACT_SUBREG
3436           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3437            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3438           dsub))>;
3439 }
3440
3441 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3442                                                 Intrinsic intOp> {
3443   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3444         (i32 (EXTRACT_SUBREG
3445           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3446             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3447           ssub))>;
3448 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3449         (i32 (EXTRACT_SUBREG
3450           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3451             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3452           ssub))>;
3453
3454 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3455           (i32 (EXTRACT_SUBREG
3456             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3457               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3458             ssub))>;
3459 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3460         (i32 (EXTRACT_SUBREG
3461           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3462             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3463           ssub))>;
3464
3465 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3466         (i64 (EXTRACT_SUBREG
3467           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3468             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3469           dsub))>;
3470 }
3471
3472 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3473 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3474 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3475           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3476
3477 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3478 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3479 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3480           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3481
3482 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3483 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3484            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3485
3486 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3487 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3488            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3489
3490 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3491 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3492            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3493
3494 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3495 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3496            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3497
3498 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3499 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3500
3501 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3502 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3503           (i64 (EXTRACT_SUBREG
3504             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3505               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3506             dsub))>;
3507 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3508 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3509           (i64 (EXTRACT_SUBREG
3510             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3511               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3512             dsub))>;
3513
3514 //------------------------------------------------------------------------------
3515 // AdvSIMD modified immediate instructions
3516 //------------------------------------------------------------------------------
3517
3518 // AdvSIMD BIC
3519 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3520 // AdvSIMD ORR
3521 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3522
3523
3524 // AdvSIMD FMOV
3525 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3526                                               "fmov", ".2d",
3527                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3528 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3529                                               "fmov", ".2s",
3530                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3531 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3532                                               "fmov", ".4s",
3533                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3534
3535 // AdvSIMD MOVI
3536
3537 // EDIT byte mask: scalar
3538 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3539 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3540                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3541 // The movi_edit node has the immediate value already encoded, so we use
3542 // a plain imm0_255 here.
3543 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3544           (MOVID imm0_255:$shift)>;
3545
3546 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3547 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3548 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3549 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3550
3551 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3552 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3553 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3554 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3555
3556 // EDIT byte mask: 2d
3557
3558 // The movi_edit node has the immediate value already encoded, so we use
3559 // a plain imm0_255 in the pattern
3560 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3561 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3562                                                 simdimmtype10,
3563                                                 "movi", ".2d",
3564                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3565
3566
3567 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3568 // Complexity is added to break a tie with a plain MOVI.
3569 let AddedComplexity = 1 in {
3570 def : Pat<(f32   fpimm0),
3571           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3572       Requires<[HasZCZ]>;
3573 def : Pat<(f64   fpimm0),
3574           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3575       Requires<[HasZCZ]>;
3576 }
3577
3578 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3579 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3580 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3581 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3582
3583 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3584 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3585 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3586 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3587
3588 def : Pat<(v2f64 (ARM64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
3589 def : Pat<(v4f32 (ARM64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
3590
3591 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3592 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3593 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3594           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3595 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3596           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3597 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3598           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3599 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3600           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3601
3602 // EDIT per word: 2s & 4s with MSL shifter
3603 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3604                       [(set (v2i32 V64:$Rd),
3605                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3606 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3607                       [(set (v4i32 V128:$Rd),
3608                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3609
3610 // Per byte: 8b & 16b
3611 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3612                                                  "movi", ".8b",
3613                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3614 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3615                                                  "movi", ".16b",
3616                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3617
3618 // AdvSIMD MVNI
3619
3620 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3621 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3622 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3623           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3624 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3625           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3626 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3627           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3628 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3629           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3630
3631 // EDIT per word: 2s & 4s with MSL shifter
3632 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3633                       [(set (v2i32 V64:$Rd),
3634                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3635 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3636                       [(set (v4i32 V128:$Rd),
3637                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3638
3639 //----------------------------------------------------------------------------
3640 // AdvSIMD indexed element
3641 //----------------------------------------------------------------------------
3642
3643 let neverHasSideEffects = 1 in {
3644   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3645   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3646 }
3647
3648 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3649 // instruction expects the addend first, while the intrinsic expects it last.
3650
3651 // On the other hand, there are quite a few valid combinatorial options due to
3652 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3653 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3654            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3655 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3656            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3657
3658 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3659            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3660 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3661            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3662 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3663            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3664 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3665            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3666
3667 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3668   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3669   // and DUP scalar.
3670   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3671                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3672                                            VectorIndexS:$idx))),
3673             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3674   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3675                            (v2f32 (ARM64duplane32
3676                                       (v4f32 (insert_subvector undef,
3677                                                  (v2f32 (fneg V64:$Rm)),
3678                                                  (i32 0))),
3679                                       VectorIndexS:$idx)))),
3680             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3681                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3682                                VectorIndexS:$idx)>;
3683   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3684                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3685             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3686                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3687
3688   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3689   // and DUP scalar.
3690   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3691                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3692                                            VectorIndexS:$idx))),
3693             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3694                                VectorIndexS:$idx)>;
3695   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3696                            (v4f32 (ARM64duplane32
3697                                       (v4f32 (insert_subvector undef,
3698                                                  (v2f32 (fneg V64:$Rm)),
3699                                                  (i32 0))),
3700                                       VectorIndexS:$idx)))),
3701             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3702                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3703                                VectorIndexS:$idx)>;
3704   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3705                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3706             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3707                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3708
3709   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3710   // (DUPLANE from 64-bit would be trivial).
3711   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3712                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3713                                            VectorIndexD:$idx))),
3714             (FMLSv2i64_indexed
3715                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3716   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3717                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3718             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3719                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3720
3721   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3722   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3723                          (vector_extract (v4f32 (fneg V128:$Rm)),
3724                                          VectorIndexS:$idx))),
3725             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3726                 V128:$Rm, VectorIndexS:$idx)>;
3727   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3728                          (vector_extract (v2f32 (fneg V64:$Rm)),
3729                                          VectorIndexS:$idx))),
3730             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3731                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3732
3733   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3734   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3735                          (vector_extract (v2f64 (fneg V128:$Rm)),
3736                                          VectorIndexS:$idx))),
3737             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3738                 V128:$Rm, VectorIndexS:$idx)>;
3739 }
3740
3741 defm : FMLSIndexedAfterNegPatterns<
3742            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3743 defm : FMLSIndexedAfterNegPatterns<
3744            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3745
3746 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3747 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3748
3749 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3750           (FMULv2i32_indexed V64:$Rn,
3751             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3752             (i64 0))>;
3753 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3754           (FMULv4i32_indexed V128:$Rn,
3755             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3756             (i64 0))>;
3757 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3758           (FMULv2i64_indexed V128:$Rn,
3759             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3760             (i64 0))>;
3761
3762 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3763 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3764 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3765               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3766 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3767               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3768 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3769 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3770     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3771 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3772     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3773 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3774                 int_arm64_neon_smull>;
3775 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3776                                            int_arm64_neon_sqadd>;
3777 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3778                                            int_arm64_neon_sqsub>;
3779 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3780 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3781     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3782 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3783     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3784 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3785                 int_arm64_neon_umull>;
3786
3787 // A scalar sqdmull with the second operand being a vector lane can be
3788 // handled directly with the indexed instruction encoding.
3789 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3790                                           (vector_extract (v4i32 V128:$Vm),
3791                                                            VectorIndexS:$idx)),
3792           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3793
3794 //----------------------------------------------------------------------------
3795 // AdvSIMD scalar shift instructions
3796 //----------------------------------------------------------------------------
3797 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3798 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3799 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3800 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3801 // Codegen patterns for the above. We don't put these directly on the
3802 // instructions because TableGen's type inference can't handle the truth.
3803 // Having the same base pattern for fp <--> int totally freaks it out.
3804 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3805           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3806 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3807           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3808 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3809           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3810 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3811           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3812 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3813                                             vecshiftR64:$imm)),
3814           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3815 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3816                                             vecshiftR64:$imm)),
3817           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3818 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3819           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3820 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3821           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3822 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3823           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3824 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3825           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3826 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3827                                             vecshiftR64:$imm)),
3828           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3829 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3830                                             vecshiftR64:$imm)),
3831           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3832
3833 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3834 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3835 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3836                                      int_arm64_neon_sqrshrn>;
3837 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3838                                      int_arm64_neon_sqrshrun>;
3839 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3840 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3841 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3842                                      int_arm64_neon_sqshrn>;
3843 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3844                                      int_arm64_neon_sqshrun>;
3845 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3846 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3847 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3848     TriOpFrag<(add node:$LHS,
3849                    (ARM64srshri node:$MHS, node:$RHS))>>;
3850 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3851 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3852     TriOpFrag<(add node:$LHS,
3853                    (ARM64vashr node:$MHS, node:$RHS))>>;
3854 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3855                                      int_arm64_neon_uqrshrn>;
3856 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3857 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3858                                      int_arm64_neon_uqshrn>;
3859 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3860 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3861     TriOpFrag<(add node:$LHS,
3862                    (ARM64urshri node:$MHS, node:$RHS))>>;
3863 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3864 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3865     TriOpFrag<(add node:$LHS,
3866                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3867
3868 //----------------------------------------------------------------------------
3869 // AdvSIMD vector shift instructions
3870 //----------------------------------------------------------------------------
3871 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3872 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3873 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3874                                    int_arm64_neon_vcvtfxs2fp>;
3875 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3876                                          int_arm64_neon_rshrn>;
3877 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3878 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3879                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3880 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3881 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3882                                       (i32 vecshiftL64:$imm))),
3883           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3884 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3885                                          int_arm64_neon_sqrshrn>;
3886 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3887                                          int_arm64_neon_sqrshrun>;
3888 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3889 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3890 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3891                                          int_arm64_neon_sqshrn>;
3892 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3893                                          int_arm64_neon_sqshrun>;
3894 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3895 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3896                                       (i32 vecshiftR64:$imm))),
3897           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3898 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3899 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3900                  TriOpFrag<(add node:$LHS,
3901                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3902 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3903                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3904
3905 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3906 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3907                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3908 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3909                         int_arm64_neon_vcvtfxu2fp>;
3910 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3911                                          int_arm64_neon_uqrshrn>;
3912 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3913 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3914                                          int_arm64_neon_uqshrn>;
3915 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3916 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3917                 TriOpFrag<(add node:$LHS,
3918                                (ARM64urshri node:$MHS, node:$RHS))> >;
3919 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3920                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3921 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3922 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3923                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3924
3925 // SHRN patterns for when a logical right shift was used instead of arithmetic
3926 // (the immediate guarantees no sign bits actually end up in the result so it
3927 // doesn't matter).
3928 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3929           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3930 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3931           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3932 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3933           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3934
3935 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3936                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3937                                                     vecshiftR16Narrow:$imm)))),
3938           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3939                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3940 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3941                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3942                                                     vecshiftR32Narrow:$imm)))),
3943           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3944                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3945 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3946                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3947                                                     vecshiftR64Narrow:$imm)))),
3948           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3949                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3950
3951 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3952 // Anyexts are implemented as zexts.
3953 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3954 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3955 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3956 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3957 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3958 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3959 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3960 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3961 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3962 // Also match an extend from the upper half of a 128 bit source register.
3963 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3964           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3965 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3966           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3967 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3968           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3969 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3970           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3971 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3972           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3973 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3974           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3975 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3976           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3977 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3978           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3979 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3980           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3981
3982 // Vector shift sxtl aliases
3983 def : InstAlias<"sxtl.8h $dst, $src1",
3984                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3985 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3986                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3987 def : InstAlias<"sxtl.4s $dst, $src1",
3988                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3989 def : InstAlias<"sxtl $dst.4s, $src1.4h",
3990                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3991 def : InstAlias<"sxtl.2d $dst, $src1",
3992                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3993 def : InstAlias<"sxtl $dst.2d, $src1.2s",
3994                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3995
3996 // Vector shift sxtl2 aliases
3997 def : InstAlias<"sxtl2.8h $dst, $src1",
3998                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3999 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4000                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4001 def : InstAlias<"sxtl2.4s $dst, $src1",
4002                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4003 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4004                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4005 def : InstAlias<"sxtl2.2d $dst, $src1",
4006                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4007 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4008                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4009
4010 // Vector shift uxtl aliases
4011 def : InstAlias<"uxtl.8h $dst, $src1",
4012                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4013 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4014                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4015 def : InstAlias<"uxtl.4s $dst, $src1",
4016                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4017 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4018                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4019 def : InstAlias<"uxtl.2d $dst, $src1",
4020                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4021 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4022                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4023
4024 // Vector shift uxtl2 aliases
4025 def : InstAlias<"uxtl2.8h $dst, $src1",
4026                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4027 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4028                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4029 def : InstAlias<"uxtl2.4s $dst, $src1",
4030                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4031 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4032                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4033 def : InstAlias<"uxtl2.2d $dst, $src1",
4034                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4035 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4036                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4037
4038 // If an integer is about to be converted to a floating point value,
4039 // just load it on the floating point unit.
4040 // These patterns are more complex because floating point loads do not
4041 // support sign extension.
4042 // The sign extension has to be explicitly added and is only supported for
4043 // one step: byte-to-half, half-to-word, word-to-doubleword.
4044 // SCVTF GPR -> FPR is 9 cycles.
4045 // SCVTF FPR -> FPR is 4 cyclces.
4046 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4047 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4048 // and still being faster.
4049 // However, this is not good for code size.
4050 // 8-bits -> float. 2 sizes step-up.
4051 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
4052            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4053                               (SSHLLv4i16_shift
4054                                 (f64
4055                                   (EXTRACT_SUBREG
4056                                     (SSHLLv8i8_shift
4057                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4058                                                   (LDRBro ro_indexed8:$addr),
4059                                                   bsub),
4060                                      0),
4061                                    dsub)),
4062                                0),
4063                            ssub)))>, Requires<[NotForCodeSize]>;
4064 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
4065            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4066                               (SSHLLv4i16_shift
4067                                 (f64
4068                                   (EXTRACT_SUBREG
4069                                     (SSHLLv8i8_shift
4070                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4071                                                   (LDRBui am_indexed8:$addr),
4072                                                   bsub),
4073                                      0),
4074                                    dsub)),
4075                                0),
4076                            ssub)))>, Requires<[NotForCodeSize]>;
4077 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
4078            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4079                               (SSHLLv4i16_shift
4080                                 (f64
4081                                   (EXTRACT_SUBREG
4082                                     (SSHLLv8i8_shift
4083                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4084                                                   (LDURBi am_unscaled8:$addr),
4085                                                   bsub),
4086                                      0),
4087                                    dsub)),
4088                                0),
4089                            ssub)))>, Requires<[NotForCodeSize]>;
4090 // 16-bits -> float. 1 size step-up.
4091 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4092            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4093                               (SSHLLv4i16_shift
4094                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4095                                                (LDRHro ro_indexed16:$addr),
4096                                                hsub),
4097                                0),
4098                            ssub)))>, Requires<[NotForCodeSize]>;
4099 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4100            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4101                               (SSHLLv4i16_shift
4102                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4103                                                (LDRHui am_indexed16:$addr),
4104                                                hsub),
4105                                0),
4106                            ssub)))>, Requires<[NotForCodeSize]>;
4107 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4108            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4109                               (SSHLLv4i16_shift
4110                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4111                                                (LDURHi am_unscaled16:$addr),
4112                                                hsub),
4113                                0),
4114                            ssub)))>, Requires<[NotForCodeSize]>;
4115 // 32-bits to 32-bits are handled in target specific dag combine:
4116 // performIntToFpCombine.
4117 // 64-bits integer to 32-bits floating point, not possible with
4118 // SCVTF on floating point registers (both source and destination
4119 // must have the same size).
4120
4121 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4122 // 8-bits -> double. 3 size step-up: give up.
4123 // 16-bits -> double. 2 size step.
4124 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4125            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4126                               (SSHLLv2i32_shift
4127                                  (f64
4128                                   (EXTRACT_SUBREG
4129                                     (SSHLLv4i16_shift
4130                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4131                                                   (LDRHro ro_indexed16:$addr),
4132                                                   hsub),
4133                                      0),
4134                                    dsub)),
4135                                0),
4136                              dsub)))>, Requires<[NotForCodeSize]>;
4137 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4138            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
4139                                (SSHLLv2i32_shift
4140                                  (f64
4141                                    (EXTRACT_SUBREG
4142                                      (SSHLLv4i16_shift
4143                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4144                                                   (LDRHui am_indexed16:$addr),
4145                                                   hsub),
4146                                       0),
4147                                     dsub)),
4148                                  0),
4149                               dsub)))>, Requires<[NotForCodeSize]>;
4150 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4151            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4152                               (SSHLLv2i32_shift
4153                                 (f64
4154                                   (EXTRACT_SUBREG
4155                                     (SSHLLv4i16_shift
4156                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4157                                                   (LDURHi am_unscaled16:$addr),
4158                                                   hsub),
4159                                       0),
4160                                    dsub)),
4161                                0),
4162                              dsub)))>, Requires<[NotForCodeSize]>;
4163 // 32-bits -> double. 1 size step-up.
4164 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4165            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4166                               (SSHLLv2i32_shift
4167                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4168                                                (LDRSro ro_indexed32:$addr),
4169                                                ssub),
4170                                0),
4171                              dsub)))>, Requires<[NotForCodeSize]>;
4172 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4173            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4174                               (SSHLLv2i32_shift
4175                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4176                                                (LDRSui am_indexed32:$addr),
4177                                                ssub),
4178                                0),
4179                              dsub)))>, Requires<[NotForCodeSize]>;
4180 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4181            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4182                               (SSHLLv2i32_shift
4183                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4184                                                (LDURSi am_unscaled32:$addr),
4185                                                ssub),
4186                                0),
4187                              dsub)))>, Requires<[NotForCodeSize]>;
4188 // 64-bits -> double are handled in target specific dag combine:
4189 // performIntToFpCombine.
4190
4191
4192 //----------------------------------------------------------------------------
4193 // AdvSIMD Load-Store Structure
4194 //----------------------------------------------------------------------------
4195 defm LD1 : SIMDLd1Multiple<"ld1">;
4196 defm LD2 : SIMDLd2Multiple<"ld2">;
4197 defm LD3 : SIMDLd3Multiple<"ld3">;
4198 defm LD4 : SIMDLd4Multiple<"ld4">;
4199
4200 defm ST1 : SIMDSt1Multiple<"st1">;
4201 defm ST2 : SIMDSt2Multiple<"st2">;
4202 defm ST3 : SIMDSt3Multiple<"st3">;
4203 defm ST4 : SIMDSt4Multiple<"st4">;
4204
4205 class Ld1Pat<ValueType ty, Instruction INST>
4206   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4207
4208 def : Ld1Pat<v16i8, LD1Onev16b>;
4209 def : Ld1Pat<v8i16, LD1Onev8h>;
4210 def : Ld1Pat<v4i32, LD1Onev4s>;
4211 def : Ld1Pat<v2i64, LD1Onev2d>;
4212 def : Ld1Pat<v8i8,  LD1Onev8b>;
4213 def : Ld1Pat<v4i16, LD1Onev4h>;
4214 def : Ld1Pat<v2i32, LD1Onev2s>;
4215 def : Ld1Pat<v1i64, LD1Onev1d>;
4216
4217 class St1Pat<ValueType ty, Instruction INST>
4218   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4219         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4220
4221 def : St1Pat<v16i8, ST1Onev16b>;
4222 def : St1Pat<v8i16, ST1Onev8h>;
4223 def : St1Pat<v4i32, ST1Onev4s>;
4224 def : St1Pat<v2i64, ST1Onev2d>;
4225 def : St1Pat<v8i8,  ST1Onev8b>;
4226 def : St1Pat<v4i16, ST1Onev4h>;
4227 def : St1Pat<v2i32, ST1Onev2s>;
4228 def : St1Pat<v1i64, ST1Onev1d>;
4229
4230 //---
4231 // Single-element
4232 //---
4233
4234 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4235 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4236 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4237 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4238 let mayLoad = 1, neverHasSideEffects = 1 in {
4239 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4240 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4241 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4242 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4243 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4244 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4245 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4246 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4247 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4248 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4249 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4250 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4251 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4252 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4253 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4254 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4255 }
4256
4257 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4258           (LD1Rv8b am_simdnoindex:$vaddr)>;
4259 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4260           (LD1Rv16b am_simdnoindex:$vaddr)>;
4261 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4262           (LD1Rv4h am_simdnoindex:$vaddr)>;
4263 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4264           (LD1Rv8h am_simdnoindex:$vaddr)>;
4265 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4266           (LD1Rv2s am_simdnoindex:$vaddr)>;
4267 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4268           (LD1Rv4s am_simdnoindex:$vaddr)>;
4269 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4270           (LD1Rv2d am_simdnoindex:$vaddr)>;
4271 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4272           (LD1Rv1d am_simdnoindex:$vaddr)>;
4273 // Grab the floating point version too
4274 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4275           (LD1Rv2s am_simdnoindex:$vaddr)>;
4276 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4277           (LD1Rv4s am_simdnoindex:$vaddr)>;
4278 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4279           (LD1Rv2d am_simdnoindex:$vaddr)>;
4280 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4281           (LD1Rv1d am_simdnoindex:$vaddr)>;
4282
4283 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4284                     ValueType VTy, ValueType STy, Instruction LD1>
4285   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4286            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4287         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4288
4289 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4290 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4291 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4292 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4293 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4294 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4295
4296 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4297                    ValueType VTy, ValueType STy, Instruction LD1>
4298   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4299            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4300         (EXTRACT_SUBREG
4301             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4302                           VecIndex:$idx, am_simdnoindex:$vaddr),
4303             dsub)>;
4304
4305 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4306 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4307 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4308 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4309
4310
4311 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4312 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4313 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4314 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4315
4316 // Stores
4317 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4318 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4319 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4320 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4321
4322 let AddedComplexity = 8 in
4323 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4324                     ValueType VTy, ValueType STy, Instruction ST1>
4325   : Pat<(scalar_store
4326              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4327              am_simdnoindex:$vaddr),
4328         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4329
4330 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4331 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4332 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4333 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4334 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4335 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4336
4337 let AddedComplexity = 8 in
4338 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4339                    ValueType VTy, ValueType STy, Instruction ST1>
4340   : Pat<(scalar_store
4341              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4342              am_simdnoindex:$vaddr),
4343         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4344              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4345
4346 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4347 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4348 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4349 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4350
4351 let mayStore = 1, neverHasSideEffects = 1 in {
4352 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4353 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4354 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4355 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4356 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4357 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4358 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4359 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4360 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4361 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4362 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4363 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4364 }
4365
4366 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4367 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4368 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4369 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4370
4371 //----------------------------------------------------------------------------
4372 // Crypto extensions
4373 //----------------------------------------------------------------------------
4374
4375 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4376 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4377 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4378 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4379
4380 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4381 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4382 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4383 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4384 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4385 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4386 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4387
4388 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4389 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4390 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4391
4392 //----------------------------------------------------------------------------
4393 // Compiler-pseudos
4394 //----------------------------------------------------------------------------
4395 // FIXME: Like for X86, these should go in their own separate .td file.
4396
4397 // Any instruction that defines a 32-bit result leaves the high half of the
4398 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4399 // be copying from a truncate. But any other 32-bit operation will zero-extend
4400 // up to 64 bits.
4401 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4402 def def32 : PatLeaf<(i32 GPR32:$src), [{
4403   return N->getOpcode() != ISD::TRUNCATE &&
4404          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4405          N->getOpcode() != ISD::CopyFromReg;
4406 }]>;
4407
4408 // In the case of a 32-bit def that is known to implicitly zero-extend,
4409 // we can use a SUBREG_TO_REG.
4410 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4411
4412 // For an anyext, we don't care what the high bits are, so we can perform an
4413 // INSERT_SUBREF into an IMPLICIT_DEF.
4414 def : Pat<(i64 (anyext GPR32:$src)),
4415           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4416
4417 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4418 // instruction (UBFM) on the enclosing super-reg.
4419 def : Pat<(i64 (zext GPR32:$src)),
4420  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4421
4422 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4423 // containing super-reg.
4424 def : Pat<(i64 (sext GPR32:$src)),
4425    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4426 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4427 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4428 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4429 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4430 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4431 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4432 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4433
4434 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4435           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4436                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4437 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4438           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4439                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4440
4441 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4442           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4443                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4444 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4445           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4446                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4447
4448 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4449           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4450                    (i64 (i64shift_a        imm0_63:$imm)),
4451                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4452
4453 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4454 // AddedComplexity for the following patterns since we want to match sext + sra
4455 // patterns before we attempt to match a single sra node.
4456 let AddedComplexity = 20 in {
4457 // We support all sext + sra combinations which preserve at least one bit of the
4458 // original value which is to be sign extended. E.g. we support shifts up to
4459 // bitwidth-1 bits.
4460 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4461           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4462 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4463           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4464
4465 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4466           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4467 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4468           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4469
4470 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4471           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4472                    (i64 imm0_31:$imm), 31)>;
4473 } // AddedComplexity = 20
4474
4475 // To truncate, we can simply extract from a subregister.
4476 def : Pat<(i32 (trunc GPR64sp:$src)),
4477           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4478
4479 // __builtin_trap() uses the BRK instruction on ARM64.
4480 def : Pat<(trap), (BRK 1)>;
4481
4482 // Conversions within AdvSIMD types in the same register size are free.
4483
4484 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4485 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4486 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4487 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4488 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4489 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4490
4491 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4492 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4493 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4494 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4495 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4496 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4497
4498 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4499 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4500 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4501 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4502 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4503 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4504
4505 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4506 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4507 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4508 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4509 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4510 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4511
4512 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4513 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4514 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4515 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4516 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4517 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4518
4519 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4520 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4521 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4522 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4523 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4524 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4525
4526 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4527 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4528 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4529 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4530 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4531 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4532
4533
4534 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4535 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4536 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4537 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4538 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4539
4540 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4541 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4542 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4543 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4544 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4545 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4546
4547 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4548 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4549 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4550 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4551 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4552 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4553
4554 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4555 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4556 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4557 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4558 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4559 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4560
4561 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4562 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4563 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4564 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4565 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4566 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4567
4568 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4569 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4570 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4571 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4572 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4573 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4574
4575 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4576 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4577 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4578 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4579 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4580 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4581
4582 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4583           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4584 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4585           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4586 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4587           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4588 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4589           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4590
4591 // A 64-bit subvector insert to the first 128-bit vector position
4592 // is a subregister copy that needs no instruction.
4593 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4594           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4595 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4596           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4597 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4598           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4599 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4600           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4601 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4602           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4603 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4604           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4605
4606 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4607 // or v2f32.
4608 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4609                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4610            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4611 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4612                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4613            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4614     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4615     // so we match on v4f32 here, not v2f32. This will also catch adding
4616     // the low two lanes of a true v4f32 vector.
4617 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4618                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4619           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4620
4621 // Scalar 64-bit shifts in FPR64 registers.
4622 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4623           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4624 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4625           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4626 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4627           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4628 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4629           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4630
4631 // Tail call return handling. These are all compiler pseudo-instructions,
4632 // so no encoding information or anything like that.
4633 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4634   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4635   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4636 }
4637
4638 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4639 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4640 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4641
4642 include "ARM64InstrAtomics.td"