lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM64-specific DAG Nodes.
  16 //
  17
  18 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  19 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  20                                               [SDTCisSameAs<0, 2>,
  21                                                SDTCisSameAs<0, 3>,
  22                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  23
  24 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  25 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  26                                             [SDTCisSameAs<0, 1>,
  27                                              SDTCisSameAs<0, 2>,
  28                                              SDTCisInt<0>,
  29                                              SDTCisVT<3, i32>]>;
  30
  31 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  32 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  33                                             [SDTCisSameAs<0, 2>,
  34                                              SDTCisSameAs<0, 3>,
  35                                              SDTCisInt<0>,
  36                                              SDTCisVT<1, i32>,
  37                                              SDTCisVT<4, i32>]>;
  38
  39 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  40                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  41                                       SDTCisVT<2, i32>]>;
  42 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  43 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  44                                         SDTCisVT<2, OtherVT>]>;
  45
  46
  47 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  48                                    [SDTCisSameAs<0, 1>,
  49                                     SDTCisSameAs<0, 2>,
  50                                     SDTCisInt<3>,
  51                                     SDTCisVT<4, i32>]>;
  52 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  53                                    [SDTCisFP<0>,
  54                                     SDTCisSameAs<0, 1>]>;
  55 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  56 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  57 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  58                                           SDTCisSameAs<0, 1>,
  59                                           SDTCisSameAs<0, 2>]>;
  60 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  61 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  62 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  63                                            SDTCisInt<2>, SDTCisInt<3>]>;
  64 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  65 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  66                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  67 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  68
  69 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  70 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  71 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  72 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisSameAs<0,2>]>;
  74 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  75                                            SDTCisSameAs<0,2>,
  76                                            SDTCisSameAs<0,3>]>;
  77 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  78 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  79
  80 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  81
  82 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  83                                                  SDTCisPtrTy<1>]>;
  84 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  85                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  86                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  87                                          SDTCisSameAs<1, 4>]>;
  88
  89
  90 // Node definitions.
  91 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
  92 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
  93 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
  94 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
  95                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
  96                                 [SDNPHasChain, SDNPOutGlue]>;
  97 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
  98                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
  99                                                SDTCisVT<1, i32> ]>,
 100                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 101 def ARM64call          : SDNode<"ARM64ISD::CALL",
 102                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 103                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                  SDNPVariadic]>;
 105 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 106                                 [SDNPHasChain]>;
 107 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 108                                 [SDNPHasChain]>;
 109 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 110                                 [SDNPHasChain]>;
 111 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 112                                 [SDNPHasChain]>;
 113 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 114                                 [SDNPHasChain]>;
 115
 116
 117 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 118 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 119 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 120 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 121 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 122                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 124 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 125 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 126                             [SDNPCommutative]>;
 127 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 128 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut>;
 129 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 130 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 131
 132 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 133
 134 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 135
 136 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 137 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 138
 139 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 140 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 141 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 142 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 143 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 144
 145 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 146 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 147 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 148 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 149 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 150 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 151
 152 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 153 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 154 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 155 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 156 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 157 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 158 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 159
 160 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 161 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 162 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 163 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 164
 165 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 166 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 167 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 168 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 169 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 170 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 171 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 172 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 173
 174 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 175 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 176
 177 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 178 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 179 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 180 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 181 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 182
 183 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 184 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 185 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 186
 187 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 188 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 189 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 190 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 191 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 192 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 193                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 194
 195 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 196 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 197 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 198 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 199 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 200
 201 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 202 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 203
 204 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 205
 206 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 207                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 210                                [SDNPHasChain, SDNPSideEffect]>;
 211
 212 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 213 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 214
 215 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 216                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 217                                 SDNPVariadic]>;
 218
 219 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 220
 221
 222 //===----------------------------------------------------------------------===//
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 // ARM64 Instruction Predicate Definitions.
 227 //
 228 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 229 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 230 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 231 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 232 def ForCodeSize   : Predicate<"ForCodeSize">;
 233 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 234
 235 include "ARM64InstrFormats.td"
 236
 237 //===----------------------------------------------------------------------===//
 238
 239 //===----------------------------------------------------------------------===//
 240 // Miscellaneous instructions.
 241 //===----------------------------------------------------------------------===//
 242
 243 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 244 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 245                               [(ARM64callseq_start timm:$amt)]>;
 246 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 247                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 248 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 249
 250 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 251 // FIXME: The following pseudo instructions are only needed because remat
 252 // cannot handle multiple instructions.  When that changes, they can be
 253 // removed, along with the ARM64Wrapper node.
 254
 255 let AddedComplexity = 10 in
 256 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 257                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 258               Sched<[WriteLDAdr]>;
 259
 260 // The MOVaddr instruction should match only when the add is not folded
 261 // into a load or store address.
 262 def MOVaddr
 263     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 264              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 265                                             tglobaladdr:$low))]>,
 266       Sched<[WriteAdrAdr]>;
 267 def MOVaddrJT
 268     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 269              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 270                                              tjumptable:$low))]>,
 271       Sched<[WriteAdrAdr]>;
 272 def MOVaddrCP
 273     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 274              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 275                                              tconstpool:$low))]>,
 276       Sched<[WriteAdrAdr]>;
 277 def MOVaddrBA
 278     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 279              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 280                                              tblockaddress:$low))]>,
 281       Sched<[WriteAdrAdr]>;
 282 def MOVaddrTLS
 283     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 284              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 285                                             tglobaltlsaddr:$low))]>,
 286       Sched<[WriteAdrAdr]>;
 287 def MOVaddrEXT
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 290                                             texternalsym:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292
 293 } // isReMaterializable, isCodeGenOnly
 294
 295 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 296           (LOADgot tglobaltlsaddr:$addr)>;
 297
 298 def : Pat<(ARM64LOADgot texternalsym:$addr),
 299           (LOADgot texternalsym:$addr)>;
 300
 301 def : Pat<(ARM64LOADgot tconstpool:$addr),
 302           (LOADgot tconstpool:$addr)>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // System instructions.
 306 //===----------------------------------------------------------------------===//
 307
 308 def HINT  : HintI<"hint">;
 309 def : InstAlias<"nop",  (HINT 0b000)>;
 310 def : InstAlias<"yield",(HINT 0b001)>;
 311 def : InstAlias<"wfe",  (HINT 0b010)>;
 312 def : InstAlias<"wfi",  (HINT 0b011)>;
 313 def : InstAlias<"sev",  (HINT 0b100)>;
 314 def : InstAlias<"sevl", (HINT 0b101)>;
 315
 316   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 317 let mayLoad = 1, mayStore = 1 in
 318 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 319
 320 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 321 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 322 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 323 def : InstAlias<"clrex", (CLREX 0xf)>;
 324 def : InstAlias<"isb", (ISB 0xf)>;
 325
 326 def MRS    : MRSI;
 327 def MSR    : MSRI;
 328 def MSRcpsr: MSRcpsrI;
 329
 330 // The thread pointer (on Linux, at least, where this has been implemented) is
 331 // TPIDR_EL0.
 332 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 333
 334 // Generic system instructions
 335 def SYS    : SystemI<0, "sys">;
 336 def SYSxt  : SystemXtI<0, "sys">;
 337 def SYSLxt : SystemLXtI<1, "sysl">;
 338
 339 //===----------------------------------------------------------------------===//
 340 // Move immediate instructions.
 341 //===----------------------------------------------------------------------===//
 342
 343 defm MOVK : InsertImmediate<0b11, "movk">;
 344 defm MOVN : MoveImmediate<0b00, "movn">;
 345
 346 let PostEncoderMethod = "fixMOVZ" in
 347 defm MOVZ : MoveImmediate<0b10, "movz">;
 348
 349 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 350 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 351 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 352 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 353 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 354 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 355
 356 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 357 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 358 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 359 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 360
 361 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 362 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 363 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 364 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 365
 366 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 367 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 368 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 369 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 370
 371 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 372 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 373 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 374
 375 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 376 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 377 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 378
 379 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 380     isAsCheapAsAMove = 1 in {
 381 // FIXME: The following pseudo instructions are only needed because remat
 382 // cannot handle multiple instructions.  When that changes, we can select
 383 // directly to the real instructions and get rid of these pseudos.
 384
 385 def MOVi32imm
 386     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 387              [(set GPR32:$dst, imm:$src)]>,
 388       Sched<[WriteImm]>;
 389 def MOVi64imm
 390     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 391              [(set GPR64:$dst, imm:$src)]>,
 392       Sched<[WriteImm]>;
 393 } // isReMaterializable, isCodeGenOnly
 394
 395 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 396                              tglobaladdr:$g1, tglobaladdr:$g0),
 397           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 398                                   tglobaladdr:$g2, 32),
 399                           tglobaladdr:$g1, 16),
 400                   tglobaladdr:$g0, 0)>;
 401
 402 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 403                              tblockaddress:$g1, tblockaddress:$g0),
 404           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 405                                   tblockaddress:$g2, 32),
 406                           tblockaddress:$g1, 16),
 407                   tblockaddress:$g0, 0)>;
 408
 409 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 410                              tconstpool:$g1, tconstpool:$g0),
 411           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 412                                   tconstpool:$g2, 32),
 413                           tconstpool:$g1, 16),
 414                   tconstpool:$g0, 0)>;
 415
 416
 417 //===----------------------------------------------------------------------===//
 418 // Arithmetic instructions.
 419 //===----------------------------------------------------------------------===//
 420
 421 // Add/subtract with carry.
 422 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 423 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 424
 425 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 426 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 427 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 428 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 429
 430 // Add/subtract
 431 defm ADD : AddSub<0, "add", add>;
 432 defm SUB : AddSub<1, "sub">;
 433
 434 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 435 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 436
 437 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 438 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 439           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 440 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 441           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 442 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 443           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 444 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 445           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 446 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 447           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 448 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 449           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 450 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 451           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 452 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 453           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 454
 455 // Because of the immediate format for add/sub-imm instructions, the
 456 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 457 //  These patterns capture that transformation.
 458 let AddedComplexity = 1 in {
 459 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 460           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 461 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 462           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 463 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 464           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 465 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 466           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 467 }
 468
 469 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 470 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 471 def : InstAlias<"neg $dst, $src, $shift",
 472                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 473 def : InstAlias<"neg $dst, $src, $shift",
 474                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 475
 476 // Because of the immediate format for add/sub-imm instructions, the
 477 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 478 //  These patterns capture that transformation.
 479 let AddedComplexity = 1 in {
 480 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 481           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 482 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 483           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 484 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 485           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 486 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 487           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 488 }
 489
 490 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 491 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 492 def : InstAlias<"negs $dst, $src, $shift",
 493                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 494 def : InstAlias<"negs $dst, $src, $shift",
 495                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 496
 497 // Unsigned/Signed divide
 498 defm UDIV : Div<0, "udiv", udiv>;
 499 defm SDIV : Div<1, "sdiv", sdiv>;
 500 let isCodeGenOnly = 1 in {
 501 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 502 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 503 }
 504
 505 // Variable shift
 506 defm ASRV : Shift<0b10, "asrv", sra>;
 507 defm LSLV : Shift<0b00, "lslv", shl>;
 508 defm LSRV : Shift<0b01, "lsrv", srl>;
 509 defm RORV : Shift<0b11, "rorv", rotr>;
 510
 511 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 512 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 513 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 514 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 515 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 516 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 517 def : ShiftAlias<"ror", RORVWr, GPR32>;
 518 def : ShiftAlias<"ror", RORVXr, GPR64>;
 519
 520 // Multiply-add
 521 let AddedComplexity = 7 in {
 522 defm MADD : MulAccum<0, "madd", add>;
 523 defm MSUB : MulAccum<1, "msub", sub>;
 524
 525 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 526           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 527 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 528           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 529
 530 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 531           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 532 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 533           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 534 } // AddedComplexity = 7
 535
 536 let AddedComplexity = 5 in {
 537 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 538 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 539 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 540 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 541
 542 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 543           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 544 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 545           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 546
 547 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 548           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 549 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 550           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 551 } // AddedComplexity = 5
 552
 553 def : MulAccumWAlias<"mul", MADDWrrr>;
 554 def : MulAccumXAlias<"mul", MADDXrrr>;
 555 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 556 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 557 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 558 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 559 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 560 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 561
 562 // Multiply-high
 563 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 564 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 565
 566 // CRC32
 567 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 568 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 569 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 570 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 571
 572 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 573 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 574 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 575 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 576
 577
 578 //===----------------------------------------------------------------------===//
 579 // Logical instructions.
 580 //===----------------------------------------------------------------------===//
 581
 582 // (immediate)
 583 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 584 defm AND  : LogicalImm<0b00, "and", and>;
 585 defm EOR  : LogicalImm<0b10, "eor", xor>;
 586 defm ORR  : LogicalImm<0b01, "orr", or>;
 587
 588 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 589                                           logical_imm32:$imm)>;
 590 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 591                                           logical_imm64:$imm)>;
 592
 593
 594 // (register)
 595 defm ANDS : LogicalRegS<0b11, 0, "ands">;
 596 defm BICS : LogicalRegS<0b11, 1, "bics">;
 597 defm AND  : LogicalReg<0b00, 0, "and", and>;
 598 defm BIC  : LogicalReg<0b00, 1, "bic",
 599                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 600 defm EON  : LogicalReg<0b10, 1, "eon",
 601                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 602 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 603 defm ORN  : LogicalReg<0b01, 1, "orn",
 604                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 605 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 606
 607 def : InstAlias<"tst $src1, $src2",
 608                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 609 def : InstAlias<"tst $src1, $src2",
 610                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 611
 612 def : InstAlias<"tst $src1, $src2",
 613                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 614 def : InstAlias<"tst $src1, $src2",
 615                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 616
 617 def : InstAlias<"tst $src1, $src2, $sh",
 618                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 619 def : InstAlias<"tst $src1, $src2, $sh",
 620                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 621
 622 def : InstAlias<"mvn $Wd, $Wm",
 623                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 624 def : InstAlias<"mvn $Xd, $Xm",
 625                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 626
 627 def : InstAlias<"mvn $Wd, $Wm, $sh",
 628                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift:$sh)>;
 629 def : InstAlias<"mvn $Xd, $Xm, $sh",
 630                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift:$sh)>;
 631
 632 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 633 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 634
 635
 636 //===----------------------------------------------------------------------===//
 637 // One operand data processing instructions.
 638 //===----------------------------------------------------------------------===//
 639
 640 defm CLS    : OneOperandData<0b101, "cls">;
 641 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 642 defm RBIT   : OneOperandData<0b000, "rbit">;
 643 def  REV16Wr : OneWRegData<0b001, "rev16",
 644                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 645 def  REV16Xr : OneXRegData<0b001, "rev16",
 646                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 647
 648 def : Pat<(cttz GPR32:$Rn),
 649           (CLZWr (RBITWr GPR32:$Rn))>;
 650 def : Pat<(cttz GPR64:$Rn),
 651           (CLZXr (RBITXr GPR64:$Rn))>;
 652
 653 // Unlike the other one operand instructions, the instructions with the "rev"
 654 // mnemonic do *not* just different in the size bit, but actually use different
 655 // opcode bits for the different sizes.
 656 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 657 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 658 def REV32Xr : OneXRegData<0b010, "rev32",
 659                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 660
 661 //===----------------------------------------------------------------------===//
 662 // Bitfield immediate extraction instruction.
 663 //===----------------------------------------------------------------------===//
 664 let neverHasSideEffects = 1 in
 665 defm EXTR : ExtractImm<"extr">;
 666 def : InstAlias<"ror $dst, $src, $shift",
 667             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 668 def : InstAlias<"ror $dst, $src, $shift",
 669             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 670
 671 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 672           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 673 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 674           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 675
 676 //===----------------------------------------------------------------------===//
 677 // Other bitfield immediate instructions.
 678 //===----------------------------------------------------------------------===//
 679 let neverHasSideEffects = 1 in {
 680 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 681 defm SBFM : BitfieldImm<0b00, "sbfm">;
 682 defm UBFM : BitfieldImm<0b10, "ubfm">;
 683 }
 684
 685 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 686   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 687   return CurDAG->getTargetConstant(enc, MVT::i64);
 688 }]>;
 689
 690 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 691   uint64_t enc = 31 - N->getZExtValue();
 692   return CurDAG->getTargetConstant(enc, MVT::i64);
 693 }]>;
 694
 695 // min(7, 31 - shift_amt)
 696 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 697   uint64_t enc = 31 - N->getZExtValue();
 698   enc = enc > 7 ? 7 : enc;
 699   return CurDAG->getTargetConstant(enc, MVT::i64);
 700 }]>;
 701
 702 // min(15, 31 - shift_amt)
 703 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 704   uint64_t enc = 31 - N->getZExtValue();
 705   enc = enc > 15 ? 15 : enc;
 706   return CurDAG->getTargetConstant(enc, MVT::i64);
 707 }]>;
 708
 709 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 710   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 711   return CurDAG->getTargetConstant(enc, MVT::i64);
 712 }]>;
 713
 714 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 715   uint64_t enc = 63 - N->getZExtValue();
 716   return CurDAG->getTargetConstant(enc, MVT::i64);
 717 }]>;
 718
 719 // min(7, 63 - shift_amt)
 720 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 721   uint64_t enc = 63 - N->getZExtValue();
 722   enc = enc > 7 ? 7 : enc;
 723   return CurDAG->getTargetConstant(enc, MVT::i64);
 724 }]>;
 725
 726 // min(15, 63 - shift_amt)
 727 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 728   uint64_t enc = 63 - N->getZExtValue();
 729   enc = enc > 15 ? 15 : enc;
 730   return CurDAG->getTargetConstant(enc, MVT::i64);
 731 }]>;
 732
 733 // min(31, 63 - shift_amt)
 734 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 735   uint64_t enc = 63 - N->getZExtValue();
 736   enc = enc > 31 ? 31 : enc;
 737   return CurDAG->getTargetConstant(enc, MVT::i64);
 738 }]>;
 739
 740 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 741           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 742                               (i64 (i32shift_b imm0_31:$imm)))>;
 743 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 744           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 745                               (i64 (i64shift_b imm0_63:$imm)))>;
 746
 747 let AddedComplexity = 10 in {
 748 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 749           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 750 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 751           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 752 }
 753
 754 def : InstAlias<"asr $dst, $src, $shift",
 755                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 756 def : InstAlias<"asr $dst, $src, $shift",
 757                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 758 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 759 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 760 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 761 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 762 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 763
 764 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 765           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 766 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 767           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 768
 769 def : InstAlias<"lsr $dst, $src, $shift",
 770                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 771 def : InstAlias<"lsr $dst, $src, $shift",
 772                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 773 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 774 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 775 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 776 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 777 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 778
 779 //===----------------------------------------------------------------------===//
 780 // Conditionally set flags instructions.
 781 //===----------------------------------------------------------------------===//
 782 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 783 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 784
 785 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 786 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 787
 788 //===----------------------------------------------------------------------===//
 789 // Conditional select instructions.
 790 //===----------------------------------------------------------------------===//
 791 defm CSEL  : CondSelect<0, 0b00, "csel">;
 792
 793 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 794 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 795 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 796 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 797
 798 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 799           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 800 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 801           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 802 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 803           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 804 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 805           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 806 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 807           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 808 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 809           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 810
 811 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 812           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 813 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 814           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 815 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 816           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 817 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 818           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 819
 820 // The inverse of the condition code from the alias instruction is what is used
 821 // in the aliased instruction. The parser all ready inverts the condition code
 822 // for these aliases.
 823 // FIXME: Is this the correct way to handle these aliases?
 824 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 825 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 826
 827 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 828 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 829
 830 def : InstAlias<"cinc $dst, $src, $cc",
 831                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 832 def : InstAlias<"cinc $dst, $src, $cc",
 833                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 834
 835 def : InstAlias<"cinv $dst, $src, $cc",
 836                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 837 def : InstAlias<"cinv $dst, $src, $cc",
 838                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 839
 840 def : InstAlias<"cneg $dst, $src, $cc",
 841                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 842 def : InstAlias<"cneg $dst, $src, $cc",
 843                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 844
 845 //===----------------------------------------------------------------------===//
 846 // PC-relative instructions.
 847 //===----------------------------------------------------------------------===//
 848 let isReMaterializable = 1 in {
 849 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 850 def ADR  : ADRI<0, "adr", adrlabel, []>;
 851 } // neverHasSideEffects = 1
 852
 853 def ADRP : ADRI<1, "adrp", adrplabel,
 854                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 855 } // isReMaterializable = 1
 856
 857 // page address of a constant pool entry, block address
 858 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 859 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 860
 861 //===----------------------------------------------------------------------===//
 862 // Unconditional branch (register) instructions.
 863 //===----------------------------------------------------------------------===//
 864
 865 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 866 def RET  : BranchReg<0b0010, "ret", []>;
 867 def DRPS : SpecialReturn<0b0101, "drps">;
 868 def ERET : SpecialReturn<0b0100, "eret">;
 869 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 870
 871 // Default to the LR register.
 872 def : InstAlias<"ret", (RET LR)>;
 873
 874 let isCall = 1, Defs = [LR], Uses = [SP] in {
 875 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 876 } // isCall
 877
 878 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 879 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 880 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 881
 882 // Create a separate pseudo-instruction for codegen to use so that we don't
 883 // flag lr as used in every function. It'll be restored before the RET by the
 884 // epilogue if it's legitimately used.
 885 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 886   let isTerminator = 1;
 887   let isBarrier = 1;
 888   let isReturn = 1;
 889 }
 890
 891 // This is a directive-like pseudo-instruction. The purpose is to insert an
 892 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 893 // (which in the usual case is a BLR).
 894 let hasSideEffects = 1 in
 895 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 896   let AsmString = ".tlsdesccall $sym";
 897 }
 898
 899 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 900 // gets expanded to two MCInsts during lowering.
 901 let isCall = 1, Defs = [LR] in
 902 def TLSDESC_BLR
 903     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 904              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 905
 906 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 907           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 908 //===----------------------------------------------------------------------===//
 909 // Conditional branch (immediate) instruction.
 910 //===----------------------------------------------------------------------===//
 911 def Bcc : BranchCond;
 912
 913 //===----------------------------------------------------------------------===//
 914 // Compare-and-branch instructions.
 915 //===----------------------------------------------------------------------===//
 916 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 917 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 918
 919 //===----------------------------------------------------------------------===//
 920 // Test-bit-and-branch instructions.
 921 //===----------------------------------------------------------------------===//
 922 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 923 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 924
 925 //===----------------------------------------------------------------------===//
 926 // Unconditional branch (immediate) instructions.
 927 //===----------------------------------------------------------------------===//
 928 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 929 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 930 } // isBranch, isTerminator, isBarrier
 931
 932 let isCall = 1, Defs = [LR], Uses = [SP] in {
 933 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 934 } // isCall
 935 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 936
 937 //===----------------------------------------------------------------------===//
 938 // Exception generation instructions.
 939 //===----------------------------------------------------------------------===//
 940 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 941 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 942 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 943 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 944 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 945 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 946 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 947 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 948
 949 // DCPSn defaults to an immediate operand of zero if unspecified.
 950 def : InstAlias<"dcps1", (DCPS1 0)>;
 951 def : InstAlias<"dcps2", (DCPS2 0)>;
 952 def : InstAlias<"dcps3", (DCPS3 0)>;
 953
 954 //===----------------------------------------------------------------------===//
 955 // Load instructions.
 956 //===----------------------------------------------------------------------===//
 957
 958 // Pair (indexed, offset)
 959 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 960 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 961 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 962 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 963 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 964
 965 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 966
 967 // Pair (pre-indexed)
 968 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 969 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 970 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 971 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 972 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 973
 974 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 975
 976 // Pair (post-indexed)
 977 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
 978 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
 979 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
 980 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
 981 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
 982
 983 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
 984
 985
 986 // Pair (no allocate)
 987 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
 988 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
 989 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
 990 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
 991 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
 992
 993 //---
 994 // (register offset)
 995 //---
 996
 997 let AddedComplexity = 10 in {
 998 // Integer
 999 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1000                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1001 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1002                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1003 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1004                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1005 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1006                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1007
1008 // Floating-point
1009 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1010                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1011 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1012                       [(set FPR16:$Rt, (load ro_indexed16:$addr))]>;
1013 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1014                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1015 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1016                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1017 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1018   let mayLoad = 1;
1019 }
1020
1021 // For regular load, we do not have any alignment requirement.
1022 // Thus, it is safe to directly map the vector loads with interesting
1023 // addressing modes.
1024 // FIXME: We could do the same for bitconvert to floating point vectors.
1025 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1026            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1027                           (LDRBro ro_indexed8:$addr), bsub)>;
1028 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1029            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1030                           (LDRBro ro_indexed8:$addr), bsub)>;
1031 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1032            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1033                           (LDRHro ro_indexed16:$addr), hsub)>;
1034 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1035            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1036                           (LDRHro ro_indexed16:$addr), hsub)>;
1037 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1038            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1039                           (LDRSro ro_indexed32:$addr), ssub)>;
1040 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1041            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1042                           (LDRSro ro_indexed32:$addr), ssub)>;
1043 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1044            (LDRDro ro_indexed64:$addr)>;
1045 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1046            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1047                           (LDRDro ro_indexed64:$addr), dsub)>;
1048
1049 // Match all load 64 bits width whose type is compatible with FPR64
1050 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1051 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1052 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1053 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1054 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1055 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1056
1057 // Match all load 128 bits width whose type is compatible with FPR128
1058 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1059 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1060 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1061 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1062 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1063 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1064 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1065
1066 // Load sign-extended half-word
1067 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1068                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1069 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1070                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1071
1072 // Load sign-extended byte
1073 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1074                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1075 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1076                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1077
1078 // Load sign-extended word
1079 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1080                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1081
1082 // Pre-fetch.
1083 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1084                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1085
1086 // zextload -> i64
1087 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1088     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1089 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1090     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1091
1092 // zextloadi1 -> zextloadi8
1093 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1094 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1095     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1096
1097 // extload -> zextload
1098 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1099 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1100 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1101 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1102     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1103 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1104     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1105 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1106     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1107 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1108     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1109
1110 } // AddedComplexity = 10
1111
1112 //---
1113 // (unsigned immediate)
1114 //---
1115 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1116                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1117 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1118                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1119 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1120                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1121 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1122                     [(set FPR16:$Rt, (load am_indexed16:$addr))]>;
1123 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1124                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1125 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1126                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1127 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1128                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1129
1130 // For regular load, we do not have any alignment requirement.
1131 // Thus, it is safe to directly map the vector loads with interesting
1132 // addressing modes.
1133 // FIXME: We could do the same for bitconvert to floating point vectors.
1134 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1135            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1136                           (LDRBui am_indexed8:$addr), bsub)>;
1137 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1138            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1139                           (LDRBui am_indexed8:$addr), bsub)>;
1140 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1141            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1142                           (LDRHui am_indexed16:$addr), hsub)>;
1143 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1144            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1145                           (LDRHui am_indexed16:$addr), hsub)>;
1146 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1147            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1148                           (LDRSui am_indexed32:$addr), ssub)>;
1149 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1150            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1151                           (LDRSui am_indexed32:$addr), ssub)>;
1152 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1153            (LDRDui am_indexed64:$addr)>;
1154 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1155            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1156                           (LDRDui am_indexed64:$addr), dsub)>;
1157
1158 // Match all load 64 bits width whose type is compatible with FPR64
1159 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1160 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1161 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1162 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1163 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1164 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1165
1166 // Match all load 128 bits width whose type is compatible with FPR128
1167 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1168 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1169 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1170 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1171 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1172 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1173 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1174
1175 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1176                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1177 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1178                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1179 // zextload -> i64
1180 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1181     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1182 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1183     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1184
1185 // zextloadi1 -> zextloadi8
1186 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1187 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1188     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1189
1190 // extload -> zextload
1191 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1192 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1193 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1194 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1195     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1196 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1197     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1198 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1199     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1200 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1201     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1202
1203 // load sign-extended half-word
1204 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1205                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1206 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1207                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1208
1209 // load sign-extended byte
1210 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1211                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1212 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1213                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1214
1215 // load sign-extended word
1216 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1217                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1218
1219 // load zero-extended word
1220 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1221  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1222
1223 // Pre-fetch.
1224 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1225                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1226
1227 //---
1228 // (literal)
1229 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1230 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1231 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1232 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1233 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1234
1235 // load sign-extended word
1236 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1237
1238 // prefetch
1239 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1240 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1241
1242 //---
1243 // (unscaled immediate)
1244 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1245                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1246 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1247                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1248 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1249                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1250 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1251                           [(set FPR16:$Rt, (load am_unscaled16:$addr))]>;
1252 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1253                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1254 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1255                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1256 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1257                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1258
1259 def LDURHHi
1260     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1261                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1262 def LDURBBi
1263     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1264                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1265
1266 // Match all load 64 bits width whose type is compatible with FPR64
1267 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1268 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1269 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1270 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1271 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1272 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1273
1274 // Match all load 128 bits width whose type is compatible with FPR128
1275 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1276 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1277 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1278 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1279 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1280 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1281 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1282
1283 //  anyext -> zext
1284 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1285 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1286 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1287 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1288     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1289 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1290     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1291 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1292     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1293 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1294     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1295 // unscaled zext
1296 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1297     (LDURHHi am_unscaled16:$addr)>;
1298 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1299     (LDURBBi am_unscaled8:$addr)>;
1300 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1301     (LDURBBi am_unscaled8:$addr)>;
1302 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1303     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1304 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1305     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1306 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1307     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1308 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1309     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1310
1311
1312 //---
1313 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1314
1315 // Define new assembler match classes as we want to only match these when
1316 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1317 // associate a DiagnosticType either, as we want the diagnostic for the
1318 // canonical form (the scaled operand) to take precedence.
1319 def MemoryUnscaledFB8Operand : AsmOperandClass {
1320   let Name = "MemoryUnscaledFB8";
1321   let RenderMethod = "addMemoryUnscaledOperands";
1322 }
1323 def MemoryUnscaledFB16Operand : AsmOperandClass {
1324   let Name = "MemoryUnscaledFB16";
1325   let RenderMethod = "addMemoryUnscaledOperands";
1326 }
1327 def MemoryUnscaledFB32Operand : AsmOperandClass {
1328   let Name = "MemoryUnscaledFB32";
1329   let RenderMethod = "addMemoryUnscaledOperands";
1330 }
1331 def MemoryUnscaledFB64Operand : AsmOperandClass {
1332   let Name = "MemoryUnscaledFB64";
1333   let RenderMethod = "addMemoryUnscaledOperands";
1334 }
1335 def MemoryUnscaledFB128Operand : AsmOperandClass {
1336   let Name = "MemoryUnscaledFB128";
1337   let RenderMethod = "addMemoryUnscaledOperands";
1338 }
1339 def am_unscaled_fb8 : Operand<i64> {
1340   let ParserMatchClass = MemoryUnscaledFB8Operand;
1341   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1342 }
1343 def am_unscaled_fb16 : Operand<i64> {
1344   let ParserMatchClass = MemoryUnscaledFB16Operand;
1345   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1346 }
1347 def am_unscaled_fb32 : Operand<i64> {
1348   let ParserMatchClass = MemoryUnscaledFB32Operand;
1349   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1350 }
1351 def am_unscaled_fb64 : Operand<i64> {
1352   let ParserMatchClass = MemoryUnscaledFB64Operand;
1353   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1354 }
1355 def am_unscaled_fb128 : Operand<i64> {
1356   let ParserMatchClass = MemoryUnscaledFB128Operand;
1357   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1358 }
1359 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1360 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1361 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1362 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1363 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1364 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1365 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1366
1367 // zextload -> i64
1368 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1369   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1370 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1371   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1372
1373 // load sign-extended half-word
1374 def LDURSHWi
1375     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1376                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1377 def LDURSHXi
1378     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1379                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1380
1381 // load sign-extended byte
1382 def LDURSBWi
1383     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1384                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1385 def LDURSBXi
1386     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1387                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1388
1389 // load sign-extended word
1390 def LDURSWi
1391     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1392                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1393
1394 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1395 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1396 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1397 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1398 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1399 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1400 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1401 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1402
1403 // Pre-fetch.
1404 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1405                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1406
1407 //---
1408 // (unscaled immediate, unprivileged)
1409 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1410 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1411
1412 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1413 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1414
1415 // load sign-extended half-word
1416 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1417 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1418
1419 // load sign-extended byte
1420 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1421 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1422
1423 // load sign-extended word
1424 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1425
1426 //---
1427 // (immediate pre-indexed)
1428 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1429 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1430 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1431 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1432 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1433 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1434 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1435
1436 // load sign-extended half-word
1437 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1438 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1439
1440 // load sign-extended byte
1441 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1442 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1443
1444 // load zero-extended byte
1445 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1446 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1447
1448 // load sign-extended word
1449 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1450
1451 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1452 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1453 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1454 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1455 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1456 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1457 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1458
1459 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1460 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1461 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1462 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1463 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1464
1465 //---
1466 // (immediate post-indexed)
1467 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1468 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1469 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1470 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1471 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1472 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1473 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1474
1475 // load sign-extended half-word
1476 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1477 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1478
1479 // load sign-extended byte
1480 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1481 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1482
1483 // load zero-extended byte
1484 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1485 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1486
1487 // load sign-extended word
1488 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1489
1490 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1491 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1492 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1493 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1494 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1495 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1496 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1497
1498 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1499 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1500 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1501 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1502 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1503
1504 //===----------------------------------------------------------------------===//
1505 // Store instructions.
1506 //===----------------------------------------------------------------------===//
1507
1508 // Pair (indexed, offset)
1509 // FIXME: Use dedicated range-checked addressing mode operand here.
1510 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1511 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1512 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1513 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1514 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1515
1516 // Pair (pre-indexed)
1517 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1518 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1519 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1520 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1521 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1522
1523 // Pair (pre-indexed)
1524 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1525 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1526 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1527 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1528 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1529
1530 // Pair (no allocate)
1531 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1532 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1533 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1534 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1535 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1536
1537 //---
1538 // (Register offset)
1539
1540 let AddedComplexity = 10 in {
1541
1542 // Integer
1543 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1544                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1545 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1546                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1547 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1548                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1549 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1550                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1551
1552 // truncstore i64
1553 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1554            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1555 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1556            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1557 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1558            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1559
1560
1561 // Floating-point
1562 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1563                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1564 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1565                             [(store FPR16:$Rt, ro_indexed16:$addr)]>;
1566 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1567                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1568 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1569                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1570 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1571   let mayStore = 1;
1572 }
1573
1574 // Match all store 64 bits width whose type is compatible with FPR64
1575 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1576           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1577 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1578           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1579 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1580           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1581 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1582           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1583 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1584           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1585 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1586           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1587
1588 // Match all store 128 bits width whose type is compatible with FPR128
1589 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1590           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1591 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1592           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1593 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1594           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1595 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1596           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1597 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1598           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1599 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1600           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1601 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1602           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1603
1604 //---
1605 // (unsigned immediate)
1606 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1607                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1608 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1609                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1610 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1611                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1612 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1613                      [(store FPR16:$Rt, am_indexed16:$addr)]>;
1614 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1615                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1616 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1617                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1618 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1619   let mayStore = 1;
1620 }
1621
1622 // Match all store 64 bits width whose type is compatible with FPR64
1623 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1624           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1625 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1626           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1627 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1628           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1629 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1630           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1631 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1632           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1633 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1634           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1635
1636 // Match all store 128 bits width whose type is compatible with FPR128
1637 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1638           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1639 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1640           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1641 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1642           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1643 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1644           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1645 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1646           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1647 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1648           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1649 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1650           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1651
1652 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1653                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1654 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1655                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1656
1657 // truncstore i64
1658 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1659   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1660 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1661   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1662 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1663   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1664
1665 } // AddedComplexity = 10
1666
1667 //---
1668 // (unscaled immediate)
1669 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1670                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1671 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1672                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1673 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1674                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1675 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1676                            [(store FPR16:$Rt, am_unscaled16:$addr)]>;
1677 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1678                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1679 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1680                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1681 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1682                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1683 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1684                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1685 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1686                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1687
1688 // Match all store 64 bits width whose type is compatible with FPR64
1689 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1690           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1691 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1692           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1693 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1694           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1695 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1696           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1697 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1698           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1699 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1700           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1701
1702 // Match all store 128 bits width whose type is compatible with FPR128
1703 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1704           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1705 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1706           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1707 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1708           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1709 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1710           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1711 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1712           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1713 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1714           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1715 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1716           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1717
1718 // unscaled i64 truncating stores
1719 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1720   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1721 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1722   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1723 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1724   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1725
1726 //---
1727 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1728 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1729 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1730 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1731 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1732 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1733 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1734 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1735
1736 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1737 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1738
1739 //---
1740 // (unscaled immediate, unprivileged)
1741 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1742 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1743
1744 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1745 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1746
1747 //---
1748 // (immediate pre-indexed)
1749 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1750 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1751 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1752 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1753 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1754 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1755 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1756
1757 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1758 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1759
1760 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1761 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1762 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1763 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1764 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1765 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1766 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1767 // truncstore i64
1768 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1769   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1770                   simm9:$off)>;
1771 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1772   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1773                   simm9:$off)>;
1774 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1775   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1776                   simm9:$off)>;
1777
1778 //---
1779 // (immediate post-indexed)
1780 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1781 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1782 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1783 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1784 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1785 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1786 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1787
1788 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1789 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1790
1791 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1792 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1793 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1794 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1795 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1796 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1797 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1798 // truncstore i64
1799 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1800   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1801                   simm9:$off)>;
1802 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1803   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1804                   simm9:$off)>;
1805 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1806   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1807                   simm9:$off)>;
1808
1809
1810 //===----------------------------------------------------------------------===//
1811 // Load/store exclusive instructions.
1812 //===----------------------------------------------------------------------===//
1813
1814 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1815 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1816 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1817 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1818
1819 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1820 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1821 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1822 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1823
1824 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1825 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1826 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1827 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1828
1829 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1830 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1831 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1832 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1833
1834 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1835 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1836 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1837 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1838
1839 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1840 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1841 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1842 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1843
1844 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1845 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1846
1847 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1848 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1849
1850 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1851 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1852
1853 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1854 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1855
1856 //===----------------------------------------------------------------------===//
1857 // Scaled floating point to integer conversion instructions.
1858 //===----------------------------------------------------------------------===//
1859
1860 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1861 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1862 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1863 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1864 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1865 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1866 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1867 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1868 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1869 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1870 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1871 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1872 let isCodeGenOnly = 1 in {
1873 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1874 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1875 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1876 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1877 }
1878
1879 //===----------------------------------------------------------------------===//
1880 // Scaled integer to floating point conversion instructions.
1881 //===----------------------------------------------------------------------===//
1882
1883 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1884 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1885
1886 //===----------------------------------------------------------------------===//
1887 // Unscaled integer to floating point conversion instruction.
1888 //===----------------------------------------------------------------------===//
1889
1890 defm FMOV : UnscaledConversion<"fmov">;
1891
1892 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1893 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1894
1895 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1896 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1897 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1898 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1899 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1900 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1901 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
1902           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1903 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
1904           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1905 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1906
1907 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
1908           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1909 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
1910           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1911 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
1912           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1913 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
1914           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1915 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
1916           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1917 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
1918           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1919
1920 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
1921           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
1922 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
1923           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
1924 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
1925           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1926 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
1927           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
1928
1929 //===----------------------------------------------------------------------===//
1930 // Floating point conversion instruction.
1931 //===----------------------------------------------------------------------===//
1932
1933 defm FCVT : FPConversion<"fcvt">;
1934
1935 def : Pat<(f32_to_f16 FPR32:$Rn),
1936           (i32 (COPY_TO_REGCLASS
1937                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1938                    GPR32))>;
1939
1940 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
1941                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
1942
1943 //===----------------------------------------------------------------------===//
1944 // Floating point single operand instructions.
1945 //===----------------------------------------------------------------------===//
1946
1947 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1948 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
1949 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
1950 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
1951 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
1952 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
1953 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
1954 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
1955
1956 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
1957           (FRINTNDr FPR64:$Rn)>;
1958
1959 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
1960 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
1961 // <rdar://problem/13715968>
1962 // TODO: We should really model the FPSR flags correctly. This is really ugly.
1963 let hasSideEffects = 1 in {
1964 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
1965 }
1966
1967 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
1968
1969 let SchedRW = [WriteFDiv] in {
1970 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
1971 }
1972
1973 //===----------------------------------------------------------------------===//
1974 // Floating point two operand instructions.
1975 //===----------------------------------------------------------------------===//
1976
1977 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
1978 let SchedRW = [WriteFDiv] in {
1979 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
1980 }
1981 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
1982 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
1983 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
1984 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
1985 let SchedRW = [WriteFMul] in {
1986 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
1987 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
1988 }
1989 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
1990
1991 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1992           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
1993 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1994           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
1995 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1996           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
1997 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
1998           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
1999
2000 //===----------------------------------------------------------------------===//
2001 // Floating point three operand instructions.
2002 //===----------------------------------------------------------------------===//
2003
2004 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2005 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2006      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2007 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2008      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2009 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2010      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2011
2012 // The following def pats catch the case where the LHS of an FMA is negated.
2013 // The TriOpFrag above catches the case where the middle operand is negated.
2014
2015 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2016 // the NEON variant.
2017 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2018           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2019
2020 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2021           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2022
2023 //===----------------------------------------------------------------------===//
2024 // Floating point comparison instructions.
2025 //===----------------------------------------------------------------------===//
2026
2027 defm FCMPE : FPComparison<1, "fcmpe">;
2028 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2029
2030 //===----------------------------------------------------------------------===//
2031 // Floating point conditional comparison instructions.
2032 //===----------------------------------------------------------------------===//
2033
2034 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2035 defm FCCMP  : FPCondComparison<0, "fccmp">;
2036
2037 //===----------------------------------------------------------------------===//
2038 // Floating point conditional select instruction.
2039 //===----------------------------------------------------------------------===//
2040
2041 defm FCSEL : FPCondSelect<"fcsel">;
2042
2043 // CSEL instructions providing f128 types need to be handled by a
2044 // pseudo-instruction since the eventual code will need to introduce basic
2045 // blocks and control flow.
2046 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2047                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2048                       [(set (f128 FPR128:$Rd),
2049                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2050                                        (i32 imm:$cond), CPSR))]> {
2051   let Uses = [CPSR];
2052   let usesCustomInserter = 1;
2053 }
2054
2055
2056 //===----------------------------------------------------------------------===//
2057 // Floating point immediate move.
2058 //===----------------------------------------------------------------------===//
2059
2060 let isReMaterializable = 1 in {
2061 defm FMOV : FPMoveImmediate<"fmov">;
2062 }
2063
2064 //===----------------------------------------------------------------------===//
2065 // Advanced SIMD two vector instructions.
2066 //===----------------------------------------------------------------------===//
2067
2068 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2069 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2070 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2071 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2072 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2073 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2074 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2075 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2076 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2077 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2078
2079 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2080 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2081 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2082 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2083 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2084 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2085 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2086 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2087 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2088           (FCVTLv4i16 V64:$Rn)>;
2089 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2090                                                               (i64 4)))),
2091           (FCVTLv8i16 V128:$Rn)>;
2092 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2093 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2094                                                     (i64 2))))),
2095           (FCVTLv4i32 V128:$Rn)>;
2096
2097 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2098 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2099 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2100 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2101 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2102 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2103           (FCVTNv4i16 V128:$Rn)>;
2104 def : Pat<(concat_vectors V64:$Rd,
2105                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2106           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2107 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2108 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2109           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2110 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2111 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2112 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2113                                         int_arm64_neon_fcvtxn>;
2114 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2115 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2116 let isCodeGenOnly = 1 in {
2117 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2118                                        int_arm64_neon_fcvtzs>;
2119 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2120                                        int_arm64_neon_fcvtzu>;
2121 }
2122 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2123 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2124 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2125 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2126 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2127 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2128 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2129 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2130 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2131 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2132 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2133 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2134                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2135 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2136 // Aliases for MVN -> NOT.
2137 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2138 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2139 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2140 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2141
2142 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2143 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2144 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2145 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2146 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2147 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2148 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2149
2150 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2151 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2152 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2153 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2154 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2155 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2156 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2157 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2158
2159 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2160 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2161 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2162 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2163 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2164
2165 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2166 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2167 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2168 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2169 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2170        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2171 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2172 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2173 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2174 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2175 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2176 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2177 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2178 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2179 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2180        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2181 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2182                     int_arm64_neon_uaddlp>;
2183 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2184 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2185 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2186 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2187 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2188 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2189
2190 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2191 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2192
2193 // Patterns for vector long shift (by element width). These need to match all
2194 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2195 // definition.
2196 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2197   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2198             (SHLLv8i8 V64:$Rn)>;
2199   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2200             (SHLLv16i8 V128:$Rn)>;
2201   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2202             (SHLLv4i16 V64:$Rn)>;
2203   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2204             (SHLLv8i16 V128:$Rn)>;
2205   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2206             (SHLLv2i32 V64:$Rn)>;
2207   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2208             (SHLLv4i32 V128:$Rn)>;
2209 }
2210
2211 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2212 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2213 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2214
2215 //===----------------------------------------------------------------------===//
2216 // Advanced SIMD three vector instructions.
2217 //===----------------------------------------------------------------------===//
2218
2219 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2220 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2221 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2222 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2223 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2224 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2225 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2226 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2227 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2228 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2229 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2230 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2231 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2232 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2233 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2234 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2235 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2236 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2237 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2238 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2239 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2240 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2241 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2242 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2243 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2244
2245 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2246 // instruction expects the addend first, while the fma intrinsic puts it last.
2247 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2248             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2249 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2250             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2251
2252 // The following def pats catch the case where the LHS of an FMA is negated.
2253 // The TriOpFrag above catches the case where the middle operand is negated.
2254 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2255           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2256
2257 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2258           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2259
2260 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2261           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2262
2263 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2264 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2265 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2266 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2267 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2268 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2269                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2270 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2271                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2272 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2273 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2274 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2275       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2276 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2277 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2278 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2279 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2280 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2281 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2282 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2283 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2284 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2285 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2286 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2287 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2288 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2289 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2290 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2291 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2292 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2293 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2294       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2295 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2296 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2297 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2298 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2299 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2300 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2301 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2302 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2303 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2304 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2305 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2306 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2307 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2308 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2309
2310 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2311 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2312                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2313 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2314 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2315 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2316     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2317 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2318 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2319                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2320 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2321
2322 // FIXME: the .16b and .8b variantes should be emitted by the
2323 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2324 // in aliases yet though.
2325 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2326                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2327 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2328                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2329 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2330                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2331 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2332                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2333
2334 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2335                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2336 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2337                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2338 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2339                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2340 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2341                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2342
2343 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2344                 "|cmls.8b\t$dst, $src1, $src2}",
2345                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2346 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2347                 "|cmls.16b\t$dst, $src1, $src2}",
2348                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2349 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2350                 "|cmls.4h\t$dst, $src1, $src2}",
2351                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2352 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2353                 "|cmls.8h\t$dst, $src1, $src2}",
2354                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2355 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2356                 "|cmls.2s\t$dst, $src1, $src2}",
2357                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2358 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2359                 "|cmls.4s\t$dst, $src1, $src2}",
2360                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2361 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2362                 "|cmls.2d\t$dst, $src1, $src2}",
2363                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2364
2365 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2366                 "|cmlo.8b\t$dst, $src1, $src2}",
2367                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2368 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2369                 "|cmlo.16b\t$dst, $src1, $src2}",
2370                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2371 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2372                 "|cmlo.4h\t$dst, $src1, $src2}",
2373                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2374 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2375                 "|cmlo.8h\t$dst, $src1, $src2}",
2376                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2377 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2378                 "|cmlo.2s\t$dst, $src1, $src2}",
2379                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2380 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2381                 "|cmlo.4s\t$dst, $src1, $src2}",
2382                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2383 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2384                 "|cmlo.2d\t$dst, $src1, $src2}",
2385                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2386
2387 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2388                 "|cmle.8b\t$dst, $src1, $src2}",
2389                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2390 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2391                 "|cmle.16b\t$dst, $src1, $src2}",
2392                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2393 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2394                 "|cmle.4h\t$dst, $src1, $src2}",
2395                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2396 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2397                 "|cmle.8h\t$dst, $src1, $src2}",
2398                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2399 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2400                 "|cmle.2s\t$dst, $src1, $src2}",
2401                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2402 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2403                 "|cmle.4s\t$dst, $src1, $src2}",
2404                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2405 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2406                 "|cmle.2d\t$dst, $src1, $src2}",
2407                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2408
2409 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2410                 "|cmlt.8b\t$dst, $src1, $src2}",
2411                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2412 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2413                 "|cmlt.16b\t$dst, $src1, $src2}",
2414                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2415 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2416                 "|cmlt.4h\t$dst, $src1, $src2}",
2417                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2418 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2419                 "|cmlt.8h\t$dst, $src1, $src2}",
2420                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2421 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2422                 "|cmlt.2s\t$dst, $src1, $src2}",
2423                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2424 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2425                 "|cmlt.4s\t$dst, $src1, $src2}",
2426                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2427 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2428                 "|cmlt.2d\t$dst, $src1, $src2}",
2429                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2430
2431 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2432                 "|fcmle.2s\t$dst, $src1, $src2}",
2433                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2434 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2435                 "|fcmle.4s\t$dst, $src1, $src2}",
2436                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2437 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2438                 "|fcmle.2d\t$dst, $src1, $src2}",
2439                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2440
2441 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2442                 "|fcmlt.2s\t$dst, $src1, $src2}",
2443                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2444 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2445                 "|fcmlt.4s\t$dst, $src1, $src2}",
2446                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2447 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2448                 "|fcmlt.2d\t$dst, $src1, $src2}",
2449                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2450
2451 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2452                 "|facle.2s\t$dst, $src1, $src2}",
2453                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2454 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2455                 "|facle.4s\t$dst, $src1, $src2}",
2456                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2457 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2458                 "|facle.2d\t$dst, $src1, $src2}",
2459                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2460
2461 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2462                 "|faclt.2s\t$dst, $src1, $src2}",
2463                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2464 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2465                 "|faclt.4s\t$dst, $src1, $src2}",
2466                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2467 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2468                 "|faclt.2d\t$dst, $src1, $src2}",
2469                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2470
2471 //===----------------------------------------------------------------------===//
2472 // Advanced SIMD three scalar instructions.
2473 //===----------------------------------------------------------------------===//
2474
2475 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2476 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2477 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2478 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2479 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2480 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2481 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2482 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2483 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2484           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2485 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2486                                      int_arm64_neon_facge>;
2487 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2488                                      int_arm64_neon_facgt>;
2489 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2490 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2491 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2492 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2493 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2494 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2495 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2496 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2497 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2498 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2499 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2500 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2501 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2502 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2503 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2504 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2505 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2506 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2507 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2508 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2509 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2510
2511 def : InstAlias<"cmls $dst, $src1, $src2",
2512                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2513 def : InstAlias<"cmle $dst, $src1, $src2",
2514                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2515 def : InstAlias<"cmlo $dst, $src1, $src2",
2516                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2517 def : InstAlias<"cmlt $dst, $src1, $src2",
2518                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2519 def : InstAlias<"fcmle $dst, $src1, $src2",
2520                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2521 def : InstAlias<"fcmle $dst, $src1, $src2",
2522                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2523 def : InstAlias<"fcmlt $dst, $src1, $src2",
2524                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2525 def : InstAlias<"fcmlt $dst, $src1, $src2",
2526                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2527 def : InstAlias<"facle $dst, $src1, $src2",
2528                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2529 def : InstAlias<"facle $dst, $src1, $src2",
2530                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2531 def : InstAlias<"faclt $dst, $src1, $src2",
2532                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2533 def : InstAlias<"faclt $dst, $src1, $src2",
2534                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2535
2536 //===----------------------------------------------------------------------===//
2537 // Advanced SIMD three scalar instructions (mixed operands).
2538 //===----------------------------------------------------------------------===//
2539 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2540                                        int_arm64_neon_sqdmulls_scalar>;
2541 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2542 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2543
2544 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2545                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2546                                                         (i32 FPR32:$Rm))))),
2547           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2548 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2549                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2550                                                         (i32 FPR32:$Rm))))),
2551           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2552
2553 //===----------------------------------------------------------------------===//
2554 // Advanced SIMD two scalar instructions.
2555 //===----------------------------------------------------------------------===//
2556
2557 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2558 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2559 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2560 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2561 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2562 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2563 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2564 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2565 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2566 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2567 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2568 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2569 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2570 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2571 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2572 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2573 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2574 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2575 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2576 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2577 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2578 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2579 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2580 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2581 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2582 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2583                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2584 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2585 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2586 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2587 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2588 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2589 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2590                                      int_arm64_neon_suqadd>;
2591 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2592 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2593 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2594                                     int_arm64_neon_usqadd>;
2595
2596 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2597           (FCVTASv1i64 FPR64:$Rn)>;
2598 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2599           (FCVTAUv1i64 FPR64:$Rn)>;
2600 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2601           (FCVTMSv1i64 FPR64:$Rn)>;
2602 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2603           (FCVTMUv1i64 FPR64:$Rn)>;
2604 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2605           (FCVTNSv1i64 FPR64:$Rn)>;
2606 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2607           (FCVTNUv1i64 FPR64:$Rn)>;
2608 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2609           (FCVTPSv1i64 FPR64:$Rn)>;
2610 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2611           (FCVTPUv1i64 FPR64:$Rn)>;
2612
2613 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2614           (FRECPEv1i32 FPR32:$Rn)>;
2615 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2616           (FRECPEv1i64 FPR64:$Rn)>;
2617 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2618           (FRECPEv1i64 FPR64:$Rn)>;
2619
2620 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2621           (FRECPXv1i32 FPR32:$Rn)>;
2622 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2623           (FRECPXv1i64 FPR64:$Rn)>;
2624
2625 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2626           (FRSQRTEv1i32 FPR32:$Rn)>;
2627 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2628           (FRSQRTEv1i64 FPR64:$Rn)>;
2629 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2630           (FRSQRTEv1i64 FPR64:$Rn)>;
2631
2632 // If an integer is about to be converted to a floating point value,
2633 // just load it on the floating point unit.
2634 // Here are the patterns for 8 and 16-bits to float.
2635 // 8-bits -> float.
2636 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2637            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2638                           (LDRBro ro_indexed8:$addr), bsub))>;
2639 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2640            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2641                           (LDRBui am_indexed8:$addr), bsub))>;
2642 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2643            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2644                           (LDURBi am_unscaled8:$addr), bsub))>;
2645 // 16-bits -> float.
2646 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2647            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2648                           (LDRHro ro_indexed16:$addr), hsub))>;
2649 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2650            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2651                           (LDRHui am_indexed16:$addr), hsub))>;
2652 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2653            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2654                           (LDURHi am_unscaled16:$addr), hsub))>;
2655 // 32-bits are handled in target specific dag combine:
2656 // performIntToFpCombine.
2657 // 64-bits integer to 32-bits floating point, not possible with
2658 // UCVTF on floating point registers (both source and destination
2659 // must have the same size).
2660
2661 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2662 // 8-bits -> double.
2663 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2664            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2665                           (LDRBro ro_indexed8:$addr), bsub))>;
2666 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2667            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2668                           (LDRBui am_indexed8:$addr), bsub))>;
2669 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2670            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2671                           (LDURBi am_unscaled8:$addr), bsub))>;
2672 // 16-bits -> double.
2673 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2674            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2675                           (LDRHro ro_indexed16:$addr), hsub))>;
2676 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2677            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2678                           (LDRHui am_indexed16:$addr), hsub))>;
2679 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2680            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2681                           (LDURHi am_unscaled16:$addr), hsub))>;
2682 // 32-bits -> double.
2683 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2684            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2685                           (LDRSro ro_indexed32:$addr), ssub))>;
2686 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2687            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2688                           (LDRSui am_indexed32:$addr), ssub))>;
2689 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2690            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2691                           (LDURSi am_unscaled32:$addr), ssub))>;
2692 // 64-bits -> double are handled in target specific dag combine:
2693 // performIntToFpCombine.
2694
2695 //===----------------------------------------------------------------------===//
2696 // Advanced SIMD three different-sized vector instructions.
2697 //===----------------------------------------------------------------------===//
2698
2699 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2700 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2701 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2702 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2703 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2704 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2705                                              int_arm64_neon_sabd>;
2706 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2707                                           int_arm64_neon_sabd>;
2708 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2709             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2710 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2711                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2712 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2713     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2714 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2715     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2716 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2717 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2718                                                int_arm64_neon_sqadd>;
2719 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2720                                                int_arm64_neon_sqsub>;
2721 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2722                                      int_arm64_neon_sqdmull>;
2723 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2724                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2725 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2726                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2727 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2728                                               int_arm64_neon_uabd>;
2729 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2730                                           int_arm64_neon_uabd>;
2731 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2732                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2733 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2734                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2735 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2736     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2737 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2738     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2739 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2740 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2741                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2742 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2743                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2744
2745 // Patterns for 64-bit pmull
2746 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2747           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2748 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2749                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2750           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2751
2752 // CodeGen patterns for addhn and subhn instructions, which can actually be
2753 // written in LLVM IR without too much difficulty.
2754
2755 // ADDHN
2756 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2757           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2758 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2759                                            (i32 16))))),
2760           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2761 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2762                                            (i32 32))))),
2763           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2764 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2765                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2766                                                     (i32 8))))),
2767           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2768                             V128:$Rn, V128:$Rm)>;
2769 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2770                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2771                                                     (i32 16))))),
2772           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2773                             V128:$Rn, V128:$Rm)>;
2774 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2775                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2776                                                     (i32 32))))),
2777           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2778                             V128:$Rn, V128:$Rm)>;
2779
2780 // SUBHN
2781 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2782           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2783 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2784                                            (i32 16))))),
2785           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2786 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2787                                            (i32 32))))),
2788           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2789 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2790                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2791                                                     (i32 8))))),
2792           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2793                             V128:$Rn, V128:$Rm)>;
2794 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2795                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2796                                                     (i32 16))))),
2797           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2798                             V128:$Rn, V128:$Rm)>;
2799 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2800                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2801                                                     (i32 32))))),
2802           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2803                             V128:$Rn, V128:$Rm)>;
2804
2805 //----------------------------------------------------------------------------
2806 // AdvSIMD bitwise extract from vector instruction.
2807 //----------------------------------------------------------------------------
2808
2809 defm EXT : SIMDBitwiseExtract<"ext">;
2810
2811 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2812           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2813 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2814           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2815 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2816           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2817 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2818           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2819 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2820           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2821 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2822           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2823 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2824           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2825 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2826           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2827
2828 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2829 // 128-bit vector.
2830 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2831           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2832 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2833           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2834 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2835           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2836 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2837           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2838 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2839           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2840 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2841           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2842
2843
2844 //----------------------------------------------------------------------------
2845 // AdvSIMD zip vector
2846 //----------------------------------------------------------------------------
2847
2848 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2849 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2850 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2851 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2852 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2853 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2854
2855 //----------------------------------------------------------------------------
2856 // AdvSIMD TBL/TBX instructions
2857 //----------------------------------------------------------------------------
2858
2859 defm TBL : SIMDTableLookup<    0, "tbl">;
2860 defm TBX : SIMDTableLookupTied<1, "tbx">;
2861
2862 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2863           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2864 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2865           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2866
2867 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2868                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2869           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2870 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2871                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2872           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2873
2874
2875 //----------------------------------------------------------------------------
2876 // AdvSIMD scalar CPY instruction
2877 //----------------------------------------------------------------------------
2878
2879 defm CPY : SIMDScalarCPY<"cpy">;
2880
2881 //----------------------------------------------------------------------------
2882 // AdvSIMD scalar pairwise instructions
2883 //----------------------------------------------------------------------------
2884
2885 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2886 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2887 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2888 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2889 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2890 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2891 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2892           (ADDPv2i64p V128:$Rn)>;
2893 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2894           (ADDPv2i64p V128:$Rn)>;
2895 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2896           (FADDPv2i32p V64:$Rn)>;
2897 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2898           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2899 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2900           (FADDPv2i64p V128:$Rn)>;
2901 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
2902           (FMAXNMPv2i32p V64:$Rn)>;
2903 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2904           (FMAXNMPv2i64p V128:$Rn)>;
2905 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
2906           (FMAXPv2i32p V64:$Rn)>;
2907 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2908           (FMAXPv2i64p V128:$Rn)>;
2909 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
2910           (FMINNMPv2i32p V64:$Rn)>;
2911 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2912           (FMINNMPv2i64p V128:$Rn)>;
2913 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
2914           (FMINPv2i32p V64:$Rn)>;
2915 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
2916           (FMINPv2i64p V128:$Rn)>;
2917
2918 //----------------------------------------------------------------------------
2919 // AdvSIMD INS/DUP instructions
2920 //----------------------------------------------------------------------------
2921
2922 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
2923 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
2924 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
2925 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
2926 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
2927 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
2928 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
2929
2930 def DUPv2i64lane : SIMDDup64FromElement;
2931 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
2932 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
2933 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
2934 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
2935 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
2936 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
2937
2938 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
2939           (v2f32 (DUPv2i32lane
2940             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2941             (i64 0)))>;
2942 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
2943           (v4f32 (DUPv4i32lane
2944             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2945             (i64 0)))>;
2946 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
2947           (v2f64 (DUPv2i64lane
2948             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
2949             (i64 0)))>;
2950
2951 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2952           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
2953 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2954          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
2955 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
2956           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
2957
2958 defm SMOV : SMov;
2959 defm UMOV : UMov;
2960
2961 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2962           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
2963 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2964           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
2965 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2966           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2967 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2968           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
2969 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2970           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2971 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
2972           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
2973
2974 // Extracting i8 or i16 elements will have the zero-extend transformed to
2975 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
2976 // for ARM64. Match these patterns here since UMOV already zeroes out the high
2977 // bits of the destination register.
2978 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
2979                (i32 0xff)),
2980           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
2981 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
2982                (i32 0xffff)),
2983           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
2984
2985 defm INS : SIMDIns;
2986
2987 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
2988           (SUBREG_TO_REG (i32 0),
2989                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2990 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
2991           (SUBREG_TO_REG (i32 0),
2992                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2993
2994 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
2995           (SUBREG_TO_REG (i32 0),
2996                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
2997 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
2998           (SUBREG_TO_REG (i32 0),
2999                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3000
3001 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3002             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3003                                   (i32 FPR32:$Rn), ssub))>;
3004 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3005             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3006                                   (i32 FPR32:$Rn), ssub))>;
3007 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3008             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3009                                   (i64 FPR64:$Rn), dsub))>;
3010
3011 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3012           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3013 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3014           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3015 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3016           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3017
3018 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3019             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3020           (EXTRACT_SUBREG
3021             (INSvi32lane
3022               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3023               VectorIndexS:$imm,
3024               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3025               (i64 0)),
3026             dsub)>;
3027 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3028             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3029           (INSvi32lane
3030             V128:$Rn, VectorIndexS:$imm,
3031             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3032             (i64 0))>;
3033 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3034             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3035           (INSvi64lane
3036             V128:$Rn, VectorIndexD:$imm,
3037             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3038             (i64 0))>;
3039
3040 // Copy an element at a constant index in one vector into a constant indexed
3041 // element of another.
3042 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3043 // index type and INS extension
3044 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3045                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3046                    VectorIndexB:$idx2)),
3047           (v16i8 (INSvi8lane
3048                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3049           )>;
3050 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3051                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3052                    VectorIndexH:$idx2)),
3053           (v8i16 (INSvi16lane
3054                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3055           )>;
3056 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3057                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3058                    VectorIndexS:$idx2)),
3059           (v4i32 (INSvi32lane
3060                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3061           )>;
3062 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3063                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3064                    VectorIndexD:$idx2)),
3065           (v2i64 (INSvi64lane
3066                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3067           )>;
3068
3069 // Floating point vector extractions are codegen'd as either a sequence of
3070 // subregister extractions, possibly fed by an INS if the lane number is
3071 // anything other than zero.
3072 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3073           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3074 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3075           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3076 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3077           (f64 (EXTRACT_SUBREG
3078             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3079                          V128:$Rn, VectorIndexD:$idx),
3080             dsub))>;
3081 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3082           (f32 (EXTRACT_SUBREG
3083             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3084                          V128:$Rn, VectorIndexS:$idx),
3085             ssub))>;
3086
3087 // All concat_vectors operations are canonicalised to act on i64 vectors for
3088 // ARM64. In the general case we need an instruction, which had just as well be
3089 // INS.
3090 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3091   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3092         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3093                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3094
3095 def : ConcatPat<v2i64, v1i64>;
3096 def : ConcatPat<v2f64, v1f64>;
3097 def : ConcatPat<v4i32, v2i32>;
3098 def : ConcatPat<v4f32, v2f32>;
3099 def : ConcatPat<v8i16, v4i16>;
3100 def : ConcatPat<v16i8, v8i8>;
3101
3102 // If the high lanes are undef, though, we can just ignore them:
3103 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3104   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3105         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3106
3107 def : ConcatUndefPat<v2i64, v1i64>;
3108 def : ConcatUndefPat<v2f64, v1f64>;
3109 def : ConcatUndefPat<v4i32, v2i32>;
3110 def : ConcatUndefPat<v4f32, v2f32>;
3111 def : ConcatUndefPat<v8i16, v4i16>;
3112 def : ConcatUndefPat<v16i8, v8i8>;
3113
3114 //----------------------------------------------------------------------------
3115 // AdvSIMD across lanes instructions
3116 //----------------------------------------------------------------------------
3117
3118 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3119 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3120 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3121 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3122 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3123 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3124 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3125 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3126 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3127 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3128 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3129
3130 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3131 // If there is a sign extension after this intrinsic, consume it as smov already
3132 // performed it
3133   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3134         (i32 (SMOVvi8to32
3135           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3136             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3137           (i64 0)))>;
3138   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3139         (i32 (SMOVvi8to32
3140           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3141             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3142           (i64 0)))>;
3143 // If there is a sign extension after this intrinsic, consume it as smov already
3144 // performed it
3145 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3146         (i32 (SMOVvi8to32
3147           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3148            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3149           (i64 0)))>;
3150 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3151         (i32 (SMOVvi8to32
3152           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3153            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3154           (i64 0)))>;
3155 // If there is a sign extension after this intrinsic, consume it as smov already
3156 // performed it
3157 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3158           (i32 (SMOVvi16to32
3159            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3160             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3161            (i64 0)))>;
3162 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3163           (i32 (SMOVvi16to32
3164            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3165             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3166            (i64 0)))>;
3167 // If there is a sign extension after this intrinsic, consume it as smov already
3168 // performed it
3169 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3170         (i32 (SMOVvi16to32
3171           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3172            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3173           (i64 0)))>;
3174 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3175         (i32 (SMOVvi16to32
3176           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3177            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3178           (i64 0)))>;
3179
3180 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3181         (i32 (EXTRACT_SUBREG
3182           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3183            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3184           ssub))>;
3185 }
3186
3187 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3188 // If there is a masking operation keeping only what has been actually
3189 // generated, consume it.
3190   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3191         (i32 (EXTRACT_SUBREG
3192           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3193             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3194           ssub))>;
3195   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3196         (i32 (EXTRACT_SUBREG
3197           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3198             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3199           ssub))>;
3200 // If there is a masking operation keeping only what has been actually
3201 // generated, consume it.
3202 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3203         (i32 (EXTRACT_SUBREG
3204           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3205             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3206           ssub))>;
3207 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3208         (i32 (EXTRACT_SUBREG
3209           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3210             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3211           ssub))>;
3212
3213 // If there is a masking operation keeping only what has been actually
3214 // generated, consume it.
3215 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3216           (i32 (EXTRACT_SUBREG
3217             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3218               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3219             ssub))>;
3220 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3221           (i32 (EXTRACT_SUBREG
3222             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3223               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3224             ssub))>;
3225 // If there is a masking operation keeping only what has been actually
3226 // generated, consume it.
3227 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3228         (i32 (EXTRACT_SUBREG
3229           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3230             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3231           ssub))>;
3232 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3233         (i32 (EXTRACT_SUBREG
3234           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3235             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3236           ssub))>;
3237
3238 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3239         (i32 (EXTRACT_SUBREG
3240           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3241             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3242           ssub))>;
3243
3244 }
3245
3246 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3247   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3248         (i32 (SMOVvi16to32
3249           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3250             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3251           (i64 0)))>;
3252 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3253         (i32 (SMOVvi16to32
3254           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3255            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3256           (i64 0)))>;
3257
3258 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3259           (i32 (EXTRACT_SUBREG
3260            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3261             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3262            ssub))>;
3263 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3264         (i32 (EXTRACT_SUBREG
3265           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3266            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3267           ssub))>;
3268
3269 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3270         (i64 (EXTRACT_SUBREG
3271           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3272            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3273           dsub))>;
3274 }
3275
3276 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3277                                                 Intrinsic intOp> {
3278   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3279         (i32 (EXTRACT_SUBREG
3280           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3281             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3282           ssub))>;
3283 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3284         (i32 (EXTRACT_SUBREG
3285           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3286             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3287           ssub))>;
3288
3289 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3290           (i32 (EXTRACT_SUBREG
3291             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3292               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3293             ssub))>;
3294 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3295         (i32 (EXTRACT_SUBREG
3296           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3297             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3298           ssub))>;
3299
3300 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3301         (i64 (EXTRACT_SUBREG
3302           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3303             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3304           dsub))>;
3305 }
3306
3307 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3308 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3309 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3310           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3311
3312 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3313 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3314 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3315           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3316
3317 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3318 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3319            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3320
3321 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3322 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3323            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3324
3325 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3326 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3327            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3328
3329 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3330 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3331            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3332
3333 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3334 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3335
3336 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3337 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3338           (i64 (EXTRACT_SUBREG
3339             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3340               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3341             dsub))>;
3342 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3343 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3344           (i64 (EXTRACT_SUBREG
3345             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3346               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3347             dsub))>;
3348
3349 //------------------------------------------------------------------------------
3350 // AdvSIMD modified immediate instructions
3351 //------------------------------------------------------------------------------
3352
3353 // AdvSIMD BIC
3354 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3355 // AdvSIMD ORR
3356 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3357
3358
3359 // AdvSIMD FMOV
3360 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3361                                               "fmov", ".2d",
3362                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3363 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3364                                               "fmov", ".2s",
3365                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3366 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3367                                               "fmov", ".4s",
3368                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3369
3370 // AdvSIMD MOVI
3371
3372 // EDIT byte mask: scalar
3373 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3374 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3375                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3376 // The movi_edit node has the immediate value already encoded, so we use
3377 // a plain imm0_255 here.
3378 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3379           (MOVID imm0_255:$shift)>;
3380
3381 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3382 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3383 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3384 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3385
3386 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3387 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3388 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3389 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3390
3391 // EDIT byte mask: 2d
3392
3393 // The movi_edit node has the immediate value already encoded, so we use
3394 // a plain imm0_255 in the pattern
3395 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3396 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3397                                                 simdimmtype10,
3398                                                 "movi", ".2d",
3399                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3400
3401
3402 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3403 // Complexity is added to break a tie with a plain MOVI.
3404 let AddedComplexity = 1 in {
3405 def : Pat<(f32   fpimm0),
3406           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3407       Requires<[HasZCZ]>;
3408 def : Pat<(f64   fpimm0),
3409           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3410       Requires<[HasZCZ]>;
3411 }
3412
3413 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3414 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3415 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3416 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3417
3418 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3419 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3420 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3421 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3422
3423 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3424 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3425 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3426           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3427 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3428           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3429 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3430           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3431 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3432           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3433
3434 // EDIT per word: 2s & 4s with MSL shifter
3435 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3436                       [(set (v2i32 V64:$Rd),
3437                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3438 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3439                       [(set (v4i32 V128:$Rd),
3440                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3441
3442 // Per byte: 8b & 16b
3443 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3444                                                  "movi", ".8b",
3445                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3446 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3447                                                  "movi", ".16b",
3448                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3449
3450 // AdvSIMD MVNI
3451
3452 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3453 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3454 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3455           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3456 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3457           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3458 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3459           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3460 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3461           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3462
3463 // EDIT per word: 2s & 4s with MSL shifter
3464 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3465                       [(set (v2i32 V64:$Rd),
3466                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3467 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3468                       [(set (v4i32 V128:$Rd),
3469                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3470
3471 //----------------------------------------------------------------------------
3472 // AdvSIMD indexed element
3473 //----------------------------------------------------------------------------
3474
3475 let neverHasSideEffects = 1 in {
3476   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3477   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3478 }
3479
3480 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3481 // instruction expects the addend first, while the intrinsic expects it last.
3482
3483 // On the other hand, there are quite a few valid combinatorial options due to
3484 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3485 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3486            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3487 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3488            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3489
3490 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3491            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3492 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3493            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3494 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3495            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3496 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3497            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3498
3499 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3500   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3501   // and DUP scalar.
3502   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3503                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3504                                            VectorIndexS:$idx))),
3505             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3506   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3507                            (v2f32 (ARM64duplane32
3508                                       (v4f32 (insert_subvector undef,
3509                                                  (v2f32 (fneg V64:$Rm)),
3510                                                  (i32 0))),
3511                                       VectorIndexS:$idx)))),
3512             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3513                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3514                                VectorIndexS:$idx)>;
3515   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3516                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3517             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3518                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3519
3520   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3521   // and DUP scalar.
3522   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3523                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3524                                            VectorIndexS:$idx))),
3525             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3526                                VectorIndexS:$idx)>;
3527   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3528                            (v4f32 (ARM64duplane32
3529                                       (v4f32 (insert_subvector undef,
3530                                                  (v2f32 (fneg V64:$Rm)),
3531                                                  (i32 0))),
3532                                       VectorIndexS:$idx)))),
3533             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3534                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3535                                VectorIndexS:$idx)>;
3536   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3537                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3538             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3539                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3540
3541   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3542   // (DUPLANE from 64-bit would be trivial).
3543   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3544                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3545                                            VectorIndexD:$idx))),
3546             (FMLSv2i64_indexed
3547                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3548   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3549                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3550             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3551                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3552
3553   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3554   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3555                          (vector_extract (v4f32 (fneg V128:$Rm)),
3556                                          VectorIndexS:$idx))),
3557             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3558                 V128:$Rm, VectorIndexS:$idx)>;
3559   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3560                          (vector_extract (v2f32 (fneg V64:$Rm)),
3561                                          VectorIndexS:$idx))),
3562             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3563                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3564
3565   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3566   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3567                          (vector_extract (v2f64 (fneg V128:$Rm)),
3568                                          VectorIndexS:$idx))),
3569             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3570                 V128:$Rm, VectorIndexS:$idx)>;
3571 }
3572
3573 defm : FMLSIndexedAfterNegPatterns<
3574            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3575 defm : FMLSIndexedAfterNegPatterns<
3576            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3577
3578 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3579 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3580
3581 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3582           (FMULv2i32_indexed V64:$Rn,
3583             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3584             (i64 0))>;
3585 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3586           (FMULv4i32_indexed V128:$Rn,
3587             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3588             (i64 0))>;
3589 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3590           (FMULv2i64_indexed V128:$Rn,
3591             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3592             (i64 0))>;
3593
3594 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3595 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3596 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3597               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3598 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3599               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3600 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3601 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3602     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3603 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3604     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3605 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3606                 int_arm64_neon_smull>;
3607 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3608                                            int_arm64_neon_sqadd>;
3609 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3610                                            int_arm64_neon_sqsub>;
3611 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3612 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3613     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3614 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3615     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3616 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3617                 int_arm64_neon_umull>;
3618
3619 // A scalar sqdmull with the second operand being a vector lane can be
3620 // handled directly with the indexed instruction encoding.
3621 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3622                                           (vector_extract (v4i32 V128:$Vm),
3623                                                            VectorIndexS:$idx)),
3624           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3625
3626 //----------------------------------------------------------------------------
3627 // AdvSIMD scalar shift instructions
3628 //----------------------------------------------------------------------------
3629 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3630 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3631 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3632 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3633 // Codegen patterns for the above. We don't put these directly on the
3634 // instructions because TableGen's type inference can't handle the truth.
3635 // Having the same base pattern for fp <--> int totally freaks it out.
3636 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3637           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3638 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3639           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3640 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3641           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3642 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3643           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3644 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3645                                             vecshiftR64:$imm)),
3646           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3647 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3648                                             vecshiftR64:$imm)),
3649           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3650 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3651           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3652 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3653           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3654 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3655           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3656 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3657           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3658 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3659                                             vecshiftR64:$imm)),
3660           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3661 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3662                                             vecshiftR64:$imm)),
3663           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3664
3665 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3666 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3667 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3668                                      int_arm64_neon_sqrshrn>;
3669 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3670                                      int_arm64_neon_sqrshrun>;
3671 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3672 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3673 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3674                                      int_arm64_neon_sqshrn>;
3675 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3676                                      int_arm64_neon_sqshrun>;
3677 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3678 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3679 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3680     TriOpFrag<(add node:$LHS,
3681                    (ARM64srshri node:$MHS, node:$RHS))>>;
3682 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3683 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3684     TriOpFrag<(add node:$LHS,
3685                    (ARM64vashr node:$MHS, node:$RHS))>>;
3686 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3687                                      int_arm64_neon_uqrshrn>;
3688 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3689 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3690                                      int_arm64_neon_uqshrn>;
3691 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3692 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3693     TriOpFrag<(add node:$LHS,
3694                    (ARM64urshri node:$MHS, node:$RHS))>>;
3695 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3696 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3697     TriOpFrag<(add node:$LHS,
3698                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3699
3700 //----------------------------------------------------------------------------
3701 // AdvSIMD vector shift instructions
3702 //----------------------------------------------------------------------------
3703 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3704 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3705 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3706                                    int_arm64_neon_vcvtfxs2fp>;
3707 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3708                                          int_arm64_neon_rshrn>;
3709 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3710 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3711                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3712 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3713 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3714                                       (i32 vecshiftL64:$imm))),
3715           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3716 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3717                                          int_arm64_neon_sqrshrn>;
3718 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3719                                          int_arm64_neon_sqrshrun>;
3720 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3721 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3722 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3723                                          int_arm64_neon_sqshrn>;
3724 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3725                                          int_arm64_neon_sqshrun>;
3726 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3727 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3728                                       (i32 vecshiftR64:$imm))),
3729           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3730 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3731 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3732                  TriOpFrag<(add node:$LHS,
3733                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3734 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3735                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3736
3737 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3738 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3739                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3740 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3741                         int_arm64_neon_vcvtfxu2fp>;
3742 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3743                                          int_arm64_neon_uqrshrn>;
3744 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3745 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3746                                          int_arm64_neon_uqshrn>;
3747 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3748 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3749                 TriOpFrag<(add node:$LHS,
3750                                (ARM64urshri node:$MHS, node:$RHS))> >;
3751 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3752                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3753 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3754 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3755                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3756
3757 // SHRN patterns for when a logical right shift was used instead of arithmetic
3758 // (the immediate guarantees no sign bits actually end up in the result so it
3759 // doesn't matter).
3760 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3761           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3762 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3763           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3764 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3765           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3766
3767 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3768                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3769                                                     vecshiftR16Narrow:$imm)))),
3770           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3771                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3772 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3773                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3774                                                     vecshiftR32Narrow:$imm)))),
3775           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3776                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3777 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3778                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3779                                                     vecshiftR64Narrow:$imm)))),
3780           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3781                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3782
3783 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3784 // Anyexts are implemented as zexts.
3785 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3786 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3787 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3788 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3789 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3790 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3791 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3792 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3793 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3794 // Also match an extend from the upper half of a 128 bit source register.
3795 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3796           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3797 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3798           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3799 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3800           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3801 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3802           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3803 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3804           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3805 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3806           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3807 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3808           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3809 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3810           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3811 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3812           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3813
3814 // Vector shift sxtl aliases
3815 def : InstAlias<"sxtl.8h $dst, $src1",
3816                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3817 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3818                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3819 def : InstAlias<"sxtl.4s $dst, $src1",
3820                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3821 def : InstAlias<"sxtl $dst.4s, $src1.4h",
3822                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3823 def : InstAlias<"sxtl.2d $dst, $src1",
3824                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3825 def : InstAlias<"sxtl $dst.2d, $src1.2s",
3826                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3827
3828 // Vector shift sxtl2 aliases
3829 def : InstAlias<"sxtl2.8h $dst, $src1",
3830                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3831 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
3832                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3833 def : InstAlias<"sxtl2.4s $dst, $src1",
3834                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3835 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
3836                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3837 def : InstAlias<"sxtl2.2d $dst, $src1",
3838                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3839 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
3840                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3841
3842 // Vector shift uxtl aliases
3843 def : InstAlias<"uxtl.8h $dst, $src1",
3844                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3845 def : InstAlias<"uxtl $dst.8h, $src1.8b",
3846                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3847 def : InstAlias<"uxtl.4s $dst, $src1",
3848                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3849 def : InstAlias<"uxtl $dst.4s, $src1.4h",
3850                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3851 def : InstAlias<"uxtl.2d $dst, $src1",
3852                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3853 def : InstAlias<"uxtl $dst.2d, $src1.2s",
3854                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3855
3856 // Vector shift uxtl2 aliases
3857 def : InstAlias<"uxtl2.8h $dst, $src1",
3858                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3859 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
3860                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3861 def : InstAlias<"uxtl2.4s $dst, $src1",
3862                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3863 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
3864                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3865 def : InstAlias<"uxtl2.2d $dst, $src1",
3866                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3867 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
3868                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3869
3870 // If an integer is about to be converted to a floating point value,
3871 // just load it on the floating point unit.
3872 // These patterns are more complex because floating point loads do not
3873 // support sign extension.
3874 // The sign extension has to be explicitly added and is only supported for
3875 // one step: byte-to-half, half-to-word, word-to-doubleword.
3876 // SCVTF GPR -> FPR is 9 cycles.
3877 // SCVTF FPR -> FPR is 4 cyclces.
3878 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
3879 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
3880 // and still being faster.
3881 // However, this is not good for code size.
3882 // 8-bits -> float. 2 sizes step-up.
3883 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
3884            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3885                               (SSHLLv4i16_shift
3886                                 (f64
3887                                   (EXTRACT_SUBREG
3888                                     (SSHLLv8i8_shift
3889                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3890                                                   (LDRBro ro_indexed8:$addr),
3891                                                   bsub),
3892                                      0),
3893                                    dsub)),
3894                                0),
3895                            ssub)))>, Requires<[NotForCodeSize]>;
3896 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
3897            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3898                               (SSHLLv4i16_shift
3899                                 (f64
3900                                   (EXTRACT_SUBREG
3901                                     (SSHLLv8i8_shift
3902                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3903                                                   (LDRBui am_indexed8:$addr),
3904                                                   bsub),
3905                                      0),
3906                                    dsub)),
3907                                0),
3908                            ssub)))>, Requires<[NotForCodeSize]>;
3909 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
3910            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3911                               (SSHLLv4i16_shift
3912                                 (f64
3913                                   (EXTRACT_SUBREG
3914                                     (SSHLLv8i8_shift
3915                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3916                                                   (LDURBi am_unscaled8:$addr),
3917                                                   bsub),
3918                                      0),
3919                                    dsub)),
3920                                0),
3921                            ssub)))>, Requires<[NotForCodeSize]>;
3922 // 16-bits -> float. 1 size step-up.
3923 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3924            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3925                               (SSHLLv4i16_shift
3926                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3927                                                (LDRHro ro_indexed16:$addr),
3928                                                hsub),
3929                                0),
3930                            ssub)))>, Requires<[NotForCodeSize]>;
3931 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3932            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3933                               (SSHLLv4i16_shift
3934                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3935                                                (LDRHui am_indexed16:$addr),
3936                                                hsub),
3937                                0),
3938                            ssub)))>, Requires<[NotForCodeSize]>;
3939 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3940            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3941                               (SSHLLv4i16_shift
3942                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3943                                                (LDURHi am_unscaled16:$addr),
3944                                                hsub),
3945                                0),
3946                            ssub)))>, Requires<[NotForCodeSize]>;
3947 // 32-bits to 32-bits are handled in target specific dag combine:
3948 // performIntToFpCombine.
3949 // 64-bits integer to 32-bits floating point, not possible with
3950 // SCVTF on floating point registers (both source and destination
3951 // must have the same size).
3952
3953 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3954 // 8-bits -> double. 3 size step-up: give up.
3955 // 16-bits -> double. 2 size step.
3956 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3957            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3958                               (SSHLLv2i32_shift
3959                                  (f64
3960                                   (EXTRACT_SUBREG
3961                                     (SSHLLv4i16_shift
3962                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3963                                                   (LDRHro ro_indexed16:$addr),
3964                                                   hsub),
3965                                      0),
3966                                    dsub)),
3967                                0),
3968                              dsub)))>, Requires<[NotForCodeSize]>;
3969 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3970            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
3971                                (SSHLLv2i32_shift
3972                                  (f64
3973                                    (EXTRACT_SUBREG
3974                                      (SSHLLv4i16_shift
3975                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3976                                                   (LDRHui am_indexed16:$addr),
3977                                                   hsub),
3978                                       0),
3979                                     dsub)),
3980                                  0),
3981                               dsub)))>, Requires<[NotForCodeSize]>;
3982 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3983            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3984                               (SSHLLv2i32_shift
3985                                 (f64
3986                                   (EXTRACT_SUBREG
3987                                     (SSHLLv4i16_shift
3988                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3989                                                   (LDURHi am_unscaled16:$addr),
3990                                                   hsub),
3991                                       0),
3992                                    dsub)),
3993                                0),
3994                              dsub)))>, Requires<[NotForCodeSize]>;
3995 // 32-bits -> double. 1 size step-up.
3996 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
3997            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3998                               (SSHLLv2i32_shift
3999                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4000                                                (LDRSro ro_indexed32:$addr),
4001                                                ssub),
4002                                0),
4003                              dsub)))>, Requires<[NotForCodeSize]>;
4004 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4005            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4006                               (SSHLLv2i32_shift
4007                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4008                                                (LDRSui am_indexed32:$addr),
4009                                                ssub),
4010                                0),
4011                              dsub)))>, Requires<[NotForCodeSize]>;
4012 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4013            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4014                               (SSHLLv2i32_shift
4015                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4016                                                (LDURSi am_unscaled32:$addr),
4017                                                ssub),
4018                                0),
4019                              dsub)))>, Requires<[NotForCodeSize]>;
4020 // 64-bits -> double are handled in target specific dag combine:
4021 // performIntToFpCombine.
4022
4023
4024 //----------------------------------------------------------------------------
4025 // AdvSIMD Load-Store Structure
4026 //----------------------------------------------------------------------------
4027 defm LD1 : SIMDLd1Multiple<"ld1">;
4028 defm LD2 : SIMDLd2Multiple<"ld2">;
4029 defm LD3 : SIMDLd3Multiple<"ld3">;
4030 defm LD4 : SIMDLd4Multiple<"ld4">;
4031
4032 defm ST1 : SIMDSt1Multiple<"st1">;
4033 defm ST2 : SIMDSt2Multiple<"st2">;
4034 defm ST3 : SIMDSt3Multiple<"st3">;
4035 defm ST4 : SIMDSt4Multiple<"st4">;
4036
4037 class Ld1Pat<ValueType ty, Instruction INST>
4038   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4039
4040 def : Ld1Pat<v16i8, LD1Onev16b>;
4041 def : Ld1Pat<v8i16, LD1Onev8h>;
4042 def : Ld1Pat<v4i32, LD1Onev4s>;
4043 def : Ld1Pat<v2i64, LD1Onev2d>;
4044 def : Ld1Pat<v8i8,  LD1Onev8b>;
4045 def : Ld1Pat<v4i16, LD1Onev4h>;
4046 def : Ld1Pat<v2i32, LD1Onev2s>;
4047 def : Ld1Pat<v1i64, LD1Onev1d>;
4048
4049 class St1Pat<ValueType ty, Instruction INST>
4050   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4051         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4052
4053 def : St1Pat<v16i8, ST1Onev16b>;
4054 def : St1Pat<v8i16, ST1Onev8h>;
4055 def : St1Pat<v4i32, ST1Onev4s>;
4056 def : St1Pat<v2i64, ST1Onev2d>;
4057 def : St1Pat<v8i8,  ST1Onev8b>;
4058 def : St1Pat<v4i16, ST1Onev4h>;
4059 def : St1Pat<v2i32, ST1Onev2s>;
4060 def : St1Pat<v1i64, ST1Onev1d>;
4061
4062 //---
4063 // Single-element
4064 //---
4065
4066 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4067 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4068 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4069 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4070 let mayLoad = 1, neverHasSideEffects = 1 in {
4071 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4072 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4073 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4074 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4075 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4076 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4077 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4078 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4079 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4080 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4081 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4082 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4083 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4084 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4085 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4086 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4087 }
4088
4089 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4090           (LD1Rv8b am_simdnoindex:$vaddr)>;
4091 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4092           (LD1Rv16b am_simdnoindex:$vaddr)>;
4093 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4094           (LD1Rv4h am_simdnoindex:$vaddr)>;
4095 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4096           (LD1Rv8h am_simdnoindex:$vaddr)>;
4097 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4098           (LD1Rv2s am_simdnoindex:$vaddr)>;
4099 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4100           (LD1Rv4s am_simdnoindex:$vaddr)>;
4101 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4102           (LD1Rv2d am_simdnoindex:$vaddr)>;
4103 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4104           (LD1Rv1d am_simdnoindex:$vaddr)>;
4105 // Grab the floating point version too
4106 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4107           (LD1Rv2s am_simdnoindex:$vaddr)>;
4108 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4109           (LD1Rv4s am_simdnoindex:$vaddr)>;
4110 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4111           (LD1Rv2d am_simdnoindex:$vaddr)>;
4112 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4113           (LD1Rv1d am_simdnoindex:$vaddr)>;
4114
4115 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4116                     ValueType VTy, ValueType STy, Instruction LD1>
4117   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4118            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4119         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4120
4121 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4122 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4123 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4124 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4125 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4126 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4127
4128 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4129                    ValueType VTy, ValueType STy, Instruction LD1>
4130   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4131            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4132         (EXTRACT_SUBREG
4133             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4134                           VecIndex:$idx, am_simdnoindex:$vaddr),
4135             dsub)>;
4136
4137 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4138 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4139 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4140 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4141
4142
4143 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4144 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4145 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4146 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4147
4148 // Stores
4149 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4150 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4151 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4152 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4153
4154 let AddedComplexity = 8 in
4155 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4156                     ValueType VTy, ValueType STy, Instruction ST1>
4157   : Pat<(scalar_store
4158              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4159              am_simdnoindex:$vaddr),
4160         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4161
4162 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4163 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4164 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4165 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4166 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4167 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4168
4169 let AddedComplexity = 8 in
4170 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4171                    ValueType VTy, ValueType STy, Instruction ST1>
4172   : Pat<(scalar_store
4173              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4174              am_simdnoindex:$vaddr),
4175         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4176              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4177
4178 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4179 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4180 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4181 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4182
4183 let mayStore = 1, neverHasSideEffects = 1 in {
4184 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4185 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4186 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4187 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4188 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4189 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4190 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4191 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4192 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4193 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4194 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4195 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4196 }
4197
4198 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4199 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4200 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4201 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4202
4203 //----------------------------------------------------------------------------
4204 // Crypto extensions
4205 //----------------------------------------------------------------------------
4206
4207 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4208 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4209 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4210 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4211
4212 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4213 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4214 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4215 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4216 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4217 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4218 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4219
4220 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4221 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4222 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4223
4224 //----------------------------------------------------------------------------
4225 // Compiler-pseudos
4226 //----------------------------------------------------------------------------
4227 // FIXME: Like for X86, these should go in their own separate .td file.
4228
4229 // Any instruction that defines a 32-bit result leaves the high half of the
4230 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4231 // be copying from a truncate. But any other 32-bit operation will zero-extend
4232 // up to 64 bits.
4233 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4234 def def32 : PatLeaf<(i32 GPR32:$src), [{
4235   return N->getOpcode() != ISD::TRUNCATE &&
4236          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4237          N->getOpcode() != ISD::CopyFromReg;
4238 }]>;
4239
4240 // In the case of a 32-bit def that is known to implicitly zero-extend,
4241 // we can use a SUBREG_TO_REG.
4242 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4243
4244 // For an anyext, we don't care what the high bits are, so we can perform an
4245 // INSERT_SUBREF into an IMPLICIT_DEF.
4246 def : Pat<(i64 (anyext GPR32:$src)),
4247           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4248
4249 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4250 // instruction (UBFM) on the enclosing super-reg.
4251 def : Pat<(i64 (zext GPR32:$src)),
4252  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4253
4254 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4255 // containing super-reg.
4256 def : Pat<(i64 (sext GPR32:$src)),
4257    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4258 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4259 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4260 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4261 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4262 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4263 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4264 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4265
4266 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4267           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4268                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4269 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4270           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4271                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4272
4273 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4274           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4275                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4276 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4277           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4278                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4279
4280 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4281           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4282                    (i64 (i64shift_a        imm0_63:$imm)),
4283                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4284
4285 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4286 // AddedComplexity for the following patterns since we want to match sext + sra
4287 // patterns before we attempt to match a single sra node.
4288 let AddedComplexity = 20 in {
4289 // We support all sext + sra combinations which preserve at least one bit of the
4290 // original value which is to be sign extended. E.g. we support shifts up to
4291 // bitwidth-1 bits.
4292 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4293           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4294 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4295           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4296
4297 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4298           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4299 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4300           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4301
4302 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4303           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4304                    (i64 imm0_31:$imm), 31)>;
4305 } // AddedComplexity = 20
4306
4307 // To truncate, we can simply extract from a subregister.
4308 def : Pat<(i32 (trunc GPR64sp:$src)),
4309           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4310
4311 // __builtin_trap() uses the BRK instruction on ARM64.
4312 def : Pat<(trap), (BRK 1)>;
4313
4314 // Conversions within AdvSIMD types in the same register size are free.
4315
4316 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4317 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4318 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4319 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4320 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4321 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4322
4323 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4324 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4325 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4326 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4327 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4328 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4329
4330 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4331 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4332 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4333 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4334 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4335 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4336
4337 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4338 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4339 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4340 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4341 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4342 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4343
4344 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4345 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4346 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4347 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4348 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4349 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4350
4351 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4352 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4353 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4354 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4355 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4356 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4357
4358 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4359 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4360 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4361 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4362 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4363 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4364
4365
4366 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4367 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4368 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4369 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4370 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4371
4372 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4373 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4374 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4375 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4376 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4377 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4378
4379 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4380 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4381 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4382 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4383 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4384 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4385
4386 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4387 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4388 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4389 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4390 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4391 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4392
4393 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4394 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4395 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4396 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4397 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4398 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4399
4400 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4401 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4402 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4403 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4404 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4405 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4406
4407 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4408 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4409 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4410 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4411 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4412 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4413
4414 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4415           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4416 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4417           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4418 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4419           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4420 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4421           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4422
4423 // A 64-bit subvector insert to the first 128-bit vector position
4424 // is a subregister copy that needs no instruction.
4425 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4426           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4427 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4428           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4429 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4430           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4431 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4432           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4433 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4434           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4435 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4436           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4437
4438 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4439 // or v2f32.
4440 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4441                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4442            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4443 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4444                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4445            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4446     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4447     // so we match on v4f32 here, not v2f32. This will also catch adding
4448     // the low two lanes of a true v4f32 vector.
4449 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4450                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4451           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4452
4453 // Scalar 64-bit shifts in FPR64 registers.
4454 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4455           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4456 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4457           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4458 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4459           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4460 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4461           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4462
4463 // Tail call return handling. These are all compiler pseudo-instructions,
4464 // so no encoding information or anything like that.
4465 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4466   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4467   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4468 }
4469
4470 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4471 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4472 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4473
4474 include "ARM64InstrAtomics.td"