lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27
  28 //===----------------------------------------------------------------------===//
  29 // ARM64-specific DAG Nodes.
  30 //
  31
  32 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  33 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  34                                               [SDTCisSameAs<0, 2>,
  35                                                SDTCisSameAs<0, 3>,
  36                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  39 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  40                                             [SDTCisSameAs<0, 1>,
  41                                              SDTCisSameAs<0, 2>,
  42                                              SDTCisInt<0>,
  43                                              SDTCisVT<3, i32>]>;
  44
  45 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  46 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  47                                             [SDTCisSameAs<0, 2>,
  48                                              SDTCisSameAs<0, 3>,
  49                                              SDTCisInt<0>,
  50                                              SDTCisVT<1, i32>,
  51                                              SDTCisVT<4, i32>]>;
  52
  53 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  54                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  55                                       SDTCisVT<2, i32>]>;
  56 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  57 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  58                                         SDTCisVT<2, OtherVT>]>;
  59
  60
  61 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  62                                    [SDTCisSameAs<0, 1>,
  63                                     SDTCisSameAs<0, 2>,
  64                                     SDTCisInt<3>,
  65                                     SDTCisVT<4, i32>]>;
  66 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  67                                    [SDTCisFP<0>,
  68                                     SDTCisSameAs<0, 1>]>;
  69 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  70 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  71 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  72                                           SDTCisSameAs<0, 1>,
  73                                           SDTCisSameAs<0, 2>]>;
  74 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  75 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  76 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  77                                            SDTCisInt<2>, SDTCisInt<3>]>;
  78 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  79 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  80                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  81 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  82
  83 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  84 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  85 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  86 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  87                                            SDTCisSameAs<0,2>]>;
  88 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  89                                            SDTCisSameAs<0,2>,
  90                                            SDTCisSameAs<0,3>]>;
  91 def SDT_ARM64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  92 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  93
  94 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  95
  96 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  97                                                  SDTCisPtrTy<1>]>;
  98 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  99                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 100                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 101                                          SDTCisSameAs<1, 4>]>;
 102
 103
 104 // Node definitions.
 105 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
 106 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
 107 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
 108 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
 109                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 110                                 [SDNPHasChain, SDNPOutGlue]>;
 111 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 112                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 113                                                SDTCisVT<1, i32> ]>,
 114                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 115 def ARM64call          : SDNode<"ARM64ISD::CALL",
 116                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 117                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 118                                  SDNPVariadic]>;
 119 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 120                                 [SDNPHasChain]>;
 121 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 122                                 [SDNPHasChain]>;
 123 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 124                                 [SDNPHasChain]>;
 125 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 126                                 [SDNPHasChain]>;
 127 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 128                                 [SDNPHasChain]>;
 129
 130
 131 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 132 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 133 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 134 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 135 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 136                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 137 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 138 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 139 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 140                             [SDNPCommutative]>;
 141 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 142 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 143                             [SDNPCommutative]>;
 144 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 145 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 146
 147 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 148
 149 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 150
 151 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 152 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 153
 154 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 155 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 156 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 157 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 158 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 159
 160 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 161 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 162 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 163 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 164 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 165 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 166
 167 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 168 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 169 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 170 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 171 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 172 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 173 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 174
 175 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 176 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 177 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 178 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 179
 180 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 181 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 182 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 183 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 184 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 185 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 186 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 187 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 188
 189 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 190 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 191 def ARM64bsl: SDNode<"ARM64ISD::BSL", SDT_ARM64trivec>;
 192
 193 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 194 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 195 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 196 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 197 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 198
 199 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 200 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 201 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 202
 203 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 204 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 205 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 206 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 207 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 208 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 209                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 210
 211 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 212 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 213 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 214 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 215 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 216
 217 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 218 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 219
 220 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 221
 222 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 223                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 224
 225 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 226                                [SDNPHasChain, SDNPSideEffect]>;
 227
 228 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 229 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 230
 231 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 232                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 233                                 SDNPVariadic]>;
 234
 235 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 236
 237
 238 //===----------------------------------------------------------------------===//
 239
 240 //===----------------------------------------------------------------------===//
 241
 242 // ARM64 Instruction Predicate Definitions.
 243 //
 244 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 245 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 246 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 247 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 248 def ForCodeSize   : Predicate<"ForCodeSize">;
 249 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 250
 251 include "ARM64InstrFormats.td"
 252
 253 //===----------------------------------------------------------------------===//
 254
 255 //===----------------------------------------------------------------------===//
 256 // Miscellaneous instructions.
 257 //===----------------------------------------------------------------------===//
 258
 259 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 260 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 261                               [(ARM64callseq_start timm:$amt)]>;
 262 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 263                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 264 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 265
 266 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 267 // FIXME: The following pseudo instructions are only needed because remat
 268 // cannot handle multiple instructions.  When that changes, they can be
 269 // removed, along with the ARM64Wrapper node.
 270
 271 let AddedComplexity = 10 in
 272 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 273                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 274               Sched<[WriteLDAdr]>;
 275
 276 // The MOVaddr instruction should match only when the add is not folded
 277 // into a load or store address.
 278 def MOVaddr
 279     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 280              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 281                                             tglobaladdr:$low))]>,
 282       Sched<[WriteAdrAdr]>;
 283 def MOVaddrJT
 284     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 285              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 286                                              tjumptable:$low))]>,
 287       Sched<[WriteAdrAdr]>;
 288 def MOVaddrCP
 289     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 290              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 291                                              tconstpool:$low))]>,
 292       Sched<[WriteAdrAdr]>;
 293 def MOVaddrBA
 294     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 295              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 296                                              tblockaddress:$low))]>,
 297       Sched<[WriteAdrAdr]>;
 298 def MOVaddrTLS
 299     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 300              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 301                                             tglobaltlsaddr:$low))]>,
 302       Sched<[WriteAdrAdr]>;
 303 def MOVaddrEXT
 304     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 305              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 306                                             texternalsym:$low))]>,
 307       Sched<[WriteAdrAdr]>;
 308
 309 } // isReMaterializable, isCodeGenOnly
 310
 311 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 312           (LOADgot tglobaltlsaddr:$addr)>;
 313
 314 def : Pat<(ARM64LOADgot texternalsym:$addr),
 315           (LOADgot texternalsym:$addr)>;
 316
 317 def : Pat<(ARM64LOADgot tconstpool:$addr),
 318           (LOADgot tconstpool:$addr)>;
 319
 320 //===----------------------------------------------------------------------===//
 321 // System instructions.
 322 //===----------------------------------------------------------------------===//
 323
 324 def HINT  : HintI<"hint">;
 325 def : InstAlias<"nop",  (HINT 0b000)>;
 326 def : InstAlias<"yield",(HINT 0b001)>;
 327 def : InstAlias<"wfe",  (HINT 0b010)>;
 328 def : InstAlias<"wfi",  (HINT 0b011)>;
 329 def : InstAlias<"sev",  (HINT 0b100)>;
 330 def : InstAlias<"sevl", (HINT 0b101)>;
 331
 332   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 333 let mayLoad = 1, mayStore = 1 in
 334 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 335
 336 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 337 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 338 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 339 def : InstAlias<"clrex", (CLREX 0xf)>;
 340 def : InstAlias<"isb", (ISB 0xf)>;
 341
 342 def MRS    : MRSI;
 343 def MSR    : MSRI;
 344 def MSRpstate: MSRpstateI;
 345
 346 // The thread pointer (on Linux, at least, where this has been implemented) is
 347 // TPIDR_EL0.
 348 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 349
 350 // Generic system instructions
 351 def SYSxt  : SystemXtI<0, "sys">;
 352 def SYSLxt : SystemLXtI<1, "sysl">;
 353
 354 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 355                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 356                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 357
 358 //===----------------------------------------------------------------------===//
 359 // Move immediate instructions.
 360 //===----------------------------------------------------------------------===//
 361
 362 defm MOVK : InsertImmediate<0b11, "movk">;
 363 defm MOVN : MoveImmediate<0b00, "movn">;
 364
 365 let PostEncoderMethod = "fixMOVZ" in
 366 defm MOVZ : MoveImmediate<0b10, "movz">;
 367
 368 // First group of aliases covers an implicit "lsl #0".
 369 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 370 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 371 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 372 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 373 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 374 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 375
 376 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 377 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 378 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 379 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 380 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 381
 382 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 383 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 384 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 385 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 386
 387 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 388 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 389 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 390 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 391
 392 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 393 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 394
 395 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 396 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 397
 398 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 399 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 400
 401 // Final group of aliases covers true "mov $Rd, $imm" cases.
 402 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 403                           int width, int shift> {
 404   def _asmoperand : AsmOperandClass {
 405     let Name = basename # width # "_lsl" # shift # "MovAlias";
 406     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 407                                # shift # ">";
 408     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 409   }
 410
 411   def _movimm : Operand<i32> {
 412     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 413   }
 414
 415   def : InstAlias<"mov $Rd, $imm",
 416                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 417 }
 418
 419 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 420 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 421
 422 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 423 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 424 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 425 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 426
 427 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 428 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 429
 430 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 431 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 432 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 433 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 434
 435 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 436     isAsCheapAsAMove = 1 in {
 437 // FIXME: The following pseudo instructions are only needed because remat
 438 // cannot handle multiple instructions.  When that changes, we can select
 439 // directly to the real instructions and get rid of these pseudos.
 440
 441 def MOVi32imm
 442     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 443              [(set GPR32:$dst, imm:$src)]>,
 444       Sched<[WriteImm]>;
 445 def MOVi64imm
 446     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 447              [(set GPR64:$dst, imm:$src)]>,
 448       Sched<[WriteImm]>;
 449 } // isReMaterializable, isCodeGenOnly
 450
 451 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 452 // eventual expansion code fewer bits to worry about getting right. Marshalling
 453 // the types is a little tricky though:
 454 def i64imm_32bit : ImmLeaf<i64, [{
 455   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 456 }]>;
 457
 458 def trunc_imm : SDNodeXForm<imm, [{
 459   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 460 }]>;
 461
 462 def : Pat<(i64 i64imm_32bit:$src),
 463           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 464
 465 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 466 // sequences.
 467 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 468                              tglobaladdr:$g1, tglobaladdr:$g0),
 469           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 470                                   tglobaladdr:$g2, 32),
 471                           tglobaladdr:$g1, 16),
 472                   tglobaladdr:$g0, 0)>;
 473
 474 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 475                              tblockaddress:$g1, tblockaddress:$g0),
 476           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 477                                   tblockaddress:$g2, 32),
 478                           tblockaddress:$g1, 16),
 479                   tblockaddress:$g0, 0)>;
 480
 481 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 482                              tconstpool:$g1, tconstpool:$g0),
 483           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 484                                   tconstpool:$g2, 32),
 485                           tconstpool:$g1, 16),
 486                   tconstpool:$g0, 0)>;
 487
 488 def : Pat<(ARM64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 489                              tjumptable:$g1, tjumptable:$g0),
 490           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 491                                   tjumptable:$g2, 32),
 492                           tjumptable:$g1, 16),
 493                   tjumptable:$g0, 0)>;
 494
 495
 496 //===----------------------------------------------------------------------===//
 497 // Arithmetic instructions.
 498 //===----------------------------------------------------------------------===//
 499
 500 // Add/subtract with carry.
 501 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 502 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 503
 504 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 505 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 506 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 507 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 508
 509 // Add/subtract
 510 defm ADD : AddSub<0, "add", add>;
 511 defm SUB : AddSub<1, "sub">;
 512
 513 def : InstAlias<"mov $dst, $src",
 514                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 515 def : InstAlias<"mov $dst, $src",
 516                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 517 def : InstAlias<"mov $dst, $src",
 518                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 519 def : InstAlias<"mov $dst, $src",
 520                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 521
 522 defm ADDS : AddSubS<0, "adds", ARM64add_flag, "cmn">;
 523 defm SUBS : AddSubS<1, "subs", ARM64sub_flag, "cmp">;
 524
 525 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 526 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 527           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 528 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 529           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 530 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 531           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 532 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 533           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 534 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 535           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 536 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 537           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 538 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 539           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 540 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 541           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 542
 543 // Because of the immediate format for add/sub-imm instructions, the
 544 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 545 //  These patterns capture that transformation.
 546 let AddedComplexity = 1 in {
 547 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 548           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 549 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 550           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 551 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 552           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 553 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 554           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 555 }
 556
 557 // Because of the immediate format for add/sub-imm instructions, the
 558 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 559 //  These patterns capture that transformation.
 560 let AddedComplexity = 1 in {
 561 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 562           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 563 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 564           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 565 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 566           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 567 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 568           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 569 }
 570
 571 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 572 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 573 def : InstAlias<"neg $dst, $src$shift",
 574                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 575 def : InstAlias<"neg $dst, $src$shift",
 576                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 577
 578 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 579 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 580 def : InstAlias<"negs $dst, $src$shift",
 581                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 582 def : InstAlias<"negs $dst, $src$shift",
 583                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 584
 585
 586 // Unsigned/Signed divide
 587 defm UDIV : Div<0, "udiv", udiv>;
 588 defm SDIV : Div<1, "sdiv", sdiv>;
 589 let isCodeGenOnly = 1 in {
 590 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 591 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 592 }
 593
 594 // Variable shift
 595 defm ASRV : Shift<0b10, "asr", sra>;
 596 defm LSLV : Shift<0b00, "lsl", shl>;
 597 defm LSRV : Shift<0b01, "lsr", srl>;
 598 defm RORV : Shift<0b11, "ror", rotr>;
 599
 600 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 601 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 602 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 603 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 604 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 605 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 606 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 607 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 608
 609 // Multiply-add
 610 let AddedComplexity = 7 in {
 611 defm MADD : MulAccum<0, "madd", add>;
 612 defm MSUB : MulAccum<1, "msub", sub>;
 613
 614 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 615           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 616 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 617           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 618
 619 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 620           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 621 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 622           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 623 } // AddedComplexity = 7
 624
 625 let AddedComplexity = 5 in {
 626 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 627 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 628 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 629 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 630
 631 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 632           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 633 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 634           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 635
 636 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 637           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 638 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 639           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 640 } // AddedComplexity = 5
 641
 642 def : MulAccumWAlias<"mul", MADDWrrr>;
 643 def : MulAccumXAlias<"mul", MADDXrrr>;
 644 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 645 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 646 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 647 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 648 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 649 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 650
 651 // Multiply-high
 652 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 653 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 654
 655 // CRC32
 656 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 657 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 658 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 659 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 660
 661 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 662 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 663 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 664 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 665
 666
 667 //===----------------------------------------------------------------------===//
 668 // Logical instructions.
 669 //===----------------------------------------------------------------------===//
 670
 671 // (immediate)
 672 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 673 defm AND  : LogicalImm<0b00, "and", and>;
 674 defm EOR  : LogicalImm<0b10, "eor", xor>;
 675 defm ORR  : LogicalImm<0b01, "orr", or>;
 676
 677 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 678 // used). Actually, it seems to be working right now, but putting logical_immXX
 679 // here is a bit dodgy on the AsmParser side too.
 680 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 681                                           logical_imm32:$imm), 0>;
 682 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 683                                           logical_imm64:$imm), 0>;
 684
 685
 686 // (register)
 687 defm ANDS : LogicalRegS<0b11, 0, "ands", ARM64and_flag>;
 688 defm BICS : LogicalRegS<0b11, 1, "bics",
 689                         BinOpFrag<(ARM64and_flag node:$LHS, (not node:$RHS))>>;
 690 defm AND  : LogicalReg<0b00, 0, "and", and>;
 691 defm BIC  : LogicalReg<0b00, 1, "bic",
 692                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 693 defm EON  : LogicalReg<0b10, 1, "eon",
 694                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 695 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 696 defm ORN  : LogicalReg<0b01, 1, "orn",
 697                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 698 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 699
 700 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 701 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 702
 703 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 704 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 705
 706 def : InstAlias<"mvn $Wd, $Wm$sh",
 707                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 708 def : InstAlias<"mvn $Xd, $Xm$sh",
 709                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 710
 711 def : InstAlias<"tst $src1, $src2",
 712                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 713 def : InstAlias<"tst $src1, $src2",
 714                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 715
 716 def : InstAlias<"tst $src1, $src2",
 717                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 718 def : InstAlias<"tst $src1, $src2",
 719                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 720
 721 def : InstAlias<"tst $src1, $src2$sh",
 722                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 723 def : InstAlias<"tst $src1, $src2$sh",
 724                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 725
 726
 727 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 728 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 729
 730
 731 //===----------------------------------------------------------------------===//
 732 // One operand data processing instructions.
 733 //===----------------------------------------------------------------------===//
 734
 735 defm CLS    : OneOperandData<0b101, "cls">;
 736 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 737 defm RBIT   : OneOperandData<0b000, "rbit">;
 738 def  REV16Wr : OneWRegData<0b001, "rev16",
 739                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 740 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 741
 742 def : Pat<(cttz GPR32:$Rn),
 743           (CLZWr (RBITWr GPR32:$Rn))>;
 744 def : Pat<(cttz GPR64:$Rn),
 745           (CLZXr (RBITXr GPR64:$Rn))>;
 746 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 747                 (i32 1))),
 748           (CLSWr GPR32:$Rn)>;
 749 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 750                 (i64 1))),
 751           (CLSXr GPR64:$Rn)>;
 752
 753 // Unlike the other one operand instructions, the instructions with the "rev"
 754 // mnemonic do *not* just different in the size bit, but actually use different
 755 // opcode bits for the different sizes.
 756 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 757 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 758 def REV32Xr : OneXRegData<0b010, "rev32",
 759                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 760
 761 // The bswap commutes with the rotr so we want a pattern for both possible
 762 // orders.
 763 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 764 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 765
 766 //===----------------------------------------------------------------------===//
 767 // Bitfield immediate extraction instruction.
 768 //===----------------------------------------------------------------------===//
 769 let neverHasSideEffects = 1 in
 770 defm EXTR : ExtractImm<"extr">;
 771 def : InstAlias<"ror $dst, $src, $shift",
 772             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 773 def : InstAlias<"ror $dst, $src, $shift",
 774             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 775
 776 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 777           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 778 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 779           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 780
 781 //===----------------------------------------------------------------------===//
 782 // Other bitfield immediate instructions.
 783 //===----------------------------------------------------------------------===//
 784 let neverHasSideEffects = 1 in {
 785 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 786 defm SBFM : BitfieldImm<0b00, "sbfm">;
 787 defm UBFM : BitfieldImm<0b10, "ubfm">;
 788 }
 789
 790 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 791   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 792   return CurDAG->getTargetConstant(enc, MVT::i64);
 793 }]>;
 794
 795 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 796   uint64_t enc = 31 - N->getZExtValue();
 797   return CurDAG->getTargetConstant(enc, MVT::i64);
 798 }]>;
 799
 800 // min(7, 31 - shift_amt)
 801 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 802   uint64_t enc = 31 - N->getZExtValue();
 803   enc = enc > 7 ? 7 : enc;
 804   return CurDAG->getTargetConstant(enc, MVT::i64);
 805 }]>;
 806
 807 // min(15, 31 - shift_amt)
 808 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 809   uint64_t enc = 31 - N->getZExtValue();
 810   enc = enc > 15 ? 15 : enc;
 811   return CurDAG->getTargetConstant(enc, MVT::i64);
 812 }]>;
 813
 814 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 815   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 816   return CurDAG->getTargetConstant(enc, MVT::i64);
 817 }]>;
 818
 819 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 820   uint64_t enc = 63 - N->getZExtValue();
 821   return CurDAG->getTargetConstant(enc, MVT::i64);
 822 }]>;
 823
 824 // min(7, 63 - shift_amt)
 825 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 826   uint64_t enc = 63 - N->getZExtValue();
 827   enc = enc > 7 ? 7 : enc;
 828   return CurDAG->getTargetConstant(enc, MVT::i64);
 829 }]>;
 830
 831 // min(15, 63 - shift_amt)
 832 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 833   uint64_t enc = 63 - N->getZExtValue();
 834   enc = enc > 15 ? 15 : enc;
 835   return CurDAG->getTargetConstant(enc, MVT::i64);
 836 }]>;
 837
 838 // min(31, 63 - shift_amt)
 839 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 840   uint64_t enc = 63 - N->getZExtValue();
 841   enc = enc > 31 ? 31 : enc;
 842   return CurDAG->getTargetConstant(enc, MVT::i64);
 843 }]>;
 844
 845 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 846           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 847                               (i64 (i32shift_b imm0_31:$imm)))>;
 848 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 849           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 850                               (i64 (i64shift_b imm0_63:$imm)))>;
 851
 852 let AddedComplexity = 10 in {
 853 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 854           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 855 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 856           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 857 }
 858
 859 def : InstAlias<"asr $dst, $src, $shift",
 860                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 861 def : InstAlias<"asr $dst, $src, $shift",
 862                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 863 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 864 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 865 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 866 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 867 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 868
 869 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 870           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 871 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 872           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 873
 874 def : InstAlias<"lsr $dst, $src, $shift",
 875                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 876 def : InstAlias<"lsr $dst, $src, $shift",
 877                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 878 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 879 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 880 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 881 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 882 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 883
 884 //===----------------------------------------------------------------------===//
 885 // Conditionally set flags instructions.
 886 //===----------------------------------------------------------------------===//
 887 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 888 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 889
 890 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 891 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 892
 893 //===----------------------------------------------------------------------===//
 894 // Conditional select instructions.
 895 //===----------------------------------------------------------------------===//
 896 defm CSEL  : CondSelect<0, 0b00, "csel">;
 897
 898 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 899 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 900 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 901 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 902
 903 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 904           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 905 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 906           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 907 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 908           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 909 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 910           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 911 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 912           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 913 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 914           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 915
 916 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 917           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 918 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 919           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 920 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 921           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 922 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 923           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 924
 925 // The inverse of the condition code from the alias instruction is what is used
 926 // in the aliased instruction. The parser all ready inverts the condition code
 927 // for these aliases.
 928 def : InstAlias<"cset $dst, $cc",
 929                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 930 def : InstAlias<"cset $dst, $cc",
 931                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 932
 933 def : InstAlias<"csetm $dst, $cc",
 934                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 935 def : InstAlias<"csetm $dst, $cc",
 936                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 937
 938 def : InstAlias<"cinc $dst, $src, $cc",
 939                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 940 def : InstAlias<"cinc $dst, $src, $cc",
 941                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 942
 943 def : InstAlias<"cinv $dst, $src, $cc",
 944                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 945 def : InstAlias<"cinv $dst, $src, $cc",
 946                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 947
 948 def : InstAlias<"cneg $dst, $src, $cc",
 949                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 950 def : InstAlias<"cneg $dst, $src, $cc",
 951                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 952
 953 //===----------------------------------------------------------------------===//
 954 // PC-relative instructions.
 955 //===----------------------------------------------------------------------===//
 956 let isReMaterializable = 1 in {
 957 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 958 def ADR  : ADRI<0, "adr", adrlabel, []>;
 959 } // neverHasSideEffects = 1
 960
 961 def ADRP : ADRI<1, "adrp", adrplabel,
 962                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 963 } // isReMaterializable = 1
 964
 965 // page address of a constant pool entry, block address
 966 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 967 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 968
 969 //===----------------------------------------------------------------------===//
 970 // Unconditional branch (register) instructions.
 971 //===----------------------------------------------------------------------===//
 972
 973 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 974 def RET  : BranchReg<0b0010, "ret", []>;
 975 def DRPS : SpecialReturn<0b0101, "drps">;
 976 def ERET : SpecialReturn<0b0100, "eret">;
 977 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 978
 979 // Default to the LR register.
 980 def : InstAlias<"ret", (RET LR)>;
 981
 982 let isCall = 1, Defs = [LR], Uses = [SP] in {
 983 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 984 } // isCall
 985
 986 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 987 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 988 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 989
 990 // Create a separate pseudo-instruction for codegen to use so that we don't
 991 // flag lr as used in every function. It'll be restored before the RET by the
 992 // epilogue if it's legitimately used.
 993 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 994   let isTerminator = 1;
 995   let isBarrier = 1;
 996   let isReturn = 1;
 997 }
 998
 999 // This is a directive-like pseudo-instruction. The purpose is to insert an
1000 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1001 // (which in the usual case is a BLR).
1002 let hasSideEffects = 1 in
1003 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1004   let AsmString = ".tlsdesccall $sym";
1005 }
1006
1007 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
1008 // gets expanded to two MCInsts during lowering.
1009 let isCall = 1, Defs = [LR] in
1010 def TLSDESC_BLR
1011     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
1012              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
1013
1014 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
1015           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
1016 //===----------------------------------------------------------------------===//
1017 // Conditional branch (immediate) instruction.
1018 //===----------------------------------------------------------------------===//
1019 def Bcc : BranchCond;
1020
1021 //===----------------------------------------------------------------------===//
1022 // Compare-and-branch instructions.
1023 //===----------------------------------------------------------------------===//
1024 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
1025 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
1026
1027 //===----------------------------------------------------------------------===//
1028 // Test-bit-and-branch instructions.
1029 //===----------------------------------------------------------------------===//
1030 defm TBZ  : TestBranch<0, "tbz", ARM64tbz>;
1031 defm TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
1032
1033 //===----------------------------------------------------------------------===//
1034 // Unconditional branch (immediate) instructions.
1035 //===----------------------------------------------------------------------===//
1036 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1037 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1038 } // isBranch, isTerminator, isBarrier
1039
1040 let isCall = 1, Defs = [LR], Uses = [SP] in {
1041 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
1042 } // isCall
1043 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
1044
1045 //===----------------------------------------------------------------------===//
1046 // Exception generation instructions.
1047 //===----------------------------------------------------------------------===//
1048 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1049 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1050 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1051 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1052 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1053 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1054 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1055 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1056
1057 // DCPSn defaults to an immediate operand of zero if unspecified.
1058 def : InstAlias<"dcps1", (DCPS1 0)>;
1059 def : InstAlias<"dcps2", (DCPS2 0)>;
1060 def : InstAlias<"dcps3", (DCPS3 0)>;
1061
1062 //===----------------------------------------------------------------------===//
1063 // Load instructions.
1064 //===----------------------------------------------------------------------===//
1065
1066 // Pair (indexed, offset)
1067 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
1068 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
1069 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
1070 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
1071 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
1072
1073 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
1074
1075 // Pair (pre-indexed)
1076 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
1077 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
1078 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
1079 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
1080 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
1081
1082 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
1083
1084 // Pair (post-indexed)
1085 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1086 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1087 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1088 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1089 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1090
1091 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1092
1093
1094 // Pair (no allocate)
1095 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
1096 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
1097 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
1098 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1099 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1100
1101 //---
1102 // (register offset)
1103 //---
1104
1105 let AddedComplexity = 10 in {
1106 // Integer
1107 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1108                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1109 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1110                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1111 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1112                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1113 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1114                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1115
1116 // Floating-point
1117 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1118                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1119 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1120                       [(set (f16 FPR16:$Rt), (load ro_indexed16:$addr))]>;
1121 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1122                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1123 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1124                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1125 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1126   let mayLoad = 1;
1127 }
1128
1129 // For regular load, we do not have any alignment requirement.
1130 // Thus, it is safe to directly map the vector loads with interesting
1131 // addressing modes.
1132 // FIXME: We could do the same for bitconvert to floating point vectors.
1133 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1134            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1135                           (LDRBro ro_indexed8:$addr), bsub)>;
1136 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1137            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1138                           (LDRBro ro_indexed8:$addr), bsub)>;
1139 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1140            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1141                           (LDRHro ro_indexed16:$addr), hsub)>;
1142 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1143            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1144                           (LDRHro ro_indexed16:$addr), hsub)>;
1145 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1146            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1147                           (LDRSro ro_indexed32:$addr), ssub)>;
1148 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1149            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1150                           (LDRSro ro_indexed32:$addr), ssub)>;
1151 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1152            (LDRDro ro_indexed64:$addr)>;
1153 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1154            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1155                           (LDRDro ro_indexed64:$addr), dsub)>;
1156
1157 // Match all load 64 bits width whose type is compatible with FPR64
1158 let Predicates = [IsLE] in {
1159   // We must do vector loads with LD1 in big-endian.
1160   def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1161   def : Pat<(v8i8  (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1162   def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1163   def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1164 }
1165 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1166 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1167
1168 // Match all load 128 bits width whose type is compatible with FPR128
1169 let Predicates = [IsLE] in {
1170   // We must do vector loads with LD1 in big-endian.
1171   def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1172   def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1173   def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1174   def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1175   def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1176   def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1177 }
1178 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1179
1180 // Load sign-extended half-word
1181 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1182                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1183 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1184                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1185
1186 // Load sign-extended byte
1187 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1188                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1189 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1190                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1191
1192 // Load sign-extended word
1193 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1194                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1195
1196 // Pre-fetch.
1197 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1198                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1199
1200 // zextload -> i64
1201 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1202     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1203 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1204     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1205 def : Pat<(i64 (zextloadi32 ro_indexed32:$addr)),
1206     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1207
1208 // zextloadi1 -> zextloadi8
1209 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1210 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1211     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1212
1213 // extload -> zextload
1214 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1215 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1216 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1217 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1218     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1219 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1220     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1221 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1222     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1223 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1224     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1225
1226 } // AddedComplexity = 10
1227
1228 //---
1229 // (unsigned immediate)
1230 //---
1231 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1232                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1233 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1234                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1235 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1236                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1237 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1238                     [(set (f16 FPR16:$Rt), (load am_indexed16:$addr))]>;
1239 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1240                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1241 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1242                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1243 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1244                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1245
1246 // For regular load, we do not have any alignment requirement.
1247 // Thus, it is safe to directly map the vector loads with interesting
1248 // addressing modes.
1249 // FIXME: We could do the same for bitconvert to floating point vectors.
1250 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1251            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1252                           (LDRBui am_indexed8:$addr), bsub)>;
1253 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1254            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1255                           (LDRBui am_indexed8:$addr), bsub)>;
1256 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1257            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1258                           (LDRHui am_indexed16:$addr), hsub)>;
1259 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1260            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1261                           (LDRHui am_indexed16:$addr), hsub)>;
1262 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1263            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1264                           (LDRSui am_indexed32:$addr), ssub)>;
1265 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1266            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1267                           (LDRSui am_indexed32:$addr), ssub)>;
1268 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1269            (LDRDui am_indexed64:$addr)>;
1270 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1271            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1272                           (LDRDui am_indexed64:$addr), dsub)>;
1273
1274 // Match all load 64 bits width whose type is compatible with FPR64
1275 let Predicates = [IsLE] in {
1276   // We must use LD1 to perform vector loads in big-endian.
1277   def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1278   def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1279   def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1280   def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1281 }
1282 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1283 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1284
1285 // Match all load 128 bits width whose type is compatible with FPR128
1286 let Predicates = [IsLE] in {
1287   // We must use LD1 to perform vector loads in big-endian.
1288   def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1289   def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1290   def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1291   def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1292   def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1293   def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1294 }
1295 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1296
1297 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1298                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1299 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1300                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1301 // zextload -> i64
1302 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1303     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1304 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1305     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1306
1307 // zextloadi1 -> zextloadi8
1308 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1309 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1310     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1311
1312 // extload -> zextload
1313 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1314 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1315 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1316 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1317     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1318 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1319     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1320 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1321     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1322 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1323     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1324
1325 // load sign-extended half-word
1326 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1327                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1328 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1329                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1330
1331 // load sign-extended byte
1332 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1333                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1334 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1335                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1336
1337 // load sign-extended word
1338 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1339                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1340
1341 // load zero-extended word
1342 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1343  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1344
1345 // Pre-fetch.
1346 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1347                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1348
1349 //---
1350 // (literal)
1351 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1352 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1353 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1354 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1355 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1356
1357 // load sign-extended word
1358 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1359
1360 // prefetch
1361 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1362 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1363
1364 //---
1365 // (unscaled immediate)
1366 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1367                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1368 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1369                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1370 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1371                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1372 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1373                           [(set (f16 FPR16:$Rt), (load am_unscaled16:$addr))]>;
1374 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1375                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1376 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1377                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1378 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1379                           [(set (f128 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1380
1381 def LDURHHi
1382     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1383                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1384 def LDURBBi
1385     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1386                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1387
1388 // Match all load 64 bits width whose type is compatible with FPR64
1389 let Predicates = [IsLE] in {
1390   def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1391   def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1392   def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1393   def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1394 }
1395 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1396 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1397
1398 // Match all load 128 bits width whose type is compatible with FPR128
1399 let Predicates = [IsLE] in {
1400   def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1401   def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1402   def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1403   def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1404   def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1405   def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1406   def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1407 }
1408
1409 //  anyext -> zext
1410 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1411 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1412 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1413 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1414     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1415 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1416     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1417 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1418     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1419 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1420     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1421 // unscaled zext
1422 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1423     (LDURHHi am_unscaled16:$addr)>;
1424 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1425     (LDURBBi am_unscaled8:$addr)>;
1426 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1427     (LDURBBi am_unscaled8:$addr)>;
1428 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1429     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1430 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1431     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1432 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1433     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1434 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1435     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1436
1437
1438 //---
1439 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1440
1441 // Define new assembler match classes as we want to only match these when
1442 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1443 // associate a DiagnosticType either, as we want the diagnostic for the
1444 // canonical form (the scaled operand) to take precedence.
1445 def MemoryUnscaledFB8Operand : AsmOperandClass {
1446   let Name = "MemoryUnscaledFB8";
1447   let RenderMethod = "addMemoryUnscaledOperands";
1448 }
1449 def MemoryUnscaledFB16Operand : AsmOperandClass {
1450   let Name = "MemoryUnscaledFB16";
1451   let RenderMethod = "addMemoryUnscaledOperands";
1452 }
1453 def MemoryUnscaledFB32Operand : AsmOperandClass {
1454   let Name = "MemoryUnscaledFB32";
1455   let RenderMethod = "addMemoryUnscaledOperands";
1456 }
1457 def MemoryUnscaledFB64Operand : AsmOperandClass {
1458   let Name = "MemoryUnscaledFB64";
1459   let RenderMethod = "addMemoryUnscaledOperands";
1460 }
1461 def MemoryUnscaledFB128Operand : AsmOperandClass {
1462   let Name = "MemoryUnscaledFB128";
1463   let RenderMethod = "addMemoryUnscaledOperands";
1464 }
1465 def am_unscaled_fb8 : Operand<i64> {
1466   let ParserMatchClass = MemoryUnscaledFB8Operand;
1467   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1468 }
1469 def am_unscaled_fb16 : Operand<i64> {
1470   let ParserMatchClass = MemoryUnscaledFB16Operand;
1471   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1472 }
1473 def am_unscaled_fb32 : Operand<i64> {
1474   let ParserMatchClass = MemoryUnscaledFB32Operand;
1475   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1476 }
1477 def am_unscaled_fb64 : Operand<i64> {
1478   let ParserMatchClass = MemoryUnscaledFB64Operand;
1479   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1480 }
1481 def am_unscaled_fb128 : Operand<i64> {
1482   let ParserMatchClass = MemoryUnscaledFB128Operand;
1483   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1484 }
1485 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr), 0>;
1486 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr), 0>;
1487 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr), 0>;
1488 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr), 0>;
1489 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr), 0>;
1490 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr), 0>;
1491 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr), 0>;
1492
1493 // zextload -> i64
1494 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1495   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1496 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1497   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1498
1499 // load sign-extended half-word
1500 def LDURSHWi
1501     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1502                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1503 def LDURSHXi
1504     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1505                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1506
1507 // load sign-extended byte
1508 def LDURSBWi
1509     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1510                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1511 def LDURSBXi
1512     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1513                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1514
1515 // load sign-extended word
1516 def LDURSWi
1517     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1518                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1519
1520 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1521 def : InstAlias<"ldrb $Rt, $addr",
1522                 (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr), 0>;
1523 def : InstAlias<"ldrh $Rt, $addr",
1524                 (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr), 0>;
1525 def : InstAlias<"ldrsb $Rt, $addr",
1526                 (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr), 0>;
1527 def : InstAlias<"ldrsb $Rt, $addr",
1528                 (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr), 0>;
1529 def : InstAlias<"ldrsh $Rt, $addr",
1530                 (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr), 0>;
1531 def : InstAlias<"ldrsh $Rt, $addr",
1532                 (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr), 0>;
1533 def : InstAlias<"ldrsw $Rt, $addr",
1534                 (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr), 0>;
1535
1536 // Pre-fetch.
1537 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1538                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1539
1540 //---
1541 // (unscaled immediate, unprivileged)
1542 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1543 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1544
1545 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1546 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1547
1548 // load sign-extended half-word
1549 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1550 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1551
1552 // load sign-extended byte
1553 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1554 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1555
1556 // load sign-extended word
1557 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1558
1559 //---
1560 // (immediate pre-indexed)
1561 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1562 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1563 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1564 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1565 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1566 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1567 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1568
1569 // load sign-extended half-word
1570 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1571 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1572
1573 // load sign-extended byte
1574 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1575 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1576
1577 // load zero-extended byte
1578 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1579 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1580
1581 // load sign-extended word
1582 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1583
1584 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1585 def LDRQpre_isel  : LoadPreIdxPseudo<FPR128>;
1586 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1587 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1588 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1589 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1590 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1591 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1592
1593 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1594 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1595 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1596 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1597 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1598
1599 //---
1600 // (immediate post-indexed)
1601 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1602 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1603 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1604 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1605 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1606 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1607 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1608
1609 // load sign-extended half-word
1610 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1611 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1612
1613 // load sign-extended byte
1614 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1615 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1616
1617 // load zero-extended byte
1618 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1619 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1620
1621 // load sign-extended word
1622 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1623
1624 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1625 def LDRQpost_isel  : LoadPostIdxPseudo<FPR128>;
1626 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1627 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1628 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1629 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1630 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1631 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1632
1633 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1634 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1635 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1636 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1637 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1638
1639 //===----------------------------------------------------------------------===//
1640 // Store instructions.
1641 //===----------------------------------------------------------------------===//
1642
1643 // Pair (indexed, offset)
1644 // FIXME: Use dedicated range-checked addressing mode operand here.
1645 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1646 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1647 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1648 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1649 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1650
1651 // Pair (pre-indexed)
1652 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1653 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1654 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1655 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1656 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1657
1658 // Pair (pre-indexed)
1659 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1660 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1661 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1662 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1663 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1664
1665 // Pair (no allocate)
1666 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1667 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1668 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1669 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1670 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1671
1672 //---
1673 // (Register offset)
1674
1675 let AddedComplexity = 10 in {
1676
1677 // Integer
1678 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1679                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1680 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1681                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1682 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1683                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1684 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1685                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1686
1687 // truncstore i64
1688 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1689            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1690 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1691            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1692 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1693            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1694
1695
1696 // Floating-point
1697 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1698                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1699 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1700                             [(store (f16 FPR16:$Rt), ro_indexed16:$addr)]>;
1701 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1702                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1703 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1704                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1705 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1706   let mayStore = 1;
1707 }
1708
1709 // Match all store 64 bits width whose type is compatible with FPR64
1710 let Predicates = [IsLE] in {
1711   // We must use ST1 to store vectors in big-endian.
1712   def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1713             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1714   def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1715             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1716   def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1717             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1718   def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1719             (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1720 }
1721 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1722           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1723 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1724           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1725
1726 // Match all store 128 bits width whose type is compatible with FPR128
1727 let Predicates = [IsLE] in {
1728   // We must use ST1 to store vectors in big-endian.
1729   def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1730             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1731   def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1732             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1733   def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1734             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1735   def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1736             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1737   def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1738             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1739   def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1740             (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1741 }
1742 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1743           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1744
1745 //---
1746 // (unsigned immediate)
1747 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1748                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1749 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1750                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1751 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1752                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1753 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1754                      [(store (f16 FPR16:$Rt), am_indexed16:$addr)]>;
1755 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1756                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1757 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1758                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1759 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1760   let mayStore = 1;
1761 }
1762
1763 // Match all store 64 bits width whose type is compatible with FPR64
1764 let Predicates = [IsLE] in {
1765   // We must use ST1 to store vectors in big-endian.
1766   def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1767             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1768   def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1769             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1770   def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1771             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1772   def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1773             (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1774 }
1775 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1776           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1777 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1778           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1779
1780 // Match all store 128 bits width whose type is compatible with FPR128
1781 let Predicates = [IsLE] in {
1782   // We must use ST1 to store vectors in big-endian.
1783   def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1784             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1785   def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1786             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1787   def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1788             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1789   def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1790             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1791   def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1792             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1793   def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1794             (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1795 }
1796 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1797           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1798
1799 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1800                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1801 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1802                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1803
1804 // truncstore i64
1805 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1806   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1807 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1808   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1809 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1810   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1811
1812 } // AddedComplexity = 10
1813
1814 //---
1815 // (unscaled immediate)
1816 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1817                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1818 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1819                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1820 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1821                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1822 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1823                            [(store (f16 FPR16:$Rt), am_unscaled16:$addr)]>;
1824 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1825                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1826 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1827                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1828 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1829                            [(store (f128 FPR128:$Rt), am_unscaled128:$addr)]>;
1830 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1831                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1832 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1833                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1834
1835 // Match all store 64 bits width whose type is compatible with FPR64
1836 let Predicates = [IsLE] in {
1837   // We must use ST1 to store vectors in big-endian.
1838   def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1839             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1840   def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1841             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1842   def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1843             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1844   def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1845             (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1846 }
1847 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1848           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1849 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1850           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1851
1852 // Match all store 128 bits width whose type is compatible with FPR128
1853 let Predicates = [IsLE] in {
1854   // We must use ST1 to store vectors in big-endian.
1855   def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1856             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1857   def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1858             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1859   def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1860             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1861   def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1862             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1863   def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1864             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1865   def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1866             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1867   def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1868             (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1869 }
1870
1871 // unscaled i64 truncating stores
1872 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1873   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1874 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1875   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1876 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1877   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1878
1879 //---
1880 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1881 def : InstAlias<"str $Rt, $addr",
1882                 (STURXi GPR64:$Rt, am_unscaled_fb64:$addr), 0>;
1883 def : InstAlias<"str $Rt, $addr",
1884                 (STURWi GPR32:$Rt, am_unscaled_fb32:$addr), 0>;
1885 def : InstAlias<"str $Rt, $addr",
1886                 (STURBi FPR8:$Rt, am_unscaled_fb8:$addr), 0>;
1887 def : InstAlias<"str $Rt, $addr",
1888                 (STURHi FPR16:$Rt, am_unscaled_fb16:$addr), 0>;
1889 def : InstAlias<"str $Rt, $addr",
1890                 (STURSi FPR32:$Rt, am_unscaled_fb32:$addr), 0>;
1891 def : InstAlias<"str $Rt, $addr",
1892                 (STURDi FPR64:$Rt, am_unscaled_fb64:$addr), 0>;
1893 def : InstAlias<"str $Rt, $addr",
1894                 (STURQi FPR128:$Rt, am_unscaled_fb128:$addr), 0>;
1895
1896 def : InstAlias<"strb $Rt, $addr",
1897                 (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr), 0>;
1898 def : InstAlias<"strh $Rt, $addr",
1899                 (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr), 0>;
1900
1901 //---
1902 // (unscaled immediate, unprivileged)
1903 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1904 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1905
1906 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1907 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1908
1909 //---
1910 // (immediate pre-indexed)
1911 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1912 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1913 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1914 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1915 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1916 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1917 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1918
1919 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1920 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1921
1922 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1923 defm STRQpre : StorePreIdxPseudo<FPR128, f128, pre_store>;
1924 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1925 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1926 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1927 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1928 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1929 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1930 // truncstore i64
1931 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1932   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1933                   simm9:$off)>;
1934 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1935   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1936                   simm9:$off)>;
1937 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1938   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1939                   simm9:$off)>;
1940
1941 def : Pat<(pre_store (v8i8 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1942           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1943 def : Pat<(pre_store (v4i16 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1944           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1945 def : Pat<(pre_store (v2i32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1946           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1947 def : Pat<(pre_store (v2f32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1948           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1949 def : Pat<(pre_store (v1i64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1950           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1951 def : Pat<(pre_store (v1f64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
1952           (STRDpre_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
1953
1954 def : Pat<(pre_store (v16i8 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1955           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1956 def : Pat<(pre_store (v8i16 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1957           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1958 def : Pat<(pre_store (v4i32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1959           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1960 def : Pat<(pre_store (v4f32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1961           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1962 def : Pat<(pre_store (v2i64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1963           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1964 def : Pat<(pre_store (v2f64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
1965           (STRQpre_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
1966
1967 //---
1968 // (immediate post-indexed)
1969 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1970 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1971 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1972 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1973 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1974 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1975 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1976
1977 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1978 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1979
1980 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1981 defm STRQpost : StorePostIdxPseudo<FPR128, f128, post_store, STRQpost>;
1982 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1983 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1984 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1985 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1986 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1987 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1988 // truncstore i64
1989 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1990   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1991                   simm9:$off)>;
1992 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1993   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1994                   simm9:$off)>;
1995 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1996   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1997                   simm9:$off)>;
1998
1999 def : Pat<(post_store (v8i8 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2000           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2001 def : Pat<(post_store (v4i16 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2002           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2003 def : Pat<(post_store (v2i32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2004           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2005 def : Pat<(post_store (v2f32 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2006           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2007 def : Pat<(post_store (v1i64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2008           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2009 def : Pat<(post_store (v1f64 FPR64:$Rt), am_noindex:$addr, simm9:$off),
2010           (STRDpost_isel FPR64:$Rt, am_noindex:$addr, simm9:$off)>;
2011
2012 def : Pat<(post_store (v16i8 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2013           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2014 def : Pat<(post_store (v8i16 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2015           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2016 def : Pat<(post_store (v4i32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2017           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2018 def : Pat<(post_store (v4f32 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2019           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2020 def : Pat<(post_store (v2i64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2021           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2022 def : Pat<(post_store (v2f64 FPR128:$Rt), am_noindex:$addr, simm9:$off),
2023           (STRQpost_isel FPR128:$Rt, am_noindex:$addr, simm9:$off)>;
2024
2025 //===----------------------------------------------------------------------===//
2026 // Load/store exclusive instructions.
2027 //===----------------------------------------------------------------------===//
2028
2029 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2030 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2031 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2032 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2033
2034 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2035 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2036 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2037 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2038
2039 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2040 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2041 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2042 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2043
2044 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2045 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2046 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2047 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2048
2049 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2050 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2051 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2052 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2053
2054 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2055 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2056 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2057 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2058
2059 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2060 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2061
2062 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2063 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2064
2065 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2066 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2067
2068 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2069 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2070
2071 //===----------------------------------------------------------------------===//
2072 // Scaled floating point to integer conversion instructions.
2073 //===----------------------------------------------------------------------===//
2074
2075 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
2076 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
2077 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
2078 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
2079 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
2080 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
2081 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
2082 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
2083 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2084 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2085 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2086 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2087 let isCodeGenOnly = 1 in {
2088 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2089 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2090 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
2091 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
2092 }
2093
2094 //===----------------------------------------------------------------------===//
2095 // Scaled integer to floating point conversion instructions.
2096 //===----------------------------------------------------------------------===//
2097
2098 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2099 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2100
2101 //===----------------------------------------------------------------------===//
2102 // Unscaled integer to floating point conversion instruction.
2103 //===----------------------------------------------------------------------===//
2104
2105 defm FMOV : UnscaledConversion<"fmov">;
2106
2107 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2108 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2109
2110 //===----------------------------------------------------------------------===//
2111 // Floating point conversion instruction.
2112 //===----------------------------------------------------------------------===//
2113
2114 defm FCVT : FPConversion<"fcvt">;
2115
2116 def : Pat<(f32_to_f16 FPR32:$Rn),
2117           (i32 (COPY_TO_REGCLASS
2118                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
2119                    GPR32))>;
2120
2121 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
2122                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
2123
2124 //===----------------------------------------------------------------------===//
2125 // Floating point single operand instructions.
2126 //===----------------------------------------------------------------------===//
2127
2128 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2129 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2130 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2131 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2132 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2133 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2134 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
2135 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2136
2137 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
2138           (FRINTNDr FPR64:$Rn)>;
2139
2140 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2141 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2142 // <rdar://problem/13715968>
2143 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2144 let hasSideEffects = 1 in {
2145 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2146 }
2147
2148 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2149
2150 let SchedRW = [WriteFDiv] in {
2151 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2152 }
2153
2154 //===----------------------------------------------------------------------===//
2155 // Floating point two operand instructions.
2156 //===----------------------------------------------------------------------===//
2157
2158 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2159 let SchedRW = [WriteFDiv] in {
2160 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2161 }
2162 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
2163 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
2164 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
2165 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
2166 let SchedRW = [WriteFMul] in {
2167 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2168 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2169 }
2170 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2171
2172 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2173           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2174 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2175           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2176 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2177           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2178 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2179           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2180
2181 //===----------------------------------------------------------------------===//
2182 // Floating point three operand instructions.
2183 //===----------------------------------------------------------------------===//
2184
2185 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2186 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2187      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2188 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2189      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2190 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2191      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2192
2193 // The following def pats catch the case where the LHS of an FMA is negated.
2194 // The TriOpFrag above catches the case where the middle operand is negated.
2195
2196 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2197 // the NEON variant.
2198 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2199           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2200
2201 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2202           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2203
2204 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2205 // "(-a) + b*(-c)".
2206 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2207           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2208
2209 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2210           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2211
2212 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2213           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2214
2215 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2216           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2217
2218 //===----------------------------------------------------------------------===//
2219 // Floating point comparison instructions.
2220 //===----------------------------------------------------------------------===//
2221
2222 defm FCMPE : FPComparison<1, "fcmpe">;
2223 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2224
2225 //===----------------------------------------------------------------------===//
2226 // Floating point conditional comparison instructions.
2227 //===----------------------------------------------------------------------===//
2228
2229 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2230 defm FCCMP  : FPCondComparison<0, "fccmp">;
2231
2232 //===----------------------------------------------------------------------===//
2233 // Floating point conditional select instruction.
2234 //===----------------------------------------------------------------------===//
2235
2236 defm FCSEL : FPCondSelect<"fcsel">;
2237
2238 // CSEL instructions providing f128 types need to be handled by a
2239 // pseudo-instruction since the eventual code will need to introduce basic
2240 // blocks and control flow.
2241 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2242                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2243                       [(set (f128 FPR128:$Rd),
2244                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2245                                        (i32 imm:$cond), NZCV))]> {
2246   let Uses = [NZCV];
2247   let usesCustomInserter = 1;
2248 }
2249
2250
2251 //===----------------------------------------------------------------------===//
2252 // Floating point immediate move.
2253 //===----------------------------------------------------------------------===//
2254
2255 let isReMaterializable = 1 in {
2256 defm FMOV : FPMoveImmediate<"fmov">;
2257 }
2258
2259 //===----------------------------------------------------------------------===//
2260 // Advanced SIMD two vector instructions.
2261 //===----------------------------------------------------------------------===//
2262
2263 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2264 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2265 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2266 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2267 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2268 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2269 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2270 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2271 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2272 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2273
2274 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2275 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2276 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2277 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2278 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2279 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2280 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2281 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2282 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2283           (FCVTLv4i16 V64:$Rn)>;
2284 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2285                                                               (i64 4)))),
2286           (FCVTLv8i16 V128:$Rn)>;
2287 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2288 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2289                                                     (i64 2))))),
2290           (FCVTLv4i32 V128:$Rn)>;
2291
2292 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2293 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2294 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2295 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2296 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2297 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2298           (FCVTNv4i16 V128:$Rn)>;
2299 def : Pat<(concat_vectors V64:$Rd,
2300                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2301           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2302 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2303 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2304           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2305 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2306 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2307 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2308                                         int_arm64_neon_fcvtxn>;
2309 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2310 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2311 let isCodeGenOnly = 1 in {
2312 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2313                                        int_arm64_neon_fcvtzs>;
2314 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2315                                        int_arm64_neon_fcvtzu>;
2316 }
2317 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2318 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2319 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2320 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2321 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2322 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2323 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2324 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2325 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2326 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2327 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2328 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2329                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2330 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2331 // Aliases for MVN -> NOT.
2332 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2333                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2334 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2335                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2336
2337 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2338 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2339 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2340 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2341 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2342 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2343 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2344
2345 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2346 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2347 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2348 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2349 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2350 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2351 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2352 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2353
2354 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2355 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2356 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2357 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2358 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2359
2360 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2361 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2362 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2363 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2364 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2365        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2366 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2367 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2368 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2369 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2370 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2371 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2372 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2373 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2374 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2375        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2376 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2377                     int_arm64_neon_uaddlp>;
2378 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2379 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2380 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2381 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2382 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2383 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2384
2385 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2386 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2387
2388 // Patterns for vector long shift (by element width). These need to match all
2389 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2390 // definition.
2391 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2392   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2393             (SHLLv8i8 V64:$Rn)>;
2394   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2395             (SHLLv16i8 V128:$Rn)>;
2396   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2397             (SHLLv4i16 V64:$Rn)>;
2398   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2399             (SHLLv8i16 V128:$Rn)>;
2400   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2401             (SHLLv2i32 V64:$Rn)>;
2402   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2403             (SHLLv4i32 V128:$Rn)>;
2404 }
2405
2406 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2407 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2408 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2409
2410 //===----------------------------------------------------------------------===//
2411 // Advanced SIMD three vector instructions.
2412 //===----------------------------------------------------------------------===//
2413
2414 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2415 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2416 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2417 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2418 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2419 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2420 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2421 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2422 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2423 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2424 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2425 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2426 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2427 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2428 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2429 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2430 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2431 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2432 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2433 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2434 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2435 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2436 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2437 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2438 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2439
2440 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2441 // instruction expects the addend first, while the fma intrinsic puts it last.
2442 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2443             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2444 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2445             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2446
2447 // The following def pats catch the case where the LHS of an FMA is negated.
2448 // The TriOpFrag above catches the case where the middle operand is negated.
2449 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2450           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2451
2452 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2453           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2454
2455 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2456           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2457
2458 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2459 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2460 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2461 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2462 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2463 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2464                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2465 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2466                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2467 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2468 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2469 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2470       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2471 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2472 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2473 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2474 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2475 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2476 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2477 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2478 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2479 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2480 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2481 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2482 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2483 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2484 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2485 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2486 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2487 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2488 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2489       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2490 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2491 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2492 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2493 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2494 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2495 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2496 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2497 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2498 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2499 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2500 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2501 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2502 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2503 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2504
2505 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2506 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2507                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2508 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2509 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2510 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2511     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2512 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2513 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2514                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2515 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2516
2517 def : Pat<(ARM64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2518           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2519 def : Pat<(ARM64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2520           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2521 def : Pat<(ARM64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2522           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2523 def : Pat<(ARM64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2524           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2525
2526 def : Pat<(ARM64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2527           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2528 def : Pat<(ARM64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2529           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2530 def : Pat<(ARM64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2531           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2532 def : Pat<(ARM64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2533           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2534
2535 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2536                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2537 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2538                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2539 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2540                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2541 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2542                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2543
2544 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2545                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2546 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2547                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2548 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2549                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2550 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2551                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2552
2553 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2554                 "|cmls.8b\t$dst, $src1, $src2}",
2555                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2556 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2557                 "|cmls.16b\t$dst, $src1, $src2}",
2558                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2559 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2560                 "|cmls.4h\t$dst, $src1, $src2}",
2561                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2562 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2563                 "|cmls.8h\t$dst, $src1, $src2}",
2564                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2565 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2566                 "|cmls.2s\t$dst, $src1, $src2}",
2567                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2568 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2569                 "|cmls.4s\t$dst, $src1, $src2}",
2570                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2571 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2572                 "|cmls.2d\t$dst, $src1, $src2}",
2573                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2574
2575 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2576                 "|cmlo.8b\t$dst, $src1, $src2}",
2577                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2578 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2579                 "|cmlo.16b\t$dst, $src1, $src2}",
2580                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2581 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2582                 "|cmlo.4h\t$dst, $src1, $src2}",
2583                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2584 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2585                 "|cmlo.8h\t$dst, $src1, $src2}",
2586                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2587 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2588                 "|cmlo.2s\t$dst, $src1, $src2}",
2589                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2590 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2591                 "|cmlo.4s\t$dst, $src1, $src2}",
2592                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2593 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2594                 "|cmlo.2d\t$dst, $src1, $src2}",
2595                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2596
2597 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2598                 "|cmle.8b\t$dst, $src1, $src2}",
2599                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2600 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2601                 "|cmle.16b\t$dst, $src1, $src2}",
2602                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2603 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2604                 "|cmle.4h\t$dst, $src1, $src2}",
2605                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2606 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2607                 "|cmle.8h\t$dst, $src1, $src2}",
2608                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2609 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2610                 "|cmle.2s\t$dst, $src1, $src2}",
2611                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2612 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2613                 "|cmle.4s\t$dst, $src1, $src2}",
2614                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2615 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2616                 "|cmle.2d\t$dst, $src1, $src2}",
2617                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2618
2619 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2620                 "|cmlt.8b\t$dst, $src1, $src2}",
2621                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2622 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2623                 "|cmlt.16b\t$dst, $src1, $src2}",
2624                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2625 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2626                 "|cmlt.4h\t$dst, $src1, $src2}",
2627                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2628 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2629                 "|cmlt.8h\t$dst, $src1, $src2}",
2630                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2631 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2632                 "|cmlt.2s\t$dst, $src1, $src2}",
2633                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2634 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2635                 "|cmlt.4s\t$dst, $src1, $src2}",
2636                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2637 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2638                 "|cmlt.2d\t$dst, $src1, $src2}",
2639                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2640
2641 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2642                 "|fcmle.2s\t$dst, $src1, $src2}",
2643                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2644 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2645                 "|fcmle.4s\t$dst, $src1, $src2}",
2646                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2647 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2648                 "|fcmle.2d\t$dst, $src1, $src2}",
2649                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2650
2651 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2652                 "|fcmlt.2s\t$dst, $src1, $src2}",
2653                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2654 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2655                 "|fcmlt.4s\t$dst, $src1, $src2}",
2656                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2657 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2658                 "|fcmlt.2d\t$dst, $src1, $src2}",
2659                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2660
2661 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2662                 "|facle.2s\t$dst, $src1, $src2}",
2663                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2664 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2665                 "|facle.4s\t$dst, $src1, $src2}",
2666                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2667 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2668                 "|facle.2d\t$dst, $src1, $src2}",
2669                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2670
2671 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2672                 "|faclt.2s\t$dst, $src1, $src2}",
2673                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2674 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2675                 "|faclt.4s\t$dst, $src1, $src2}",
2676                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2677 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2678                 "|faclt.2d\t$dst, $src1, $src2}",
2679                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2680
2681 //===----------------------------------------------------------------------===//
2682 // Advanced SIMD three scalar instructions.
2683 //===----------------------------------------------------------------------===//
2684
2685 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2686 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2687 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2688 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2689 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2690 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2691 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2692 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2693 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2694           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2695 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2696                                      int_arm64_neon_facge>;
2697 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2698                                      int_arm64_neon_facgt>;
2699 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2700 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2701 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2702 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2703 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2704 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2705 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2706 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2707 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2708 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2709 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2710 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2711 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2712 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2713 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2714 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2715 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2716 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2717 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2718 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2719 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2720
2721 def : InstAlias<"cmls $dst, $src1, $src2",
2722                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2723 def : InstAlias<"cmle $dst, $src1, $src2",
2724                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2725 def : InstAlias<"cmlo $dst, $src1, $src2",
2726                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2727 def : InstAlias<"cmlt $dst, $src1, $src2",
2728                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2729 def : InstAlias<"fcmle $dst, $src1, $src2",
2730                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2731 def : InstAlias<"fcmle $dst, $src1, $src2",
2732                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2733 def : InstAlias<"fcmlt $dst, $src1, $src2",
2734                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2735 def : InstAlias<"fcmlt $dst, $src1, $src2",
2736                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2737 def : InstAlias<"facle $dst, $src1, $src2",
2738                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2739 def : InstAlias<"facle $dst, $src1, $src2",
2740                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2741 def : InstAlias<"faclt $dst, $src1, $src2",
2742                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
2743 def : InstAlias<"faclt $dst, $src1, $src2",
2744                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
2745
2746 //===----------------------------------------------------------------------===//
2747 // Advanced SIMD three scalar instructions (mixed operands).
2748 //===----------------------------------------------------------------------===//
2749 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2750                                        int_arm64_neon_sqdmulls_scalar>;
2751 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2752 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2753
2754 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2755                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2756                                                         (i32 FPR32:$Rm))))),
2757           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2758 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2759                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2760                                                         (i32 FPR32:$Rm))))),
2761           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2762
2763 //===----------------------------------------------------------------------===//
2764 // Advanced SIMD two scalar instructions.
2765 //===----------------------------------------------------------------------===//
2766
2767 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2768 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2769 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2770 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2771 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2772 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2773 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2774 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2775 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2776 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2777 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2778 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2779 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2780 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2781 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2782 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2783 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2784 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2785 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2786 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2787 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2788 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2789 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2790 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2791 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2792 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2793                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2794 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2795 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2796 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2797 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2798 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2799 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2800                                      int_arm64_neon_suqadd>;
2801 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2802 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2803 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2804                                     int_arm64_neon_usqadd>;
2805
2806 def : Pat<(ARM64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
2807
2808 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2809           (FCVTASv1i64 FPR64:$Rn)>;
2810 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2811           (FCVTAUv1i64 FPR64:$Rn)>;
2812 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2813           (FCVTMSv1i64 FPR64:$Rn)>;
2814 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2815           (FCVTMUv1i64 FPR64:$Rn)>;
2816 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2817           (FCVTNSv1i64 FPR64:$Rn)>;
2818 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2819           (FCVTNUv1i64 FPR64:$Rn)>;
2820 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2821           (FCVTPSv1i64 FPR64:$Rn)>;
2822 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2823           (FCVTPUv1i64 FPR64:$Rn)>;
2824
2825 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2826           (FRECPEv1i32 FPR32:$Rn)>;
2827 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2828           (FRECPEv1i64 FPR64:$Rn)>;
2829 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2830           (FRECPEv1i64 FPR64:$Rn)>;
2831
2832 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2833           (FRECPXv1i32 FPR32:$Rn)>;
2834 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2835           (FRECPXv1i64 FPR64:$Rn)>;
2836
2837 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2838           (FRSQRTEv1i32 FPR32:$Rn)>;
2839 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2840           (FRSQRTEv1i64 FPR64:$Rn)>;
2841 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2842           (FRSQRTEv1i64 FPR64:$Rn)>;
2843
2844 // If an integer is about to be converted to a floating point value,
2845 // just load it on the floating point unit.
2846 // Here are the patterns for 8 and 16-bits to float.
2847 // 8-bits -> float.
2848 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2849            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2850                           (LDRBro ro_indexed8:$addr), bsub))>;
2851 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2852            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2853                           (LDRBui am_indexed8:$addr), bsub))>;
2854 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2855            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2856                           (LDURBi am_unscaled8:$addr), bsub))>;
2857 // 16-bits -> float.
2858 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2859            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2860                           (LDRHro ro_indexed16:$addr), hsub))>;
2861 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2862            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2863                           (LDRHui am_indexed16:$addr), hsub))>;
2864 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2865            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2866                           (LDURHi am_unscaled16:$addr), hsub))>;
2867 // 32-bits are handled in target specific dag combine:
2868 // performIntToFpCombine.
2869 // 64-bits integer to 32-bits floating point, not possible with
2870 // UCVTF on floating point registers (both source and destination
2871 // must have the same size).
2872
2873 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2874 // 8-bits -> double.
2875 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2876            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2877                           (LDRBro ro_indexed8:$addr), bsub))>;
2878 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2879            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2880                           (LDRBui am_indexed8:$addr), bsub))>;
2881 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2882            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2883                           (LDURBi am_unscaled8:$addr), bsub))>;
2884 // 16-bits -> double.
2885 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2886            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2887                           (LDRHro ro_indexed16:$addr), hsub))>;
2888 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2889            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2890                           (LDRHui am_indexed16:$addr), hsub))>;
2891 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2892            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2893                           (LDURHi am_unscaled16:$addr), hsub))>;
2894 // 32-bits -> double.
2895 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2896            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2897                           (LDRSro ro_indexed32:$addr), ssub))>;
2898 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2899            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2900                           (LDRSui am_indexed32:$addr), ssub))>;
2901 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2902            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2903                           (LDURSi am_unscaled32:$addr), ssub))>;
2904 // 64-bits -> double are handled in target specific dag combine:
2905 // performIntToFpCombine.
2906
2907 //===----------------------------------------------------------------------===//
2908 // Advanced SIMD three different-sized vector instructions.
2909 //===----------------------------------------------------------------------===//
2910
2911 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2912 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2913 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2914 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2915 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2916 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2917                                              int_arm64_neon_sabd>;
2918 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2919                                           int_arm64_neon_sabd>;
2920 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2921             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2922 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2923                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2924 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2925     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2926 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2927     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2928 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2929 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2930                                                int_arm64_neon_sqadd>;
2931 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2932                                                int_arm64_neon_sqsub>;
2933 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2934                                      int_arm64_neon_sqdmull>;
2935 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2936                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2937 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2938                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2939 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2940                                               int_arm64_neon_uabd>;
2941 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2942                                           int_arm64_neon_uabd>;
2943 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2944                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2945 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2946                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2947 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2948     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2949 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2950     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2951 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2952 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2953                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2954 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2955                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2956
2957 // Patterns for 64-bit pmull
2958 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2959           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2960 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2961                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2962           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2963
2964 // CodeGen patterns for addhn and subhn instructions, which can actually be
2965 // written in LLVM IR without too much difficulty.
2966
2967 // ADDHN
2968 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2969           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2970 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2971                                            (i32 16))))),
2972           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2973 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2974                                            (i32 32))))),
2975           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2976 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2977                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2978                                                     (i32 8))))),
2979           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2980                             V128:$Rn, V128:$Rm)>;
2981 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2982                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2983                                                     (i32 16))))),
2984           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2985                             V128:$Rn, V128:$Rm)>;
2986 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2987                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2988                                                     (i32 32))))),
2989           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2990                             V128:$Rn, V128:$Rm)>;
2991
2992 // SUBHN
2993 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2994           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2995 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2996                                            (i32 16))))),
2997           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2998 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2999                                            (i32 32))))),
3000           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3001 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3002                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3003                                                     (i32 8))))),
3004           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3005                             V128:$Rn, V128:$Rm)>;
3006 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3007                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3008                                                     (i32 16))))),
3009           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3010                             V128:$Rn, V128:$Rm)>;
3011 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3012                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
3013                                                     (i32 32))))),
3014           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3015                             V128:$Rn, V128:$Rm)>;
3016
3017 //----------------------------------------------------------------------------
3018 // AdvSIMD bitwise extract from vector instruction.
3019 //----------------------------------------------------------------------------
3020
3021 defm EXT : SIMDBitwiseExtract<"ext">;
3022
3023 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3024           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3025 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3026           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3027 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3028           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3029 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3030           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3031 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3032           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3033 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3034           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3035 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3036           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3037 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3038           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3039
3040 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3041 // 128-bit vector.
3042 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3043           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3044 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3045           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3046 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3047           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3048 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3049           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3050 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3051           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3052 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3053           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3054
3055
3056 //----------------------------------------------------------------------------
3057 // AdvSIMD zip vector
3058 //----------------------------------------------------------------------------
3059
3060 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
3061 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
3062 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
3063 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
3064 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
3065 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
3066
3067 //----------------------------------------------------------------------------
3068 // AdvSIMD TBL/TBX instructions
3069 //----------------------------------------------------------------------------
3070
3071 defm TBL : SIMDTableLookup<    0, "tbl">;
3072 defm TBX : SIMDTableLookupTied<1, "tbx">;
3073
3074 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3075           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3076 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3077           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3078
3079 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
3080                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3081           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3082 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
3083                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3084           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3085
3086
3087 //----------------------------------------------------------------------------
3088 // AdvSIMD scalar CPY instruction
3089 //----------------------------------------------------------------------------
3090
3091 defm CPY : SIMDScalarCPY<"cpy">;
3092
3093 //----------------------------------------------------------------------------
3094 // AdvSIMD scalar pairwise instructions
3095 //----------------------------------------------------------------------------
3096
3097 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3098 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3099 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3100 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3101 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3102 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3103 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
3104           (ADDPv2i64p V128:$Rn)>;
3105 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
3106           (ADDPv2i64p V128:$Rn)>;
3107 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
3108           (FADDPv2i32p V64:$Rn)>;
3109 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
3110           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3111 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
3112           (FADDPv2i64p V128:$Rn)>;
3113 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
3114           (FMAXNMPv2i32p V64:$Rn)>;
3115 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
3116           (FMAXNMPv2i64p V128:$Rn)>;
3117 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
3118           (FMAXPv2i32p V64:$Rn)>;
3119 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
3120           (FMAXPv2i64p V128:$Rn)>;
3121 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
3122           (FMINNMPv2i32p V64:$Rn)>;
3123 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
3124           (FMINNMPv2i64p V128:$Rn)>;
3125 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
3126           (FMINPv2i32p V64:$Rn)>;
3127 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
3128           (FMINPv2i64p V128:$Rn)>;
3129
3130 //----------------------------------------------------------------------------
3131 // AdvSIMD INS/DUP instructions
3132 //----------------------------------------------------------------------------
3133
3134 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3135 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3136 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3137 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3138 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3139 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3140 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3141
3142 def DUPv2i64lane : SIMDDup64FromElement;
3143 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3144 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3145 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3146 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3147 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3148 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3149
3150 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
3151           (v2f32 (DUPv2i32lane
3152             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3153             (i64 0)))>;
3154 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
3155           (v4f32 (DUPv4i32lane
3156             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3157             (i64 0)))>;
3158 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
3159           (v2f64 (DUPv2i64lane
3160             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3161             (i64 0)))>;
3162
3163 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3164           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3165 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3166          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3167 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3168           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3169
3170 // If there's an (ARM64dup (vector_extract ...) ...), we can use a duplane
3171 // instruction even if the types don't match: we just have to remap the lane
3172 // carefully. N.b. this trick only applies to truncations.
3173 def VecIndex_x2 : SDNodeXForm<imm, [{
3174   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3175 }]>;
3176 def VecIndex_x4 : SDNodeXForm<imm, [{
3177   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3178 }]>;
3179 def VecIndex_x8 : SDNodeXForm<imm, [{
3180   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3181 }]>;
3182
3183 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3184                             ValueType Src128VT, ValueType ScalVT,
3185                             Instruction DUP, SDNodeXForm IdxXFORM> {
3186   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3187                                                      imm:$idx)))),
3188             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3189
3190   def : Pat<(ResVT (ARM64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3191                                                      imm:$idx)))),
3192             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3193 }
3194
3195 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3196 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3197 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3198
3199 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3200 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3201 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3202
3203 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3204                                SDNodeXForm IdxXFORM> {
3205   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3206                                                          imm:$idx))))),
3207             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3208
3209   def : Pat<(ResVT (ARM64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3210                                                          imm:$idx))))),
3211             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3212 }
3213
3214 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3215 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3216 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3217
3218 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3219 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3220 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3221
3222 // SMOV and UMOV definitions, with some extra patterns for convenience
3223 defm SMOV : SMov;
3224 defm UMOV : UMov;
3225
3226 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3227           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3228 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3229           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3230 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3231           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3232 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3233           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3234 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3235           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3236 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3237           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3238
3239 // Extracting i8 or i16 elements will have the zero-extend transformed to
3240 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3241 // for ARM64. Match these patterns here since UMOV already zeroes out the high
3242 // bits of the destination register.
3243 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3244                (i32 0xff)),
3245           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3246 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3247                (i32 0xffff)),
3248           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3249
3250 defm INS : SIMDIns;
3251
3252 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3253           (SUBREG_TO_REG (i32 0),
3254                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3255 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3256           (SUBREG_TO_REG (i32 0),
3257                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3258
3259 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3260           (SUBREG_TO_REG (i32 0),
3261                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3262 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3263           (SUBREG_TO_REG (i32 0),
3264                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3265
3266 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3267             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3268                                   (i32 FPR32:$Rn), ssub))>;
3269 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3270             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3271                                   (i32 FPR32:$Rn), ssub))>;
3272 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3273             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3274                                   (i64 FPR64:$Rn), dsub))>;
3275
3276 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3277           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3278 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3279           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3280 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3281           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3282
3283 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3284             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3285           (EXTRACT_SUBREG
3286             (INSvi32lane
3287               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3288               VectorIndexS:$imm,
3289               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3290               (i64 0)),
3291             dsub)>;
3292 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3293             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3294           (INSvi32lane
3295             V128:$Rn, VectorIndexS:$imm,
3296             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3297             (i64 0))>;
3298 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3299             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3300           (INSvi64lane
3301             V128:$Rn, VectorIndexD:$imm,
3302             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3303             (i64 0))>;
3304
3305 // Copy an element at a constant index in one vector into a constant indexed
3306 // element of another.
3307 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3308 // index type and INS extension
3309 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3310                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3311                    VectorIndexB:$idx2)),
3312           (v16i8 (INSvi8lane
3313                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3314           )>;
3315 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3316                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3317                    VectorIndexH:$idx2)),
3318           (v8i16 (INSvi16lane
3319                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3320           )>;
3321 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3322                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3323                    VectorIndexS:$idx2)),
3324           (v4i32 (INSvi32lane
3325                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3326           )>;
3327 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3328                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3329                    VectorIndexD:$idx2)),
3330           (v2i64 (INSvi64lane
3331                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3332           )>;
3333
3334 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3335                                 ValueType VTScal, Instruction INS> {
3336   def : Pat<(VT128 (vector_insert V128:$src,
3337                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3338                         imm:$Immd)),
3339             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3340
3341   def : Pat<(VT128 (vector_insert V128:$src,
3342                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3343                         imm:$Immd)),
3344             (INS V128:$src, imm:$Immd,
3345                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3346
3347   def : Pat<(VT64 (vector_insert V64:$src,
3348                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3349                         imm:$Immd)),
3350             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3351                                  imm:$Immd, V128:$Rn, imm:$Immn),
3352                             dsub)>;
3353
3354   def : Pat<(VT64 (vector_insert V64:$src,
3355                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3356                         imm:$Immd)),
3357             (EXTRACT_SUBREG
3358                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3359                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3360                 dsub)>;
3361 }
3362
3363 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3364 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3365 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3366 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3367 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3368 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3369
3370
3371 // Floating point vector extractions are codegen'd as either a sequence of
3372 // subregister extractions, possibly fed by an INS if the lane number is
3373 // anything other than zero.
3374 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3375           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3376 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3377           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3378 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3379           (f64 (EXTRACT_SUBREG
3380             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3381                          V128:$Rn, VectorIndexD:$idx),
3382             dsub))>;
3383 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3384           (f32 (EXTRACT_SUBREG
3385             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3386                          V128:$Rn, VectorIndexS:$idx),
3387             ssub))>;
3388
3389 // All concat_vectors operations are canonicalised to act on i64 vectors for
3390 // ARM64. In the general case we need an instruction, which had just as well be
3391 // INS.
3392 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3393   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3394         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3395                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3396
3397 def : ConcatPat<v2i64, v1i64>;
3398 def : ConcatPat<v2f64, v1f64>;
3399 def : ConcatPat<v4i32, v2i32>;
3400 def : ConcatPat<v4f32, v2f32>;
3401 def : ConcatPat<v8i16, v4i16>;
3402 def : ConcatPat<v16i8, v8i8>;
3403
3404 // If the high lanes are undef, though, we can just ignore them:
3405 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3406   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3407         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3408
3409 def : ConcatUndefPat<v2i64, v1i64>;
3410 def : ConcatUndefPat<v2f64, v1f64>;
3411 def : ConcatUndefPat<v4i32, v2i32>;
3412 def : ConcatUndefPat<v4f32, v2f32>;
3413 def : ConcatUndefPat<v8i16, v4i16>;
3414 def : ConcatUndefPat<v16i8, v8i8>;
3415
3416 //----------------------------------------------------------------------------
3417 // AdvSIMD across lanes instructions
3418 //----------------------------------------------------------------------------
3419
3420 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3421 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3422 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3423 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3424 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3425 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3426 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3427 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3428 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3429 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3430 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3431
3432 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3433 // If there is a sign extension after this intrinsic, consume it as smov already
3434 // performed it
3435   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3436         (i32 (SMOVvi8to32
3437           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3438             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3439           (i64 0)))>;
3440   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3441         (i32 (SMOVvi8to32
3442           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3443             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3444           (i64 0)))>;
3445 // If there is a sign extension after this intrinsic, consume it as smov already
3446 // performed it
3447 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3448         (i32 (SMOVvi8to32
3449           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3450            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3451           (i64 0)))>;
3452 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3453         (i32 (SMOVvi8to32
3454           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3455            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3456           (i64 0)))>;
3457 // If there is a sign extension after this intrinsic, consume it as smov already
3458 // performed it
3459 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3460           (i32 (SMOVvi16to32
3461            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3462             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3463            (i64 0)))>;
3464 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3465           (i32 (SMOVvi16to32
3466            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3467             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3468            (i64 0)))>;
3469 // If there is a sign extension after this intrinsic, consume it as smov already
3470 // performed it
3471 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3472         (i32 (SMOVvi16to32
3473           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3474            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3475           (i64 0)))>;
3476 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3477         (i32 (SMOVvi16to32
3478           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3479            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3480           (i64 0)))>;
3481
3482 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3483         (i32 (EXTRACT_SUBREG
3484           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3485            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3486           ssub))>;
3487 }
3488
3489 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3490 // If there is a masking operation keeping only what has been actually
3491 // generated, consume it.
3492   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3493         (i32 (EXTRACT_SUBREG
3494           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3495             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3496           ssub))>;
3497   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3498         (i32 (EXTRACT_SUBREG
3499           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3500             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3501           ssub))>;
3502 // If there is a masking operation keeping only what has been actually
3503 // generated, consume it.
3504 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3505         (i32 (EXTRACT_SUBREG
3506           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3507             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3508           ssub))>;
3509 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3510         (i32 (EXTRACT_SUBREG
3511           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3512             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3513           ssub))>;
3514
3515 // If there is a masking operation keeping only what has been actually
3516 // generated, consume it.
3517 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3518           (i32 (EXTRACT_SUBREG
3519             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3520               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3521             ssub))>;
3522 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3523           (i32 (EXTRACT_SUBREG
3524             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3525               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3526             ssub))>;
3527 // If there is a masking operation keeping only what has been actually
3528 // generated, consume it.
3529 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3530         (i32 (EXTRACT_SUBREG
3531           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3532             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3533           ssub))>;
3534 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3535         (i32 (EXTRACT_SUBREG
3536           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3537             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3538           ssub))>;
3539
3540 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3541         (i32 (EXTRACT_SUBREG
3542           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3543             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3544           ssub))>;
3545
3546 }
3547
3548 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3549   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3550         (i32 (SMOVvi16to32
3551           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3552             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3553           (i64 0)))>;
3554 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3555         (i32 (SMOVvi16to32
3556           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3557            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3558           (i64 0)))>;
3559
3560 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3561           (i32 (EXTRACT_SUBREG
3562            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3563             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3564            ssub))>;
3565 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3566         (i32 (EXTRACT_SUBREG
3567           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3568            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3569           ssub))>;
3570
3571 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3572         (i64 (EXTRACT_SUBREG
3573           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3574            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3575           dsub))>;
3576 }
3577
3578 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3579                                                 Intrinsic intOp> {
3580   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3581         (i32 (EXTRACT_SUBREG
3582           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3583             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3584           ssub))>;
3585 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3586         (i32 (EXTRACT_SUBREG
3587           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3588             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3589           ssub))>;
3590
3591 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3592           (i32 (EXTRACT_SUBREG
3593             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3594               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3595             ssub))>;
3596 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3597         (i32 (EXTRACT_SUBREG
3598           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3599             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3600           ssub))>;
3601
3602 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3603         (i64 (EXTRACT_SUBREG
3604           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3605             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3606           dsub))>;
3607 }
3608
3609 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3610 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3611 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3612           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3613
3614 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3615 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3616 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3617           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3618
3619 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3620 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3621            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3622
3623 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3624 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3625            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3626
3627 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3628 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3629            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3630
3631 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3632 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3633            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3634
3635 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3636 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3637
3638 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3639 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3640           (i64 (EXTRACT_SUBREG
3641             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3642               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3643             dsub))>;
3644 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3645 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3646           (i64 (EXTRACT_SUBREG
3647             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3648               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3649             dsub))>;
3650
3651 //------------------------------------------------------------------------------
3652 // AdvSIMD modified immediate instructions
3653 //------------------------------------------------------------------------------
3654
3655 // AdvSIMD BIC
3656 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3657 // AdvSIMD ORR
3658 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3659
3660 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3661 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3662 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3663 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3664
3665 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3666 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3667 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3668 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3669
3670 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
3671 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
3672 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
3673 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
3674
3675 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3676 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3677 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3678 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3679
3680 // AdvSIMD FMOV
3681 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3682                                               "fmov", ".2d",
3683                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3684 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3685                                               "fmov", ".2s",
3686                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3687 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3688                                               "fmov", ".4s",
3689                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3690
3691 // AdvSIMD MOVI
3692
3693 // EDIT byte mask: scalar
3694 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3695 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3696                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3697 // The movi_edit node has the immediate value already encoded, so we use
3698 // a plain imm0_255 here.
3699 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3700           (MOVID imm0_255:$shift)>;
3701
3702 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3703 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3704 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3705 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3706
3707 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3708 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3709 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3710 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3711
3712 // EDIT byte mask: 2d
3713
3714 // The movi_edit node has the immediate value already encoded, so we use
3715 // a plain imm0_255 in the pattern
3716 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3717 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3718                                                 simdimmtype10,
3719                                                 "movi", ".2d",
3720                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3721
3722
3723 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3724 // Complexity is added to break a tie with a plain MOVI.
3725 let AddedComplexity = 1 in {
3726 def : Pat<(f32   fpimm0),
3727           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3728       Requires<[HasZCZ]>;
3729 def : Pat<(f64   fpimm0),
3730           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3731       Requires<[HasZCZ]>;
3732 }
3733
3734 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3735 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3736 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3737 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3738
3739 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3740 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3741 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3742 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3743
3744 def : Pat<(v2f64 (ARM64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
3745 def : Pat<(v4f32 (ARM64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
3746
3747 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3748 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3749
3750 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3751 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3752 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3753 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3754
3755 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3756 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3757 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3758 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3759
3760 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3761           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3762 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3763           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3764 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3765           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3766 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3767           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3768
3769 // EDIT per word: 2s & 4s with MSL shifter
3770 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3771                       [(set (v2i32 V64:$Rd),
3772                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3773 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3774                       [(set (v4i32 V128:$Rd),
3775                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3776
3777 // Per byte: 8b & 16b
3778 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3779                                                  "movi", ".8b",
3780                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3781 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3782                                                  "movi", ".16b",
3783                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3784
3785 // AdvSIMD MVNI
3786
3787 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3788 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3789
3790 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3791 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3792 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3793 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3794
3795 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
3796 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
3797 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
3798 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
3799
3800 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3801           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3802 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3803           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3804 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3805           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3806 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3807           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3808
3809 // EDIT per word: 2s & 4s with MSL shifter
3810 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3811                       [(set (v2i32 V64:$Rd),
3812                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3813 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3814                       [(set (v4i32 V128:$Rd),
3815                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3816
3817 //----------------------------------------------------------------------------
3818 // AdvSIMD indexed element
3819 //----------------------------------------------------------------------------
3820
3821 let neverHasSideEffects = 1 in {
3822   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3823   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3824 }
3825
3826 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3827 // instruction expects the addend first, while the intrinsic expects it last.
3828
3829 // On the other hand, there are quite a few valid combinatorial options due to
3830 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3831 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3832            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3833 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3834            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3835
3836 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3837            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3838 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3839            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3840 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3841            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3842 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3843            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3844
3845 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3846   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3847   // and DUP scalar.
3848   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3849                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3850                                            VectorIndexS:$idx))),
3851             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3852   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3853                            (v2f32 (ARM64duplane32
3854                                       (v4f32 (insert_subvector undef,
3855                                                  (v2f32 (fneg V64:$Rm)),
3856                                                  (i32 0))),
3857                                       VectorIndexS:$idx)))),
3858             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3859                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3860                                VectorIndexS:$idx)>;
3861   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3862                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3863             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3864                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3865
3866   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3867   // and DUP scalar.
3868   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3869                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3870                                            VectorIndexS:$idx))),
3871             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3872                                VectorIndexS:$idx)>;
3873   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3874                            (v4f32 (ARM64duplane32
3875                                       (v4f32 (insert_subvector undef,
3876                                                  (v2f32 (fneg V64:$Rm)),
3877                                                  (i32 0))),
3878                                       VectorIndexS:$idx)))),
3879             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3880                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3881                                VectorIndexS:$idx)>;
3882   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3883                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3884             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3885                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3886
3887   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3888   // (DUPLANE from 64-bit would be trivial).
3889   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3890                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3891                                            VectorIndexD:$idx))),
3892             (FMLSv2i64_indexed
3893                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3894   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3895                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3896             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3897                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3898
3899   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3900   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3901                          (vector_extract (v4f32 (fneg V128:$Rm)),
3902                                          VectorIndexS:$idx))),
3903             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3904                 V128:$Rm, VectorIndexS:$idx)>;
3905   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3906                          (vector_extract (v2f32 (fneg V64:$Rm)),
3907                                          VectorIndexS:$idx))),
3908             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3909                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3910
3911   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3912   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3913                          (vector_extract (v2f64 (fneg V128:$Rm)),
3914                                          VectorIndexS:$idx))),
3915             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3916                 V128:$Rm, VectorIndexS:$idx)>;
3917 }
3918
3919 defm : FMLSIndexedAfterNegPatterns<
3920            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3921 defm : FMLSIndexedAfterNegPatterns<
3922            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3923
3924 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3925 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3926
3927 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3928           (FMULv2i32_indexed V64:$Rn,
3929             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3930             (i64 0))>;
3931 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3932           (FMULv4i32_indexed V128:$Rn,
3933             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3934             (i64 0))>;
3935 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3936           (FMULv2i64_indexed V128:$Rn,
3937             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3938             (i64 0))>;
3939
3940 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3941 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3942 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3943               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3944 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3945               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3946 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3947 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3948     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3949 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3950     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3951 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3952                 int_arm64_neon_smull>;
3953 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3954                                            int_arm64_neon_sqadd>;
3955 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3956                                            int_arm64_neon_sqsub>;
3957 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3958 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3959     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3960 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3961     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3962 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3963                 int_arm64_neon_umull>;
3964
3965 // A scalar sqdmull with the second operand being a vector lane can be
3966 // handled directly with the indexed instruction encoding.
3967 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3968                                           (vector_extract (v4i32 V128:$Vm),
3969                                                            VectorIndexS:$idx)),
3970           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3971
3972 //----------------------------------------------------------------------------
3973 // AdvSIMD scalar shift instructions
3974 //----------------------------------------------------------------------------
3975 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3976 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3977 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3978 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3979 // Codegen patterns for the above. We don't put these directly on the
3980 // instructions because TableGen's type inference can't handle the truth.
3981 // Having the same base pattern for fp <--> int totally freaks it out.
3982 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3983           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3984 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3985           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3986 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3987           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3988 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3989           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3990 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3991                                             vecshiftR64:$imm)),
3992           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3993 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3994                                             vecshiftR64:$imm)),
3995           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3996 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3997           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3998 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3999           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4000 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4001           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4002 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4003           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4004 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4005                                             vecshiftR64:$imm)),
4006           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4007 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4008                                             vecshiftR64:$imm)),
4009           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4010
4011 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
4012 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4013 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4014                                      int_arm64_neon_sqrshrn>;
4015 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4016                                      int_arm64_neon_sqrshrun>;
4017 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
4018 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
4019 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4020                                      int_arm64_neon_sqshrn>;
4021 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4022                                      int_arm64_neon_sqshrun>;
4023 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4024 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
4025 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4026     TriOpFrag<(add node:$LHS,
4027                    (ARM64srshri node:$MHS, node:$RHS))>>;
4028 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
4029 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4030     TriOpFrag<(add node:$LHS,
4031                    (ARM64vashr node:$MHS, node:$RHS))>>;
4032 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4033                                      int_arm64_neon_uqrshrn>;
4034 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
4035 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4036                                      int_arm64_neon_uqshrn>;
4037 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
4038 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4039     TriOpFrag<(add node:$LHS,
4040                    (ARM64urshri node:$MHS, node:$RHS))>>;
4041 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
4042 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4043     TriOpFrag<(add node:$LHS,
4044                    (ARM64vlshr node:$MHS, node:$RHS))>>;
4045
4046 //----------------------------------------------------------------------------
4047 // AdvSIMD vector shift instructions
4048 //----------------------------------------------------------------------------
4049 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
4050 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
4051 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4052                                    int_arm64_neon_vcvtfxs2fp>;
4053 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4054                                          int_arm64_neon_rshrn>;
4055 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
4056 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4057                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
4058 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
4059 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4060                                       (i32 vecshiftL64:$imm))),
4061           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4062 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4063                                          int_arm64_neon_sqrshrn>;
4064 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4065                                          int_arm64_neon_sqrshrun>;
4066 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
4067 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
4068 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4069                                          int_arm64_neon_sqshrn>;
4070 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4071                                          int_arm64_neon_sqshrun>;
4072 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
4073 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4074                                       (i32 vecshiftR64:$imm))),
4075           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4076 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
4077 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4078                  TriOpFrag<(add node:$LHS,
4079                                 (ARM64srshri node:$MHS, node:$RHS))> >;
4080 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4081                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
4082
4083 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
4084 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4085                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
4086 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4087                         int_arm64_neon_vcvtfxu2fp>;
4088 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4089                                          int_arm64_neon_uqrshrn>;
4090 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
4091 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4092                                          int_arm64_neon_uqshrn>;
4093 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
4094 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4095                 TriOpFrag<(add node:$LHS,
4096                                (ARM64urshri node:$MHS, node:$RHS))> >;
4097 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4098                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
4099 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
4100 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4101                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
4102
4103 // SHRN patterns for when a logical right shift was used instead of arithmetic
4104 // (the immediate guarantees no sign bits actually end up in the result so it
4105 // doesn't matter).
4106 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4107           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4108 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4109           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4110 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4111           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4112
4113 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4114                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
4115                                                     vecshiftR16Narrow:$imm)))),
4116           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4117                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4118 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4119                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
4120                                                     vecshiftR32Narrow:$imm)))),
4121           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4122                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4123 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4124                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
4125                                                     vecshiftR64Narrow:$imm)))),
4126           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4127                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4128
4129 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4130 // Anyexts are implemented as zexts.
4131 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4132 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4133 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4134 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4135 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4136 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4137 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4138 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4139 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4140 // Also match an extend from the upper half of a 128 bit source register.
4141 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4142           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4143 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4144           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4145 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4146           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4147 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4148           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4149 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4150           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4151 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4152           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4153 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4154           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4155 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4156           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4157 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4158           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4159
4160 // Vector shift sxtl aliases
4161 def : InstAlias<"sxtl.8h $dst, $src1",
4162                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4163 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4164                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4165 def : InstAlias<"sxtl.4s $dst, $src1",
4166                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4167 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4168                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4169 def : InstAlias<"sxtl.2d $dst, $src1",
4170                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4171 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4172                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4173
4174 // Vector shift sxtl2 aliases
4175 def : InstAlias<"sxtl2.8h $dst, $src1",
4176                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4177 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4178                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4179 def : InstAlias<"sxtl2.4s $dst, $src1",
4180                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4181 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4182                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4183 def : InstAlias<"sxtl2.2d $dst, $src1",
4184                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4185 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4186                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4187
4188 // Vector shift uxtl aliases
4189 def : InstAlias<"uxtl.8h $dst, $src1",
4190                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4191 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4192                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4193 def : InstAlias<"uxtl.4s $dst, $src1",
4194                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4195 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4196                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4197 def : InstAlias<"uxtl.2d $dst, $src1",
4198                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4199 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4200                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4201
4202 // Vector shift uxtl2 aliases
4203 def : InstAlias<"uxtl2.8h $dst, $src1",
4204                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4205 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4206                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4207 def : InstAlias<"uxtl2.4s $dst, $src1",
4208                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4209 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4210                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4211 def : InstAlias<"uxtl2.2d $dst, $src1",
4212                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4213 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4214                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4215
4216 // If an integer is about to be converted to a floating point value,
4217 // just load it on the floating point unit.
4218 // These patterns are more complex because floating point loads do not
4219 // support sign extension.
4220 // The sign extension has to be explicitly added and is only supported for
4221 // one step: byte-to-half, half-to-word, word-to-doubleword.
4222 // SCVTF GPR -> FPR is 9 cycles.
4223 // SCVTF FPR -> FPR is 4 cyclces.
4224 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4225 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4226 // and still being faster.
4227 // However, this is not good for code size.
4228 // 8-bits -> float. 2 sizes step-up.
4229 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
4230            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4231                               (SSHLLv4i16_shift
4232                                 (f64
4233                                   (EXTRACT_SUBREG
4234                                     (SSHLLv8i8_shift
4235                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4236                                                   (LDRBro ro_indexed8:$addr),
4237                                                   bsub),
4238                                      0),
4239                                    dsub)),
4240                                0),
4241                            ssub)))>, Requires<[NotForCodeSize]>;
4242 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
4243            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4244                               (SSHLLv4i16_shift
4245                                 (f64
4246                                   (EXTRACT_SUBREG
4247                                     (SSHLLv8i8_shift
4248                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4249                                                   (LDRBui am_indexed8:$addr),
4250                                                   bsub),
4251                                      0),
4252                                    dsub)),
4253                                0),
4254                            ssub)))>, Requires<[NotForCodeSize]>;
4255 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
4256            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4257                               (SSHLLv4i16_shift
4258                                 (f64
4259                                   (EXTRACT_SUBREG
4260                                     (SSHLLv8i8_shift
4261                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4262                                                   (LDURBi am_unscaled8:$addr),
4263                                                   bsub),
4264                                      0),
4265                                    dsub)),
4266                                0),
4267                            ssub)))>, Requires<[NotForCodeSize]>;
4268 // 16-bits -> float. 1 size step-up.
4269 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4270            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4271                               (SSHLLv4i16_shift
4272                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4273                                                (LDRHro ro_indexed16:$addr),
4274                                                hsub),
4275                                0),
4276                            ssub)))>, Requires<[NotForCodeSize]>;
4277 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4278            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4279                               (SSHLLv4i16_shift
4280                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4281                                                (LDRHui am_indexed16:$addr),
4282                                                hsub),
4283                                0),
4284                            ssub)))>, Requires<[NotForCodeSize]>;
4285 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4286            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4287                               (SSHLLv4i16_shift
4288                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4289                                                (LDURHi am_unscaled16:$addr),
4290                                                hsub),
4291                                0),
4292                            ssub)))>, Requires<[NotForCodeSize]>;
4293 // 32-bits to 32-bits are handled in target specific dag combine:
4294 // performIntToFpCombine.
4295 // 64-bits integer to 32-bits floating point, not possible with
4296 // SCVTF on floating point registers (both source and destination
4297 // must have the same size).
4298
4299 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4300 // 8-bits -> double. 3 size step-up: give up.
4301 // 16-bits -> double. 2 size step.
4302 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
4303            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4304                               (SSHLLv2i32_shift
4305                                  (f64
4306                                   (EXTRACT_SUBREG
4307                                     (SSHLLv4i16_shift
4308                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4309                                                   (LDRHro ro_indexed16:$addr),
4310                                                   hsub),
4311                                      0),
4312                                    dsub)),
4313                                0),
4314                              dsub)))>, Requires<[NotForCodeSize]>;
4315 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4316            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
4317                                (SSHLLv2i32_shift
4318                                  (f64
4319                                    (EXTRACT_SUBREG
4320                                      (SSHLLv4i16_shift
4321                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4322                                                   (LDRHui am_indexed16:$addr),
4323                                                   hsub),
4324                                       0),
4325                                     dsub)),
4326                                  0),
4327                               dsub)))>, Requires<[NotForCodeSize]>;
4328 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4329            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4330                               (SSHLLv2i32_shift
4331                                 (f64
4332                                   (EXTRACT_SUBREG
4333                                     (SSHLLv4i16_shift
4334                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4335                                                   (LDURHi am_unscaled16:$addr),
4336                                                   hsub),
4337                                       0),
4338                                    dsub)),
4339                                0),
4340                              dsub)))>, Requires<[NotForCodeSize]>;
4341 // 32-bits -> double. 1 size step-up.
4342 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4343            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4344                               (SSHLLv2i32_shift
4345                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4346                                                (LDRSro ro_indexed32:$addr),
4347                                                ssub),
4348                                0),
4349                              dsub)))>, Requires<[NotForCodeSize]>;
4350 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4351            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4352                               (SSHLLv2i32_shift
4353                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4354                                                (LDRSui am_indexed32:$addr),
4355                                                ssub),
4356                                0),
4357                              dsub)))>, Requires<[NotForCodeSize]>;
4358 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4359            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4360                               (SSHLLv2i32_shift
4361                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4362                                                (LDURSi am_unscaled32:$addr),
4363                                                ssub),
4364                                0),
4365                              dsub)))>, Requires<[NotForCodeSize]>;
4366 // 64-bits -> double are handled in target specific dag combine:
4367 // performIntToFpCombine.
4368
4369
4370 //----------------------------------------------------------------------------
4371 // AdvSIMD Load-Store Structure
4372 //----------------------------------------------------------------------------
4373 defm LD1 : SIMDLd1Multiple<"ld1">;
4374 defm LD2 : SIMDLd2Multiple<"ld2">;
4375 defm LD3 : SIMDLd3Multiple<"ld3">;
4376 defm LD4 : SIMDLd4Multiple<"ld4">;
4377
4378 defm ST1 : SIMDSt1Multiple<"st1">;
4379 defm ST2 : SIMDSt2Multiple<"st2">;
4380 defm ST3 : SIMDSt3Multiple<"st3">;
4381 defm ST4 : SIMDSt4Multiple<"st4">;
4382
4383 class Ld1Pat<ValueType ty, Instruction INST>
4384   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4385
4386 def : Ld1Pat<v16i8, LD1Onev16b>;
4387 def : Ld1Pat<v8i16, LD1Onev8h>;
4388 def : Ld1Pat<v4i32, LD1Onev4s>;
4389 def : Ld1Pat<v2i64, LD1Onev2d>;
4390 def : Ld1Pat<v8i8,  LD1Onev8b>;
4391 def : Ld1Pat<v4i16, LD1Onev4h>;
4392 def : Ld1Pat<v2i32, LD1Onev2s>;
4393 def : Ld1Pat<v1i64, LD1Onev1d>;
4394
4395 class St1Pat<ValueType ty, Instruction INST>
4396   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4397         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4398
4399 def : St1Pat<v16i8, ST1Onev16b>;
4400 def : St1Pat<v8i16, ST1Onev8h>;
4401 def : St1Pat<v4i32, ST1Onev4s>;
4402 def : St1Pat<v2i64, ST1Onev2d>;
4403 def : St1Pat<v8i8,  ST1Onev8b>;
4404 def : St1Pat<v4i16, ST1Onev4h>;
4405 def : St1Pat<v2i32, ST1Onev2s>;
4406 def : St1Pat<v1i64, ST1Onev1d>;
4407
4408 //---
4409 // Single-element
4410 //---
4411
4412 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4413 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4414 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4415 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4416 let mayLoad = 1, neverHasSideEffects = 1 in {
4417 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4418 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4419 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4420 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4421 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4422 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4423 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4424 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4425 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4426 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4427 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4428 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4429 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4430 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4431 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4432 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4433 }
4434
4435 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4436           (LD1Rv8b am_simdnoindex:$vaddr)>;
4437 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4438           (LD1Rv16b am_simdnoindex:$vaddr)>;
4439 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4440           (LD1Rv4h am_simdnoindex:$vaddr)>;
4441 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4442           (LD1Rv8h am_simdnoindex:$vaddr)>;
4443 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4444           (LD1Rv2s am_simdnoindex:$vaddr)>;
4445 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4446           (LD1Rv4s am_simdnoindex:$vaddr)>;
4447 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4448           (LD1Rv2d am_simdnoindex:$vaddr)>;
4449 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4450           (LD1Rv1d am_simdnoindex:$vaddr)>;
4451 // Grab the floating point version too
4452 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4453           (LD1Rv2s am_simdnoindex:$vaddr)>;
4454 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4455           (LD1Rv4s am_simdnoindex:$vaddr)>;
4456 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4457           (LD1Rv2d am_simdnoindex:$vaddr)>;
4458 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4459           (LD1Rv1d am_simdnoindex:$vaddr)>;
4460
4461 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4462                     ValueType VTy, ValueType STy, Instruction LD1>
4463   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4464            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4465         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4466
4467 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4468 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4469 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4470 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4471 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4472 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4473
4474 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4475                    ValueType VTy, ValueType STy, Instruction LD1>
4476   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4477            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4478         (EXTRACT_SUBREG
4479             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4480                           VecIndex:$idx, am_simdnoindex:$vaddr),
4481             dsub)>;
4482
4483 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4484 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4485 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4486 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4487
4488
4489 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4490 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4491 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4492 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4493
4494 // Stores
4495 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4496 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4497 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4498 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4499
4500 let AddedComplexity = 8 in
4501 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4502                     ValueType VTy, ValueType STy, Instruction ST1>
4503   : Pat<(scalar_store
4504              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4505              am_simdnoindex:$vaddr),
4506         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4507
4508 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4509 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4510 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4511 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4512 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4513 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4514
4515 let AddedComplexity = 8 in
4516 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4517                    ValueType VTy, ValueType STy, Instruction ST1>
4518   : Pat<(scalar_store
4519              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4520              am_simdnoindex:$vaddr),
4521         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4522              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4523
4524 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4525 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4526 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4527 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4528
4529 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4530                              ValueType VTy, ValueType STy, Instruction ST1,
4531                              int offset> {
4532   def : Pat<(scalar_store
4533               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4534               am_simdnoindex:$vaddr, offset),
4535         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4536              VecIndex:$idx, am_simdnoindex:$vaddr, XZR)>;
4537
4538   def : Pat<(scalar_store
4539               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4540               am_simdnoindex:$vaddr, GPR64:$Rm),
4541         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4542              VecIndex:$idx, am_simdnoindex:$vaddr, $Rm)>;
4543 }
4544
4545 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4546 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4547                         2>;
4548 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4549 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4550 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4551 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4552
4553 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4554                              ValueType VTy, ValueType STy, Instruction ST1,
4555                              int offset> {
4556   def : Pat<(scalar_store
4557               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4558               am_simdnoindex:$vaddr, offset),
4559         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr, XZR)>;
4560
4561   def : Pat<(scalar_store
4562               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4563               am_simdnoindex:$vaddr, GPR64:$Rm),
4564         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr, $Rm)>;
4565 }
4566
4567 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4568                          1>;
4569 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4570                          2>;
4571 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4572 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4573 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4574 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4575
4576 let mayStore = 1, neverHasSideEffects = 1 in {
4577 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4578 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4579 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4580 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4581 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4582 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4583 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4584 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4585 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4586 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4587 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4588 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4589 }
4590
4591 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4592 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4593 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4594 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4595
4596 //----------------------------------------------------------------------------
4597 // Crypto extensions
4598 //----------------------------------------------------------------------------
4599
4600 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4601 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4602 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4603 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4604
4605 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4606 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4607 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4608 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4609 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4610 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4611 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4612
4613 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4614 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4615 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4616
4617 //----------------------------------------------------------------------------
4618 // Compiler-pseudos
4619 //----------------------------------------------------------------------------
4620 // FIXME: Like for X86, these should go in their own separate .td file.
4621
4622 // Any instruction that defines a 32-bit result leaves the high half of the
4623 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4624 // be copying from a truncate. But any other 32-bit operation will zero-extend
4625 // up to 64 bits.
4626 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4627 def def32 : PatLeaf<(i32 GPR32:$src), [{
4628   return N->getOpcode() != ISD::TRUNCATE &&
4629          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4630          N->getOpcode() != ISD::CopyFromReg;
4631 }]>;
4632
4633 // In the case of a 32-bit def that is known to implicitly zero-extend,
4634 // we can use a SUBREG_TO_REG.
4635 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4636
4637 // For an anyext, we don't care what the high bits are, so we can perform an
4638 // INSERT_SUBREF into an IMPLICIT_DEF.
4639 def : Pat<(i64 (anyext GPR32:$src)),
4640           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4641
4642 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4643 // instruction (UBFM) on the enclosing super-reg.
4644 def : Pat<(i64 (zext GPR32:$src)),
4645  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4646
4647 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4648 // containing super-reg.
4649 def : Pat<(i64 (sext GPR32:$src)),
4650    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4651 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4652 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4653 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4654 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4655 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4656 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4657 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4658
4659 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4660           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4661                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4662 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4663           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4664                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4665
4666 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4667           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4668                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4669 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4670           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4671                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4672
4673 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4674           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4675                    (i64 (i64shift_a        imm0_63:$imm)),
4676                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4677
4678 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4679 // AddedComplexity for the following patterns since we want to match sext + sra
4680 // patterns before we attempt to match a single sra node.
4681 let AddedComplexity = 20 in {
4682 // We support all sext + sra combinations which preserve at least one bit of the
4683 // original value which is to be sign extended. E.g. we support shifts up to
4684 // bitwidth-1 bits.
4685 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4686           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4687 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4688           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4689
4690 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4691           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4692 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4693           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4694
4695 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4696           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4697                    (i64 imm0_31:$imm), 31)>;
4698 } // AddedComplexity = 20
4699
4700 // To truncate, we can simply extract from a subregister.
4701 def : Pat<(i32 (trunc GPR64sp:$src)),
4702           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4703
4704 // __builtin_trap() uses the BRK instruction on ARM64.
4705 def : Pat<(trap), (BRK 1)>;
4706
4707 // Conversions within AdvSIMD types in the same register size are free.
4708 // But because we need a consistent lane ordering, in big endian many
4709 // conversions require one or more REV instructions.
4710 //
4711 // Consider a simple memory load followed by a bitconvert then a store.
4712 //   v0 = load v2i32
4713 //   v1 = BITCAST v2i32 v0 to v4i16
4714 //        store v4i16 v2
4715 //
4716 // In big endian mode every memory access has an implicit byte swap. LDR and
4717 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
4718 // is, they treat the vector as a sequence of elements to be byte-swapped.
4719 // The two pairs of instructions are fundamentally incompatible. We've decided
4720 // to use LD1/ST1 only to simplify compiler implementation.
4721 //
4722 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
4723 // the original code sequence:
4724 //   v0 = load v2i32
4725 //   v1 = REV v2i32                  (implicit)
4726 //   v2 = BITCAST v2i32 v1 to v4i16
4727 //   v3 = REV v4i16 v2               (implicit)
4728 //        store v4i16 v3
4729 //
4730 // But this is now broken - the value stored is different to the value loaded
4731 // due to lane reordering. To fix this, on every BITCAST we must perform two
4732 // other REVs:
4733 //   v0 = load v2i32
4734 //   v1 = REV v2i32                  (implicit)
4735 //   v2 = REV v2i32
4736 //   v3 = BITCAST v2i32 v2 to v4i16
4737 //   v4 = REV v4i16
4738 //   v5 = REV v4i16 v4               (implicit)
4739 //        store v4i16 v5
4740 //
4741 // This means an extra two instructions, but actually in most cases the two REV
4742 // instructions can be combined into one. For example:
4743 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
4744 //
4745 // There is also no 128-bit REV instruction. This must be synthesized with an
4746 // EXT instruction.
4747 //
4748 // Most bitconverts require some sort of conversion. The only exceptions are:
4749 //   a) Identity conversions -  vNfX <-> vNiX
4750 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
4751 //
4752
4753 let Predicates = [IsLE] in {
4754 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4755 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4756 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4757 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4758
4759 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4760           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4761 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4762           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4763 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4764           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4765 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4766           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4767 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4768           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4769 }
4770 let Predicates = [IsBE] in {
4771 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
4772                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4773 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
4774                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4775 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
4776                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4777 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
4778                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
4779
4780 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
4781           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4782 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
4783           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4784 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
4785           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4786 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
4787           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
4788 }
4789 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4790 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4791 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
4792           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4793 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
4794           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4795 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
4796           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4797 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
4798
4799 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
4800           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
4801 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
4802           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
4803 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
4804           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
4805 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
4806           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
4807 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
4808           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
4809
4810 let Predicates = [IsLE] in {
4811 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4812 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4813 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4814 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4815 }
4816 let Predicates = [IsBE] in {
4817 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
4818                              (v1i64 (REV64v2i32 FPR64:$src))>;
4819 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
4820                              (v1i64 (REV64v4i16 FPR64:$src))>;
4821 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
4822                              (v1i64 (REV64v8i8 FPR64:$src))>;
4823 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
4824                              (v1i64 (REV64v2i32 FPR64:$src))>;
4825 }
4826 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4827 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4828
4829 let Predicates = [IsLE] in {
4830 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4831 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4832 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4833 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4834 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4835 }
4836 let Predicates = [IsBE] in {
4837 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
4838                              (v2i32 (REV64v2i32 FPR64:$src))>;
4839 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
4840                              (v2i32 (REV32v4i16 FPR64:$src))>;
4841 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
4842                              (v2i32 (REV32v8i8 FPR64:$src))>;
4843 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
4844                              (v2i32 (REV64v2i32 FPR64:$src))>;
4845 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
4846                              (v2i32 (REV64v2i32 FPR64:$src))>;
4847 }
4848 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4849
4850 let Predicates = [IsLE] in {
4851 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4852 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4853 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4854 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4855 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4856 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4857 }
4858 let Predicates = [IsBE] in {
4859 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
4860                              (v4i16 (REV64v4i16 FPR64:$src))>;
4861 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
4862                              (v4i16 (REV32v4i16 FPR64:$src))>;
4863 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
4864                              (v4i16 (REV16v8i8 FPR64:$src))>;
4865 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
4866                              (v4i16 (REV64v4i16 FPR64:$src))>;
4867 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
4868                              (v4i16 (REV32v4i16 FPR64:$src))>;
4869 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
4870                              (v4i16 (REV64v4i16 FPR64:$src))>;
4871 }
4872
4873 let Predicates = [IsLE] in {
4874 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4875 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4876 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4877 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4878 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4879 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4880 }
4881 let Predicates = [IsBE] in {
4882 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
4883                              (v8i8 (REV64v8i8 FPR64:$src))>;
4884 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
4885                              (v8i8 (REV32v8i8 FPR64:$src))>;
4886 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
4887                              (v8i8 (REV16v8i8 FPR64:$src))>;
4888 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
4889                              (v8i8 (REV64v8i8 FPR64:$src))>;
4890 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
4891                              (v8i8 (REV32v8i8 FPR64:$src))>;
4892 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
4893                              (v8i8 (REV64v8i8 FPR64:$src))>;
4894 }
4895
4896 let Predicates = [IsLE] in {
4897 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4898 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4899 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4900 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4901 }
4902 let Predicates = [IsBE] in {
4903 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
4904                              (f64 (REV64v2i32 FPR64:$src))>;
4905 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
4906                              (f64 (REV64v4i16 FPR64:$src))>;
4907 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
4908                              (f64 (REV64v2i32 FPR64:$src))>;
4909 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
4910                              (f64 (REV64v8i8 FPR64:$src))>;
4911 }
4912 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4913 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4914
4915 let Predicates = [IsLE] in {
4916 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4917 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4918 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4919 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4920 }
4921 let Predicates = [IsBE] in {
4922 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
4923                              (v1f64 (REV64v2i32 FPR64:$src))>;
4924 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
4925                              (v1f64 (REV64v4i16 FPR64:$src))>;
4926 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
4927                              (v1f64 (REV64v8i8 FPR64:$src))>;
4928 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
4929                              (v1f64 (REV64v2i32 FPR64:$src))>;
4930 }
4931 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4932 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4933
4934 let Predicates = [IsLE] in {
4935 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4936 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4937 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4938 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4939 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4940 }
4941 let Predicates = [IsBE] in {
4942 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
4943                              (v2f32 (REV64v2i32 FPR64:$src))>;
4944 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
4945                              (v2f32 (REV32v4i16 FPR64:$src))>;
4946 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
4947                              (v2f32 (REV32v8i8 FPR64:$src))>;
4948 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
4949                              (v2f32 (REV64v2i32 FPR64:$src))>;
4950 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
4951                              (v2f32 (REV64v2i32 FPR64:$src))>;
4952 }
4953 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4954
4955 let Predicates = [IsLE] in {
4956 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4957 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4958 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4959 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4960 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4961 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
4962 }
4963 let Predicates = [IsBE] in {
4964 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
4965                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
4966 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
4967                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
4968                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
4969 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
4970                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
4971                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
4972 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
4973                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
4974 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
4975                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
4976                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
4977 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
4978                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
4979                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
4980 }
4981
4982 let Predicates = [IsLE] in {
4983 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4984 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4985 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4986 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4987 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4988 }
4989 let Predicates = [IsBE] in {
4990 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
4991                              (v2f64 (EXTv16i8 FPR128:$src,
4992                                               FPR128:$src, (i32 8)))>;
4993 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
4994                              (v2f64 (REV64v4i32 FPR128:$src))>;
4995 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
4996                              (v2f64 (REV64v8i16 FPR128:$src))>;
4997 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
4998                              (v2f64 (REV64v16i8 FPR128:$src))>;
4999 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5000                              (v2f64 (REV64v4i32 FPR128:$src))>;
5001 }
5002 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5003
5004 let Predicates = [IsLE] in {
5005 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5006 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5007 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5008 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5009 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5010 }
5011 let Predicates = [IsBE] in {
5012 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5013                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5014                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5015 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5016                              (v4f32 (REV32v8i16 FPR128:$src))>;
5017 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5018                              (v4f32 (REV32v16i8 FPR128:$src))>;
5019 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5020                              (v4f32 (REV64v4i32 FPR128:$src))>;
5021 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5022                              (v4f32 (REV64v4i32 FPR128:$src))>;
5023 }
5024 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5025
5026 let Predicates = [IsLE] in {
5027 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5028 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5029 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5030 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5031 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5032 }
5033 let Predicates = [IsBE] in {
5034 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5035                              (v2i64 (EXTv16i8 FPR128:$src,
5036                                               FPR128:$src, (i32 8)))>;
5037 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5038                              (v2i64 (REV64v4i32 FPR128:$src))>;
5039 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5040                              (v2i64 (REV64v8i16 FPR128:$src))>;
5041 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5042                              (v2i64 (REV64v16i8 FPR128:$src))>;
5043 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5044                              (v2i64 (REV64v4i32 FPR128:$src))>;
5045 }
5046 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5047
5048 let Predicates = [IsLE] in {
5049 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5050 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5051 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5052 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5053 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5054 }
5055 let Predicates = [IsBE] in {
5056 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5057                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5058                                               (REV64v4i32 FPR128:$src),
5059                                               (i32 8)))>;
5060 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5061                              (v4i32 (REV64v4i32 FPR128:$src))>;
5062 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5063                              (v4i32 (REV32v8i16 FPR128:$src))>;
5064 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5065                              (v4i32 (REV32v16i8 FPR128:$src))>;
5066 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5067                              (v4i32 (REV64v4i32 FPR128:$src))>;
5068 }
5069 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5070
5071 let Predicates = [IsLE] in {
5072 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5073 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5074 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5075 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5076 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5077 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5078 }
5079 let Predicates = [IsBE] in {
5080 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5081                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5082                                               (REV64v8i16 FPR128:$src),
5083                                               (i32 8)))>;
5084 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5085                              (v8i16 (REV64v8i16 FPR128:$src))>;
5086 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5087                              (v8i16 (REV32v8i16 FPR128:$src))>;
5088 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5089                              (v8i16 (REV16v16i8 FPR128:$src))>;
5090 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5091                              (v8i16 (REV64v8i16 FPR128:$src))>;
5092 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5093                              (v8i16 (REV32v8i16 FPR128:$src))>;
5094 }
5095
5096 let Predicates = [IsLE] in {
5097 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5098 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5099 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5100 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5101 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5102 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5103 }
5104 let Predicates = [IsBE] in {
5105 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5106                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5107                                               (REV64v16i8 FPR128:$src),
5108                                               (i32 8)))>;
5109 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5110                              (v16i8 (REV64v16i8 FPR128:$src))>;
5111 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5112                              (v16i8 (REV32v16i8 FPR128:$src))>;
5113 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5114                              (v16i8 (REV16v16i8 FPR128:$src))>;
5115 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5116                              (v16i8 (REV64v16i8 FPR128:$src))>;
5117 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5118                              (v16i8 (REV32v16i8 FPR128:$src))>;
5119 }
5120
5121 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5122           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5123 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5124           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5125 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5126           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5127 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5128           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5129
5130 // A 64-bit subvector insert to the first 128-bit vector position
5131 // is a subregister copy that needs no instruction.
5132 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5133           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5134 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5135           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5136 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5137           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5138 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5139           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5140 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5141           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5142 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5143           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5144
5145 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5146 // or v2f32.
5147 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5148                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5149            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5150 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5151                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5152            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5153     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5154     // so we match on v4f32 here, not v2f32. This will also catch adding
5155     // the low two lanes of a true v4f32 vector.
5156 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5157                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5158           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5159
5160 // Scalar 64-bit shifts in FPR64 registers.
5161 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5162           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5163 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5164           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5165 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5166           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5167 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5168           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5169
5170 // Tail call return handling. These are all compiler pseudo-instructions,
5171 // so no encoding information or anything like that.
5172 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5173   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5174   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5175 }
5176
5177 def : Pat<(ARM64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5178           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5179 def : Pat<(ARM64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5180           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5181 def : Pat<(ARM64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5182           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5183
5184 include "ARM64InstrAtomics.td"