lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM64-specific DAG Nodes.
  16 //
  17
  18 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  19 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  20                                               [SDTCisSameAs<0, 2>,
  21                                                SDTCisSameAs<0, 3>,
  22                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  23
  24 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  25 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  26                                             [SDTCisSameAs<0, 1>,
  27                                              SDTCisSameAs<0, 2>,
  28                                              SDTCisInt<0>,
  29                                              SDTCisVT<3, i32>]>;
  30
  31 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  32 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  33                                             [SDTCisSameAs<0, 2>,
  34                                              SDTCisSameAs<0, 3>,
  35                                              SDTCisInt<0>,
  36                                              SDTCisVT<1, i32>,
  37                                              SDTCisVT<4, i32>]>;
  38
  39 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  40                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  41                                       SDTCisVT<2, i32>]>;
  42 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  43 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  44                                         SDTCisVT<2, OtherVT>]>;
  45
  46
  47 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  48                                    [SDTCisSameAs<0, 1>,
  49                                     SDTCisSameAs<0, 2>,
  50                                     SDTCisInt<3>,
  51                                     SDTCisVT<4, i32>]>;
  52 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  53                                    [SDTCisFP<0>,
  54                                     SDTCisSameAs<0, 1>]>;
  55 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  56 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  57 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  58                                           SDTCisSameAs<0, 1>,
  59                                           SDTCisSameAs<0, 2>]>;
  60 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  61 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  62 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  63                                            SDTCisInt<2>, SDTCisInt<3>]>;
  64 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  65 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  66                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  67 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  68
  69 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  70 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  71 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  72 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisSameAs<0,2>]>;
  74 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  75                                            SDTCisSameAs<0,2>,
  76                                            SDTCisSameAs<0,3>]>;
  77 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  78 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  79
  80 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  81
  82 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  83                                                  SDTCisPtrTy<1>]>;
  84 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  85                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  86                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  87                                          SDTCisSameAs<1, 4>]>;
  88
  89
  90 // Node definitions.
  91 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
  92 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
  93 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
  94 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
  95                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
  96                                 [SDNPHasChain, SDNPOutGlue]>;
  97 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
  98                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
  99                                                SDTCisVT<1, i32> ]>,
 100                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 101 def ARM64call          : SDNode<"ARM64ISD::CALL",
 102                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 103                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                  SDNPVariadic]>;
 105 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 106                                 [SDNPHasChain]>;
 107 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 108                                 [SDNPHasChain]>;
 109 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 110                                 [SDNPHasChain]>;
 111 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 112                                 [SDNPHasChain]>;
 113 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 114                                 [SDNPHasChain]>;
 115
 116
 117 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 118 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 119 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 120 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 121 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 122                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 124 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 125 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 126                             [SDNPCommutative]>;
 127 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 128 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut>;
 129 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 130 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 131
 132 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 133
 134 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 135
 136 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 137 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 138
 139 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 140 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 141 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 142 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 143 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 144
 145 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 146 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 147 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 148 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 149 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 150 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 151
 152 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 153 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 154 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 155 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 156 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 157 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 158 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 159
 160 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 161 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 162 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 163 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 164
 165 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 166 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 167 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 168 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 169 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 170 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 171 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 172 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 173
 174 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 175 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 176
 177 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 178 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 179 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 180 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 181 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 182
 183 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 184 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 185 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 186
 187 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 188 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 189 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 190 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 191 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 192 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 193                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 194
 195 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 196 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 197 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 198 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 199 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 200
 201 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 202 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 203
 204 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 205
 206 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 207                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 210                                [SDNPHasChain, SDNPSideEffect]>;
 211
 212 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 213 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 214
 215 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 216                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 217                                 SDNPVariadic]>;
 218
 219 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 220
 221
 222 //===----------------------------------------------------------------------===//
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 // ARM64 Instruction Predicate Definitions.
 227 //
 228 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 229 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 230 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 231 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 232 def ForCodeSize   : Predicate<"ForCodeSize">;
 233 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 234
 235 include "ARM64InstrFormats.td"
 236
 237 //===----------------------------------------------------------------------===//
 238
 239 //===----------------------------------------------------------------------===//
 240 // Miscellaneous instructions.
 241 //===----------------------------------------------------------------------===//
 242
 243 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 244 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 245                               [(ARM64callseq_start timm:$amt)]>;
 246 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 247                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 248 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 249
 250 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 251 // FIXME: The following pseudo instructions are only needed because remat
 252 // cannot handle multiple instructions.  When that changes, they can be
 253 // removed, along with the ARM64Wrapper node.
 254
 255 let AddedComplexity = 10 in
 256 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 257                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 258               Sched<[WriteLDAdr]>;
 259
 260 // The MOVaddr instruction should match only when the add is not folded
 261 // into a load or store address.
 262 def MOVaddr
 263     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 264              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 265                                             tglobaladdr:$low))]>,
 266       Sched<[WriteAdrAdr]>;
 267 def MOVaddrJT
 268     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 269              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 270                                              tjumptable:$low))]>,
 271       Sched<[WriteAdrAdr]>;
 272 def MOVaddrCP
 273     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 274              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 275                                              tconstpool:$low))]>,
 276       Sched<[WriteAdrAdr]>;
 277 def MOVaddrBA
 278     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 279              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 280                                              tblockaddress:$low))]>,
 281       Sched<[WriteAdrAdr]>;
 282 def MOVaddrTLS
 283     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 284              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 285                                             tglobaltlsaddr:$low))]>,
 286       Sched<[WriteAdrAdr]>;
 287 def MOVaddrEXT
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 290                                             texternalsym:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292
 293 } // isReMaterializable, isCodeGenOnly
 294
 295 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 296           (LOADgot tglobaltlsaddr:$addr)>;
 297
 298 def : Pat<(ARM64LOADgot texternalsym:$addr),
 299           (LOADgot texternalsym:$addr)>;
 300
 301 def : Pat<(ARM64LOADgot tconstpool:$addr),
 302           (LOADgot tconstpool:$addr)>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // System instructions.
 306 //===----------------------------------------------------------------------===//
 307
 308 def HINT  : HintI<"hint">;
 309 def : InstAlias<"nop",  (HINT 0b000)>;
 310 def : InstAlias<"yield",(HINT 0b001)>;
 311 def : InstAlias<"wfe",  (HINT 0b010)>;
 312 def : InstAlias<"wfi",  (HINT 0b011)>;
 313 def : InstAlias<"sev",  (HINT 0b100)>;
 314 def : InstAlias<"sevl", (HINT 0b101)>;
 315
 316   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 317 let mayLoad = 1, mayStore = 1 in
 318 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 319
 320 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 321 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 322 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 323 def : InstAlias<"clrex", (CLREX 0xf)>;
 324 def : InstAlias<"isb", (ISB 0xf)>;
 325
 326 def MRS    : MRSI;
 327 def MSR    : MSRI;
 328 def MSRcpsr: MSRcpsrI;
 329
 330 // The thread pointer (on Linux, at least, where this has been implemented) is
 331 // TPIDR_EL0.
 332 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 333
 334 // Generic system instructions
 335 def SYSxt  : SystemXtI<0, "sys">;
 336 def SYSLxt : SystemLXtI<1, "sysl">;
 337
 338 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 339                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 340                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 341
 342 //===----------------------------------------------------------------------===//
 343 // Move immediate instructions.
 344 //===----------------------------------------------------------------------===//
 345
 346 defm MOVK : InsertImmediate<0b11, "movk">;
 347 defm MOVN : MoveImmediate<0b00, "movn">;
 348
 349 let PostEncoderMethod = "fixMOVZ" in
 350 defm MOVZ : MoveImmediate<0b10, "movz">;
 351
 352 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 353 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 354 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 355 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 356 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 357 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 358
 359 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 360 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 361 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 362 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 363
 364 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 365 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 366 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 367 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 368
 369 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 370 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 371 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 372 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 373
 374 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 375 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 376 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 377
 378 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 379 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 380 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 381
 382 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 383     isAsCheapAsAMove = 1 in {
 384 // FIXME: The following pseudo instructions are only needed because remat
 385 // cannot handle multiple instructions.  When that changes, we can select
 386 // directly to the real instructions and get rid of these pseudos.
 387
 388 def MOVi32imm
 389     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 390              [(set GPR32:$dst, imm:$src)]>,
 391       Sched<[WriteImm]>;
 392 def MOVi64imm
 393     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 394              [(set GPR64:$dst, imm:$src)]>,
 395       Sched<[WriteImm]>;
 396 } // isReMaterializable, isCodeGenOnly
 397
 398 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 399                              tglobaladdr:$g1, tglobaladdr:$g0),
 400           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 401                                   tglobaladdr:$g2, 32),
 402                           tglobaladdr:$g1, 16),
 403                   tglobaladdr:$g0, 0)>;
 404
 405 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 406                              tblockaddress:$g1, tblockaddress:$g0),
 407           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 408                                   tblockaddress:$g2, 32),
 409                           tblockaddress:$g1, 16),
 410                   tblockaddress:$g0, 0)>;
 411
 412 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 413                              tconstpool:$g1, tconstpool:$g0),
 414           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 415                                   tconstpool:$g2, 32),
 416                           tconstpool:$g1, 16),
 417                   tconstpool:$g0, 0)>;
 418
 419
 420 //===----------------------------------------------------------------------===//
 421 // Arithmetic instructions.
 422 //===----------------------------------------------------------------------===//
 423
 424 // Add/subtract with carry.
 425 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 426 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 427
 428 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 429 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 430 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 431 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 432
 433 // Add/subtract
 434 defm ADD : AddSub<0, "add", add>;
 435 defm SUB : AddSub<1, "sub">;
 436
 437 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 438 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 439
 440 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 441 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 442           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 443 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 444           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 445 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 446           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 447 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 448           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 449 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 450           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 451 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 452           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 453 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 454           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 455 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 456           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 457
 458 // Because of the immediate format for add/sub-imm instructions, the
 459 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 460 //  These patterns capture that transformation.
 461 let AddedComplexity = 1 in {
 462 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 463           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 464 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 465           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 466 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 467           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 468 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 469           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 470 }
 471
 472 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 473 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 474 def : InstAlias<"neg $dst, $src, $shift",
 475                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 476 def : InstAlias<"neg $dst, $src, $shift",
 477                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 478
 479 // Because of the immediate format for add/sub-imm instructions, the
 480 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 481 //  These patterns capture that transformation.
 482 let AddedComplexity = 1 in {
 483 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 484           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 485 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 486           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 487 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 488           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 489 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 490           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 491 }
 492
 493 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 494 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 495 def : InstAlias<"negs $dst, $src, $shift",
 496                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 497 def : InstAlias<"negs $dst, $src, $shift",
 498                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 499
 500 // Unsigned/Signed divide
 501 defm UDIV : Div<0, "udiv", udiv>;
 502 defm SDIV : Div<1, "sdiv", sdiv>;
 503 let isCodeGenOnly = 1 in {
 504 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 505 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 506 }
 507
 508 // Variable shift
 509 defm ASRV : Shift<0b10, "asrv", sra>;
 510 defm LSLV : Shift<0b00, "lslv", shl>;
 511 defm LSRV : Shift<0b01, "lsrv", srl>;
 512 defm RORV : Shift<0b11, "rorv", rotr>;
 513
 514 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 515 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 516 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 517 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 518 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 519 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 520 def : ShiftAlias<"ror", RORVWr, GPR32>;
 521 def : ShiftAlias<"ror", RORVXr, GPR64>;
 522
 523 // Multiply-add
 524 let AddedComplexity = 7 in {
 525 defm MADD : MulAccum<0, "madd", add>;
 526 defm MSUB : MulAccum<1, "msub", sub>;
 527
 528 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 529           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 530 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 531           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 532
 533 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 534           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 535 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 536           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 537 } // AddedComplexity = 7
 538
 539 let AddedComplexity = 5 in {
 540 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 541 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 542 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 543 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 544
 545 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 546           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 547 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 548           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 549
 550 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 551           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 552 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 553           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 554 } // AddedComplexity = 5
 555
 556 def : MulAccumWAlias<"mul", MADDWrrr>;
 557 def : MulAccumXAlias<"mul", MADDXrrr>;
 558 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 559 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 560 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 561 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 562 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 563 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 564
 565 // Multiply-high
 566 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 567 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 568
 569 // CRC32
 570 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 571 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 572 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 573 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 574
 575 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 576 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 577 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 578 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 579
 580
 581 //===----------------------------------------------------------------------===//
 582 // Logical instructions.
 583 //===----------------------------------------------------------------------===//
 584
 585 // (immediate)
 586 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 587 defm AND  : LogicalImm<0b00, "and", and>;
 588 defm EOR  : LogicalImm<0b10, "eor", xor>;
 589 defm ORR  : LogicalImm<0b01, "orr", or>;
 590
 591 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 592                                           logical_imm32:$imm)>;
 593 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 594                                           logical_imm64:$imm)>;
 595
 596
 597 // (register)
 598 defm ANDS : LogicalRegS<0b11, 0, "ands">;
 599 defm BICS : LogicalRegS<0b11, 1, "bics">;
 600 defm AND  : LogicalReg<0b00, 0, "and", and>;
 601 defm BIC  : LogicalReg<0b00, 1, "bic",
 602                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 603 defm EON  : LogicalReg<0b10, 1, "eon",
 604                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 605 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 606 defm ORN  : LogicalReg<0b01, 1, "orn",
 607                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 608 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 609
 610 def : InstAlias<"tst $src1, $src2",
 611                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 612 def : InstAlias<"tst $src1, $src2",
 613                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 614
 615 def : InstAlias<"tst $src1, $src2",
 616                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 617 def : InstAlias<"tst $src1, $src2",
 618                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 619
 620 def : InstAlias<"tst $src1, $src2, $sh",
 621                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 622 def : InstAlias<"tst $src1, $src2, $sh",
 623                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 624
 625 def : InstAlias<"mvn $Wd, $Wm",
 626                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 627 def : InstAlias<"mvn $Xd, $Xm",
 628                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 629
 630 def : InstAlias<"mvn $Wd, $Wm, $sh",
 631                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift:$sh)>;
 632 def : InstAlias<"mvn $Xd, $Xm, $sh",
 633                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift:$sh)>;
 634
 635 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 636 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 637
 638
 639 //===----------------------------------------------------------------------===//
 640 // One operand data processing instructions.
 641 //===----------------------------------------------------------------------===//
 642
 643 defm CLS    : OneOperandData<0b101, "cls">;
 644 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 645 defm RBIT   : OneOperandData<0b000, "rbit">;
 646 def  REV16Wr : OneWRegData<0b001, "rev16",
 647                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 648 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 649
 650 def : Pat<(cttz GPR32:$Rn),
 651           (CLZWr (RBITWr GPR32:$Rn))>;
 652 def : Pat<(cttz GPR64:$Rn),
 653           (CLZXr (RBITXr GPR64:$Rn))>;
 654 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 655                 (i32 1))),
 656           (CLSWr GPR32:$Rn)>;
 657 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 658                 (i64 1))),
 659           (CLSXr GPR64:$Rn)>;
 660
 661 // Unlike the other one operand instructions, the instructions with the "rev"
 662 // mnemonic do *not* just different in the size bit, but actually use different
 663 // opcode bits for the different sizes.
 664 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 665 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 666 def REV32Xr : OneXRegData<0b010, "rev32",
 667                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 668
 669 // The bswap commutes with the rotr so we want a pattern for both possible
 670 // orders.
 671 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 672 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 673
 674 //===----------------------------------------------------------------------===//
 675 // Bitfield immediate extraction instruction.
 676 //===----------------------------------------------------------------------===//
 677 let neverHasSideEffects = 1 in
 678 defm EXTR : ExtractImm<"extr">;
 679 def : InstAlias<"ror $dst, $src, $shift",
 680             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 681 def : InstAlias<"ror $dst, $src, $shift",
 682             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 683
 684 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 685           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 686 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 687           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 688
 689 //===----------------------------------------------------------------------===//
 690 // Other bitfield immediate instructions.
 691 //===----------------------------------------------------------------------===//
 692 let neverHasSideEffects = 1 in {
 693 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 694 defm SBFM : BitfieldImm<0b00, "sbfm">;
 695 defm UBFM : BitfieldImm<0b10, "ubfm">;
 696 }
 697
 698 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 699   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 700   return CurDAG->getTargetConstant(enc, MVT::i64);
 701 }]>;
 702
 703 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 704   uint64_t enc = 31 - N->getZExtValue();
 705   return CurDAG->getTargetConstant(enc, MVT::i64);
 706 }]>;
 707
 708 // min(7, 31 - shift_amt)
 709 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 710   uint64_t enc = 31 - N->getZExtValue();
 711   enc = enc > 7 ? 7 : enc;
 712   return CurDAG->getTargetConstant(enc, MVT::i64);
 713 }]>;
 714
 715 // min(15, 31 - shift_amt)
 716 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 717   uint64_t enc = 31 - N->getZExtValue();
 718   enc = enc > 15 ? 15 : enc;
 719   return CurDAG->getTargetConstant(enc, MVT::i64);
 720 }]>;
 721
 722 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 723   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 724   return CurDAG->getTargetConstant(enc, MVT::i64);
 725 }]>;
 726
 727 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 728   uint64_t enc = 63 - N->getZExtValue();
 729   return CurDAG->getTargetConstant(enc, MVT::i64);
 730 }]>;
 731
 732 // min(7, 63 - shift_amt)
 733 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 734   uint64_t enc = 63 - N->getZExtValue();
 735   enc = enc > 7 ? 7 : enc;
 736   return CurDAG->getTargetConstant(enc, MVT::i64);
 737 }]>;
 738
 739 // min(15, 63 - shift_amt)
 740 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 741   uint64_t enc = 63 - N->getZExtValue();
 742   enc = enc > 15 ? 15 : enc;
 743   return CurDAG->getTargetConstant(enc, MVT::i64);
 744 }]>;
 745
 746 // min(31, 63 - shift_amt)
 747 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 748   uint64_t enc = 63 - N->getZExtValue();
 749   enc = enc > 31 ? 31 : enc;
 750   return CurDAG->getTargetConstant(enc, MVT::i64);
 751 }]>;
 752
 753 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 754           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 755                               (i64 (i32shift_b imm0_31:$imm)))>;
 756 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 757           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 758                               (i64 (i64shift_b imm0_63:$imm)))>;
 759
 760 let AddedComplexity = 10 in {
 761 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 762           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 763 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 764           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 765 }
 766
 767 def : InstAlias<"asr $dst, $src, $shift",
 768                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 769 def : InstAlias<"asr $dst, $src, $shift",
 770                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 771 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 772 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 773 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 774 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 775 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 776
 777 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 778           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 779 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 780           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 781
 782 def : InstAlias<"lsr $dst, $src, $shift",
 783                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 784 def : InstAlias<"lsr $dst, $src, $shift",
 785                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 786 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 787 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 788 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 789 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 790 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 791
 792 //===----------------------------------------------------------------------===//
 793 // Conditionally set flags instructions.
 794 //===----------------------------------------------------------------------===//
 795 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 796 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 797
 798 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 799 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 800
 801 //===----------------------------------------------------------------------===//
 802 // Conditional select instructions.
 803 //===----------------------------------------------------------------------===//
 804 defm CSEL  : CondSelect<0, 0b00, "csel">;
 805
 806 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 807 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 808 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 809 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 810
 811 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 812           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 813 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 814           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 815 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 816           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 817 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 818           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 819 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 820           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 821 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 822           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 823
 824 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 825           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 826 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 827           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 828 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 829           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 830 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 831           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 832
 833 // The inverse of the condition code from the alias instruction is what is used
 834 // in the aliased instruction. The parser all ready inverts the condition code
 835 // for these aliases.
 836 // FIXME: Is this the correct way to handle these aliases?
 837 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 838 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 839
 840 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 841 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 842
 843 def : InstAlias<"cinc $dst, $src, $cc",
 844                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 845 def : InstAlias<"cinc $dst, $src, $cc",
 846                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 847
 848 def : InstAlias<"cinv $dst, $src, $cc",
 849                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 850 def : InstAlias<"cinv $dst, $src, $cc",
 851                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 852
 853 def : InstAlias<"cneg $dst, $src, $cc",
 854                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 855 def : InstAlias<"cneg $dst, $src, $cc",
 856                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 857
 858 //===----------------------------------------------------------------------===//
 859 // PC-relative instructions.
 860 //===----------------------------------------------------------------------===//
 861 let isReMaterializable = 1 in {
 862 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 863 def ADR  : ADRI<0, "adr", adrlabel, []>;
 864 } // neverHasSideEffects = 1
 865
 866 def ADRP : ADRI<1, "adrp", adrplabel,
 867                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 868 } // isReMaterializable = 1
 869
 870 // page address of a constant pool entry, block address
 871 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 872 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 873
 874 //===----------------------------------------------------------------------===//
 875 // Unconditional branch (register) instructions.
 876 //===----------------------------------------------------------------------===//
 877
 878 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 879 def RET  : BranchReg<0b0010, "ret", []>;
 880 def DRPS : SpecialReturn<0b0101, "drps">;
 881 def ERET : SpecialReturn<0b0100, "eret">;
 882 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 883
 884 // Default to the LR register.
 885 def : InstAlias<"ret", (RET LR)>;
 886
 887 let isCall = 1, Defs = [LR], Uses = [SP] in {
 888 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 889 } // isCall
 890
 891 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 892 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 893 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 894
 895 // Create a separate pseudo-instruction for codegen to use so that we don't
 896 // flag lr as used in every function. It'll be restored before the RET by the
 897 // epilogue if it's legitimately used.
 898 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 899   let isTerminator = 1;
 900   let isBarrier = 1;
 901   let isReturn = 1;
 902 }
 903
 904 // This is a directive-like pseudo-instruction. The purpose is to insert an
 905 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 906 // (which in the usual case is a BLR).
 907 let hasSideEffects = 1 in
 908 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 909   let AsmString = ".tlsdesccall $sym";
 910 }
 911
 912 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 913 // gets expanded to two MCInsts during lowering.
 914 let isCall = 1, Defs = [LR] in
 915 def TLSDESC_BLR
 916     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 917              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 918
 919 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 920           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 921 //===----------------------------------------------------------------------===//
 922 // Conditional branch (immediate) instruction.
 923 //===----------------------------------------------------------------------===//
 924 def Bcc : BranchCond;
 925
 926 //===----------------------------------------------------------------------===//
 927 // Compare-and-branch instructions.
 928 //===----------------------------------------------------------------------===//
 929 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 930 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 931
 932 //===----------------------------------------------------------------------===//
 933 // Test-bit-and-branch instructions.
 934 //===----------------------------------------------------------------------===//
 935 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 936 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 937
 938 //===----------------------------------------------------------------------===//
 939 // Unconditional branch (immediate) instructions.
 940 //===----------------------------------------------------------------------===//
 941 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 942 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 943 } // isBranch, isTerminator, isBarrier
 944
 945 let isCall = 1, Defs = [LR], Uses = [SP] in {
 946 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 947 } // isCall
 948 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 949
 950 //===----------------------------------------------------------------------===//
 951 // Exception generation instructions.
 952 //===----------------------------------------------------------------------===//
 953 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 954 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 955 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 956 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 957 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 958 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 959 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 960 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 961
 962 // DCPSn defaults to an immediate operand of zero if unspecified.
 963 def : InstAlias<"dcps1", (DCPS1 0)>;
 964 def : InstAlias<"dcps2", (DCPS2 0)>;
 965 def : InstAlias<"dcps3", (DCPS3 0)>;
 966
 967 //===----------------------------------------------------------------------===//
 968 // Load instructions.
 969 //===----------------------------------------------------------------------===//
 970
 971 // Pair (indexed, offset)
 972 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 973 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 974 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 975 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 976 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 977
 978 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 979
 980 // Pair (pre-indexed)
 981 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
 982 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
 983 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
 984 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
 985 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
 986
 987 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
 988
 989 // Pair (post-indexed)
 990 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
 991 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
 992 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
 993 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
 994 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
 995
 996 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
 997
 998
 999 // Pair (no allocate)
1000 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
1001 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
1002 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
1003 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1004 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1005
1006 //---
1007 // (register offset)
1008 //---
1009
1010 let AddedComplexity = 10 in {
1011 // Integer
1012 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1013                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1014 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1015                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1016 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1017                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1018 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1019                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1020
1021 // Floating-point
1022 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1023                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1024 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1025                       [(set (f16 FPR16:$Rt), (load ro_indexed16:$addr))]>;
1026 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1027                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1028 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1029                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1030 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1031   let mayLoad = 1;
1032 }
1033
1034 // For regular load, we do not have any alignment requirement.
1035 // Thus, it is safe to directly map the vector loads with interesting
1036 // addressing modes.
1037 // FIXME: We could do the same for bitconvert to floating point vectors.
1038 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1039            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1040                           (LDRBro ro_indexed8:$addr), bsub)>;
1041 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1042            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1043                           (LDRBro ro_indexed8:$addr), bsub)>;
1044 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1045            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1046                           (LDRHro ro_indexed16:$addr), hsub)>;
1047 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1048            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1049                           (LDRHro ro_indexed16:$addr), hsub)>;
1050 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1051            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1052                           (LDRSro ro_indexed32:$addr), ssub)>;
1053 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1054            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1055                           (LDRSro ro_indexed32:$addr), ssub)>;
1056 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1057            (LDRDro ro_indexed64:$addr)>;
1058 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1059            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1060                           (LDRDro ro_indexed64:$addr), dsub)>;
1061
1062 // Match all load 64 bits width whose type is compatible with FPR64
1063 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1064 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1065 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1066 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1067 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1068 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1069
1070 // Match all load 128 bits width whose type is compatible with FPR128
1071 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1072 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1073 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1074 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1075 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1076 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1077 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1078
1079 // Load sign-extended half-word
1080 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1081                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1082 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1083                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1084
1085 // Load sign-extended byte
1086 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1087                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1088 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1089                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1090
1091 // Load sign-extended word
1092 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1093                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1094
1095 // Pre-fetch.
1096 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1097                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1098
1099 // zextload -> i64
1100 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1101     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1102 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1103     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1104
1105 // zextloadi1 -> zextloadi8
1106 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1107 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1108     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1109
1110 // extload -> zextload
1111 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1112 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1113 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1114 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1115     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1116 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1117     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1118 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1119     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1120 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1121     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1122
1123 } // AddedComplexity = 10
1124
1125 //---
1126 // (unsigned immediate)
1127 //---
1128 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1129                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1130 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1131                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1132 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1133                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1134 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1135                     [(set (f16 FPR16:$Rt), (load am_indexed16:$addr))]>;
1136 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1137                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1138 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1139                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1140 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1141                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1142
1143 // For regular load, we do not have any alignment requirement.
1144 // Thus, it is safe to directly map the vector loads with interesting
1145 // addressing modes.
1146 // FIXME: We could do the same for bitconvert to floating point vectors.
1147 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1148            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1149                           (LDRBui am_indexed8:$addr), bsub)>;
1150 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1151            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1152                           (LDRBui am_indexed8:$addr), bsub)>;
1153 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1154            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1155                           (LDRHui am_indexed16:$addr), hsub)>;
1156 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1157            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1158                           (LDRHui am_indexed16:$addr), hsub)>;
1159 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1160            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1161                           (LDRSui am_indexed32:$addr), ssub)>;
1162 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1163            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1164                           (LDRSui am_indexed32:$addr), ssub)>;
1165 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1166            (LDRDui am_indexed64:$addr)>;
1167 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1168            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1169                           (LDRDui am_indexed64:$addr), dsub)>;
1170
1171 // Match all load 64 bits width whose type is compatible with FPR64
1172 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1173 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1174 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1175 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1176 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1177 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1178
1179 // Match all load 128 bits width whose type is compatible with FPR128
1180 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1181 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1182 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1183 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1184 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1185 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1186 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1187
1188 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1189                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1190 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1191                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1192 // zextload -> i64
1193 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1194     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1195 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1196     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1197
1198 // zextloadi1 -> zextloadi8
1199 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1200 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1201     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1202
1203 // extload -> zextload
1204 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1205 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1206 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1207 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1208     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1209 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1210     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1211 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1212     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1213 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1214     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1215
1216 // load sign-extended half-word
1217 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1218                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1219 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1220                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1221
1222 // load sign-extended byte
1223 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1224                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1225 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1226                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1227
1228 // load sign-extended word
1229 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1230                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1231
1232 // load zero-extended word
1233 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1234  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1235
1236 // Pre-fetch.
1237 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1238                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1239
1240 //---
1241 // (literal)
1242 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1243 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1244 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1245 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1246 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1247
1248 // load sign-extended word
1249 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1250
1251 // prefetch
1252 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1253 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1254
1255 //---
1256 // (unscaled immediate)
1257 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1258                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1259 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1260                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1261 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1262                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1263 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1264                           [(set (f16 FPR16:$Rt), (load am_unscaled16:$addr))]>;
1265 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1266                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1267 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1268                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1269 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1270                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1271
1272 def LDURHHi
1273     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1274                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1275 def LDURBBi
1276     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1277                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1278
1279 // Match all load 64 bits width whose type is compatible with FPR64
1280 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1281 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1282 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1283 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1284 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1285 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1286
1287 // Match all load 128 bits width whose type is compatible with FPR128
1288 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1289 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1290 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1291 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1292 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1293 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1294 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1295
1296 //  anyext -> zext
1297 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1298 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1299 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1300 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1301     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1302 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1303     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1304 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1305     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1306 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1307     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1308 // unscaled zext
1309 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1310     (LDURHHi am_unscaled16:$addr)>;
1311 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1312     (LDURBBi am_unscaled8:$addr)>;
1313 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1314     (LDURBBi am_unscaled8:$addr)>;
1315 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1316     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1317 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1318     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1319 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1320     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1321 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1322     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1323
1324
1325 //---
1326 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1327
1328 // Define new assembler match classes as we want to only match these when
1329 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1330 // associate a DiagnosticType either, as we want the diagnostic for the
1331 // canonical form (the scaled operand) to take precedence.
1332 def MemoryUnscaledFB8Operand : AsmOperandClass {
1333   let Name = "MemoryUnscaledFB8";
1334   let RenderMethod = "addMemoryUnscaledOperands";
1335 }
1336 def MemoryUnscaledFB16Operand : AsmOperandClass {
1337   let Name = "MemoryUnscaledFB16";
1338   let RenderMethod = "addMemoryUnscaledOperands";
1339 }
1340 def MemoryUnscaledFB32Operand : AsmOperandClass {
1341   let Name = "MemoryUnscaledFB32";
1342   let RenderMethod = "addMemoryUnscaledOperands";
1343 }
1344 def MemoryUnscaledFB64Operand : AsmOperandClass {
1345   let Name = "MemoryUnscaledFB64";
1346   let RenderMethod = "addMemoryUnscaledOperands";
1347 }
1348 def MemoryUnscaledFB128Operand : AsmOperandClass {
1349   let Name = "MemoryUnscaledFB128";
1350   let RenderMethod = "addMemoryUnscaledOperands";
1351 }
1352 def am_unscaled_fb8 : Operand<i64> {
1353   let ParserMatchClass = MemoryUnscaledFB8Operand;
1354   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1355 }
1356 def am_unscaled_fb16 : Operand<i64> {
1357   let ParserMatchClass = MemoryUnscaledFB16Operand;
1358   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1359 }
1360 def am_unscaled_fb32 : Operand<i64> {
1361   let ParserMatchClass = MemoryUnscaledFB32Operand;
1362   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1363 }
1364 def am_unscaled_fb64 : Operand<i64> {
1365   let ParserMatchClass = MemoryUnscaledFB64Operand;
1366   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1367 }
1368 def am_unscaled_fb128 : Operand<i64> {
1369   let ParserMatchClass = MemoryUnscaledFB128Operand;
1370   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1371 }
1372 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1373 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1374 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1375 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1376 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1377 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1378 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1379
1380 // zextload -> i64
1381 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1382   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1383 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1384   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1385
1386 // load sign-extended half-word
1387 def LDURSHWi
1388     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1389                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1390 def LDURSHXi
1391     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1392                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1393
1394 // load sign-extended byte
1395 def LDURSBWi
1396     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1397                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1398 def LDURSBXi
1399     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1400                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1401
1402 // load sign-extended word
1403 def LDURSWi
1404     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1405                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1406
1407 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1408 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1409 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1410 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1411 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1412 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1413 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1414 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1415
1416 // Pre-fetch.
1417 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1418                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1419
1420 //---
1421 // (unscaled immediate, unprivileged)
1422 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1423 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1424
1425 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1426 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1427
1428 // load sign-extended half-word
1429 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1430 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1431
1432 // load sign-extended byte
1433 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1434 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1435
1436 // load sign-extended word
1437 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1438
1439 //---
1440 // (immediate pre-indexed)
1441 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1442 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1443 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1444 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1445 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1446 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1447 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1448
1449 // load sign-extended half-word
1450 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1451 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1452
1453 // load sign-extended byte
1454 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1455 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1456
1457 // load zero-extended byte
1458 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1459 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1460
1461 // load sign-extended word
1462 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1463
1464 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1465 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1466 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1467 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1468 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1469 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1470 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1471
1472 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1473 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1474 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1475 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1476 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1477
1478 //---
1479 // (immediate post-indexed)
1480 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1481 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1482 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1483 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1484 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1485 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1486 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1487
1488 // load sign-extended half-word
1489 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1490 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1491
1492 // load sign-extended byte
1493 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1494 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1495
1496 // load zero-extended byte
1497 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1498 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1499
1500 // load sign-extended word
1501 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1502
1503 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1504 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1505 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1506 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1507 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1508 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1509 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1510
1511 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1512 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1513 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1514 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1515 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1516
1517 //===----------------------------------------------------------------------===//
1518 // Store instructions.
1519 //===----------------------------------------------------------------------===//
1520
1521 // Pair (indexed, offset)
1522 // FIXME: Use dedicated range-checked addressing mode operand here.
1523 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1524 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1525 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1526 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1527 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1528
1529 // Pair (pre-indexed)
1530 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1531 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1532 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1533 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1534 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1535
1536 // Pair (pre-indexed)
1537 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1538 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1539 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1540 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1541 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1542
1543 // Pair (no allocate)
1544 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1545 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1546 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1547 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1548 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1549
1550 //---
1551 // (Register offset)
1552
1553 let AddedComplexity = 10 in {
1554
1555 // Integer
1556 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1557                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1558 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1559                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1560 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1561                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1562 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1563                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1564
1565 // truncstore i64
1566 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1567            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1568 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1569            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1570 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1571            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1572
1573
1574 // Floating-point
1575 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1576                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1577 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1578                             [(store (f16 FPR16:$Rt), ro_indexed16:$addr)]>;
1579 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1580                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1581 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1582                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1583 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1584   let mayStore = 1;
1585 }
1586
1587 // Match all store 64 bits width whose type is compatible with FPR64
1588 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1589           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1590 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1591           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1592 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1593           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1594 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1595           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1596 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1597           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1598 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1599           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1600
1601 // Match all store 128 bits width whose type is compatible with FPR128
1602 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1603           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1604 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1605           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1606 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1607           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1608 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1609           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1610 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1611           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1612 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1613           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1614 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1615           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1616
1617 //---
1618 // (unsigned immediate)
1619 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1620                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1621 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1622                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1623 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1624                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1625 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1626                      [(store (f16 FPR16:$Rt), am_indexed16:$addr)]>;
1627 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1628                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1629 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1630                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1631 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1632   let mayStore = 1;
1633 }
1634
1635 // Match all store 64 bits width whose type is compatible with FPR64
1636 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1637           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1638 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1639           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1640 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1641           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1642 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1643           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1644 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1645           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1646 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1647           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1648
1649 // Match all store 128 bits width whose type is compatible with FPR128
1650 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1651           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1652 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1653           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1654 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1655           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1656 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1657           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1658 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1659           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1660 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1661           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1662 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1663           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1664
1665 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1666                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1667 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1668                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1669
1670 // truncstore i64
1671 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1672   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1673 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1674   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1675 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1676   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1677
1678 } // AddedComplexity = 10
1679
1680 //---
1681 // (unscaled immediate)
1682 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1683                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1684 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1685                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1686 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1687                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1688 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1689                            [(store (f16 FPR16:$Rt), am_unscaled16:$addr)]>;
1690 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1691                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1692 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1693                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1694 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1695                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1696 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1697                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1698 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1699                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1700
1701 // Match all store 64 bits width whose type is compatible with FPR64
1702 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1703           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1704 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1705           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1706 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1707           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1708 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1709           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1710 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1711           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1712 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1713           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1714
1715 // Match all store 128 bits width whose type is compatible with FPR128
1716 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1717           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1718 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1719           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1720 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1721           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1722 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1723           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1724 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1725           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1726 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1727           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1728 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1729           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1730
1731 // unscaled i64 truncating stores
1732 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1733   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1734 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1735   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1736 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1737   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1738
1739 //---
1740 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1741 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1742 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1743 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1744 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1745 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1746 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1747 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1748
1749 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1750 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1751
1752 //---
1753 // (unscaled immediate, unprivileged)
1754 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1755 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1756
1757 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1758 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1759
1760 //---
1761 // (immediate pre-indexed)
1762 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1763 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1764 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1765 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1766 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1767 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1768 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1769
1770 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1771 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1772
1773 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1774 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1775 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1776 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1777 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1778 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1779 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1780 // truncstore i64
1781 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1782   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1783                   simm9:$off)>;
1784 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1785   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1786                   simm9:$off)>;
1787 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1788   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1789                   simm9:$off)>;
1790
1791 //---
1792 // (immediate post-indexed)
1793 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1794 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1795 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1796 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1797 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1798 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1799 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1800
1801 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1802 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1803
1804 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1805 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1806 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1807 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1808 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1809 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1810 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1811 // truncstore i64
1812 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1813   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1814                   simm9:$off)>;
1815 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1816   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1817                   simm9:$off)>;
1818 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1819   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1820                   simm9:$off)>;
1821
1822
1823 //===----------------------------------------------------------------------===//
1824 // Load/store exclusive instructions.
1825 //===----------------------------------------------------------------------===//
1826
1827 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1828 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1829 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1830 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1831
1832 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1833 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1834 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1835 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1836
1837 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1838 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1839 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1840 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1841
1842 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1843 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1844 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1845 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1846
1847 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1848 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1849 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1850 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1851
1852 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1853 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1854 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1855 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1856
1857 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1858 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1859
1860 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1861 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1862
1863 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1864 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1865
1866 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1867 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1868
1869 //===----------------------------------------------------------------------===//
1870 // Scaled floating point to integer conversion instructions.
1871 //===----------------------------------------------------------------------===//
1872
1873 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1874 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1875 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1876 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1877 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1878 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1879 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1880 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1881 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1882 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1883 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1884 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1885 let isCodeGenOnly = 1 in {
1886 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1887 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1888 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1889 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1890 }
1891
1892 //===----------------------------------------------------------------------===//
1893 // Scaled integer to floating point conversion instructions.
1894 //===----------------------------------------------------------------------===//
1895
1896 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1897 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1898
1899 //===----------------------------------------------------------------------===//
1900 // Unscaled integer to floating point conversion instruction.
1901 //===----------------------------------------------------------------------===//
1902
1903 defm FMOV : UnscaledConversion<"fmov">;
1904
1905 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1906 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1907
1908 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1909 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1910 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1911 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1912 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1913 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1914 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
1915           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1916 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
1917           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1918 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1919
1920 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
1921           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1922 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
1923           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1924 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
1925           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1926 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
1927           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1928 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
1929           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1930 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
1931           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1932
1933 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
1934           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
1935 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
1936           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
1937 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
1938           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1939 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
1940           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
1941
1942 //===----------------------------------------------------------------------===//
1943 // Floating point conversion instruction.
1944 //===----------------------------------------------------------------------===//
1945
1946 defm FCVT : FPConversion<"fcvt">;
1947
1948 def : Pat<(f32_to_f16 FPR32:$Rn),
1949           (i32 (COPY_TO_REGCLASS
1950                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1951                    GPR32))>;
1952
1953 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
1954                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
1955
1956 //===----------------------------------------------------------------------===//
1957 // Floating point single operand instructions.
1958 //===----------------------------------------------------------------------===//
1959
1960 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1961 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
1962 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
1963 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
1964 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
1965 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
1966 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
1967 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
1968
1969 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
1970           (FRINTNDr FPR64:$Rn)>;
1971
1972 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
1973 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
1974 // <rdar://problem/13715968>
1975 // TODO: We should really model the FPSR flags correctly. This is really ugly.
1976 let hasSideEffects = 1 in {
1977 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
1978 }
1979
1980 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
1981
1982 let SchedRW = [WriteFDiv] in {
1983 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
1984 }
1985
1986 //===----------------------------------------------------------------------===//
1987 // Floating point two operand instructions.
1988 //===----------------------------------------------------------------------===//
1989
1990 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
1991 let SchedRW = [WriteFDiv] in {
1992 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
1993 }
1994 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
1995 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
1996 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
1997 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
1998 let SchedRW = [WriteFMul] in {
1999 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2000 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2001 }
2002 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2003
2004 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2005           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2006 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2007           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2008 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2009           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2010 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2011           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2012
2013 //===----------------------------------------------------------------------===//
2014 // Floating point three operand instructions.
2015 //===----------------------------------------------------------------------===//
2016
2017 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2018 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2019      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2020 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2021      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2022 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2023      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2024
2025 // The following def pats catch the case where the LHS of an FMA is negated.
2026 // The TriOpFrag above catches the case where the middle operand is negated.
2027
2028 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2029 // the NEON variant.
2030 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2031           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2032
2033 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2034           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2035
2036 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2037 // "(-a) + b*(-c)".
2038 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2039           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2040
2041 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2042           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2043
2044 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2045           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2046
2047 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2048           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2049
2050 //===----------------------------------------------------------------------===//
2051 // Floating point comparison instructions.
2052 //===----------------------------------------------------------------------===//
2053
2054 defm FCMPE : FPComparison<1, "fcmpe">;
2055 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2056
2057 //===----------------------------------------------------------------------===//
2058 // Floating point conditional comparison instructions.
2059 //===----------------------------------------------------------------------===//
2060
2061 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2062 defm FCCMP  : FPCondComparison<0, "fccmp">;
2063
2064 //===----------------------------------------------------------------------===//
2065 // Floating point conditional select instruction.
2066 //===----------------------------------------------------------------------===//
2067
2068 defm FCSEL : FPCondSelect<"fcsel">;
2069
2070 // CSEL instructions providing f128 types need to be handled by a
2071 // pseudo-instruction since the eventual code will need to introduce basic
2072 // blocks and control flow.
2073 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2074                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2075                       [(set (f128 FPR128:$Rd),
2076                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2077                                        (i32 imm:$cond), CPSR))]> {
2078   let Uses = [CPSR];
2079   let usesCustomInserter = 1;
2080 }
2081
2082
2083 //===----------------------------------------------------------------------===//
2084 // Floating point immediate move.
2085 //===----------------------------------------------------------------------===//
2086
2087 let isReMaterializable = 1 in {
2088 defm FMOV : FPMoveImmediate<"fmov">;
2089 }
2090
2091 //===----------------------------------------------------------------------===//
2092 // Advanced SIMD two vector instructions.
2093 //===----------------------------------------------------------------------===//
2094
2095 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2096 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2097 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2098 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2099 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2100 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2101 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2102 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2103 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2104 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2105
2106 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2107 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2108 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2109 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2110 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2111 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2112 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2113 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2114 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2115           (FCVTLv4i16 V64:$Rn)>;
2116 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2117                                                               (i64 4)))),
2118           (FCVTLv8i16 V128:$Rn)>;
2119 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2120 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2121                                                     (i64 2))))),
2122           (FCVTLv4i32 V128:$Rn)>;
2123
2124 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2125 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2126 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2127 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2128 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2129 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2130           (FCVTNv4i16 V128:$Rn)>;
2131 def : Pat<(concat_vectors V64:$Rd,
2132                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2133           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2134 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2135 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2136           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2137 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2138 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2139 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2140                                         int_arm64_neon_fcvtxn>;
2141 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2142 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2143 let isCodeGenOnly = 1 in {
2144 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2145                                        int_arm64_neon_fcvtzs>;
2146 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2147                                        int_arm64_neon_fcvtzu>;
2148 }
2149 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2150 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2151 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2152 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2153 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2154 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2155 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2156 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2157 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2158 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2159 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2160 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2161                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2162 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2163 // Aliases for MVN -> NOT.
2164 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2165 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2166 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2167 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2168
2169 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2170 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2171 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2172 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2173 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2174 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2175 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2176
2177 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2178 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2179 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2180 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2181 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2182 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2183 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2184 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2185
2186 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2187 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2188 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2189 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2190 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2191
2192 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2193 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2194 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2195 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2196 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2197        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2198 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2199 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2200 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2201 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2202 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2203 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2204 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2205 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2206 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2207        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2208 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2209                     int_arm64_neon_uaddlp>;
2210 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2211 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2212 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2213 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2214 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2215 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2216
2217 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2218 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2219
2220 // Patterns for vector long shift (by element width). These need to match all
2221 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2222 // definition.
2223 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2224   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2225             (SHLLv8i8 V64:$Rn)>;
2226   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2227             (SHLLv16i8 V128:$Rn)>;
2228   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2229             (SHLLv4i16 V64:$Rn)>;
2230   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2231             (SHLLv8i16 V128:$Rn)>;
2232   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2233             (SHLLv2i32 V64:$Rn)>;
2234   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2235             (SHLLv4i32 V128:$Rn)>;
2236 }
2237
2238 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2239 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2240 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2241
2242 //===----------------------------------------------------------------------===//
2243 // Advanced SIMD three vector instructions.
2244 //===----------------------------------------------------------------------===//
2245
2246 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2247 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2248 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2249 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2250 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2251 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2252 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2253 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2254 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2255 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2256 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2257 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2258 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2259 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2260 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2261 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2262 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2263 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2264 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2265 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2266 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2267 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2268 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2269 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2270 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2271
2272 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2273 // instruction expects the addend first, while the fma intrinsic puts it last.
2274 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2275             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2276 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2277             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2278
2279 // The following def pats catch the case where the LHS of an FMA is negated.
2280 // The TriOpFrag above catches the case where the middle operand is negated.
2281 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2282           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2283
2284 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2285           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2286
2287 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2288           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2289
2290 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2291 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2292 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2293 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2294 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2295 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2296                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2297 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2298                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2299 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2300 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2301 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2302       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2303 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2304 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2305 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2306 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2307 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2308 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2309 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2310 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2311 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2312 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2313 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2314 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2315 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2316 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2317 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2318 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2319 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2320 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2321       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2322 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2323 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2324 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2325 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2326 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2327 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2328 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2329 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2330 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2331 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2332 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2333 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2334 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2335 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2336
2337 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2338 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2339                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2340 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2341 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2342 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2343     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2344 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2345 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2346                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2347 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2348
2349 // FIXME: the .16b and .8b variantes should be emitted by the
2350 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2351 // in aliases yet though.
2352 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2353                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2354 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2355                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2356 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2357                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2358 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2359                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2360
2361 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2362                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2363 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2364                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2365 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2366                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2367 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2368                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2369
2370 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2371                 "|cmls.8b\t$dst, $src1, $src2}",
2372                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2373 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2374                 "|cmls.16b\t$dst, $src1, $src2}",
2375                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2376 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2377                 "|cmls.4h\t$dst, $src1, $src2}",
2378                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2379 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2380                 "|cmls.8h\t$dst, $src1, $src2}",
2381                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2382 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2383                 "|cmls.2s\t$dst, $src1, $src2}",
2384                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2385 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2386                 "|cmls.4s\t$dst, $src1, $src2}",
2387                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2388 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2389                 "|cmls.2d\t$dst, $src1, $src2}",
2390                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2391
2392 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2393                 "|cmlo.8b\t$dst, $src1, $src2}",
2394                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2395 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2396                 "|cmlo.16b\t$dst, $src1, $src2}",
2397                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2398 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2399                 "|cmlo.4h\t$dst, $src1, $src2}",
2400                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2401 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2402                 "|cmlo.8h\t$dst, $src1, $src2}",
2403                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2404 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2405                 "|cmlo.2s\t$dst, $src1, $src2}",
2406                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2407 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2408                 "|cmlo.4s\t$dst, $src1, $src2}",
2409                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2410 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2411                 "|cmlo.2d\t$dst, $src1, $src2}",
2412                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2413
2414 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2415                 "|cmle.8b\t$dst, $src1, $src2}",
2416                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2417 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2418                 "|cmle.16b\t$dst, $src1, $src2}",
2419                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2420 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2421                 "|cmle.4h\t$dst, $src1, $src2}",
2422                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2423 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2424                 "|cmle.8h\t$dst, $src1, $src2}",
2425                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2426 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2427                 "|cmle.2s\t$dst, $src1, $src2}",
2428                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2429 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2430                 "|cmle.4s\t$dst, $src1, $src2}",
2431                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2432 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2433                 "|cmle.2d\t$dst, $src1, $src2}",
2434                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2435
2436 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2437                 "|cmlt.8b\t$dst, $src1, $src2}",
2438                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2439 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2440                 "|cmlt.16b\t$dst, $src1, $src2}",
2441                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2442 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2443                 "|cmlt.4h\t$dst, $src1, $src2}",
2444                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2445 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2446                 "|cmlt.8h\t$dst, $src1, $src2}",
2447                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2448 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2449                 "|cmlt.2s\t$dst, $src1, $src2}",
2450                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2451 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2452                 "|cmlt.4s\t$dst, $src1, $src2}",
2453                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2454 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2455                 "|cmlt.2d\t$dst, $src1, $src2}",
2456                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2457
2458 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2459                 "|fcmle.2s\t$dst, $src1, $src2}",
2460                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2461 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2462                 "|fcmle.4s\t$dst, $src1, $src2}",
2463                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2464 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2465                 "|fcmle.2d\t$dst, $src1, $src2}",
2466                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2467
2468 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2469                 "|fcmlt.2s\t$dst, $src1, $src2}",
2470                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2471 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2472                 "|fcmlt.4s\t$dst, $src1, $src2}",
2473                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2474 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2475                 "|fcmlt.2d\t$dst, $src1, $src2}",
2476                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2477
2478 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2479                 "|facle.2s\t$dst, $src1, $src2}",
2480                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2481 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2482                 "|facle.4s\t$dst, $src1, $src2}",
2483                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2484 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2485                 "|facle.2d\t$dst, $src1, $src2}",
2486                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2487
2488 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2489                 "|faclt.2s\t$dst, $src1, $src2}",
2490                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2491 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2492                 "|faclt.4s\t$dst, $src1, $src2}",
2493                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2494 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2495                 "|faclt.2d\t$dst, $src1, $src2}",
2496                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2497
2498 //===----------------------------------------------------------------------===//
2499 // Advanced SIMD three scalar instructions.
2500 //===----------------------------------------------------------------------===//
2501
2502 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2503 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2504 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2505 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2506 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2507 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2508 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2509 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2510 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2511           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2512 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2513                                      int_arm64_neon_facge>;
2514 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2515                                      int_arm64_neon_facgt>;
2516 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2517 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2518 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2519 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2520 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2521 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2522 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2523 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2524 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2525 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2526 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2527 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2528 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2529 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2530 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2531 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2532 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2533 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2534 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2535 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2536 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2537
2538 def : InstAlias<"cmls $dst, $src1, $src2",
2539                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2540 def : InstAlias<"cmle $dst, $src1, $src2",
2541                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2542 def : InstAlias<"cmlo $dst, $src1, $src2",
2543                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2544 def : InstAlias<"cmlt $dst, $src1, $src2",
2545                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2546 def : InstAlias<"fcmle $dst, $src1, $src2",
2547                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2548 def : InstAlias<"fcmle $dst, $src1, $src2",
2549                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2550 def : InstAlias<"fcmlt $dst, $src1, $src2",
2551                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2552 def : InstAlias<"fcmlt $dst, $src1, $src2",
2553                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2554 def : InstAlias<"facle $dst, $src1, $src2",
2555                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2556 def : InstAlias<"facle $dst, $src1, $src2",
2557                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2558 def : InstAlias<"faclt $dst, $src1, $src2",
2559                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2560 def : InstAlias<"faclt $dst, $src1, $src2",
2561                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2562
2563 //===----------------------------------------------------------------------===//
2564 // Advanced SIMD three scalar instructions (mixed operands).
2565 //===----------------------------------------------------------------------===//
2566 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2567                                        int_arm64_neon_sqdmulls_scalar>;
2568 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2569 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2570
2571 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2572                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2573                                                         (i32 FPR32:$Rm))))),
2574           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2575 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2576                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2577                                                         (i32 FPR32:$Rm))))),
2578           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2579
2580 //===----------------------------------------------------------------------===//
2581 // Advanced SIMD two scalar instructions.
2582 //===----------------------------------------------------------------------===//
2583
2584 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2585 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2586 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2587 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2588 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2589 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2590 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2591 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2592 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2593 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2594 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2595 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2596 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2597 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2598 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2599 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2600 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2601 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2602 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2603 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2604 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2605 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2606 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2607 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2608 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2609 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2610                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2611 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2612 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2613 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2614 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2615 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2616 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2617                                      int_arm64_neon_suqadd>;
2618 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2619 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2620 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2621                                     int_arm64_neon_usqadd>;
2622
2623 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2624           (FCVTASv1i64 FPR64:$Rn)>;
2625 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2626           (FCVTAUv1i64 FPR64:$Rn)>;
2627 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2628           (FCVTMSv1i64 FPR64:$Rn)>;
2629 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2630           (FCVTMUv1i64 FPR64:$Rn)>;
2631 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2632           (FCVTNSv1i64 FPR64:$Rn)>;
2633 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2634           (FCVTNUv1i64 FPR64:$Rn)>;
2635 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2636           (FCVTPSv1i64 FPR64:$Rn)>;
2637 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2638           (FCVTPUv1i64 FPR64:$Rn)>;
2639
2640 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2641           (FRECPEv1i32 FPR32:$Rn)>;
2642 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2643           (FRECPEv1i64 FPR64:$Rn)>;
2644 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2645           (FRECPEv1i64 FPR64:$Rn)>;
2646
2647 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2648           (FRECPXv1i32 FPR32:$Rn)>;
2649 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2650           (FRECPXv1i64 FPR64:$Rn)>;
2651
2652 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2653           (FRSQRTEv1i32 FPR32:$Rn)>;
2654 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2655           (FRSQRTEv1i64 FPR64:$Rn)>;
2656 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2657           (FRSQRTEv1i64 FPR64:$Rn)>;
2658
2659 // If an integer is about to be converted to a floating point value,
2660 // just load it on the floating point unit.
2661 // Here are the patterns for 8 and 16-bits to float.
2662 // 8-bits -> float.
2663 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2664            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2665                           (LDRBro ro_indexed8:$addr), bsub))>;
2666 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2667            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2668                           (LDRBui am_indexed8:$addr), bsub))>;
2669 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2670            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2671                           (LDURBi am_unscaled8:$addr), bsub))>;
2672 // 16-bits -> float.
2673 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2674            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2675                           (LDRHro ro_indexed16:$addr), hsub))>;
2676 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2677            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2678                           (LDRHui am_indexed16:$addr), hsub))>;
2679 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2680            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2681                           (LDURHi am_unscaled16:$addr), hsub))>;
2682 // 32-bits are handled in target specific dag combine:
2683 // performIntToFpCombine.
2684 // 64-bits integer to 32-bits floating point, not possible with
2685 // UCVTF on floating point registers (both source and destination
2686 // must have the same size).
2687
2688 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2689 // 8-bits -> double.
2690 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2691            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2692                           (LDRBro ro_indexed8:$addr), bsub))>;
2693 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2694            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2695                           (LDRBui am_indexed8:$addr), bsub))>;
2696 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2697            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2698                           (LDURBi am_unscaled8:$addr), bsub))>;
2699 // 16-bits -> double.
2700 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2701            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2702                           (LDRHro ro_indexed16:$addr), hsub))>;
2703 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2704            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2705                           (LDRHui am_indexed16:$addr), hsub))>;
2706 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2707            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2708                           (LDURHi am_unscaled16:$addr), hsub))>;
2709 // 32-bits -> double.
2710 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2711            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2712                           (LDRSro ro_indexed32:$addr), ssub))>;
2713 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2714            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2715                           (LDRSui am_indexed32:$addr), ssub))>;
2716 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2717            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2718                           (LDURSi am_unscaled32:$addr), ssub))>;
2719 // 64-bits -> double are handled in target specific dag combine:
2720 // performIntToFpCombine.
2721
2722 //===----------------------------------------------------------------------===//
2723 // Advanced SIMD three different-sized vector instructions.
2724 //===----------------------------------------------------------------------===//
2725
2726 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2727 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2728 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2729 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2730 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2731 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2732                                              int_arm64_neon_sabd>;
2733 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2734                                           int_arm64_neon_sabd>;
2735 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2736             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2737 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2738                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2739 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2740     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2741 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2742     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2743 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2744 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2745                                                int_arm64_neon_sqadd>;
2746 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2747                                                int_arm64_neon_sqsub>;
2748 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2749                                      int_arm64_neon_sqdmull>;
2750 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2751                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2752 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2753                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2754 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2755                                               int_arm64_neon_uabd>;
2756 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2757                                           int_arm64_neon_uabd>;
2758 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2759                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2760 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2761                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2762 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2763     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2764 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2765     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2766 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2767 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2768                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2769 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2770                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2771
2772 // Patterns for 64-bit pmull
2773 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2774           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2775 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2776                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2777           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2778
2779 // CodeGen patterns for addhn and subhn instructions, which can actually be
2780 // written in LLVM IR without too much difficulty.
2781
2782 // ADDHN
2783 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2784           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2785 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2786                                            (i32 16))))),
2787           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2788 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2789                                            (i32 32))))),
2790           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2791 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2792                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2793                                                     (i32 8))))),
2794           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2795                             V128:$Rn, V128:$Rm)>;
2796 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2797                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2798                                                     (i32 16))))),
2799           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2800                             V128:$Rn, V128:$Rm)>;
2801 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2802                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2803                                                     (i32 32))))),
2804           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2805                             V128:$Rn, V128:$Rm)>;
2806
2807 // SUBHN
2808 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2809           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2810 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2811                                            (i32 16))))),
2812           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2813 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2814                                            (i32 32))))),
2815           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2816 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2817                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2818                                                     (i32 8))))),
2819           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2820                             V128:$Rn, V128:$Rm)>;
2821 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2822                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2823                                                     (i32 16))))),
2824           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2825                             V128:$Rn, V128:$Rm)>;
2826 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2827                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2828                                                     (i32 32))))),
2829           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2830                             V128:$Rn, V128:$Rm)>;
2831
2832 //----------------------------------------------------------------------------
2833 // AdvSIMD bitwise extract from vector instruction.
2834 //----------------------------------------------------------------------------
2835
2836 defm EXT : SIMDBitwiseExtract<"ext">;
2837
2838 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2839           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2840 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2841           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2842 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2843           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2844 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2845           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2846 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2847           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2848 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2849           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2850 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2851           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2852 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2853           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2854
2855 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2856 // 128-bit vector.
2857 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2858           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2859 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2860           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2861 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2862           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2863 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2864           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2865 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2866           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2867 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2868           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2869
2870
2871 //----------------------------------------------------------------------------
2872 // AdvSIMD zip vector
2873 //----------------------------------------------------------------------------
2874
2875 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2876 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2877 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2878 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2879 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2880 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2881
2882 //----------------------------------------------------------------------------
2883 // AdvSIMD TBL/TBX instructions
2884 //----------------------------------------------------------------------------
2885
2886 defm TBL : SIMDTableLookup<    0, "tbl">;
2887 defm TBX : SIMDTableLookupTied<1, "tbx">;
2888
2889 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2890           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2891 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2892           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2893
2894 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2895                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2896           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2897 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2898                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2899           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2900
2901
2902 //----------------------------------------------------------------------------
2903 // AdvSIMD scalar CPY instruction
2904 //----------------------------------------------------------------------------
2905
2906 defm CPY : SIMDScalarCPY<"cpy">;
2907
2908 //----------------------------------------------------------------------------
2909 // AdvSIMD scalar pairwise instructions
2910 //----------------------------------------------------------------------------
2911
2912 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2913 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2914 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2915 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2916 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2917 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2918 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2919           (ADDPv2i64p V128:$Rn)>;
2920 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2921           (ADDPv2i64p V128:$Rn)>;
2922 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2923           (FADDPv2i32p V64:$Rn)>;
2924 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2925           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2926 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2927           (FADDPv2i64p V128:$Rn)>;
2928 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
2929           (FMAXNMPv2i32p V64:$Rn)>;
2930 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2931           (FMAXNMPv2i64p V128:$Rn)>;
2932 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
2933           (FMAXPv2i32p V64:$Rn)>;
2934 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2935           (FMAXPv2i64p V128:$Rn)>;
2936 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
2937           (FMINNMPv2i32p V64:$Rn)>;
2938 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2939           (FMINNMPv2i64p V128:$Rn)>;
2940 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
2941           (FMINPv2i32p V64:$Rn)>;
2942 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
2943           (FMINPv2i64p V128:$Rn)>;
2944
2945 //----------------------------------------------------------------------------
2946 // AdvSIMD INS/DUP instructions
2947 //----------------------------------------------------------------------------
2948
2949 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
2950 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
2951 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
2952 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
2953 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
2954 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
2955 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
2956
2957 def DUPv2i64lane : SIMDDup64FromElement;
2958 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
2959 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
2960 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
2961 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
2962 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
2963 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
2964
2965 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
2966           (v2f32 (DUPv2i32lane
2967             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2968             (i64 0)))>;
2969 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
2970           (v4f32 (DUPv4i32lane
2971             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2972             (i64 0)))>;
2973 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
2974           (v2f64 (DUPv2i64lane
2975             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
2976             (i64 0)))>;
2977
2978 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2979           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
2980 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2981          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
2982 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
2983           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
2984
2985 defm SMOV : SMov;
2986 defm UMOV : UMov;
2987
2988 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2989           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
2990 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2991           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
2992 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2993           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2994 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2995           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
2996 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
2997           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
2998 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
2999           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3000
3001 // Extracting i8 or i16 elements will have the zero-extend transformed to
3002 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3003 // for ARM64. Match these patterns here since UMOV already zeroes out the high
3004 // bits of the destination register.
3005 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3006                (i32 0xff)),
3007           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3008 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3009                (i32 0xffff)),
3010           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3011
3012 defm INS : SIMDIns;
3013
3014 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3015           (SUBREG_TO_REG (i32 0),
3016                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3017 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3018           (SUBREG_TO_REG (i32 0),
3019                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3020
3021 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3022           (SUBREG_TO_REG (i32 0),
3023                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3024 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3025           (SUBREG_TO_REG (i32 0),
3026                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3027
3028 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3029             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3030                                   (i32 FPR32:$Rn), ssub))>;
3031 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3032             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3033                                   (i32 FPR32:$Rn), ssub))>;
3034 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3035             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3036                                   (i64 FPR64:$Rn), dsub))>;
3037
3038 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3039           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3040 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3041           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3042 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3043           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3044
3045 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3046             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3047           (EXTRACT_SUBREG
3048             (INSvi32lane
3049               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3050               VectorIndexS:$imm,
3051               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3052               (i64 0)),
3053             dsub)>;
3054 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3055             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3056           (INSvi32lane
3057             V128:$Rn, VectorIndexS:$imm,
3058             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3059             (i64 0))>;
3060 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3061             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3062           (INSvi64lane
3063             V128:$Rn, VectorIndexD:$imm,
3064             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3065             (i64 0))>;
3066
3067 // Copy an element at a constant index in one vector into a constant indexed
3068 // element of another.
3069 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3070 // index type and INS extension
3071 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3072                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3073                    VectorIndexB:$idx2)),
3074           (v16i8 (INSvi8lane
3075                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3076           )>;
3077 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3078                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3079                    VectorIndexH:$idx2)),
3080           (v8i16 (INSvi16lane
3081                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3082           )>;
3083 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3084                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3085                    VectorIndexS:$idx2)),
3086           (v4i32 (INSvi32lane
3087                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3088           )>;
3089 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3090                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3091                    VectorIndexD:$idx2)),
3092           (v2i64 (INSvi64lane
3093                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3094           )>;
3095
3096 // Floating point vector extractions are codegen'd as either a sequence of
3097 // subregister extractions, possibly fed by an INS if the lane number is
3098 // anything other than zero.
3099 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3100           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3101 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3102           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3103 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3104           (f64 (EXTRACT_SUBREG
3105             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3106                          V128:$Rn, VectorIndexD:$idx),
3107             dsub))>;
3108 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3109           (f32 (EXTRACT_SUBREG
3110             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3111                          V128:$Rn, VectorIndexS:$idx),
3112             ssub))>;
3113
3114 // All concat_vectors operations are canonicalised to act on i64 vectors for
3115 // ARM64. In the general case we need an instruction, which had just as well be
3116 // INS.
3117 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3118   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3119         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3120                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3121
3122 def : ConcatPat<v2i64, v1i64>;
3123 def : ConcatPat<v2f64, v1f64>;
3124 def : ConcatPat<v4i32, v2i32>;
3125 def : ConcatPat<v4f32, v2f32>;
3126 def : ConcatPat<v8i16, v4i16>;
3127 def : ConcatPat<v16i8, v8i8>;
3128
3129 // If the high lanes are undef, though, we can just ignore them:
3130 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3131   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3132         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3133
3134 def : ConcatUndefPat<v2i64, v1i64>;
3135 def : ConcatUndefPat<v2f64, v1f64>;
3136 def : ConcatUndefPat<v4i32, v2i32>;
3137 def : ConcatUndefPat<v4f32, v2f32>;
3138 def : ConcatUndefPat<v8i16, v4i16>;
3139 def : ConcatUndefPat<v16i8, v8i8>;
3140
3141 //----------------------------------------------------------------------------
3142 // AdvSIMD across lanes instructions
3143 //----------------------------------------------------------------------------
3144
3145 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3146 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3147 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3148 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3149 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3150 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3151 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3152 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3153 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3154 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3155 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3156
3157 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3158 // If there is a sign extension after this intrinsic, consume it as smov already
3159 // performed it
3160   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3161         (i32 (SMOVvi8to32
3162           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3163             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3164           (i64 0)))>;
3165   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3166         (i32 (SMOVvi8to32
3167           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3168             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3169           (i64 0)))>;
3170 // If there is a sign extension after this intrinsic, consume it as smov already
3171 // performed it
3172 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3173         (i32 (SMOVvi8to32
3174           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3175            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3176           (i64 0)))>;
3177 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3178         (i32 (SMOVvi8to32
3179           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3180            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3181           (i64 0)))>;
3182 // If there is a sign extension after this intrinsic, consume it as smov already
3183 // performed it
3184 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3185           (i32 (SMOVvi16to32
3186            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3187             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3188            (i64 0)))>;
3189 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3190           (i32 (SMOVvi16to32
3191            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3192             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3193            (i64 0)))>;
3194 // If there is a sign extension after this intrinsic, consume it as smov already
3195 // performed it
3196 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3197         (i32 (SMOVvi16to32
3198           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3199            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3200           (i64 0)))>;
3201 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3202         (i32 (SMOVvi16to32
3203           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3204            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3205           (i64 0)))>;
3206
3207 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3208         (i32 (EXTRACT_SUBREG
3209           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3210            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3211           ssub))>;
3212 }
3213
3214 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3215 // If there is a masking operation keeping only what has been actually
3216 // generated, consume it.
3217   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3218         (i32 (EXTRACT_SUBREG
3219           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3220             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3221           ssub))>;
3222   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3223         (i32 (EXTRACT_SUBREG
3224           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3225             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3226           ssub))>;
3227 // If there is a masking operation keeping only what has been actually
3228 // generated, consume it.
3229 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3230         (i32 (EXTRACT_SUBREG
3231           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3232             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3233           ssub))>;
3234 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3235         (i32 (EXTRACT_SUBREG
3236           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3237             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3238           ssub))>;
3239
3240 // If there is a masking operation keeping only what has been actually
3241 // generated, consume it.
3242 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3243           (i32 (EXTRACT_SUBREG
3244             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3245               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3246             ssub))>;
3247 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3248           (i32 (EXTRACT_SUBREG
3249             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3250               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3251             ssub))>;
3252 // If there is a masking operation keeping only what has been actually
3253 // generated, consume it.
3254 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3255         (i32 (EXTRACT_SUBREG
3256           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3257             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3258           ssub))>;
3259 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3260         (i32 (EXTRACT_SUBREG
3261           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3262             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3263           ssub))>;
3264
3265 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3266         (i32 (EXTRACT_SUBREG
3267           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3268             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3269           ssub))>;
3270
3271 }
3272
3273 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3274   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3275         (i32 (SMOVvi16to32
3276           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3277             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3278           (i64 0)))>;
3279 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3280         (i32 (SMOVvi16to32
3281           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3282            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3283           (i64 0)))>;
3284
3285 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3286           (i32 (EXTRACT_SUBREG
3287            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3288             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3289            ssub))>;
3290 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3291         (i32 (EXTRACT_SUBREG
3292           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3293            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3294           ssub))>;
3295
3296 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3297         (i64 (EXTRACT_SUBREG
3298           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3299            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3300           dsub))>;
3301 }
3302
3303 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3304                                                 Intrinsic intOp> {
3305   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3306         (i32 (EXTRACT_SUBREG
3307           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3308             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3309           ssub))>;
3310 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3311         (i32 (EXTRACT_SUBREG
3312           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3313             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3314           ssub))>;
3315
3316 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3317           (i32 (EXTRACT_SUBREG
3318             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3319               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3320             ssub))>;
3321 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3322         (i32 (EXTRACT_SUBREG
3323           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3324             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3325           ssub))>;
3326
3327 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3328         (i64 (EXTRACT_SUBREG
3329           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3330             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3331           dsub))>;
3332 }
3333
3334 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3335 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3336 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3337           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3338
3339 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3340 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3341 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3342           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3343
3344 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3345 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3346            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3347
3348 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3349 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3350            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3351
3352 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3353 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3354            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3355
3356 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3357 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3358            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3359
3360 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3361 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3362
3363 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3364 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3365           (i64 (EXTRACT_SUBREG
3366             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3367               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3368             dsub))>;
3369 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3370 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3371           (i64 (EXTRACT_SUBREG
3372             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3373               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3374             dsub))>;
3375
3376 //------------------------------------------------------------------------------
3377 // AdvSIMD modified immediate instructions
3378 //------------------------------------------------------------------------------
3379
3380 // AdvSIMD BIC
3381 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3382 // AdvSIMD ORR
3383 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3384
3385
3386 // AdvSIMD FMOV
3387 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3388                                               "fmov", ".2d",
3389                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3390 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3391                                               "fmov", ".2s",
3392                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3393 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3394                                               "fmov", ".4s",
3395                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3396
3397 // AdvSIMD MOVI
3398
3399 // EDIT byte mask: scalar
3400 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3401 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3402                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3403 // The movi_edit node has the immediate value already encoded, so we use
3404 // a plain imm0_255 here.
3405 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3406           (MOVID imm0_255:$shift)>;
3407
3408 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3409 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3410 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3411 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3412
3413 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3414 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3415 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3416 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3417
3418 // EDIT byte mask: 2d
3419
3420 // The movi_edit node has the immediate value already encoded, so we use
3421 // a plain imm0_255 in the pattern
3422 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3423 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3424                                                 simdimmtype10,
3425                                                 "movi", ".2d",
3426                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3427
3428
3429 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3430 // Complexity is added to break a tie with a plain MOVI.
3431 let AddedComplexity = 1 in {
3432 def : Pat<(f32   fpimm0),
3433           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3434       Requires<[HasZCZ]>;
3435 def : Pat<(f64   fpimm0),
3436           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3437       Requires<[HasZCZ]>;
3438 }
3439
3440 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3441 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3442 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3443 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3444
3445 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3446 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3447 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3448 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3449
3450 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3451 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3452 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3453           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3454 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3455           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3456 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3457           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3458 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3459           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3460
3461 // EDIT per word: 2s & 4s with MSL shifter
3462 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3463                       [(set (v2i32 V64:$Rd),
3464                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3465 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3466                       [(set (v4i32 V128:$Rd),
3467                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3468
3469 // Per byte: 8b & 16b
3470 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3471                                                  "movi", ".8b",
3472                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3473 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3474                                                  "movi", ".16b",
3475                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3476
3477 // AdvSIMD MVNI
3478
3479 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3480 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3481 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3482           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3483 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3484           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3485 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3486           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3487 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3488           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3489
3490 // EDIT per word: 2s & 4s with MSL shifter
3491 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3492                       [(set (v2i32 V64:$Rd),
3493                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3494 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3495                       [(set (v4i32 V128:$Rd),
3496                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3497
3498 //----------------------------------------------------------------------------
3499 // AdvSIMD indexed element
3500 //----------------------------------------------------------------------------
3501
3502 let neverHasSideEffects = 1 in {
3503   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3504   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3505 }
3506
3507 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3508 // instruction expects the addend first, while the intrinsic expects it last.
3509
3510 // On the other hand, there are quite a few valid combinatorial options due to
3511 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3512 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3513            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3514 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3515            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3516
3517 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3518            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3519 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3520            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3521 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3522            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3523 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3524            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3525
3526 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3527   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3528   // and DUP scalar.
3529   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3530                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3531                                            VectorIndexS:$idx))),
3532             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3533   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3534                            (v2f32 (ARM64duplane32
3535                                       (v4f32 (insert_subvector undef,
3536                                                  (v2f32 (fneg V64:$Rm)),
3537                                                  (i32 0))),
3538                                       VectorIndexS:$idx)))),
3539             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3540                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3541                                VectorIndexS:$idx)>;
3542   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3543                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3544             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3545                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3546
3547   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3548   // and DUP scalar.
3549   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3550                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3551                                            VectorIndexS:$idx))),
3552             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3553                                VectorIndexS:$idx)>;
3554   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3555                            (v4f32 (ARM64duplane32
3556                                       (v4f32 (insert_subvector undef,
3557                                                  (v2f32 (fneg V64:$Rm)),
3558                                                  (i32 0))),
3559                                       VectorIndexS:$idx)))),
3560             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3561                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3562                                VectorIndexS:$idx)>;
3563   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3564                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3565             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3566                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3567
3568   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3569   // (DUPLANE from 64-bit would be trivial).
3570   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3571                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3572                                            VectorIndexD:$idx))),
3573             (FMLSv2i64_indexed
3574                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3575   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3576                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3577             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3578                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3579
3580   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3581   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3582                          (vector_extract (v4f32 (fneg V128:$Rm)),
3583                                          VectorIndexS:$idx))),
3584             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3585                 V128:$Rm, VectorIndexS:$idx)>;
3586   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3587                          (vector_extract (v2f32 (fneg V64:$Rm)),
3588                                          VectorIndexS:$idx))),
3589             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3590                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3591
3592   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3593   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3594                          (vector_extract (v2f64 (fneg V128:$Rm)),
3595                                          VectorIndexS:$idx))),
3596             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3597                 V128:$Rm, VectorIndexS:$idx)>;
3598 }
3599
3600 defm : FMLSIndexedAfterNegPatterns<
3601            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3602 defm : FMLSIndexedAfterNegPatterns<
3603            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3604
3605 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3606 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3607
3608 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3609           (FMULv2i32_indexed V64:$Rn,
3610             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3611             (i64 0))>;
3612 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3613           (FMULv4i32_indexed V128:$Rn,
3614             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3615             (i64 0))>;
3616 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3617           (FMULv2i64_indexed V128:$Rn,
3618             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3619             (i64 0))>;
3620
3621 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3622 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3623 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3624               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3625 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3626               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3627 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3628 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3629     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3630 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3631     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3632 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3633                 int_arm64_neon_smull>;
3634 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3635                                            int_arm64_neon_sqadd>;
3636 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3637                                            int_arm64_neon_sqsub>;
3638 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3639 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3640     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3641 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3642     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3643 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3644                 int_arm64_neon_umull>;
3645
3646 // A scalar sqdmull with the second operand being a vector lane can be
3647 // handled directly with the indexed instruction encoding.
3648 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3649                                           (vector_extract (v4i32 V128:$Vm),
3650                                                            VectorIndexS:$idx)),
3651           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3652
3653 //----------------------------------------------------------------------------
3654 // AdvSIMD scalar shift instructions
3655 //----------------------------------------------------------------------------
3656 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3657 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3658 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3659 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3660 // Codegen patterns for the above. We don't put these directly on the
3661 // instructions because TableGen's type inference can't handle the truth.
3662 // Having the same base pattern for fp <--> int totally freaks it out.
3663 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3664           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3665 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3666           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3667 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3668           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3669 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3670           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3671 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3672                                             vecshiftR64:$imm)),
3673           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3674 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3675                                             vecshiftR64:$imm)),
3676           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3677 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3678           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3679 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3680           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3681 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3682           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3683 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3684           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3685 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3686                                             vecshiftR64:$imm)),
3687           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3688 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3689                                             vecshiftR64:$imm)),
3690           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3691
3692 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3693 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3694 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3695                                      int_arm64_neon_sqrshrn>;
3696 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3697                                      int_arm64_neon_sqrshrun>;
3698 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3699 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3700 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3701                                      int_arm64_neon_sqshrn>;
3702 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3703                                      int_arm64_neon_sqshrun>;
3704 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3705 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3706 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3707     TriOpFrag<(add node:$LHS,
3708                    (ARM64srshri node:$MHS, node:$RHS))>>;
3709 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3710 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3711     TriOpFrag<(add node:$LHS,
3712                    (ARM64vashr node:$MHS, node:$RHS))>>;
3713 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3714                                      int_arm64_neon_uqrshrn>;
3715 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3716 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3717                                      int_arm64_neon_uqshrn>;
3718 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3719 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3720     TriOpFrag<(add node:$LHS,
3721                    (ARM64urshri node:$MHS, node:$RHS))>>;
3722 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3723 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3724     TriOpFrag<(add node:$LHS,
3725                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3726
3727 //----------------------------------------------------------------------------
3728 // AdvSIMD vector shift instructions
3729 //----------------------------------------------------------------------------
3730 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3731 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3732 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3733                                    int_arm64_neon_vcvtfxs2fp>;
3734 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3735                                          int_arm64_neon_rshrn>;
3736 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3737 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3738                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3739 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3740 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3741                                       (i32 vecshiftL64:$imm))),
3742           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3743 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3744                                          int_arm64_neon_sqrshrn>;
3745 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3746                                          int_arm64_neon_sqrshrun>;
3747 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3748 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3749 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3750                                          int_arm64_neon_sqshrn>;
3751 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3752                                          int_arm64_neon_sqshrun>;
3753 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3754 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3755                                       (i32 vecshiftR64:$imm))),
3756           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3757 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3758 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3759                  TriOpFrag<(add node:$LHS,
3760                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3761 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3762                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3763
3764 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3765 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3766                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3767 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3768                         int_arm64_neon_vcvtfxu2fp>;
3769 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3770                                          int_arm64_neon_uqrshrn>;
3771 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3772 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3773                                          int_arm64_neon_uqshrn>;
3774 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3775 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3776                 TriOpFrag<(add node:$LHS,
3777                                (ARM64urshri node:$MHS, node:$RHS))> >;
3778 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3779                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3780 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3781 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3782                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3783
3784 // SHRN patterns for when a logical right shift was used instead of arithmetic
3785 // (the immediate guarantees no sign bits actually end up in the result so it
3786 // doesn't matter).
3787 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3788           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3789 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3790           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3791 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3792           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3793
3794 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3795                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3796                                                     vecshiftR16Narrow:$imm)))),
3797           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3798                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3799 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3800                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3801                                                     vecshiftR32Narrow:$imm)))),
3802           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3803                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3804 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3805                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3806                                                     vecshiftR64Narrow:$imm)))),
3807           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3808                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3809
3810 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3811 // Anyexts are implemented as zexts.
3812 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3813 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3814 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3815 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3816 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3817 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3818 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3819 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3820 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3821 // Also match an extend from the upper half of a 128 bit source register.
3822 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3823           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3824 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3825           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3826 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3827           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3828 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3829           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3830 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3831           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3832 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3833           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3834 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3835           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3836 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3837           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3838 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3839           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3840
3841 // Vector shift sxtl aliases
3842 def : InstAlias<"sxtl.8h $dst, $src1",
3843                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3844 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3845                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3846 def : InstAlias<"sxtl.4s $dst, $src1",
3847                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3848 def : InstAlias<"sxtl $dst.4s, $src1.4h",
3849                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3850 def : InstAlias<"sxtl.2d $dst, $src1",
3851                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3852 def : InstAlias<"sxtl $dst.2d, $src1.2s",
3853                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3854
3855 // Vector shift sxtl2 aliases
3856 def : InstAlias<"sxtl2.8h $dst, $src1",
3857                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3858 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
3859                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3860 def : InstAlias<"sxtl2.4s $dst, $src1",
3861                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3862 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
3863                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3864 def : InstAlias<"sxtl2.2d $dst, $src1",
3865                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3866 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
3867                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3868
3869 // Vector shift uxtl aliases
3870 def : InstAlias<"uxtl.8h $dst, $src1",
3871                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3872 def : InstAlias<"uxtl $dst.8h, $src1.8b",
3873                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3874 def : InstAlias<"uxtl.4s $dst, $src1",
3875                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3876 def : InstAlias<"uxtl $dst.4s, $src1.4h",
3877                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3878 def : InstAlias<"uxtl.2d $dst, $src1",
3879                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3880 def : InstAlias<"uxtl $dst.2d, $src1.2s",
3881                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3882
3883 // Vector shift uxtl2 aliases
3884 def : InstAlias<"uxtl2.8h $dst, $src1",
3885                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3886 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
3887                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3888 def : InstAlias<"uxtl2.4s $dst, $src1",
3889                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3890 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
3891                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3892 def : InstAlias<"uxtl2.2d $dst, $src1",
3893                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3894 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
3895                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3896
3897 // If an integer is about to be converted to a floating point value,
3898 // just load it on the floating point unit.
3899 // These patterns are more complex because floating point loads do not
3900 // support sign extension.
3901 // The sign extension has to be explicitly added and is only supported for
3902 // one step: byte-to-half, half-to-word, word-to-doubleword.
3903 // SCVTF GPR -> FPR is 9 cycles.
3904 // SCVTF FPR -> FPR is 4 cyclces.
3905 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
3906 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
3907 // and still being faster.
3908 // However, this is not good for code size.
3909 // 8-bits -> float. 2 sizes step-up.
3910 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
3911            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3912                               (SSHLLv4i16_shift
3913                                 (f64
3914                                   (EXTRACT_SUBREG
3915                                     (SSHLLv8i8_shift
3916                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3917                                                   (LDRBro ro_indexed8:$addr),
3918                                                   bsub),
3919                                      0),
3920                                    dsub)),
3921                                0),
3922                            ssub)))>, Requires<[NotForCodeSize]>;
3923 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
3924            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3925                               (SSHLLv4i16_shift
3926                                 (f64
3927                                   (EXTRACT_SUBREG
3928                                     (SSHLLv8i8_shift
3929                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3930                                                   (LDRBui am_indexed8:$addr),
3931                                                   bsub),
3932                                      0),
3933                                    dsub)),
3934                                0),
3935                            ssub)))>, Requires<[NotForCodeSize]>;
3936 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
3937            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3938                               (SSHLLv4i16_shift
3939                                 (f64
3940                                   (EXTRACT_SUBREG
3941                                     (SSHLLv8i8_shift
3942                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3943                                                   (LDURBi am_unscaled8:$addr),
3944                                                   bsub),
3945                                      0),
3946                                    dsub)),
3947                                0),
3948                            ssub)))>, Requires<[NotForCodeSize]>;
3949 // 16-bits -> float. 1 size step-up.
3950 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3951            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3952                               (SSHLLv4i16_shift
3953                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3954                                                (LDRHro ro_indexed16:$addr),
3955                                                hsub),
3956                                0),
3957                            ssub)))>, Requires<[NotForCodeSize]>;
3958 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3959            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3960                               (SSHLLv4i16_shift
3961                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3962                                                (LDRHui am_indexed16:$addr),
3963                                                hsub),
3964                                0),
3965                            ssub)))>, Requires<[NotForCodeSize]>;
3966 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3967            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3968                               (SSHLLv4i16_shift
3969                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3970                                                (LDURHi am_unscaled16:$addr),
3971                                                hsub),
3972                                0),
3973                            ssub)))>, Requires<[NotForCodeSize]>;
3974 // 32-bits to 32-bits are handled in target specific dag combine:
3975 // performIntToFpCombine.
3976 // 64-bits integer to 32-bits floating point, not possible with
3977 // SCVTF on floating point registers (both source and destination
3978 // must have the same size).
3979
3980 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3981 // 8-bits -> double. 3 size step-up: give up.
3982 // 16-bits -> double. 2 size step.
3983 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3984            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3985                               (SSHLLv2i32_shift
3986                                  (f64
3987                                   (EXTRACT_SUBREG
3988                                     (SSHLLv4i16_shift
3989                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3990                                                   (LDRHro ro_indexed16:$addr),
3991                                                   hsub),
3992                                      0),
3993                                    dsub)),
3994                                0),
3995                              dsub)))>, Requires<[NotForCodeSize]>;
3996 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3997            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
3998                                (SSHLLv2i32_shift
3999                                  (f64
4000                                    (EXTRACT_SUBREG
4001                                      (SSHLLv4i16_shift
4002                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4003                                                   (LDRHui am_indexed16:$addr),
4004                                                   hsub),
4005                                       0),
4006                                     dsub)),
4007                                  0),
4008                               dsub)))>, Requires<[NotForCodeSize]>;
4009 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4010            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4011                               (SSHLLv2i32_shift
4012                                 (f64
4013                                   (EXTRACT_SUBREG
4014                                     (SSHLLv4i16_shift
4015                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4016                                                   (LDURHi am_unscaled16:$addr),
4017                                                   hsub),
4018                                       0),
4019                                    dsub)),
4020                                0),
4021                              dsub)))>, Requires<[NotForCodeSize]>;
4022 // 32-bits -> double. 1 size step-up.
4023 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4024            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4025                               (SSHLLv2i32_shift
4026                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4027                                                (LDRSro ro_indexed32:$addr),
4028                                                ssub),
4029                                0),
4030                              dsub)))>, Requires<[NotForCodeSize]>;
4031 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4032            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4033                               (SSHLLv2i32_shift
4034                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4035                                                (LDRSui am_indexed32:$addr),
4036                                                ssub),
4037                                0),
4038                              dsub)))>, Requires<[NotForCodeSize]>;
4039 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4040            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4041                               (SSHLLv2i32_shift
4042                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4043                                                (LDURSi am_unscaled32:$addr),
4044                                                ssub),
4045                                0),
4046                              dsub)))>, Requires<[NotForCodeSize]>;
4047 // 64-bits -> double are handled in target specific dag combine:
4048 // performIntToFpCombine.
4049
4050
4051 //----------------------------------------------------------------------------
4052 // AdvSIMD Load-Store Structure
4053 //----------------------------------------------------------------------------
4054 defm LD1 : SIMDLd1Multiple<"ld1">;
4055 defm LD2 : SIMDLd2Multiple<"ld2">;
4056 defm LD3 : SIMDLd3Multiple<"ld3">;
4057 defm LD4 : SIMDLd4Multiple<"ld4">;
4058
4059 defm ST1 : SIMDSt1Multiple<"st1">;
4060 defm ST2 : SIMDSt2Multiple<"st2">;
4061 defm ST3 : SIMDSt3Multiple<"st3">;
4062 defm ST4 : SIMDSt4Multiple<"st4">;
4063
4064 class Ld1Pat<ValueType ty, Instruction INST>
4065   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4066
4067 def : Ld1Pat<v16i8, LD1Onev16b>;
4068 def : Ld1Pat<v8i16, LD1Onev8h>;
4069 def : Ld1Pat<v4i32, LD1Onev4s>;
4070 def : Ld1Pat<v2i64, LD1Onev2d>;
4071 def : Ld1Pat<v8i8,  LD1Onev8b>;
4072 def : Ld1Pat<v4i16, LD1Onev4h>;
4073 def : Ld1Pat<v2i32, LD1Onev2s>;
4074 def : Ld1Pat<v1i64, LD1Onev1d>;
4075
4076 class St1Pat<ValueType ty, Instruction INST>
4077   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4078         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4079
4080 def : St1Pat<v16i8, ST1Onev16b>;
4081 def : St1Pat<v8i16, ST1Onev8h>;
4082 def : St1Pat<v4i32, ST1Onev4s>;
4083 def : St1Pat<v2i64, ST1Onev2d>;
4084 def : St1Pat<v8i8,  ST1Onev8b>;
4085 def : St1Pat<v4i16, ST1Onev4h>;
4086 def : St1Pat<v2i32, ST1Onev2s>;
4087 def : St1Pat<v1i64, ST1Onev1d>;
4088
4089 //---
4090 // Single-element
4091 //---
4092
4093 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4094 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4095 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4096 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4097 let mayLoad = 1, neverHasSideEffects = 1 in {
4098 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4099 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4100 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4101 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4102 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4103 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4104 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4105 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4106 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4107 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4108 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4109 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4110 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4111 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4112 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4113 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4114 }
4115
4116 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4117           (LD1Rv8b am_simdnoindex:$vaddr)>;
4118 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4119           (LD1Rv16b am_simdnoindex:$vaddr)>;
4120 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4121           (LD1Rv4h am_simdnoindex:$vaddr)>;
4122 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4123           (LD1Rv8h am_simdnoindex:$vaddr)>;
4124 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4125           (LD1Rv2s am_simdnoindex:$vaddr)>;
4126 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4127           (LD1Rv4s am_simdnoindex:$vaddr)>;
4128 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4129           (LD1Rv2d am_simdnoindex:$vaddr)>;
4130 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4131           (LD1Rv1d am_simdnoindex:$vaddr)>;
4132 // Grab the floating point version too
4133 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4134           (LD1Rv2s am_simdnoindex:$vaddr)>;
4135 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4136           (LD1Rv4s am_simdnoindex:$vaddr)>;
4137 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4138           (LD1Rv2d am_simdnoindex:$vaddr)>;
4139 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4140           (LD1Rv1d am_simdnoindex:$vaddr)>;
4141
4142 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4143                     ValueType VTy, ValueType STy, Instruction LD1>
4144   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4145            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4146         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4147
4148 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4149 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4150 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4151 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4152 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4153 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4154
4155 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4156                    ValueType VTy, ValueType STy, Instruction LD1>
4157   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4158            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4159         (EXTRACT_SUBREG
4160             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4161                           VecIndex:$idx, am_simdnoindex:$vaddr),
4162             dsub)>;
4163
4164 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4165 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4166 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4167 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4168
4169
4170 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4171 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4172 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4173 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4174
4175 // Stores
4176 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4177 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4178 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4179 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4180
4181 let AddedComplexity = 8 in
4182 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4183                     ValueType VTy, ValueType STy, Instruction ST1>
4184   : Pat<(scalar_store
4185              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4186              am_simdnoindex:$vaddr),
4187         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4188
4189 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4190 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4191 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4192 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4193 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4194 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4195
4196 let AddedComplexity = 8 in
4197 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4198                    ValueType VTy, ValueType STy, Instruction ST1>
4199   : Pat<(scalar_store
4200              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4201              am_simdnoindex:$vaddr),
4202         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4203              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4204
4205 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4206 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4207 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4208 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4209
4210 let mayStore = 1, neverHasSideEffects = 1 in {
4211 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4212 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4213 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4214 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4215 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4216 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4217 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4218 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4219 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4220 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4221 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4222 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4223 }
4224
4225 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4226 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4227 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4228 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4229
4230 //----------------------------------------------------------------------------
4231 // Crypto extensions
4232 //----------------------------------------------------------------------------
4233
4234 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4235 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4236 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4237 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4238
4239 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4240 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4241 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4242 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4243 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4244 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4245 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4246
4247 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4248 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4249 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4250
4251 //----------------------------------------------------------------------------
4252 // Compiler-pseudos
4253 //----------------------------------------------------------------------------
4254 // FIXME: Like for X86, these should go in their own separate .td file.
4255
4256 // Any instruction that defines a 32-bit result leaves the high half of the
4257 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4258 // be copying from a truncate. But any other 32-bit operation will zero-extend
4259 // up to 64 bits.
4260 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4261 def def32 : PatLeaf<(i32 GPR32:$src), [{
4262   return N->getOpcode() != ISD::TRUNCATE &&
4263          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4264          N->getOpcode() != ISD::CopyFromReg;
4265 }]>;
4266
4267 // In the case of a 32-bit def that is known to implicitly zero-extend,
4268 // we can use a SUBREG_TO_REG.
4269 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4270
4271 // For an anyext, we don't care what the high bits are, so we can perform an
4272 // INSERT_SUBREF into an IMPLICIT_DEF.
4273 def : Pat<(i64 (anyext GPR32:$src)),
4274           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4275
4276 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4277 // instruction (UBFM) on the enclosing super-reg.
4278 def : Pat<(i64 (zext GPR32:$src)),
4279  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4280
4281 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4282 // containing super-reg.
4283 def : Pat<(i64 (sext GPR32:$src)),
4284    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4285 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4286 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4287 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4288 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4289 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4290 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4291 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4292
4293 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4294           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4295                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4296 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4297           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4298                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4299
4300 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4301           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4302                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4303 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4304           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4305                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4306
4307 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4308           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4309                    (i64 (i64shift_a        imm0_63:$imm)),
4310                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4311
4312 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4313 // AddedComplexity for the following patterns since we want to match sext + sra
4314 // patterns before we attempt to match a single sra node.
4315 let AddedComplexity = 20 in {
4316 // We support all sext + sra combinations which preserve at least one bit of the
4317 // original value which is to be sign extended. E.g. we support shifts up to
4318 // bitwidth-1 bits.
4319 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4320           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4321 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4322           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4323
4324 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4325           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4326 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4327           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4328
4329 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4330           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4331                    (i64 imm0_31:$imm), 31)>;
4332 } // AddedComplexity = 20
4333
4334 // To truncate, we can simply extract from a subregister.
4335 def : Pat<(i32 (trunc GPR64sp:$src)),
4336           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4337
4338 // __builtin_trap() uses the BRK instruction on ARM64.
4339 def : Pat<(trap), (BRK 1)>;
4340
4341 // Conversions within AdvSIMD types in the same register size are free.
4342
4343 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4344 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4345 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4346 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4347 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4348 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4349
4350 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4351 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4352 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4353 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4354 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4355 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4356
4357 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4358 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4359 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4360 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4361 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4362 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4363
4364 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4365 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4366 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4367 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4368 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4369 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4370
4371 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4372 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4373 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4374 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4375 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4376 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4377
4378 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4379 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4380 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4381 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4382 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4383 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4384
4385 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4386 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4387 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4388 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4389 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4390 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4391
4392
4393 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4394 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4395 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4396 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4397 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4398
4399 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4400 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4401 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4402 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4403 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4404 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4405
4406 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4407 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4408 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4409 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4410 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4411 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4412
4413 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4414 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4415 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4416 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4417 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4418 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4419
4420 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4421 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4422 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4423 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4424 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4425 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4426
4427 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4428 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4429 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4430 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4431 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4432 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4433
4434 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4435 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4436 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4437 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4438 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4439 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4440
4441 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4442           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4443 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4444           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4445 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4446           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4447 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4448           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4449
4450 // A 64-bit subvector insert to the first 128-bit vector position
4451 // is a subregister copy that needs no instruction.
4452 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4453           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4454 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4455           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4456 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4457           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4458 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4459           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4460 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4461           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4462 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4463           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4464
4465 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4466 // or v2f32.
4467 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4468                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4469            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4470 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4471                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4472            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4473     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4474     // so we match on v4f32 here, not v2f32. This will also catch adding
4475     // the low two lanes of a true v4f32 vector.
4476 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4477                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4478           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4479
4480 // Scalar 64-bit shifts in FPR64 registers.
4481 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4482           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4483 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4484           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4485 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4486           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4487 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4488           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4489
4490 // Tail call return handling. These are all compiler pseudo-instructions,
4491 // so no encoding information or anything like that.
4492 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4493   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4494   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4495 }
4496
4497 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4498 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4499 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4500
4501 include "ARM64InstrAtomics.td"