lib/Target/Alpha/AlphaISelDAGToDAG.cpp

   1 //===-- AlphaISelDAGToDAG.cpp - Alpha pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Andrew Lenharth and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for Alpha,
  11 // converting from a legalized dag to a Alpha dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "Alpha.h"
  16 #include "AlphaTargetMachine.h"
  17 #include "AlphaISelLowering.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/Target/TargetOptions.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/DerivedTypes.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/Support/Debug.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include <algorithm>
  32 #include <queue>
  33 #include <set>
  34 using namespace llvm;
  35
  36 namespace {
  37
  38   //===--------------------------------------------------------------------===//
  39   /// AlphaDAGToDAGISel - Alpha specific code to select Alpha machine
  40   /// instructions for SelectionDAG operations.
  41   class AlphaDAGToDAGISel : public SelectionDAGISel {
  42     AlphaTargetLowering AlphaLowering;
  43
  44     static const int64_t IMM_LOW  = -32768;
  45     static const int64_t IMM_HIGH = 32767;
  46     static const int64_t IMM_MULT = 65536;
  47     static const int64_t IMM_FULLHIGH = IMM_HIGH + IMM_HIGH * IMM_MULT;
  48     static const int64_t IMM_FULLLOW = IMM_LOW + IMM_LOW  * IMM_MULT;
  49
  50     static int64_t get_ldah16(int64_t x) {
  51       int64_t y = x / IMM_MULT;
  52       if (x % IMM_MULT > IMM_HIGH)
  53         ++y;
  54       return y;
  55     }
  56
  57     static int64_t get_lda16(int64_t x) {
  58       return x - get_ldah16(x) * IMM_MULT;
  59     }
  60
  61     /// get_zapImm - Return a zap mask if X is a valid immediate for a zapnot
  62     /// instruction (if not, return 0).  Note that this code accepts partial
  63     /// zap masks.  For example (and LHS, 1) is a valid zap, as long we know
  64     /// that the bits 1-7 of LHS are already zero.  If LHS is non-null, we are
  65     /// in checking mode.  If LHS is null, we assume that the mask has already
  66     /// been validated before.
  67     uint64_t get_zapImm(SDOperand LHS, uint64_t Constant) {
  68       uint64_t BitsToCheck = 0;
  69       unsigned Result = 0;
  70       for (unsigned i = 0; i != 8; ++i) {
  71         if (((Constant >> 8*i) & 0xFF) == 0) {
  72           // nothing to do.
  73         } else {
  74           Result |= 1 << i;
  75           if (((Constant >> 8*i) & 0xFF) == 0xFF) {
  76             // If the entire byte is set, zapnot the byte.
  77           } else if (LHS.Val == 0) {
  78             // Otherwise, if the mask was previously validated, we know its okay
  79             // to zapnot this entire byte even though all the bits aren't set.
  80           } else {
  81             // Otherwise we don't know that the it's okay to zapnot this entire
  82             // byte.  Only do this iff we can prove that the missing bits are
  83             // already null, so the bytezap doesn't need to really null them.
  84             BitsToCheck |= ~Constant & (0xFF << 8*i);
  85           }
  86         }
  87       }
  88
  89       // If there are missing bits in a byte (for example, X & 0xEF00), check to
  90       // see if the missing bits (0x1000) are already known zero if not, the zap
  91       // isn't okay to do, as it won't clear all the required bits.
  92       if (BitsToCheck &&
  93           !getTargetLowering().MaskedValueIsZero(LHS, BitsToCheck))
  94         return 0;
  95
  96       return Result;
  97     }
  98
  99     static uint64_t get_zapImm(uint64_t x) {
 100       unsigned build = 0;
 101       for(int i = 0; i != 8; ++i) {
 102         if ((x & 0x00FF) == 0x00FF)
 103           build |= 1 << i;
 104         else if ((x & 0x00FF) != 0)
 105           return 0;
 106         x >>= 8;
 107       }
 108       return build;
 109     }
 110
 111
 112     static uint64_t getNearPower2(uint64_t x) {
 113       if (!x) return 0;
 114       unsigned at = CountLeadingZeros_64(x);
 115       uint64_t complow = 1 << (63 - at);
 116       uint64_t comphigh = 1 << (64 - at);
 117       //cerr << x << ":" << complow << ":" << comphigh << "\n";
 118       if (abs(complow - x) <= abs(comphigh - x))
 119         return complow;
 120       else
 121         return comphigh;
 122     }
 123
 124     static bool chkRemNearPower2(uint64_t x, uint64_t r, bool swap) {
 125       uint64_t y = getNearPower2(x);
 126       if (swap)
 127         return (y - x) == r;
 128       else
 129         return (x - y) == r;
 130     }
 131
 132     static bool isFPZ(SDOperand N) {
 133       ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(N);
 134       return (CN && (CN->isExactlyValue(+0.0) || CN->isExactlyValue(-0.0)));
 135     }
 136     static bool isFPZn(SDOperand N) {
 137       ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(N);
 138       return (CN && CN->isExactlyValue(-0.0));
 139     }
 140     static bool isFPZp(SDOperand N) {
 141       ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(N);
 142       return (CN && CN->isExactlyValue(+0.0));
 143     }
 144
 145   public:
 146     AlphaDAGToDAGISel(TargetMachine &TM)
 147       : SelectionDAGISel(AlphaLowering),
 148         AlphaLowering(*(AlphaTargetLowering*)(TM.getTargetLowering()))
 149     {}
 150
 151     /// getI64Imm - Return a target constant with the specified value, of type
 152     /// i64.
 153     inline SDOperand getI64Imm(int64_t Imm) {
 154       return CurDAG->getTargetConstant(Imm, MVT::i64);
 155     }
 156
 157     // Select - Convert the specified operand from a target-independent to a
 158     // target-specific node if it hasn't already been changed.
 159     SDNode *Select(SDOperand Op);
 160
 161     /// InstructionSelectBasicBlock - This callback is invoked by
 162     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 163     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 164
 165     virtual const char *getPassName() const {
 166       return "Alpha DAG->DAG Pattern Instruction Selection";
 167     }
 168
 169     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 170     /// inline asm expressions.
 171     virtual bool SelectInlineAsmMemoryOperand(const SDOperand &Op,
 172                                               char ConstraintCode,
 173                                               std::vector<SDOperand> &OutOps,
 174                                               SelectionDAG &DAG) {
 175       SDOperand Op0;
 176       switch (ConstraintCode) {
 177       default: return true;
 178       case 'm':   // memory
 179         Op0 = Op;
 180         AddToISelQueue(Op0);
 181         break;
 182       }
 183
 184       OutOps.push_back(Op0);
 185       return false;
 186     }
 187
 188 // Include the pieces autogenerated from the target description.
 189 #include "AlphaGenDAGISel.inc"
 190
 191 private:
 192     SDOperand getGlobalBaseReg();
 193     SDOperand getGlobalRetAddr();
 194     void SelectCALL(SDOperand Op);
 195
 196   };
 197 }
 198
 199 /// getGlobalBaseReg - Output the instructions required to put the
 200 /// GOT address into a register.
 201 ///
 202 SDOperand AlphaDAGToDAGISel::getGlobalBaseReg() {
 203   MachineFunction* MF = BB->getParent();
 204   unsigned GP = 0;
 205   for(MachineFunction::livein_iterator ii = MF->livein_begin(),
 206         ee = MF->livein_end(); ii != ee; ++ii)
 207     if (ii->first == Alpha::R29) {
 208       GP = ii->second;
 209       break;
 210     }
 211   assert(GP && "GOT PTR not in liveins");
 212   return CurDAG->getCopyFromReg(CurDAG->getEntryNode(),
 213                                 GP, MVT::i64);
 214 }
 215
 216 /// getRASaveReg - Grab the return address
 217 ///
 218 SDOperand AlphaDAGToDAGISel::getGlobalRetAddr() {
 219   MachineFunction* MF = BB->getParent();
 220   unsigned RA = 0;
 221   for(MachineFunction::livein_iterator ii = MF->livein_begin(),
 222         ee = MF->livein_end(); ii != ee; ++ii)
 223     if (ii->first == Alpha::R26) {
 224       RA = ii->second;
 225       break;
 226     }
 227   assert(RA && "RA PTR not in liveins");
 228   return CurDAG->getCopyFromReg(CurDAG->getEntryNode(),
 229                                 RA, MVT::i64);
 230 }
 231
 232 /// InstructionSelectBasicBlock - This callback is invoked by
 233 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 234 void AlphaDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 235   DEBUG(BB->dump());
 236
 237   // Select target instructions for the DAG.
 238   DAG.setRoot(SelectRoot(DAG.getRoot()));
 239   DAG.RemoveDeadNodes();
 240
 241   // Emit machine code to BB.
 242   ScheduleAndEmitDAG(DAG);
 243 }
 244
 245 // Select - Convert the specified operand from a target-independent to a
 246 // target-specific node if it hasn't already been changed.
 247 SDNode *AlphaDAGToDAGISel::Select(SDOperand Op) {
 248   SDNode *N = Op.Val;
 249   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 250       N->getOpcode() < AlphaISD::FIRST_NUMBER) {
 251     return NULL;   // Already selected.
 252   }
 253
 254   switch (N->getOpcode()) {
 255   default: break;
 256   case AlphaISD::CALL:
 257     SelectCALL(Op);
 258     return NULL;
 259
 260   case ISD::FrameIndex: {
 261     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 262     return CurDAG->SelectNodeTo(N, Alpha::LDA, MVT::i64,
 263                                 CurDAG->getTargetFrameIndex(FI, MVT::i32),
 264                                 getI64Imm(0));
 265   }
 266   case ISD::GLOBAL_OFFSET_TABLE: {
 267     SDOperand Result = getGlobalBaseReg();
 268     ReplaceUses(Op, Result);
 269     return NULL;
 270   }
 271   case AlphaISD::GlobalRetAddr: {
 272     SDOperand Result = getGlobalRetAddr();
 273     ReplaceUses(Op, Result);
 274     return NULL;
 275   }
 276
 277   case AlphaISD::DivCall: {
 278     SDOperand Chain = CurDAG->getEntryNode();
 279     SDOperand N0 = Op.getOperand(0);
 280     SDOperand N1 = Op.getOperand(1);
 281     SDOperand N2 = Op.getOperand(2);
 282     AddToISelQueue(N0);
 283     AddToISelQueue(N1);
 284     AddToISelQueue(N2);
 285     Chain = CurDAG->getCopyToReg(Chain, Alpha::R24, N1,
 286                                  SDOperand(0,0));
 287     Chain = CurDAG->getCopyToReg(Chain, Alpha::R25, N2,
 288                                  Chain.getValue(1));
 289     Chain = CurDAG->getCopyToReg(Chain, Alpha::R27, N0,
 290                                  Chain.getValue(1));
 291     SDNode *CNode =
 292       CurDAG->getTargetNode(Alpha::JSRs, MVT::Other, MVT::Flag,
 293                             Chain, Chain.getValue(1));
 294     Chain = CurDAG->getCopyFromReg(Chain, Alpha::R27, MVT::i64,
 295                                   SDOperand(CNode, 1));
 296     return CurDAG->SelectNodeTo(N, Alpha::BISr, MVT::i64, Chain, Chain);
 297   }
 298
 299   case ISD::READCYCLECOUNTER: {
 300     SDOperand Chain = N->getOperand(0);
 301     AddToISelQueue(Chain); //Select chain
 302     return CurDAG->getTargetNode(Alpha::RPCC, MVT::i64, MVT::Other,
 303                                  Chain);
 304   }
 305
 306   case ISD::Constant: {
 307     uint64_t uval = cast<ConstantSDNode>(N)->getValue();
 308
 309     if (uval == 0) {
 310       SDOperand Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(),
 311                                                 Alpha::R31, MVT::i64);
 312       ReplaceUses(Op, Result);
 313       return NULL;
 314     }
 315
 316     int64_t val = (int64_t)uval;
 317     int32_t val32 = (int32_t)val;
 318     if (val <= IMM_HIGH + IMM_HIGH * IMM_MULT &&
 319         val >= IMM_LOW  + IMM_LOW  * IMM_MULT)
 320       break; //(LDAH (LDA))
 321     if ((uval >> 32) == 0 && //empty upper bits
 322         val32 <= IMM_HIGH + IMM_HIGH * IMM_MULT)
 323       //        val32 >= IMM_LOW  + IMM_LOW  * IMM_MULT) //always true
 324       break; //(zext (LDAH (LDA)))
 325     //Else use the constant pool
 326     ConstantInt *C = ConstantInt::get(Type::Int64Ty, uval);
 327     SDOperand CPI = CurDAG->getTargetConstantPool(C, MVT::i64);
 328     SDNode *Tmp = CurDAG->getTargetNode(Alpha::LDAHr, MVT::i64, CPI,
 329                                         getGlobalBaseReg());
 330     return CurDAG->SelectNodeTo(N, Alpha::LDQr, MVT::i64, MVT::Other,
 331                             CPI, SDOperand(Tmp, 0), CurDAG->getEntryNode());
 332   }
 333   case ISD::TargetConstantFP: {
 334     ConstantFPSDNode *CN = cast<ConstantFPSDNode>(N);
 335     bool isDouble = N->getValueType(0) == MVT::f64;
 336     MVT::ValueType T = isDouble ? MVT::f64 : MVT::f32;
 337     if (CN->isExactlyValue(+0.0)) {
 338       return CurDAG->SelectNodeTo(N, isDouble ? Alpha::CPYST : Alpha::CPYSS,
 339                                   T, CurDAG->getRegister(Alpha::F31, T),
 340                                   CurDAG->getRegister(Alpha::F31, T));
 341     } else if ( CN->isExactlyValue(-0.0)) {
 342       return CurDAG->SelectNodeTo(N, isDouble ? Alpha::CPYSNT : Alpha::CPYSNS,
 343                                   T, CurDAG->getRegister(Alpha::F31, T),
 344                                   CurDAG->getRegister(Alpha::F31, T));
 345     } else {
 346       abort();
 347     }
 348     break;
 349   }
 350
 351   case ISD::SETCC:
 352     if (MVT::isFloatingPoint(N->getOperand(0).Val->getValueType(0))) {
 353       ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 354
 355       unsigned Opc = Alpha::WTF;
 356       bool rev = false;
 357       bool inv = false;
 358       switch(CC) {
 359       default: DEBUG(N->dump()); assert(0 && "Unknown FP comparison!");
 360       case ISD::SETEQ: case ISD::SETOEQ: case ISD::SETUEQ:
 361         Opc = Alpha::CMPTEQ; break;
 362       case ISD::SETLT: case ISD::SETOLT: case ISD::SETULT:
 363         Opc = Alpha::CMPTLT; break;
 364       case ISD::SETLE: case ISD::SETOLE: case ISD::SETULE:
 365         Opc = Alpha::CMPTLE; break;
 366       case ISD::SETGT: case ISD::SETOGT: case ISD::SETUGT:
 367         Opc = Alpha::CMPTLT; rev = true; break;
 368       case ISD::SETGE: case ISD::SETOGE: case ISD::SETUGE:
 369         Opc = Alpha::CMPTLE; rev = true; break;
 370       case ISD::SETNE: case ISD::SETONE: case ISD::SETUNE:
 371         Opc = Alpha::CMPTEQ; inv = true; break;
 372       case ISD::SETO:
 373         Opc = Alpha::CMPTUN; inv = true; break;
 374       case ISD::SETUO:
 375         Opc = Alpha::CMPTUN; break;
 376       };
 377       SDOperand tmp1 = N->getOperand(rev?1:0);
 378       SDOperand tmp2 = N->getOperand(rev?0:1);
 379       AddToISelQueue(tmp1);
 380       AddToISelQueue(tmp2);
 381       SDNode *cmp = CurDAG->getTargetNode(Opc, MVT::f64, tmp1, tmp2);
 382       if (inv)
 383         cmp = CurDAG->getTargetNode(Alpha::CMPTEQ, MVT::f64, SDOperand(cmp, 0),
 384                                     CurDAG->getRegister(Alpha::F31, MVT::f64));
 385       switch(CC) {
 386       case ISD::SETUEQ: case ISD::SETULT: case ISD::SETULE:
 387       case ISD::SETUNE: case ISD::SETUGT: case ISD::SETUGE:
 388         {
 389           SDNode* cmp2 = CurDAG->getTargetNode(Alpha::CMPTUN, MVT::f64, tmp1, tmp2);
 390           cmp = CurDAG->getTargetNode(Alpha::ADDT, MVT::f64,
 391                                       SDOperand(cmp2, 0), SDOperand(cmp, 0));
 392           break;
 393         }
 394       default: break;
 395       }
 396
 397       SDOperand LD;
 398       if (AlphaLowering.hasITOF()) {
 399         LD = CurDAG->getNode(AlphaISD::FTOIT_, MVT::i64, SDOperand(cmp, 0));
 400       } else {
 401         int FrameIdx =
 402           CurDAG->getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 403         SDOperand FI = CurDAG->getFrameIndex(FrameIdx, MVT::i64);
 404         SDOperand ST =
 405           SDOperand(CurDAG->getTargetNode(Alpha::STT, MVT::Other,
 406                                           SDOperand(cmp, 0), FI,
 407                                           CurDAG->getRegister(Alpha::R31, MVT::i64)), 0);
 408         LD = SDOperand(CurDAG->getTargetNode(Alpha::LDQ, MVT::i64, FI,
 409                                              CurDAG->getRegister(Alpha::R31, MVT::i64),
 410                                              ST), 0);
 411       }
 412       return CurDAG->getTargetNode(Alpha::CMPULT, MVT::i64,
 413                                    CurDAG->getRegister(Alpha::R31, MVT::i64),
 414                                    LD);
 415     }
 416     break;
 417
 418   case ISD::SELECT:
 419     if (MVT::isFloatingPoint(N->getValueType(0)) &&
 420         (N->getOperand(0).getOpcode() != ISD::SETCC ||
 421          !MVT::isFloatingPoint(N->getOperand(0).getOperand(1).getValueType()))) {
 422       //This should be the condition not covered by the Patterns
 423       //FIXME: Don't have SelectCode die, but rather return something testable
 424       // so that things like this can be caught in fall though code
 425       //move int to fp
 426       bool isDouble = N->getValueType(0) == MVT::f64;
 427       SDOperand LD;
 428       SDOperand cond = N->getOperand(0);
 429       SDOperand TV = N->getOperand(1);
 430       SDOperand FV = N->getOperand(2);
 431       AddToISelQueue(cond);
 432       AddToISelQueue(TV);
 433       AddToISelQueue(FV);
 434
 435       if (AlphaLowering.hasITOF()) {
 436         LD = CurDAG->getNode(AlphaISD::ITOFT_, MVT::f64, cond);
 437       } else {
 438         int FrameIdx =
 439           CurDAG->getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 440         SDOperand FI = CurDAG->getFrameIndex(FrameIdx, MVT::i64);
 441         SDOperand ST =
 442           SDOperand(CurDAG->getTargetNode(Alpha::STQ, MVT::Other,
 443                                           cond, FI, CurDAG->getRegister(Alpha::R31, MVT::i64)), 0);
 444         LD = SDOperand(CurDAG->getTargetNode(Alpha::LDT, MVT::f64, FI,
 445                                              CurDAG->getRegister(Alpha::R31, MVT::i64),
 446                                              ST), 0);
 447       }
 448       return CurDAG->getTargetNode(isDouble?Alpha::FCMOVNET:Alpha::FCMOVNES,
 449                                    MVT::f64, FV, TV, LD);
 450     }
 451     break;
 452
 453   case ISD::AND: {
 454     ConstantSDNode* SC = NULL;
 455     ConstantSDNode* MC = NULL;
 456     if (N->getOperand(0).getOpcode() == ISD::SRL &&
 457         (MC = dyn_cast<ConstantSDNode>(N->getOperand(1))) &&
 458         (SC = dyn_cast<ConstantSDNode>(N->getOperand(0).getOperand(1))))
 459       {
 460         uint64_t sval = SC->getValue();
 461         uint64_t mval = MC->getValue();
 462         // If the result is a zap, let the autogened stuff handle it.
 463         if (get_zapImm(N->getOperand(0), mval))
 464           break;
 465         // given mask X, and shift S, we want to see if there is any zap in the
 466         // mask if we play around with the botton S bits
 467         uint64_t dontcare = (~0ULL) >> (64 - sval);
 468         uint64_t mask = mval << sval;
 469
 470         if (get_zapImm(mask | dontcare))
 471           mask = mask | dontcare;
 472
 473         if (get_zapImm(mask)) {
 474           AddToISelQueue(N->getOperand(0).getOperand(0));
 475           SDOperand Z =
 476             SDOperand(CurDAG->getTargetNode(Alpha::ZAPNOTi, MVT::i64,
 477                                             N->getOperand(0).getOperand(0),
 478                                             getI64Imm(get_zapImm(mask))), 0);
 479           return CurDAG->getTargetNode(Alpha::SRLr, MVT::i64, Z,
 480                                        getI64Imm(sval));
 481         }
 482       }
 483     break;
 484   }
 485
 486   }
 487
 488   return SelectCode(Op);
 489 }
 490
 491 void AlphaDAGToDAGISel::SelectCALL(SDOperand Op) {
 492   //TODO: add flag stuff to prevent nondeturministic breakage!
 493
 494   SDNode *N = Op.Val;
 495   SDOperand Chain = N->getOperand(0);
 496   SDOperand Addr = N->getOperand(1);
 497   SDOperand InFlag(0,0);  // Null incoming flag value.
 498   AddToISelQueue(Chain);
 499
 500    std::vector<SDOperand> CallOperands;
 501    std::vector<MVT::ValueType> TypeOperands;
 502
 503    //grab the arguments
 504    for(int i = 2, e = N->getNumOperands(); i < e; ++i) {
 505      TypeOperands.push_back(N->getOperand(i).getValueType());
 506      AddToISelQueue(N->getOperand(i));
 507      CallOperands.push_back(N->getOperand(i));
 508    }
 509    int count = N->getNumOperands() - 2;
 510
 511    static const unsigned args_int[] = {Alpha::R16, Alpha::R17, Alpha::R18,
 512                                        Alpha::R19, Alpha::R20, Alpha::R21};
 513    static const unsigned args_float[] = {Alpha::F16, Alpha::F17, Alpha::F18,
 514                                          Alpha::F19, Alpha::F20, Alpha::F21};
 515
 516    for (int i = 6; i < count; ++i) {
 517      unsigned Opc = Alpha::WTF;
 518      if (MVT::isInteger(TypeOperands[i])) {
 519        Opc = Alpha::STQ;
 520      } else if (TypeOperands[i] == MVT::f32) {
 521        Opc = Alpha::STS;
 522      } else if (TypeOperands[i] == MVT::f64) {
 523        Opc = Alpha::STT;
 524      } else
 525        assert(0 && "Unknown operand");
 526
 527      SDOperand Ops[] = { CallOperands[i],  getI64Imm((i - 6) * 8),
 528                          CurDAG->getCopyFromReg(Chain, Alpha::R30, MVT::i64),
 529                          Chain };
 530      Chain = SDOperand(CurDAG->getTargetNode(Opc, MVT::Other, Ops, 4), 0);
 531    }
 532    for (int i = 0; i < std::min(6, count); ++i) {
 533      if (MVT::isInteger(TypeOperands[i])) {
 534        Chain = CurDAG->getCopyToReg(Chain, args_int[i], CallOperands[i], InFlag);
 535        InFlag = Chain.getValue(1);
 536      } else if (TypeOperands[i] == MVT::f32 || TypeOperands[i] == MVT::f64) {
 537        Chain = CurDAG->getCopyToReg(Chain, args_float[i], CallOperands[i], InFlag);
 538        InFlag = Chain.getValue(1);
 539      } else
 540        assert(0 && "Unknown operand");
 541    }
 542
 543    // Finally, once everything is in registers to pass to the call, emit the
 544    // call itself.
 545    if (Addr.getOpcode() == AlphaISD::GPRelLo) {
 546      SDOperand GOT = getGlobalBaseReg();
 547      Chain = CurDAG->getCopyToReg(Chain, Alpha::R29, GOT, InFlag);
 548      InFlag = Chain.getValue(1);
 549      Chain = SDOperand(CurDAG->getTargetNode(Alpha::BSR, MVT::Other, MVT::Flag,
 550                                              Addr.getOperand(0), Chain, InFlag), 0);
 551    } else {
 552      AddToISelQueue(Addr);
 553      Chain = CurDAG->getCopyToReg(Chain, Alpha::R27, Addr, InFlag);
 554      InFlag = Chain.getValue(1);
 555      Chain = SDOperand(CurDAG->getTargetNode(Alpha::JSR, MVT::Other, MVT::Flag,
 556                                              Chain, InFlag), 0);
 557    }
 558    InFlag = Chain.getValue(1);
 559
 560    std::vector<SDOperand> CallResults;
 561
 562    switch (N->getValueType(0)) {
 563    default: assert(0 && "Unexpected ret value!");
 564      case MVT::Other: break;
 565    case MVT::i64:
 566      Chain = CurDAG->getCopyFromReg(Chain, Alpha::R0, MVT::i64, InFlag).getValue(1);
 567      CallResults.push_back(Chain.getValue(0));
 568      break;
 569    case MVT::f32:
 570      Chain = CurDAG->getCopyFromReg(Chain, Alpha::F0, MVT::f32, InFlag).getValue(1);
 571      CallResults.push_back(Chain.getValue(0));
 572      break;
 573    case MVT::f64:
 574      Chain = CurDAG->getCopyFromReg(Chain, Alpha::F0, MVT::f64, InFlag).getValue(1);
 575      CallResults.push_back(Chain.getValue(0));
 576      break;
 577    }
 578
 579    CallResults.push_back(Chain);
 580    for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 581      ReplaceUses(Op.getValue(i), CallResults[i]);
 582 }
 583
 584
 585 /// createAlphaISelDag - This pass converts a legalized DAG into a
 586 /// Alpha-specific DAG, ready for instruction scheduling.
 587 ///
 588 FunctionPass *llvm::createAlphaISelDag(TargetMachine &TM) {
 589   return new AlphaDAGToDAGISel(TM);
 590 }