lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineRegisterInfo.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Module.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/Support/CommandLine.h"
  27 using namespace llvm;
  28
  29 /// AddLiveIn - This helper function adds the specified physical register to the
  30 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  31 /// register for it.
  32 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  33                           TargetRegisterClass *RC) {
  34   assert(RC->contains(PReg) && "Not the correct regclass!");
  35   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
  36   MF.getRegInfo().addLiveIn(PReg, VReg);
  37   return VReg;
  38 }
  39
  40 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  41   // Set up the TargetLowering object.
  42   //I am having problems with shr n ubyte 1
  43   setShiftAmountType(MVT::i64);
  44   setSetCCResultContents(ZeroOrOneSetCCResult);
  45
  46   setUsesGlobalOffsetTable(true);
  47
  48   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  49   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  50   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  51
  52   // We want to custom lower some of our intrinsics.
  53   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
  54
  55   setLoadExtAction(ISD::EXTLOAD, MVT::i1,  Promote);
  56   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
  57
  58   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  59   setLoadExtAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  60
  61   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  62   setLoadExtAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  63   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Expand);
  64
  65   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  66   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  67   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  68   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  69
  70   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  71
  72   setOperationAction(ISD::FREM, MVT::f32, Expand);
  73   setOperationAction(ISD::FREM, MVT::f64, Expand);
  74
  75   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  76   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  77   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  78   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  79
  80   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  81     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  82     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  83     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  84   }
  85   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  86   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  87   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  88
  89   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  90   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  91   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  92   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  93
  94   setOperationAction(ISD::ADDC     , MVT::i64, Expand);
  95   setOperationAction(ISD::ADDE     , MVT::i64, Expand);
  96   setOperationAction(ISD::SUBC     , MVT::i64, Expand);
  97   setOperationAction(ISD::SUBE     , MVT::i64, Expand);
  98
  99   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 100
 101
 102   // We don't support sin/cos/sqrt/pow
 103   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 104   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 105   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 106   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 107
 108   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 109   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 110
 111   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 112   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 113
 114   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 115
 116   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 117
 118   // We don't have line number support yet.
 119   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 120   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 121   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 122   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 123
 124   // Not implemented yet.
 125   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 126   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 127   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 128
 129   // We want to legalize GlobalAddress and ConstantPool and
 130   // ExternalSymbols nodes into the appropriate instructions to
 131   // materialize the address.
 132   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 133   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 134   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 135   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 136
 137   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 138   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 139   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 140   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 141   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 142
 143   setOperationAction(ISD::RET,     MVT::Other, Custom);
 144
 145   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 146   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 147
 148   setStackPointerRegisterToSaveRestore(Alpha::R30);
 149
 150   addLegalFPImmediate(APFloat(+0.0)); //F31
 151   addLegalFPImmediate(APFloat(+0.0f)); //F31
 152   addLegalFPImmediate(APFloat(-0.0)); //-F31
 153   addLegalFPImmediate(APFloat(-0.0f)); //-F31
 154
 155   setJumpBufSize(272);
 156   setJumpBufAlignment(16);
 157
 158   computeRegisterProperties();
 159 }
 160
 161 MVT AlphaTargetLowering::getSetCCResultType(const SDValue &) const {
 162   return MVT::i64;
 163 }
 164
 165 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 166   switch (Opcode) {
 167   default: return 0;
 168   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 169   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 170   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 171   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 172   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 173   case AlphaISD::RelLit: return "Alpha::RelLit";
 174   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 175   case AlphaISD::CALL:   return "Alpha::CALL";
 176   case AlphaISD::DivCall: return "Alpha::DivCall";
 177   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 178   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 179   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 180   }
 181 }
 182
 183 static SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
 184   MVT PtrVT = Op.getValueType();
 185   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 186   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 187   SDValue Zero = DAG.getConstant(0, PtrVT);
 188
 189   SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 190                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 191   SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 192   return Lo;
 193 }
 194
 195 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 196 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 197
 198 //For now, just use variable size stack frame format
 199
 200 //In a standard call, the first six items are passed in registers $16
 201 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 202 //of argument-to-register correspondence.) The remaining items are
 203 //collected in a memory argument list that is a naturally aligned
 204 //array of quadwords. In a standard call, this list, if present, must
 205 //be passed at 0(SP).
 206 //7 ... n         0(SP) ... (n-7)*8(SP)
 207
 208 // //#define FP    $15
 209 // //#define RA    $26
 210 // //#define PV    $27
 211 // //#define GP    $29
 212 // //#define SP    $30
 213
 214 static SDValue LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG,
 215                                        int &VarArgsBase,
 216                                        int &VarArgsOffset) {
 217   MachineFunction &MF = DAG.getMachineFunction();
 218   MachineFrameInfo *MFI = MF.getFrameInfo();
 219   std::vector<SDValue> ArgValues;
 220   SDValue Root = Op.getOperand(0);
 221
 222   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 223   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 224
 225   unsigned args_int[] = {
 226     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 227   unsigned args_float[] = {
 228     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 229
 230   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e; ++ArgNo) {
 231     SDValue argt;
 232     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
 233     SDValue ArgVal;
 234
 235     if (ArgNo  < 6) {
 236       switch (ObjectVT.getSimpleVT()) {
 237       default:
 238         assert(false && "Invalid value type!");
 239       case MVT::f64:
 240         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 241                                       &Alpha::F8RCRegClass);
 242         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 243         break;
 244       case MVT::f32:
 245         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 246                                       &Alpha::F4RCRegClass);
 247         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 248         break;
 249       case MVT::i64:
 250         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 251                                     &Alpha::GPRCRegClass);
 252         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 253         break;
 254       }
 255     } else { //more args
 256       // Create the frame index object for this incoming parameter...
 257       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 258
 259       // Create the SelectionDAG nodes corresponding to a load
 260       //from this parameter
 261       SDValue FIN = DAG.getFrameIndex(FI, MVT::i64);
 262       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 263     }
 264     ArgValues.push_back(ArgVal);
 265   }
 266
 267   // If the functions takes variable number of arguments, copy all regs to stack
 268   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
 269   if (isVarArg) {
 270     VarArgsOffset = (Op.getNode()->getNumValues()-1) * 8;
 271     std::vector<SDValue> LS;
 272     for (int i = 0; i < 6; ++i) {
 273       if (TargetRegisterInfo::isPhysicalRegister(args_int[i]))
 274         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 275       SDValue argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 276       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 277       if (i == 0) VarArgsBase = FI;
 278       SDValue SDFI = DAG.getFrameIndex(FI, MVT::i64);
 279       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 280
 281       if (TargetRegisterInfo::isPhysicalRegister(args_float[i]))
 282         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 283       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 284       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 285       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 286       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 287     }
 288
 289     //Set up a token factor with all the stack traffic
 290     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 291   }
 292
 293   ArgValues.push_back(Root);
 294
 295   // Return the new list of results.
 296   return DAG.getMergeValues(Op.getNode()->getVTList(), &ArgValues[0],
 297                             ArgValues.size());
 298 }
 299
 300 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
 301   SDValue Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 302                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 303                                                 MVT::i64),
 304                                     SDValue());
 305   switch (Op.getNumOperands()) {
 306   default:
 307     assert(0 && "Do not know how to return this many arguments!");
 308     abort();
 309   case 1:
 310     break;
 311     //return SDValue(); // ret void is legal
 312   case 3: {
 313     MVT ArgVT = Op.getOperand(1).getValueType();
 314     unsigned ArgReg;
 315     if (ArgVT.isInteger())
 316       ArgReg = Alpha::R0;
 317     else {
 318       assert(ArgVT.isFloatingPoint());
 319       ArgReg = Alpha::F0;
 320     }
 321     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 322     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 323       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg);
 324     break;
 325   }
 326   case 5: {
 327     MVT ArgVT = Op.getOperand(1).getValueType();
 328     unsigned ArgReg1, ArgReg2;
 329     if (ArgVT.isInteger()) {
 330       ArgReg1 = Alpha::R0;
 331       ArgReg2 = Alpha::R1;
 332     } else {
 333       assert(ArgVT.isFloatingPoint());
 334       ArgReg1 = Alpha::F0;
 335       ArgReg2 = Alpha::F1;
 336     }
 337     Copy = DAG.getCopyToReg(Copy, ArgReg1, Op.getOperand(1), Copy.getValue(1));
 338     if (std::find(DAG.getMachineFunction().getRegInfo().liveout_begin(),
 339                   DAG.getMachineFunction().getRegInfo().liveout_end(), ArgReg1)
 340         == DAG.getMachineFunction().getRegInfo().liveout_end())
 341       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg1);
 342     Copy = DAG.getCopyToReg(Copy, ArgReg2, Op.getOperand(3), Copy.getValue(1));
 343     if (std::find(DAG.getMachineFunction().getRegInfo().liveout_begin(),
 344                    DAG.getMachineFunction().getRegInfo().liveout_end(), ArgReg2)
 345         == DAG.getMachineFunction().getRegInfo().liveout_end())
 346       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg2);
 347     break;
 348   }
 349   }
 350   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 351 }
 352
 353 std::pair<SDValue, SDValue>
 354 AlphaTargetLowering::LowerCallTo(SDValue Chain, const Type *RetTy,
 355                                  bool RetSExt, bool RetZExt, bool isVarArg,
 356                                  bool isInreg, unsigned CallingConv,
 357                                  bool isTailCall, SDValue Callee,
 358                                  ArgListTy &Args, SelectionDAG &DAG) {
 359   int NumBytes = 0;
 360   if (Args.size() > 6)
 361     NumBytes = (Args.size() - 6) * 8;
 362
 363   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 364   std::vector<SDValue> args_to_use;
 365   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 366   {
 367     switch (getValueType(Args[i].Ty).getSimpleVT()) {
 368     default: assert(0 && "Unexpected ValueType for argument!");
 369     case MVT::i1:
 370     case MVT::i8:
 371     case MVT::i16:
 372     case MVT::i32:
 373       // Promote the integer to 64 bits.  If the input type is signed use a
 374       // sign extend, otherwise use a zero extend.
 375       if (Args[i].isSExt)
 376         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].Node);
 377       else if (Args[i].isZExt)
 378         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].Node);
 379       else
 380         Args[i].Node = DAG.getNode(ISD::ANY_EXTEND, MVT::i64, Args[i].Node);
 381       break;
 382     case MVT::i64:
 383     case MVT::f64:
 384     case MVT::f32:
 385       break;
 386     }
 387     args_to_use.push_back(Args[i].Node);
 388   }
 389
 390   std::vector<MVT> RetVals;
 391   MVT RetTyVT = getValueType(RetTy);
 392   MVT ActualRetTyVT = RetTyVT;
 393   if (RetTyVT.getSimpleVT() >= MVT::i1 && RetTyVT.getSimpleVT() <= MVT::i32)
 394     ActualRetTyVT = MVT::i64;
 395
 396   if (RetTyVT != MVT::isVoid)
 397     RetVals.push_back(ActualRetTyVT);
 398   RetVals.push_back(MVT::Other);
 399
 400   std::vector<SDValue> Ops;
 401   Ops.push_back(Chain);
 402   Ops.push_back(Callee);
 403   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 404   SDValue TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 405   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 406   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 407                              DAG.getIntPtrConstant(0, true), SDValue());
 408   SDValue RetVal = TheCall;
 409
 410   if (RetTyVT != ActualRetTyVT) {
 411     ISD::NodeType AssertKind = ISD::DELETED_NODE;
 412     if (RetSExt)
 413       AssertKind = ISD::AssertSext;
 414     else if (RetZExt)
 415       AssertKind = ISD::AssertZext;
 416
 417     if (AssertKind != ISD::DELETED_NODE)
 418       RetVal = DAG.getNode(AssertKind, MVT::i64, RetVal,
 419                            DAG.getValueType(RetTyVT));
 420
 421     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 422   }
 423
 424   return std::make_pair(RetVal, Chain);
 425 }
 426
 427 void AlphaTargetLowering::LowerVAARG(SDNode *N, SDValue &Chain,
 428                                      SDValue &DataPtr, SelectionDAG &DAG) {
 429   Chain = N->getOperand(0);
 430   SDValue VAListP = N->getOperand(1);
 431   const Value *VAListS = cast<SrcValueSDNode>(N->getOperand(2))->getValue();
 432
 433   SDValue Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS, 0);
 434   SDValue Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 435                               DAG.getConstant(8, MVT::i64));
 436   SDValue Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 437                                     Tmp, NULL, 0, MVT::i32);
 438   DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 439   if (N->getValueType(0).isFloatingPoint())
 440   {
 441     //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 442     SDValue FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 443                                       DAG.getConstant(8*6, MVT::i64));
 444     SDValue CC = DAG.getSetCC(MVT::i64, Offset,
 445                                 DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 446     DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 447   }
 448
 449   SDValue NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 450                                     DAG.getConstant(8, MVT::i64));
 451   Chain = DAG.getTruncStore(Offset.getValue(1), NewOffset, Tmp, NULL, 0,
 452                             MVT::i32);
 453 }
 454
 455 /// LowerOperation - Provide custom lowering hooks for some operations.
 456 ///
 457 SDValue AlphaTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
 458   switch (Op.getOpcode()) {
 459   default: assert(0 && "Wasn't expecting to be able to lower this!");
 460   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 461                                                            VarArgsBase,
 462                                                            VarArgsOffset);
 463
 464   case ISD::RET: return LowerRET(Op,DAG);
 465   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 466
 467   case ISD::INTRINSIC_WO_CHAIN: {
 468     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 469     switch (IntNo) {
 470     default: break;    // Don't custom lower most intrinsics.
 471     case Intrinsic::alpha_umulh:
 472       return DAG.getNode(ISD::MULHU, MVT::i64, Op.getOperand(1), Op.getOperand(2));
 473     }
 474   }
 475
 476   case ISD::SINT_TO_FP: {
 477     assert(Op.getOperand(0).getValueType() == MVT::i64 &&
 478            "Unhandled SINT_TO_FP type in custom expander!");
 479     SDValue LD;
 480     bool isDouble = Op.getValueType() == MVT::f64;
 481     LD = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
 482     SDValue FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 483                                isDouble?MVT::f64:MVT::f32, LD);
 484     return FP;
 485   }
 486   case ISD::FP_TO_SINT: {
 487     bool isDouble = Op.getOperand(0).getValueType() == MVT::f64;
 488     SDValue src = Op.getOperand(0);
 489
 490     if (!isDouble) //Promote
 491       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 492
 493     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 494
 495     return DAG.getNode(ISD::BIT_CONVERT, MVT::i64, src);
 496   }
 497   case ISD::ConstantPool: {
 498     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 499     Constant *C = CP->getConstVal();
 500     SDValue CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 501
 502     SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 503                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 504     SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 505     return Lo;
 506   }
 507   case ISD::GlobalTLSAddress:
 508     assert(0 && "TLS not implemented for Alpha.");
 509   case ISD::GlobalAddress: {
 510     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 511     GlobalValue *GV = GSDN->getGlobal();
 512     SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 513
 514     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 515     if (GV->hasInternalLinkage()) {
 516       SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 517                                 DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 518       SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 519       return Lo;
 520     } else
 521       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 522                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 523   }
 524   case ISD::ExternalSymbol: {
 525     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 526                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 527                                                    ->getSymbol(), MVT::i64),
 528                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 529   }
 530
 531   case ISD::UREM:
 532   case ISD::SREM:
 533     //Expand only on constant case
 534     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 535       MVT VT = Op.getNode()->getValueType(0);
 536       SDValue Tmp1 = Op.getNode()->getOpcode() == ISD::UREM ?
 537         BuildUDIV(Op.getNode(), DAG, NULL) :
 538         BuildSDIV(Op.getNode(), DAG, NULL);
 539       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 540       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 541       return Tmp1;
 542     }
 543     //fall through
 544   case ISD::SDIV:
 545   case ISD::UDIV:
 546     if (Op.getValueType().isInteger()) {
 547       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 548         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.getNode(), DAG, NULL)
 549           : BuildUDIV(Op.getNode(), DAG, NULL);
 550       const char* opstr = 0;
 551       switch (Op.getOpcode()) {
 552       case ISD::UREM: opstr = "__remqu"; break;
 553       case ISD::SREM: opstr = "__remq";  break;
 554       case ISD::UDIV: opstr = "__divqu"; break;
 555       case ISD::SDIV: opstr = "__divq";  break;
 556       }
 557       SDValue Tmp1 = Op.getOperand(0),
 558         Tmp2 = Op.getOperand(1),
 559         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 560       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 561     }
 562     break;
 563
 564   case ISD::VAARG: {
 565     SDValue Chain, DataPtr;
 566     LowerVAARG(Op.getNode(), Chain, DataPtr, DAG);
 567
 568     SDValue Result;
 569     if (Op.getValueType() == MVT::i32)
 570       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Chain, DataPtr,
 571                               NULL, 0, MVT::i32);
 572     else
 573       Result = DAG.getLoad(Op.getValueType(), Chain, DataPtr, NULL, 0);
 574     return Result;
 575   }
 576   case ISD::VACOPY: {
 577     SDValue Chain = Op.getOperand(0);
 578     SDValue DestP = Op.getOperand(1);
 579     SDValue SrcP = Op.getOperand(2);
 580     const Value *DestS = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
 581     const Value *SrcS = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
 582
 583     SDValue Val = DAG.getLoad(getPointerTy(), Chain, SrcP, SrcS, 0);
 584     SDValue Result = DAG.getStore(Val.getValue(1), Val, DestP, DestS, 0);
 585     SDValue NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 586                                DAG.getConstant(8, MVT::i64));
 587     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP, NULL,0, MVT::i32);
 588     SDValue NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 589                                 DAG.getConstant(8, MVT::i64));
 590     return DAG.getTruncStore(Val.getValue(1), Val, NPD, NULL, 0, MVT::i32);
 591   }
 592   case ISD::VASTART: {
 593     SDValue Chain = Op.getOperand(0);
 594     SDValue VAListP = Op.getOperand(1);
 595     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 596
 597     // vastart stores the address of the VarArgsBase and VarArgsOffset
 598     SDValue FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 599     SDValue S1  = DAG.getStore(Chain, FR, VAListP, VAListS, 0);
 600     SDValue SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 601                                 DAG.getConstant(8, MVT::i64));
 602     return DAG.getTruncStore(S1, DAG.getConstant(VarArgsOffset, MVT::i64),
 603                              SA2, NULL, 0, MVT::i32);
 604   }
 605   case ISD::RETURNADDR:
 606     return DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64);
 607       //FIXME: implement
 608   case ISD::FRAMEADDR:          break;
 609   }
 610
 611   return SDValue();
 612 }
 613
 614 SDNode *AlphaTargetLowering::ReplaceNodeResults(SDNode *N,
 615                                                 SelectionDAG &DAG) {
 616   assert(N->getValueType(0) == MVT::i32 &&
 617          N->getOpcode() == ISD::VAARG &&
 618          "Unknown node to custom promote!");
 619
 620   SDValue Chain, DataPtr;
 621   LowerVAARG(N, Chain, DataPtr, DAG);
 622   return DAG.getLoad(N->getValueType(0), Chain, DataPtr, NULL, 0).getNode();
 623 }
 624
 625
 626 //Inline Asm
 627
 628 /// getConstraintType - Given a constraint letter, return the type of
 629 /// constraint it is for this target.
 630 AlphaTargetLowering::ConstraintType
 631 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 632   if (Constraint.size() == 1) {
 633     switch (Constraint[0]) {
 634     default: break;
 635     case 'f':
 636     case 'r':
 637       return C_RegisterClass;
 638     }
 639   }
 640   return TargetLowering::getConstraintType(Constraint);
 641 }
 642
 643 std::vector<unsigned> AlphaTargetLowering::
 644 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 645                                   MVT VT) const {
 646   if (Constraint.size() == 1) {
 647     switch (Constraint[0]) {
 648     default: break;  // Unknown constriant letter
 649     case 'f':
 650       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 651                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 652                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 653                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 654                                    Alpha::F12, Alpha::F13, Alpha::F14,
 655                                    Alpha::F15, Alpha::F16, Alpha::F17,
 656                                    Alpha::F18, Alpha::F19, Alpha::F20,
 657                                    Alpha::F21, Alpha::F22, Alpha::F23,
 658                                    Alpha::F24, Alpha::F25, Alpha::F26,
 659                                    Alpha::F27, Alpha::F28, Alpha::F29,
 660                                    Alpha::F30, Alpha::F31, 0);
 661     case 'r':
 662       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 663                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 664                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 665                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 666                                    Alpha::R12, Alpha::R13, Alpha::R14,
 667                                    Alpha::R15, Alpha::R16, Alpha::R17,
 668                                    Alpha::R18, Alpha::R19, Alpha::R20,
 669                                    Alpha::R21, Alpha::R22, Alpha::R23,
 670                                    Alpha::R24, Alpha::R25, Alpha::R26,
 671                                    Alpha::R27, Alpha::R28, Alpha::R29,
 672                                    Alpha::R30, Alpha::R31, 0);
 673     }
 674   }
 675
 676   return std::vector<unsigned>();
 677 }
 678 //===----------------------------------------------------------------------===//
 679 //  Other Lowering Code
 680 //===----------------------------------------------------------------------===//
 681
 682 MachineBasicBlock *
 683 AlphaTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 684                                                  MachineBasicBlock *BB) {
 685   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 686   assert((MI->getOpcode() == Alpha::CAS32 ||
 687           MI->getOpcode() == Alpha::CAS64 ||
 688           MI->getOpcode() == Alpha::LAS32 ||
 689           MI->getOpcode() == Alpha::LAS64 ||
 690           MI->getOpcode() == Alpha::SWAP32 ||
 691           MI->getOpcode() == Alpha::SWAP64) &&
 692          "Unexpected instr type to insert");
 693
 694   bool is32 = MI->getOpcode() == Alpha::CAS32 ||
 695     MI->getOpcode() == Alpha::LAS32 ||
 696     MI->getOpcode() == Alpha::SWAP32;
 697
 698   //Load locked store conditional for atomic ops take on the same form
 699   //start:
 700   //ll
 701   //do stuff (maybe branch to exit)
 702   //sc
 703   //test sc and maybe branck to start
 704   //exit:
 705   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 706   MachineFunction::iterator It = BB;
 707   ++It;
 708
 709   MachineBasicBlock *thisMBB = BB;
 710   MachineFunction *F = BB->getParent();
 711   MachineBasicBlock *llscMBB = F->CreateMachineBasicBlock(LLVM_BB);
 712   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
 713
 714   sinkMBB->transferSuccessors(thisMBB);
 715
 716   F->insert(It, llscMBB);
 717   F->insert(It, sinkMBB);
 718
 719   BuildMI(thisMBB, TII->get(Alpha::BR)).addMBB(llscMBB);
 720
 721   unsigned reg_res = MI->getOperand(0).getReg(),
 722     reg_ptr = MI->getOperand(1).getReg(),
 723     reg_v2 = MI->getOperand(2).getReg(),
 724     reg_store = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 725
 726   BuildMI(llscMBB, TII->get(is32 ? Alpha::LDL_L : Alpha::LDQ_L),
 727           reg_res).addImm(0).addReg(reg_ptr);
 728   switch (MI->getOpcode()) {
 729   case Alpha::CAS32:
 730   case Alpha::CAS64: {
 731     unsigned reg_cmp
 732       = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 733     BuildMI(llscMBB, TII->get(Alpha::CMPEQ), reg_cmp)
 734       .addReg(reg_v2).addReg(reg_res);
 735     BuildMI(llscMBB, TII->get(Alpha::BEQ))
 736       .addImm(0).addReg(reg_cmp).addMBB(sinkMBB);
 737     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 738       .addReg(Alpha::R31).addReg(MI->getOperand(3).getReg());
 739     break;
 740   }
 741   case Alpha::LAS32:
 742   case Alpha::LAS64: {
 743     BuildMI(llscMBB, TII->get(is32 ? Alpha::ADDLr : Alpha::ADDQr), reg_store)
 744       .addReg(reg_res).addReg(reg_v2);
 745     break;
 746   }
 747   case Alpha::SWAP32:
 748   case Alpha::SWAP64: {
 749     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 750       .addReg(reg_v2).addReg(reg_v2);
 751     break;
 752   }
 753   }
 754   BuildMI(llscMBB, TII->get(is32 ? Alpha::STL_C : Alpha::STQ_C), reg_store)
 755     .addReg(reg_store).addImm(0).addReg(reg_ptr);
 756   BuildMI(llscMBB, TII->get(Alpha::BEQ))
 757     .addImm(0).addReg(reg_store).addMBB(llscMBB);
 758   BuildMI(llscMBB, TII->get(Alpha::BR)).addMBB(sinkMBB);
 759
 760   thisMBB->addSuccessor(llscMBB);
 761   llscMBB->addSuccessor(llscMBB);
 762   llscMBB->addSuccessor(sinkMBB);
 763   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
 764
 765   return sinkMBB;
 766 }