lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/CallingConvLower.h"
  17 #include "llvm/CodeGen/MachineFrameInfo.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineRegisterInfo.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/PseudoSourceValue.h"
  24 #include "llvm/Target/TargetLoweringObjectFile.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Module.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/ErrorHandling.h"
  31 #include "llvm/Support/raw_ostream.h"
  32 using namespace llvm;
  33
  34 /// AddLiveIn - This helper function adds the specified physical register to the
  35 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  36 /// register for it.
  37 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  38                           TargetRegisterClass *RC) {
  39   assert(RC->contains(PReg) && "Not the correct regclass!");
  40   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
  41   MF.getRegInfo().addLiveIn(PReg, VReg);
  42   return VReg;
  43 }
  44
  45 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM)
  46   : TargetLowering(TM, new TargetLoweringObjectFileELF()) {
  47   // Set up the TargetLowering object.
  48   //I am having problems with shr n i8 1
  49   setShiftAmountType(MVT::i64);
  50   setBooleanContents(ZeroOrOneBooleanContent);
  51
  52   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  53   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  54   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  55
  56   // We want to custom lower some of our intrinsics.
  57   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
  58
  59   setLoadExtAction(ISD::EXTLOAD, MVT::i1,  Promote);
  60   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
  61
  62   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  63   setLoadExtAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  64
  65   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  66   setLoadExtAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  67   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Expand);
  68
  69   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  70
  71   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  72   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  73   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  74   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  75
  76   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  77
  78   setOperationAction(ISD::FREM, MVT::f32, Expand);
  79   setOperationAction(ISD::FREM, MVT::f64, Expand);
  80
  81   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  82   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  83   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  84   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  85
  86   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  87     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  88     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  89     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  90   }
  91   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  92   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  93   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  94
  95   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  96   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  97   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  98   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  99
 100   setOperationAction(ISD::ADDC     , MVT::i64, Expand);
 101   setOperationAction(ISD::ADDE     , MVT::i64, Expand);
 102   setOperationAction(ISD::SUBC     , MVT::i64, Expand);
 103   setOperationAction(ISD::SUBE     , MVT::i64, Expand);
 104
 105   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 106   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 107
 108   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 109   setOperationAction(ISD::SRA_PARTS, MVT::i64, Expand);
 110   setOperationAction(ISD::SHL_PARTS, MVT::i64, Expand);
 111
 112   // We don't support sin/cos/sqrt/pow
 113   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 114   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 115   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 116   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 117
 118   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 119   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 120
 121   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 122   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 123
 124   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 125
 126   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 127
 128   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 129
 130   // Not implemented yet.
 131   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 132   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 133   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 134
 135   // We want to legalize GlobalAddress and ConstantPool and
 136   // ExternalSymbols nodes into the appropriate instructions to
 137   // materialize the address.
 138   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 139   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 140   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 141   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 142
 143   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 144   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 145   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 146   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 147   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 148
 149   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 150   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 151
 152   setStackPointerRegisterToSaveRestore(Alpha::R30);
 153
 154   setJumpBufSize(272);
 155   setJumpBufAlignment(16);
 156
 157   computeRegisterProperties();
 158 }
 159
 160 MVT::SimpleValueType AlphaTargetLowering::getSetCCResultType(EVT VT) const {
 161   return MVT::i64;
 162 }
 163
 164 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 165   switch (Opcode) {
 166   default: return 0;
 167   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 168   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 169   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 170   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 171   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 172   case AlphaISD::RelLit: return "Alpha::RelLit";
 173   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 174   case AlphaISD::CALL:   return "Alpha::CALL";
 175   case AlphaISD::DivCall: return "Alpha::DivCall";
 176   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 177   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 178   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 179   }
 180 }
 181
 182 /// getFunctionAlignment - Return the Log2 alignment of this function.
 183 unsigned AlphaTargetLowering::getFunctionAlignment(const Function *F) const {
 184   return 4;
 185 }
 186
 187 static SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
 188   EVT PtrVT = Op.getValueType();
 189   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 190   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 191   // FIXME there isn't really any debug info here
 192   DebugLoc dl = Op.getDebugLoc();
 193
 194   SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  dl, MVT::i64, JTI,
 195                              DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 196   SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, dl, MVT::i64, JTI, Hi);
 197   return Lo;
 198 }
 199
 200 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 201 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 202
 203 //For now, just use variable size stack frame format
 204
 205 //In a standard call, the first six items are passed in registers $16
 206 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 207 //of argument-to-register correspondence.) The remaining items are
 208 //collected in a memory argument list that is a naturally aligned
 209 //array of quadwords. In a standard call, this list, if present, must
 210 //be passed at 0(SP).
 211 //7 ... n         0(SP) ... (n-7)*8(SP)
 212
 213 // //#define FP    $15
 214 // //#define RA    $26
 215 // //#define PV    $27
 216 // //#define GP    $29
 217 // //#define SP    $30
 218
 219 #include "AlphaGenCallingConv.inc"
 220
 221 SDValue
 222 AlphaTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 223                                CallingConv::ID CallConv, bool isVarArg,
 224                                bool &isTailCall,
 225                                const SmallVectorImpl<ISD::OutputArg> &Outs,
 226                                const SmallVectorImpl<ISD::InputArg> &Ins,
 227                                DebugLoc dl, SelectionDAG &DAG,
 228                                SmallVectorImpl<SDValue> &InVals) {
 229   // Alpha target does not yet support tail call optimization.
 230   isTailCall = false;
 231
 232   // Analyze operands of the call, assigning locations to each operand.
 233   SmallVector<CCValAssign, 16> ArgLocs;
 234   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 235                  ArgLocs, *DAG.getContext());
 236
 237   CCInfo.AnalyzeCallOperands(Outs, CC_Alpha);
 238
 239     // Get a count of how many bytes are to be pushed on the stack.
 240   unsigned NumBytes = CCInfo.getNextStackOffset();
 241
 242   Chain = DAG.getCALLSEQ_START(Chain, DAG.getConstant(NumBytes,
 243                                                       getPointerTy(), true));
 244
 245   SmallVector<std::pair<unsigned, SDValue>, 4> RegsToPass;
 246   SmallVector<SDValue, 12> MemOpChains;
 247   SDValue StackPtr;
 248
 249   // Walk the register/memloc assignments, inserting copies/loads.
 250   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 251     CCValAssign &VA = ArgLocs[i];
 252
 253     SDValue Arg = Outs[i].Val;
 254
 255     // Promote the value if needed.
 256     switch (VA.getLocInfo()) {
 257       default: assert(0 && "Unknown loc info!");
 258       case CCValAssign::Full: break;
 259       case CCValAssign::SExt:
 260         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 261         break;
 262       case CCValAssign::ZExt:
 263         Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 264         break;
 265       case CCValAssign::AExt:
 266         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 267         break;
 268     }
 269
 270     // Arguments that can be passed on register must be kept at RegsToPass
 271     // vector
 272     if (VA.isRegLoc()) {
 273       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 274     } else {
 275       assert(VA.isMemLoc());
 276
 277       if (StackPtr.getNode() == 0)
 278         StackPtr = DAG.getCopyFromReg(Chain, dl, Alpha::R30, MVT::i64);
 279
 280       SDValue PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(),
 281                                    StackPtr,
 282                                    DAG.getIntPtrConstant(VA.getLocMemOffset()));
 283
 284       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 285                                          PseudoSourceValue::getStack(), 0,
 286                                          false, false, 0));
 287     }
 288   }
 289
 290   // Transform all store nodes into one single node because all store nodes are
 291   // independent of each other.
 292   if (!MemOpChains.empty())
 293     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 294                         &MemOpChains[0], MemOpChains.size());
 295
 296   // Build a sequence of copy-to-reg nodes chained together with token chain and
 297   // flag operands which copy the outgoing args into registers.  The InFlag in
 298   // necessary since all emited instructions must be stuck together.
 299   SDValue InFlag;
 300   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 301     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 302                              RegsToPass[i].second, InFlag);
 303     InFlag = Chain.getValue(1);
 304   }
 305
 306   // Returns a chain & a flag for retval copy to use.
 307   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 308   SmallVector<SDValue, 8> Ops;
 309   Ops.push_back(Chain);
 310   Ops.push_back(Callee);
 311
 312   // Add argument registers to the end of the list so that they are
 313   // known live into the call.
 314   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 315     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 316                                   RegsToPass[i].second.getValueType()));
 317
 318   if (InFlag.getNode())
 319     Ops.push_back(InFlag);
 320
 321   Chain = DAG.getNode(AlphaISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
 322   InFlag = Chain.getValue(1);
 323
 324   // Create the CALLSEQ_END node.
 325   Chain = DAG.getCALLSEQ_END(Chain,
 326                              DAG.getConstant(NumBytes, getPointerTy(), true),
 327                              DAG.getConstant(0, getPointerTy(), true),
 328                              InFlag);
 329   InFlag = Chain.getValue(1);
 330
 331   // Handle result values, copying them out of physregs into vregs that we
 332   // return.
 333   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
 334                          Ins, dl, DAG, InVals);
 335 }
 336
 337 /// LowerCallResult - Lower the result values of a call into the
 338 /// appropriate copies out of appropriate physical registers.
 339 ///
 340 SDValue
 341 AlphaTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 342                                      CallingConv::ID CallConv, bool isVarArg,
 343                                      const SmallVectorImpl<ISD::InputArg> &Ins,
 344                                      DebugLoc dl, SelectionDAG &DAG,
 345                                      SmallVectorImpl<SDValue> &InVals) {
 346
 347   // Assign locations to each value returned by this call.
 348   SmallVector<CCValAssign, 16> RVLocs;
 349   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
 350                  *DAG.getContext());
 351
 352   CCInfo.AnalyzeCallResult(Ins, RetCC_Alpha);
 353
 354   // Copy all of the result registers out of their specified physreg.
 355   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 356     CCValAssign &VA = RVLocs[i];
 357
 358     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
 359                                VA.getLocVT(), InFlag).getValue(1);
 360     SDValue RetValue = Chain.getValue(0);
 361     InFlag = Chain.getValue(2);
 362
 363     // If this is an 8/16/32-bit value, it is really passed promoted to 64
 364     // bits. Insert an assert[sz]ext to capture this, then truncate to the
 365     // right size.
 366     if (VA.getLocInfo() == CCValAssign::SExt)
 367       RetValue = DAG.getNode(ISD::AssertSext, dl, VA.getLocVT(), RetValue,
 368                              DAG.getValueType(VA.getValVT()));
 369     else if (VA.getLocInfo() == CCValAssign::ZExt)
 370       RetValue = DAG.getNode(ISD::AssertZext, dl, VA.getLocVT(), RetValue,
 371                              DAG.getValueType(VA.getValVT()));
 372
 373     if (VA.getLocInfo() != CCValAssign::Full)
 374       RetValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), RetValue);
 375
 376     InVals.push_back(RetValue);
 377   }
 378
 379   return Chain;
 380 }
 381
 382 SDValue
 383 AlphaTargetLowering::LowerFormalArguments(SDValue Chain,
 384                                           CallingConv::ID CallConv, bool isVarArg,
 385                                           const SmallVectorImpl<ISD::InputArg>
 386                                             &Ins,
 387                                           DebugLoc dl, SelectionDAG &DAG,
 388                                           SmallVectorImpl<SDValue> &InVals) {
 389
 390   MachineFunction &MF = DAG.getMachineFunction();
 391   MachineFrameInfo *MFI = MF.getFrameInfo();
 392
 393   unsigned args_int[] = {
 394     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 395   unsigned args_float[] = {
 396     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 397
 398   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
 399     SDValue argt;
 400     EVT ObjectVT = Ins[ArgNo].VT;
 401     SDValue ArgVal;
 402
 403     if (ArgNo  < 6) {
 404       switch (ObjectVT.getSimpleVT().SimpleTy) {
 405       default:
 406         assert(false && "Invalid value type!");
 407       case MVT::f64:
 408         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 409                                       &Alpha::F8RCRegClass);
 410         ArgVal = DAG.getCopyFromReg(Chain, dl, args_float[ArgNo], ObjectVT);
 411         break;
 412       case MVT::f32:
 413         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 414                                       &Alpha::F4RCRegClass);
 415         ArgVal = DAG.getCopyFromReg(Chain, dl, args_float[ArgNo], ObjectVT);
 416         break;
 417       case MVT::i64:
 418         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 419                                     &Alpha::GPRCRegClass);
 420         ArgVal = DAG.getCopyFromReg(Chain, dl, args_int[ArgNo], MVT::i64);
 421         break;
 422       }
 423     } else { //more args
 424       // Create the frame index object for this incoming parameter...
 425       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6), true, false);
 426
 427       // Create the SelectionDAG nodes corresponding to a load
 428       //from this parameter
 429       SDValue FIN = DAG.getFrameIndex(FI, MVT::i64);
 430       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, NULL, 0,
 431                            false, false, 0);
 432     }
 433     InVals.push_back(ArgVal);
 434   }
 435
 436   // If the functions takes variable number of arguments, copy all regs to stack
 437   if (isVarArg) {
 438     VarArgsOffset = Ins.size() * 8;
 439     std::vector<SDValue> LS;
 440     for (int i = 0; i < 6; ++i) {
 441       if (TargetRegisterInfo::isPhysicalRegister(args_int[i]))
 442         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 443       SDValue argt = DAG.getCopyFromReg(Chain, dl, args_int[i], MVT::i64);
 444       int FI = MFI->CreateFixedObject(8, -8 * (6 - i), true, false);
 445       if (i == 0) VarArgsBase = FI;
 446       SDValue SDFI = DAG.getFrameIndex(FI, MVT::i64);
 447       LS.push_back(DAG.getStore(Chain, dl, argt, SDFI, NULL, 0,
 448                                 false, false, 0));
 449
 450       if (TargetRegisterInfo::isPhysicalRegister(args_float[i]))
 451         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 452       argt = DAG.getCopyFromReg(Chain, dl, args_float[i], MVT::f64);
 453       FI = MFI->CreateFixedObject(8, - 8 * (12 - i), true, false);
 454       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 455       LS.push_back(DAG.getStore(Chain, dl, argt, SDFI, NULL, 0,
 456                                 false, false, 0));
 457     }
 458
 459     //Set up a token factor with all the stack traffic
 460     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &LS[0], LS.size());
 461   }
 462
 463   return Chain;
 464 }
 465
 466 SDValue
 467 AlphaTargetLowering::LowerReturn(SDValue Chain,
 468                                  CallingConv::ID CallConv, bool isVarArg,
 469                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
 470                                  DebugLoc dl, SelectionDAG &DAG) {
 471
 472   SDValue Copy = DAG.getCopyToReg(Chain, dl, Alpha::R26,
 473                                   DAG.getNode(AlphaISD::GlobalRetAddr,
 474                                               DebugLoc::getUnknownLoc(),
 475                                               MVT::i64),
 476                                   SDValue());
 477   switch (Outs.size()) {
 478   default:
 479     llvm_unreachable("Do not know how to return this many arguments!");
 480   case 0:
 481     break;
 482     //return SDValue(); // ret void is legal
 483   case 1: {
 484     EVT ArgVT = Outs[0].Val.getValueType();
 485     unsigned ArgReg;
 486     if (ArgVT.isInteger())
 487       ArgReg = Alpha::R0;
 488     else {
 489       assert(ArgVT.isFloatingPoint());
 490       ArgReg = Alpha::F0;
 491     }
 492     Copy = DAG.getCopyToReg(Copy, dl, ArgReg,
 493                             Outs[0].Val, Copy.getValue(1));
 494     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 495       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg);
 496     break;
 497   }
 498   case 2: {
 499     EVT ArgVT = Outs[0].Val.getValueType();
 500     unsigned ArgReg1, ArgReg2;
 501     if (ArgVT.isInteger()) {
 502       ArgReg1 = Alpha::R0;
 503       ArgReg2 = Alpha::R1;
 504     } else {
 505       assert(ArgVT.isFloatingPoint());
 506       ArgReg1 = Alpha::F0;
 507       ArgReg2 = Alpha::F1;
 508     }
 509     Copy = DAG.getCopyToReg(Copy, dl, ArgReg1,
 510                             Outs[0].Val, Copy.getValue(1));
 511     if (std::find(DAG.getMachineFunction().getRegInfo().liveout_begin(),
 512                   DAG.getMachineFunction().getRegInfo().liveout_end(), ArgReg1)
 513         == DAG.getMachineFunction().getRegInfo().liveout_end())
 514       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg1);
 515     Copy = DAG.getCopyToReg(Copy, dl, ArgReg2,
 516                             Outs[1].Val, Copy.getValue(1));
 517     if (std::find(DAG.getMachineFunction().getRegInfo().liveout_begin(),
 518                    DAG.getMachineFunction().getRegInfo().liveout_end(), ArgReg2)
 519         == DAG.getMachineFunction().getRegInfo().liveout_end())
 520       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg2);
 521     break;
 522   }
 523   }
 524   return DAG.getNode(AlphaISD::RET_FLAG, dl,
 525                      MVT::Other, Copy, Copy.getValue(1));
 526 }
 527
 528 void AlphaTargetLowering::LowerVAARG(SDNode *N, SDValue &Chain,
 529                                      SDValue &DataPtr, SelectionDAG &DAG) {
 530   Chain = N->getOperand(0);
 531   SDValue VAListP = N->getOperand(1);
 532   const Value *VAListS = cast<SrcValueSDNode>(N->getOperand(2))->getValue();
 533   DebugLoc dl = N->getDebugLoc();
 534
 535   SDValue Base = DAG.getLoad(MVT::i64, dl, Chain, VAListP, VAListS, 0,
 536                              false, false, 0);
 537   SDValue Tmp = DAG.getNode(ISD::ADD, dl, MVT::i64, VAListP,
 538                               DAG.getConstant(8, MVT::i64));
 539   SDValue Offset = DAG.getExtLoad(ISD::SEXTLOAD, dl, MVT::i64, Base.getValue(1),
 540                                   Tmp, NULL, 0, MVT::i32, false, false, 0);
 541   DataPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Base, Offset);
 542   if (N->getValueType(0).isFloatingPoint())
 543   {
 544     //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 545     SDValue FPDataPtr = DAG.getNode(ISD::SUB, dl, MVT::i64, DataPtr,
 546                                       DAG.getConstant(8*6, MVT::i64));
 547     SDValue CC = DAG.getSetCC(dl, MVT::i64, Offset,
 548                                 DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 549     DataPtr = DAG.getNode(ISD::SELECT, dl, MVT::i64, CC, FPDataPtr, DataPtr);
 550   }
 551
 552   SDValue NewOffset = DAG.getNode(ISD::ADD, dl, MVT::i64, Offset,
 553                                     DAG.getConstant(8, MVT::i64));
 554   Chain = DAG.getTruncStore(Offset.getValue(1), dl, NewOffset, Tmp, NULL, 0,
 555                             MVT::i32, false, false, 0);
 556 }
 557
 558 /// LowerOperation - Provide custom lowering hooks for some operations.
 559 ///
 560 SDValue AlphaTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
 561   DebugLoc dl = Op.getDebugLoc();
 562   switch (Op.getOpcode()) {
 563   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
 564   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 565
 566   case ISD::INTRINSIC_WO_CHAIN: {
 567     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 568     switch (IntNo) {
 569     default: break;    // Don't custom lower most intrinsics.
 570     case Intrinsic::alpha_umulh:
 571       return DAG.getNode(ISD::MULHU, dl, MVT::i64,
 572                          Op.getOperand(1), Op.getOperand(2));
 573     }
 574   }
 575
 576   case ISD::SRL_PARTS: {
 577     SDValue ShOpLo = Op.getOperand(0);
 578     SDValue ShOpHi = Op.getOperand(1);
 579     SDValue ShAmt  = Op.getOperand(2);
 580     SDValue bm = DAG.getNode(ISD::SUB, dl, MVT::i64,
 581                              DAG.getConstant(64, MVT::i64), ShAmt);
 582     SDValue BMCC = DAG.getSetCC(dl, MVT::i64, bm,
 583                                 DAG.getConstant(0, MVT::i64), ISD::SETLE);
 584     // if 64 - shAmt <= 0
 585     SDValue Hi_Neg = DAG.getConstant(0, MVT::i64);
 586     SDValue ShAmt_Neg = DAG.getNode(ISD::SUB, dl, MVT::i64,
 587                                     DAG.getConstant(0, MVT::i64), bm);
 588     SDValue Lo_Neg = DAG.getNode(ISD::SRL, dl, MVT::i64, ShOpHi, ShAmt_Neg);
 589     // else
 590     SDValue carries = DAG.getNode(ISD::SHL, dl, MVT::i64, ShOpHi, bm);
 591     SDValue Hi_Pos =  DAG.getNode(ISD::SRL, dl, MVT::i64, ShOpHi, ShAmt);
 592     SDValue Lo_Pos = DAG.getNode(ISD::SRL, dl, MVT::i64, ShOpLo, ShAmt);
 593     Lo_Pos = DAG.getNode(ISD::OR, dl, MVT::i64, Lo_Pos, carries);
 594     // Merge
 595     SDValue Hi = DAG.getNode(ISD::SELECT, dl, MVT::i64, BMCC, Hi_Neg, Hi_Pos);
 596     SDValue Lo = DAG.getNode(ISD::SELECT, dl, MVT::i64, BMCC, Lo_Neg, Lo_Pos);
 597     SDValue Ops[2] = { Lo, Hi };
 598     return DAG.getMergeValues(Ops, 2, dl);
 599   }
 600     //  case ISD::SRA_PARTS:
 601
 602     //  case ISD::SHL_PARTS:
 603
 604
 605   case ISD::SINT_TO_FP: {
 606     assert(Op.getOperand(0).getValueType() == MVT::i64 &&
 607            "Unhandled SINT_TO_FP type in custom expander!");
 608     SDValue LD;
 609     bool isDouble = Op.getValueType() == MVT::f64;
 610     LD = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op.getOperand(0));
 611     SDValue FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_, dl,
 612                                isDouble?MVT::f64:MVT::f32, LD);
 613     return FP;
 614   }
 615   case ISD::FP_TO_SINT: {
 616     bool isDouble = Op.getOperand(0).getValueType() == MVT::f64;
 617     SDValue src = Op.getOperand(0);
 618
 619     if (!isDouble) //Promote
 620       src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, src);
 621
 622     src = DAG.getNode(AlphaISD::CVTTQ_, dl, MVT::f64, src);
 623
 624     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, src);
 625   }
 626   case ISD::ConstantPool: {
 627     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 628     Constant *C = CP->getConstVal();
 629     SDValue CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 630     // FIXME there isn't really any debug info here
 631
 632     SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  dl, MVT::i64, CPI,
 633                                DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 634     SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, dl, MVT::i64, CPI, Hi);
 635     return Lo;
 636   }
 637   case ISD::GlobalTLSAddress:
 638     llvm_unreachable("TLS not implemented for Alpha.");
 639   case ISD::GlobalAddress: {
 640     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 641     GlobalValue *GV = GSDN->getGlobal();
 642     SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 643     // FIXME there isn't really any debug info here
 644
 645     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 646     if (GV->hasLocalLinkage()) {
 647       SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  dl, MVT::i64, GA,
 648                                 DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 649       SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, dl, MVT::i64, GA, Hi);
 650       return Lo;
 651     } else
 652       return DAG.getNode(AlphaISD::RelLit, dl, MVT::i64, GA,
 653                          DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 654   }
 655   case ISD::ExternalSymbol: {
 656     return DAG.getNode(AlphaISD::RelLit, dl, MVT::i64,
 657                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 658                                                    ->getSymbol(), MVT::i64),
 659                        DAG.getGLOBAL_OFFSET_TABLE(MVT::i64));
 660   }
 661
 662   case ISD::UREM:
 663   case ISD::SREM:
 664     //Expand only on constant case
 665     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 666       EVT VT = Op.getNode()->getValueType(0);
 667       SDValue Tmp1 = Op.getNode()->getOpcode() == ISD::UREM ?
 668         BuildUDIV(Op.getNode(), DAG, NULL) :
 669         BuildSDIV(Op.getNode(), DAG, NULL);
 670       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Op.getOperand(1));
 671       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Op.getOperand(0), Tmp1);
 672       return Tmp1;
 673     }
 674     //fall through
 675   case ISD::SDIV:
 676   case ISD::UDIV:
 677     if (Op.getValueType().isInteger()) {
 678       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 679         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.getNode(), DAG, NULL)
 680           : BuildUDIV(Op.getNode(), DAG, NULL);
 681       const char* opstr = 0;
 682       switch (Op.getOpcode()) {
 683       case ISD::UREM: opstr = "__remqu"; break;
 684       case ISD::SREM: opstr = "__remq";  break;
 685       case ISD::UDIV: opstr = "__divqu"; break;
 686       case ISD::SDIV: opstr = "__divq";  break;
 687       }
 688       SDValue Tmp1 = Op.getOperand(0),
 689         Tmp2 = Op.getOperand(1),
 690         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 691       return DAG.getNode(AlphaISD::DivCall, dl, MVT::i64, Addr, Tmp1, Tmp2);
 692     }
 693     break;
 694
 695   case ISD::VAARG: {
 696     SDValue Chain, DataPtr;
 697     LowerVAARG(Op.getNode(), Chain, DataPtr, DAG);
 698
 699     SDValue Result;
 700     if (Op.getValueType() == MVT::i32)
 701       Result = DAG.getExtLoad(ISD::SEXTLOAD, dl, MVT::i64, Chain, DataPtr,
 702                               NULL, 0, MVT::i32, false, false, 0);
 703     else
 704       Result = DAG.getLoad(Op.getValueType(), dl, Chain, DataPtr, NULL, 0,
 705                            false, false, 0);
 706     return Result;
 707   }
 708   case ISD::VACOPY: {
 709     SDValue Chain = Op.getOperand(0);
 710     SDValue DestP = Op.getOperand(1);
 711     SDValue SrcP = Op.getOperand(2);
 712     const Value *DestS = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
 713     const Value *SrcS = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
 714
 715     SDValue Val = DAG.getLoad(getPointerTy(), dl, Chain, SrcP, SrcS, 0,
 716                               false, false, 0);
 717     SDValue Result = DAG.getStore(Val.getValue(1), dl, Val, DestP, DestS, 0,
 718                                   false, false, 0);
 719     SDValue NP = DAG.getNode(ISD::ADD, dl, MVT::i64, SrcP,
 720                                DAG.getConstant(8, MVT::i64));
 721     Val = DAG.getExtLoad(ISD::SEXTLOAD, dl, MVT::i64, Result,
 722                          NP, NULL,0, MVT::i32, false, false, 0);
 723     SDValue NPD = DAG.getNode(ISD::ADD, dl, MVT::i64, DestP,
 724                                 DAG.getConstant(8, MVT::i64));
 725     return DAG.getTruncStore(Val.getValue(1), dl, Val, NPD, NULL, 0, MVT::i32,
 726                              false, false, 0);
 727   }
 728   case ISD::VASTART: {
 729     SDValue Chain = Op.getOperand(0);
 730     SDValue VAListP = Op.getOperand(1);
 731     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 732
 733     // vastart stores the address of the VarArgsBase and VarArgsOffset
 734     SDValue FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 735     SDValue S1  = DAG.getStore(Chain, dl, FR, VAListP, VAListS, 0,
 736                                false, false, 0);
 737     SDValue SA2 = DAG.getNode(ISD::ADD, dl, MVT::i64, VAListP,
 738                                 DAG.getConstant(8, MVT::i64));
 739     return DAG.getTruncStore(S1, dl, DAG.getConstant(VarArgsOffset, MVT::i64),
 740                              SA2, NULL, 0, MVT::i32, false, false, 0);
 741   }
 742   case ISD::RETURNADDR:
 743     return DAG.getNode(AlphaISD::GlobalRetAddr, DebugLoc::getUnknownLoc(),
 744                        MVT::i64);
 745       //FIXME: implement
 746   case ISD::FRAMEADDR:          break;
 747   }
 748
 749   return SDValue();
 750 }
 751
 752 void AlphaTargetLowering::ReplaceNodeResults(SDNode *N,
 753                                              SmallVectorImpl<SDValue>&Results,
 754                                              SelectionDAG &DAG) {
 755   DebugLoc dl = N->getDebugLoc();
 756   assert(N->getValueType(0) == MVT::i32 &&
 757          N->getOpcode() == ISD::VAARG &&
 758          "Unknown node to custom promote!");
 759
 760   SDValue Chain, DataPtr;
 761   LowerVAARG(N, Chain, DataPtr, DAG);
 762   SDValue Res = DAG.getLoad(N->getValueType(0), dl, Chain, DataPtr, NULL, 0,
 763                             false, false, 0);
 764   Results.push_back(Res);
 765   Results.push_back(SDValue(Res.getNode(), 1));
 766 }
 767
 768
 769 //Inline Asm
 770
 771 /// getConstraintType - Given a constraint letter, return the type of
 772 /// constraint it is for this target.
 773 AlphaTargetLowering::ConstraintType
 774 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 775   if (Constraint.size() == 1) {
 776     switch (Constraint[0]) {
 777     default: break;
 778     case 'f':
 779     case 'r':
 780       return C_RegisterClass;
 781     }
 782   }
 783   return TargetLowering::getConstraintType(Constraint);
 784 }
 785
 786 std::vector<unsigned> AlphaTargetLowering::
 787 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 788                                   EVT VT) const {
 789   if (Constraint.size() == 1) {
 790     switch (Constraint[0]) {
 791     default: break;  // Unknown constriant letter
 792     case 'f':
 793       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 794                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 795                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 796                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 797                                    Alpha::F12, Alpha::F13, Alpha::F14,
 798                                    Alpha::F15, Alpha::F16, Alpha::F17,
 799                                    Alpha::F18, Alpha::F19, Alpha::F20,
 800                                    Alpha::F21, Alpha::F22, Alpha::F23,
 801                                    Alpha::F24, Alpha::F25, Alpha::F26,
 802                                    Alpha::F27, Alpha::F28, Alpha::F29,
 803                                    Alpha::F30, Alpha::F31, 0);
 804     case 'r':
 805       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 806                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 807                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 808                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 809                                    Alpha::R12, Alpha::R13, Alpha::R14,
 810                                    Alpha::R15, Alpha::R16, Alpha::R17,
 811                                    Alpha::R18, Alpha::R19, Alpha::R20,
 812                                    Alpha::R21, Alpha::R22, Alpha::R23,
 813                                    Alpha::R24, Alpha::R25, Alpha::R26,
 814                                    Alpha::R27, Alpha::R28, Alpha::R29,
 815                                    Alpha::R30, Alpha::R31, 0);
 816     }
 817   }
 818
 819   return std::vector<unsigned>();
 820 }
 821 //===----------------------------------------------------------------------===//
 822 //  Other Lowering Code
 823 //===----------------------------------------------------------------------===//
 824
 825 MachineBasicBlock *
 826 AlphaTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 827                                                  MachineBasicBlock *BB,
 828                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
 829   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 830   assert((MI->getOpcode() == Alpha::CAS32 ||
 831           MI->getOpcode() == Alpha::CAS64 ||
 832           MI->getOpcode() == Alpha::LAS32 ||
 833           MI->getOpcode() == Alpha::LAS64 ||
 834           MI->getOpcode() == Alpha::SWAP32 ||
 835           MI->getOpcode() == Alpha::SWAP64) &&
 836          "Unexpected instr type to insert");
 837
 838   bool is32 = MI->getOpcode() == Alpha::CAS32 ||
 839     MI->getOpcode() == Alpha::LAS32 ||
 840     MI->getOpcode() == Alpha::SWAP32;
 841
 842   //Load locked store conditional for atomic ops take on the same form
 843   //start:
 844   //ll
 845   //do stuff (maybe branch to exit)
 846   //sc
 847   //test sc and maybe branck to start
 848   //exit:
 849   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 850   DebugLoc dl = MI->getDebugLoc();
 851   MachineFunction::iterator It = BB;
 852   ++It;
 853
 854   MachineBasicBlock *thisMBB = BB;
 855   MachineFunction *F = BB->getParent();
 856   MachineBasicBlock *llscMBB = F->CreateMachineBasicBlock(LLVM_BB);
 857   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
 858
 859   // Inform sdisel of the edge changes.
 860   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
 861          E = BB->succ_end(); I != E; ++I)
 862     EM->insert(std::make_pair(*I, sinkMBB));
 863
 864   sinkMBB->transferSuccessors(thisMBB);
 865
 866   F->insert(It, llscMBB);
 867   F->insert(It, sinkMBB);
 868
 869   BuildMI(thisMBB, dl, TII->get(Alpha::BR)).addMBB(llscMBB);
 870
 871   unsigned reg_res = MI->getOperand(0).getReg(),
 872     reg_ptr = MI->getOperand(1).getReg(),
 873     reg_v2 = MI->getOperand(2).getReg(),
 874     reg_store = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 875
 876   BuildMI(llscMBB, dl, TII->get(is32 ? Alpha::LDL_L : Alpha::LDQ_L),
 877           reg_res).addImm(0).addReg(reg_ptr);
 878   switch (MI->getOpcode()) {
 879   case Alpha::CAS32:
 880   case Alpha::CAS64: {
 881     unsigned reg_cmp
 882       = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 883     BuildMI(llscMBB, dl, TII->get(Alpha::CMPEQ), reg_cmp)
 884       .addReg(reg_v2).addReg(reg_res);
 885     BuildMI(llscMBB, dl, TII->get(Alpha::BEQ))
 886       .addImm(0).addReg(reg_cmp).addMBB(sinkMBB);
 887     BuildMI(llscMBB, dl, TII->get(Alpha::BISr), reg_store)
 888       .addReg(Alpha::R31).addReg(MI->getOperand(3).getReg());
 889     break;
 890   }
 891   case Alpha::LAS32:
 892   case Alpha::LAS64: {
 893     BuildMI(llscMBB, dl,TII->get(is32 ? Alpha::ADDLr : Alpha::ADDQr), reg_store)
 894       .addReg(reg_res).addReg(reg_v2);
 895     break;
 896   }
 897   case Alpha::SWAP32:
 898   case Alpha::SWAP64: {
 899     BuildMI(llscMBB, dl, TII->get(Alpha::BISr), reg_store)
 900       .addReg(reg_v2).addReg(reg_v2);
 901     break;
 902   }
 903   }
 904   BuildMI(llscMBB, dl, TII->get(is32 ? Alpha::STL_C : Alpha::STQ_C), reg_store)
 905     .addReg(reg_store).addImm(0).addReg(reg_ptr);
 906   BuildMI(llscMBB, dl, TII->get(Alpha::BEQ))
 907     .addImm(0).addReg(reg_store).addMBB(llscMBB);
 908   BuildMI(llscMBB, dl, TII->get(Alpha::BR)).addMBB(sinkMBB);
 909
 910   thisMBB->addSuccessor(llscMBB);
 911   llscMBB->addSuccessor(llscMBB);
 912   llscMBB->addSuccessor(sinkMBB);
 913   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
 914
 915   return sinkMBB;
 916 }
 917
 918 bool
 919 AlphaTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 920   // The Alpha target isn't yet aware of offsets.
 921   return false;
 922 }
 923
 924 bool AlphaTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 925   if (VT != MVT::f32 && VT != MVT::f64)
 926     return false;
 927   // +0.0   F31
 928   // +0.0f  F31
 929   // -0.0  -F31
 930   // -0.0f -F31
 931   return Imm.isZero() || Imm.isNegZero();
 932 }