lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineRegisterInfo.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Module.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/Support/CommandLine.h"
  27 using namespace llvm;
  28
  29 /// AddLiveIn - This helper function adds the specified physical register to the
  30 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  31 /// register for it.
  32 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  33                           TargetRegisterClass *RC) {
  34   assert(RC->contains(PReg) && "Not the correct regclass!");
  35   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
  36   MF.getRegInfo().addLiveIn(PReg, VReg);
  37   return VReg;
  38 }
  39
  40 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  41   // Set up the TargetLowering object.
  42   //I am having problems with shr n ubyte 1
  43   setShiftAmountType(MVT::i64);
  44   setBooleanContents(ZeroOrOneBooleanContent);
  45
  46   setUsesGlobalOffsetTable(true);
  47
  48   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  49   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  50   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  51
  52   // We want to custom lower some of our intrinsics.
  53   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
  54
  55   setLoadExtAction(ISD::EXTLOAD, MVT::i1,  Promote);
  56   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
  57
  58   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  59   setLoadExtAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  60
  61   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  62   setLoadExtAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  63   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Expand);
  64
  65   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  66   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  67   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  68   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  69
  70   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  71
  72   setOperationAction(ISD::FREM, MVT::f32, Expand);
  73   setOperationAction(ISD::FREM, MVT::f64, Expand);
  74
  75   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  76   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  77   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  78   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  79
  80   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  81     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  82     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  83     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  84   }
  85   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  86   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  87   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  88
  89   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  90   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  91   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  92   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  93
  94   setOperationAction(ISD::ADDC     , MVT::i64, Expand);
  95   setOperationAction(ISD::ADDE     , MVT::i64, Expand);
  96   setOperationAction(ISD::SUBC     , MVT::i64, Expand);
  97   setOperationAction(ISD::SUBE     , MVT::i64, Expand);
  98
  99   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 100   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 101
 102
 103   // We don't support sin/cos/sqrt/pow
 104   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 105   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 106   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 107   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 108
 109   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 110   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 111
 112   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 113   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 114
 115   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 116
 117   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 118
 119   // We don't have line number support yet.
 120   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 121   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 122   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 123   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 124
 125   // Not implemented yet.
 126   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 127   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 128   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 129
 130   // We want to legalize GlobalAddress and ConstantPool and
 131   // ExternalSymbols nodes into the appropriate instructions to
 132   // materialize the address.
 133   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 134   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 135   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 136   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 137
 138   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 139   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 140   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 141   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 142   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 143
 144   setOperationAction(ISD::RET,     MVT::Other, Custom);
 145
 146   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 147   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 148
 149   setStackPointerRegisterToSaveRestore(Alpha::R30);
 150
 151   addLegalFPImmediate(APFloat(+0.0)); //F31
 152   addLegalFPImmediate(APFloat(+0.0f)); //F31
 153   addLegalFPImmediate(APFloat(-0.0)); //-F31
 154   addLegalFPImmediate(APFloat(-0.0f)); //-F31
 155
 156   setJumpBufSize(272);
 157   setJumpBufAlignment(16);
 158
 159   computeRegisterProperties();
 160 }
 161
 162 MVT AlphaTargetLowering::getSetCCResultType(MVT VT) const {
 163   return MVT::i64;
 164 }
 165
 166 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 167   switch (Opcode) {
 168   default: return 0;
 169   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 170   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 171   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 172   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 173   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 174   case AlphaISD::RelLit: return "Alpha::RelLit";
 175   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 176   case AlphaISD::CALL:   return "Alpha::CALL";
 177   case AlphaISD::DivCall: return "Alpha::DivCall";
 178   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 179   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 180   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 181   }
 182 }
 183
 184 static SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
 185   MVT PtrVT = Op.getValueType();
 186   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 187   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 188   SDValue Zero = DAG.getConstant(0, PtrVT);
 189
 190   SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 191                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 192   SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 193   return Lo;
 194 }
 195
 196 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 197 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 198
 199 //For now, just use variable size stack frame format
 200
 201 //In a standard call, the first six items are passed in registers $16
 202 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 203 //of argument-to-register correspondence.) The remaining items are
 204 //collected in a memory argument list that is a naturally aligned
 205 //array of quadwords. In a standard call, this list, if present, must
 206 //be passed at 0(SP).
 207 //7 ... n         0(SP) ... (n-7)*8(SP)
 208
 209 // //#define FP    $15
 210 // //#define RA    $26
 211 // //#define PV    $27
 212 // //#define GP    $29
 213 // //#define SP    $30
 214
 215 static SDValue LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG,
 216                                        int &VarArgsBase,
 217                                        int &VarArgsOffset) {
 218   MachineFunction &MF = DAG.getMachineFunction();
 219   MachineFrameInfo *MFI = MF.getFrameInfo();
 220   std::vector<SDValue> ArgValues;
 221   SDValue Root = Op.getOperand(0);
 222
 223   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 224   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 225
 226   unsigned args_int[] = {
 227     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 228   unsigned args_float[] = {
 229     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 230
 231   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e; ++ArgNo) {
 232     SDValue argt;
 233     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
 234     SDValue ArgVal;
 235
 236     if (ArgNo  < 6) {
 237       switch (ObjectVT.getSimpleVT()) {
 238       default:
 239         assert(false && "Invalid value type!");
 240       case MVT::f64:
 241         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 242                                       &Alpha::F8RCRegClass);
 243         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 244         break;
 245       case MVT::f32:
 246         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 247                                       &Alpha::F4RCRegClass);
 248         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 249         break;
 250       case MVT::i64:
 251         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 252                                     &Alpha::GPRCRegClass);
 253         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 254         break;
 255       }
 256     } else { //more args
 257       // Create the frame index object for this incoming parameter...
 258       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 259
 260       // Create the SelectionDAG nodes corresponding to a load
 261       //from this parameter
 262       SDValue FIN = DAG.getFrameIndex(FI, MVT::i64);
 263       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 264     }
 265     ArgValues.push_back(ArgVal);
 266   }
 267
 268   // If the functions takes variable number of arguments, copy all regs to stack
 269   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
 270   if (isVarArg) {
 271     VarArgsOffset = (Op.getNode()->getNumValues()-1) * 8;
 272     std::vector<SDValue> LS;
 273     for (int i = 0; i < 6; ++i) {
 274       if (TargetRegisterInfo::isPhysicalRegister(args_int[i]))
 275         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 276       SDValue argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 277       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 278       if (i == 0) VarArgsBase = FI;
 279       SDValue SDFI = DAG.getFrameIndex(FI, MVT::i64);
 280       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 281
 282       if (TargetRegisterInfo::isPhysicalRegister(args_float[i]))
 283         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 284       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 285       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 286       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 287       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 288     }
 289
 290     //Set up a token factor with all the stack traffic
 291     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 292   }
 293
 294   ArgValues.push_back(Root);
 295
 296   // Return the new list of results.
 297   return DAG.getNode(ISD::MERGE_VALUES, Op.getNode()->getVTList(),
 298                      &ArgValues[0], ArgValues.size());
 299 }
 300
 301 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
 302   SDValue Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 303                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 304                                                 MVT::i64),
 305                                     SDValue());
 306   switch (Op.getNumOperands()) {
 307   default:
 308     assert(0 && "Do not know how to return this many arguments!");
 309     abort();
 310   case 1:
 311     break;
 312     //return SDValue(); // ret void is legal
 313   case 3: {
 314     MVT ArgVT = Op.getOperand(1).getValueType();
 315     unsigned ArgReg;
 316     if (ArgVT.isInteger())
 317       ArgReg = Alpha::R0;
 318     else {
 319       assert(ArgVT.isFloatingPoint());
 320       ArgReg = Alpha::F0;
 321     }
 322     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 323     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 324       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg);
 325     break;
 326   }
 327   case 5: {
 328     MVT ArgVT = Op.getOperand(1).getValueType();
 329     unsigned ArgReg1, ArgReg2;
 330     if (ArgVT.isInteger()) {
 331       ArgReg1 = Alpha::R0;
 332       ArgReg2 = Alpha::R1;
 333     } else {
 334       assert(ArgVT.isFloatingPoint());
 335       ArgReg1 = Alpha::F0;
 336       ArgReg2 = Alpha::F1;
 337     }
 338     Copy = DAG.getCopyToReg(Copy, ArgReg1, Op.getOperand(1), Copy.getValue(1));
 339     if (std::find(DAG.getMachineFunction().getRegInfo().liveout_begin(),
 340                   DAG.getMachineFunction().getRegInfo().liveout_end(), ArgReg1)
 341         == DAG.getMachineFunction().getRegInfo().liveout_end())
 342       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg1);
 343     Copy = DAG.getCopyToReg(Copy, ArgReg2, Op.getOperand(3), Copy.getValue(1));
 344     if (std::find(DAG.getMachineFunction().getRegInfo().liveout_begin(),
 345                    DAG.getMachineFunction().getRegInfo().liveout_end(), ArgReg2)
 346         == DAG.getMachineFunction().getRegInfo().liveout_end())
 347       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg2);
 348     break;
 349   }
 350   }
 351   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 352 }
 353
 354 std::pair<SDValue, SDValue>
 355 AlphaTargetLowering::LowerCallTo(SDValue Chain, const Type *RetTy,
 356                                  bool RetSExt, bool RetZExt, bool isVarArg,
 357                                  bool isInreg, unsigned CallingConv,
 358                                  bool isTailCall, SDValue Callee,
 359                                  ArgListTy &Args, SelectionDAG &DAG,
 360                                  DebugLoc dl) {
 361   int NumBytes = 0;
 362   if (Args.size() > 6)
 363     NumBytes = (Args.size() - 6) * 8;
 364
 365   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 366   std::vector<SDValue> args_to_use;
 367   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 368   {
 369     switch (getValueType(Args[i].Ty).getSimpleVT()) {
 370     default: assert(0 && "Unexpected ValueType for argument!");
 371     case MVT::i1:
 372     case MVT::i8:
 373     case MVT::i16:
 374     case MVT::i32:
 375       // Promote the integer to 64 bits.  If the input type is signed use a
 376       // sign extend, otherwise use a zero extend.
 377       if (Args[i].isSExt)
 378         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, dl,
 379                                    MVT::i64, Args[i].Node);
 380       else if (Args[i].isZExt)
 381         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, dl,
 382                                    MVT::i64, Args[i].Node);
 383       else
 384         Args[i].Node = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i64, Args[i].Node);
 385       break;
 386     case MVT::i64:
 387     case MVT::f64:
 388     case MVT::f32:
 389       break;
 390     }
 391     args_to_use.push_back(Args[i].Node);
 392   }
 393
 394   std::vector<MVT> RetVals;
 395   MVT RetTyVT = getValueType(RetTy);
 396   MVT ActualRetTyVT = RetTyVT;
 397   if (RetTyVT.getSimpleVT() >= MVT::i1 && RetTyVT.getSimpleVT() <= MVT::i32)
 398     ActualRetTyVT = MVT::i64;
 399
 400   if (RetTyVT != MVT::isVoid)
 401     RetVals.push_back(ActualRetTyVT);
 402   RetVals.push_back(MVT::Other);
 403
 404   std::vector<SDValue> Ops;
 405   Ops.push_back(Chain);
 406   Ops.push_back(Callee);
 407   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 408   SDValue TheCall = DAG.getNode(AlphaISD::CALL, dl,
 409                                 RetVals, &Ops[0], Ops.size());
 410   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 411   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 412                              DAG.getIntPtrConstant(0, true), SDValue());
 413   SDValue RetVal = TheCall;
 414
 415   if (RetTyVT != ActualRetTyVT) {
 416     ISD::NodeType AssertKind = ISD::DELETED_NODE;
 417     if (RetSExt)
 418       AssertKind = ISD::AssertSext;
 419     else if (RetZExt)
 420       AssertKind = ISD::AssertZext;
 421
 422     if (AssertKind != ISD::DELETED_NODE)
 423       RetVal = DAG.getNode(AssertKind, dl, MVT::i64, RetVal,
 424                            DAG.getValueType(RetTyVT));
 425
 426     RetVal = DAG.getNode(ISD::TRUNCATE, dl, RetTyVT, RetVal);
 427   }
 428
 429   return std::make_pair(RetVal, Chain);
 430 }
 431
 432 void AlphaTargetLowering::LowerVAARG(SDNode *N, SDValue &Chain,
 433                                      SDValue &DataPtr, SelectionDAG &DAG) {
 434   Chain = N->getOperand(0);
 435   SDValue VAListP = N->getOperand(1);
 436   const Value *VAListS = cast<SrcValueSDNode>(N->getOperand(2))->getValue();
 437   DebugLoc dl = N->getDebugLoc();
 438
 439   SDValue Base = DAG.getLoad(MVT::i64, dl, Chain, VAListP, VAListS, 0);
 440   SDValue Tmp = DAG.getNode(ISD::ADD, dl, MVT::i64, VAListP,
 441                               DAG.getConstant(8, MVT::i64));
 442   SDValue Offset = DAG.getExtLoad(ISD::SEXTLOAD, dl, MVT::i64, Base.getValue(1),
 443                                     Tmp, NULL, 0, MVT::i32);
 444   DataPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Base, Offset);
 445   if (N->getValueType(0).isFloatingPoint())
 446   {
 447     //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 448     SDValue FPDataPtr = DAG.getNode(ISD::SUB, dl, MVT::i64, DataPtr,
 449                                       DAG.getConstant(8*6, MVT::i64));
 450     SDValue CC = DAG.getSetCC(dl, MVT::i64, Offset,
 451                                 DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 452     DataPtr = DAG.getNode(ISD::SELECT, dl, MVT::i64, CC, FPDataPtr, DataPtr);
 453   }
 454
 455   SDValue NewOffset = DAG.getNode(ISD::ADD, dl, MVT::i64, Offset,
 456                                     DAG.getConstant(8, MVT::i64));
 457   Chain = DAG.getTruncStore(Offset.getValue(1), dl, NewOffset, Tmp, NULL, 0,
 458                             MVT::i32);
 459 }
 460
 461 /// LowerOperation - Provide custom lowering hooks for some operations.
 462 ///
 463 SDValue AlphaTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
 464   DebugLoc dl = Op.getNode()->getDebugLoc();
 465   switch (Op.getOpcode()) {
 466   default: assert(0 && "Wasn't expecting to be able to lower this!");
 467   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 468                                                            VarArgsBase,
 469                                                            VarArgsOffset);
 470
 471   case ISD::RET: return LowerRET(Op,DAG);
 472   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 473
 474   case ISD::INTRINSIC_WO_CHAIN: {
 475     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 476     switch (IntNo) {
 477     default: break;    // Don't custom lower most intrinsics.
 478     case Intrinsic::alpha_umulh:
 479       return DAG.getNode(ISD::MULHU, MVT::i64, Op.getOperand(1), Op.getOperand(2));
 480     }
 481   }
 482
 483   case ISD::SINT_TO_FP: {
 484     assert(Op.getOperand(0).getValueType() == MVT::i64 &&
 485            "Unhandled SINT_TO_FP type in custom expander!");
 486     SDValue LD;
 487     bool isDouble = Op.getValueType() == MVT::f64;
 488     LD = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
 489     SDValue FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 490                                isDouble?MVT::f64:MVT::f32, LD);
 491     return FP;
 492   }
 493   case ISD::FP_TO_SINT: {
 494     bool isDouble = Op.getOperand(0).getValueType() == MVT::f64;
 495     SDValue src = Op.getOperand(0);
 496
 497     if (!isDouble) //Promote
 498       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 499
 500     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 501
 502     return DAG.getNode(ISD::BIT_CONVERT, MVT::i64, src);
 503   }
 504   case ISD::ConstantPool: {
 505     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 506     Constant *C = CP->getConstVal();
 507     SDValue CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 508
 509     SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 510                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 511     SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 512     return Lo;
 513   }
 514   case ISD::GlobalTLSAddress:
 515     assert(0 && "TLS not implemented for Alpha.");
 516   case ISD::GlobalAddress: {
 517     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 518     GlobalValue *GV = GSDN->getGlobal();
 519     SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 520
 521     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 522     if (GV->hasLocalLinkage()) {
 523       SDValue Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 524                                 DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 525       SDValue Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 526       return Lo;
 527     } else
 528       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 529                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 530   }
 531   case ISD::ExternalSymbol: {
 532     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 533                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 534                                                    ->getSymbol(), MVT::i64),
 535                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 536   }
 537
 538   case ISD::UREM:
 539   case ISD::SREM:
 540     //Expand only on constant case
 541     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 542       MVT VT = Op.getNode()->getValueType(0);
 543       SDValue Tmp1 = Op.getNode()->getOpcode() == ISD::UREM ?
 544         BuildUDIV(Op.getNode(), DAG, NULL) :
 545         BuildSDIV(Op.getNode(), DAG, NULL);
 546       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 547       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 548       return Tmp1;
 549     }
 550     //fall through
 551   case ISD::SDIV:
 552   case ISD::UDIV:
 553     if (Op.getValueType().isInteger()) {
 554       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 555         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.getNode(), DAG, NULL)
 556           : BuildUDIV(Op.getNode(), DAG, NULL);
 557       const char* opstr = 0;
 558       switch (Op.getOpcode()) {
 559       case ISD::UREM: opstr = "__remqu"; break;
 560       case ISD::SREM: opstr = "__remq";  break;
 561       case ISD::UDIV: opstr = "__divqu"; break;
 562       case ISD::SDIV: opstr = "__divq";  break;
 563       }
 564       SDValue Tmp1 = Op.getOperand(0),
 565         Tmp2 = Op.getOperand(1),
 566         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 567       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 568     }
 569     break;
 570
 571   case ISD::VAARG: {
 572     SDValue Chain, DataPtr;
 573     LowerVAARG(Op.getNode(), Chain, DataPtr, DAG);
 574
 575     SDValue Result;
 576     if (Op.getValueType() == MVT::i32)
 577       Result = DAG.getExtLoad(ISD::SEXTLOAD, dl, MVT::i64, Chain, DataPtr,
 578                               NULL, 0, MVT::i32);
 579     else
 580       Result = DAG.getLoad(Op.getValueType(), dl, Chain, DataPtr, NULL, 0);
 581     return Result;
 582   }
 583   case ISD::VACOPY: {
 584     SDValue Chain = Op.getOperand(0);
 585     SDValue DestP = Op.getOperand(1);
 586     SDValue SrcP = Op.getOperand(2);
 587     const Value *DestS = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
 588     const Value *SrcS = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
 589
 590     SDValue Val = DAG.getLoad(getPointerTy(), dl, Chain, SrcP, SrcS, 0);
 591     SDValue Result = DAG.getStore(Val.getValue(1), dl, Val, DestP, DestS, 0);
 592     SDValue NP = DAG.getNode(ISD::ADD, dl, MVT::i64, SrcP,
 593                                DAG.getConstant(8, MVT::i64));
 594     Val = DAG.getExtLoad(ISD::SEXTLOAD, dl, MVT::i64, Result,
 595                          NP, NULL,0, MVT::i32);
 596     SDValue NPD = DAG.getNode(ISD::ADD, dl, MVT::i64, DestP,
 597                                 DAG.getConstant(8, MVT::i64));
 598     return DAG.getTruncStore(Val.getValue(1), dl, Val, NPD, NULL, 0, MVT::i32);
 599   }
 600   case ISD::VASTART: {
 601     SDValue Chain = Op.getOperand(0);
 602     SDValue VAListP = Op.getOperand(1);
 603     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 604
 605     // vastart stores the address of the VarArgsBase and VarArgsOffset
 606     SDValue FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 607     SDValue S1  = DAG.getStore(Chain, dl, FR, VAListP, VAListS, 0);
 608     SDValue SA2 = DAG.getNode(ISD::ADD, dl, MVT::i64, VAListP,
 609                                 DAG.getConstant(8, MVT::i64));
 610     return DAG.getTruncStore(S1, dl, DAG.getConstant(VarArgsOffset, MVT::i64),
 611                              SA2, NULL, 0, MVT::i32);
 612   }
 613   case ISD::RETURNADDR:
 614     return DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64);
 615       //FIXME: implement
 616   case ISD::FRAMEADDR:          break;
 617   }
 618
 619   return SDValue();
 620 }
 621
 622 void AlphaTargetLowering::ReplaceNodeResults(SDNode *N,
 623                                              SmallVectorImpl<SDValue>&Results,
 624                                              SelectionDAG &DAG) {
 625   assert(N->getValueType(0) == MVT::i32 &&
 626          N->getOpcode() == ISD::VAARG &&
 627          "Unknown node to custom promote!");
 628
 629   SDValue Chain, DataPtr;
 630   LowerVAARG(N, Chain, DataPtr, DAG);
 631   SDValue Res = DAG.getLoad(N->getValueType(0), Chain, DataPtr, NULL, 0);
 632   Results.push_back(Res);
 633   Results.push_back(SDValue(Res.getNode(), 1));
 634 }
 635
 636
 637 //Inline Asm
 638
 639 /// getConstraintType - Given a constraint letter, return the type of
 640 /// constraint it is for this target.
 641 AlphaTargetLowering::ConstraintType
 642 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 643   if (Constraint.size() == 1) {
 644     switch (Constraint[0]) {
 645     default: break;
 646     case 'f':
 647     case 'r':
 648       return C_RegisterClass;
 649     }
 650   }
 651   return TargetLowering::getConstraintType(Constraint);
 652 }
 653
 654 std::vector<unsigned> AlphaTargetLowering::
 655 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 656                                   MVT VT) const {
 657   if (Constraint.size() == 1) {
 658     switch (Constraint[0]) {
 659     default: break;  // Unknown constriant letter
 660     case 'f':
 661       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 662                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 663                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 664                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 665                                    Alpha::F12, Alpha::F13, Alpha::F14,
 666                                    Alpha::F15, Alpha::F16, Alpha::F17,
 667                                    Alpha::F18, Alpha::F19, Alpha::F20,
 668                                    Alpha::F21, Alpha::F22, Alpha::F23,
 669                                    Alpha::F24, Alpha::F25, Alpha::F26,
 670                                    Alpha::F27, Alpha::F28, Alpha::F29,
 671                                    Alpha::F30, Alpha::F31, 0);
 672     case 'r':
 673       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 674                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 675                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 676                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 677                                    Alpha::R12, Alpha::R13, Alpha::R14,
 678                                    Alpha::R15, Alpha::R16, Alpha::R17,
 679                                    Alpha::R18, Alpha::R19, Alpha::R20,
 680                                    Alpha::R21, Alpha::R22, Alpha::R23,
 681                                    Alpha::R24, Alpha::R25, Alpha::R26,
 682                                    Alpha::R27, Alpha::R28, Alpha::R29,
 683                                    Alpha::R30, Alpha::R31, 0);
 684     }
 685   }
 686
 687   return std::vector<unsigned>();
 688 }
 689 //===----------------------------------------------------------------------===//
 690 //  Other Lowering Code
 691 //===----------------------------------------------------------------------===//
 692
 693 MachineBasicBlock *
 694 AlphaTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 695                                                  MachineBasicBlock *BB) {
 696   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 697   assert((MI->getOpcode() == Alpha::CAS32 ||
 698           MI->getOpcode() == Alpha::CAS64 ||
 699           MI->getOpcode() == Alpha::LAS32 ||
 700           MI->getOpcode() == Alpha::LAS64 ||
 701           MI->getOpcode() == Alpha::SWAP32 ||
 702           MI->getOpcode() == Alpha::SWAP64) &&
 703          "Unexpected instr type to insert");
 704
 705   bool is32 = MI->getOpcode() == Alpha::CAS32 ||
 706     MI->getOpcode() == Alpha::LAS32 ||
 707     MI->getOpcode() == Alpha::SWAP32;
 708
 709   //Load locked store conditional for atomic ops take on the same form
 710   //start:
 711   //ll
 712   //do stuff (maybe branch to exit)
 713   //sc
 714   //test sc and maybe branck to start
 715   //exit:
 716   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 717   MachineFunction::iterator It = BB;
 718   ++It;
 719
 720   MachineBasicBlock *thisMBB = BB;
 721   MachineFunction *F = BB->getParent();
 722   MachineBasicBlock *llscMBB = F->CreateMachineBasicBlock(LLVM_BB);
 723   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
 724
 725   sinkMBB->transferSuccessors(thisMBB);
 726
 727   F->insert(It, llscMBB);
 728   F->insert(It, sinkMBB);
 729
 730   BuildMI(thisMBB, TII->get(Alpha::BR)).addMBB(llscMBB);
 731
 732   unsigned reg_res = MI->getOperand(0).getReg(),
 733     reg_ptr = MI->getOperand(1).getReg(),
 734     reg_v2 = MI->getOperand(2).getReg(),
 735     reg_store = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 736
 737   BuildMI(llscMBB, TII->get(is32 ? Alpha::LDL_L : Alpha::LDQ_L),
 738           reg_res).addImm(0).addReg(reg_ptr);
 739   switch (MI->getOpcode()) {
 740   case Alpha::CAS32:
 741   case Alpha::CAS64: {
 742     unsigned reg_cmp
 743       = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 744     BuildMI(llscMBB, TII->get(Alpha::CMPEQ), reg_cmp)
 745       .addReg(reg_v2).addReg(reg_res);
 746     BuildMI(llscMBB, TII->get(Alpha::BEQ))
 747       .addImm(0).addReg(reg_cmp).addMBB(sinkMBB);
 748     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 749       .addReg(Alpha::R31).addReg(MI->getOperand(3).getReg());
 750     break;
 751   }
 752   case Alpha::LAS32:
 753   case Alpha::LAS64: {
 754     BuildMI(llscMBB, TII->get(is32 ? Alpha::ADDLr : Alpha::ADDQr), reg_store)
 755       .addReg(reg_res).addReg(reg_v2);
 756     break;
 757   }
 758   case Alpha::SWAP32:
 759   case Alpha::SWAP64: {
 760     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 761       .addReg(reg_v2).addReg(reg_v2);
 762     break;
 763   }
 764   }
 765   BuildMI(llscMBB, TII->get(is32 ? Alpha::STL_C : Alpha::STQ_C), reg_store)
 766     .addReg(reg_store).addImm(0).addReg(reg_ptr);
 767   BuildMI(llscMBB, TII->get(Alpha::BEQ))
 768     .addImm(0).addReg(reg_store).addMBB(llscMBB);
 769   BuildMI(llscMBB, TII->get(Alpha::BR)).addMBB(sinkMBB);
 770
 771   thisMBB->addSuccessor(llscMBB);
 772   llscMBB->addSuccessor(llscMBB);
 773   llscMBB->addSuccessor(sinkMBB);
 774   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
 775
 776   return sinkMBB;
 777 }
 778
 779 bool
 780 AlphaTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 781   // The Alpha target isn't yet aware of offsets.
 782   return false;
 783 }