lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineRegisterInfo.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Module.h"
  25 #include "llvm/Support/CommandLine.h"
  26 using namespace llvm;
  27
  28 /// AddLiveIn - This helper function adds the specified physical register to the
  29 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  30 /// register for it.
  31 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  32                           TargetRegisterClass *RC) {
  33   assert(RC->contains(PReg) && "Not the correct regclass!");
  34   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
  35   MF.getRegInfo().addLiveIn(PReg, VReg);
  36   return VReg;
  37 }
  38
  39 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  40   // Set up the TargetLowering object.
  41   //I am having problems with shr n ubyte 1
  42   setShiftAmountType(MVT::i64);
  43   setSetCCResultContents(ZeroOrOneSetCCResult);
  44
  45   setUsesGlobalOffsetTable(true);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   setLoadXAction(ISD::EXTLOAD, MVT::i1,  Promote);
  52   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
  53
  54   setLoadXAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  55   setLoadXAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  56
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  59   setLoadXAction(ISD::SEXTLOAD, MVT::i16, Expand);
  60
  61   //  setOperationAction(ISD::BRIND,        MVT::Other,   Expand);
  62   setOperationAction(ISD::BR_JT,        MVT::Other, Expand);
  63   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  64   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  65
  66   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  67
  68   setOperationAction(ISD::FREM, MVT::f32, Expand);
  69   setOperationAction(ISD::FREM, MVT::f64, Expand);
  70
  71   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  72   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  73   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  74   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  75
  76   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  77     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  78     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  79     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  80   }
  81   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  82   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  83   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  84
  85   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  86   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  87   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  88   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  89
  90   // We don't support sin/cos/sqrt/pow
  91   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  92   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  93   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  94   setOperationAction(ISD::FCOS , MVT::f32, Expand);
  95
  96   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
  97   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
  98
  99   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 100   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 101
 102   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 103
 104   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Promote);
 105
 106   // We don't have line number support yet.
 107   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 108   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 109   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 110   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 111
 112   // Not implemented yet.
 113   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 114   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 115   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 116
 117   // We want to legalize GlobalAddress and ConstantPool and
 118   // ExternalSymbols nodes into the appropriate instructions to
 119   // materialize the address.
 120   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 121   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 122   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124
 125   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 126   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 127   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 128   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 129   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 130
 131   setOperationAction(ISD::RET,     MVT::Other, Custom);
 132
 133   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 134   setOperationAction(ISD::JumpTable, MVT::i32, Custom);
 135
 136   setStackPointerRegisterToSaveRestore(Alpha::R30);
 137
 138   addLegalFPImmediate(APFloat(+0.0)); //F31
 139   addLegalFPImmediate(APFloat(+0.0f)); //F31
 140   addLegalFPImmediate(APFloat(-0.0)); //-F31
 141   addLegalFPImmediate(APFloat(-0.0f)); //-F31
 142
 143   setJumpBufSize(272);
 144   setJumpBufAlignment(16);
 145
 146   computeRegisterProperties();
 147 }
 148
 149 MVT AlphaTargetLowering::getSetCCResultType(const SDOperand &) const {
 150   return MVT::i64;
 151 }
 152
 153 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 154   switch (Opcode) {
 155   default: return 0;
 156   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 157   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 158   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 159   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 160   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 161   case AlphaISD::RelLit: return "Alpha::RelLit";
 162   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 163   case AlphaISD::CALL:   return "Alpha::CALL";
 164   case AlphaISD::DivCall: return "Alpha::DivCall";
 165   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 166   case AlphaISD::COND_BRANCH_I: return "Alpha::COND_BRANCH_I";
 167   case AlphaISD::COND_BRANCH_F: return "Alpha::COND_BRANCH_F";
 168   }
 169 }
 170
 171 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
 172   MVT PtrVT = Op.getValueType();
 173   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
 174   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
 175   SDOperand Zero = DAG.getConstant(0, PtrVT);
 176
 177   SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, JTI,
 178                              DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 179   SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, JTI, Hi);
 180   return Lo;
 181 }
 182
 183 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/
 184 //AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 185
 186 //For now, just use variable size stack frame format
 187
 188 //In a standard call, the first six items are passed in registers $16
 189 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 190 //of argument-to-register correspondence.) The remaining items are
 191 //collected in a memory argument list that is a naturally aligned
 192 //array of quadwords. In a standard call, this list, if present, must
 193 //be passed at 0(SP).
 194 //7 ... n         0(SP) ... (n-7)*8(SP)
 195
 196 // //#define FP    $15
 197 // //#define RA    $26
 198 // //#define PV    $27
 199 // //#define GP    $29
 200 // //#define SP    $30
 201
 202 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 203                                        int &VarArgsBase,
 204                                        int &VarArgsOffset) {
 205   MachineFunction &MF = DAG.getMachineFunction();
 206   MachineFrameInfo *MFI = MF.getFrameInfo();
 207   std::vector<SDOperand> ArgValues;
 208   SDOperand Root = Op.getOperand(0);
 209
 210   AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass); //GP
 211   AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass); //RA
 212
 213   unsigned args_int[] = {
 214     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 215   unsigned args_float[] = {
 216     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 217
 218   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 219     SDOperand argt;
 220     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
 221     SDOperand ArgVal;
 222
 223     if (ArgNo  < 6) {
 224       switch (ObjectVT.getSimpleVT()) {
 225       default:
 226         assert(false && "Invalid value type!");
 227       case MVT::f64:
 228         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 229                                       &Alpha::F8RCRegClass);
 230         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 231         break;
 232       case MVT::f32:
 233         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 234                                       &Alpha::F4RCRegClass);
 235         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 236         break;
 237       case MVT::i64:
 238         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 239                                     &Alpha::GPRCRegClass);
 240         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 241         break;
 242       }
 243     } else { //more args
 244       // Create the frame index object for this incoming parameter...
 245       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 246
 247       // Create the SelectionDAG nodes corresponding to a load
 248       //from this parameter
 249       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 250       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 251     }
 252     ArgValues.push_back(ArgVal);
 253   }
 254
 255   // If the functions takes variable number of arguments, copy all regs to stack
 256   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 257   if (isVarArg) {
 258     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 259     std::vector<SDOperand> LS;
 260     for (int i = 0; i < 6; ++i) {
 261       if (TargetRegisterInfo::isPhysicalRegister(args_int[i]))
 262         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 263       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 264       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 265       if (i == 0) VarArgsBase = FI;
 266       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 267       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 268
 269       if (TargetRegisterInfo::isPhysicalRegister(args_float[i]))
 270         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 271       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 272       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 273       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 274       LS.push_back(DAG.getStore(Root, argt, SDFI, NULL, 0));
 275     }
 276
 277     //Set up a token factor with all the stack traffic
 278     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, &LS[0], LS.size());
 279   }
 280
 281   ArgValues.push_back(Root);
 282
 283   // Return the new list of results.
 284   return DAG.getMergeValues(Op.Val->getVTList(), &ArgValues[0],
 285                             ArgValues.size());
 286 }
 287
 288 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 289   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 290                                     DAG.getNode(AlphaISD::GlobalRetAddr,
 291                                                 MVT::i64),
 292                                     SDOperand());
 293   switch (Op.getNumOperands()) {
 294   default:
 295     assert(0 && "Do not know how to return this many arguments!");
 296     abort();
 297   case 1:
 298     break;
 299     //return SDOperand(); // ret void is legal
 300   case 3: {
 301     MVT ArgVT = Op.getOperand(1).getValueType();
 302     unsigned ArgReg;
 303     if (ArgVT.isInteger())
 304       ArgReg = Alpha::R0;
 305     else {
 306       assert(ArgVT.isFloatingPoint());
 307       ArgReg = Alpha::F0;
 308     }
 309     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 310     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 311       DAG.getMachineFunction().getRegInfo().addLiveOut(ArgReg);
 312     break;
 313   }
 314   }
 315   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 316 }
 317
 318 std::pair<SDOperand, SDOperand>
 319 AlphaTargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 320                                  bool RetSExt, bool RetZExt, bool isVarArg,
 321                                  unsigned CallingConv, bool isTailCall,
 322                                  SDOperand Callee, ArgListTy &Args,
 323                                  SelectionDAG &DAG) {
 324   int NumBytes = 0;
 325   if (Args.size() > 6)
 326     NumBytes = (Args.size() - 6) * 8;
 327
 328   Chain = DAG.getCALLSEQ_START(Chain,
 329                                DAG.getConstant(NumBytes, getPointerTy()));
 330   std::vector<SDOperand> args_to_use;
 331   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 332   {
 333     switch (getValueType(Args[i].Ty).getSimpleVT()) {
 334     default: assert(0 && "Unexpected ValueType for argument!");
 335     case MVT::i1:
 336     case MVT::i8:
 337     case MVT::i16:
 338     case MVT::i32:
 339       // Promote the integer to 64 bits.  If the input type is signed use a
 340       // sign extend, otherwise use a zero extend.
 341       if (Args[i].isSExt)
 342         Args[i].Node = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].Node);
 343       else if (Args[i].isZExt)
 344         Args[i].Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].Node);
 345       else
 346         Args[i].Node = DAG.getNode(ISD::ANY_EXTEND, MVT::i64, Args[i].Node);
 347       break;
 348     case MVT::i64:
 349     case MVT::f64:
 350     case MVT::f32:
 351       break;
 352     }
 353     args_to_use.push_back(Args[i].Node);
 354   }
 355
 356   std::vector<MVT> RetVals;
 357   MVT RetTyVT = getValueType(RetTy);
 358   MVT ActualRetTyVT = RetTyVT;
 359   if (RetTyVT.getSimpleVT() >= MVT::i1 && RetTyVT.getSimpleVT() <= MVT::i32)
 360     ActualRetTyVT = MVT::i64;
 361
 362   if (RetTyVT != MVT::isVoid)
 363     RetVals.push_back(ActualRetTyVT);
 364   RetVals.push_back(MVT::Other);
 365
 366   std::vector<SDOperand> Ops;
 367   Ops.push_back(Chain);
 368   Ops.push_back(Callee);
 369   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 370   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, &Ops[0], Ops.size());
 371   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 372   Chain = DAG.getCALLSEQ_END(Chain,
 373                              DAG.getConstant(NumBytes, getPointerTy()),
 374                              DAG.getConstant(0, getPointerTy()),
 375                              SDOperand());
 376   SDOperand RetVal = TheCall;
 377
 378   if (RetTyVT != ActualRetTyVT) {
 379     ISD::NodeType AssertKind = ISD::DELETED_NODE;
 380     if (RetSExt)
 381       AssertKind = ISD::AssertSext;
 382     else if (RetZExt)
 383       AssertKind = ISD::AssertZext;
 384
 385     if (AssertKind != ISD::DELETED_NODE)
 386       RetVal = DAG.getNode(AssertKind, MVT::i64, RetVal,
 387                            DAG.getValueType(RetTyVT));
 388
 389     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 390   }
 391
 392   return std::make_pair(RetVal, Chain);
 393 }
 394
 395 /// LowerOperation - Provide custom lowering hooks for some operations.
 396 ///
 397 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 398   switch (Op.getOpcode()) {
 399   default: assert(0 && "Wasn't expecting to be able to lower this!");
 400   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 401                                                            VarArgsBase,
 402                                                            VarArgsOffset);
 403
 404   case ISD::RET: return LowerRET(Op,DAG);
 405   case ISD::JumpTable: return LowerJumpTable(Op, DAG);
 406
 407   case ISD::SINT_TO_FP: {
 408     assert(Op.getOperand(0).getValueType() == MVT::i64 &&
 409            "Unhandled SINT_TO_FP type in custom expander!");
 410     SDOperand LD;
 411     bool isDouble = Op.getValueType() == MVT::f64;
 412     LD = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
 413     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 414                                isDouble?MVT::f64:MVT::f32, LD);
 415     return FP;
 416   }
 417   case ISD::FP_TO_SINT: {
 418     bool isDouble = Op.getOperand(0).getValueType() == MVT::f64;
 419     SDOperand src = Op.getOperand(0);
 420
 421     if (!isDouble) //Promote
 422       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 423
 424     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 425
 426     return DAG.getNode(ISD::BIT_CONVERT, MVT::i64, src);
 427   }
 428   case ISD::ConstantPool: {
 429     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 430     Constant *C = CP->getConstVal();
 431     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 432
 433     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 434                                DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 435     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 436     return Lo;
 437   }
 438   case ISD::GlobalTLSAddress:
 439     assert(0 && "TLS not implemented for Alpha.");
 440   case ISD::GlobalAddress: {
 441     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 442     GlobalValue *GV = GSDN->getGlobal();
 443     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 444
 445     //    if (!GV->hasWeakLinkage() && !GV->isDeclaration() && !GV->hasLinkOnceLinkage()) {
 446     if (GV->hasInternalLinkage()) {
 447       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 448                                 DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 449       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 450       return Lo;
 451     } else
 452       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA,
 453                          DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 454   }
 455   case ISD::ExternalSymbol: {
 456     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 457                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)
 458                                                    ->getSymbol(), MVT::i64),
 459                        DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, MVT::i64));
 460   }
 461
 462   case ISD::UREM:
 463   case ISD::SREM:
 464     //Expand only on constant case
 465     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 466       MVT VT = Op.Val->getValueType(0);
 467       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 468         BuildUDIV(Op.Val, DAG, NULL) :
 469         BuildSDIV(Op.Val, DAG, NULL);
 470       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 471       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 472       return Tmp1;
 473     }
 474     //fall through
 475   case ISD::SDIV:
 476   case ISD::UDIV:
 477     if (Op.getValueType().isInteger()) {
 478       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 479         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 480           : BuildUDIV(Op.Val, DAG, NULL);
 481       const char* opstr = 0;
 482       switch (Op.getOpcode()) {
 483       case ISD::UREM: opstr = "__remqu"; break;
 484       case ISD::SREM: opstr = "__remq";  break;
 485       case ISD::UDIV: opstr = "__divqu"; break;
 486       case ISD::SDIV: opstr = "__divq";  break;
 487       }
 488       SDOperand Tmp1 = Op.getOperand(0),
 489         Tmp2 = Op.getOperand(1),
 490         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 491       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 492     }
 493     break;
 494
 495   case ISD::VAARG: {
 496     SDOperand Chain = Op.getOperand(0);
 497     SDOperand VAListP = Op.getOperand(1);
 498     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 499
 500     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS, 0);
 501     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 502                                 DAG.getConstant(8, MVT::i64));
 503     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 504                                       Tmp, NULL, 0, MVT::i32);
 505     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 506     if (Op.getValueType().isFloatingPoint())
 507     {
 508       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 509       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 510                                         DAG.getConstant(8*6, MVT::i64));
 511       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 512                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 513       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 514     }
 515
 516     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 517                                       DAG.getConstant(8, MVT::i64));
 518     SDOperand Update = DAG.getTruncStore(Offset.getValue(1), NewOffset,
 519                                          Tmp, NULL, 0, MVT::i32);
 520
 521     SDOperand Result;
 522     if (Op.getValueType() == MVT::i32)
 523       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 524                               NULL, 0, MVT::i32);
 525     else
 526       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr, NULL, 0);
 527     return Result;
 528   }
 529   case ISD::VACOPY: {
 530     SDOperand Chain = Op.getOperand(0);
 531     SDOperand DestP = Op.getOperand(1);
 532     SDOperand SrcP = Op.getOperand(2);
 533     const Value *DestS = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
 534     const Value *SrcS = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
 535
 536     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP, SrcS, 0);
 537     SDOperand Result = DAG.getStore(Val.getValue(1), Val, DestP, DestS, 0);
 538     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 539                                DAG.getConstant(8, MVT::i64));
 540     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP, NULL,0, MVT::i32);
 541     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 542                                 DAG.getConstant(8, MVT::i64));
 543     return DAG.getTruncStore(Val.getValue(1), Val, NPD, NULL, 0, MVT::i32);
 544   }
 545   case ISD::VASTART: {
 546     SDOperand Chain = Op.getOperand(0);
 547     SDOperand VAListP = Op.getOperand(1);
 548     const Value *VAListS = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 549
 550     // vastart stores the address of the VarArgsBase and VarArgsOffset
 551     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 552     SDOperand S1  = DAG.getStore(Chain, FR, VAListP, VAListS, 0);
 553     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 554                                 DAG.getConstant(8, MVT::i64));
 555     return DAG.getTruncStore(S1, DAG.getConstant(VarArgsOffset, MVT::i64),
 556                              SA2, NULL, 0, MVT::i32);
 557   }
 558   case ISD::RETURNADDR:
 559     return DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64);
 560       //FIXME: implement
 561   case ISD::FRAMEADDR:          break;
 562   }
 563
 564   return SDOperand();
 565 }
 566
 567 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 568                                                       SelectionDAG &DAG) {
 569   assert(Op.getValueType() == MVT::i32 &&
 570          Op.getOpcode() == ISD::VAARG &&
 571          "Unknown node to custom promote!");
 572
 573   // The code in LowerOperation already handles i32 vaarg
 574   return LowerOperation(Op, DAG);
 575 }
 576
 577
 578 //Inline Asm
 579
 580 /// getConstraintType - Given a constraint letter, return the type of
 581 /// constraint it is for this target.
 582 AlphaTargetLowering::ConstraintType
 583 AlphaTargetLowering::getConstraintType(const std::string &Constraint) const {
 584   if (Constraint.size() == 1) {
 585     switch (Constraint[0]) {
 586     default: break;
 587     case 'f':
 588     case 'r':
 589       return C_RegisterClass;
 590     }
 591   }
 592   return TargetLowering::getConstraintType(Constraint);
 593 }
 594
 595 std::vector<unsigned> AlphaTargetLowering::
 596 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 597                                   MVT VT) const {
 598   if (Constraint.size() == 1) {
 599     switch (Constraint[0]) {
 600     default: break;  // Unknown constriant letter
 601     case 'f':
 602       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 603                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 604                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 605                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 606                                    Alpha::F12, Alpha::F13, Alpha::F14,
 607                                    Alpha::F15, Alpha::F16, Alpha::F17,
 608                                    Alpha::F18, Alpha::F19, Alpha::F20,
 609                                    Alpha::F21, Alpha::F22, Alpha::F23,
 610                                    Alpha::F24, Alpha::F25, Alpha::F26,
 611                                    Alpha::F27, Alpha::F28, Alpha::F29,
 612                                    Alpha::F30, Alpha::F31, 0);
 613     case 'r':
 614       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 615                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 616                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 617                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 618                                    Alpha::R12, Alpha::R13, Alpha::R14,
 619                                    Alpha::R15, Alpha::R16, Alpha::R17,
 620                                    Alpha::R18, Alpha::R19, Alpha::R20,
 621                                    Alpha::R21, Alpha::R22, Alpha::R23,
 622                                    Alpha::R24, Alpha::R25, Alpha::R26,
 623                                    Alpha::R27, Alpha::R28, Alpha::R29,
 624                                    Alpha::R30, Alpha::R31, 0);
 625     }
 626   }
 627
 628   return std::vector<unsigned>();
 629 }
 630 //===----------------------------------------------------------------------===//
 631 //  Other Lowering Code
 632 //===----------------------------------------------------------------------===//
 633
 634 MachineBasicBlock *
 635 AlphaTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 636                                                  MachineBasicBlock *BB) {
 637   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 638   assert((MI->getOpcode() == Alpha::CAS32 ||
 639           MI->getOpcode() == Alpha::CAS64 ||
 640           MI->getOpcode() == Alpha::LAS32 ||
 641           MI->getOpcode() == Alpha::LAS64 ||
 642           MI->getOpcode() == Alpha::SWAP32 ||
 643           MI->getOpcode() == Alpha::SWAP64) &&
 644          "Unexpected instr type to insert");
 645
 646   bool is32 = MI->getOpcode() == Alpha::CAS32 ||
 647     MI->getOpcode() == Alpha::LAS32 ||
 648     MI->getOpcode() == Alpha::SWAP32;
 649
 650   //Load locked store conditional for atomic ops take on the same form
 651   //start:
 652   //ll
 653   //do stuff (maybe branch to exit)
 654   //sc
 655   //test sc and maybe branck to start
 656   //exit:
 657   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 658   ilist<MachineBasicBlock>::iterator It = BB;
 659   ++It;
 660
 661   MachineBasicBlock *thisMBB = BB;
 662   MachineBasicBlock *llscMBB = new MachineBasicBlock(LLVM_BB);
 663   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
 664
 665   sinkMBB->transferSuccessors(thisMBB);
 666
 667   MachineFunction *F = BB->getParent();
 668   F->getBasicBlockList().insert(It, llscMBB);
 669   F->getBasicBlockList().insert(It, sinkMBB);
 670
 671   BuildMI(thisMBB, TII->get(Alpha::BR)).addMBB(llscMBB);
 672
 673   unsigned reg_res = MI->getOperand(0).getReg(),
 674     reg_ptr = MI->getOperand(1).getReg(),
 675     reg_v2 = MI->getOperand(2).getReg(),
 676     reg_store = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 677
 678   BuildMI(llscMBB, TII->get(is32 ? Alpha::LDL_L : Alpha::LDQ_L),
 679           reg_res).addImm(0).addReg(reg_ptr);
 680   switch (MI->getOpcode()) {
 681   case Alpha::CAS32:
 682   case Alpha::CAS64: {
 683     unsigned reg_cmp
 684       = F->getRegInfo().createVirtualRegister(&Alpha::GPRCRegClass);
 685     BuildMI(llscMBB, TII->get(Alpha::CMPEQ), reg_cmp)
 686       .addReg(reg_v2).addReg(reg_res);
 687     BuildMI(llscMBB, TII->get(Alpha::BEQ))
 688       .addImm(0).addReg(reg_cmp).addMBB(sinkMBB);
 689     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 690       .addReg(Alpha::R31).addReg(MI->getOperand(3).getReg());
 691     break;
 692   }
 693   case Alpha::LAS32:
 694   case Alpha::LAS64: {
 695     BuildMI(llscMBB, TII->get(is32 ? Alpha::ADDLr : Alpha::ADDQr), reg_store)
 696       .addReg(reg_res).addReg(reg_v2);
 697     break;
 698   }
 699   case Alpha::SWAP32:
 700   case Alpha::SWAP64: {
 701     BuildMI(llscMBB, TII->get(Alpha::BISr), reg_store)
 702       .addReg(reg_v2).addReg(reg_v2);
 703     break;
 704   }
 705   }
 706   BuildMI(llscMBB, TII->get(is32 ? Alpha::STL_C : Alpha::STQ_C), reg_store)
 707     .addReg(reg_store).addImm(0).addReg(reg_ptr);
 708   BuildMI(llscMBB, TII->get(Alpha::BEQ))
 709     .addImm(0).addReg(reg_store).addMBB(llscMBB);
 710   BuildMI(llscMBB, TII->get(Alpha::BR)).addMBB(sinkMBB);
 711
 712   thisMBB->addSuccessor(llscMBB);
 713   llscMBB->addSuccessor(llscMBB);
 714   llscMBB->addSuccessor(sinkMBB);
 715   delete MI;   // The pseudo instruction is gone now.
 716
 717   return sinkMBB;
 718 }