lib/Target/Alpha/AlphaISelLowering.cpp

   1 //===-- AlphaISelLowering.cpp - Alpha DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Andrew Lenharth and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AlphaISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AlphaISelLowering.h"
  15 #include "AlphaTargetMachine.h"
  16 #include "llvm/CodeGen/MachineFrameInfo.h"
  17 #include "llvm/CodeGen/MachineFunction.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Module.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include <iostream>
  26
  27 using namespace llvm;
  28
  29 /// AddLiveIn - This helper function adds the specified physical register to the
  30 /// MachineFunction as a live in value.  It also creates a corresponding virtual
  31 /// register for it.
  32 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
  33                           TargetRegisterClass *RC) {
  34   assert(RC->contains(PReg) && "Not the correct regclass!");
  35   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
  36   MF.addLiveIn(PReg, VReg);
  37   return VReg;
  38 }
  39
  40 AlphaTargetLowering::AlphaTargetLowering(TargetMachine &TM) : TargetLowering(TM) {
  41   // Set up the TargetLowering object.
  42   //I am having problems with shr n ubyte 1
  43   setShiftAmountType(MVT::i64);
  44   setSetCCResultType(MVT::i64);
  45   setSetCCResultContents(ZeroOrOneSetCCResult);
  46
  47   addRegisterClass(MVT::i64, Alpha::GPRCRegisterClass);
  48   addRegisterClass(MVT::f64, Alpha::F8RCRegisterClass);
  49   addRegisterClass(MVT::f32, Alpha::F4RCRegisterClass);
  50
  51   setOperationAction(ISD::BRIND,        MVT::i64,   Expand);
  52   setOperationAction(ISD::BR_CC,        MVT::Other, Expand);
  53   setOperationAction(ISD::SELECT_CC,    MVT::Other, Expand);
  54
  55   setOperationAction(ISD::EXTLOAD, MVT::i1,  Promote);
  56   setOperationAction(ISD::EXTLOAD, MVT::f32, Expand);
  57
  58   setOperationAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  59   setOperationAction(ISD::ZEXTLOAD, MVT::i32, Expand);
  60
  61   setOperationAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  62   setOperationAction(ISD::SEXTLOAD, MVT::i8,  Expand);
  63   setOperationAction(ISD::SEXTLOAD, MVT::i16, Expand);
  64
  65   setOperationAction(ISD::TRUNCSTORE, MVT::i1, Promote);
  66
  67   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
  68
  69   setOperationAction(ISD::FREM, MVT::f32, Expand);
  70   setOperationAction(ISD::FREM, MVT::f64, Expand);
  71
  72   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
  73   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
  74   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
  75   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
  76
  77   if (!TM.getSubtarget<AlphaSubtarget>().hasCT()) {
  78     setOperationAction(ISD::CTPOP    , MVT::i64  , Expand);
  79     setOperationAction(ISD::CTTZ     , MVT::i64  , Expand);
  80     setOperationAction(ISD::CTLZ     , MVT::i64  , Expand);
  81   }
  82   setOperationAction(ISD::BSWAP    , MVT::i64, Expand);
  83   setOperationAction(ISD::ROTL     , MVT::i64, Expand);
  84   setOperationAction(ISD::ROTR     , MVT::i64, Expand);
  85
  86   setOperationAction(ISD::SREM     , MVT::i64, Custom);
  87   setOperationAction(ISD::UREM     , MVT::i64, Custom);
  88   setOperationAction(ISD::SDIV     , MVT::i64, Custom);
  89   setOperationAction(ISD::UDIV     , MVT::i64, Custom);
  90
  91   setOperationAction(ISD::MEMMOVE  , MVT::Other, Expand);
  92   setOperationAction(ISD::MEMSET   , MVT::Other, Expand);
  93   setOperationAction(ISD::MEMCPY   , MVT::Other, Expand);
  94
  95   // We don't support sin/cos/sqrt
  96   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  97   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  98   setOperationAction(ISD::FSIN , MVT::f32, Expand);
  99   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 100
 101   setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 102   setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 103
 104   setOperationAction(ISD::SETCC, MVT::f32, Promote);
 105
 106   // We don't have line number support yet.
 107   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 108   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 109   setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
 110
 111   // Not implemented yet.
 112   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 113   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 114   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 115
 116   // We want to legalize GlobalAddress and ConstantPool and
 117   // ExternalSymbols nodes into the appropriate instructions to
 118   // materialize the address.
 119   setOperationAction(ISD::GlobalAddress,  MVT::i64, Custom);
 120   setOperationAction(ISD::ConstantPool,   MVT::i64, Custom);
 121   setOperationAction(ISD::ExternalSymbol, MVT::i64, Custom);
 122
 123   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 124   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 125   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 126   setOperationAction(ISD::VAARG,   MVT::Other, Custom);
 127   setOperationAction(ISD::VAARG,   MVT::i32,   Custom);
 128
 129   setOperationAction(ISD::RET,     MVT::Other, Custom);
 130
 131   setStackPointerRegisterToSaveRestore(Alpha::R30);
 132
 133   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 134   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 135   addLegalFPImmediate(+0.0); //F31
 136   addLegalFPImmediate(-0.0); //-F31
 137
 138   computeRegisterProperties();
 139
 140   useITOF = TM.getSubtarget<AlphaSubtarget>().hasF2I();
 141 }
 142
 143 const char *AlphaTargetLowering::getTargetNodeName(unsigned Opcode) const {
 144   switch (Opcode) {
 145   default: return 0;
 146   case AlphaISD::ITOFT_: return "Alpha::ITOFT_";
 147   case AlphaISD::FTOIT_: return "Alpha::FTOIT_";
 148   case AlphaISD::CVTQT_: return "Alpha::CVTQT_";
 149   case AlphaISD::CVTQS_: return "Alpha::CVTQS_";
 150   case AlphaISD::CVTTQ_: return "Alpha::CVTTQ_";
 151   case AlphaISD::GPRelHi: return "Alpha::GPRelHi";
 152   case AlphaISD::GPRelLo: return "Alpha::GPRelLo";
 153   case AlphaISD::RelLit: return "Alpha::RelLit";
 154   case AlphaISD::GlobalBaseReg: return "Alpha::GlobalBaseReg";
 155   case AlphaISD::GlobalRetAddr: return "Alpha::GlobalRetAddr";
 156   case AlphaISD::CALL:   return "Alpha::CALL";
 157   case AlphaISD::DivCall: return "Alpha::DivCall";
 158   case AlphaISD::RET_FLAG: return "Alpha::RET_FLAG";
 159   }
 160 }
 161
 162 //http://www.cs.arizona.edu/computer.help/policy/DIGITAL_unix/AA-PY8AC-TET1_html/callCH3.html#BLOCK21
 163
 164 //For now, just use variable size stack frame format
 165
 166 //In a standard call, the first six items are passed in registers $16
 167 //- $21 and/or registers $f16 - $f21. (See Section 4.1.2 for details
 168 //of argument-to-register correspondence.) The remaining items are
 169 //collected in a memory argument list that is a naturally aligned
 170 //array of quadwords. In a standard call, this list, if present, must
 171 //be passed at 0(SP).
 172 //7 ... n         0(SP) ... (n-7)*8(SP)
 173
 174 // //#define FP    $15
 175 // //#define RA    $26
 176 // //#define PV    $27
 177 // //#define GP    $29
 178 // //#define SP    $30
 179
 180 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
 181                                        int &VarArgsBase,
 182                                        int &VarArgsOffset,
 183                                        unsigned int &GP,
 184                                        unsigned int &RA) {
 185   MachineFunction &MF = DAG.getMachineFunction();
 186   MachineFrameInfo *MFI = MF.getFrameInfo();
 187   SSARegMap *RegMap = MF.getSSARegMap();
 188   std::vector<SDOperand> ArgValues;
 189   SDOperand Root = Op.getOperand(0);
 190
 191   GP = AddLiveIn(MF, Alpha::R29, &Alpha::GPRCRegClass);
 192   RA = AddLiveIn(MF, Alpha::R26, &Alpha::GPRCRegClass);
 193
 194   unsigned args_int[] = {
 195     Alpha::R16, Alpha::R17, Alpha::R18, Alpha::R19, Alpha::R20, Alpha::R21};
 196   unsigned args_float[] = {
 197     Alpha::F16, Alpha::F17, Alpha::F18, Alpha::F19, Alpha::F20, Alpha::F21};
 198
 199   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
 200     SDOperand argt;
 201     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 202     SDOperand ArgVal;
 203
 204     if (ArgNo  < 6) {
 205       unsigned Vreg;
 206       switch (ObjectVT) {
 207       default:
 208         std::cerr << "Unknown Type " << ObjectVT << "\n";
 209         abort();
 210       case MVT::f64:
 211         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 212                                       &Alpha::F8RCRegClass);
 213         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 214         break;
 215       case MVT::f32:
 216         args_float[ArgNo] = AddLiveIn(MF, args_float[ArgNo],
 217                                       &Alpha::F4RCRegClass);
 218         ArgVal = DAG.getCopyFromReg(Root, args_float[ArgNo], ObjectVT);
 219         break;
 220       case MVT::i64:
 221         args_int[ArgNo] = AddLiveIn(MF, args_int[ArgNo],
 222                                     &Alpha::GPRCRegClass);
 223         ArgVal = DAG.getCopyFromReg(Root, args_int[ArgNo], MVT::i64);
 224         break;
 225       }
 226     } else { //more args
 227       // Create the frame index object for this incoming parameter...
 228       int FI = MFI->CreateFixedObject(8, 8 * (ArgNo - 6));
 229
 230       // Create the SelectionDAG nodes corresponding to a load
 231       //from this parameter
 232       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i64);
 233       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, DAG.getSrcValue(NULL));
 234     }
 235     ArgValues.push_back(ArgVal);
 236   }
 237
 238   // If the functions takes variable number of arguments, copy all regs to stack
 239   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 240   if (isVarArg) {
 241     VarArgsOffset = (Op.Val->getNumValues()-1) * 8;
 242     std::vector<SDOperand> LS;
 243     for (int i = 0; i < 6; ++i) {
 244       if (MRegisterInfo::isPhysicalRegister(args_int[i]))
 245         args_int[i] = AddLiveIn(MF, args_int[i], &Alpha::GPRCRegClass);
 246       SDOperand argt = DAG.getCopyFromReg(Root, args_int[i], MVT::i64);
 247       int FI = MFI->CreateFixedObject(8, -8 * (6 - i));
 248       if (i == 0) VarArgsBase = FI;
 249       SDOperand SDFI = DAG.getFrameIndex(FI, MVT::i64);
 250       LS.push_back(DAG.getNode(ISD::STORE, MVT::Other, Root, argt,
 251                                SDFI, DAG.getSrcValue(NULL)));
 252
 253       if (MRegisterInfo::isPhysicalRegister(args_float[i]))
 254         args_float[i] = AddLiveIn(MF, args_float[i], &Alpha::F8RCRegClass);
 255       argt = DAG.getCopyFromReg(Root, args_float[i], MVT::f64);
 256       FI = MFI->CreateFixedObject(8, - 8 * (12 - i));
 257       SDFI = DAG.getFrameIndex(FI, MVT::i64);
 258       LS.push_back(DAG.getNode(ISD::STORE, MVT::Other, Root, argt,
 259                                SDFI, DAG.getSrcValue(NULL)));
 260     }
 261
 262     //Set up a token factor with all the stack traffic
 263     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, LS);
 264   }
 265
 266   ArgValues.push_back(Root);
 267
 268   // Return the new list of results.
 269   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
 270                                     Op.Val->value_end());
 271   return DAG.getNode(ISD::MERGE_VALUES, RetVT, ArgValues);
 272 }
 273
 274 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, unsigned int RA) {
 275   SDOperand Copy = DAG.getCopyToReg(Op.getOperand(0), Alpha::R26,
 276                                     DAG.getNode(AlphaISD::GlobalRetAddr, MVT::i64),
 277                                     SDOperand());
 278   switch (Op.getNumOperands()) {
 279   default:
 280     assert(0 && "Do not know how to return this many arguments!");
 281     abort();
 282   case 1:
 283     break;
 284     //return SDOperand(); // ret void is legal
 285   case 3: {
 286     MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
 287     unsigned ArgReg;
 288     if (MVT::isInteger(ArgVT))
 289       ArgReg = Alpha::R0;
 290     else {
 291       assert(MVT::isFloatingPoint(ArgVT));
 292       ArgReg = Alpha::F0;
 293     }
 294     Copy = DAG.getCopyToReg(Copy, ArgReg, Op.getOperand(1), Copy.getValue(1));
 295     if(DAG.getMachineFunction().liveout_empty())
 296       DAG.getMachineFunction().addLiveOut(ArgReg);
 297     break;
 298   }
 299   }
 300   return DAG.getNode(AlphaISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 301 }
 302
 303 std::pair<SDOperand, SDOperand>
 304 AlphaTargetLowering::LowerCallTo(SDOperand Chain,
 305                                  const Type *RetTy, bool isVarArg,
 306                                  unsigned CallingConv, bool isTailCall,
 307                                  SDOperand Callee, ArgListTy &Args,
 308                                  SelectionDAG &DAG) {
 309   int NumBytes = 0;
 310   if (Args.size() > 6)
 311     NumBytes = (Args.size() - 6) * 8;
 312
 313   Chain = DAG.getCALLSEQ_START(Chain,
 314                                DAG.getConstant(NumBytes, getPointerTy()));
 315   std::vector<SDOperand> args_to_use;
 316   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 317   {
 318     switch (getValueType(Args[i].second)) {
 319     default: assert(0 && "Unexpected ValueType for argument!");
 320     case MVT::i1:
 321     case MVT::i8:
 322     case MVT::i16:
 323     case MVT::i32:
 324       // Promote the integer to 64 bits.  If the input type is signed use a
 325       // sign extend, otherwise use a zero extend.
 326       if (Args[i].second->isSigned())
 327         Args[i].first = DAG.getNode(ISD::SIGN_EXTEND, MVT::i64, Args[i].first);
 328       else
 329         Args[i].first = DAG.getNode(ISD::ZERO_EXTEND, MVT::i64, Args[i].first);
 330       break;
 331     case MVT::i64:
 332     case MVT::f64:
 333     case MVT::f32:
 334       break;
 335     }
 336     args_to_use.push_back(Args[i].first);
 337   }
 338
 339   std::vector<MVT::ValueType> RetVals;
 340   MVT::ValueType RetTyVT = getValueType(RetTy);
 341   MVT::ValueType ActualRetTyVT = RetTyVT;
 342   if (RetTyVT >= MVT::i1 && RetTyVT <= MVT::i32)
 343     ActualRetTyVT = MVT::i64;
 344
 345   if (RetTyVT != MVT::isVoid)
 346     RetVals.push_back(ActualRetTyVT);
 347   RetVals.push_back(MVT::Other);
 348
 349   std::vector<SDOperand> Ops;
 350   Ops.push_back(Chain);
 351   Ops.push_back(Callee);
 352   Ops.insert(Ops.end(), args_to_use.begin(), args_to_use.end());
 353   SDOperand TheCall = DAG.getNode(AlphaISD::CALL, RetVals, Ops);
 354   Chain = TheCall.getValue(RetTyVT != MVT::isVoid);
 355   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 356                       DAG.getConstant(NumBytes, getPointerTy()));
 357   SDOperand RetVal = TheCall;
 358
 359   if (RetTyVT != ActualRetTyVT) {
 360     RetVal = DAG.getNode(RetTy->isSigned() ? ISD::AssertSext : ISD::AssertZext,
 361                          MVT::i64, RetVal, DAG.getValueType(RetTyVT));
 362     RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 363   }
 364
 365   return std::make_pair(RetVal, Chain);
 366 }
 367
 368 void AlphaTargetLowering::restoreGP(MachineBasicBlock* BB)
 369 {
 370   BuildMI(BB, Alpha::BIS, 2, Alpha::R29).addReg(GP).addReg(GP);
 371 }
 372 void AlphaTargetLowering::restoreRA(MachineBasicBlock* BB)
 373 {
 374   BuildMI(BB, Alpha::BIS, 2, Alpha::R26).addReg(RA).addReg(RA);
 375 }
 376
 377 static int getUID()
 378 {
 379   static int id = 0;
 380   return ++id;
 381 }
 382
 383 /// LowerOperation - Provide custom lowering hooks for some operations.
 384 ///
 385 SDOperand AlphaTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 386   switch (Op.getOpcode()) {
 387   default: assert(0 && "Wasn't expecting to be able to lower this!");
 388   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG,
 389                                                            VarArgsBase,
 390                                                            VarArgsOffset,
 391                                                            GP, RA);
 392   case ISD::RET: return LowerRET(Op,DAG, getVRegRA());
 393   case ISD::SINT_TO_FP: {
 394     assert(MVT::i64 == Op.getOperand(0).getValueType() &&
 395            "Unhandled SINT_TO_FP type in custom expander!");
 396     SDOperand LD;
 397     bool isDouble = MVT::f64 == Op.getValueType();
 398     if (useITOF) {
 399       LD = DAG.getNode(AlphaISD::ITOFT_, MVT::f64, Op.getOperand(0));
 400     } else {
 401       int FrameIdx =
 402         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 403       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 404       SDOperand ST = DAG.getNode(ISD::STORE, MVT::Other, DAG.getEntryNode(),
 405                                  Op.getOperand(0), FI, DAG.getSrcValue(0));
 406       LD = DAG.getLoad(MVT::f64, ST, FI, DAG.getSrcValue(0));
 407       }
 408     SDOperand FP = DAG.getNode(isDouble?AlphaISD::CVTQT_:AlphaISD::CVTQS_,
 409                                isDouble?MVT::f64:MVT::f32, LD);
 410     return FP;
 411   }
 412   case ISD::FP_TO_SINT: {
 413     bool isDouble = MVT::f64 == Op.getOperand(0).getValueType();
 414     SDOperand src = Op.getOperand(0);
 415
 416     if (!isDouble) //Promote
 417       src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, src);
 418
 419     src = DAG.getNode(AlphaISD::CVTTQ_, MVT::f64, src);
 420
 421     if (useITOF) {
 422       return DAG.getNode(AlphaISD::FTOIT_, MVT::i64, src);
 423     } else {
 424       int FrameIdx =
 425         DAG.getMachineFunction().getFrameInfo()->CreateStackObject(8, 8);
 426       SDOperand FI = DAG.getFrameIndex(FrameIdx, MVT::i64);
 427       SDOperand ST = DAG.getNode(ISD::STORE, MVT::Other, DAG.getEntryNode(),
 428                                  src, FI, DAG.getSrcValue(0));
 429       return DAG.getLoad(MVT::i64, ST, FI, DAG.getSrcValue(0));
 430       }
 431   }
 432   case ISD::ConstantPool: {
 433     ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 434     Constant *C = CP->get();
 435     SDOperand CPI = DAG.getTargetConstantPool(C, MVT::i64, CP->getAlignment());
 436
 437     SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, CPI,
 438                                DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 439     SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, CPI, Hi);
 440     return Lo;
 441   }
 442   case ISD::GlobalAddress: {
 443     GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
 444     GlobalValue *GV = GSDN->getGlobal();
 445     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i64, GSDN->getOffset());
 446
 447     //    if (!GV->hasWeakLinkage() && !GV->isExternal() && !GV->hasLinkOnceLinkage()) {
 448     if (GV->hasInternalLinkage()) {
 449       SDOperand Hi = DAG.getNode(AlphaISD::GPRelHi,  MVT::i64, GA,
 450                                  DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 451       SDOperand Lo = DAG.getNode(AlphaISD::GPRelLo, MVT::i64, GA, Hi);
 452       return Lo;
 453     } else
 454       return DAG.getNode(AlphaISD::RelLit, MVT::i64, GA, DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 455   }
 456   case ISD::ExternalSymbol: {
 457     return DAG.getNode(AlphaISD::RelLit, MVT::i64,
 458                        DAG.getTargetExternalSymbol(cast<ExternalSymbolSDNode>(Op)->getSymbol(), MVT::i64),
 459                        DAG.getNode(AlphaISD::GlobalBaseReg, MVT::i64));
 460   }
 461
 462   case ISD::UREM:
 463   case ISD::SREM:
 464     //Expand only on constant case
 465     if (Op.getOperand(1).getOpcode() == ISD::Constant) {
 466       MVT::ValueType VT = Op.Val->getValueType(0);
 467       unsigned Opc = Op.Val->getOpcode() == ISD::UREM ? ISD::UDIV : ISD::SDIV;
 468       SDOperand Tmp1 = Op.Val->getOpcode() == ISD::UREM ?
 469         BuildUDIV(Op.Val, DAG, NULL) :
 470         BuildSDIV(Op.Val, DAG, NULL);
 471       Tmp1 = DAG.getNode(ISD::MUL, VT, Tmp1, Op.getOperand(1));
 472       Tmp1 = DAG.getNode(ISD::SUB, VT, Op.getOperand(0), Tmp1);
 473       return Tmp1;
 474     }
 475     //fall through
 476   case ISD::SDIV:
 477   case ISD::UDIV:
 478     if (MVT::isInteger(Op.getValueType())) {
 479       if (Op.getOperand(1).getOpcode() == ISD::Constant)
 480         return Op.getOpcode() == ISD::SDIV ? BuildSDIV(Op.Val, DAG, NULL)
 481           : BuildUDIV(Op.Val, DAG, NULL);
 482       const char* opstr = 0;
 483       switch(Op.getOpcode()) {
 484       case ISD::UREM: opstr = "__remqu"; break;
 485       case ISD::SREM: opstr = "__remq";  break;
 486       case ISD::UDIV: opstr = "__divqu"; break;
 487       case ISD::SDIV: opstr = "__divq";  break;
 488       }
 489       SDOperand Tmp1 = Op.getOperand(0),
 490         Tmp2 = Op.getOperand(1),
 491         Addr = DAG.getExternalSymbol(opstr, MVT::i64);
 492       return DAG.getNode(AlphaISD::DivCall, MVT::i64, Addr, Tmp1, Tmp2);
 493     }
 494     break;
 495
 496   case ISD::VAARG: {
 497     SDOperand Chain = Op.getOperand(0);
 498     SDOperand VAListP = Op.getOperand(1);
 499     SDOperand VAListS = Op.getOperand(2);
 500
 501     SDOperand Base = DAG.getLoad(MVT::i64, Chain, VAListP, VAListS);
 502     SDOperand Tmp = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 503                                 DAG.getConstant(8, MVT::i64));
 504     SDOperand Offset = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Base.getValue(1),
 505                                       Tmp, DAG.getSrcValue(0), MVT::i32);
 506     SDOperand DataPtr = DAG.getNode(ISD::ADD, MVT::i64, Base, Offset);
 507     if (MVT::isFloatingPoint(Op.getValueType()))
 508     {
 509       //if fp && Offset < 6*8, then subtract 6*8 from DataPtr
 510       SDOperand FPDataPtr = DAG.getNode(ISD::SUB, MVT::i64, DataPtr,
 511                                         DAG.getConstant(8*6, MVT::i64));
 512       SDOperand CC = DAG.getSetCC(MVT::i64, Offset,
 513                                   DAG.getConstant(8*6, MVT::i64), ISD::SETLT);
 514       DataPtr = DAG.getNode(ISD::SELECT, MVT::i64, CC, FPDataPtr, DataPtr);
 515     }
 516
 517     SDOperand NewOffset = DAG.getNode(ISD::ADD, MVT::i64, Offset,
 518                                       DAG.getConstant(8, MVT::i64));
 519     SDOperand Update = DAG.getNode(ISD::TRUNCSTORE, MVT::Other,
 520                                    Offset.getValue(1), NewOffset,
 521                                    Tmp, DAG.getSrcValue(0),
 522                                    DAG.getValueType(MVT::i32));
 523
 524     SDOperand Result;
 525     if (Op.getValueType() == MVT::i32)
 526       Result = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Update, DataPtr,
 527                               DAG.getSrcValue(0), MVT::i32);
 528     else
 529       Result = DAG.getLoad(Op.getValueType(), Update, DataPtr,
 530                            DAG.getSrcValue(0));
 531     return Result;
 532   }
 533   case ISD::VACOPY: {
 534     SDOperand Chain = Op.getOperand(0);
 535     SDOperand DestP = Op.getOperand(1);
 536     SDOperand SrcP = Op.getOperand(2);
 537     SDOperand DestS = Op.getOperand(3);
 538     SDOperand SrcS = Op.getOperand(4);
 539
 540     SDOperand Val = DAG.getLoad(getPointerTy(), Chain, SrcP, SrcS);
 541     SDOperand Result = DAG.getNode(ISD::STORE, MVT::Other, Val.getValue(1), Val,
 542                                    DestP, DestS);
 543     SDOperand NP = DAG.getNode(ISD::ADD, MVT::i64, SrcP,
 544                                DAG.getConstant(8, MVT::i64));
 545     Val = DAG.getExtLoad(ISD::SEXTLOAD, MVT::i64, Result, NP,
 546                          DAG.getSrcValue(0), MVT::i32);
 547     SDOperand NPD = DAG.getNode(ISD::ADD, MVT::i64, DestP,
 548                                 DAG.getConstant(8, MVT::i64));
 549     return DAG.getNode(ISD::TRUNCSTORE, MVT::Other, Val.getValue(1),
 550                        Val, NPD, DAG.getSrcValue(0),DAG.getValueType(MVT::i32));
 551   }
 552   case ISD::VASTART: {
 553     SDOperand Chain = Op.getOperand(0);
 554     SDOperand VAListP = Op.getOperand(1);
 555     SDOperand VAListS = Op.getOperand(2);
 556
 557     // vastart stores the address of the VarArgsBase and VarArgsOffset
 558     SDOperand FR  = DAG.getFrameIndex(VarArgsBase, MVT::i64);
 559     SDOperand S1  = DAG.getNode(ISD::STORE, MVT::Other, Chain, FR, VAListP,
 560                                 VAListS);
 561     SDOperand SA2 = DAG.getNode(ISD::ADD, MVT::i64, VAListP,
 562                                 DAG.getConstant(8, MVT::i64));
 563     return DAG.getNode(ISD::TRUNCSTORE, MVT::Other, S1,
 564                        DAG.getConstant(VarArgsOffset, MVT::i64), SA2,
 565                        DAG.getSrcValue(0), DAG.getValueType(MVT::i32));
 566   }
 567   }
 568
 569   return SDOperand();
 570 }
 571
 572 SDOperand AlphaTargetLowering::CustomPromoteOperation(SDOperand Op,
 573                                                       SelectionDAG &DAG) {
 574   assert(Op.getValueType() == MVT::i32 &&
 575          Op.getOpcode() == ISD::VAARG &&
 576          "Unknown node to custom promote!");
 577
 578   // The code in LowerOperation already handles i32 vaarg
 579   return LowerOperation(Op, DAG);
 580 }
 581
 582
 583 //Inline Asm
 584
 585 /// getConstraintType - Given a constraint letter, return the type of
 586 /// constraint it is for this target.
 587 AlphaTargetLowering::ConstraintType
 588 AlphaTargetLowering::getConstraintType(char ConstraintLetter) const {
 589   switch (ConstraintLetter) {
 590   default: break;
 591   case 'f':
 592   case 'r':
 593     return C_RegisterClass;
 594   }
 595   return TargetLowering::getConstraintType(ConstraintLetter);
 596 }
 597
 598 std::vector<unsigned> AlphaTargetLowering::
 599 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 600                                   MVT::ValueType VT) const {
 601   if (Constraint.size() == 1) {
 602     switch (Constraint[0]) {
 603     default: break;  // Unknown constriant letter
 604     case 'f':
 605       return make_vector<unsigned>(Alpha::F0 , Alpha::F1 , Alpha::F2 ,
 606                                    Alpha::F3 , Alpha::F4 , Alpha::F5 ,
 607                                    Alpha::F6 , Alpha::F7 , Alpha::F8 ,
 608                                    Alpha::F9 , Alpha::F10, Alpha::F11,
 609                                    Alpha::F12, Alpha::F13, Alpha::F14,
 610                                    Alpha::F15, Alpha::F16, Alpha::F17,
 611                                    Alpha::F18, Alpha::F19, Alpha::F20,
 612                                    Alpha::F21, Alpha::F22, Alpha::F23,
 613                                    Alpha::F24, Alpha::F25, Alpha::F26,
 614                                    Alpha::F27, Alpha::F28, Alpha::F29,
 615                                    Alpha::F30, Alpha::F31, 0);
 616     case 'r':
 617       return make_vector<unsigned>(Alpha::R0 , Alpha::R1 , Alpha::R2 ,
 618                                    Alpha::R3 , Alpha::R4 , Alpha::R5 ,
 619                                    Alpha::R6 , Alpha::R7 , Alpha::R8 ,
 620                                    Alpha::R9 , Alpha::R10, Alpha::R11,
 621                                    Alpha::R12, Alpha::R13, Alpha::R14,
 622                                    Alpha::R15, Alpha::R16, Alpha::R17,
 623                                    Alpha::R18, Alpha::R19, Alpha::R20,
 624                                    Alpha::R21, Alpha::R22, Alpha::R23,
 625                                    Alpha::R24, Alpha::R25, Alpha::R26,
 626                                    Alpha::R27, Alpha::R28, Alpha::R29,
 627                                    Alpha::R30, Alpha::R31, 0);
 628
 629     }
 630   }
 631
 632   return std::vector<unsigned>();
 633 }