lib/Target/Alpha/AlphaInstrInfo.cpp

   1 //===- AlphaInstrInfo.cpp - Alpha Instruction Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Alpha implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Alpha.h"
  15 #include "AlphaInstrInfo.h"
  16 #include "AlphaMachineFunctionInfo.h"
  17 #include "AlphaGenInstrInfo.inc"
  18 #include "llvm/CodeGen/MachineRegisterInfo.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/SmallVector.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/Support/ErrorHandling.h"
  23 using namespace llvm;
  24
  25 AlphaInstrInfo::AlphaInstrInfo()
  26   : TargetInstrInfoImpl(AlphaInsts, array_lengthof(AlphaInsts)),
  27     RI(*this) { }
  28
  29
  30 bool AlphaInstrInfo::isMoveInstr(const MachineInstr& MI,
  31                                  unsigned& sourceReg, unsigned& destReg,
  32                                  unsigned& SrcSR, unsigned& DstSR) const {
  33   unsigned oc = MI.getOpcode();
  34   if (oc == Alpha::BISr   ||
  35       oc == Alpha::CPYSS  ||
  36       oc == Alpha::CPYST  ||
  37       oc == Alpha::CPYSSt ||
  38       oc == Alpha::CPYSTs) {
  39     // or r1, r2, r2
  40     // cpys(s|t) r1 r2 r2
  41     assert(MI.getNumOperands() >= 3 &&
  42            MI.getOperand(0).isReg() &&
  43            MI.getOperand(1).isReg() &&
  44            MI.getOperand(2).isReg() &&
  45            "invalid Alpha BIS instruction!");
  46     if (MI.getOperand(1).getReg() == MI.getOperand(2).getReg()) {
  47       sourceReg = MI.getOperand(1).getReg();
  48       destReg = MI.getOperand(0).getReg();
  49       SrcSR = DstSR = 0;
  50       return true;
  51     }
  52   }
  53   return false;
  54 }
  55
  56 unsigned
  57 AlphaInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  58                                     int &FrameIndex) const {
  59   switch (MI->getOpcode()) {
  60   case Alpha::LDL:
  61   case Alpha::LDQ:
  62   case Alpha::LDBU:
  63   case Alpha::LDWU:
  64   case Alpha::LDS:
  65   case Alpha::LDT:
  66     if (MI->getOperand(1).isFI()) {
  67       FrameIndex = MI->getOperand(1).getIndex();
  68       return MI->getOperand(0).getReg();
  69     }
  70     break;
  71   }
  72   return 0;
  73 }
  74
  75 unsigned
  76 AlphaInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
  77                                    int &FrameIndex) const {
  78   switch (MI->getOpcode()) {
  79   case Alpha::STL:
  80   case Alpha::STQ:
  81   case Alpha::STB:
  82   case Alpha::STW:
  83   case Alpha::STS:
  84   case Alpha::STT:
  85     if (MI->getOperand(1).isFI()) {
  86       FrameIndex = MI->getOperand(1).getIndex();
  87       return MI->getOperand(0).getReg();
  88     }
  89     break;
  90   }
  91   return 0;
  92 }
  93
  94 static bool isAlphaIntCondCode(unsigned Opcode) {
  95   switch (Opcode) {
  96   case Alpha::BEQ:
  97   case Alpha::BNE:
  98   case Alpha::BGE:
  99   case Alpha::BGT:
 100   case Alpha::BLE:
 101   case Alpha::BLT:
 102   case Alpha::BLBC:
 103   case Alpha::BLBS:
 104     return true;
 105   default:
 106     return false;
 107   }
 108 }
 109
 110 unsigned AlphaInstrInfo::InsertBranch(MachineBasicBlock &MBB,
 111                                       MachineBasicBlock *TBB,
 112                                       MachineBasicBlock *FBB,
 113                                       const SmallVectorImpl<MachineOperand> &Cond,
 114                                       DebugLoc DL) const {
 115   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 116   assert((Cond.size() == 2 || Cond.size() == 0) &&
 117          "Alpha branch conditions have two components!");
 118
 119   // One-way branch.
 120   if (FBB == 0) {
 121     if (Cond.empty())   // Unconditional branch
 122       BuildMI(&MBB, DL, get(Alpha::BR)).addMBB(TBB);
 123     else                // Conditional branch
 124       if (isAlphaIntCondCode(Cond[0].getImm()))
 125         BuildMI(&MBB, DL, get(Alpha::COND_BRANCH_I))
 126           .addImm(Cond[0].getImm()).addReg(Cond[1].getReg()).addMBB(TBB);
 127       else
 128         BuildMI(&MBB, DL, get(Alpha::COND_BRANCH_F))
 129           .addImm(Cond[0].getImm()).addReg(Cond[1].getReg()).addMBB(TBB);
 130     return 1;
 131   }
 132
 133   // Two-way Conditional Branch.
 134   if (isAlphaIntCondCode(Cond[0].getImm()))
 135     BuildMI(&MBB, DL, get(Alpha::COND_BRANCH_I))
 136       .addImm(Cond[0].getImm()).addReg(Cond[1].getReg()).addMBB(TBB);
 137   else
 138     BuildMI(&MBB, DL, get(Alpha::COND_BRANCH_F))
 139       .addImm(Cond[0].getImm()).addReg(Cond[1].getReg()).addMBB(TBB);
 140   BuildMI(&MBB, DL, get(Alpha::BR)).addMBB(FBB);
 141   return 2;
 142 }
 143
 144 bool AlphaInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 145                                   MachineBasicBlock::iterator MI,
 146                                   unsigned DestReg, unsigned SrcReg,
 147                                   const TargetRegisterClass *DestRC,
 148                                   const TargetRegisterClass *SrcRC,
 149                                   DebugLoc DL) const {
 150   //cerr << "copyRegToReg " << DestReg << " <- " << SrcReg << "\n";
 151   if (DestRC != SrcRC) {
 152     // Not yet supported!
 153     return false;
 154   }
 155
 156   if (DestRC == Alpha::GPRCRegisterClass) {
 157     BuildMI(MBB, MI, DL, get(Alpha::BISr), DestReg)
 158       .addReg(SrcReg)
 159       .addReg(SrcReg);
 160   } else if (DestRC == Alpha::F4RCRegisterClass) {
 161     BuildMI(MBB, MI, DL, get(Alpha::CPYSS), DestReg)
 162       .addReg(SrcReg)
 163       .addReg(SrcReg);
 164   } else if (DestRC == Alpha::F8RCRegisterClass) {
 165     BuildMI(MBB, MI, DL, get(Alpha::CPYST), DestReg)
 166       .addReg(SrcReg)
 167       .addReg(SrcReg);
 168   } else {
 169     // Attempt to copy register that is not GPR or FPR
 170     return false;
 171   }
 172
 173   return true;
 174 }
 175
 176 void
 177 AlphaInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 178                                     MachineBasicBlock::iterator MI,
 179                                     unsigned SrcReg, bool isKill, int FrameIdx,
 180                                     const TargetRegisterClass *RC,
 181                                     const TargetRegisterInfo *TRI) const {
 182   //cerr << "Trying to store " << getPrettyName(SrcReg) << " to "
 183   //     << FrameIdx << "\n";
 184   //BuildMI(MBB, MI, Alpha::WTF, 0).addReg(SrcReg);
 185
 186   DebugLoc DL;
 187   if (MI != MBB.end()) DL = MI->getDebugLoc();
 188
 189   if (RC == Alpha::F4RCRegisterClass)
 190     BuildMI(MBB, MI, DL, get(Alpha::STS))
 191       .addReg(SrcReg, getKillRegState(isKill))
 192       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 193   else if (RC == Alpha::F8RCRegisterClass)
 194     BuildMI(MBB, MI, DL, get(Alpha::STT))
 195       .addReg(SrcReg, getKillRegState(isKill))
 196       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 197   else if (RC == Alpha::GPRCRegisterClass)
 198     BuildMI(MBB, MI, DL, get(Alpha::STQ))
 199       .addReg(SrcReg, getKillRegState(isKill))
 200       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 201   else
 202     llvm_unreachable("Unhandled register class");
 203 }
 204
 205 void
 206 AlphaInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 207                                         MachineBasicBlock::iterator MI,
 208                                         unsigned DestReg, int FrameIdx,
 209                                      const TargetRegisterClass *RC,
 210                                      const TargetRegisterInfo *TRI) const {
 211   //cerr << "Trying to load " << getPrettyName(DestReg) << " to "
 212   //     << FrameIdx << "\n";
 213   DebugLoc DL;
 214   if (MI != MBB.end()) DL = MI->getDebugLoc();
 215
 216   if (RC == Alpha::F4RCRegisterClass)
 217     BuildMI(MBB, MI, DL, get(Alpha::LDS), DestReg)
 218       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 219   else if (RC == Alpha::F8RCRegisterClass)
 220     BuildMI(MBB, MI, DL, get(Alpha::LDT), DestReg)
 221       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 222   else if (RC == Alpha::GPRCRegisterClass)
 223     BuildMI(MBB, MI, DL, get(Alpha::LDQ), DestReg)
 224       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 225   else
 226     llvm_unreachable("Unhandled register class");
 227 }
 228
 229 MachineInstr *AlphaInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 230                                                     MachineInstr *MI,
 231                                           const SmallVectorImpl<unsigned> &Ops,
 232                                                     int FrameIndex) const {
 233    if (Ops.size() != 1) return NULL;
 234
 235    // Make sure this is a reg-reg copy.
 236    unsigned Opc = MI->getOpcode();
 237
 238    MachineInstr *NewMI = NULL;
 239    switch(Opc) {
 240    default:
 241      break;
 242    case Alpha::BISr:
 243    case Alpha::CPYSS:
 244    case Alpha::CPYST:
 245      if (MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
 246        if (Ops[0] == 0) {  // move -> store
 247          unsigned InReg = MI->getOperand(1).getReg();
 248          bool isKill = MI->getOperand(1).isKill();
 249          bool isUndef = MI->getOperand(1).isUndef();
 250          Opc = (Opc == Alpha::BISr) ? Alpha::STQ :
 251            ((Opc == Alpha::CPYSS) ? Alpha::STS : Alpha::STT);
 252          NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
 253            .addReg(InReg, getKillRegState(isKill) | getUndefRegState(isUndef))
 254            .addFrameIndex(FrameIndex)
 255            .addReg(Alpha::F31);
 256        } else {           // load -> move
 257          unsigned OutReg = MI->getOperand(0).getReg();
 258          bool isDead = MI->getOperand(0).isDead();
 259          bool isUndef = MI->getOperand(0).isUndef();
 260          Opc = (Opc == Alpha::BISr) ? Alpha::LDQ :
 261            ((Opc == Alpha::CPYSS) ? Alpha::LDS : Alpha::LDT);
 262          NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
 263            .addReg(OutReg, RegState::Define | getDeadRegState(isDead) |
 264                    getUndefRegState(isUndef))
 265            .addFrameIndex(FrameIndex)
 266            .addReg(Alpha::F31);
 267        }
 268      }
 269      break;
 270    }
 271   return NewMI;
 272 }
 273
 274 static unsigned AlphaRevCondCode(unsigned Opcode) {
 275   switch (Opcode) {
 276   case Alpha::BEQ: return Alpha::BNE;
 277   case Alpha::BNE: return Alpha::BEQ;
 278   case Alpha::BGE: return Alpha::BLT;
 279   case Alpha::BGT: return Alpha::BLE;
 280   case Alpha::BLE: return Alpha::BGT;
 281   case Alpha::BLT: return Alpha::BGE;
 282   case Alpha::BLBC: return Alpha::BLBS;
 283   case Alpha::BLBS: return Alpha::BLBC;
 284   case Alpha::FBEQ: return Alpha::FBNE;
 285   case Alpha::FBNE: return Alpha::FBEQ;
 286   case Alpha::FBGE: return Alpha::FBLT;
 287   case Alpha::FBGT: return Alpha::FBLE;
 288   case Alpha::FBLE: return Alpha::FBGT;
 289   case Alpha::FBLT: return Alpha::FBGE;
 290   default:
 291     llvm_unreachable("Unknown opcode");
 292   }
 293   return 0; // Not reached
 294 }
 295
 296 // Branch analysis.
 297 bool AlphaInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 298                                    MachineBasicBlock *&FBB,
 299                                    SmallVectorImpl<MachineOperand> &Cond,
 300                                    bool AllowModify) const {
 301   // If the block has no terminators, it just falls into the block after it.
 302   MachineBasicBlock::iterator I = MBB.end();
 303   if (I == MBB.begin())
 304     return false;
 305   --I;
 306   while (I->isDebugValue()) {
 307     if (I == MBB.begin())
 308       return false;
 309     --I;
 310   }
 311   if (!isUnpredicatedTerminator(I))
 312     return false;
 313
 314   // Get the last instruction in the block.
 315   MachineInstr *LastInst = I;
 316
 317   // If there is only one terminator instruction, process it.
 318   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 319     if (LastInst->getOpcode() == Alpha::BR) {
 320       TBB = LastInst->getOperand(0).getMBB();
 321       return false;
 322     } else if (LastInst->getOpcode() == Alpha::COND_BRANCH_I ||
 323                LastInst->getOpcode() == Alpha::COND_BRANCH_F) {
 324       // Block ends with fall-through condbranch.
 325       TBB = LastInst->getOperand(2).getMBB();
 326       Cond.push_back(LastInst->getOperand(0));
 327       Cond.push_back(LastInst->getOperand(1));
 328       return false;
 329     }
 330     // Otherwise, don't know what this is.
 331     return true;
 332   }
 333
 334   // Get the instruction before it if it's a terminator.
 335   MachineInstr *SecondLastInst = I;
 336
 337   // If there are three terminators, we don't know what sort of block this is.
 338   if (SecondLastInst && I != MBB.begin() &&
 339       isUnpredicatedTerminator(--I))
 340     return true;
 341
 342   // If the block ends with Alpha::BR and Alpha::COND_BRANCH_*, handle it.
 343   if ((SecondLastInst->getOpcode() == Alpha::COND_BRANCH_I ||
 344       SecondLastInst->getOpcode() == Alpha::COND_BRANCH_F) &&
 345       LastInst->getOpcode() == Alpha::BR) {
 346     TBB =  SecondLastInst->getOperand(2).getMBB();
 347     Cond.push_back(SecondLastInst->getOperand(0));
 348     Cond.push_back(SecondLastInst->getOperand(1));
 349     FBB = LastInst->getOperand(0).getMBB();
 350     return false;
 351   }
 352
 353   // If the block ends with two Alpha::BRs, handle it.  The second one is not
 354   // executed, so remove it.
 355   if (SecondLastInst->getOpcode() == Alpha::BR &&
 356       LastInst->getOpcode() == Alpha::BR) {
 357     TBB = SecondLastInst->getOperand(0).getMBB();
 358     I = LastInst;
 359     if (AllowModify)
 360       I->eraseFromParent();
 361     return false;
 362   }
 363
 364   // Otherwise, can't handle this.
 365   return true;
 366 }
 367
 368 unsigned AlphaInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 369   MachineBasicBlock::iterator I = MBB.end();
 370   if (I == MBB.begin()) return 0;
 371   --I;
 372   while (I->isDebugValue()) {
 373     if (I == MBB.begin())
 374       return 0;
 375     --I;
 376   }
 377   if (I->getOpcode() != Alpha::BR &&
 378       I->getOpcode() != Alpha::COND_BRANCH_I &&
 379       I->getOpcode() != Alpha::COND_BRANCH_F)
 380     return 0;
 381
 382   // Remove the branch.
 383   I->eraseFromParent();
 384
 385   I = MBB.end();
 386
 387   if (I == MBB.begin()) return 1;
 388   --I;
 389   if (I->getOpcode() != Alpha::COND_BRANCH_I &&
 390       I->getOpcode() != Alpha::COND_BRANCH_F)
 391     return 1;
 392
 393   // Remove the branch.
 394   I->eraseFromParent();
 395   return 2;
 396 }
 397
 398 void AlphaInstrInfo::insertNoop(MachineBasicBlock &MBB,
 399                                 MachineBasicBlock::iterator MI) const {
 400   DebugLoc DL;
 401   BuildMI(MBB, MI, DL, get(Alpha::BISr), Alpha::R31)
 402     .addReg(Alpha::R31)
 403     .addReg(Alpha::R31);
 404 }
 405
 406 bool AlphaInstrInfo::
 407 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 408   assert(Cond.size() == 2 && "Invalid Alpha branch opcode!");
 409   Cond[0].setImm(AlphaRevCondCode(Cond[0].getImm()));
 410   return false;
 411 }
 412
 413 /// getGlobalBaseReg - Return a virtual register initialized with the
 414 /// the global base register value. Output instructions required to
 415 /// initialize the register in the function entry block, if necessary.
 416 ///
 417 unsigned AlphaInstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
 418   AlphaMachineFunctionInfo *AlphaFI = MF->getInfo<AlphaMachineFunctionInfo>();
 419   unsigned GlobalBaseReg = AlphaFI->getGlobalBaseReg();
 420   if (GlobalBaseReg != 0)
 421     return GlobalBaseReg;
 422
 423   // Insert the set of GlobalBaseReg into the first MBB of the function
 424   MachineBasicBlock &FirstMBB = MF->front();
 425   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 426   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 427   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 428
 429   GlobalBaseReg = RegInfo.createVirtualRegister(&Alpha::GPRCRegClass);
 430   bool Ok = TII->copyRegToReg(FirstMBB, MBBI, GlobalBaseReg, Alpha::R29,
 431                               &Alpha::GPRCRegClass, &Alpha::GPRCRegClass,
 432                               DebugLoc());
 433   assert(Ok && "Couldn't assign to global base register!");
 434   Ok = Ok; // Silence warning when assertions are turned off.
 435   RegInfo.addLiveIn(Alpha::R29);
 436
 437   AlphaFI->setGlobalBaseReg(GlobalBaseReg);
 438   return GlobalBaseReg;
 439 }
 440
 441 /// getGlobalRetAddr - Return a virtual register initialized with the
 442 /// the global base register value. Output instructions required to
 443 /// initialize the register in the function entry block, if necessary.
 444 ///
 445 unsigned AlphaInstrInfo::getGlobalRetAddr(MachineFunction *MF) const {
 446   AlphaMachineFunctionInfo *AlphaFI = MF->getInfo<AlphaMachineFunctionInfo>();
 447   unsigned GlobalRetAddr = AlphaFI->getGlobalRetAddr();
 448   if (GlobalRetAddr != 0)
 449     return GlobalRetAddr;
 450
 451   // Insert the set of GlobalRetAddr into the first MBB of the function
 452   MachineBasicBlock &FirstMBB = MF->front();
 453   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 454   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 455   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 456
 457   GlobalRetAddr = RegInfo.createVirtualRegister(&Alpha::GPRCRegClass);
 458   bool Ok = TII->copyRegToReg(FirstMBB, MBBI, GlobalRetAddr, Alpha::R26,
 459                               &Alpha::GPRCRegClass, &Alpha::GPRCRegClass,
 460                               DebugLoc());
 461   assert(Ok && "Couldn't assign to global return address register!");
 462   Ok = Ok; // Silence warning when assertions are turned off.
 463   RegInfo.addLiveIn(Alpha::R26);
 464
 465   AlphaFI->setGlobalRetAddr(GlobalRetAddr);
 466   return GlobalRetAddr;
 467 }