lib/Target/Alpha/AlphaInstrInfo.cpp

   1 //===- AlphaInstrInfo.cpp - Alpha Instruction Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Alpha implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Alpha.h"
  15 #include "AlphaInstrInfo.h"
  16 #include "AlphaGenInstrInfo.inc"
  17 #include "llvm/ADT/STLExtras.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 using namespace llvm;
  20
  21 AlphaInstrInfo::AlphaInstrInfo()
  22   : TargetInstrInfoImpl(AlphaInsts, array_lengthof(AlphaInsts)),
  23     RI(*this) { }
  24
  25
  26 bool AlphaInstrInfo::isMoveInstr(const MachineInstr& MI,
  27                                  unsigned& sourceReg,
  28                                  unsigned& destReg) const {
  29   unsigned oc = MI.getOpcode();
  30   if (oc == Alpha::BISr   ||
  31       oc == Alpha::CPYSS  ||
  32       oc == Alpha::CPYST  ||
  33       oc == Alpha::CPYSSt ||
  34       oc == Alpha::CPYSTs) {
  35     // or r1, r2, r2
  36     // cpys(s|t) r1 r2 r2
  37     assert(MI.getNumOperands() >= 3 &&
  38            MI.getOperand(0).isRegister() &&
  39            MI.getOperand(1).isRegister() &&
  40            MI.getOperand(2).isRegister() &&
  41            "invalid Alpha BIS instruction!");
  42     if (MI.getOperand(1).getReg() == MI.getOperand(2).getReg()) {
  43       sourceReg = MI.getOperand(1).getReg();
  44       destReg = MI.getOperand(0).getReg();
  45       return true;
  46     }
  47   }
  48   return false;
  49 }
  50
  51 unsigned
  52 AlphaInstrInfo::isLoadFromStackSlot(MachineInstr *MI, int &FrameIndex) const {
  53   switch (MI->getOpcode()) {
  54   case Alpha::LDL:
  55   case Alpha::LDQ:
  56   case Alpha::LDBU:
  57   case Alpha::LDWU:
  58   case Alpha::LDS:
  59   case Alpha::LDT:
  60     if (MI->getOperand(1).isFrameIndex()) {
  61       FrameIndex = MI->getOperand(1).getIndex();
  62       return MI->getOperand(0).getReg();
  63     }
  64     break;
  65   }
  66   return 0;
  67 }
  68
  69 unsigned
  70 AlphaInstrInfo::isStoreToStackSlot(MachineInstr *MI, int &FrameIndex) const {
  71   switch (MI->getOpcode()) {
  72   case Alpha::STL:
  73   case Alpha::STQ:
  74   case Alpha::STB:
  75   case Alpha::STW:
  76   case Alpha::STS:
  77   case Alpha::STT:
  78     if (MI->getOperand(1).isFrameIndex()) {
  79       FrameIndex = MI->getOperand(1).getIndex();
  80       return MI->getOperand(0).getReg();
  81     }
  82     break;
  83   }
  84   return 0;
  85 }
  86
  87 static bool isAlphaIntCondCode(unsigned Opcode) {
  88   switch (Opcode) {
  89   case Alpha::BEQ:
  90   case Alpha::BNE:
  91   case Alpha::BGE:
  92   case Alpha::BGT:
  93   case Alpha::BLE:
  94   case Alpha::BLT:
  95   case Alpha::BLBC:
  96   case Alpha::BLBS:
  97     return true;
  98   default:
  99     return false;
 100   }
 101 }
 102
 103 unsigned AlphaInstrInfo::InsertBranch(MachineBasicBlock &MBB,
 104                             MachineBasicBlock *TBB,
 105                             MachineBasicBlock *FBB,
 106                             const SmallVectorImpl<MachineOperand> &Cond) const {
 107   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 108   assert((Cond.size() == 2 || Cond.size() == 0) &&
 109          "Alpha branch conditions have two components!");
 110
 111   // One-way branch.
 112   if (FBB == 0) {
 113     if (Cond.empty())   // Unconditional branch
 114       BuildMI(&MBB, get(Alpha::BR)).addMBB(TBB);
 115     else                // Conditional branch
 116       if (isAlphaIntCondCode(Cond[0].getImm()))
 117         BuildMI(&MBB, get(Alpha::COND_BRANCH_I))
 118           .addImm(Cond[0].getImm()).addReg(Cond[1].getReg()).addMBB(TBB);
 119       else
 120         BuildMI(&MBB, get(Alpha::COND_BRANCH_F))
 121           .addImm(Cond[0].getImm()).addReg(Cond[1].getReg()).addMBB(TBB);
 122     return 1;
 123   }
 124
 125   // Two-way Conditional Branch.
 126   if (isAlphaIntCondCode(Cond[0].getImm()))
 127     BuildMI(&MBB, get(Alpha::COND_BRANCH_I))
 128       .addImm(Cond[0].getImm()).addReg(Cond[1].getReg()).addMBB(TBB);
 129   else
 130     BuildMI(&MBB, get(Alpha::COND_BRANCH_F))
 131       .addImm(Cond[0].getImm()).addReg(Cond[1].getReg()).addMBB(TBB);
 132   BuildMI(&MBB, get(Alpha::BR)).addMBB(FBB);
 133   return 2;
 134 }
 135
 136 void AlphaInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 137                                      MachineBasicBlock::iterator MI,
 138                                      unsigned DestReg, unsigned SrcReg,
 139                                      const TargetRegisterClass *DestRC,
 140                                      const TargetRegisterClass *SrcRC) const {
 141   //cerr << "copyRegToReg " << DestReg << " <- " << SrcReg << "\n";
 142   if (DestRC != SrcRC) {
 143     cerr << "Not yet supported!";
 144     abort();
 145   }
 146
 147   if (DestRC == Alpha::GPRCRegisterClass) {
 148     BuildMI(MBB, MI, get(Alpha::BISr), DestReg).addReg(SrcReg).addReg(SrcReg);
 149   } else if (DestRC == Alpha::F4RCRegisterClass) {
 150     BuildMI(MBB, MI, get(Alpha::CPYSS), DestReg).addReg(SrcReg).addReg(SrcReg);
 151   } else if (DestRC == Alpha::F8RCRegisterClass) {
 152     BuildMI(MBB, MI, get(Alpha::CPYST), DestReg).addReg(SrcReg).addReg(SrcReg);
 153   } else {
 154     cerr << "Attempt to copy register that is not GPR or FPR";
 155     abort();
 156   }
 157 }
 158
 159 void
 160 AlphaInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 161                                        MachineBasicBlock::iterator MI,
 162                                      unsigned SrcReg, bool isKill, int FrameIdx,
 163                                      const TargetRegisterClass *RC) const {
 164   //cerr << "Trying to store " << getPrettyName(SrcReg) << " to "
 165   //     << FrameIdx << "\n";
 166   //BuildMI(MBB, MI, Alpha::WTF, 0).addReg(SrcReg);
 167   if (RC == Alpha::F4RCRegisterClass)
 168     BuildMI(MBB, MI, get(Alpha::STS))
 169       .addReg(SrcReg, false, false, isKill)
 170       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 171   else if (RC == Alpha::F8RCRegisterClass)
 172     BuildMI(MBB, MI, get(Alpha::STT))
 173       .addReg(SrcReg, false, false, isKill)
 174       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 175   else if (RC == Alpha::GPRCRegisterClass)
 176     BuildMI(MBB, MI, get(Alpha::STQ))
 177       .addReg(SrcReg, false, false, isKill)
 178       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 179   else
 180     abort();
 181 }
 182
 183 void AlphaInstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 184                                        bool isKill,
 185                                        SmallVectorImpl<MachineOperand> &Addr,
 186                                        const TargetRegisterClass *RC,
 187                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 188   unsigned Opc = 0;
 189   if (RC == Alpha::F4RCRegisterClass)
 190     Opc = Alpha::STS;
 191   else if (RC == Alpha::F8RCRegisterClass)
 192     Opc = Alpha::STT;
 193   else if (RC == Alpha::GPRCRegisterClass)
 194     Opc = Alpha::STQ;
 195   else
 196     abort();
 197   MachineInstrBuilder MIB =
 198     BuildMI(MF, get(Opc)).addReg(SrcReg, false, false, isKill);
 199   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 200     MachineOperand &MO = Addr[i];
 201     if (MO.isRegister())
 202       MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit());
 203     else
 204       MIB.addImm(MO.getImm());
 205   }
 206   NewMIs.push_back(MIB);
 207 }
 208
 209 void
 210 AlphaInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 211                                         MachineBasicBlock::iterator MI,
 212                                         unsigned DestReg, int FrameIdx,
 213                                         const TargetRegisterClass *RC) const {
 214   //cerr << "Trying to load " << getPrettyName(DestReg) << " to "
 215   //     << FrameIdx << "\n";
 216   if (RC == Alpha::F4RCRegisterClass)
 217     BuildMI(MBB, MI, get(Alpha::LDS), DestReg)
 218       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 219   else if (RC == Alpha::F8RCRegisterClass)
 220     BuildMI(MBB, MI, get(Alpha::LDT), DestReg)
 221       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 222   else if (RC == Alpha::GPRCRegisterClass)
 223     BuildMI(MBB, MI, get(Alpha::LDQ), DestReg)
 224       .addFrameIndex(FrameIdx).addReg(Alpha::F31);
 225   else
 226     abort();
 227 }
 228
 229 void AlphaInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 230                                         SmallVectorImpl<MachineOperand> &Addr,
 231                                         const TargetRegisterClass *RC,
 232                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 233   unsigned Opc = 0;
 234   if (RC == Alpha::F4RCRegisterClass)
 235     Opc = Alpha::LDS;
 236   else if (RC == Alpha::F8RCRegisterClass)
 237     Opc = Alpha::LDT;
 238   else if (RC == Alpha::GPRCRegisterClass)
 239     Opc = Alpha::LDQ;
 240   else
 241     abort();
 242   MachineInstrBuilder MIB =
 243     BuildMI(MF, get(Opc), DestReg);
 244   for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 245     MachineOperand &MO = Addr[i];
 246     if (MO.isRegister())
 247       MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit());
 248     else
 249       MIB.addImm(MO.getImm());
 250   }
 251   NewMIs.push_back(MIB);
 252 }
 253
 254 MachineInstr *AlphaInstrInfo::foldMemoryOperand(MachineFunction &MF,
 255                                                 MachineInstr *MI,
 256                                                 SmallVectorImpl<unsigned> &Ops,
 257                                                 int FrameIndex) const {
 258    if (Ops.size() != 1) return NULL;
 259
 260    // Make sure this is a reg-reg copy.
 261    unsigned Opc = MI->getOpcode();
 262
 263    MachineInstr *NewMI = NULL;
 264    switch(Opc) {
 265    default:
 266      break;
 267    case Alpha::BISr:
 268    case Alpha::CPYSS:
 269    case Alpha::CPYST:
 270      if (MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
 271        if (Ops[0] == 0) {  // move -> store
 272          unsigned InReg = MI->getOperand(1).getReg();
 273          bool isKill = MI->getOperand(1).isKill();
 274          Opc = (Opc == Alpha::BISr) ? Alpha::STQ :
 275            ((Opc == Alpha::CPYSS) ? Alpha::STS : Alpha::STT);
 276          NewMI = BuildMI(MF, get(Opc)).addReg(InReg, false, false, isKill)
 277            .addFrameIndex(FrameIndex)
 278            .addReg(Alpha::F31);
 279        } else {           // load -> move
 280          unsigned OutReg = MI->getOperand(0).getReg();
 281          bool isDead = MI->getOperand(0).isDead();
 282          Opc = (Opc == Alpha::BISr) ? Alpha::LDQ :
 283            ((Opc == Alpha::CPYSS) ? Alpha::LDS : Alpha::LDT);
 284          NewMI = BuildMI(MF, get(Opc)).addReg(OutReg, true, false, false, isDead)
 285            .addFrameIndex(FrameIndex)
 286            .addReg(Alpha::F31);
 287        }
 288      }
 289      break;
 290    }
 291   return NewMI;
 292 }
 293
 294 static unsigned AlphaRevCondCode(unsigned Opcode) {
 295   switch (Opcode) {
 296   case Alpha::BEQ: return Alpha::BNE;
 297   case Alpha::BNE: return Alpha::BEQ;
 298   case Alpha::BGE: return Alpha::BLT;
 299   case Alpha::BGT: return Alpha::BLE;
 300   case Alpha::BLE: return Alpha::BGT;
 301   case Alpha::BLT: return Alpha::BGE;
 302   case Alpha::BLBC: return Alpha::BLBS;
 303   case Alpha::BLBS: return Alpha::BLBC;
 304   case Alpha::FBEQ: return Alpha::FBNE;
 305   case Alpha::FBNE: return Alpha::FBEQ;
 306   case Alpha::FBGE: return Alpha::FBLT;
 307   case Alpha::FBGT: return Alpha::FBLE;
 308   case Alpha::FBLE: return Alpha::FBGT;
 309   case Alpha::FBLT: return Alpha::FBGE;
 310   default:
 311     assert(0 && "Unknown opcode");
 312   }
 313   return 0; // Not reached
 314 }
 315
 316 // Branch analysis.
 317 bool AlphaInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 318                                  MachineBasicBlock *&FBB,
 319                                  SmallVectorImpl<MachineOperand> &Cond) const {
 320   // If the block has no terminators, it just falls into the block after it.
 321   MachineBasicBlock::iterator I = MBB.end();
 322   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
 323     return false;
 324
 325   // Get the last instruction in the block.
 326   MachineInstr *LastInst = I;
 327
 328   // If there is only one terminator instruction, process it.
 329   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 330     if (LastInst->getOpcode() == Alpha::BR) {
 331       TBB = LastInst->getOperand(0).getMBB();
 332       return false;
 333     } else if (LastInst->getOpcode() == Alpha::COND_BRANCH_I ||
 334                LastInst->getOpcode() == Alpha::COND_BRANCH_F) {
 335       // Block ends with fall-through condbranch.
 336       TBB = LastInst->getOperand(2).getMBB();
 337       Cond.push_back(LastInst->getOperand(0));
 338       Cond.push_back(LastInst->getOperand(1));
 339       return false;
 340     }
 341     // Otherwise, don't know what this is.
 342     return true;
 343   }
 344
 345   // Get the instruction before it if it's a terminator.
 346   MachineInstr *SecondLastInst = I;
 347
 348   // If there are three terminators, we don't know what sort of block this is.
 349   if (SecondLastInst && I != MBB.begin() &&
 350       isUnpredicatedTerminator(--I))
 351     return true;
 352
 353   // If the block ends with Alpha::BR and Alpha::COND_BRANCH_*, handle it.
 354   if ((SecondLastInst->getOpcode() == Alpha::COND_BRANCH_I ||
 355       SecondLastInst->getOpcode() == Alpha::COND_BRANCH_F) &&
 356       LastInst->getOpcode() == Alpha::BR) {
 357     TBB =  SecondLastInst->getOperand(2).getMBB();
 358     Cond.push_back(SecondLastInst->getOperand(0));
 359     Cond.push_back(SecondLastInst->getOperand(1));
 360     FBB = LastInst->getOperand(0).getMBB();
 361     return false;
 362   }
 363
 364   // If the block ends with two Alpha::BRs, handle it.  The second one is not
 365   // executed, so remove it.
 366   if (SecondLastInst->getOpcode() == Alpha::BR &&
 367       LastInst->getOpcode() == Alpha::BR) {
 368     TBB = SecondLastInst->getOperand(0).getMBB();
 369     I = LastInst;
 370     I->eraseFromParent();
 371     return false;
 372   }
 373
 374   // Otherwise, can't handle this.
 375   return true;
 376 }
 377
 378 unsigned AlphaInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 379   MachineBasicBlock::iterator I = MBB.end();
 380   if (I == MBB.begin()) return 0;
 381   --I;
 382   if (I->getOpcode() != Alpha::BR &&
 383       I->getOpcode() != Alpha::COND_BRANCH_I &&
 384       I->getOpcode() != Alpha::COND_BRANCH_F)
 385     return 0;
 386
 387   // Remove the branch.
 388   I->eraseFromParent();
 389
 390   I = MBB.end();
 391
 392   if (I == MBB.begin()) return 1;
 393   --I;
 394   if (I->getOpcode() != Alpha::COND_BRANCH_I &&
 395       I->getOpcode() != Alpha::COND_BRANCH_F)
 396     return 1;
 397
 398   // Remove the branch.
 399   I->eraseFromParent();
 400   return 2;
 401 }
 402
 403 void AlphaInstrInfo::insertNoop(MachineBasicBlock &MBB,
 404                                 MachineBasicBlock::iterator MI) const {
 405   BuildMI(MBB, MI, get(Alpha::BISr), Alpha::R31).addReg(Alpha::R31)
 406     .addReg(Alpha::R31);
 407 }
 408
 409 bool AlphaInstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
 410   if (MBB.empty()) return false;
 411
 412   switch (MBB.back().getOpcode()) {
 413   case Alpha::RETDAG: // Return.
 414   case Alpha::RETDAGp:
 415   case Alpha::BR:     // Uncond branch.
 416   case Alpha::JMP:  // Indirect branch.
 417     return true;
 418   default: return false;
 419   }
 420 }
 421 bool AlphaInstrInfo::
 422 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 423   assert(Cond.size() == 2 && "Invalid Alpha branch opcode!");
 424   Cond[0].setImm(AlphaRevCondCode(Cond[0].getImm()));
 425   return false;
 426 }
 427