lib/Target/CellSPU/SPUISelDAGToDAG.cpp

   1 //===-- SPUISelDAGToDAG.cpp - CellSPU pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for the Cell SPU,
  11 // converting from a legalized dag to a SPU-target dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SPU.h"
  16 #include "SPUTargetMachine.h"
  17 #include "SPUHazardRecognizers.h"
  18 #include "SPUFrameInfo.h"
  19 #include "SPURegisterNames.h"
  20 #include "SPUTargetMachine.h"
  21 #include "llvm/CodeGen/MachineConstantPool.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGISel.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/ADT/Statistic.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/LLVMContext.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/MathExtras.h"
  36 #include "llvm/Support/Compiler.h"
  37 #include "llvm/Support/raw_ostream.h"
  38
  39 using namespace llvm;
  40
  41 namespace {
  42   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  43   bool
  44   isI32IntS10Immediate(ConstantSDNode *CN)
  45   {
  46     return isInt<10>(CN->getSExtValue());
  47   }
  48
  49   //! ConstantSDNode predicate for i32 unsigned 10-bit immediate values
  50   bool
  51   isI32IntU10Immediate(ConstantSDNode *CN)
  52   {
  53     return isUInt<10>(CN->getSExtValue());
  54   }
  55
  56   //! ConstantSDNode predicate for i16 sign-extended, 10-bit immediate values
  57   bool
  58   isI16IntS10Immediate(ConstantSDNode *CN)
  59   {
  60     return isInt<10>(CN->getSExtValue());
  61   }
  62
  63   //! ConstantSDNode predicate for i16 unsigned 10-bit immediate values
  64   bool
  65   isI16IntU10Immediate(ConstantSDNode *CN)
  66   {
  67     return isUInt<10>((short) CN->getZExtValue());
  68   }
  69
  70   //! ConstantSDNode predicate for signed 16-bit values
  71   /*!
  72     \arg CN The constant SelectionDAG node holding the value
  73     \arg Imm The returned 16-bit value, if returning true
  74
  75     This predicate tests the value in \a CN to see whether it can be
  76     represented as a 16-bit, sign-extended quantity. Returns true if
  77     this is the case.
  78    */
  79   bool
  80   isIntS16Immediate(ConstantSDNode *CN, short &Imm)
  81   {
  82     EVT vt = CN->getValueType(0);
  83     Imm = (short) CN->getZExtValue();
  84     if (vt.getSimpleVT() >= MVT::i1 && vt.getSimpleVT() <= MVT::i16) {
  85       return true;
  86     } else if (vt == MVT::i32) {
  87       int32_t i_val = (int32_t) CN->getZExtValue();
  88       short s_val = (short) i_val;
  89       return i_val == s_val;
  90     } else {
  91       int64_t i_val = (int64_t) CN->getZExtValue();
  92       short s_val = (short) i_val;
  93       return i_val == s_val;
  94     }
  95
  96     return false;
  97   }
  98
  99   //! ConstantFPSDNode predicate for representing floats as 16-bit sign ext.
 100   static bool
 101   isFPS16Immediate(ConstantFPSDNode *FPN, short &Imm)
 102   {
 103     EVT vt = FPN->getValueType(0);
 104     if (vt == MVT::f32) {
 105       int val = FloatToBits(FPN->getValueAPF().convertToFloat());
 106       int sval = (int) ((val << 16) >> 16);
 107       Imm = (short) val;
 108       return val == sval;
 109     }
 110
 111     return false;
 112   }
 113
 114   //===------------------------------------------------------------------===//
 115   //! EVT to "useful stuff" mapping structure:
 116
 117   struct valtype_map_s {
 118     EVT VT;
 119     unsigned ldresult_ins;      /// LDRESULT instruction (0 = undefined)
 120     bool ldresult_imm;          /// LDRESULT instruction requires immediate?
 121     unsigned lrinst;            /// LR instruction
 122   };
 123
 124   const valtype_map_s valtype_map[] = {
 125     { MVT::i8,    SPU::ORBIr8,  true,  SPU::LRr8 },
 126     { MVT::i16,   SPU::ORHIr16, true,  SPU::LRr16 },
 127     { MVT::i32,   SPU::ORIr32,  true,  SPU::LRr32 },
 128     { MVT::i64,   SPU::ORr64,   false, SPU::LRr64 },
 129     { MVT::f32,   SPU::ORf32,   false, SPU::LRf32 },
 130     { MVT::f64,   SPU::ORf64,   false, SPU::LRf64 },
 131     // vector types... (sigh!)
 132     { MVT::v16i8, 0,            false, SPU::LRv16i8 },
 133     { MVT::v8i16, 0,            false, SPU::LRv8i16 },
 134     { MVT::v4i32, 0,            false, SPU::LRv4i32 },
 135     { MVT::v2i64, 0,            false, SPU::LRv2i64 },
 136     { MVT::v4f32, 0,            false, SPU::LRv4f32 },
 137     { MVT::v2f64, 0,            false, SPU::LRv2f64 }
 138   };
 139
 140   const size_t n_valtype_map = sizeof(valtype_map) / sizeof(valtype_map[0]);
 141
 142   const valtype_map_s *getValueTypeMapEntry(EVT VT)
 143   {
 144     const valtype_map_s *retval = 0;
 145     for (size_t i = 0; i < n_valtype_map; ++i) {
 146       if (valtype_map[i].VT == VT) {
 147         retval = valtype_map + i;
 148         break;
 149       }
 150     }
 151
 152
 153 #ifndef NDEBUG
 154     if (retval == 0) {
 155       report_fatal_error("SPUISelDAGToDAG.cpp: getValueTypeMapEntry returns"
 156                          "NULL for " + Twine(VT.getEVTString()));
 157     }
 158 #endif
 159
 160     return retval;
 161   }
 162
 163   //! Generate the carry-generate shuffle mask.
 164   SDValue getCarryGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 165     SmallVector<SDValue, 16 > ShufBytes;
 166
 167     // Create the shuffle mask for "rotating" the borrow up one register slot
 168     // once the borrow is generated.
 169     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 170     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 171     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 172     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 173
 174     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 175                        &ShufBytes[0], ShufBytes.size());
 176   }
 177
 178   //! Generate the borrow-generate shuffle mask
 179   SDValue getBorrowGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 180     SmallVector<SDValue, 16 > ShufBytes;
 181
 182     // Create the shuffle mask for "rotating" the borrow up one register slot
 183     // once the borrow is generated.
 184     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 185     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 186     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 187     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 188
 189     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 190                        &ShufBytes[0], ShufBytes.size());
 191   }
 192
 193   //===------------------------------------------------------------------===//
 194   /// SPUDAGToDAGISel - Cell SPU-specific code to select SPU machine
 195   /// instructions for SelectionDAG operations.
 196   ///
 197   class SPUDAGToDAGISel :
 198     public SelectionDAGISel
 199   {
 200     const SPUTargetMachine &TM;
 201     const SPUTargetLowering &SPUtli;
 202     unsigned GlobalBaseReg;
 203
 204   public:
 205     explicit SPUDAGToDAGISel(SPUTargetMachine &tm) :
 206       SelectionDAGISel(tm),
 207       TM(tm),
 208       SPUtli(*tm.getTargetLowering())
 209     { }
 210
 211     virtual bool runOnMachineFunction(MachineFunction &MF) {
 212       // Make sure we re-emit a set of the global base reg if necessary
 213       GlobalBaseReg = 0;
 214       SelectionDAGISel::runOnMachineFunction(MF);
 215       return true;
 216     }
 217
 218     /// getI32Imm - Return a target constant with the specified value, of type
 219     /// i32.
 220     inline SDValue getI32Imm(uint32_t Imm) {
 221       return CurDAG->getTargetConstant(Imm, MVT::i32);
 222     }
 223
 224     /// getSmallIPtrImm - Return a target constant of pointer type.
 225     inline SDValue getSmallIPtrImm(unsigned Imm) {
 226       return CurDAG->getTargetConstant(Imm, SPUtli.getPointerTy());
 227     }
 228
 229     SDNode *emitBuildVector(SDNode *bvNode) {
 230       EVT vecVT = bvNode->getValueType(0);
 231       DebugLoc dl = bvNode->getDebugLoc();
 232
 233       // Check to see if this vector can be represented as a CellSPU immediate
 234       // constant by invoking all of the instruction selection predicates:
 235       if (((vecVT == MVT::v8i16) &&
 236            (SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i16).getNode() != 0)) ||
 237           ((vecVT == MVT::v4i32) &&
 238            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 239             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 240             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 241             (SPU::get_v4i32_imm(bvNode, *CurDAG).getNode() != 0))) ||
 242           ((vecVT == MVT::v2i64) &&
 243            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 244             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 245             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i64).getNode() != 0)))) {
 246         HandleSDNode Dummy(SDValue(bvNode, 0));
 247         if (SDNode *N = Select(bvNode))
 248           return N;
 249         return Dummy.getValue().getNode();
 250       }
 251
 252       // No, need to emit a constant pool spill:
 253       std::vector<Constant*> CV;
 254
 255       for (size_t i = 0; i < bvNode->getNumOperands(); ++i) {
 256         ConstantSDNode *V = cast<ConstantSDNode > (bvNode->getOperand(i));
 257         CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
 258       }
 259
 260       const Constant *CP = ConstantVector::get(CV);
 261       SDValue CPIdx = CurDAG->getConstantPool(CP, SPUtli.getPointerTy());
 262       unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 263       SDValue CGPoolOffset =
 264               SPU::LowerConstantPool(CPIdx, *CurDAG, TM);
 265
 266       HandleSDNode Dummy(CurDAG->getLoad(vecVT, dl,
 267                                          CurDAG->getEntryNode(), CGPoolOffset,
 268                                          PseudoSourceValue::getConstantPool(),0,
 269                                          false, false, Alignment));
 270       CurDAG->ReplaceAllUsesWith(SDValue(bvNode, 0), Dummy.getValue());
 271       if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 272         return N;
 273       return Dummy.getValue().getNode();
 274     }
 275
 276     /// Select - Convert the specified operand from a target-independent to a
 277     /// target-specific node if it hasn't already been changed.
 278     SDNode *Select(SDNode *N);
 279
 280     //! Emit the instruction sequence for i64 shl
 281     SDNode *SelectSHLi64(SDNode *N, EVT OpVT);
 282
 283     //! Emit the instruction sequence for i64 srl
 284     SDNode *SelectSRLi64(SDNode *N, EVT OpVT);
 285
 286     //! Emit the instruction sequence for i64 sra
 287     SDNode *SelectSRAi64(SDNode *N, EVT OpVT);
 288
 289     //! Emit the necessary sequence for loading i64 constants:
 290     SDNode *SelectI64Constant(SDNode *N, EVT OpVT, DebugLoc dl);
 291
 292     //! Alternate instruction emit sequence for loading i64 constants
 293     SDNode *SelectI64Constant(uint64_t i64const, EVT OpVT, DebugLoc dl);
 294
 295     //! Returns true if the address N is an A-form (local store) address
 296     bool SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 297                          SDValue &Index);
 298
 299     //! D-form address predicate
 300     bool SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 301                          SDValue &Index);
 302
 303     /// Alternate D-form address using i7 offset predicate
 304     bool SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 305                           SDValue &Base);
 306
 307     /// D-form address selection workhorse
 308     bool DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Disp,
 309                                SDValue &Base, int minOffset, int maxOffset);
 310
 311     //! Address predicate if N can be expressed as an indexed [r+r] operation.
 312     bool SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 313                          SDValue &Index);
 314
 315     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 316     /// inline asm expressions.
 317     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 318                                               char ConstraintCode,
 319                                               std::vector<SDValue> &OutOps) {
 320       SDValue Op0, Op1;
 321       switch (ConstraintCode) {
 322       default: return true;
 323       case 'm':   // memory
 324         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 325             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1))
 326           SelectXFormAddr(Op.getNode(), Op, Op0, Op1);
 327         break;
 328       case 'o':   // offsetable
 329         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 330             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1)) {
 331           Op0 = Op;
 332           Op1 = getSmallIPtrImm(0);
 333         }
 334         break;
 335       case 'v':   // not offsetable
 336 #if 1
 337         llvm_unreachable("InlineAsmMemoryOperand 'v' constraint not handled.");
 338 #else
 339         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 340 #endif
 341         break;
 342       }
 343
 344       OutOps.push_back(Op0);
 345       OutOps.push_back(Op1);
 346       return false;
 347     }
 348
 349     virtual const char *getPassName() const {
 350       return "Cell SPU DAG->DAG Pattern Instruction Selection";
 351     }
 352
 353     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 354     /// this target when scheduling the DAG.
 355     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 356       const TargetInstrInfo *II = TM.getInstrInfo();
 357       assert(II && "No InstrInfo?");
 358       return new SPUHazardRecognizer(*II);
 359     }
 360
 361   private:
 362     SDValue getRC( MVT );
 363
 364     // Include the pieces autogenerated from the target description.
 365 #include "SPUGenDAGISel.inc"
 366   };
 367 }
 368
 369 /*!
 370  \arg Op The ISD instruction operand
 371  \arg N The address to be tested
 372  \arg Base The base address
 373  \arg Index The base address index
 374  */
 375 bool
 376 SPUDAGToDAGISel::SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 377                     SDValue &Index) {
 378   // These match the addr256k operand type:
 379   EVT OffsVT = MVT::i16;
 380   SDValue Zero = CurDAG->getTargetConstant(0, OffsVT);
 381
 382   switch (N.getOpcode()) {
 383   case ISD::Constant:
 384   case ISD::ConstantPool:
 385   case ISD::GlobalAddress:
 386     report_fatal_error("SPU SelectAFormAddr: Constant/Pool/Global not lowered.");
 387     /*NOTREACHED*/
 388
 389   case ISD::TargetConstant:
 390   case ISD::TargetGlobalAddress:
 391   case ISD::TargetJumpTable:
 392     report_fatal_error("SPUSelectAFormAddr: Target Constant/Pool/Global "
 393                       "not wrapped as A-form address.");
 394     /*NOTREACHED*/
 395
 396   case SPUISD::AFormAddr:
 397     // Just load from memory if there's only a single use of the location,
 398     // otherwise, this will get handled below with D-form offset addresses
 399     if (N.hasOneUse()) {
 400       SDValue Op0 = N.getOperand(0);
 401       switch (Op0.getOpcode()) {
 402       case ISD::TargetConstantPool:
 403       case ISD::TargetJumpTable:
 404         Base = Op0;
 405         Index = Zero;
 406         return true;
 407
 408       case ISD::TargetGlobalAddress: {
 409         GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op0);
 410         const GlobalValue *GV = GSDN->getGlobal();
 411         if (GV->getAlignment() == 16) {
 412           Base = Op0;
 413           Index = Zero;
 414           return true;
 415         }
 416         break;
 417       }
 418       }
 419     }
 420     break;
 421   }
 422   return false;
 423 }
 424
 425 bool
 426 SPUDAGToDAGISel::SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 427                                   SDValue &Base) {
 428   const int minDForm2Offset = -(1 << 7);
 429   const int maxDForm2Offset = (1 << 7) - 1;
 430   return DFormAddressPredicate(Op, N, Disp, Base, minDForm2Offset,
 431                                maxDForm2Offset);
 432 }
 433
 434 /*!
 435   \arg Op The ISD instruction (ignored)
 436   \arg N The address to be tested
 437   \arg Base Base address register/pointer
 438   \arg Index Base address index
 439
 440   Examine the input address by a base register plus a signed 10-bit
 441   displacement, [r+I10] (D-form address).
 442
 443   \return true if \a N is a D-form address with \a Base and \a Index set
 444   to non-empty SDValue instances.
 445 */
 446 bool
 447 SPUDAGToDAGISel::SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 448                                  SDValue &Index) {
 449   return DFormAddressPredicate(Op, N, Base, Index,
 450                                SPUFrameInfo::minFrameOffset(),
 451                                SPUFrameInfo::maxFrameOffset());
 452 }
 453
 454 bool
 455 SPUDAGToDAGISel::DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Base,
 456                                       SDValue &Index, int minOffset,
 457                                       int maxOffset) {
 458   unsigned Opc = N.getOpcode();
 459   EVT PtrTy = SPUtli.getPointerTy();
 460
 461   if (Opc == ISD::FrameIndex) {
 462     // Stack frame index must be less than 512 (divided by 16):
 463     FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(N);
 464     int FI = int(FIN->getIndex());
 465     DEBUG(errs() << "SelectDFormAddr: ISD::FrameIndex = "
 466                << FI << "\n");
 467     if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 468       Base = CurDAG->getTargetConstant(0, PtrTy);
 469       Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 470       return true;
 471     }
 472   } else if (Opc == ISD::ADD) {
 473     // Generated by getelementptr
 474     const SDValue Op0 = N.getOperand(0);
 475     const SDValue Op1 = N.getOperand(1);
 476
 477     if ((Op0.getOpcode() == SPUISD::Hi && Op1.getOpcode() == SPUISD::Lo)
 478         || (Op1.getOpcode() == SPUISD::Hi && Op0.getOpcode() == SPUISD::Lo)) {
 479       Base = CurDAG->getTargetConstant(0, PtrTy);
 480       Index = N;
 481       return true;
 482     } else if (Op1.getOpcode() == ISD::Constant
 483                || Op1.getOpcode() == ISD::TargetConstant) {
 484       ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 485       int32_t offset = int32_t(CN->getSExtValue());
 486
 487       if (Op0.getOpcode() == ISD::FrameIndex) {
 488         FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op0);
 489         int FI = int(FIN->getIndex());
 490         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 491                    << " frame index = " << FI << "\n");
 492
 493         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 494           Base = CurDAG->getTargetConstant(offset, PtrTy);
 495           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 496           return true;
 497         }
 498       } else if (offset > minOffset && offset < maxOffset) {
 499         Base = CurDAG->getTargetConstant(offset, PtrTy);
 500         Index = Op0;
 501         return true;
 502       }
 503     } else if (Op0.getOpcode() == ISD::Constant
 504                || Op0.getOpcode() == ISD::TargetConstant) {
 505       ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 506       int32_t offset = int32_t(CN->getSExtValue());
 507
 508       if (Op1.getOpcode() == ISD::FrameIndex) {
 509         FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op1);
 510         int FI = int(FIN->getIndex());
 511         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 512                    << " frame index = " << FI << "\n");
 513
 514         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 515           Base = CurDAG->getTargetConstant(offset, PtrTy);
 516           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 517           return true;
 518         }
 519       } else if (offset > minOffset && offset < maxOffset) {
 520         Base = CurDAG->getTargetConstant(offset, PtrTy);
 521         Index = Op1;
 522         return true;
 523       }
 524     }
 525   } else if (Opc == SPUISD::IndirectAddr) {
 526     // Indirect with constant offset -> D-Form address
 527     const SDValue Op0 = N.getOperand(0);
 528     const SDValue Op1 = N.getOperand(1);
 529
 530     if (Op0.getOpcode() == SPUISD::Hi
 531         && Op1.getOpcode() == SPUISD::Lo) {
 532       // (SPUindirect (SPUhi <arg>, 0), (SPUlo <arg>, 0))
 533       Base = CurDAG->getTargetConstant(0, PtrTy);
 534       Index = N;
 535       return true;
 536     } else if (isa<ConstantSDNode>(Op0) || isa<ConstantSDNode>(Op1)) {
 537       int32_t offset = 0;
 538       SDValue idxOp;
 539
 540       if (isa<ConstantSDNode>(Op1)) {
 541         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 542         offset = int32_t(CN->getSExtValue());
 543         idxOp = Op0;
 544       } else if (isa<ConstantSDNode>(Op0)) {
 545         ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 546         offset = int32_t(CN->getSExtValue());
 547         idxOp = Op1;
 548       }
 549
 550       if (offset >= minOffset && offset <= maxOffset) {
 551         Base = CurDAG->getTargetConstant(offset, PtrTy);
 552         Index = idxOp;
 553         return true;
 554       }
 555     }
 556   } else if (Opc == SPUISD::AFormAddr) {
 557     Base = CurDAG->getTargetConstant(0, N.getValueType());
 558     Index = N;
 559     return true;
 560   } else if (Opc == SPUISD::LDRESULT) {
 561     Base = CurDAG->getTargetConstant(0, N.getValueType());
 562     Index = N;
 563     return true;
 564   } else if (Opc == ISD::Register
 565            ||Opc == ISD::CopyFromReg
 566            ||Opc == ISD::UNDEF
 567            ||Opc == ISD::Constant) {
 568     unsigned OpOpc = Op->getOpcode();
 569
 570     if (OpOpc == ISD::STORE || OpOpc == ISD::LOAD) {
 571       // Direct load/store without getelementptr
 572       SDValue Offs;
 573
 574       Offs = ((OpOpc == ISD::STORE) ? Op->getOperand(3) : Op->getOperand(2));
 575
 576       if (Offs.getOpcode() == ISD::Constant || Offs.getOpcode() == ISD::UNDEF) {
 577         if (Offs.getOpcode() == ISD::UNDEF)
 578           Offs = CurDAG->getTargetConstant(0, Offs.getValueType());
 579
 580         Base = Offs;
 581         Index = N;
 582         return true;
 583       }
 584     } else {
 585       /* If otherwise unadorned, default to D-form address with 0 offset: */
 586       if (Opc == ISD::CopyFromReg) {
 587         Index = N.getOperand(1);
 588       } else {
 589         Index = N;
 590       }
 591
 592       Base = CurDAG->getTargetConstant(0, Index.getValueType());
 593       return true;
 594     }
 595   }
 596
 597   return false;
 598 }
 599
 600 /*!
 601   \arg Op The ISD instruction operand
 602   \arg N The address operand
 603   \arg Base The base pointer operand
 604   \arg Index The offset/index operand
 605
 606   If the address \a N can be expressed as an A-form or D-form address, returns
 607   false.  Otherwise, creates two operands, Base and Index that will become the
 608   (r)(r) X-form address.
 609 */
 610 bool
 611 SPUDAGToDAGISel::SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 612                                  SDValue &Index) {
 613   if (!SelectAFormAddr(Op, N, Base, Index)
 614       && !SelectDFormAddr(Op, N, Base, Index)) {
 615     // If the address is neither A-form or D-form, punt and use an X-form
 616     // address:
 617     Base = N.getOperand(1);
 618     Index = N.getOperand(0);
 619     return true;
 620   }
 621
 622   return false;
 623 }
 624
 625 /*!
 626  Utility function to use with COPY_TO_REGCLASS instructions. Returns a SDValue
 627  to be used as the last parameter of a
 628 CurDAG->getMachineNode(COPY_TO_REGCLASS,..., ) function call
 629  \arg VT the value type for which we want a register class
 630 */
 631 SDValue SPUDAGToDAGISel::getRC( MVT VT ) {
 632   switch( VT.SimpleTy ) {
 633   case MVT::i32:
 634     return CurDAG->getTargetConstant(SPU::R32CRegClass.getID(), MVT::i32);
 635     break;
 636   case MVT::i64:
 637     return CurDAG->getTargetConstant(SPU::R64CRegClass.getID(), MVT::i32);
 638     break;
 639   case MVT::v2i64:
 640     return CurDAG->getTargetConstant(SPU::VECREGRegClass.getID(), MVT::i32);
 641     break;
 642   default:
 643     assert( false && "add a new case here" );
 644   }
 645   return SDValue();
 646 }
 647
 648 //! Convert the operand from a target-independent to a target-specific node
 649 /*!
 650  */
 651 SDNode *
 652 SPUDAGToDAGISel::Select(SDNode *N) {
 653   unsigned Opc = N->getOpcode();
 654   int n_ops = -1;
 655   unsigned NewOpc;
 656   EVT OpVT = N->getValueType(0);
 657   SDValue Ops[8];
 658   DebugLoc dl = N->getDebugLoc();
 659
 660   if (N->isMachineOpcode())
 661     return NULL;   // Already selected.
 662
 663   if (Opc == ISD::FrameIndex) {
 664     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 665     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 666     SDValue Imm0 = CurDAG->getTargetConstant(0, N->getValueType(0));
 667
 668     if (FI < 128) {
 669       NewOpc = SPU::AIr32;
 670       Ops[0] = TFI;
 671       Ops[1] = Imm0;
 672       n_ops = 2;
 673     } else {
 674       NewOpc = SPU::Ar32;
 675       Ops[0] = CurDAG->getRegister(SPU::R1, N->getValueType(0));
 676       Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILAr32, dl,
 677                                               N->getValueType(0), TFI, Imm0),
 678                        0);
 679       n_ops = 2;
 680     }
 681   } else if (Opc == ISD::Constant && OpVT == MVT::i64) {
 682     // Catch the i64 constants that end up here. Note: The backend doesn't
 683     // attempt to legalize the constant (it's useless because DAGCombiner
 684     // will insert 64-bit constants and we can't stop it).
 685     return SelectI64Constant(N, OpVT, N->getDebugLoc());
 686   } else if ((Opc == ISD::ZERO_EXTEND || Opc == ISD::ANY_EXTEND)
 687              && OpVT == MVT::i64) {
 688     SDValue Op0 = N->getOperand(0);
 689     EVT Op0VT = Op0.getValueType();
 690     EVT Op0VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 691                                     Op0VT, (128 / Op0VT.getSizeInBits()));
 692     EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(),
 693                                    OpVT, (128 / OpVT.getSizeInBits()));
 694     SDValue shufMask;
 695
 696     switch (Op0VT.getSimpleVT().SimpleTy) {
 697     default:
 698       report_fatal_error("CellSPU Select: Unhandled zero/any extend EVT");
 699       /*NOTREACHED*/
 700     case MVT::i32:
 701       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 702                                  CurDAG->getConstant(0x80808080, MVT::i32),
 703                                  CurDAG->getConstant(0x00010203, MVT::i32),
 704                                  CurDAG->getConstant(0x80808080, MVT::i32),
 705                                  CurDAG->getConstant(0x08090a0b, MVT::i32));
 706       break;
 707
 708     case MVT::i16:
 709       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 710                                  CurDAG->getConstant(0x80808080, MVT::i32),
 711                                  CurDAG->getConstant(0x80800203, MVT::i32),
 712                                  CurDAG->getConstant(0x80808080, MVT::i32),
 713                                  CurDAG->getConstant(0x80800a0b, MVT::i32));
 714       break;
 715
 716     case MVT::i8:
 717       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 718                                  CurDAG->getConstant(0x80808080, MVT::i32),
 719                                  CurDAG->getConstant(0x80808003, MVT::i32),
 720                                  CurDAG->getConstant(0x80808080, MVT::i32),
 721                                  CurDAG->getConstant(0x8080800b, MVT::i32));
 722       break;
 723     }
 724
 725     SDNode *shufMaskLoad = emitBuildVector(shufMask.getNode());
 726
 727     HandleSDNode PromoteScalar(CurDAG->getNode(SPUISD::PREFSLOT2VEC, dl,
 728                                                Op0VecVT, Op0));
 729
 730     SDValue PromScalar;
 731     if (SDNode *N = SelectCode(PromoteScalar.getValue().getNode()))
 732       PromScalar = SDValue(N, 0);
 733     else
 734       PromScalar = PromoteScalar.getValue();
 735
 736     SDValue zextShuffle =
 737             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
 738                             PromScalar, PromScalar,
 739                             SDValue(shufMaskLoad, 0));
 740
 741     HandleSDNode Dummy2(zextShuffle);
 742     if (SDNode *N = SelectCode(Dummy2.getValue().getNode()))
 743       zextShuffle = SDValue(N, 0);
 744     else
 745       zextShuffle = Dummy2.getValue();
 746     HandleSDNode Dummy(CurDAG->getNode(SPUISD::VEC2PREFSLOT, dl, OpVT,
 747                                        zextShuffle));
 748
 749     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 750     SelectCode(Dummy.getValue().getNode());
 751     return Dummy.getValue().getNode();
 752   } else if (Opc == ISD::ADD && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 753     SDNode *CGLoad =
 754             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 755
 756     HandleSDNode Dummy(CurDAG->getNode(SPUISD::ADD64_MARKER, dl, OpVT,
 757                                        N->getOperand(0), N->getOperand(1),
 758                                        SDValue(CGLoad, 0)));
 759
 760     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 761     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 762       return N;
 763     return Dummy.getValue().getNode();
 764   } else if (Opc == ISD::SUB && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 765     SDNode *CGLoad =
 766             emitBuildVector(getBorrowGenerateShufMask(*CurDAG, dl).getNode());
 767
 768     HandleSDNode Dummy(CurDAG->getNode(SPUISD::SUB64_MARKER, dl, OpVT,
 769                                        N->getOperand(0), N->getOperand(1),
 770                                        SDValue(CGLoad, 0)));
 771
 772     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 773     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 774       return N;
 775     return Dummy.getValue().getNode();
 776   } else if (Opc == ISD::MUL && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 777     SDNode *CGLoad =
 778             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 779
 780     HandleSDNode Dummy(CurDAG->getNode(SPUISD::MUL64_MARKER, dl, OpVT,
 781                                        N->getOperand(0), N->getOperand(1),
 782                                        SDValue(CGLoad, 0)));
 783     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 784     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 785       return N;
 786     return Dummy.getValue().getNode();
 787   } else if (Opc == ISD::TRUNCATE) {
 788     SDValue Op0 = N->getOperand(0);
 789     if ((Op0.getOpcode() == ISD::SRA || Op0.getOpcode() == ISD::SRL)
 790         && OpVT == MVT::i32
 791         && Op0.getValueType() == MVT::i64) {
 792       // Catch (truncate:i32 ([sra|srl]:i64 arg, c), where c >= 32
 793       //
 794       // Take advantage of the fact that the upper 32 bits are in the
 795       // i32 preferred slot and avoid shuffle gymnastics:
 796       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0.getOperand(1));
 797       if (CN != 0) {
 798         unsigned shift_amt = unsigned(CN->getZExtValue());
 799
 800         if (shift_amt >= 32) {
 801           SDNode *hi32 =
 802                   CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, OpVT,
 803                                          Op0.getOperand(0), getRC(MVT::i32));
 804
 805           shift_amt -= 32;
 806           if (shift_amt > 0) {
 807             // Take care of the additional shift, if present:
 808             SDValue shift = CurDAG->getTargetConstant(shift_amt, MVT::i32);
 809             unsigned Opc = SPU::ROTMAIr32_i32;
 810
 811             if (Op0.getOpcode() == ISD::SRL)
 812               Opc = SPU::ROTMr32;
 813
 814             hi32 = CurDAG->getMachineNode(Opc, dl, OpVT, SDValue(hi32, 0),
 815                                           shift);
 816           }
 817
 818           return hi32;
 819         }
 820       }
 821     }
 822   } else if (Opc == ISD::SHL) {
 823     if (OpVT == MVT::i64)
 824       return SelectSHLi64(N, OpVT);
 825   } else if (Opc == ISD::SRL) {
 826     if (OpVT == MVT::i64)
 827       return SelectSRLi64(N, OpVT);
 828   } else if (Opc == ISD::SRA) {
 829     if (OpVT == MVT::i64)
 830       return SelectSRAi64(N, OpVT);
 831   } else if (Opc == ISD::FNEG
 832              && (OpVT == MVT::f64 || OpVT == MVT::v2f64)) {
 833     DebugLoc dl = N->getDebugLoc();
 834     // Check if the pattern is a special form of DFNMS:
 835     // (fneg (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))
 836     SDValue Op0 = N->getOperand(0);
 837     if (Op0.getOpcode() == ISD::FSUB) {
 838       SDValue Op00 = Op0.getOperand(0);
 839       if (Op00.getOpcode() == ISD::FMUL) {
 840         unsigned Opc = SPU::DFNMSf64;
 841         if (OpVT == MVT::v2f64)
 842           Opc = SPU::DFNMSv2f64;
 843
 844         return CurDAG->getMachineNode(Opc, dl, OpVT,
 845                                       Op00.getOperand(0),
 846                                       Op00.getOperand(1),
 847                                       Op0.getOperand(1));
 848       }
 849     }
 850
 851     SDValue negConst = CurDAG->getConstant(0x8000000000000000ULL, MVT::i64);
 852     SDNode *signMask = 0;
 853     unsigned Opc = SPU::XORfneg64;
 854
 855     if (OpVT == MVT::f64) {
 856       signMask = SelectI64Constant(negConst.getNode(), MVT::i64, dl);
 857     } else if (OpVT == MVT::v2f64) {
 858       Opc = SPU::XORfnegvec;
 859       signMask = emitBuildVector(CurDAG->getNode(ISD::BUILD_VECTOR, dl,
 860                                                  MVT::v2i64,
 861                                                  negConst, negConst).getNode());
 862     }
 863
 864     return CurDAG->getMachineNode(Opc, dl, OpVT,
 865                                   N->getOperand(0), SDValue(signMask, 0));
 866   } else if (Opc == ISD::FABS) {
 867     if (OpVT == MVT::f64) {
 868       SDNode *signMask = SelectI64Constant(0x7fffffffffffffffULL, MVT::i64, dl);
 869       return CurDAG->getMachineNode(SPU::ANDfabs64, dl, OpVT,
 870                                     N->getOperand(0), SDValue(signMask, 0));
 871     } else if (OpVT == MVT::v2f64) {
 872       SDValue absConst = CurDAG->getConstant(0x7fffffffffffffffULL, MVT::i64);
 873       SDValue absVec = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64,
 874                                        absConst, absConst);
 875       SDNode *signMask = emitBuildVector(absVec.getNode());
 876       return CurDAG->getMachineNode(SPU::ANDfabsvec, dl, OpVT,
 877                                     N->getOperand(0), SDValue(signMask, 0));
 878     }
 879   } else if (Opc == SPUISD::LDRESULT) {
 880     // Custom select instructions for LDRESULT
 881     EVT VT = N->getValueType(0);
 882     SDValue Arg = N->getOperand(0);
 883     SDValue Chain = N->getOperand(1);
 884     SDNode *Result;
 885     const valtype_map_s *vtm = getValueTypeMapEntry(VT);
 886
 887     if (vtm->ldresult_ins == 0) {
 888       report_fatal_error("LDRESULT for unsupported type: " +
 889                          Twine(VT.getEVTString()));
 890     }
 891
 892     Opc = vtm->ldresult_ins;
 893     if (vtm->ldresult_imm) {
 894       SDValue Zero = CurDAG->getTargetConstant(0, VT);
 895
 896       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Zero, Chain);
 897     } else {
 898       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Arg, Chain);
 899     }
 900
 901     return Result;
 902   } else if (Opc == SPUISD::IndirectAddr) {
 903     // Look at the operands: SelectCode() will catch the cases that aren't
 904     // specifically handled here.
 905     //
 906     // SPUInstrInfo catches the following patterns:
 907     // (SPUindirect (SPUhi ...), (SPUlo ...))
 908     // (SPUindirect $sp, imm)
 909     EVT VT = N->getValueType(0);
 910     SDValue Op0 = N->getOperand(0);
 911     SDValue Op1 = N->getOperand(1);
 912     RegisterSDNode *RN;
 913
 914     if ((Op0.getOpcode() != SPUISD::Hi && Op1.getOpcode() != SPUISD::Lo)
 915         || (Op0.getOpcode() == ISD::Register
 916             && ((RN = dyn_cast<RegisterSDNode>(Op0.getNode())) != 0
 917                 && RN->getReg() != SPU::R1))) {
 918       NewOpc = SPU::Ar32;
 919       Ops[1] = Op1;
 920       if (Op1.getOpcode() == ISD::Constant) {
 921         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 922         Op1 = CurDAG->getTargetConstant(CN->getSExtValue(), VT);
 923         if (isInt<10>(CN->getSExtValue())) {
 924           NewOpc = SPU::AIr32;
 925           Ops[1] = Op1;
 926         } else {
 927           Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILr32, dl,
 928                                                   N->getValueType(0),
 929                                                   Op1),
 930                            0);
 931         }
 932       }
 933       Ops[0] = Op0;
 934       n_ops = 2;
 935     }
 936   }
 937
 938   if (n_ops > 0) {
 939     if (N->hasOneUse())
 940       return CurDAG->SelectNodeTo(N, NewOpc, OpVT, Ops, n_ops);
 941     else
 942       return CurDAG->getMachineNode(NewOpc, dl, OpVT, Ops, n_ops);
 943   } else
 944     return SelectCode(N);
 945 }
 946
 947 /*!
 948  * Emit the instruction sequence for i64 left shifts. The basic algorithm
 949  * is to fill the bottom two word slots with zeros so that zeros are shifted
 950  * in as the entire quadword is shifted left.
 951  *
 952  * \note This code could also be used to implement v2i64 shl.
 953  *
 954  * @param Op The shl operand
 955  * @param OpVT Op's machine value value type (doesn't need to be passed, but
 956  * makes life easier.)
 957  * @return The SDNode with the entire instruction sequence
 958  */
 959 SDNode *
 960 SPUDAGToDAGISel::SelectSHLi64(SDNode *N, EVT OpVT) {
 961   SDValue Op0 = N->getOperand(0);
 962   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 963                                OpVT, (128 / OpVT.getSizeInBits()));
 964   SDValue ShiftAmt = N->getOperand(1);
 965   EVT ShiftAmtVT = ShiftAmt.getValueType();
 966   SDNode *VecOp0, *SelMask, *ZeroFill, *Shift = 0;
 967   SDValue SelMaskVal;
 968   DebugLoc dl = N->getDebugLoc();
 969
 970   VecOp0 = CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, VecVT,
 971                                   Op0, getRC(MVT::v2i64) );
 972   SelMaskVal = CurDAG->getTargetConstant(0xff00ULL, MVT::i16);
 973   SelMask = CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT, SelMaskVal);
 974   ZeroFill = CurDAG->getMachineNode(SPU::ILv2i64, dl, VecVT,
 975                                     CurDAG->getTargetConstant(0, OpVT));
 976   VecOp0 = CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
 977                                   SDValue(ZeroFill, 0),
 978                                   SDValue(VecOp0, 0),
 979                                   SDValue(SelMask, 0));
 980
 981   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
 982     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
 983     unsigned bits = unsigned(CN->getZExtValue()) & 7;
 984
 985     if (bytes > 0) {
 986       Shift =
 987         CurDAG->getMachineNode(SPU::SHLQBYIv2i64, dl, VecVT,
 988                                SDValue(VecOp0, 0),
 989                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
 990     }
 991
 992     if (bits > 0) {
 993       Shift =
 994         CurDAG->getMachineNode(SPU::SHLQBIIv2i64, dl, VecVT,
 995                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
 996                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
 997     }
 998   } else {
 999     SDNode *Bytes =
1000       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1001                              ShiftAmt,
1002                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1003     SDNode *Bits =
1004       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1005                              ShiftAmt,
1006                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1007     Shift =
1008       CurDAG->getMachineNode(SPU::SHLQBYv2i64, dl, VecVT,
1009                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1010     Shift =
1011       CurDAG->getMachineNode(SPU::SHLQBIv2i64, dl, VecVT,
1012                              SDValue(Shift, 0), SDValue(Bits, 0));
1013   }
1014
1015   return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1016                                 OpVT, SDValue(Shift, 0), getRC(MVT::i64));
1017 }
1018
1019 /*!
1020  * Emit the instruction sequence for i64 logical right shifts.
1021  *
1022  * @param Op The shl operand
1023  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1024  * makes life easier.)
1025  * @return The SDNode with the entire instruction sequence
1026  */
1027 SDNode *
1028 SPUDAGToDAGISel::SelectSRLi64(SDNode *N, EVT OpVT) {
1029   SDValue Op0 = N->getOperand(0);
1030   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1031                                OpVT, (128 / OpVT.getSizeInBits()));
1032   SDValue ShiftAmt = N->getOperand(1);
1033   EVT ShiftAmtVT = ShiftAmt.getValueType();
1034   SDNode *VecOp0, *Shift = 0;
1035   DebugLoc dl = N->getDebugLoc();
1036
1037   VecOp0 = CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, VecVT,
1038                                   Op0, getRC(MVT::v2i64) );
1039
1040   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1041     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1042     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1043
1044     if (bytes > 0) {
1045       Shift =
1046         CurDAG->getMachineNode(SPU::ROTQMBYIv2i64, dl, VecVT,
1047                                SDValue(VecOp0, 0),
1048                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1049     }
1050
1051     if (bits > 0) {
1052       Shift =
1053         CurDAG->getMachineNode(SPU::ROTQMBIIv2i64, dl, VecVT,
1054                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1055                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1056     }
1057   } else {
1058     SDNode *Bytes =
1059       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1060                              ShiftAmt,
1061                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1062     SDNode *Bits =
1063       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1064                              ShiftAmt,
1065                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1066
1067     // Ensure that the shift amounts are negated!
1068     Bytes = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1069                                    SDValue(Bytes, 0),
1070                                    CurDAG->getTargetConstant(0, ShiftAmtVT));
1071
1072     Bits = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1073                                   SDValue(Bits, 0),
1074                                   CurDAG->getTargetConstant(0, ShiftAmtVT));
1075
1076     Shift =
1077       CurDAG->getMachineNode(SPU::ROTQMBYv2i64, dl, VecVT,
1078                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1079     Shift =
1080       CurDAG->getMachineNode(SPU::ROTQMBIv2i64, dl, VecVT,
1081                              SDValue(Shift, 0), SDValue(Bits, 0));
1082   }
1083
1084   return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1085                                 OpVT, SDValue(Shift, 0), getRC(MVT::i64));
1086 }
1087
1088 /*!
1089  * Emit the instruction sequence for i64 arithmetic right shifts.
1090  *
1091  * @param Op The shl operand
1092  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1093  * makes life easier.)
1094  * @return The SDNode with the entire instruction sequence
1095  */
1096 SDNode *
1097 SPUDAGToDAGISel::SelectSRAi64(SDNode *N, EVT OpVT) {
1098   // Promote Op0 to vector
1099   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1100                                OpVT, (128 / OpVT.getSizeInBits()));
1101   SDValue ShiftAmt = N->getOperand(1);
1102   EVT ShiftAmtVT = ShiftAmt.getValueType();
1103   DebugLoc dl = N->getDebugLoc();
1104
1105   SDNode *VecOp0 =
1106     CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1107                            VecVT, N->getOperand(0), getRC(MVT::v2i64));
1108
1109   SDValue SignRotAmt = CurDAG->getTargetConstant(31, ShiftAmtVT);
1110   SDNode *SignRot =
1111     CurDAG->getMachineNode(SPU::ROTMAIv2i64_i32, dl, MVT::v2i64,
1112                            SDValue(VecOp0, 0), SignRotAmt);
1113   SDNode *UpperHalfSign =
1114     CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1115                            MVT::i32, SDValue(SignRot, 0), getRC(MVT::i32));
1116
1117   SDNode *UpperHalfSignMask =
1118     CurDAG->getMachineNode(SPU::FSM64r32, dl, VecVT, SDValue(UpperHalfSign, 0));
1119   SDNode *UpperLowerMask =
1120     CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT,
1121                            CurDAG->getTargetConstant(0xff00ULL, MVT::i16));
1122   SDNode *UpperLowerSelect =
1123     CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1124                            SDValue(UpperHalfSignMask, 0),
1125                            SDValue(VecOp0, 0),
1126                            SDValue(UpperLowerMask, 0));
1127
1128   SDNode *Shift = 0;
1129
1130   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1131     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1132     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1133
1134     if (bytes > 0) {
1135       bytes = 31 - bytes;
1136       Shift =
1137         CurDAG->getMachineNode(SPU::ROTQBYIv2i64, dl, VecVT,
1138                                SDValue(UpperLowerSelect, 0),
1139                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1140     }
1141
1142     if (bits > 0) {
1143       bits = 8 - bits;
1144       Shift =
1145         CurDAG->getMachineNode(SPU::ROTQBIIv2i64, dl, VecVT,
1146                                SDValue((Shift != 0 ? Shift : UpperLowerSelect), 0),
1147                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1148     }
1149   } else {
1150     SDNode *NegShift =
1151       CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1152                              ShiftAmt, CurDAG->getTargetConstant(0, ShiftAmtVT));
1153
1154     Shift =
1155       CurDAG->getMachineNode(SPU::ROTQBYBIv2i64_r32, dl, VecVT,
1156                              SDValue(UpperLowerSelect, 0), SDValue(NegShift, 0));
1157     Shift =
1158       CurDAG->getMachineNode(SPU::ROTQBIv2i64, dl, VecVT,
1159                              SDValue(Shift, 0), SDValue(NegShift, 0));
1160   }
1161
1162   return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1163                                 OpVT, SDValue(Shift, 0), getRC(MVT::i64));
1164 }
1165
1166 /*!
1167  Do the necessary magic necessary to load a i64 constant
1168  */
1169 SDNode *SPUDAGToDAGISel::SelectI64Constant(SDNode *N, EVT OpVT,
1170                                            DebugLoc dl) {
1171   ConstantSDNode *CN = cast<ConstantSDNode>(N);
1172   return SelectI64Constant(CN->getZExtValue(), OpVT, dl);
1173 }
1174
1175 SDNode *SPUDAGToDAGISel::SelectI64Constant(uint64_t Value64, EVT OpVT,
1176                                            DebugLoc dl) {
1177   EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(), OpVT, 2);
1178   SDValue i64vec =
1179           SPU::LowerV2I64Splat(OpVecVT, *CurDAG, Value64, dl);
1180
1181   // Here's where it gets interesting, because we have to parse out the
1182   // subtree handed back in i64vec:
1183
1184   if (i64vec.getOpcode() == ISD::BIT_CONVERT) {
1185     // The degenerate case where the upper and lower bits in the splat are
1186     // identical:
1187     SDValue Op0 = i64vec.getOperand(0);
1188
1189     ReplaceUses(i64vec, Op0);
1190     return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, OpVT,
1191                                   SDValue(emitBuildVector(Op0.getNode()), 0),
1192                                   getRC(MVT::i64));
1193   } else if (i64vec.getOpcode() == SPUISD::SHUFB) {
1194     SDValue lhs = i64vec.getOperand(0);
1195     SDValue rhs = i64vec.getOperand(1);
1196     SDValue shufmask = i64vec.getOperand(2);
1197
1198     if (lhs.getOpcode() == ISD::BIT_CONVERT) {
1199       ReplaceUses(lhs, lhs.getOperand(0));
1200       lhs = lhs.getOperand(0);
1201     }
1202
1203     SDNode *lhsNode = (lhs.getNode()->isMachineOpcode()
1204                        ? lhs.getNode()
1205                        : emitBuildVector(lhs.getNode()));
1206
1207     if (rhs.getOpcode() == ISD::BIT_CONVERT) {
1208       ReplaceUses(rhs, rhs.getOperand(0));
1209       rhs = rhs.getOperand(0);
1210     }
1211
1212     SDNode *rhsNode = (rhs.getNode()->isMachineOpcode()
1213                        ? rhs.getNode()
1214                        : emitBuildVector(rhs.getNode()));
1215
1216     if (shufmask.getOpcode() == ISD::BIT_CONVERT) {
1217       ReplaceUses(shufmask, shufmask.getOperand(0));
1218       shufmask = shufmask.getOperand(0);
1219     }
1220
1221     SDNode *shufMaskNode = (shufmask.getNode()->isMachineOpcode()
1222                             ? shufmask.getNode()
1223                             : emitBuildVector(shufmask.getNode()));
1224
1225    SDValue shufNode =
1226             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
1227                                    SDValue(lhsNode, 0), SDValue(rhsNode, 0),
1228                                    SDValue(shufMaskNode, 0));
1229     HandleSDNode Dummy(shufNode);
1230     SDNode *SN = SelectCode(Dummy.getValue().getNode());
1231     if (SN == 0) SN = Dummy.getValue().getNode();
1232
1233     return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1234                                   OpVT, SDValue(SN, 0), getRC(MVT::i64));
1235   } else if (i64vec.getOpcode() == ISD::BUILD_VECTOR) {
1236     return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, OpVT,
1237                                   SDValue(emitBuildVector(i64vec.getNode()), 0),
1238                                   getRC(MVT::i64));
1239   } else {
1240     report_fatal_error("SPUDAGToDAGISel::SelectI64Constant: Unhandled i64vec"
1241                       "condition");
1242   }
1243 }
1244
1245 /// createSPUISelDag - This pass converts a legalized DAG into a
1246 /// SPU-specific DAG, ready for instruction scheduling.
1247 ///
1248 FunctionPass *llvm::createSPUISelDag(SPUTargetMachine &TM) {
1249   return new SPUDAGToDAGISel(TM);
1250 }