lib/Target/CellSPU/SPUISelDAGToDAG.cpp

   1 //===-- SPUISelDAGToDAG.cpp - CellSPU pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for the Cell SPU,
  11 // converting from a legalized dag to a SPU-target dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SPU.h"
  16 #include "SPUTargetMachine.h"
  17 #include "SPUISelLowering.h"
  18 #include "SPUHazardRecognizers.h"
  19 #include "SPUFrameInfo.h"
  20 #include "SPURegisterNames.h"
  21 #include "SPUTargetMachine.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/Target/TargetOptions.h"
  29 #include "llvm/ADT/Statistic.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/GlobalValue.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/LLVMContext.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Compiler.h"
  38 #include "llvm/Support/raw_ostream.h"
  39
  40 using namespace llvm;
  41
  42 namespace {
  43   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  44   bool
  45   isI64IntS10Immediate(ConstantSDNode *CN)
  46   {
  47     return isInt<10>(CN->getSExtValue());
  48   }
  49
  50   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  51   bool
  52   isI32IntS10Immediate(ConstantSDNode *CN)
  53   {
  54     return isInt<10>(CN->getSExtValue());
  55   }
  56
  57   //! ConstantSDNode predicate for i32 unsigned 10-bit immediate values
  58   bool
  59   isI32IntU10Immediate(ConstantSDNode *CN)
  60   {
  61     return isUInt<10>(CN->getSExtValue());
  62   }
  63
  64   //! ConstantSDNode predicate for i16 sign-extended, 10-bit immediate values
  65   bool
  66   isI16IntS10Immediate(ConstantSDNode *CN)
  67   {
  68     return isInt<10>(CN->getSExtValue());
  69   }
  70
  71   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  72   bool
  73   isI16IntS10Immediate(SDNode *N)
  74   {
  75     ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
  76     return (CN != 0 && isI16IntS10Immediate(CN));
  77   }
  78
  79   //! ConstantSDNode predicate for i16 unsigned 10-bit immediate values
  80   bool
  81   isI16IntU10Immediate(ConstantSDNode *CN)
  82   {
  83     return isUInt<10>((short) CN->getZExtValue());
  84   }
  85
  86   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  87   bool
  88   isI16IntU10Immediate(SDNode *N)
  89   {
  90     return (N->getOpcode() == ISD::Constant
  91             && isI16IntU10Immediate(cast<ConstantSDNode>(N)));
  92   }
  93
  94   //! ConstantSDNode predicate for signed 16-bit values
  95   /*!
  96     \arg CN The constant SelectionDAG node holding the value
  97     \arg Imm The returned 16-bit value, if returning true
  98
  99     This predicate tests the value in \a CN to see whether it can be
 100     represented as a 16-bit, sign-extended quantity. Returns true if
 101     this is the case.
 102    */
 103   bool
 104   isIntS16Immediate(ConstantSDNode *CN, short &Imm)
 105   {
 106     EVT vt = CN->getValueType(0);
 107     Imm = (short) CN->getZExtValue();
 108     if (vt.getSimpleVT() >= MVT::i1 && vt.getSimpleVT() <= MVT::i16) {
 109       return true;
 110     } else if (vt == MVT::i32) {
 111       int32_t i_val = (int32_t) CN->getZExtValue();
 112       short s_val = (short) i_val;
 113       return i_val == s_val;
 114     } else {
 115       int64_t i_val = (int64_t) CN->getZExtValue();
 116       short s_val = (short) i_val;
 117       return i_val == s_val;
 118     }
 119
 120     return false;
 121   }
 122
 123   //! SDNode predicate for signed 16-bit values.
 124   bool
 125   isIntS16Immediate(SDNode *N, short &Imm)
 126   {
 127     return (N->getOpcode() == ISD::Constant
 128             && isIntS16Immediate(cast<ConstantSDNode>(N), Imm));
 129   }
 130
 131   //! ConstantFPSDNode predicate for representing floats as 16-bit sign ext.
 132   static bool
 133   isFPS16Immediate(ConstantFPSDNode *FPN, short &Imm)
 134   {
 135     EVT vt = FPN->getValueType(0);
 136     if (vt == MVT::f32) {
 137       int val = FloatToBits(FPN->getValueAPF().convertToFloat());
 138       int sval = (int) ((val << 16) >> 16);
 139       Imm = (short) val;
 140       return val == sval;
 141     }
 142
 143     return false;
 144   }
 145
 146   bool
 147   isHighLow(const SDValue &Op)
 148   {
 149     return (Op.getOpcode() == SPUISD::IndirectAddr
 150             && ((Op.getOperand(0).getOpcode() == SPUISD::Hi
 151                  && Op.getOperand(1).getOpcode() == SPUISD::Lo)
 152                 || (Op.getOperand(0).getOpcode() == SPUISD::Lo
 153                     && Op.getOperand(1).getOpcode() == SPUISD::Hi)));
 154   }
 155
 156   //===------------------------------------------------------------------===//
 157   //! EVT to "useful stuff" mapping structure:
 158
 159   struct valtype_map_s {
 160     EVT VT;
 161     unsigned ldresult_ins;      /// LDRESULT instruction (0 = undefined)
 162     bool ldresult_imm;          /// LDRESULT instruction requires immediate?
 163     unsigned lrinst;            /// LR instruction
 164   };
 165
 166   const valtype_map_s valtype_map[] = {
 167     { MVT::i8,    SPU::ORBIr8,  true,  SPU::LRr8 },
 168     { MVT::i16,   SPU::ORHIr16, true,  SPU::LRr16 },
 169     { MVT::i32,   SPU::ORIr32,  true,  SPU::LRr32 },
 170     { MVT::i64,   SPU::ORr64,   false, SPU::LRr64 },
 171     { MVT::f32,   SPU::ORf32,   false, SPU::LRf32 },
 172     { MVT::f64,   SPU::ORf64,   false, SPU::LRf64 },
 173     // vector types... (sigh!)
 174     { MVT::v16i8, 0,            false, SPU::LRv16i8 },
 175     { MVT::v8i16, 0,            false, SPU::LRv8i16 },
 176     { MVT::v4i32, 0,            false, SPU::LRv4i32 },
 177     { MVT::v2i64, 0,            false, SPU::LRv2i64 },
 178     { MVT::v4f32, 0,            false, SPU::LRv4f32 },
 179     { MVT::v2f64, 0,            false, SPU::LRv2f64 }
 180   };
 181
 182   const size_t n_valtype_map = sizeof(valtype_map) / sizeof(valtype_map[0]);
 183
 184   const valtype_map_s *getValueTypeMapEntry(EVT VT)
 185   {
 186     const valtype_map_s *retval = 0;
 187     for (size_t i = 0; i < n_valtype_map; ++i) {
 188       if (valtype_map[i].VT == VT) {
 189         retval = valtype_map + i;
 190         break;
 191       }
 192     }
 193
 194
 195 #ifndef NDEBUG
 196     if (retval == 0) {
 197       report_fatal_error("SPUISelDAGToDAG.cpp: getValueTypeMapEntry returns"
 198                          "NULL for " + Twine(VT.getEVTString()));
 199     }
 200 #endif
 201
 202     return retval;
 203   }
 204
 205   //! Generate the carry-generate shuffle mask.
 206   SDValue getCarryGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 207     SmallVector<SDValue, 16 > ShufBytes;
 208
 209     // Create the shuffle mask for "rotating" the borrow up one register slot
 210     // once the borrow is generated.
 211     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 212     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 213     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 214     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 215
 216     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 217                        &ShufBytes[0], ShufBytes.size());
 218   }
 219
 220   //! Generate the borrow-generate shuffle mask
 221   SDValue getBorrowGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 222     SmallVector<SDValue, 16 > ShufBytes;
 223
 224     // Create the shuffle mask for "rotating" the borrow up one register slot
 225     // once the borrow is generated.
 226     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 227     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 228     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 229     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 230
 231     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 232                        &ShufBytes[0], ShufBytes.size());
 233   }
 234
 235   //===------------------------------------------------------------------===//
 236   /// SPUDAGToDAGISel - Cell SPU-specific code to select SPU machine
 237   /// instructions for SelectionDAG operations.
 238   ///
 239   class SPUDAGToDAGISel :
 240     public SelectionDAGISel
 241   {
 242     SPUTargetMachine &TM;
 243     SPUTargetLowering &SPUtli;
 244     unsigned GlobalBaseReg;
 245
 246   public:
 247     explicit SPUDAGToDAGISel(SPUTargetMachine &tm) :
 248       SelectionDAGISel(tm),
 249       TM(tm),
 250       SPUtli(*tm.getTargetLowering())
 251     { }
 252
 253     virtual bool runOnMachineFunction(MachineFunction &MF) {
 254       // Make sure we re-emit a set of the global base reg if necessary
 255       GlobalBaseReg = 0;
 256       SelectionDAGISel::runOnMachineFunction(MF);
 257       return true;
 258     }
 259
 260     /// getI32Imm - Return a target constant with the specified value, of type
 261     /// i32.
 262     inline SDValue getI32Imm(uint32_t Imm) {
 263       return CurDAG->getTargetConstant(Imm, MVT::i32);
 264     }
 265
 266     /// getI64Imm - Return a target constant with the specified value, of type
 267     /// i64.
 268     inline SDValue getI64Imm(uint64_t Imm) {
 269       return CurDAG->getTargetConstant(Imm, MVT::i64);
 270     }
 271
 272     /// getSmallIPtrImm - Return a target constant of pointer type.
 273     inline SDValue getSmallIPtrImm(unsigned Imm) {
 274       return CurDAG->getTargetConstant(Imm, SPUtli.getPointerTy());
 275       }
 276
 277     SDNode *emitBuildVector(SDNode *bvNode) {
 278       EVT vecVT = bvNode->getValueType(0);
 279       EVT eltVT = vecVT.getVectorElementType();
 280       DebugLoc dl = bvNode->getDebugLoc();
 281
 282       // Check to see if this vector can be represented as a CellSPU immediate
 283       // constant by invoking all of the instruction selection predicates:
 284       if (((vecVT == MVT::v8i16) &&
 285            (SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i16).getNode() != 0)) ||
 286           ((vecVT == MVT::v4i32) &&
 287            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 288             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 289             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 290             (SPU::get_v4i32_imm(bvNode, *CurDAG).getNode() != 0))) ||
 291           ((vecVT == MVT::v2i64) &&
 292            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 293             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 294             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i64).getNode() != 0)))) {
 295         HandleSDNode Dummy(SDValue(bvNode, 0));
 296         if (SDNode *N = Select(bvNode))
 297           return N;
 298         return Dummy.getValue().getNode();
 299       }
 300
 301       // No, need to emit a constant pool spill:
 302       std::vector<Constant*> CV;
 303
 304       for (size_t i = 0; i < bvNode->getNumOperands(); ++i) {
 305         ConstantSDNode *V = dyn_cast<ConstantSDNode > (bvNode->getOperand(i));
 306         CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
 307       }
 308
 309       const Constant *CP = ConstantVector::get(CV);
 310       SDValue CPIdx = CurDAG->getConstantPool(CP, SPUtli.getPointerTy());
 311       unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 312       SDValue CGPoolOffset =
 313               SPU::LowerConstantPool(CPIdx, *CurDAG,
 314                                      SPUtli.getSPUTargetMachine());
 315
 316       HandleSDNode Dummy(CurDAG->getLoad(vecVT, dl,
 317                                          CurDAG->getEntryNode(), CGPoolOffset,
 318                                          PseudoSourceValue::getConstantPool(),0,
 319                                          false, false, Alignment));
 320       CurDAG->ReplaceAllUsesWith(SDValue(bvNode, 0), Dummy.getValue());
 321       if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 322         return N;
 323       return Dummy.getValue().getNode();
 324     }
 325
 326     /// Select - Convert the specified operand from a target-independent to a
 327     /// target-specific node if it hasn't already been changed.
 328     SDNode *Select(SDNode *N);
 329
 330     //! Emit the instruction sequence for i64 shl
 331     SDNode *SelectSHLi64(SDNode *N, EVT OpVT);
 332
 333     //! Emit the instruction sequence for i64 srl
 334     SDNode *SelectSRLi64(SDNode *N, EVT OpVT);
 335
 336     //! Emit the instruction sequence for i64 sra
 337     SDNode *SelectSRAi64(SDNode *N, EVT OpVT);
 338
 339     //! Emit the necessary sequence for loading i64 constants:
 340     SDNode *SelectI64Constant(SDNode *N, EVT OpVT, DebugLoc dl);
 341
 342     //! Alternate instruction emit sequence for loading i64 constants
 343     SDNode *SelectI64Constant(uint64_t i64const, EVT OpVT, DebugLoc dl);
 344
 345     //! Returns true if the address N is an A-form (local store) address
 346     bool SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 347                          SDValue &Index);
 348
 349     //! D-form address predicate
 350     bool SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 351                          SDValue &Index);
 352
 353     /// Alternate D-form address using i7 offset predicate
 354     bool SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 355                           SDValue &Base);
 356
 357     /// D-form address selection workhorse
 358     bool DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Disp,
 359                                SDValue &Base, int minOffset, int maxOffset);
 360
 361     //! Address predicate if N can be expressed as an indexed [r+r] operation.
 362     bool SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 363                          SDValue &Index);
 364
 365     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 366     /// inline asm expressions.
 367     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 368                                               char ConstraintCode,
 369                                               std::vector<SDValue> &OutOps) {
 370       SDValue Op0, Op1;
 371       switch (ConstraintCode) {
 372       default: return true;
 373       case 'm':   // memory
 374         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 375             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1))
 376           SelectXFormAddr(Op.getNode(), Op, Op0, Op1);
 377         break;
 378       case 'o':   // offsetable
 379         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 380             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1)) {
 381           Op0 = Op;
 382           Op1 = getSmallIPtrImm(0);
 383         }
 384         break;
 385       case 'v':   // not offsetable
 386 #if 1
 387         llvm_unreachable("InlineAsmMemoryOperand 'v' constraint not handled.");
 388 #else
 389         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 390 #endif
 391         break;
 392       }
 393
 394       OutOps.push_back(Op0);
 395       OutOps.push_back(Op1);
 396       return false;
 397     }
 398
 399     virtual const char *getPassName() const {
 400       return "Cell SPU DAG->DAG Pattern Instruction Selection";
 401     }
 402
 403     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 404     /// this target when scheduling the DAG.
 405     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 406       const TargetInstrInfo *II = TM.getInstrInfo();
 407       assert(II && "No InstrInfo?");
 408       return new SPUHazardRecognizer(*II);
 409     }
 410
 411     // Include the pieces autogenerated from the target description.
 412 #include "SPUGenDAGISel.inc"
 413   };
 414 }
 415
 416 /*!
 417  \arg Op The ISD instruction operand
 418  \arg N The address to be tested
 419  \arg Base The base address
 420  \arg Index The base address index
 421  */
 422 bool
 423 SPUDAGToDAGISel::SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 424                     SDValue &Index) {
 425   // These match the addr256k operand type:
 426   EVT OffsVT = MVT::i16;
 427   SDValue Zero = CurDAG->getTargetConstant(0, OffsVT);
 428
 429   switch (N.getOpcode()) {
 430   case ISD::Constant:
 431   case ISD::ConstantPool:
 432   case ISD::GlobalAddress:
 433     report_fatal_error("SPU SelectAFormAddr: Constant/Pool/Global not lowered.");
 434     /*NOTREACHED*/
 435
 436   case ISD::TargetConstant:
 437   case ISD::TargetGlobalAddress:
 438   case ISD::TargetJumpTable:
 439     report_fatal_error("SPUSelectAFormAddr: Target Constant/Pool/Global "
 440                       "not wrapped as A-form address.");
 441     /*NOTREACHED*/
 442
 443   case SPUISD::AFormAddr:
 444     // Just load from memory if there's only a single use of the location,
 445     // otherwise, this will get handled below with D-form offset addresses
 446     if (N.hasOneUse()) {
 447       SDValue Op0 = N.getOperand(0);
 448       switch (Op0.getOpcode()) {
 449       case ISD::TargetConstantPool:
 450       case ISD::TargetJumpTable:
 451         Base = Op0;
 452         Index = Zero;
 453         return true;
 454
 455       case ISD::TargetGlobalAddress: {
 456         GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op0);
 457         const GlobalValue *GV = GSDN->getGlobal();
 458         if (GV->getAlignment() == 16) {
 459           Base = Op0;
 460           Index = Zero;
 461           return true;
 462         }
 463         break;
 464       }
 465       }
 466     }
 467     break;
 468   }
 469   return false;
 470 }
 471
 472 bool
 473 SPUDAGToDAGISel::SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 474                                   SDValue &Base) {
 475   const int minDForm2Offset = -(1 << 7);
 476   const int maxDForm2Offset = (1 << 7) - 1;
 477   return DFormAddressPredicate(Op, N, Disp, Base, minDForm2Offset,
 478                                maxDForm2Offset);
 479 }
 480
 481 /*!
 482   \arg Op The ISD instruction (ignored)
 483   \arg N The address to be tested
 484   \arg Base Base address register/pointer
 485   \arg Index Base address index
 486
 487   Examine the input address by a base register plus a signed 10-bit
 488   displacement, [r+I10] (D-form address).
 489
 490   \return true if \a N is a D-form address with \a Base and \a Index set
 491   to non-empty SDValue instances.
 492 */
 493 bool
 494 SPUDAGToDAGISel::SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 495                                  SDValue &Index) {
 496   return DFormAddressPredicate(Op, N, Base, Index,
 497                                SPUFrameInfo::minFrameOffset(),
 498                                SPUFrameInfo::maxFrameOffset());
 499 }
 500
 501 bool
 502 SPUDAGToDAGISel::DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Base,
 503                                       SDValue &Index, int minOffset,
 504                                       int maxOffset) {
 505   unsigned Opc = N.getOpcode();
 506   EVT PtrTy = SPUtli.getPointerTy();
 507
 508   if (Opc == ISD::FrameIndex) {
 509     // Stack frame index must be less than 512 (divided by 16):
 510     FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(N);
 511     int FI = int(FIN->getIndex());
 512     DEBUG(errs() << "SelectDFormAddr: ISD::FrameIndex = "
 513                << FI << "\n");
 514     if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 515       Base = CurDAG->getTargetConstant(0, PtrTy);
 516       Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 517       return true;
 518     }
 519   } else if (Opc == ISD::ADD) {
 520     // Generated by getelementptr
 521     const SDValue Op0 = N.getOperand(0);
 522     const SDValue Op1 = N.getOperand(1);
 523
 524     if ((Op0.getOpcode() == SPUISD::Hi && Op1.getOpcode() == SPUISD::Lo)
 525         || (Op1.getOpcode() == SPUISD::Hi && Op0.getOpcode() == SPUISD::Lo)) {
 526       Base = CurDAG->getTargetConstant(0, PtrTy);
 527       Index = N;
 528       return true;
 529     } else if (Op1.getOpcode() == ISD::Constant
 530                || Op1.getOpcode() == ISD::TargetConstant) {
 531       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op1);
 532       int32_t offset = int32_t(CN->getSExtValue());
 533
 534       if (Op0.getOpcode() == ISD::FrameIndex) {
 535         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op0);
 536         int FI = int(FIN->getIndex());
 537         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 538                    << " frame index = " << FI << "\n");
 539
 540         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 541           Base = CurDAG->getTargetConstant(offset, PtrTy);
 542           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 543           return true;
 544         }
 545       } else if (offset > minOffset && offset < maxOffset) {
 546         Base = CurDAG->getTargetConstant(offset, PtrTy);
 547         Index = Op0;
 548         return true;
 549       }
 550     } else if (Op0.getOpcode() == ISD::Constant
 551                || Op0.getOpcode() == ISD::TargetConstant) {
 552       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0);
 553       int32_t offset = int32_t(CN->getSExtValue());
 554
 555       if (Op1.getOpcode() == ISD::FrameIndex) {
 556         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op1);
 557         int FI = int(FIN->getIndex());
 558         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 559                    << " frame index = " << FI << "\n");
 560
 561         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 562           Base = CurDAG->getTargetConstant(offset, PtrTy);
 563           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 564           return true;
 565         }
 566       } else if (offset > minOffset && offset < maxOffset) {
 567         Base = CurDAG->getTargetConstant(offset, PtrTy);
 568         Index = Op1;
 569         return true;
 570       }
 571     }
 572   } else if (Opc == SPUISD::IndirectAddr) {
 573     // Indirect with constant offset -> D-Form address
 574     const SDValue Op0 = N.getOperand(0);
 575     const SDValue Op1 = N.getOperand(1);
 576
 577     if (Op0.getOpcode() == SPUISD::Hi
 578         && Op1.getOpcode() == SPUISD::Lo) {
 579       // (SPUindirect (SPUhi <arg>, 0), (SPUlo <arg>, 0))
 580       Base = CurDAG->getTargetConstant(0, PtrTy);
 581       Index = N;
 582       return true;
 583     } else if (isa<ConstantSDNode>(Op0) || isa<ConstantSDNode>(Op1)) {
 584       int32_t offset = 0;
 585       SDValue idxOp;
 586
 587       if (isa<ConstantSDNode>(Op1)) {
 588         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 589         offset = int32_t(CN->getSExtValue());
 590         idxOp = Op0;
 591       } else if (isa<ConstantSDNode>(Op0)) {
 592         ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 593         offset = int32_t(CN->getSExtValue());
 594         idxOp = Op1;
 595       }
 596
 597       if (offset >= minOffset && offset <= maxOffset) {
 598         Base = CurDAG->getTargetConstant(offset, PtrTy);
 599         Index = idxOp;
 600         return true;
 601       }
 602     }
 603   } else if (Opc == SPUISD::AFormAddr) {
 604     Base = CurDAG->getTargetConstant(0, N.getValueType());
 605     Index = N;
 606     return true;
 607   } else if (Opc == SPUISD::LDRESULT) {
 608     Base = CurDAG->getTargetConstant(0, N.getValueType());
 609     Index = N;
 610     return true;
 611   } else if (Opc == ISD::Register || Opc == ISD::CopyFromReg) {
 612     unsigned OpOpc = Op->getOpcode();
 613
 614     if (OpOpc == ISD::STORE || OpOpc == ISD::LOAD) {
 615       // Direct load/store without getelementptr
 616       SDValue Addr, Offs;
 617
 618       // Get the register from CopyFromReg
 619       if (Opc == ISD::CopyFromReg)
 620         Addr = N.getOperand(1);
 621       else
 622         Addr = N;                       // Register
 623
 624       Offs = ((OpOpc == ISD::STORE) ? Op->getOperand(3) : Op->getOperand(2));
 625
 626       if (Offs.getOpcode() == ISD::Constant || Offs.getOpcode() == ISD::UNDEF) {
 627         if (Offs.getOpcode() == ISD::UNDEF)
 628           Offs = CurDAG->getTargetConstant(0, Offs.getValueType());
 629
 630         Base = Offs;
 631         Index = Addr;
 632         return true;
 633       }
 634     } else {
 635       /* If otherwise unadorned, default to D-form address with 0 offset: */
 636       if (Opc == ISD::CopyFromReg) {
 637         Index = N.getOperand(1);
 638       } else {
 639         Index = N;
 640       }
 641
 642       Base = CurDAG->getTargetConstant(0, Index.getValueType());
 643       return true;
 644     }
 645   }
 646
 647   return false;
 648 }
 649
 650 /*!
 651   \arg Op The ISD instruction operand
 652   \arg N The address operand
 653   \arg Base The base pointer operand
 654   \arg Index The offset/index operand
 655
 656   If the address \a N can be expressed as an A-form or D-form address, returns
 657   false.  Otherwise, creates two operands, Base and Index that will become the
 658   (r)(r) X-form address.
 659 */
 660 bool
 661 SPUDAGToDAGISel::SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 662                                  SDValue &Index) {
 663   if (!SelectAFormAddr(Op, N, Base, Index)
 664       && !SelectDFormAddr(Op, N, Base, Index)) {
 665     // If the address is neither A-form or D-form, punt and use an X-form
 666     // address:
 667     Base = N.getOperand(1);
 668     Index = N.getOperand(0);
 669     return true;
 670   }
 671
 672   return false;
 673 }
 674
 675 //! Convert the operand from a target-independent to a target-specific node
 676 /*!
 677  */
 678 SDNode *
 679 SPUDAGToDAGISel::Select(SDNode *N) {
 680   unsigned Opc = N->getOpcode();
 681   int n_ops = -1;
 682   unsigned NewOpc;
 683   EVT OpVT = N->getValueType(0);
 684   SDValue Ops[8];
 685   DebugLoc dl = N->getDebugLoc();
 686
 687   if (N->isMachineOpcode())
 688     return NULL;   // Already selected.
 689
 690   if (Opc == ISD::FrameIndex) {
 691     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 692     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 693     SDValue Imm0 = CurDAG->getTargetConstant(0, N->getValueType(0));
 694
 695     if (FI < 128) {
 696       NewOpc = SPU::AIr32;
 697       Ops[0] = TFI;
 698       Ops[1] = Imm0;
 699       n_ops = 2;
 700     } else {
 701       NewOpc = SPU::Ar32;
 702       Ops[0] = CurDAG->getRegister(SPU::R1, N->getValueType(0));
 703       Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILAr32, dl,
 704                                               N->getValueType(0), TFI, Imm0),
 705                        0);
 706       n_ops = 2;
 707     }
 708   } else if (Opc == ISD::Constant && OpVT == MVT::i64) {
 709     // Catch the i64 constants that end up here. Note: The backend doesn't
 710     // attempt to legalize the constant (it's useless because DAGCombiner
 711     // will insert 64-bit constants and we can't stop it).
 712     return SelectI64Constant(N, OpVT, N->getDebugLoc());
 713   } else if ((Opc == ISD::ZERO_EXTEND || Opc == ISD::ANY_EXTEND)
 714              && OpVT == MVT::i64) {
 715     SDValue Op0 = N->getOperand(0);
 716     EVT Op0VT = Op0.getValueType();
 717     EVT Op0VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 718                                     Op0VT, (128 / Op0VT.getSizeInBits()));
 719     EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(),
 720                                    OpVT, (128 / OpVT.getSizeInBits()));
 721     SDValue shufMask;
 722
 723     switch (Op0VT.getSimpleVT().SimpleTy) {
 724     default:
 725       report_fatal_error("CellSPU Select: Unhandled zero/any extend EVT");
 726       /*NOTREACHED*/
 727     case MVT::i32:
 728       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 729                                  CurDAG->getConstant(0x80808080, MVT::i32),
 730                                  CurDAG->getConstant(0x00010203, MVT::i32),
 731                                  CurDAG->getConstant(0x80808080, MVT::i32),
 732                                  CurDAG->getConstant(0x08090a0b, MVT::i32));
 733       break;
 734
 735     case MVT::i16:
 736       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 737                                  CurDAG->getConstant(0x80808080, MVT::i32),
 738                                  CurDAG->getConstant(0x80800203, MVT::i32),
 739                                  CurDAG->getConstant(0x80808080, MVT::i32),
 740                                  CurDAG->getConstant(0x80800a0b, MVT::i32));
 741       break;
 742
 743     case MVT::i8:
 744       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 745                                  CurDAG->getConstant(0x80808080, MVT::i32),
 746                                  CurDAG->getConstant(0x80808003, MVT::i32),
 747                                  CurDAG->getConstant(0x80808080, MVT::i32),
 748                                  CurDAG->getConstant(0x8080800b, MVT::i32));
 749       break;
 750     }
 751
 752     SDNode *shufMaskLoad = emitBuildVector(shufMask.getNode());
 753
 754     HandleSDNode PromoteScalar(CurDAG->getNode(SPUISD::PREFSLOT2VEC, dl,
 755                                                Op0VecVT, Op0));
 756
 757     SDValue PromScalar;
 758     if (SDNode *N = SelectCode(PromoteScalar.getValue().getNode()))
 759       PromScalar = SDValue(N, 0);
 760     else
 761       PromScalar = PromoteScalar.getValue();
 762
 763     SDValue zextShuffle =
 764             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
 765                             PromScalar, PromScalar,
 766                             SDValue(shufMaskLoad, 0));
 767
 768     HandleSDNode Dummy2(zextShuffle);
 769     if (SDNode *N = SelectCode(Dummy2.getValue().getNode()))
 770       zextShuffle = SDValue(N, 0);
 771     else
 772       zextShuffle = Dummy2.getValue();
 773     HandleSDNode Dummy(CurDAG->getNode(SPUISD::VEC2PREFSLOT, dl, OpVT,
 774                                        zextShuffle));
 775
 776     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 777     SelectCode(Dummy.getValue().getNode());
 778     return Dummy.getValue().getNode();
 779   } else if (Opc == ISD::ADD && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 780     SDNode *CGLoad =
 781             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 782
 783     HandleSDNode Dummy(CurDAG->getNode(SPUISD::ADD64_MARKER, dl, OpVT,
 784                                        N->getOperand(0), N->getOperand(1),
 785                                        SDValue(CGLoad, 0)));
 786
 787     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 788     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 789       return N;
 790     return Dummy.getValue().getNode();
 791   } else if (Opc == ISD::SUB && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 792     SDNode *CGLoad =
 793             emitBuildVector(getBorrowGenerateShufMask(*CurDAG, dl).getNode());
 794
 795     HandleSDNode Dummy(CurDAG->getNode(SPUISD::SUB64_MARKER, dl, OpVT,
 796                                        N->getOperand(0), N->getOperand(1),
 797                                        SDValue(CGLoad, 0)));
 798
 799     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 800     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 801       return N;
 802     return Dummy.getValue().getNode();
 803   } else if (Opc == ISD::MUL && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 804     SDNode *CGLoad =
 805             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 806
 807     HandleSDNode Dummy(CurDAG->getNode(SPUISD::MUL64_MARKER, dl, OpVT,
 808                                        N->getOperand(0), N->getOperand(1),
 809                                        SDValue(CGLoad, 0)));
 810     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 811     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 812       return N;
 813     return Dummy.getValue().getNode();
 814   } else if (Opc == ISD::TRUNCATE) {
 815     SDValue Op0 = N->getOperand(0);
 816     if ((Op0.getOpcode() == ISD::SRA || Op0.getOpcode() == ISD::SRL)
 817         && OpVT == MVT::i32
 818         && Op0.getValueType() == MVT::i64) {
 819       // Catch (truncate:i32 ([sra|srl]:i64 arg, c), where c >= 32
 820       //
 821       // Take advantage of the fact that the upper 32 bits are in the
 822       // i32 preferred slot and avoid shuffle gymnastics:
 823       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0.getOperand(1));
 824       if (CN != 0) {
 825         unsigned shift_amt = unsigned(CN->getZExtValue());
 826
 827         if (shift_amt >= 32) {
 828           SDNode *hi32 =
 829                   CurDAG->getMachineNode(SPU::ORr32_r64, dl, OpVT,
 830                                          Op0.getOperand(0));
 831
 832           shift_amt -= 32;
 833           if (shift_amt > 0) {
 834             // Take care of the additional shift, if present:
 835             SDValue shift = CurDAG->getTargetConstant(shift_amt, MVT::i32);
 836             unsigned Opc = SPU::ROTMAIr32_i32;
 837
 838             if (Op0.getOpcode() == ISD::SRL)
 839               Opc = SPU::ROTMr32;
 840
 841             hi32 = CurDAG->getMachineNode(Opc, dl, OpVT, SDValue(hi32, 0),
 842                                           shift);
 843           }
 844
 845           return hi32;
 846         }
 847       }
 848     }
 849   } else if (Opc == ISD::SHL) {
 850     if (OpVT == MVT::i64)
 851       return SelectSHLi64(N, OpVT);
 852   } else if (Opc == ISD::SRL) {
 853     if (OpVT == MVT::i64)
 854       return SelectSRLi64(N, OpVT);
 855   } else if (Opc == ISD::SRA) {
 856     if (OpVT == MVT::i64)
 857       return SelectSRAi64(N, OpVT);
 858   } else if (Opc == ISD::FNEG
 859              && (OpVT == MVT::f64 || OpVT == MVT::v2f64)) {
 860     DebugLoc dl = N->getDebugLoc();
 861     // Check if the pattern is a special form of DFNMS:
 862     // (fneg (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))
 863     SDValue Op0 = N->getOperand(0);
 864     if (Op0.getOpcode() == ISD::FSUB) {
 865       SDValue Op00 = Op0.getOperand(0);
 866       if (Op00.getOpcode() == ISD::FMUL) {
 867         unsigned Opc = SPU::DFNMSf64;
 868         if (OpVT == MVT::v2f64)
 869           Opc = SPU::DFNMSv2f64;
 870
 871         return CurDAG->getMachineNode(Opc, dl, OpVT,
 872                                       Op00.getOperand(0),
 873                                       Op00.getOperand(1),
 874                                       Op0.getOperand(1));
 875       }
 876     }
 877
 878     SDValue negConst = CurDAG->getConstant(0x8000000000000000ULL, MVT::i64);
 879     SDNode *signMask = 0;
 880     unsigned Opc = SPU::XORfneg64;
 881
 882     if (OpVT == MVT::f64) {
 883       signMask = SelectI64Constant(negConst.getNode(), MVT::i64, dl);
 884     } else if (OpVT == MVT::v2f64) {
 885       Opc = SPU::XORfnegvec;
 886       signMask = emitBuildVector(CurDAG->getNode(ISD::BUILD_VECTOR, dl,
 887                                                  MVT::v2i64,
 888                                                  negConst, negConst).getNode());
 889     }
 890
 891     return CurDAG->getMachineNode(Opc, dl, OpVT,
 892                                   N->getOperand(0), SDValue(signMask, 0));
 893   } else if (Opc == ISD::FABS) {
 894     if (OpVT == MVT::f64) {
 895       SDNode *signMask = SelectI64Constant(0x7fffffffffffffffULL, MVT::i64, dl);
 896       return CurDAG->getMachineNode(SPU::ANDfabs64, dl, OpVT,
 897                                     N->getOperand(0), SDValue(signMask, 0));
 898     } else if (OpVT == MVT::v2f64) {
 899       SDValue absConst = CurDAG->getConstant(0x7fffffffffffffffULL, MVT::i64);
 900       SDValue absVec = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64,
 901                                        absConst, absConst);
 902       SDNode *signMask = emitBuildVector(absVec.getNode());
 903       return CurDAG->getMachineNode(SPU::ANDfabsvec, dl, OpVT,
 904                                     N->getOperand(0), SDValue(signMask, 0));
 905     }
 906   } else if (Opc == SPUISD::LDRESULT) {
 907     // Custom select instructions for LDRESULT
 908     EVT VT = N->getValueType(0);
 909     SDValue Arg = N->getOperand(0);
 910     SDValue Chain = N->getOperand(1);
 911     SDNode *Result;
 912     const valtype_map_s *vtm = getValueTypeMapEntry(VT);
 913
 914     if (vtm->ldresult_ins == 0) {
 915       report_fatal_error("LDRESULT for unsupported type: " +
 916                          Twine(VT.getEVTString()));
 917     }
 918
 919     Opc = vtm->ldresult_ins;
 920     if (vtm->ldresult_imm) {
 921       SDValue Zero = CurDAG->getTargetConstant(0, VT);
 922
 923       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Zero, Chain);
 924     } else {
 925       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Arg, Chain);
 926     }
 927
 928     return Result;
 929   } else if (Opc == SPUISD::IndirectAddr) {
 930     // Look at the operands: SelectCode() will catch the cases that aren't
 931     // specifically handled here.
 932     //
 933     // SPUInstrInfo catches the following patterns:
 934     // (SPUindirect (SPUhi ...), (SPUlo ...))
 935     // (SPUindirect $sp, imm)
 936     EVT VT = N->getValueType(0);
 937     SDValue Op0 = N->getOperand(0);
 938     SDValue Op1 = N->getOperand(1);
 939     RegisterSDNode *RN;
 940
 941     if ((Op0.getOpcode() != SPUISD::Hi && Op1.getOpcode() != SPUISD::Lo)
 942         || (Op0.getOpcode() == ISD::Register
 943             && ((RN = dyn_cast<RegisterSDNode>(Op0.getNode())) != 0
 944                 && RN->getReg() != SPU::R1))) {
 945       NewOpc = SPU::Ar32;
 946       if (Op1.getOpcode() == ISD::Constant) {
 947         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 948         Op1 = CurDAG->getTargetConstant(CN->getSExtValue(), VT);
 949         NewOpc = (isI32IntS10Immediate(CN) ? SPU::AIr32 : SPU::Ar32);
 950       }
 951       Ops[0] = Op0;
 952       Ops[1] = Op1;
 953       n_ops = 2;
 954     }
 955   }
 956
 957   if (n_ops > 0) {
 958     if (N->hasOneUse())
 959       return CurDAG->SelectNodeTo(N, NewOpc, OpVT, Ops, n_ops);
 960     else
 961       return CurDAG->getMachineNode(NewOpc, dl, OpVT, Ops, n_ops);
 962   } else
 963     return SelectCode(N);
 964 }
 965
 966 /*!
 967  * Emit the instruction sequence for i64 left shifts. The basic algorithm
 968  * is to fill the bottom two word slots with zeros so that zeros are shifted
 969  * in as the entire quadword is shifted left.
 970  *
 971  * \note This code could also be used to implement v2i64 shl.
 972  *
 973  * @param Op The shl operand
 974  * @param OpVT Op's machine value value type (doesn't need to be passed, but
 975  * makes life easier.)
 976  * @return The SDNode with the entire instruction sequence
 977  */
 978 SDNode *
 979 SPUDAGToDAGISel::SelectSHLi64(SDNode *N, EVT OpVT) {
 980   SDValue Op0 = N->getOperand(0);
 981   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 982                                OpVT, (128 / OpVT.getSizeInBits()));
 983   SDValue ShiftAmt = N->getOperand(1);
 984   EVT ShiftAmtVT = ShiftAmt.getValueType();
 985   SDNode *VecOp0, *SelMask, *ZeroFill, *Shift = 0;
 986   SDValue SelMaskVal;
 987   DebugLoc dl = N->getDebugLoc();
 988
 989   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
 990   SelMaskVal = CurDAG->getTargetConstant(0xff00ULL, MVT::i16);
 991   SelMask = CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT, SelMaskVal);
 992   ZeroFill = CurDAG->getMachineNode(SPU::ILv2i64, dl, VecVT,
 993                                     CurDAG->getTargetConstant(0, OpVT));
 994   VecOp0 = CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
 995                                   SDValue(ZeroFill, 0),
 996                                   SDValue(VecOp0, 0),
 997                                   SDValue(SelMask, 0));
 998
 999   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1000     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1001     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1002
1003     if (bytes > 0) {
1004       Shift =
1005         CurDAG->getMachineNode(SPU::SHLQBYIv2i64, dl, VecVT,
1006                                SDValue(VecOp0, 0),
1007                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1008     }
1009
1010     if (bits > 0) {
1011       Shift =
1012         CurDAG->getMachineNode(SPU::SHLQBIIv2i64, dl, VecVT,
1013                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1014                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1015     }
1016   } else {
1017     SDNode *Bytes =
1018       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1019                              ShiftAmt,
1020                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1021     SDNode *Bits =
1022       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1023                              ShiftAmt,
1024                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1025     Shift =
1026       CurDAG->getMachineNode(SPU::SHLQBYv2i64, dl, VecVT,
1027                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1028     Shift =
1029       CurDAG->getMachineNode(SPU::SHLQBIv2i64, dl, VecVT,
1030                              SDValue(Shift, 0), SDValue(Bits, 0));
1031   }
1032
1033   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1034 }
1035
1036 /*!
1037  * Emit the instruction sequence for i64 logical right shifts.
1038  *
1039  * @param Op The shl operand
1040  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1041  * makes life easier.)
1042  * @return The SDNode with the entire instruction sequence
1043  */
1044 SDNode *
1045 SPUDAGToDAGISel::SelectSRLi64(SDNode *N, EVT OpVT) {
1046   SDValue Op0 = N->getOperand(0);
1047   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1048                                OpVT, (128 / OpVT.getSizeInBits()));
1049   SDValue ShiftAmt = N->getOperand(1);
1050   EVT ShiftAmtVT = ShiftAmt.getValueType();
1051   SDNode *VecOp0, *Shift = 0;
1052   DebugLoc dl = N->getDebugLoc();
1053
1054   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
1055
1056   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1057     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1058     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1059
1060     if (bytes > 0) {
1061       Shift =
1062         CurDAG->getMachineNode(SPU::ROTQMBYIv2i64, dl, VecVT,
1063                                SDValue(VecOp0, 0),
1064                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1065     }
1066
1067     if (bits > 0) {
1068       Shift =
1069         CurDAG->getMachineNode(SPU::ROTQMBIIv2i64, dl, VecVT,
1070                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1071                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1072     }
1073   } else {
1074     SDNode *Bytes =
1075       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1076                              ShiftAmt,
1077                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1078     SDNode *Bits =
1079       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1080                              ShiftAmt,
1081                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1082
1083     // Ensure that the shift amounts are negated!
1084     Bytes = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1085                                    SDValue(Bytes, 0),
1086                                    CurDAG->getTargetConstant(0, ShiftAmtVT));
1087
1088     Bits = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1089                                   SDValue(Bits, 0),
1090                                   CurDAG->getTargetConstant(0, ShiftAmtVT));
1091
1092     Shift =
1093       CurDAG->getMachineNode(SPU::ROTQMBYv2i64, dl, VecVT,
1094                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1095     Shift =
1096       CurDAG->getMachineNode(SPU::ROTQMBIv2i64, dl, VecVT,
1097                              SDValue(Shift, 0), SDValue(Bits, 0));
1098   }
1099
1100   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1101 }
1102
1103 /*!
1104  * Emit the instruction sequence for i64 arithmetic right shifts.
1105  *
1106  * @param Op The shl operand
1107  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1108  * makes life easier.)
1109  * @return The SDNode with the entire instruction sequence
1110  */
1111 SDNode *
1112 SPUDAGToDAGISel::SelectSRAi64(SDNode *N, EVT OpVT) {
1113   // Promote Op0 to vector
1114   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1115                                OpVT, (128 / OpVT.getSizeInBits()));
1116   SDValue ShiftAmt = N->getOperand(1);
1117   EVT ShiftAmtVT = ShiftAmt.getValueType();
1118   DebugLoc dl = N->getDebugLoc();
1119
1120   SDNode *VecOp0 =
1121     CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, N->getOperand(0));
1122
1123   SDValue SignRotAmt = CurDAG->getTargetConstant(31, ShiftAmtVT);
1124   SDNode *SignRot =
1125     CurDAG->getMachineNode(SPU::ROTMAIv2i64_i32, dl, MVT::v2i64,
1126                            SDValue(VecOp0, 0), SignRotAmt);
1127   SDNode *UpperHalfSign =
1128     CurDAG->getMachineNode(SPU::ORi32_v4i32, dl, MVT::i32, SDValue(SignRot, 0));
1129
1130   SDNode *UpperHalfSignMask =
1131     CurDAG->getMachineNode(SPU::FSM64r32, dl, VecVT, SDValue(UpperHalfSign, 0));
1132   SDNode *UpperLowerMask =
1133     CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT,
1134                            CurDAG->getTargetConstant(0xff00ULL, MVT::i16));
1135   SDNode *UpperLowerSelect =
1136     CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1137                            SDValue(UpperHalfSignMask, 0),
1138                            SDValue(VecOp0, 0),
1139                            SDValue(UpperLowerMask, 0));
1140
1141   SDNode *Shift = 0;
1142
1143   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1144     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1145     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1146
1147     if (bytes > 0) {
1148       bytes = 31 - bytes;
1149       Shift =
1150         CurDAG->getMachineNode(SPU::ROTQBYIv2i64, dl, VecVT,
1151                                SDValue(UpperLowerSelect, 0),
1152                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1153     }
1154
1155     if (bits > 0) {
1156       bits = 8 - bits;
1157       Shift =
1158         CurDAG->getMachineNode(SPU::ROTQBIIv2i64, dl, VecVT,
1159                                SDValue((Shift != 0 ? Shift : UpperLowerSelect), 0),
1160                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1161     }
1162   } else {
1163     SDNode *NegShift =
1164       CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1165                              ShiftAmt, CurDAG->getTargetConstant(0, ShiftAmtVT));
1166
1167     Shift =
1168       CurDAG->getMachineNode(SPU::ROTQBYBIv2i64_r32, dl, VecVT,
1169                              SDValue(UpperLowerSelect, 0), SDValue(NegShift, 0));
1170     Shift =
1171       CurDAG->getMachineNode(SPU::ROTQBIv2i64, dl, VecVT,
1172                              SDValue(Shift, 0), SDValue(NegShift, 0));
1173   }
1174
1175   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1176 }
1177
1178 /*!
1179  Do the necessary magic necessary to load a i64 constant
1180  */
1181 SDNode *SPUDAGToDAGISel::SelectI64Constant(SDNode *N, EVT OpVT,
1182                                            DebugLoc dl) {
1183   ConstantSDNode *CN = cast<ConstantSDNode>(N);
1184   return SelectI64Constant(CN->getZExtValue(), OpVT, dl);
1185 }
1186
1187 SDNode *SPUDAGToDAGISel::SelectI64Constant(uint64_t Value64, EVT OpVT,
1188                                            DebugLoc dl) {
1189   EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(), OpVT, 2);
1190   SDValue i64vec =
1191           SPU::LowerV2I64Splat(OpVecVT, *CurDAG, Value64, dl);
1192
1193   // Here's where it gets interesting, because we have to parse out the
1194   // subtree handed back in i64vec:
1195
1196   if (i64vec.getOpcode() == ISD::BIT_CONVERT) {
1197     // The degenerate case where the upper and lower bits in the splat are
1198     // identical:
1199     SDValue Op0 = i64vec.getOperand(0);
1200
1201     ReplaceUses(i64vec, Op0);
1202     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1203                                   SDValue(emitBuildVector(Op0.getNode()), 0));
1204   } else if (i64vec.getOpcode() == SPUISD::SHUFB) {
1205     SDValue lhs = i64vec.getOperand(0);
1206     SDValue rhs = i64vec.getOperand(1);
1207     SDValue shufmask = i64vec.getOperand(2);
1208
1209     if (lhs.getOpcode() == ISD::BIT_CONVERT) {
1210       ReplaceUses(lhs, lhs.getOperand(0));
1211       lhs = lhs.getOperand(0);
1212     }
1213
1214     SDNode *lhsNode = (lhs.getNode()->isMachineOpcode()
1215                        ? lhs.getNode()
1216                        : emitBuildVector(lhs.getNode()));
1217
1218     if (rhs.getOpcode() == ISD::BIT_CONVERT) {
1219       ReplaceUses(rhs, rhs.getOperand(0));
1220       rhs = rhs.getOperand(0);
1221     }
1222
1223     SDNode *rhsNode = (rhs.getNode()->isMachineOpcode()
1224                        ? rhs.getNode()
1225                        : emitBuildVector(rhs.getNode()));
1226
1227     if (shufmask.getOpcode() == ISD::BIT_CONVERT) {
1228       ReplaceUses(shufmask, shufmask.getOperand(0));
1229       shufmask = shufmask.getOperand(0);
1230     }
1231
1232     SDNode *shufMaskNode = (shufmask.getNode()->isMachineOpcode()
1233                             ? shufmask.getNode()
1234                             : emitBuildVector(shufmask.getNode()));
1235
1236    SDValue shufNode =
1237             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
1238                                    SDValue(lhsNode, 0), SDValue(rhsNode, 0),
1239                                    SDValue(shufMaskNode, 0));
1240     HandleSDNode Dummy(shufNode);
1241     SDNode *SN = SelectCode(Dummy.getValue().getNode());
1242     if (SN == 0) SN = Dummy.getValue().getNode();
1243
1244     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(SN, 0));
1245   } else if (i64vec.getOpcode() == ISD::BUILD_VECTOR) {
1246     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1247                                   SDValue(emitBuildVector(i64vec.getNode()), 0));
1248   } else {
1249     report_fatal_error("SPUDAGToDAGISel::SelectI64Constant: Unhandled i64vec"
1250                       "condition");
1251   }
1252 }
1253
1254 /// createSPUISelDag - This pass converts a legalized DAG into a
1255 /// SPU-specific DAG, ready for instruction scheduling.
1256 ///
1257 FunctionPass *llvm::createSPUISelDag(SPUTargetMachine &TM) {
1258   return new SPUDAGToDAGISel(TM);
1259 }