lib/Target/CellSPU/SPUISelDAGToDAG.cpp

   1 //===-- SPUISelDAGToDAG.cpp - CellSPU pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for the Cell SPU,
  11 // converting from a legalized dag to a SPU-target dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SPU.h"
  16 #include "SPUTargetMachine.h"
  17 #include "SPUISelLowering.h"
  18 #include "SPUHazardRecognizers.h"
  19 #include "SPUFrameInfo.h"
  20 #include "SPURegisterNames.h"
  21 #include "SPUTargetMachine.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/Target/TargetOptions.h"
  29 #include "llvm/ADT/Statistic.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/GlobalValue.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/LLVMContext.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Compiler.h"
  38 #include "llvm/Support/raw_ostream.h"
  39
  40 using namespace llvm;
  41
  42 namespace {
  43   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  44   bool
  45   isI64IntS10Immediate(ConstantSDNode *CN)
  46   {
  47     return isS10Constant(CN->getSExtValue());
  48   }
  49
  50   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  51   bool
  52   isI32IntS10Immediate(ConstantSDNode *CN)
  53   {
  54     return isS10Constant(CN->getSExtValue());
  55   }
  56
  57   //! ConstantSDNode predicate for i32 unsigned 10-bit immediate values
  58   bool
  59   isI32IntU10Immediate(ConstantSDNode *CN)
  60   {
  61     return isU10Constant(CN->getSExtValue());
  62   }
  63
  64   //! ConstantSDNode predicate for i16 sign-extended, 10-bit immediate values
  65   bool
  66   isI16IntS10Immediate(ConstantSDNode *CN)
  67   {
  68     return isS10Constant(CN->getSExtValue());
  69   }
  70
  71   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  72   bool
  73   isI16IntS10Immediate(SDNode *N)
  74   {
  75     ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
  76     return (CN != 0 && isI16IntS10Immediate(CN));
  77   }
  78
  79   //! ConstantSDNode predicate for i16 unsigned 10-bit immediate values
  80   bool
  81   isI16IntU10Immediate(ConstantSDNode *CN)
  82   {
  83     return isU10Constant((short) CN->getZExtValue());
  84   }
  85
  86   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  87   bool
  88   isI16IntU10Immediate(SDNode *N)
  89   {
  90     return (N->getOpcode() == ISD::Constant
  91             && isI16IntU10Immediate(cast<ConstantSDNode>(N)));
  92   }
  93
  94   //! ConstantSDNode predicate for signed 16-bit values
  95   /*!
  96     \arg CN The constant SelectionDAG node holding the value
  97     \arg Imm The returned 16-bit value, if returning true
  98
  99     This predicate tests the value in \a CN to see whether it can be
 100     represented as a 16-bit, sign-extended quantity. Returns true if
 101     this is the case.
 102    */
 103   bool
 104   isIntS16Immediate(ConstantSDNode *CN, short &Imm)
 105   {
 106     EVT vt = CN->getValueType(0);
 107     Imm = (short) CN->getZExtValue();
 108     if (vt.getSimpleVT() >= MVT::i1 && vt.getSimpleVT() <= MVT::i16) {
 109       return true;
 110     } else if (vt == MVT::i32) {
 111       int32_t i_val = (int32_t) CN->getZExtValue();
 112       short s_val = (short) i_val;
 113       return i_val == s_val;
 114     } else {
 115       int64_t i_val = (int64_t) CN->getZExtValue();
 116       short s_val = (short) i_val;
 117       return i_val == s_val;
 118     }
 119
 120     return false;
 121   }
 122
 123   //! SDNode predicate for signed 16-bit values.
 124   bool
 125   isIntS16Immediate(SDNode *N, short &Imm)
 126   {
 127     return (N->getOpcode() == ISD::Constant
 128             && isIntS16Immediate(cast<ConstantSDNode>(N), Imm));
 129   }
 130
 131   //! ConstantFPSDNode predicate for representing floats as 16-bit sign ext.
 132   static bool
 133   isFPS16Immediate(ConstantFPSDNode *FPN, short &Imm)
 134   {
 135     EVT vt = FPN->getValueType(0);
 136     if (vt == MVT::f32) {
 137       int val = FloatToBits(FPN->getValueAPF().convertToFloat());
 138       int sval = (int) ((val << 16) >> 16);
 139       Imm = (short) val;
 140       return val == sval;
 141     }
 142
 143     return false;
 144   }
 145
 146   bool
 147   isHighLow(const SDValue &Op)
 148   {
 149     return (Op.getOpcode() == SPUISD::IndirectAddr
 150             && ((Op.getOperand(0).getOpcode() == SPUISD::Hi
 151                  && Op.getOperand(1).getOpcode() == SPUISD::Lo)
 152                 || (Op.getOperand(0).getOpcode() == SPUISD::Lo
 153                     && Op.getOperand(1).getOpcode() == SPUISD::Hi)));
 154   }
 155
 156   //===------------------------------------------------------------------===//
 157   //! EVT to "useful stuff" mapping structure:
 158
 159   struct valtype_map_s {
 160     EVT VT;
 161     unsigned ldresult_ins;      /// LDRESULT instruction (0 = undefined)
 162     bool ldresult_imm;          /// LDRESULT instruction requires immediate?
 163     unsigned lrinst;            /// LR instruction
 164   };
 165
 166   const valtype_map_s valtype_map[] = {
 167     { MVT::i8,    SPU::ORBIr8,  true,  SPU::LRr8 },
 168     { MVT::i16,   SPU::ORHIr16, true,  SPU::LRr16 },
 169     { MVT::i32,   SPU::ORIr32,  true,  SPU::LRr32 },
 170     { MVT::i64,   SPU::ORr64,   false, SPU::LRr64 },
 171     { MVT::f32,   SPU::ORf32,   false, SPU::LRf32 },
 172     { MVT::f64,   SPU::ORf64,   false, SPU::LRf64 },
 173     // vector types... (sigh!)
 174     { MVT::v16i8, 0,            false, SPU::LRv16i8 },
 175     { MVT::v8i16, 0,            false, SPU::LRv8i16 },
 176     { MVT::v4i32, 0,            false, SPU::LRv4i32 },
 177     { MVT::v2i64, 0,            false, SPU::LRv2i64 },
 178     { MVT::v4f32, 0,            false, SPU::LRv4f32 },
 179     { MVT::v2f64, 0,            false, SPU::LRv2f64 }
 180   };
 181
 182   const size_t n_valtype_map = sizeof(valtype_map) / sizeof(valtype_map[0]);
 183
 184   const valtype_map_s *getValueTypeMapEntry(EVT VT)
 185   {
 186     const valtype_map_s *retval = 0;
 187     for (size_t i = 0; i < n_valtype_map; ++i) {
 188       if (valtype_map[i].VT == VT) {
 189         retval = valtype_map + i;
 190         break;
 191       }
 192     }
 193
 194
 195 #ifndef NDEBUG
 196     if (retval == 0) {
 197       std::string msg;
 198       raw_string_ostream Msg(msg);
 199       Msg << "SPUISelDAGToDAG.cpp: getValueTypeMapEntry returns NULL for "
 200            << VT.getEVTString();
 201       llvm_report_error(Msg.str());
 202     }
 203 #endif
 204
 205     return retval;
 206   }
 207
 208   //! Generate the carry-generate shuffle mask.
 209   SDValue getCarryGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 210     SmallVector<SDValue, 16 > ShufBytes;
 211
 212     // Create the shuffle mask for "rotating" the borrow up one register slot
 213     // once the borrow is generated.
 214     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 215     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 216     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 217     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 218
 219     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 220                        &ShufBytes[0], ShufBytes.size());
 221   }
 222
 223   //! Generate the borrow-generate shuffle mask
 224   SDValue getBorrowGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 225     SmallVector<SDValue, 16 > ShufBytes;
 226
 227     // Create the shuffle mask for "rotating" the borrow up one register slot
 228     // once the borrow is generated.
 229     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 230     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 231     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 232     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 233
 234     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 235                        &ShufBytes[0], ShufBytes.size());
 236   }
 237
 238   //===------------------------------------------------------------------===//
 239   /// SPUDAGToDAGISel - Cell SPU-specific code to select SPU machine
 240   /// instructions for SelectionDAG operations.
 241   ///
 242   class SPUDAGToDAGISel :
 243     public SelectionDAGISel
 244   {
 245     SPUTargetMachine &TM;
 246     SPUTargetLowering &SPUtli;
 247     unsigned GlobalBaseReg;
 248
 249   public:
 250     explicit SPUDAGToDAGISel(SPUTargetMachine &tm) :
 251       SelectionDAGISel(tm),
 252       TM(tm),
 253       SPUtli(*tm.getTargetLowering())
 254     { }
 255
 256     virtual bool runOnMachineFunction(MachineFunction &MF) {
 257       // Make sure we re-emit a set of the global base reg if necessary
 258       GlobalBaseReg = 0;
 259       SelectionDAGISel::runOnMachineFunction(MF);
 260       return true;
 261     }
 262
 263     /// getI32Imm - Return a target constant with the specified value, of type
 264     /// i32.
 265     inline SDValue getI32Imm(uint32_t Imm) {
 266       return CurDAG->getTargetConstant(Imm, MVT::i32);
 267     }
 268
 269     /// getI64Imm - Return a target constant with the specified value, of type
 270     /// i64.
 271     inline SDValue getI64Imm(uint64_t Imm) {
 272       return CurDAG->getTargetConstant(Imm, MVT::i64);
 273     }
 274
 275     /// getSmallIPtrImm - Return a target constant of pointer type.
 276     inline SDValue getSmallIPtrImm(unsigned Imm) {
 277       return CurDAG->getTargetConstant(Imm, SPUtli.getPointerTy());
 278       }
 279
 280     SDNode *emitBuildVector(SDValue build_vec) {
 281       EVT vecVT = build_vec.getValueType();
 282       EVT eltVT = vecVT.getVectorElementType();
 283       SDNode *bvNode = build_vec.getNode();
 284       DebugLoc dl = bvNode->getDebugLoc();
 285
 286       // Check to see if this vector can be represented as a CellSPU immediate
 287       // constant by invoking all of the instruction selection predicates:
 288       if (((vecVT == MVT::v8i16) &&
 289            (SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i16).getNode() != 0)) ||
 290           ((vecVT == MVT::v4i32) &&
 291            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 292             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 293             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 294             (SPU::get_v4i32_imm(bvNode, *CurDAG).getNode() != 0))) ||
 295           ((vecVT == MVT::v2i64) &&
 296            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 297             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 298             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i64).getNode() != 0))))
 299         return Select(build_vec);
 300
 301       // No, need to emit a constant pool spill:
 302       std::vector<Constant*> CV;
 303
 304       for (size_t i = 0; i < build_vec.getNumOperands(); ++i) {
 305         ConstantSDNode *V = dyn_cast<ConstantSDNode > (build_vec.getOperand(i));
 306         CV.push_back(const_cast<ConstantInt *> (V->getConstantIntValue()));
 307       }
 308
 309       Constant *CP = ConstantVector::get(CV);
 310       SDValue CPIdx = CurDAG->getConstantPool(CP, SPUtli.getPointerTy());
 311       unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 312       SDValue CGPoolOffset =
 313               SPU::LowerConstantPool(CPIdx, *CurDAG,
 314                                      SPUtli.getSPUTargetMachine());
 315       return SelectCode(CurDAG->getLoad(build_vec.getValueType(), dl,
 316                                         CurDAG->getEntryNode(), CGPoolOffset,
 317                                         PseudoSourceValue::getConstantPool(), 0,
 318                                         false, Alignment));
 319     }
 320
 321     /// Select - Convert the specified operand from a target-independent to a
 322     /// target-specific node if it hasn't already been changed.
 323     SDNode *Select(SDValue Op);
 324
 325     //! Emit the instruction sequence for i64 shl
 326     SDNode *SelectSHLi64(SDValue &Op, EVT OpVT);
 327
 328     //! Emit the instruction sequence for i64 srl
 329     SDNode *SelectSRLi64(SDValue &Op, EVT OpVT);
 330
 331     //! Emit the instruction sequence for i64 sra
 332     SDNode *SelectSRAi64(SDValue &Op, EVT OpVT);
 333
 334     //! Emit the necessary sequence for loading i64 constants:
 335     SDNode *SelectI64Constant(SDValue &Op, EVT OpVT, DebugLoc dl);
 336
 337     //! Alternate instruction emit sequence for loading i64 constants
 338     SDNode *SelectI64Constant(uint64_t i64const, EVT OpVT, DebugLoc dl);
 339
 340     //! Returns true if the address N is an A-form (local store) address
 341     bool SelectAFormAddr(SDValue Op, SDValue N, SDValue &Base,
 342                          SDValue &Index);
 343
 344     //! D-form address predicate
 345     bool SelectDFormAddr(SDValue Op, SDValue N, SDValue &Base,
 346                          SDValue &Index);
 347
 348     /// Alternate D-form address using i7 offset predicate
 349     bool SelectDForm2Addr(SDValue Op, SDValue N, SDValue &Disp,
 350                           SDValue &Base);
 351
 352     /// D-form address selection workhorse
 353     bool DFormAddressPredicate(SDValue Op, SDValue N, SDValue &Disp,
 354                                SDValue &Base, int minOffset, int maxOffset);
 355
 356     //! Address predicate if N can be expressed as an indexed [r+r] operation.
 357     bool SelectXFormAddr(SDValue Op, SDValue N, SDValue &Base,
 358                          SDValue &Index);
 359
 360     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 361     /// inline asm expressions.
 362     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 363                                               char ConstraintCode,
 364                                               std::vector<SDValue> &OutOps) {
 365       SDValue Op0, Op1;
 366       switch (ConstraintCode) {
 367       default: return true;
 368       case 'm':   // memory
 369         if (!SelectDFormAddr(Op, Op, Op0, Op1)
 370             && !SelectAFormAddr(Op, Op, Op0, Op1))
 371           SelectXFormAddr(Op, Op, Op0, Op1);
 372         break;
 373       case 'o':   // offsetable
 374         if (!SelectDFormAddr(Op, Op, Op0, Op1)
 375             && !SelectAFormAddr(Op, Op, Op0, Op1)) {
 376           Op0 = Op;
 377           Op1 = getSmallIPtrImm(0);
 378         }
 379         break;
 380       case 'v':   // not offsetable
 381 #if 1
 382         llvm_unreachable("InlineAsmMemoryOperand 'v' constraint not handled.");
 383 #else
 384         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 385 #endif
 386         break;
 387       }
 388
 389       OutOps.push_back(Op0);
 390       OutOps.push_back(Op1);
 391       return false;
 392     }
 393
 394     /// InstructionSelect - This callback is invoked by
 395     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 396     virtual void InstructionSelect();
 397
 398     virtual const char *getPassName() const {
 399       return "Cell SPU DAG->DAG Pattern Instruction Selection";
 400     }
 401
 402     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 403     /// this target when scheduling the DAG.
 404     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 405       const TargetInstrInfo *II = TM.getInstrInfo();
 406       assert(II && "No InstrInfo?");
 407       return new SPUHazardRecognizer(*II);
 408     }
 409
 410     // Include the pieces autogenerated from the target description.
 411 #include "SPUGenDAGISel.inc"
 412   };
 413 }
 414
 415 /// InstructionSelect - This callback is invoked by
 416 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 417 void
 418 SPUDAGToDAGISel::InstructionSelect()
 419 {
 420   DEBUG(BB->dump());
 421
 422   // Select target instructions for the DAG.
 423   SelectRoot(*CurDAG);
 424   CurDAG->RemoveDeadNodes();
 425 }
 426
 427 /*!
 428  \arg Op The ISD instruction operand
 429  \arg N The address to be tested
 430  \arg Base The base address
 431  \arg Index The base address index
 432  */
 433 bool
 434 SPUDAGToDAGISel::SelectAFormAddr(SDValue Op, SDValue N, SDValue &Base,
 435                     SDValue &Index) {
 436   // These match the addr256k operand type:
 437   EVT OffsVT = MVT::i16;
 438   SDValue Zero = CurDAG->getTargetConstant(0, OffsVT);
 439
 440   switch (N.getOpcode()) {
 441   case ISD::Constant:
 442   case ISD::ConstantPool:
 443   case ISD::GlobalAddress:
 444     llvm_report_error("SPU SelectAFormAddr: Constant/Pool/Global not lowered.");
 445     /*NOTREACHED*/
 446
 447   case ISD::TargetConstant:
 448   case ISD::TargetGlobalAddress:
 449   case ISD::TargetJumpTable:
 450     llvm_report_error("SPUSelectAFormAddr: Target Constant/Pool/Global "
 451                       "not wrapped as A-form address.");
 452     /*NOTREACHED*/
 453
 454   case SPUISD::AFormAddr:
 455     // Just load from memory if there's only a single use of the location,
 456     // otherwise, this will get handled below with D-form offset addresses
 457     if (N.hasOneUse()) {
 458       SDValue Op0 = N.getOperand(0);
 459       switch (Op0.getOpcode()) {
 460       case ISD::TargetConstantPool:
 461       case ISD::TargetJumpTable:
 462         Base = Op0;
 463         Index = Zero;
 464         return true;
 465
 466       case ISD::TargetGlobalAddress: {
 467         GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op0);
 468         GlobalValue *GV = GSDN->getGlobal();
 469         if (GV->getAlignment() == 16) {
 470           Base = Op0;
 471           Index = Zero;
 472           return true;
 473         }
 474         break;
 475       }
 476       }
 477     }
 478     break;
 479   }
 480   return false;
 481 }
 482
 483 bool
 484 SPUDAGToDAGISel::SelectDForm2Addr(SDValue Op, SDValue N, SDValue &Disp,
 485                                   SDValue &Base) {
 486   const int minDForm2Offset = -(1 << 7);
 487   const int maxDForm2Offset = (1 << 7) - 1;
 488   return DFormAddressPredicate(Op, N, Disp, Base, minDForm2Offset,
 489                                maxDForm2Offset);
 490 }
 491
 492 /*!
 493   \arg Op The ISD instruction (ignored)
 494   \arg N The address to be tested
 495   \arg Base Base address register/pointer
 496   \arg Index Base address index
 497
 498   Examine the input address by a base register plus a signed 10-bit
 499   displacement, [r+I10] (D-form address).
 500
 501   \return true if \a N is a D-form address with \a Base and \a Index set
 502   to non-empty SDValue instances.
 503 */
 504 bool
 505 SPUDAGToDAGISel::SelectDFormAddr(SDValue Op, SDValue N, SDValue &Base,
 506                                  SDValue &Index) {
 507   return DFormAddressPredicate(Op, N, Base, Index,
 508                                SPUFrameInfo::minFrameOffset(),
 509                                SPUFrameInfo::maxFrameOffset());
 510 }
 511
 512 bool
 513 SPUDAGToDAGISel::DFormAddressPredicate(SDValue Op, SDValue N, SDValue &Base,
 514                                       SDValue &Index, int minOffset,
 515                                       int maxOffset) {
 516   unsigned Opc = N.getOpcode();
 517   EVT PtrTy = SPUtli.getPointerTy();
 518
 519   if (Opc == ISD::FrameIndex) {
 520     // Stack frame index must be less than 512 (divided by 16):
 521     FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(N);
 522     int FI = int(FIN->getIndex());
 523     DEBUG(errs() << "SelectDFormAddr: ISD::FrameIndex = "
 524                << FI << "\n");
 525     if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 526       Base = CurDAG->getTargetConstant(0, PtrTy);
 527       Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 528       return true;
 529     }
 530   } else if (Opc == ISD::ADD) {
 531     // Generated by getelementptr
 532     const SDValue Op0 = N.getOperand(0);
 533     const SDValue Op1 = N.getOperand(1);
 534
 535     if ((Op0.getOpcode() == SPUISD::Hi && Op1.getOpcode() == SPUISD::Lo)
 536         || (Op1.getOpcode() == SPUISD::Hi && Op0.getOpcode() == SPUISD::Lo)) {
 537       Base = CurDAG->getTargetConstant(0, PtrTy);
 538       Index = N;
 539       return true;
 540     } else if (Op1.getOpcode() == ISD::Constant
 541                || Op1.getOpcode() == ISD::TargetConstant) {
 542       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op1);
 543       int32_t offset = int32_t(CN->getSExtValue());
 544
 545       if (Op0.getOpcode() == ISD::FrameIndex) {
 546         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op0);
 547         int FI = int(FIN->getIndex());
 548         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 549                    << " frame index = " << FI << "\n");
 550
 551         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 552           Base = CurDAG->getTargetConstant(offset, PtrTy);
 553           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 554           return true;
 555         }
 556       } else if (offset > minOffset && offset < maxOffset) {
 557         Base = CurDAG->getTargetConstant(offset, PtrTy);
 558         Index = Op0;
 559         return true;
 560       }
 561     } else if (Op0.getOpcode() == ISD::Constant
 562                || Op0.getOpcode() == ISD::TargetConstant) {
 563       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0);
 564       int32_t offset = int32_t(CN->getSExtValue());
 565
 566       if (Op1.getOpcode() == ISD::FrameIndex) {
 567         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op1);
 568         int FI = int(FIN->getIndex());
 569         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 570                    << " frame index = " << FI << "\n");
 571
 572         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 573           Base = CurDAG->getTargetConstant(offset, PtrTy);
 574           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 575           return true;
 576         }
 577       } else if (offset > minOffset && offset < maxOffset) {
 578         Base = CurDAG->getTargetConstant(offset, PtrTy);
 579         Index = Op1;
 580         return true;
 581       }
 582     }
 583   } else if (Opc == SPUISD::IndirectAddr) {
 584     // Indirect with constant offset -> D-Form address
 585     const SDValue Op0 = N.getOperand(0);
 586     const SDValue Op1 = N.getOperand(1);
 587
 588     if (Op0.getOpcode() == SPUISD::Hi
 589         && Op1.getOpcode() == SPUISD::Lo) {
 590       // (SPUindirect (SPUhi <arg>, 0), (SPUlo <arg>, 0))
 591       Base = CurDAG->getTargetConstant(0, PtrTy);
 592       Index = N;
 593       return true;
 594     } else if (isa<ConstantSDNode>(Op0) || isa<ConstantSDNode>(Op1)) {
 595       int32_t offset = 0;
 596       SDValue idxOp;
 597
 598       if (isa<ConstantSDNode>(Op1)) {
 599         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 600         offset = int32_t(CN->getSExtValue());
 601         idxOp = Op0;
 602       } else if (isa<ConstantSDNode>(Op0)) {
 603         ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 604         offset = int32_t(CN->getSExtValue());
 605         idxOp = Op1;
 606       }
 607
 608       if (offset >= minOffset && offset <= maxOffset) {
 609         Base = CurDAG->getTargetConstant(offset, PtrTy);
 610         Index = idxOp;
 611         return true;
 612       }
 613     }
 614   } else if (Opc == SPUISD::AFormAddr) {
 615     Base = CurDAG->getTargetConstant(0, N.getValueType());
 616     Index = N;
 617     return true;
 618   } else if (Opc == SPUISD::LDRESULT) {
 619     Base = CurDAG->getTargetConstant(0, N.getValueType());
 620     Index = N;
 621     return true;
 622   } else if (Opc == ISD::Register || Opc == ISD::CopyFromReg) {
 623     unsigned OpOpc = Op.getOpcode();
 624
 625     if (OpOpc == ISD::STORE || OpOpc == ISD::LOAD) {
 626       // Direct load/store without getelementptr
 627       SDValue Addr, Offs;
 628
 629       // Get the register from CopyFromReg
 630       if (Opc == ISD::CopyFromReg)
 631         Addr = N.getOperand(1);
 632       else
 633         Addr = N;                       // Register
 634
 635       Offs = ((OpOpc == ISD::STORE) ? Op.getOperand(3) : Op.getOperand(2));
 636
 637       if (Offs.getOpcode() == ISD::Constant || Offs.getOpcode() == ISD::UNDEF) {
 638         if (Offs.getOpcode() == ISD::UNDEF)
 639           Offs = CurDAG->getTargetConstant(0, Offs.getValueType());
 640
 641         Base = Offs;
 642         Index = Addr;
 643         return true;
 644       }
 645     } else {
 646       /* If otherwise unadorned, default to D-form address with 0 offset: */
 647       if (Opc == ISD::CopyFromReg) {
 648         Index = N.getOperand(1);
 649       } else {
 650         Index = N;
 651       }
 652
 653       Base = CurDAG->getTargetConstant(0, Index.getValueType());
 654       return true;
 655     }
 656   }
 657
 658   return false;
 659 }
 660
 661 /*!
 662   \arg Op The ISD instruction operand
 663   \arg N The address operand
 664   \arg Base The base pointer operand
 665   \arg Index The offset/index operand
 666
 667   If the address \a N can be expressed as an A-form or D-form address, returns
 668   false.  Otherwise, creates two operands, Base and Index that will become the
 669   (r)(r) X-form address.
 670 */
 671 bool
 672 SPUDAGToDAGISel::SelectXFormAddr(SDValue Op, SDValue N, SDValue &Base,
 673                                  SDValue &Index) {
 674   if (!SelectAFormAddr(Op, N, Base, Index)
 675       && !SelectDFormAddr(Op, N, Base, Index)) {
 676     // If the address is neither A-form or D-form, punt and use an X-form
 677     // address:
 678     Base = N.getOperand(1);
 679     Index = N.getOperand(0);
 680     return true;
 681   }
 682
 683   return false;
 684 }
 685
 686 //! Convert the operand from a target-independent to a target-specific node
 687 /*!
 688  */
 689 SDNode *
 690 SPUDAGToDAGISel::Select(SDValue Op) {
 691   SDNode *N = Op.getNode();
 692   unsigned Opc = N->getOpcode();
 693   int n_ops = -1;
 694   unsigned NewOpc;
 695   EVT OpVT = Op.getValueType();
 696   SDValue Ops[8];
 697   DebugLoc dl = N->getDebugLoc();
 698
 699   if (N->isMachineOpcode()) {
 700     return NULL;   // Already selected.
 701   }
 702
 703   if (Opc == ISD::FrameIndex) {
 704     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 705     SDValue TFI = CurDAG->getTargetFrameIndex(FI, Op.getValueType());
 706     SDValue Imm0 = CurDAG->getTargetConstant(0, Op.getValueType());
 707
 708     if (FI < 128) {
 709       NewOpc = SPU::AIr32;
 710       Ops[0] = TFI;
 711       Ops[1] = Imm0;
 712       n_ops = 2;
 713     } else {
 714       NewOpc = SPU::Ar32;
 715       Ops[0] = CurDAG->getRegister(SPU::R1, Op.getValueType());
 716       Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILAr32, dl,
 717                                               Op.getValueType(), TFI, Imm0),
 718                        0);
 719       n_ops = 2;
 720     }
 721   } else if (Opc == ISD::Constant && OpVT == MVT::i64) {
 722     // Catch the i64 constants that end up here. Note: The backend doesn't
 723     // attempt to legalize the constant (it's useless because DAGCombiner
 724     // will insert 64-bit constants and we can't stop it).
 725     return SelectI64Constant(Op, OpVT, Op.getDebugLoc());
 726   } else if ((Opc == ISD::ZERO_EXTEND || Opc == ISD::ANY_EXTEND)
 727              && OpVT == MVT::i64) {
 728     SDValue Op0 = Op.getOperand(0);
 729     EVT Op0VT = Op0.getValueType();
 730     EVT Op0VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 731                                     Op0VT, (128 / Op0VT.getSizeInBits()));
 732     EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(),
 733                                    OpVT, (128 / OpVT.getSizeInBits()));
 734     SDValue shufMask;
 735
 736     switch (Op0VT.getSimpleVT().SimpleTy) {
 737     default:
 738       llvm_report_error("CellSPU Select: Unhandled zero/any extend EVT");
 739       /*NOTREACHED*/
 740     case MVT::i32:
 741       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 742                                  CurDAG->getConstant(0x80808080, MVT::i32),
 743                                  CurDAG->getConstant(0x00010203, MVT::i32),
 744                                  CurDAG->getConstant(0x80808080, MVT::i32),
 745                                  CurDAG->getConstant(0x08090a0b, MVT::i32));
 746       break;
 747
 748     case MVT::i16:
 749       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 750                                  CurDAG->getConstant(0x80808080, MVT::i32),
 751                                  CurDAG->getConstant(0x80800203, MVT::i32),
 752                                  CurDAG->getConstant(0x80808080, MVT::i32),
 753                                  CurDAG->getConstant(0x80800a0b, MVT::i32));
 754       break;
 755
 756     case MVT::i8:
 757       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 758                                  CurDAG->getConstant(0x80808080, MVT::i32),
 759                                  CurDAG->getConstant(0x80808003, MVT::i32),
 760                                  CurDAG->getConstant(0x80808080, MVT::i32),
 761                                  CurDAG->getConstant(0x8080800b, MVT::i32));
 762       break;
 763     }
 764
 765     SDNode *shufMaskLoad = emitBuildVector(shufMask);
 766     SDNode *PromoteScalar =
 767             SelectCode(CurDAG->getNode(SPUISD::PREFSLOT2VEC, dl, Op0VecVT, Op0));
 768
 769     SDValue zextShuffle =
 770             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
 771                             SDValue(PromoteScalar, 0),
 772                             SDValue(PromoteScalar, 0),
 773                             SDValue(shufMaskLoad, 0));
 774
 775     // N.B.: BIT_CONVERT replaces and updates the zextShuffle node, so we
 776     // re-use it in the VEC2PREFSLOT selection without needing to explicitly
 777     // call SelectCode (it's already done for us.)
 778     SelectCode(CurDAG->getNode(ISD::BIT_CONVERT, dl, OpVecVT, zextShuffle));
 779     return SelectCode(CurDAG->getNode(SPUISD::VEC2PREFSLOT, dl, OpVT,
 780                                       zextShuffle));
 781   } else if (Opc == ISD::ADD && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 782     SDNode *CGLoad =
 783             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl));
 784
 785     return SelectCode(CurDAG->getNode(SPUISD::ADD64_MARKER, dl, OpVT,
 786                                       Op.getOperand(0), Op.getOperand(1),
 787                                       SDValue(CGLoad, 0)));
 788   } else if (Opc == ISD::SUB && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 789     SDNode *CGLoad =
 790             emitBuildVector(getBorrowGenerateShufMask(*CurDAG, dl));
 791
 792     return SelectCode(CurDAG->getNode(SPUISD::SUB64_MARKER, dl, OpVT,
 793                                       Op.getOperand(0), Op.getOperand(1),
 794                                       SDValue(CGLoad, 0)));
 795   } else if (Opc == ISD::MUL && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 796     SDNode *CGLoad =
 797             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl));
 798
 799     return SelectCode(CurDAG->getNode(SPUISD::MUL64_MARKER, dl, OpVT,
 800                                       Op.getOperand(0), Op.getOperand(1),
 801                                       SDValue(CGLoad, 0)));
 802   } else if (Opc == ISD::TRUNCATE) {
 803     SDValue Op0 = Op.getOperand(0);
 804     if ((Op0.getOpcode() == ISD::SRA || Op0.getOpcode() == ISD::SRL)
 805         && OpVT == MVT::i32
 806         && Op0.getValueType() == MVT::i64) {
 807       // Catch (truncate:i32 ([sra|srl]:i64 arg, c), where c >= 32
 808       //
 809       // Take advantage of the fact that the upper 32 bits are in the
 810       // i32 preferred slot and avoid shuffle gymnastics:
 811       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0.getOperand(1));
 812       if (CN != 0) {
 813         unsigned shift_amt = unsigned(CN->getZExtValue());
 814
 815         if (shift_amt >= 32) {
 816           SDNode *hi32 =
 817                   CurDAG->getMachineNode(SPU::ORr32_r64, dl, OpVT,
 818                                          Op0.getOperand(0));
 819
 820           shift_amt -= 32;
 821           if (shift_amt > 0) {
 822             // Take care of the additional shift, if present:
 823             SDValue shift = CurDAG->getTargetConstant(shift_amt, MVT::i32);
 824             unsigned Opc = SPU::ROTMAIr32_i32;
 825
 826             if (Op0.getOpcode() == ISD::SRL)
 827               Opc = SPU::ROTMr32;
 828
 829             hi32 = CurDAG->getMachineNode(Opc, dl, OpVT, SDValue(hi32, 0),
 830                                           shift);
 831           }
 832
 833           return hi32;
 834         }
 835       }
 836     }
 837   } else if (Opc == ISD::SHL) {
 838     if (OpVT == MVT::i64) {
 839       return SelectSHLi64(Op, OpVT);
 840     }
 841   } else if (Opc == ISD::SRL) {
 842     if (OpVT == MVT::i64) {
 843       return SelectSRLi64(Op, OpVT);
 844     }
 845   } else if (Opc == ISD::SRA) {
 846     if (OpVT == MVT::i64) {
 847       return SelectSRAi64(Op, OpVT);
 848     }
 849   } else if (Opc == ISD::FNEG
 850              && (OpVT == MVT::f64 || OpVT == MVT::v2f64)) {
 851     DebugLoc dl = Op.getDebugLoc();
 852     // Check if the pattern is a special form of DFNMS:
 853     // (fneg (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))
 854     SDValue Op0 = Op.getOperand(0);
 855     if (Op0.getOpcode() == ISD::FSUB) {
 856       SDValue Op00 = Op0.getOperand(0);
 857       if (Op00.getOpcode() == ISD::FMUL) {
 858         unsigned Opc = SPU::DFNMSf64;
 859         if (OpVT == MVT::v2f64)
 860           Opc = SPU::DFNMSv2f64;
 861
 862         return CurDAG->getMachineNode(Opc, dl, OpVT,
 863                                       Op00.getOperand(0),
 864                                       Op00.getOperand(1),
 865                                       Op0.getOperand(1));
 866       }
 867     }
 868
 869     SDValue negConst = CurDAG->getConstant(0x8000000000000000ULL, MVT::i64);
 870     SDNode *signMask = 0;
 871     unsigned Opc = SPU::XORfneg64;
 872
 873     if (OpVT == MVT::f64) {
 874       signMask = SelectI64Constant(negConst, MVT::i64, dl);
 875     } else if (OpVT == MVT::v2f64) {
 876       Opc = SPU::XORfnegvec;
 877       signMask = emitBuildVector(CurDAG->getNode(ISD::BUILD_VECTOR, dl,
 878                                                  MVT::v2i64,
 879                                                  negConst, negConst));
 880     }
 881
 882     return CurDAG->getMachineNode(Opc, dl, OpVT,
 883                                   Op.getOperand(0), SDValue(signMask, 0));
 884   } else if (Opc == ISD::FABS) {
 885     if (OpVT == MVT::f64) {
 886       SDNode *signMask = SelectI64Constant(0x7fffffffffffffffULL, MVT::i64, dl);
 887       return CurDAG->getMachineNode(SPU::ANDfabs64, dl, OpVT,
 888                                     Op.getOperand(0), SDValue(signMask, 0));
 889     } else if (OpVT == MVT::v2f64) {
 890       SDValue absConst = CurDAG->getConstant(0x7fffffffffffffffULL, MVT::i64);
 891       SDValue absVec = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64,
 892                                        absConst, absConst);
 893       SDNode *signMask = emitBuildVector(absVec);
 894       return CurDAG->getMachineNode(SPU::ANDfabsvec, dl, OpVT,
 895                                     Op.getOperand(0), SDValue(signMask, 0));
 896     }
 897   } else if (Opc == SPUISD::LDRESULT) {
 898     // Custom select instructions for LDRESULT
 899     EVT VT = N->getValueType(0);
 900     SDValue Arg = N->getOperand(0);
 901     SDValue Chain = N->getOperand(1);
 902     SDNode *Result;
 903     const valtype_map_s *vtm = getValueTypeMapEntry(VT);
 904
 905     if (vtm->ldresult_ins == 0) {
 906       std::string msg;
 907       raw_string_ostream Msg(msg);
 908       Msg << "LDRESULT for unsupported type: "
 909            << VT.getEVTString();
 910       llvm_report_error(Msg.str());
 911     }
 912
 913     Opc = vtm->ldresult_ins;
 914     if (vtm->ldresult_imm) {
 915       SDValue Zero = CurDAG->getTargetConstant(0, VT);
 916
 917       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Zero, Chain);
 918     } else {
 919       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Arg, Chain);
 920     }
 921
 922     return Result;
 923   } else if (Opc == SPUISD::IndirectAddr) {
 924     // Look at the operands: SelectCode() will catch the cases that aren't
 925     // specifically handled here.
 926     //
 927     // SPUInstrInfo catches the following patterns:
 928     // (SPUindirect (SPUhi ...), (SPUlo ...))
 929     // (SPUindirect $sp, imm)
 930     EVT VT = Op.getValueType();
 931     SDValue Op0 = N->getOperand(0);
 932     SDValue Op1 = N->getOperand(1);
 933     RegisterSDNode *RN;
 934
 935     if ((Op0.getOpcode() != SPUISD::Hi && Op1.getOpcode() != SPUISD::Lo)
 936         || (Op0.getOpcode() == ISD::Register
 937             && ((RN = dyn_cast<RegisterSDNode>(Op0.getNode())) != 0
 938                 && RN->getReg() != SPU::R1))) {
 939       NewOpc = SPU::Ar32;
 940       if (Op1.getOpcode() == ISD::Constant) {
 941         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 942         Op1 = CurDAG->getTargetConstant(CN->getSExtValue(), VT);
 943         NewOpc = (isI32IntS10Immediate(CN) ? SPU::AIr32 : SPU::Ar32);
 944       }
 945       Ops[0] = Op0;
 946       Ops[1] = Op1;
 947       n_ops = 2;
 948     }
 949   }
 950
 951   if (n_ops > 0) {
 952     if (N->hasOneUse())
 953       return CurDAG->SelectNodeTo(N, NewOpc, OpVT, Ops, n_ops);
 954     else
 955       return CurDAG->getMachineNode(NewOpc, dl, OpVT, Ops, n_ops);
 956   } else
 957     return SelectCode(Op);
 958 }
 959
 960 /*!
 961  * Emit the instruction sequence for i64 left shifts. The basic algorithm
 962  * is to fill the bottom two word slots with zeros so that zeros are shifted
 963  * in as the entire quadword is shifted left.
 964  *
 965  * \note This code could also be used to implement v2i64 shl.
 966  *
 967  * @param Op The shl operand
 968  * @param OpVT Op's machine value value type (doesn't need to be passed, but
 969  * makes life easier.)
 970  * @return The SDNode with the entire instruction sequence
 971  */
 972 SDNode *
 973 SPUDAGToDAGISel::SelectSHLi64(SDValue &Op, EVT OpVT) {
 974   SDValue Op0 = Op.getOperand(0);
 975   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 976                                OpVT, (128 / OpVT.getSizeInBits()));
 977   SDValue ShiftAmt = Op.getOperand(1);
 978   EVT ShiftAmtVT = ShiftAmt.getValueType();
 979   SDNode *VecOp0, *SelMask, *ZeroFill, *Shift = 0;
 980   SDValue SelMaskVal;
 981   DebugLoc dl = Op.getDebugLoc();
 982
 983   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
 984   SelMaskVal = CurDAG->getTargetConstant(0xff00ULL, MVT::i16);
 985   SelMask = CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT, SelMaskVal);
 986   ZeroFill = CurDAG->getMachineNode(SPU::ILv2i64, dl, VecVT,
 987                                     CurDAG->getTargetConstant(0, OpVT));
 988   VecOp0 = CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
 989                                   SDValue(ZeroFill, 0),
 990                                   SDValue(VecOp0, 0),
 991                                   SDValue(SelMask, 0));
 992
 993   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
 994     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
 995     unsigned bits = unsigned(CN->getZExtValue()) & 7;
 996
 997     if (bytes > 0) {
 998       Shift =
 999         CurDAG->getMachineNode(SPU::SHLQBYIv2i64, dl, VecVT,
1000                                SDValue(VecOp0, 0),
1001                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1002     }
1003
1004     if (bits > 0) {
1005       Shift =
1006         CurDAG->getMachineNode(SPU::SHLQBIIv2i64, dl, VecVT,
1007                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1008                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1009     }
1010   } else {
1011     SDNode *Bytes =
1012       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1013                              ShiftAmt,
1014                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1015     SDNode *Bits =
1016       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1017                              ShiftAmt,
1018                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1019     Shift =
1020       CurDAG->getMachineNode(SPU::SHLQBYv2i64, dl, VecVT,
1021                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1022     Shift =
1023       CurDAG->getMachineNode(SPU::SHLQBIv2i64, dl, VecVT,
1024                              SDValue(Shift, 0), SDValue(Bits, 0));
1025   }
1026
1027   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1028 }
1029
1030 /*!
1031  * Emit the instruction sequence for i64 logical right shifts.
1032  *
1033  * @param Op The shl operand
1034  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1035  * makes life easier.)
1036  * @return The SDNode with the entire instruction sequence
1037  */
1038 SDNode *
1039 SPUDAGToDAGISel::SelectSRLi64(SDValue &Op, EVT OpVT) {
1040   SDValue Op0 = Op.getOperand(0);
1041   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1042                                OpVT, (128 / OpVT.getSizeInBits()));
1043   SDValue ShiftAmt = Op.getOperand(1);
1044   EVT ShiftAmtVT = ShiftAmt.getValueType();
1045   SDNode *VecOp0, *Shift = 0;
1046   DebugLoc dl = Op.getDebugLoc();
1047
1048   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
1049
1050   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1051     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1052     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1053
1054     if (bytes > 0) {
1055       Shift =
1056         CurDAG->getMachineNode(SPU::ROTQMBYIv2i64, dl, VecVT,
1057                                SDValue(VecOp0, 0),
1058                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1059     }
1060
1061     if (bits > 0) {
1062       Shift =
1063         CurDAG->getMachineNode(SPU::ROTQMBIIv2i64, dl, VecVT,
1064                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1065                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1066     }
1067   } else {
1068     SDNode *Bytes =
1069       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1070                              ShiftAmt,
1071                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1072     SDNode *Bits =
1073       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1074                              ShiftAmt,
1075                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1076
1077     // Ensure that the shift amounts are negated!
1078     Bytes = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1079                                    SDValue(Bytes, 0),
1080                                    CurDAG->getTargetConstant(0, ShiftAmtVT));
1081
1082     Bits = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1083                                   SDValue(Bits, 0),
1084                                   CurDAG->getTargetConstant(0, ShiftAmtVT));
1085
1086     Shift =
1087       CurDAG->getMachineNode(SPU::ROTQMBYv2i64, dl, VecVT,
1088                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1089     Shift =
1090       CurDAG->getMachineNode(SPU::ROTQMBIv2i64, dl, VecVT,
1091                              SDValue(Shift, 0), SDValue(Bits, 0));
1092   }
1093
1094   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1095 }
1096
1097 /*!
1098  * Emit the instruction sequence for i64 arithmetic right shifts.
1099  *
1100  * @param Op The shl operand
1101  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1102  * makes life easier.)
1103  * @return The SDNode with the entire instruction sequence
1104  */
1105 SDNode *
1106 SPUDAGToDAGISel::SelectSRAi64(SDValue &Op, EVT OpVT) {
1107   // Promote Op0 to vector
1108   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1109                                OpVT, (128 / OpVT.getSizeInBits()));
1110   SDValue ShiftAmt = Op.getOperand(1);
1111   EVT ShiftAmtVT = ShiftAmt.getValueType();
1112   DebugLoc dl = Op.getDebugLoc();
1113
1114   SDNode *VecOp0 =
1115     CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op.getOperand(0));
1116
1117   SDValue SignRotAmt = CurDAG->getTargetConstant(31, ShiftAmtVT);
1118   SDNode *SignRot =
1119     CurDAG->getMachineNode(SPU::ROTMAIv2i64_i32, dl, MVT::v2i64,
1120                            SDValue(VecOp0, 0), SignRotAmt);
1121   SDNode *UpperHalfSign =
1122     CurDAG->getMachineNode(SPU::ORi32_v4i32, dl, MVT::i32, SDValue(SignRot, 0));
1123
1124   SDNode *UpperHalfSignMask =
1125     CurDAG->getMachineNode(SPU::FSM64r32, dl, VecVT, SDValue(UpperHalfSign, 0));
1126   SDNode *UpperLowerMask =
1127     CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT,
1128                            CurDAG->getTargetConstant(0xff00ULL, MVT::i16));
1129   SDNode *UpperLowerSelect =
1130     CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1131                            SDValue(UpperHalfSignMask, 0),
1132                            SDValue(VecOp0, 0),
1133                            SDValue(UpperLowerMask, 0));
1134
1135   SDNode *Shift = 0;
1136
1137   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1138     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1139     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1140
1141     if (bytes > 0) {
1142       bytes = 31 - bytes;
1143       Shift =
1144         CurDAG->getMachineNode(SPU::ROTQBYIv2i64, dl, VecVT,
1145                                SDValue(UpperLowerSelect, 0),
1146                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1147     }
1148
1149     if (bits > 0) {
1150       bits = 8 - bits;
1151       Shift =
1152         CurDAG->getMachineNode(SPU::ROTQBIIv2i64, dl, VecVT,
1153                                SDValue((Shift != 0 ? Shift : UpperLowerSelect), 0),
1154                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1155     }
1156   } else {
1157     SDNode *NegShift =
1158       CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1159                              ShiftAmt, CurDAG->getTargetConstant(0, ShiftAmtVT));
1160
1161     Shift =
1162       CurDAG->getMachineNode(SPU::ROTQBYBIv2i64_r32, dl, VecVT,
1163                              SDValue(UpperLowerSelect, 0), SDValue(NegShift, 0));
1164     Shift =
1165       CurDAG->getMachineNode(SPU::ROTQBIv2i64, dl, VecVT,
1166                              SDValue(Shift, 0), SDValue(NegShift, 0));
1167   }
1168
1169   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1170 }
1171
1172 /*!
1173  Do the necessary magic necessary to load a i64 constant
1174  */
1175 SDNode *SPUDAGToDAGISel::SelectI64Constant(SDValue& Op, EVT OpVT,
1176                                            DebugLoc dl) {
1177   ConstantSDNode *CN = cast<ConstantSDNode>(Op.getNode());
1178   return SelectI64Constant(CN->getZExtValue(), OpVT, dl);
1179 }
1180
1181 SDNode *SPUDAGToDAGISel::SelectI64Constant(uint64_t Value64, EVT OpVT,
1182                                            DebugLoc dl) {
1183   EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(), OpVT, 2);
1184   SDValue i64vec =
1185           SPU::LowerV2I64Splat(OpVecVT, *CurDAG, Value64, dl);
1186
1187   // Here's where it gets interesting, because we have to parse out the
1188   // subtree handed back in i64vec:
1189
1190   if (i64vec.getOpcode() == ISD::BIT_CONVERT) {
1191     // The degenerate case where the upper and lower bits in the splat are
1192     // identical:
1193     SDValue Op0 = i64vec.getOperand(0);
1194
1195     ReplaceUses(i64vec, Op0);
1196     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1197                                   SDValue(emitBuildVector(Op0), 0));
1198   } else if (i64vec.getOpcode() == SPUISD::SHUFB) {
1199     SDValue lhs = i64vec.getOperand(0);
1200     SDValue rhs = i64vec.getOperand(1);
1201     SDValue shufmask = i64vec.getOperand(2);
1202
1203     if (lhs.getOpcode() == ISD::BIT_CONVERT) {
1204       ReplaceUses(lhs, lhs.getOperand(0));
1205       lhs = lhs.getOperand(0);
1206     }
1207
1208     SDNode *lhsNode = (lhs.getNode()->isMachineOpcode()
1209                        ? lhs.getNode()
1210                        : emitBuildVector(lhs));
1211
1212     if (rhs.getOpcode() == ISD::BIT_CONVERT) {
1213       ReplaceUses(rhs, rhs.getOperand(0));
1214       rhs = rhs.getOperand(0);
1215     }
1216
1217     SDNode *rhsNode = (rhs.getNode()->isMachineOpcode()
1218                        ? rhs.getNode()
1219                        : emitBuildVector(rhs));
1220
1221     if (shufmask.getOpcode() == ISD::BIT_CONVERT) {
1222       ReplaceUses(shufmask, shufmask.getOperand(0));
1223       shufmask = shufmask.getOperand(0);
1224     }
1225
1226     SDNode *shufMaskNode = (shufmask.getNode()->isMachineOpcode()
1227                             ? shufmask.getNode()
1228                             : emitBuildVector(shufmask));
1229
1230     SDNode *shufNode =
1231             Select(CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
1232                                    SDValue(lhsNode, 0), SDValue(rhsNode, 0),
1233                                    SDValue(shufMaskNode, 0)));
1234
1235     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1236                                   SDValue(shufNode, 0));
1237   } else if (i64vec.getOpcode() == ISD::BUILD_VECTOR) {
1238     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1239                                   SDValue(emitBuildVector(i64vec), 0));
1240   } else {
1241     llvm_report_error("SPUDAGToDAGISel::SelectI64Constant: Unhandled i64vec"
1242                       "condition");
1243   }
1244 }
1245
1246 /// createSPUISelDag - This pass converts a legalized DAG into a
1247 /// SPU-specific DAG, ready for instruction scheduling.
1248 ///
1249 FunctionPass *llvm::createSPUISelDag(SPUTargetMachine &TM) {
1250   return new SPUDAGToDAGISel(TM);
1251 }