lib/Target/CellSPU/SPUISelDAGToDAG.cpp

   1 //===-- SPUISelDAGToDAG.cpp - CellSPU pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for the Cell SPU,
  11 // converting from a legalized dag to a SPU-target dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SPU.h"
  16 #include "SPUTargetMachine.h"
  17 #include "SPUISelLowering.h"
  18 #include "SPUHazardRecognizers.h"
  19 #include "SPUFrameInfo.h"
  20 #include "SPURegisterNames.h"
  21 #include "SPUTargetMachine.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/Target/TargetOptions.h"
  29 #include "llvm/ADT/Statistic.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/GlobalValue.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/LLVMContext.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Compiler.h"
  38 #include "llvm/Support/raw_ostream.h"
  39
  40 using namespace llvm;
  41
  42 namespace {
  43   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  44   bool
  45   isI64IntS10Immediate(ConstantSDNode *CN)
  46   {
  47     return isS10Constant(CN->getSExtValue());
  48   }
  49
  50   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  51   bool
  52   isI32IntS10Immediate(ConstantSDNode *CN)
  53   {
  54     return isS10Constant(CN->getSExtValue());
  55   }
  56
  57   //! ConstantSDNode predicate for i32 unsigned 10-bit immediate values
  58   bool
  59   isI32IntU10Immediate(ConstantSDNode *CN)
  60   {
  61     return isU10Constant(CN->getSExtValue());
  62   }
  63
  64   //! ConstantSDNode predicate for i16 sign-extended, 10-bit immediate values
  65   bool
  66   isI16IntS10Immediate(ConstantSDNode *CN)
  67   {
  68     return isS10Constant(CN->getSExtValue());
  69   }
  70
  71   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  72   bool
  73   isI16IntS10Immediate(SDNode *N)
  74   {
  75     ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
  76     return (CN != 0 && isI16IntS10Immediate(CN));
  77   }
  78
  79   //! ConstantSDNode predicate for i16 unsigned 10-bit immediate values
  80   bool
  81   isI16IntU10Immediate(ConstantSDNode *CN)
  82   {
  83     return isU10Constant((short) CN->getZExtValue());
  84   }
  85
  86   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  87   bool
  88   isI16IntU10Immediate(SDNode *N)
  89   {
  90     return (N->getOpcode() == ISD::Constant
  91             && isI16IntU10Immediate(cast<ConstantSDNode>(N)));
  92   }
  93
  94   //! ConstantSDNode predicate for signed 16-bit values
  95   /*!
  96     \arg CN The constant SelectionDAG node holding the value
  97     \arg Imm The returned 16-bit value, if returning true
  98
  99     This predicate tests the value in \a CN to see whether it can be
 100     represented as a 16-bit, sign-extended quantity. Returns true if
 101     this is the case.
 102    */
 103   bool
 104   isIntS16Immediate(ConstantSDNode *CN, short &Imm)
 105   {
 106     EVT vt = CN->getValueType(0);
 107     Imm = (short) CN->getZExtValue();
 108     if (vt.getSimpleVT() >= MVT::i1 && vt.getSimpleVT() <= MVT::i16) {
 109       return true;
 110     } else if (vt == MVT::i32) {
 111       int32_t i_val = (int32_t) CN->getZExtValue();
 112       short s_val = (short) i_val;
 113       return i_val == s_val;
 114     } else {
 115       int64_t i_val = (int64_t) CN->getZExtValue();
 116       short s_val = (short) i_val;
 117       return i_val == s_val;
 118     }
 119
 120     return false;
 121   }
 122
 123   //! SDNode predicate for signed 16-bit values.
 124   bool
 125   isIntS16Immediate(SDNode *N, short &Imm)
 126   {
 127     return (N->getOpcode() == ISD::Constant
 128             && isIntS16Immediate(cast<ConstantSDNode>(N), Imm));
 129   }
 130
 131   //! ConstantFPSDNode predicate for representing floats as 16-bit sign ext.
 132   static bool
 133   isFPS16Immediate(ConstantFPSDNode *FPN, short &Imm)
 134   {
 135     EVT vt = FPN->getValueType(0);
 136     if (vt == MVT::f32) {
 137       int val = FloatToBits(FPN->getValueAPF().convertToFloat());
 138       int sval = (int) ((val << 16) >> 16);
 139       Imm = (short) val;
 140       return val == sval;
 141     }
 142
 143     return false;
 144   }
 145
 146   bool
 147   isHighLow(const SDValue &Op)
 148   {
 149     return (Op.getOpcode() == SPUISD::IndirectAddr
 150             && ((Op.getOperand(0).getOpcode() == SPUISD::Hi
 151                  && Op.getOperand(1).getOpcode() == SPUISD::Lo)
 152                 || (Op.getOperand(0).getOpcode() == SPUISD::Lo
 153                     && Op.getOperand(1).getOpcode() == SPUISD::Hi)));
 154   }
 155
 156   //===------------------------------------------------------------------===//
 157   //! EVT to "useful stuff" mapping structure:
 158
 159   struct valtype_map_s {
 160     EVT VT;
 161     unsigned ldresult_ins;      /// LDRESULT instruction (0 = undefined)
 162     bool ldresult_imm;          /// LDRESULT instruction requires immediate?
 163     unsigned lrinst;            /// LR instruction
 164   };
 165
 166   const valtype_map_s valtype_map[] = {
 167     { MVT::i8,    SPU::ORBIr8,  true,  SPU::LRr8 },
 168     { MVT::i16,   SPU::ORHIr16, true,  SPU::LRr16 },
 169     { MVT::i32,   SPU::ORIr32,  true,  SPU::LRr32 },
 170     { MVT::i64,   SPU::ORr64,   false, SPU::LRr64 },
 171     { MVT::f32,   SPU::ORf32,   false, SPU::LRf32 },
 172     { MVT::f64,   SPU::ORf64,   false, SPU::LRf64 },
 173     // vector types... (sigh!)
 174     { MVT::v16i8, 0,            false, SPU::LRv16i8 },
 175     { MVT::v8i16, 0,            false, SPU::LRv8i16 },
 176     { MVT::v4i32, 0,            false, SPU::LRv4i32 },
 177     { MVT::v2i64, 0,            false, SPU::LRv2i64 },
 178     { MVT::v4f32, 0,            false, SPU::LRv4f32 },
 179     { MVT::v2f64, 0,            false, SPU::LRv2f64 }
 180   };
 181
 182   const size_t n_valtype_map = sizeof(valtype_map) / sizeof(valtype_map[0]);
 183
 184   const valtype_map_s *getValueTypeMapEntry(EVT VT)
 185   {
 186     const valtype_map_s *retval = 0;
 187     for (size_t i = 0; i < n_valtype_map; ++i) {
 188       if (valtype_map[i].VT == VT) {
 189         retval = valtype_map + i;
 190         break;
 191       }
 192     }
 193
 194
 195 #ifndef NDEBUG
 196     if (retval == 0) {
 197       std::string msg;
 198       raw_string_ostream Msg(msg);
 199       Msg << "SPUISelDAGToDAG.cpp: getValueTypeMapEntry returns NULL for "
 200            << VT.getEVTString();
 201       llvm_report_error(Msg.str());
 202     }
 203 #endif
 204
 205     return retval;
 206   }
 207
 208   //! Generate the carry-generate shuffle mask.
 209   SDValue getCarryGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 210     SmallVector<SDValue, 16 > ShufBytes;
 211
 212     // Create the shuffle mask for "rotating" the borrow up one register slot
 213     // once the borrow is generated.
 214     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 215     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 216     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 217     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 218
 219     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 220                        &ShufBytes[0], ShufBytes.size());
 221   }
 222
 223   //! Generate the borrow-generate shuffle mask
 224   SDValue getBorrowGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 225     SmallVector<SDValue, 16 > ShufBytes;
 226
 227     // Create the shuffle mask for "rotating" the borrow up one register slot
 228     // once the borrow is generated.
 229     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 230     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 231     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 232     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 233
 234     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 235                        &ShufBytes[0], ShufBytes.size());
 236   }
 237
 238   //===------------------------------------------------------------------===//
 239   /// SPUDAGToDAGISel - Cell SPU-specific code to select SPU machine
 240   /// instructions for SelectionDAG operations.
 241   ///
 242   class SPUDAGToDAGISel :
 243     public SelectionDAGISel
 244   {
 245     SPUTargetMachine &TM;
 246     SPUTargetLowering &SPUtli;
 247     unsigned GlobalBaseReg;
 248
 249   public:
 250     explicit SPUDAGToDAGISel(SPUTargetMachine &tm) :
 251       SelectionDAGISel(tm),
 252       TM(tm),
 253       SPUtli(*tm.getTargetLowering())
 254     { }
 255
 256     virtual bool runOnMachineFunction(MachineFunction &MF) {
 257       // Make sure we re-emit a set of the global base reg if necessary
 258       GlobalBaseReg = 0;
 259       SelectionDAGISel::runOnMachineFunction(MF);
 260       return true;
 261     }
 262
 263     /// getI32Imm - Return a target constant with the specified value, of type
 264     /// i32.
 265     inline SDValue getI32Imm(uint32_t Imm) {
 266       return CurDAG->getTargetConstant(Imm, MVT::i32);
 267     }
 268
 269     /// getI64Imm - Return a target constant with the specified value, of type
 270     /// i64.
 271     inline SDValue getI64Imm(uint64_t Imm) {
 272       return CurDAG->getTargetConstant(Imm, MVT::i64);
 273     }
 274
 275     /// getSmallIPtrImm - Return a target constant of pointer type.
 276     inline SDValue getSmallIPtrImm(unsigned Imm) {
 277       return CurDAG->getTargetConstant(Imm, SPUtli.getPointerTy());
 278       }
 279
 280     SDNode *emitBuildVector(SDValue build_vec) {
 281       EVT vecVT = build_vec.getValueType();
 282       EVT eltVT = vecVT.getVectorElementType();
 283       SDNode *bvNode = build_vec.getNode();
 284       DebugLoc dl = bvNode->getDebugLoc();
 285
 286       // Check to see if this vector can be represented as a CellSPU immediate
 287       // constant by invoking all of the instruction selection predicates:
 288       if (((vecVT == MVT::v8i16) &&
 289            (SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i16).getNode() != 0)) ||
 290           ((vecVT == MVT::v4i32) &&
 291            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 292             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 293             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 294             (SPU::get_v4i32_imm(bvNode, *CurDAG).getNode() != 0))) ||
 295           ((vecVT == MVT::v2i64) &&
 296            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 297             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 298             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i64).getNode() != 0))))
 299         return Select(build_vec);
 300
 301       // No, need to emit a constant pool spill:
 302       std::vector<Constant*> CV;
 303
 304       for (size_t i = 0; i < build_vec.getNumOperands(); ++i) {
 305         ConstantSDNode *V = dyn_cast<ConstantSDNode > (build_vec.getOperand(i));
 306         CV.push_back(const_cast<ConstantInt *> (V->getConstantIntValue()));
 307       }
 308
 309       Constant *CP = ConstantVector::get(CV);
 310       SDValue CPIdx = CurDAG->getConstantPool(CP, SPUtli.getPointerTy());
 311       unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 312       SDValue CGPoolOffset =
 313               SPU::LowerConstantPool(CPIdx, *CurDAG,
 314                                      SPUtli.getSPUTargetMachine());
 315       return SelectCode(CurDAG->getLoad(build_vec.getValueType(), dl,
 316                                         CurDAG->getEntryNode(), CGPoolOffset,
 317                                         PseudoSourceValue::getConstantPool(), 0,
 318                                         false, Alignment));
 319     }
 320
 321     /// Select - Convert the specified operand from a target-independent to a
 322     /// target-specific node if it hasn't already been changed.
 323     SDNode *Select(SDValue Op);
 324
 325     //! Emit the instruction sequence for i64 shl
 326     SDNode *SelectSHLi64(SDValue &Op, EVT OpVT);
 327
 328     //! Emit the instruction sequence for i64 srl
 329     SDNode *SelectSRLi64(SDValue &Op, EVT OpVT);
 330
 331     //! Emit the instruction sequence for i64 sra
 332     SDNode *SelectSRAi64(SDValue &Op, EVT OpVT);
 333
 334     //! Emit the necessary sequence for loading i64 constants:
 335     SDNode *SelectI64Constant(SDValue &Op, EVT OpVT, DebugLoc dl);
 336
 337     //! Alternate instruction emit sequence for loading i64 constants
 338     SDNode *SelectI64Constant(uint64_t i64const, EVT OpVT, DebugLoc dl);
 339
 340     //! Returns true if the address N is an A-form (local store) address
 341     bool SelectAFormAddr(SDValue Op, SDValue N, SDValue &Base,
 342                          SDValue &Index);
 343
 344     //! D-form address predicate
 345     bool SelectDFormAddr(SDValue Op, SDValue N, SDValue &Base,
 346                          SDValue &Index);
 347
 348     /// Alternate D-form address using i7 offset predicate
 349     bool SelectDForm2Addr(SDValue Op, SDValue N, SDValue &Disp,
 350                           SDValue &Base);
 351
 352     /// D-form address selection workhorse
 353     bool DFormAddressPredicate(SDValue Op, SDValue N, SDValue &Disp,
 354                                SDValue &Base, int minOffset, int maxOffset);
 355
 356     //! Address predicate if N can be expressed as an indexed [r+r] operation.
 357     bool SelectXFormAddr(SDValue Op, SDValue N, SDValue &Base,
 358                          SDValue &Index);
 359
 360     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 361     /// inline asm expressions.
 362     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 363                                               char ConstraintCode,
 364                                               std::vector<SDValue> &OutOps) {
 365       SDValue Op0, Op1;
 366       switch (ConstraintCode) {
 367       default: return true;
 368       case 'm':   // memory
 369         if (!SelectDFormAddr(Op, Op, Op0, Op1)
 370             && !SelectAFormAddr(Op, Op, Op0, Op1))
 371           SelectXFormAddr(Op, Op, Op0, Op1);
 372         break;
 373       case 'o':   // offsetable
 374         if (!SelectDFormAddr(Op, Op, Op0, Op1)
 375             && !SelectAFormAddr(Op, Op, Op0, Op1)) {
 376           Op0 = Op;
 377           Op1 = getSmallIPtrImm(0);
 378         }
 379         break;
 380       case 'v':   // not offsetable
 381 #if 1
 382         llvm_unreachable("InlineAsmMemoryOperand 'v' constraint not handled.");
 383 #else
 384         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 385 #endif
 386         break;
 387       }
 388
 389       OutOps.push_back(Op0);
 390       OutOps.push_back(Op1);
 391       return false;
 392     }
 393
 394     /// InstructionSelect - This callback is invoked by
 395     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 396     virtual void InstructionSelect();
 397
 398     virtual const char *getPassName() const {
 399       return "Cell SPU DAG->DAG Pattern Instruction Selection";
 400     }
 401
 402     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 403     /// this target when scheduling the DAG.
 404     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 405       const TargetInstrInfo *II = TM.getInstrInfo();
 406       assert(II && "No InstrInfo?");
 407       return new SPUHazardRecognizer(*II);
 408     }
 409
 410     // Include the pieces autogenerated from the target description.
 411 #include "SPUGenDAGISel.inc"
 412   };
 413 }
 414
 415 /// InstructionSelect - This callback is invoked by
 416 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 417 void
 418 SPUDAGToDAGISel::InstructionSelect()
 419 {
 420   // Select target instructions for the DAG.
 421   SelectRoot(*CurDAG);
 422   CurDAG->RemoveDeadNodes();
 423 }
 424
 425 /*!
 426  \arg Op The ISD instruction operand
 427  \arg N The address to be tested
 428  \arg Base The base address
 429  \arg Index The base address index
 430  */
 431 bool
 432 SPUDAGToDAGISel::SelectAFormAddr(SDValue Op, SDValue N, SDValue &Base,
 433                     SDValue &Index) {
 434   // These match the addr256k operand type:
 435   EVT OffsVT = MVT::i16;
 436   SDValue Zero = CurDAG->getTargetConstant(0, OffsVT);
 437
 438   switch (N.getOpcode()) {
 439   case ISD::Constant:
 440   case ISD::ConstantPool:
 441   case ISD::GlobalAddress:
 442     llvm_report_error("SPU SelectAFormAddr: Constant/Pool/Global not lowered.");
 443     /*NOTREACHED*/
 444
 445   case ISD::TargetConstant:
 446   case ISD::TargetGlobalAddress:
 447   case ISD::TargetJumpTable:
 448     llvm_report_error("SPUSelectAFormAddr: Target Constant/Pool/Global "
 449                       "not wrapped as A-form address.");
 450     /*NOTREACHED*/
 451
 452   case SPUISD::AFormAddr:
 453     // Just load from memory if there's only a single use of the location,
 454     // otherwise, this will get handled below with D-form offset addresses
 455     if (N.hasOneUse()) {
 456       SDValue Op0 = N.getOperand(0);
 457       switch (Op0.getOpcode()) {
 458       case ISD::TargetConstantPool:
 459       case ISD::TargetJumpTable:
 460         Base = Op0;
 461         Index = Zero;
 462         return true;
 463
 464       case ISD::TargetGlobalAddress: {
 465         GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op0);
 466         GlobalValue *GV = GSDN->getGlobal();
 467         if (GV->getAlignment() == 16) {
 468           Base = Op0;
 469           Index = Zero;
 470           return true;
 471         }
 472         break;
 473       }
 474       }
 475     }
 476     break;
 477   }
 478   return false;
 479 }
 480
 481 bool
 482 SPUDAGToDAGISel::SelectDForm2Addr(SDValue Op, SDValue N, SDValue &Disp,
 483                                   SDValue &Base) {
 484   const int minDForm2Offset = -(1 << 7);
 485   const int maxDForm2Offset = (1 << 7) - 1;
 486   return DFormAddressPredicate(Op, N, Disp, Base, minDForm2Offset,
 487                                maxDForm2Offset);
 488 }
 489
 490 /*!
 491   \arg Op The ISD instruction (ignored)
 492   \arg N The address to be tested
 493   \arg Base Base address register/pointer
 494   \arg Index Base address index
 495
 496   Examine the input address by a base register plus a signed 10-bit
 497   displacement, [r+I10] (D-form address).
 498
 499   \return true if \a N is a D-form address with \a Base and \a Index set
 500   to non-empty SDValue instances.
 501 */
 502 bool
 503 SPUDAGToDAGISel::SelectDFormAddr(SDValue Op, SDValue N, SDValue &Base,
 504                                  SDValue &Index) {
 505   return DFormAddressPredicate(Op, N, Base, Index,
 506                                SPUFrameInfo::minFrameOffset(),
 507                                SPUFrameInfo::maxFrameOffset());
 508 }
 509
 510 bool
 511 SPUDAGToDAGISel::DFormAddressPredicate(SDValue Op, SDValue N, SDValue &Base,
 512                                       SDValue &Index, int minOffset,
 513                                       int maxOffset) {
 514   unsigned Opc = N.getOpcode();
 515   EVT PtrTy = SPUtli.getPointerTy();
 516
 517   if (Opc == ISD::FrameIndex) {
 518     // Stack frame index must be less than 512 (divided by 16):
 519     FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(N);
 520     int FI = int(FIN->getIndex());
 521     DEBUG(errs() << "SelectDFormAddr: ISD::FrameIndex = "
 522                << FI << "\n");
 523     if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 524       Base = CurDAG->getTargetConstant(0, PtrTy);
 525       Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 526       return true;
 527     }
 528   } else if (Opc == ISD::ADD) {
 529     // Generated by getelementptr
 530     const SDValue Op0 = N.getOperand(0);
 531     const SDValue Op1 = N.getOperand(1);
 532
 533     if ((Op0.getOpcode() == SPUISD::Hi && Op1.getOpcode() == SPUISD::Lo)
 534         || (Op1.getOpcode() == SPUISD::Hi && Op0.getOpcode() == SPUISD::Lo)) {
 535       Base = CurDAG->getTargetConstant(0, PtrTy);
 536       Index = N;
 537       return true;
 538     } else if (Op1.getOpcode() == ISD::Constant
 539                || Op1.getOpcode() == ISD::TargetConstant) {
 540       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op1);
 541       int32_t offset = int32_t(CN->getSExtValue());
 542
 543       if (Op0.getOpcode() == ISD::FrameIndex) {
 544         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op0);
 545         int FI = int(FIN->getIndex());
 546         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 547                    << " frame index = " << FI << "\n");
 548
 549         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 550           Base = CurDAG->getTargetConstant(offset, PtrTy);
 551           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 552           return true;
 553         }
 554       } else if (offset > minOffset && offset < maxOffset) {
 555         Base = CurDAG->getTargetConstant(offset, PtrTy);
 556         Index = Op0;
 557         return true;
 558       }
 559     } else if (Op0.getOpcode() == ISD::Constant
 560                || Op0.getOpcode() == ISD::TargetConstant) {
 561       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0);
 562       int32_t offset = int32_t(CN->getSExtValue());
 563
 564       if (Op1.getOpcode() == ISD::FrameIndex) {
 565         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op1);
 566         int FI = int(FIN->getIndex());
 567         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 568                    << " frame index = " << FI << "\n");
 569
 570         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 571           Base = CurDAG->getTargetConstant(offset, PtrTy);
 572           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 573           return true;
 574         }
 575       } else if (offset > minOffset && offset < maxOffset) {
 576         Base = CurDAG->getTargetConstant(offset, PtrTy);
 577         Index = Op1;
 578         return true;
 579       }
 580     }
 581   } else if (Opc == SPUISD::IndirectAddr) {
 582     // Indirect with constant offset -> D-Form address
 583     const SDValue Op0 = N.getOperand(0);
 584     const SDValue Op1 = N.getOperand(1);
 585
 586     if (Op0.getOpcode() == SPUISD::Hi
 587         && Op1.getOpcode() == SPUISD::Lo) {
 588       // (SPUindirect (SPUhi <arg>, 0), (SPUlo <arg>, 0))
 589       Base = CurDAG->getTargetConstant(0, PtrTy);
 590       Index = N;
 591       return true;
 592     } else if (isa<ConstantSDNode>(Op0) || isa<ConstantSDNode>(Op1)) {
 593       int32_t offset = 0;
 594       SDValue idxOp;
 595
 596       if (isa<ConstantSDNode>(Op1)) {
 597         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 598         offset = int32_t(CN->getSExtValue());
 599         idxOp = Op0;
 600       } else if (isa<ConstantSDNode>(Op0)) {
 601         ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 602         offset = int32_t(CN->getSExtValue());
 603         idxOp = Op1;
 604       }
 605
 606       if (offset >= minOffset && offset <= maxOffset) {
 607         Base = CurDAG->getTargetConstant(offset, PtrTy);
 608         Index = idxOp;
 609         return true;
 610       }
 611     }
 612   } else if (Opc == SPUISD::AFormAddr) {
 613     Base = CurDAG->getTargetConstant(0, N.getValueType());
 614     Index = N;
 615     return true;
 616   } else if (Opc == SPUISD::LDRESULT) {
 617     Base = CurDAG->getTargetConstant(0, N.getValueType());
 618     Index = N;
 619     return true;
 620   } else if (Opc == ISD::Register || Opc == ISD::CopyFromReg) {
 621     unsigned OpOpc = Op.getOpcode();
 622
 623     if (OpOpc == ISD::STORE || OpOpc == ISD::LOAD) {
 624       // Direct load/store without getelementptr
 625       SDValue Addr, Offs;
 626
 627       // Get the register from CopyFromReg
 628       if (Opc == ISD::CopyFromReg)
 629         Addr = N.getOperand(1);
 630       else
 631         Addr = N;                       // Register
 632
 633       Offs = ((OpOpc == ISD::STORE) ? Op.getOperand(3) : Op.getOperand(2));
 634
 635       if (Offs.getOpcode() == ISD::Constant || Offs.getOpcode() == ISD::UNDEF) {
 636         if (Offs.getOpcode() == ISD::UNDEF)
 637           Offs = CurDAG->getTargetConstant(0, Offs.getValueType());
 638
 639         Base = Offs;
 640         Index = Addr;
 641         return true;
 642       }
 643     } else {
 644       /* If otherwise unadorned, default to D-form address with 0 offset: */
 645       if (Opc == ISD::CopyFromReg) {
 646         Index = N.getOperand(1);
 647       } else {
 648         Index = N;
 649       }
 650
 651       Base = CurDAG->getTargetConstant(0, Index.getValueType());
 652       return true;
 653     }
 654   }
 655
 656   return false;
 657 }
 658
 659 /*!
 660   \arg Op The ISD instruction operand
 661   \arg N The address operand
 662   \arg Base The base pointer operand
 663   \arg Index The offset/index operand
 664
 665   If the address \a N can be expressed as an A-form or D-form address, returns
 666   false.  Otherwise, creates two operands, Base and Index that will become the
 667   (r)(r) X-form address.
 668 */
 669 bool
 670 SPUDAGToDAGISel::SelectXFormAddr(SDValue Op, SDValue N, SDValue &Base,
 671                                  SDValue &Index) {
 672   if (!SelectAFormAddr(Op, N, Base, Index)
 673       && !SelectDFormAddr(Op, N, Base, Index)) {
 674     // If the address is neither A-form or D-form, punt and use an X-form
 675     // address:
 676     Base = N.getOperand(1);
 677     Index = N.getOperand(0);
 678     return true;
 679   }
 680
 681   return false;
 682 }
 683
 684 //! Convert the operand from a target-independent to a target-specific node
 685 /*!
 686  */
 687 SDNode *
 688 SPUDAGToDAGISel::Select(SDValue Op) {
 689   SDNode *N = Op.getNode();
 690   unsigned Opc = N->getOpcode();
 691   int n_ops = -1;
 692   unsigned NewOpc;
 693   EVT OpVT = Op.getValueType();
 694   SDValue Ops[8];
 695   DebugLoc dl = N->getDebugLoc();
 696
 697   if (N->isMachineOpcode()) {
 698     return NULL;   // Already selected.
 699   }
 700
 701   if (Opc == ISD::FrameIndex) {
 702     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 703     SDValue TFI = CurDAG->getTargetFrameIndex(FI, Op.getValueType());
 704     SDValue Imm0 = CurDAG->getTargetConstant(0, Op.getValueType());
 705
 706     if (FI < 128) {
 707       NewOpc = SPU::AIr32;
 708       Ops[0] = TFI;
 709       Ops[1] = Imm0;
 710       n_ops = 2;
 711     } else {
 712       NewOpc = SPU::Ar32;
 713       Ops[0] = CurDAG->getRegister(SPU::R1, Op.getValueType());
 714       Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILAr32, dl,
 715                                               Op.getValueType(), TFI, Imm0),
 716                        0);
 717       n_ops = 2;
 718     }
 719   } else if (Opc == ISD::Constant && OpVT == MVT::i64) {
 720     // Catch the i64 constants that end up here. Note: The backend doesn't
 721     // attempt to legalize the constant (it's useless because DAGCombiner
 722     // will insert 64-bit constants and we can't stop it).
 723     return SelectI64Constant(Op, OpVT, Op.getDebugLoc());
 724   } else if ((Opc == ISD::ZERO_EXTEND || Opc == ISD::ANY_EXTEND)
 725              && OpVT == MVT::i64) {
 726     SDValue Op0 = Op.getOperand(0);
 727     EVT Op0VT = Op0.getValueType();
 728     EVT Op0VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 729                                     Op0VT, (128 / Op0VT.getSizeInBits()));
 730     EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(),
 731                                    OpVT, (128 / OpVT.getSizeInBits()));
 732     SDValue shufMask;
 733
 734     switch (Op0VT.getSimpleVT().SimpleTy) {
 735     default:
 736       llvm_report_error("CellSPU Select: Unhandled zero/any extend EVT");
 737       /*NOTREACHED*/
 738     case MVT::i32:
 739       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 740                                  CurDAG->getConstant(0x80808080, MVT::i32),
 741                                  CurDAG->getConstant(0x00010203, MVT::i32),
 742                                  CurDAG->getConstant(0x80808080, MVT::i32),
 743                                  CurDAG->getConstant(0x08090a0b, MVT::i32));
 744       break;
 745
 746     case MVT::i16:
 747       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 748                                  CurDAG->getConstant(0x80808080, MVT::i32),
 749                                  CurDAG->getConstant(0x80800203, MVT::i32),
 750                                  CurDAG->getConstant(0x80808080, MVT::i32),
 751                                  CurDAG->getConstant(0x80800a0b, MVT::i32));
 752       break;
 753
 754     case MVT::i8:
 755       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 756                                  CurDAG->getConstant(0x80808080, MVT::i32),
 757                                  CurDAG->getConstant(0x80808003, MVT::i32),
 758                                  CurDAG->getConstant(0x80808080, MVT::i32),
 759                                  CurDAG->getConstant(0x8080800b, MVT::i32));
 760       break;
 761     }
 762
 763     SDNode *shufMaskLoad = emitBuildVector(shufMask);
 764     SDNode *PromoteScalar =
 765             SelectCode(CurDAG->getNode(SPUISD::PREFSLOT2VEC, dl, Op0VecVT, Op0));
 766
 767     SDValue zextShuffle =
 768             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
 769                             SDValue(PromoteScalar, 0),
 770                             SDValue(PromoteScalar, 0),
 771                             SDValue(shufMaskLoad, 0));
 772
 773     // N.B.: BIT_CONVERT replaces and updates the zextShuffle node, so we
 774     // re-use it in the VEC2PREFSLOT selection without needing to explicitly
 775     // call SelectCode (it's already done for us.)
 776     SelectCode(CurDAG->getNode(ISD::BIT_CONVERT, dl, OpVecVT, zextShuffle));
 777     return SelectCode(CurDAG->getNode(SPUISD::VEC2PREFSLOT, dl, OpVT,
 778                                       zextShuffle));
 779   } else if (Opc == ISD::ADD && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 780     SDNode *CGLoad =
 781             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl));
 782
 783     return SelectCode(CurDAG->getNode(SPUISD::ADD64_MARKER, dl, OpVT,
 784                                       Op.getOperand(0), Op.getOperand(1),
 785                                       SDValue(CGLoad, 0)));
 786   } else if (Opc == ISD::SUB && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 787     SDNode *CGLoad =
 788             emitBuildVector(getBorrowGenerateShufMask(*CurDAG, dl));
 789
 790     return SelectCode(CurDAG->getNode(SPUISD::SUB64_MARKER, dl, OpVT,
 791                                       Op.getOperand(0), Op.getOperand(1),
 792                                       SDValue(CGLoad, 0)));
 793   } else if (Opc == ISD::MUL && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 794     SDNode *CGLoad =
 795             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl));
 796
 797     return SelectCode(CurDAG->getNode(SPUISD::MUL64_MARKER, dl, OpVT,
 798                                       Op.getOperand(0), Op.getOperand(1),
 799                                       SDValue(CGLoad, 0)));
 800   } else if (Opc == ISD::TRUNCATE) {
 801     SDValue Op0 = Op.getOperand(0);
 802     if ((Op0.getOpcode() == ISD::SRA || Op0.getOpcode() == ISD::SRL)
 803         && OpVT == MVT::i32
 804         && Op0.getValueType() == MVT::i64) {
 805       // Catch (truncate:i32 ([sra|srl]:i64 arg, c), where c >= 32
 806       //
 807       // Take advantage of the fact that the upper 32 bits are in the
 808       // i32 preferred slot and avoid shuffle gymnastics:
 809       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0.getOperand(1));
 810       if (CN != 0) {
 811         unsigned shift_amt = unsigned(CN->getZExtValue());
 812
 813         if (shift_amt >= 32) {
 814           SDNode *hi32 =
 815                   CurDAG->getMachineNode(SPU::ORr32_r64, dl, OpVT,
 816                                          Op0.getOperand(0));
 817
 818           shift_amt -= 32;
 819           if (shift_amt > 0) {
 820             // Take care of the additional shift, if present:
 821             SDValue shift = CurDAG->getTargetConstant(shift_amt, MVT::i32);
 822             unsigned Opc = SPU::ROTMAIr32_i32;
 823
 824             if (Op0.getOpcode() == ISD::SRL)
 825               Opc = SPU::ROTMr32;
 826
 827             hi32 = CurDAG->getMachineNode(Opc, dl, OpVT, SDValue(hi32, 0),
 828                                           shift);
 829           }
 830
 831           return hi32;
 832         }
 833       }
 834     }
 835   } else if (Opc == ISD::SHL) {
 836     if (OpVT == MVT::i64) {
 837       return SelectSHLi64(Op, OpVT);
 838     }
 839   } else if (Opc == ISD::SRL) {
 840     if (OpVT == MVT::i64) {
 841       return SelectSRLi64(Op, OpVT);
 842     }
 843   } else if (Opc == ISD::SRA) {
 844     if (OpVT == MVT::i64) {
 845       return SelectSRAi64(Op, OpVT);
 846     }
 847   } else if (Opc == ISD::FNEG
 848              && (OpVT == MVT::f64 || OpVT == MVT::v2f64)) {
 849     DebugLoc dl = Op.getDebugLoc();
 850     // Check if the pattern is a special form of DFNMS:
 851     // (fneg (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))
 852     SDValue Op0 = Op.getOperand(0);
 853     if (Op0.getOpcode() == ISD::FSUB) {
 854       SDValue Op00 = Op0.getOperand(0);
 855       if (Op00.getOpcode() == ISD::FMUL) {
 856         unsigned Opc = SPU::DFNMSf64;
 857         if (OpVT == MVT::v2f64)
 858           Opc = SPU::DFNMSv2f64;
 859
 860         return CurDAG->getMachineNode(Opc, dl, OpVT,
 861                                       Op00.getOperand(0),
 862                                       Op00.getOperand(1),
 863                                       Op0.getOperand(1));
 864       }
 865     }
 866
 867     SDValue negConst = CurDAG->getConstant(0x8000000000000000ULL, MVT::i64);
 868     SDNode *signMask = 0;
 869     unsigned Opc = SPU::XORfneg64;
 870
 871     if (OpVT == MVT::f64) {
 872       signMask = SelectI64Constant(negConst, MVT::i64, dl);
 873     } else if (OpVT == MVT::v2f64) {
 874       Opc = SPU::XORfnegvec;
 875       signMask = emitBuildVector(CurDAG->getNode(ISD::BUILD_VECTOR, dl,
 876                                                  MVT::v2i64,
 877                                                  negConst, negConst));
 878     }
 879
 880     return CurDAG->getMachineNode(Opc, dl, OpVT,
 881                                   Op.getOperand(0), SDValue(signMask, 0));
 882   } else if (Opc == ISD::FABS) {
 883     if (OpVT == MVT::f64) {
 884       SDNode *signMask = SelectI64Constant(0x7fffffffffffffffULL, MVT::i64, dl);
 885       return CurDAG->getMachineNode(SPU::ANDfabs64, dl, OpVT,
 886                                     Op.getOperand(0), SDValue(signMask, 0));
 887     } else if (OpVT == MVT::v2f64) {
 888       SDValue absConst = CurDAG->getConstant(0x7fffffffffffffffULL, MVT::i64);
 889       SDValue absVec = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64,
 890                                        absConst, absConst);
 891       SDNode *signMask = emitBuildVector(absVec);
 892       return CurDAG->getMachineNode(SPU::ANDfabsvec, dl, OpVT,
 893                                     Op.getOperand(0), SDValue(signMask, 0));
 894     }
 895   } else if (Opc == SPUISD::LDRESULT) {
 896     // Custom select instructions for LDRESULT
 897     EVT VT = N->getValueType(0);
 898     SDValue Arg = N->getOperand(0);
 899     SDValue Chain = N->getOperand(1);
 900     SDNode *Result;
 901     const valtype_map_s *vtm = getValueTypeMapEntry(VT);
 902
 903     if (vtm->ldresult_ins == 0) {
 904       std::string msg;
 905       raw_string_ostream Msg(msg);
 906       Msg << "LDRESULT for unsupported type: "
 907            << VT.getEVTString();
 908       llvm_report_error(Msg.str());
 909     }
 910
 911     Opc = vtm->ldresult_ins;
 912     if (vtm->ldresult_imm) {
 913       SDValue Zero = CurDAG->getTargetConstant(0, VT);
 914
 915       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Zero, Chain);
 916     } else {
 917       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Arg, Chain);
 918     }
 919
 920     return Result;
 921   } else if (Opc == SPUISD::IndirectAddr) {
 922     // Look at the operands: SelectCode() will catch the cases that aren't
 923     // specifically handled here.
 924     //
 925     // SPUInstrInfo catches the following patterns:
 926     // (SPUindirect (SPUhi ...), (SPUlo ...))
 927     // (SPUindirect $sp, imm)
 928     EVT VT = Op.getValueType();
 929     SDValue Op0 = N->getOperand(0);
 930     SDValue Op1 = N->getOperand(1);
 931     RegisterSDNode *RN;
 932
 933     if ((Op0.getOpcode() != SPUISD::Hi && Op1.getOpcode() != SPUISD::Lo)
 934         || (Op0.getOpcode() == ISD::Register
 935             && ((RN = dyn_cast<RegisterSDNode>(Op0.getNode())) != 0
 936                 && RN->getReg() != SPU::R1))) {
 937       NewOpc = SPU::Ar32;
 938       if (Op1.getOpcode() == ISD::Constant) {
 939         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 940         Op1 = CurDAG->getTargetConstant(CN->getSExtValue(), VT);
 941         NewOpc = (isI32IntS10Immediate(CN) ? SPU::AIr32 : SPU::Ar32);
 942       }
 943       Ops[0] = Op0;
 944       Ops[1] = Op1;
 945       n_ops = 2;
 946     }
 947   }
 948
 949   if (n_ops > 0) {
 950     if (N->hasOneUse())
 951       return CurDAG->SelectNodeTo(N, NewOpc, OpVT, Ops, n_ops);
 952     else
 953       return CurDAG->getMachineNode(NewOpc, dl, OpVT, Ops, n_ops);
 954   } else
 955     return SelectCode(Op);
 956 }
 957
 958 /*!
 959  * Emit the instruction sequence for i64 left shifts. The basic algorithm
 960  * is to fill the bottom two word slots with zeros so that zeros are shifted
 961  * in as the entire quadword is shifted left.
 962  *
 963  * \note This code could also be used to implement v2i64 shl.
 964  *
 965  * @param Op The shl operand
 966  * @param OpVT Op's machine value value type (doesn't need to be passed, but
 967  * makes life easier.)
 968  * @return The SDNode with the entire instruction sequence
 969  */
 970 SDNode *
 971 SPUDAGToDAGISel::SelectSHLi64(SDValue &Op, EVT OpVT) {
 972   SDValue Op0 = Op.getOperand(0);
 973   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 974                                OpVT, (128 / OpVT.getSizeInBits()));
 975   SDValue ShiftAmt = Op.getOperand(1);
 976   EVT ShiftAmtVT = ShiftAmt.getValueType();
 977   SDNode *VecOp0, *SelMask, *ZeroFill, *Shift = 0;
 978   SDValue SelMaskVal;
 979   DebugLoc dl = Op.getDebugLoc();
 980
 981   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
 982   SelMaskVal = CurDAG->getTargetConstant(0xff00ULL, MVT::i16);
 983   SelMask = CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT, SelMaskVal);
 984   ZeroFill = CurDAG->getMachineNode(SPU::ILv2i64, dl, VecVT,
 985                                     CurDAG->getTargetConstant(0, OpVT));
 986   VecOp0 = CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
 987                                   SDValue(ZeroFill, 0),
 988                                   SDValue(VecOp0, 0),
 989                                   SDValue(SelMask, 0));
 990
 991   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
 992     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
 993     unsigned bits = unsigned(CN->getZExtValue()) & 7;
 994
 995     if (bytes > 0) {
 996       Shift =
 997         CurDAG->getMachineNode(SPU::SHLQBYIv2i64, dl, VecVT,
 998                                SDValue(VecOp0, 0),
 999                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1000     }
1001
1002     if (bits > 0) {
1003       Shift =
1004         CurDAG->getMachineNode(SPU::SHLQBIIv2i64, dl, VecVT,
1005                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1006                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1007     }
1008   } else {
1009     SDNode *Bytes =
1010       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1011                              ShiftAmt,
1012                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1013     SDNode *Bits =
1014       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1015                              ShiftAmt,
1016                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1017     Shift =
1018       CurDAG->getMachineNode(SPU::SHLQBYv2i64, dl, VecVT,
1019                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1020     Shift =
1021       CurDAG->getMachineNode(SPU::SHLQBIv2i64, dl, VecVT,
1022                              SDValue(Shift, 0), SDValue(Bits, 0));
1023   }
1024
1025   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1026 }
1027
1028 /*!
1029  * Emit the instruction sequence for i64 logical right shifts.
1030  *
1031  * @param Op The shl operand
1032  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1033  * makes life easier.)
1034  * @return The SDNode with the entire instruction sequence
1035  */
1036 SDNode *
1037 SPUDAGToDAGISel::SelectSRLi64(SDValue &Op, EVT OpVT) {
1038   SDValue Op0 = Op.getOperand(0);
1039   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1040                                OpVT, (128 / OpVT.getSizeInBits()));
1041   SDValue ShiftAmt = Op.getOperand(1);
1042   EVT ShiftAmtVT = ShiftAmt.getValueType();
1043   SDNode *VecOp0, *Shift = 0;
1044   DebugLoc dl = Op.getDebugLoc();
1045
1046   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
1047
1048   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1049     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1050     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1051
1052     if (bytes > 0) {
1053       Shift =
1054         CurDAG->getMachineNode(SPU::ROTQMBYIv2i64, dl, VecVT,
1055                                SDValue(VecOp0, 0),
1056                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1057     }
1058
1059     if (bits > 0) {
1060       Shift =
1061         CurDAG->getMachineNode(SPU::ROTQMBIIv2i64, dl, VecVT,
1062                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1063                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1064     }
1065   } else {
1066     SDNode *Bytes =
1067       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1068                              ShiftAmt,
1069                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1070     SDNode *Bits =
1071       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1072                              ShiftAmt,
1073                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1074
1075     // Ensure that the shift amounts are negated!
1076     Bytes = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1077                                    SDValue(Bytes, 0),
1078                                    CurDAG->getTargetConstant(0, ShiftAmtVT));
1079
1080     Bits = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1081                                   SDValue(Bits, 0),
1082                                   CurDAG->getTargetConstant(0, ShiftAmtVT));
1083
1084     Shift =
1085       CurDAG->getMachineNode(SPU::ROTQMBYv2i64, dl, VecVT,
1086                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1087     Shift =
1088       CurDAG->getMachineNode(SPU::ROTQMBIv2i64, dl, VecVT,
1089                              SDValue(Shift, 0), SDValue(Bits, 0));
1090   }
1091
1092   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1093 }
1094
1095 /*!
1096  * Emit the instruction sequence for i64 arithmetic right shifts.
1097  *
1098  * @param Op The shl operand
1099  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1100  * makes life easier.)
1101  * @return The SDNode with the entire instruction sequence
1102  */
1103 SDNode *
1104 SPUDAGToDAGISel::SelectSRAi64(SDValue &Op, EVT OpVT) {
1105   // Promote Op0 to vector
1106   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1107                                OpVT, (128 / OpVT.getSizeInBits()));
1108   SDValue ShiftAmt = Op.getOperand(1);
1109   EVT ShiftAmtVT = ShiftAmt.getValueType();
1110   DebugLoc dl = Op.getDebugLoc();
1111
1112   SDNode *VecOp0 =
1113     CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op.getOperand(0));
1114
1115   SDValue SignRotAmt = CurDAG->getTargetConstant(31, ShiftAmtVT);
1116   SDNode *SignRot =
1117     CurDAG->getMachineNode(SPU::ROTMAIv2i64_i32, dl, MVT::v2i64,
1118                            SDValue(VecOp0, 0), SignRotAmt);
1119   SDNode *UpperHalfSign =
1120     CurDAG->getMachineNode(SPU::ORi32_v4i32, dl, MVT::i32, SDValue(SignRot, 0));
1121
1122   SDNode *UpperHalfSignMask =
1123     CurDAG->getMachineNode(SPU::FSM64r32, dl, VecVT, SDValue(UpperHalfSign, 0));
1124   SDNode *UpperLowerMask =
1125     CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT,
1126                            CurDAG->getTargetConstant(0xff00ULL, MVT::i16));
1127   SDNode *UpperLowerSelect =
1128     CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1129                            SDValue(UpperHalfSignMask, 0),
1130                            SDValue(VecOp0, 0),
1131                            SDValue(UpperLowerMask, 0));
1132
1133   SDNode *Shift = 0;
1134
1135   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1136     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1137     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1138
1139     if (bytes > 0) {
1140       bytes = 31 - bytes;
1141       Shift =
1142         CurDAG->getMachineNode(SPU::ROTQBYIv2i64, dl, VecVT,
1143                                SDValue(UpperLowerSelect, 0),
1144                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1145     }
1146
1147     if (bits > 0) {
1148       bits = 8 - bits;
1149       Shift =
1150         CurDAG->getMachineNode(SPU::ROTQBIIv2i64, dl, VecVT,
1151                                SDValue((Shift != 0 ? Shift : UpperLowerSelect), 0),
1152                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1153     }
1154   } else {
1155     SDNode *NegShift =
1156       CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1157                              ShiftAmt, CurDAG->getTargetConstant(0, ShiftAmtVT));
1158
1159     Shift =
1160       CurDAG->getMachineNode(SPU::ROTQBYBIv2i64_r32, dl, VecVT,
1161                              SDValue(UpperLowerSelect, 0), SDValue(NegShift, 0));
1162     Shift =
1163       CurDAG->getMachineNode(SPU::ROTQBIv2i64, dl, VecVT,
1164                              SDValue(Shift, 0), SDValue(NegShift, 0));
1165   }
1166
1167   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1168 }
1169
1170 /*!
1171  Do the necessary magic necessary to load a i64 constant
1172  */
1173 SDNode *SPUDAGToDAGISel::SelectI64Constant(SDValue& Op, EVT OpVT,
1174                                            DebugLoc dl) {
1175   ConstantSDNode *CN = cast<ConstantSDNode>(Op.getNode());
1176   return SelectI64Constant(CN->getZExtValue(), OpVT, dl);
1177 }
1178
1179 SDNode *SPUDAGToDAGISel::SelectI64Constant(uint64_t Value64, EVT OpVT,
1180                                            DebugLoc dl) {
1181   EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(), OpVT, 2);
1182   SDValue i64vec =
1183           SPU::LowerV2I64Splat(OpVecVT, *CurDAG, Value64, dl);
1184
1185   // Here's where it gets interesting, because we have to parse out the
1186   // subtree handed back in i64vec:
1187
1188   if (i64vec.getOpcode() == ISD::BIT_CONVERT) {
1189     // The degenerate case where the upper and lower bits in the splat are
1190     // identical:
1191     SDValue Op0 = i64vec.getOperand(0);
1192
1193     ReplaceUses(i64vec, Op0);
1194     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1195                                   SDValue(emitBuildVector(Op0), 0));
1196   } else if (i64vec.getOpcode() == SPUISD::SHUFB) {
1197     SDValue lhs = i64vec.getOperand(0);
1198     SDValue rhs = i64vec.getOperand(1);
1199     SDValue shufmask = i64vec.getOperand(2);
1200
1201     if (lhs.getOpcode() == ISD::BIT_CONVERT) {
1202       ReplaceUses(lhs, lhs.getOperand(0));
1203       lhs = lhs.getOperand(0);
1204     }
1205
1206     SDNode *lhsNode = (lhs.getNode()->isMachineOpcode()
1207                        ? lhs.getNode()
1208                        : emitBuildVector(lhs));
1209
1210     if (rhs.getOpcode() == ISD::BIT_CONVERT) {
1211       ReplaceUses(rhs, rhs.getOperand(0));
1212       rhs = rhs.getOperand(0);
1213     }
1214
1215     SDNode *rhsNode = (rhs.getNode()->isMachineOpcode()
1216                        ? rhs.getNode()
1217                        : emitBuildVector(rhs));
1218
1219     if (shufmask.getOpcode() == ISD::BIT_CONVERT) {
1220       ReplaceUses(shufmask, shufmask.getOperand(0));
1221       shufmask = shufmask.getOperand(0);
1222     }
1223
1224     SDNode *shufMaskNode = (shufmask.getNode()->isMachineOpcode()
1225                             ? shufmask.getNode()
1226                             : emitBuildVector(shufmask));
1227
1228     SDNode *shufNode =
1229             Select(CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
1230                                    SDValue(lhsNode, 0), SDValue(rhsNode, 0),
1231                                    SDValue(shufMaskNode, 0)));
1232
1233     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1234                                   SDValue(shufNode, 0));
1235   } else if (i64vec.getOpcode() == ISD::BUILD_VECTOR) {
1236     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1237                                   SDValue(emitBuildVector(i64vec), 0));
1238   } else {
1239     llvm_report_error("SPUDAGToDAGISel::SelectI64Constant: Unhandled i64vec"
1240                       "condition");
1241   }
1242 }
1243
1244 /// createSPUISelDag - This pass converts a legalized DAG into a
1245 /// SPU-specific DAG, ready for instruction scheduling.
1246 ///
1247 FunctionPass *llvm::createSPUISelDag(SPUTargetMachine &TM) {
1248   return new SPUDAGToDAGISel(TM);
1249 }