lib/Target/CellSPU/SPUISelDAGToDAG.cpp

   1 //===-- SPUISelDAGToDAG.cpp - CellSPU pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for the Cell SPU,
  11 // converting from a legalized dag to a SPU-target dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SPU.h"
  16 #include "SPUTargetMachine.h"
  17 #include "SPUHazardRecognizers.h"
  18 #include "SPUFrameInfo.h"
  19 #include "SPURegisterNames.h"
  20 #include "SPUTargetMachine.h"
  21 #include "llvm/CodeGen/MachineConstantPool.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGISel.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/ADT/Statistic.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/LLVMContext.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/MathExtras.h"
  36 #include "llvm/Support/Compiler.h"
  37 #include "llvm/Support/raw_ostream.h"
  38
  39 using namespace llvm;
  40
  41 namespace {
  42   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  43   bool
  44   isI32IntS10Immediate(ConstantSDNode *CN)
  45   {
  46     return isInt<10>(CN->getSExtValue());
  47   }
  48
  49   //! ConstantSDNode predicate for i32 unsigned 10-bit immediate values
  50   bool
  51   isI32IntU10Immediate(ConstantSDNode *CN)
  52   {
  53     return isUInt<10>(CN->getSExtValue());
  54   }
  55
  56   //! ConstantSDNode predicate for i16 sign-extended, 10-bit immediate values
  57   bool
  58   isI16IntS10Immediate(ConstantSDNode *CN)
  59   {
  60     return isInt<10>(CN->getSExtValue());
  61   }
  62
  63   //! ConstantSDNode predicate for i16 unsigned 10-bit immediate values
  64   bool
  65   isI16IntU10Immediate(ConstantSDNode *CN)
  66   {
  67     return isUInt<10>((short) CN->getZExtValue());
  68   }
  69
  70   //! ConstantSDNode predicate for signed 16-bit values
  71   /*!
  72     \arg CN The constant SelectionDAG node holding the value
  73     \arg Imm The returned 16-bit value, if returning true
  74
  75     This predicate tests the value in \a CN to see whether it can be
  76     represented as a 16-bit, sign-extended quantity. Returns true if
  77     this is the case.
  78    */
  79   bool
  80   isIntS16Immediate(ConstantSDNode *CN, short &Imm)
  81   {
  82     EVT vt = CN->getValueType(0);
  83     Imm = (short) CN->getZExtValue();
  84     if (vt.getSimpleVT() >= MVT::i1 && vt.getSimpleVT() <= MVT::i16) {
  85       return true;
  86     } else if (vt == MVT::i32) {
  87       int32_t i_val = (int32_t) CN->getZExtValue();
  88       short s_val = (short) i_val;
  89       return i_val == s_val;
  90     } else {
  91       int64_t i_val = (int64_t) CN->getZExtValue();
  92       short s_val = (short) i_val;
  93       return i_val == s_val;
  94     }
  95
  96     return false;
  97   }
  98
  99   //! ConstantFPSDNode predicate for representing floats as 16-bit sign ext.
 100   static bool
 101   isFPS16Immediate(ConstantFPSDNode *FPN, short &Imm)
 102   {
 103     EVT vt = FPN->getValueType(0);
 104     if (vt == MVT::f32) {
 105       int val = FloatToBits(FPN->getValueAPF().convertToFloat());
 106       int sval = (int) ((val << 16) >> 16);
 107       Imm = (short) val;
 108       return val == sval;
 109     }
 110
 111     return false;
 112   }
 113
 114   //! Generate the carry-generate shuffle mask.
 115   SDValue getCarryGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 116     SmallVector<SDValue, 16 > ShufBytes;
 117
 118     // Create the shuffle mask for "rotating" the borrow up one register slot
 119     // once the borrow is generated.
 120     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 121     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 122     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 123     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 124
 125     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 126                        &ShufBytes[0], ShufBytes.size());
 127   }
 128
 129   //! Generate the borrow-generate shuffle mask
 130   SDValue getBorrowGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 131     SmallVector<SDValue, 16 > ShufBytes;
 132
 133     // Create the shuffle mask for "rotating" the borrow up one register slot
 134     // once the borrow is generated.
 135     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 136     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 137     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 138     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 139
 140     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 141                        &ShufBytes[0], ShufBytes.size());
 142   }
 143
 144   //===------------------------------------------------------------------===//
 145   /// SPUDAGToDAGISel - Cell SPU-specific code to select SPU machine
 146   /// instructions for SelectionDAG operations.
 147   ///
 148   class SPUDAGToDAGISel :
 149     public SelectionDAGISel
 150   {
 151     const SPUTargetMachine &TM;
 152     const SPUTargetLowering &SPUtli;
 153     unsigned GlobalBaseReg;
 154
 155   public:
 156     explicit SPUDAGToDAGISel(SPUTargetMachine &tm) :
 157       SelectionDAGISel(tm),
 158       TM(tm),
 159       SPUtli(*tm.getTargetLowering())
 160     { }
 161
 162     virtual bool runOnMachineFunction(MachineFunction &MF) {
 163       // Make sure we re-emit a set of the global base reg if necessary
 164       GlobalBaseReg = 0;
 165       SelectionDAGISel::runOnMachineFunction(MF);
 166       return true;
 167     }
 168
 169     /// getI32Imm - Return a target constant with the specified value, of type
 170     /// i32.
 171     inline SDValue getI32Imm(uint32_t Imm) {
 172       return CurDAG->getTargetConstant(Imm, MVT::i32);
 173     }
 174
 175     /// getSmallIPtrImm - Return a target constant of pointer type.
 176     inline SDValue getSmallIPtrImm(unsigned Imm) {
 177       return CurDAG->getTargetConstant(Imm, SPUtli.getPointerTy());
 178     }
 179
 180     SDNode *emitBuildVector(SDNode *bvNode) {
 181       EVT vecVT = bvNode->getValueType(0);
 182       DebugLoc dl = bvNode->getDebugLoc();
 183
 184       // Check to see if this vector can be represented as a CellSPU immediate
 185       // constant by invoking all of the instruction selection predicates:
 186       if (((vecVT == MVT::v8i16) &&
 187            (SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i16).getNode() != 0)) ||
 188           ((vecVT == MVT::v4i32) &&
 189            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 190             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 191             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 192             (SPU::get_v4i32_imm(bvNode, *CurDAG).getNode() != 0))) ||
 193           ((vecVT == MVT::v2i64) &&
 194            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 195             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 196             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i64).getNode() != 0)))) {
 197         HandleSDNode Dummy(SDValue(bvNode, 0));
 198         if (SDNode *N = Select(bvNode))
 199           return N;
 200         return Dummy.getValue().getNode();
 201       }
 202
 203       // No, need to emit a constant pool spill:
 204       std::vector<Constant*> CV;
 205
 206       for (size_t i = 0; i < bvNode->getNumOperands(); ++i) {
 207         ConstantSDNode *V = cast<ConstantSDNode > (bvNode->getOperand(i));
 208         CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
 209       }
 210
 211       const Constant *CP = ConstantVector::get(CV);
 212       SDValue CPIdx = CurDAG->getConstantPool(CP, SPUtli.getPointerTy());
 213       unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 214       SDValue CGPoolOffset =
 215               SPU::LowerConstantPool(CPIdx, *CurDAG, TM);
 216
 217       HandleSDNode Dummy(CurDAG->getLoad(vecVT, dl,
 218                                          CurDAG->getEntryNode(), CGPoolOffset,
 219                                          MachinePointerInfo::getConstantPool(),
 220                                          false, false, Alignment));
 221       CurDAG->ReplaceAllUsesWith(SDValue(bvNode, 0), Dummy.getValue());
 222       if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 223         return N;
 224       return Dummy.getValue().getNode();
 225     }
 226
 227     /// Select - Convert the specified operand from a target-independent to a
 228     /// target-specific node if it hasn't already been changed.
 229     SDNode *Select(SDNode *N);
 230
 231     //! Emit the instruction sequence for i64 shl
 232     SDNode *SelectSHLi64(SDNode *N, EVT OpVT);
 233
 234     //! Emit the instruction sequence for i64 srl
 235     SDNode *SelectSRLi64(SDNode *N, EVT OpVT);
 236
 237     //! Emit the instruction sequence for i64 sra
 238     SDNode *SelectSRAi64(SDNode *N, EVT OpVT);
 239
 240     //! Emit the necessary sequence for loading i64 constants:
 241     SDNode *SelectI64Constant(SDNode *N, EVT OpVT, DebugLoc dl);
 242
 243     //! Alternate instruction emit sequence for loading i64 constants
 244     SDNode *SelectI64Constant(uint64_t i64const, EVT OpVT, DebugLoc dl);
 245
 246     //! Returns true if the address N is an A-form (local store) address
 247     bool SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 248                          SDValue &Index);
 249
 250     //! D-form address predicate
 251     bool SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 252                          SDValue &Index);
 253
 254     /// Alternate D-form address using i7 offset predicate
 255     bool SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 256                           SDValue &Base);
 257
 258     /// D-form address selection workhorse
 259     bool DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Disp,
 260                                SDValue &Base, int minOffset, int maxOffset);
 261
 262     //! Address predicate if N can be expressed as an indexed [r+r] operation.
 263     bool SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 264                          SDValue &Index);
 265
 266     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 267     /// inline asm expressions.
 268     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 269                                               char ConstraintCode,
 270                                               std::vector<SDValue> &OutOps) {
 271       SDValue Op0, Op1;
 272       switch (ConstraintCode) {
 273       default: return true;
 274       case 'm':   // memory
 275         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 276             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1))
 277           SelectXFormAddr(Op.getNode(), Op, Op0, Op1);
 278         break;
 279       case 'o':   // offsetable
 280         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 281             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1)) {
 282           Op0 = Op;
 283           Op1 = getSmallIPtrImm(0);
 284         }
 285         break;
 286       case 'v':   // not offsetable
 287 #if 1
 288         llvm_unreachable("InlineAsmMemoryOperand 'v' constraint not handled.");
 289 #else
 290         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 291 #endif
 292         break;
 293       }
 294
 295       OutOps.push_back(Op0);
 296       OutOps.push_back(Op1);
 297       return false;
 298     }
 299
 300     virtual const char *getPassName() const {
 301       return "Cell SPU DAG->DAG Pattern Instruction Selection";
 302     }
 303
 304     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 305     /// this target when scheduling the DAG.
 306     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 307       const TargetInstrInfo *II = TM.getInstrInfo();
 308       assert(II && "No InstrInfo?");
 309       return new SPUHazardRecognizer(*II);
 310     }
 311
 312   private:
 313     SDValue getRC( MVT );
 314
 315     // Include the pieces autogenerated from the target description.
 316 #include "SPUGenDAGISel.inc"
 317   };
 318 }
 319
 320 /*!
 321  \arg Op The ISD instruction operand
 322  \arg N The address to be tested
 323  \arg Base The base address
 324  \arg Index The base address index
 325  */
 326 bool
 327 SPUDAGToDAGISel::SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 328                     SDValue &Index) {
 329   // These match the addr256k operand type:
 330   EVT OffsVT = MVT::i16;
 331   SDValue Zero = CurDAG->getTargetConstant(0, OffsVT);
 332
 333   switch (N.getOpcode()) {
 334   case ISD::Constant:
 335   case ISD::ConstantPool:
 336   case ISD::GlobalAddress:
 337     report_fatal_error("SPU SelectAFormAddr: Constant/Pool/Global not lowered.");
 338     /*NOTREACHED*/
 339
 340   case ISD::TargetConstant:
 341   case ISD::TargetGlobalAddress:
 342   case ISD::TargetJumpTable:
 343     report_fatal_error("SPUSelectAFormAddr: Target Constant/Pool/Global "
 344                       "not wrapped as A-form address.");
 345     /*NOTREACHED*/
 346
 347   case SPUISD::AFormAddr:
 348     // Just load from memory if there's only a single use of the location,
 349     // otherwise, this will get handled below with D-form offset addresses
 350     if (N.hasOneUse()) {
 351       SDValue Op0 = N.getOperand(0);
 352       switch (Op0.getOpcode()) {
 353       case ISD::TargetConstantPool:
 354       case ISD::TargetJumpTable:
 355         Base = Op0;
 356         Index = Zero;
 357         return true;
 358
 359       case ISD::TargetGlobalAddress: {
 360         GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op0);
 361         const GlobalValue *GV = GSDN->getGlobal();
 362         if (GV->getAlignment() == 16) {
 363           Base = Op0;
 364           Index = Zero;
 365           return true;
 366         }
 367         break;
 368       }
 369       }
 370     }
 371     break;
 372   }
 373   return false;
 374 }
 375
 376 bool
 377 SPUDAGToDAGISel::SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 378                                   SDValue &Base) {
 379   const int minDForm2Offset = -(1 << 7);
 380   const int maxDForm2Offset = (1 << 7) - 1;
 381   return DFormAddressPredicate(Op, N, Disp, Base, minDForm2Offset,
 382                                maxDForm2Offset);
 383 }
 384
 385 /*!
 386   \arg Op The ISD instruction (ignored)
 387   \arg N The address to be tested
 388   \arg Base Base address register/pointer
 389   \arg Index Base address index
 390
 391   Examine the input address by a base register plus a signed 10-bit
 392   displacement, [r+I10] (D-form address).
 393
 394   \return true if \a N is a D-form address with \a Base and \a Index set
 395   to non-empty SDValue instances.
 396 */
 397 bool
 398 SPUDAGToDAGISel::SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 399                                  SDValue &Index) {
 400   return DFormAddressPredicate(Op, N, Base, Index,
 401                                SPUFrameInfo::minFrameOffset(),
 402                                SPUFrameInfo::maxFrameOffset());
 403 }
 404
 405 bool
 406 SPUDAGToDAGISel::DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Base,
 407                                       SDValue &Index, int minOffset,
 408                                       int maxOffset) {
 409   unsigned Opc = N.getOpcode();
 410   EVT PtrTy = SPUtli.getPointerTy();
 411
 412   if (Opc == ISD::FrameIndex) {
 413     // Stack frame index must be less than 512 (divided by 16):
 414     FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(N);
 415     int FI = int(FIN->getIndex());
 416     DEBUG(errs() << "SelectDFormAddr: ISD::FrameIndex = "
 417                << FI << "\n");
 418     if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 419       Base = CurDAG->getTargetConstant(0, PtrTy);
 420       Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 421       return true;
 422     }
 423   } else if (Opc == ISD::ADD) {
 424     // Generated by getelementptr
 425     const SDValue Op0 = N.getOperand(0);
 426     const SDValue Op1 = N.getOperand(1);
 427
 428     if ((Op0.getOpcode() == SPUISD::Hi && Op1.getOpcode() == SPUISD::Lo)
 429         || (Op1.getOpcode() == SPUISD::Hi && Op0.getOpcode() == SPUISD::Lo)) {
 430       Base = CurDAG->getTargetConstant(0, PtrTy);
 431       Index = N;
 432       return true;
 433     } else if (Op1.getOpcode() == ISD::Constant
 434                || Op1.getOpcode() == ISD::TargetConstant) {
 435       ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 436       int32_t offset = int32_t(CN->getSExtValue());
 437
 438       if (Op0.getOpcode() == ISD::FrameIndex) {
 439         FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op0);
 440         int FI = int(FIN->getIndex());
 441         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 442                    << " frame index = " << FI << "\n");
 443
 444         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 445           Base = CurDAG->getTargetConstant(offset, PtrTy);
 446           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 447           return true;
 448         }
 449       } else if (offset > minOffset && offset < maxOffset) {
 450         Base = CurDAG->getTargetConstant(offset, PtrTy);
 451         Index = Op0;
 452         return true;
 453       }
 454     } else if (Op0.getOpcode() == ISD::Constant
 455                || Op0.getOpcode() == ISD::TargetConstant) {
 456       ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 457       int32_t offset = int32_t(CN->getSExtValue());
 458
 459       if (Op1.getOpcode() == ISD::FrameIndex) {
 460         FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op1);
 461         int FI = int(FIN->getIndex());
 462         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 463                    << " frame index = " << FI << "\n");
 464
 465         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 466           Base = CurDAG->getTargetConstant(offset, PtrTy);
 467           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 468           return true;
 469         }
 470       } else if (offset > minOffset && offset < maxOffset) {
 471         Base = CurDAG->getTargetConstant(offset, PtrTy);
 472         Index = Op1;
 473         return true;
 474       }
 475     }
 476   } else if (Opc == SPUISD::IndirectAddr) {
 477     // Indirect with constant offset -> D-Form address
 478     const SDValue Op0 = N.getOperand(0);
 479     const SDValue Op1 = N.getOperand(1);
 480
 481     if (Op0.getOpcode() == SPUISD::Hi
 482         && Op1.getOpcode() == SPUISD::Lo) {
 483       // (SPUindirect (SPUhi <arg>, 0), (SPUlo <arg>, 0))
 484       Base = CurDAG->getTargetConstant(0, PtrTy);
 485       Index = N;
 486       return true;
 487     } else if (isa<ConstantSDNode>(Op0) || isa<ConstantSDNode>(Op1)) {
 488       int32_t offset = 0;
 489       SDValue idxOp;
 490
 491       if (isa<ConstantSDNode>(Op1)) {
 492         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 493         offset = int32_t(CN->getSExtValue());
 494         idxOp = Op0;
 495       } else if (isa<ConstantSDNode>(Op0)) {
 496         ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 497         offset = int32_t(CN->getSExtValue());
 498         idxOp = Op1;
 499       }
 500
 501       if (offset >= minOffset && offset <= maxOffset) {
 502         Base = CurDAG->getTargetConstant(offset, PtrTy);
 503         Index = idxOp;
 504         return true;
 505       }
 506     }
 507   } else if (Opc == SPUISD::AFormAddr) {
 508     Base = CurDAG->getTargetConstant(0, N.getValueType());
 509     Index = N;
 510     return true;
 511   } else if (Opc == SPUISD::LDRESULT) {
 512     Base = CurDAG->getTargetConstant(0, N.getValueType());
 513     Index = N;
 514     return true;
 515   } else if (Opc == ISD::Register
 516            ||Opc == ISD::CopyFromReg
 517            ||Opc == ISD::UNDEF
 518            ||Opc == ISD::Constant) {
 519     unsigned OpOpc = Op->getOpcode();
 520
 521     if (OpOpc == ISD::STORE || OpOpc == ISD::LOAD) {
 522       // Direct load/store without getelementptr
 523       SDValue Offs;
 524
 525       Offs = ((OpOpc == ISD::STORE) ? Op->getOperand(3) : Op->getOperand(2));
 526
 527       if (Offs.getOpcode() == ISD::Constant || Offs.getOpcode() == ISD::UNDEF) {
 528         if (Offs.getOpcode() == ISD::UNDEF)
 529           Offs = CurDAG->getTargetConstant(0, Offs.getValueType());
 530
 531         Base = Offs;
 532         Index = N;
 533         return true;
 534       }
 535     } else {
 536       /* If otherwise unadorned, default to D-form address with 0 offset: */
 537       if (Opc == ISD::CopyFromReg) {
 538         Index = N.getOperand(1);
 539       } else {
 540         Index = N;
 541       }
 542
 543       Base = CurDAG->getTargetConstant(0, Index.getValueType());
 544       return true;
 545     }
 546   }
 547
 548   return false;
 549 }
 550
 551 /*!
 552   \arg Op The ISD instruction operand
 553   \arg N The address operand
 554   \arg Base The base pointer operand
 555   \arg Index The offset/index operand
 556
 557   If the address \a N can be expressed as an A-form or D-form address, returns
 558   false.  Otherwise, creates two operands, Base and Index that will become the
 559   (r)(r) X-form address.
 560 */
 561 bool
 562 SPUDAGToDAGISel::SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 563                                  SDValue &Index) {
 564   if (!SelectAFormAddr(Op, N, Base, Index)
 565       && !SelectDFormAddr(Op, N, Base, Index)) {
 566     // If the address is neither A-form or D-form, punt and use an X-form
 567     // address:
 568     Base = N.getOperand(1);
 569     Index = N.getOperand(0);
 570     return true;
 571   }
 572
 573   return false;
 574 }
 575
 576 /*!
 577  Utility function to use with COPY_TO_REGCLASS instructions. Returns a SDValue
 578  to be used as the last parameter of a
 579 CurDAG->getMachineNode(COPY_TO_REGCLASS,..., ) function call
 580  \arg VT the value type for which we want a register class
 581 */
 582 SDValue SPUDAGToDAGISel::getRC( MVT VT ) {
 583   switch( VT.SimpleTy ) {
 584   case MVT::i8:
 585     return CurDAG->getTargetConstant(SPU::R8CRegClass.getID(), MVT::i32);
 586     break;
 587   case MVT::i16:
 588     return CurDAG->getTargetConstant(SPU::R16CRegClass.getID(), MVT::i32);
 589     break;
 590   case MVT::i32:
 591     return CurDAG->getTargetConstant(SPU::R32CRegClass.getID(), MVT::i32);
 592     break;
 593   case MVT::f32:
 594     return CurDAG->getTargetConstant(SPU::R32FPRegClass.getID(), MVT::i32);
 595     break;
 596   case MVT::i64:
 597     return CurDAG->getTargetConstant(SPU::R64CRegClass.getID(), MVT::i32);
 598     break;
 599   case MVT::i128:
 600     return CurDAG->getTargetConstant(SPU::GPRCRegClass.getID(), MVT::i32);
 601     break;
 602   case MVT::v16i8:
 603   case MVT::v8i16:
 604   case MVT::v4i32:
 605   case MVT::v4f32:
 606   case MVT::v2i64:
 607   case MVT::v2f64:
 608     return CurDAG->getTargetConstant(SPU::VECREGRegClass.getID(), MVT::i32);
 609     break;
 610   default:
 611     assert( false && "add a new case here" );
 612   }
 613   return SDValue();
 614 }
 615
 616 //! Convert the operand from a target-independent to a target-specific node
 617 /*!
 618  */
 619 SDNode *
 620 SPUDAGToDAGISel::Select(SDNode *N) {
 621   unsigned Opc = N->getOpcode();
 622   int n_ops = -1;
 623   unsigned NewOpc;
 624   EVT OpVT = N->getValueType(0);
 625   SDValue Ops[8];
 626   DebugLoc dl = N->getDebugLoc();
 627
 628   if (N->isMachineOpcode())
 629     return NULL;   // Already selected.
 630
 631   if (Opc == ISD::FrameIndex) {
 632     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 633     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 634     SDValue Imm0 = CurDAG->getTargetConstant(0, N->getValueType(0));
 635
 636     if (FI < 128) {
 637       NewOpc = SPU::AIr32;
 638       Ops[0] = TFI;
 639       Ops[1] = Imm0;
 640       n_ops = 2;
 641     } else {
 642       NewOpc = SPU::Ar32;
 643       Ops[0] = CurDAG->getRegister(SPU::R1, N->getValueType(0));
 644       Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILAr32, dl,
 645                                               N->getValueType(0), TFI),
 646                        0);
 647       n_ops = 2;
 648     }
 649   } else if (Opc == ISD::Constant && OpVT == MVT::i64) {
 650     // Catch the i64 constants that end up here. Note: The backend doesn't
 651     // attempt to legalize the constant (it's useless because DAGCombiner
 652     // will insert 64-bit constants and we can't stop it).
 653     return SelectI64Constant(N, OpVT, N->getDebugLoc());
 654   } else if ((Opc == ISD::ZERO_EXTEND || Opc == ISD::ANY_EXTEND)
 655              && OpVT == MVT::i64) {
 656     SDValue Op0 = N->getOperand(0);
 657     EVT Op0VT = Op0.getValueType();
 658     EVT Op0VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 659                                     Op0VT, (128 / Op0VT.getSizeInBits()));
 660     EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(),
 661                                    OpVT, (128 / OpVT.getSizeInBits()));
 662     SDValue shufMask;
 663
 664     switch (Op0VT.getSimpleVT().SimpleTy) {
 665     default:
 666       report_fatal_error("CellSPU Select: Unhandled zero/any extend EVT");
 667       /*NOTREACHED*/
 668     case MVT::i32:
 669       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 670                                  CurDAG->getConstant(0x80808080, MVT::i32),
 671                                  CurDAG->getConstant(0x00010203, MVT::i32),
 672                                  CurDAG->getConstant(0x80808080, MVT::i32),
 673                                  CurDAG->getConstant(0x08090a0b, MVT::i32));
 674       break;
 675
 676     case MVT::i16:
 677       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 678                                  CurDAG->getConstant(0x80808080, MVT::i32),
 679                                  CurDAG->getConstant(0x80800203, MVT::i32),
 680                                  CurDAG->getConstant(0x80808080, MVT::i32),
 681                                  CurDAG->getConstant(0x80800a0b, MVT::i32));
 682       break;
 683
 684     case MVT::i8:
 685       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 686                                  CurDAG->getConstant(0x80808080, MVT::i32),
 687                                  CurDAG->getConstant(0x80808003, MVT::i32),
 688                                  CurDAG->getConstant(0x80808080, MVT::i32),
 689                                  CurDAG->getConstant(0x8080800b, MVT::i32));
 690       break;
 691     }
 692
 693     SDNode *shufMaskLoad = emitBuildVector(shufMask.getNode());
 694
 695     HandleSDNode PromoteScalar(CurDAG->getNode(SPUISD::PREFSLOT2VEC, dl,
 696                                                Op0VecVT, Op0));
 697
 698     SDValue PromScalar;
 699     if (SDNode *N = SelectCode(PromoteScalar.getValue().getNode()))
 700       PromScalar = SDValue(N, 0);
 701     else
 702       PromScalar = PromoteScalar.getValue();
 703
 704     SDValue zextShuffle =
 705             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
 706                             PromScalar, PromScalar,
 707                             SDValue(shufMaskLoad, 0));
 708
 709     HandleSDNode Dummy2(zextShuffle);
 710     if (SDNode *N = SelectCode(Dummy2.getValue().getNode()))
 711       zextShuffle = SDValue(N, 0);
 712     else
 713       zextShuffle = Dummy2.getValue();
 714     HandleSDNode Dummy(CurDAG->getNode(SPUISD::VEC2PREFSLOT, dl, OpVT,
 715                                        zextShuffle));
 716
 717     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 718     SelectCode(Dummy.getValue().getNode());
 719     return Dummy.getValue().getNode();
 720   } else if (Opc == ISD::ADD && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 721     SDNode *CGLoad =
 722             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 723
 724     HandleSDNode Dummy(CurDAG->getNode(SPUISD::ADD64_MARKER, dl, OpVT,
 725                                        N->getOperand(0), N->getOperand(1),
 726                                        SDValue(CGLoad, 0)));
 727
 728     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 729     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 730       return N;
 731     return Dummy.getValue().getNode();
 732   } else if (Opc == ISD::SUB && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 733     SDNode *CGLoad =
 734             emitBuildVector(getBorrowGenerateShufMask(*CurDAG, dl).getNode());
 735
 736     HandleSDNode Dummy(CurDAG->getNode(SPUISD::SUB64_MARKER, dl, OpVT,
 737                                        N->getOperand(0), N->getOperand(1),
 738                                        SDValue(CGLoad, 0)));
 739
 740     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 741     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 742       return N;
 743     return Dummy.getValue().getNode();
 744   } else if (Opc == ISD::MUL && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 745     SDNode *CGLoad =
 746             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 747
 748     HandleSDNode Dummy(CurDAG->getNode(SPUISD::MUL64_MARKER, dl, OpVT,
 749                                        N->getOperand(0), N->getOperand(1),
 750                                        SDValue(CGLoad, 0)));
 751     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 752     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 753       return N;
 754     return Dummy.getValue().getNode();
 755   } else if (Opc == ISD::TRUNCATE) {
 756     SDValue Op0 = N->getOperand(0);
 757     if ((Op0.getOpcode() == ISD::SRA || Op0.getOpcode() == ISD::SRL)
 758         && OpVT == MVT::i32
 759         && Op0.getValueType() == MVT::i64) {
 760       // Catch (truncate:i32 ([sra|srl]:i64 arg, c), where c >= 32
 761       //
 762       // Take advantage of the fact that the upper 32 bits are in the
 763       // i32 preferred slot and avoid shuffle gymnastics:
 764       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0.getOperand(1));
 765       if (CN != 0) {
 766         unsigned shift_amt = unsigned(CN->getZExtValue());
 767
 768         if (shift_amt >= 32) {
 769           SDNode *hi32 =
 770                   CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, OpVT,
 771                                          Op0.getOperand(0), getRC(MVT::i32));
 772
 773           shift_amt -= 32;
 774           if (shift_amt > 0) {
 775             // Take care of the additional shift, if present:
 776             SDValue shift = CurDAG->getTargetConstant(shift_amt, MVT::i32);
 777             unsigned Opc = SPU::ROTMAIr32_i32;
 778
 779             if (Op0.getOpcode() == ISD::SRL)
 780               Opc = SPU::ROTMr32;
 781
 782             hi32 = CurDAG->getMachineNode(Opc, dl, OpVT, SDValue(hi32, 0),
 783                                           shift);
 784           }
 785
 786           return hi32;
 787         }
 788       }
 789     }
 790   } else if (Opc == ISD::SHL) {
 791     if (OpVT == MVT::i64)
 792       return SelectSHLi64(N, OpVT);
 793   } else if (Opc == ISD::SRL) {
 794     if (OpVT == MVT::i64)
 795       return SelectSRLi64(N, OpVT);
 796   } else if (Opc == ISD::SRA) {
 797     if (OpVT == MVT::i64)
 798       return SelectSRAi64(N, OpVT);
 799   } else if (Opc == ISD::FNEG
 800              && (OpVT == MVT::f64 || OpVT == MVT::v2f64)) {
 801     DebugLoc dl = N->getDebugLoc();
 802     // Check if the pattern is a special form of DFNMS:
 803     // (fneg (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))
 804     SDValue Op0 = N->getOperand(0);
 805     if (Op0.getOpcode() == ISD::FSUB) {
 806       SDValue Op00 = Op0.getOperand(0);
 807       if (Op00.getOpcode() == ISD::FMUL) {
 808         unsigned Opc = SPU::DFNMSf64;
 809         if (OpVT == MVT::v2f64)
 810           Opc = SPU::DFNMSv2f64;
 811
 812         return CurDAG->getMachineNode(Opc, dl, OpVT,
 813                                       Op00.getOperand(0),
 814                                       Op00.getOperand(1),
 815                                       Op0.getOperand(1));
 816       }
 817     }
 818
 819     SDValue negConst = CurDAG->getConstant(0x8000000000000000ULL, MVT::i64);
 820     SDNode *signMask = 0;
 821     unsigned Opc = SPU::XORfneg64;
 822
 823     if (OpVT == MVT::f64) {
 824       signMask = SelectI64Constant(negConst.getNode(), MVT::i64, dl);
 825     } else if (OpVT == MVT::v2f64) {
 826       Opc = SPU::XORfnegvec;
 827       signMask = emitBuildVector(CurDAG->getNode(ISD::BUILD_VECTOR, dl,
 828                                                  MVT::v2i64,
 829                                                  negConst, negConst).getNode());
 830     }
 831
 832     return CurDAG->getMachineNode(Opc, dl, OpVT,
 833                                   N->getOperand(0), SDValue(signMask, 0));
 834   } else if (Opc == ISD::FABS) {
 835     if (OpVT == MVT::f64) {
 836       SDNode *signMask = SelectI64Constant(0x7fffffffffffffffULL, MVT::i64, dl);
 837       return CurDAG->getMachineNode(SPU::ANDfabs64, dl, OpVT,
 838                                     N->getOperand(0), SDValue(signMask, 0));
 839     } else if (OpVT == MVT::v2f64) {
 840       SDValue absConst = CurDAG->getConstant(0x7fffffffffffffffULL, MVT::i64);
 841       SDValue absVec = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64,
 842                                        absConst, absConst);
 843       SDNode *signMask = emitBuildVector(absVec.getNode());
 844       return CurDAG->getMachineNode(SPU::ANDfabsvec, dl, OpVT,
 845                                     N->getOperand(0), SDValue(signMask, 0));
 846     }
 847   } else if (Opc == SPUISD::LDRESULT) {
 848     // Custom select instructions for LDRESULT
 849     EVT VT = N->getValueType(0);
 850     SDValue Arg = N->getOperand(0);
 851     SDValue Chain = N->getOperand(1);
 852     SDNode *Result;
 853
 854     Result = CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, VT,
 855                                     MVT::Other, Arg,
 856                                     getRC( VT.getSimpleVT()), Chain);
 857     return Result;
 858
 859   } else if (Opc == SPUISD::IndirectAddr) {
 860     // Look at the operands: SelectCode() will catch the cases that aren't
 861     // specifically handled here.
 862     //
 863     // SPUInstrInfo catches the following patterns:
 864     // (SPUindirect (SPUhi ...), (SPUlo ...))
 865     // (SPUindirect $sp, imm)
 866     EVT VT = N->getValueType(0);
 867     SDValue Op0 = N->getOperand(0);
 868     SDValue Op1 = N->getOperand(1);
 869     RegisterSDNode *RN;
 870
 871     if ((Op0.getOpcode() != SPUISD::Hi && Op1.getOpcode() != SPUISD::Lo)
 872         || (Op0.getOpcode() == ISD::Register
 873             && ((RN = dyn_cast<RegisterSDNode>(Op0.getNode())) != 0
 874                 && RN->getReg() != SPU::R1))) {
 875       NewOpc = SPU::Ar32;
 876       Ops[1] = Op1;
 877       if (Op1.getOpcode() == ISD::Constant) {
 878         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 879         Op1 = CurDAG->getTargetConstant(CN->getSExtValue(), VT);
 880         if (isInt<10>(CN->getSExtValue())) {
 881           NewOpc = SPU::AIr32;
 882           Ops[1] = Op1;
 883         } else {
 884           Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILr32, dl,
 885                                                   N->getValueType(0),
 886                                                   Op1),
 887                            0);
 888         }
 889       }
 890       Ops[0] = Op0;
 891       n_ops = 2;
 892     }
 893   }
 894
 895   if (n_ops > 0) {
 896     if (N->hasOneUse())
 897       return CurDAG->SelectNodeTo(N, NewOpc, OpVT, Ops, n_ops);
 898     else
 899       return CurDAG->getMachineNode(NewOpc, dl, OpVT, Ops, n_ops);
 900   } else
 901     return SelectCode(N);
 902 }
 903
 904 /*!
 905  * Emit the instruction sequence for i64 left shifts. The basic algorithm
 906  * is to fill the bottom two word slots with zeros so that zeros are shifted
 907  * in as the entire quadword is shifted left.
 908  *
 909  * \note This code could also be used to implement v2i64 shl.
 910  *
 911  * @param Op The shl operand
 912  * @param OpVT Op's machine value value type (doesn't need to be passed, but
 913  * makes life easier.)
 914  * @return The SDNode with the entire instruction sequence
 915  */
 916 SDNode *
 917 SPUDAGToDAGISel::SelectSHLi64(SDNode *N, EVT OpVT) {
 918   SDValue Op0 = N->getOperand(0);
 919   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 920                                OpVT, (128 / OpVT.getSizeInBits()));
 921   SDValue ShiftAmt = N->getOperand(1);
 922   EVT ShiftAmtVT = ShiftAmt.getValueType();
 923   SDNode *VecOp0, *SelMask, *ZeroFill, *Shift = 0;
 924   SDValue SelMaskVal;
 925   DebugLoc dl = N->getDebugLoc();
 926
 927   VecOp0 = CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, VecVT,
 928                                   Op0, getRC(MVT::v2i64) );
 929   SelMaskVal = CurDAG->getTargetConstant(0xff00ULL, MVT::i16);
 930   SelMask = CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT, SelMaskVal);
 931   ZeroFill = CurDAG->getMachineNode(SPU::ILv2i64, dl, VecVT,
 932                                     CurDAG->getTargetConstant(0, OpVT));
 933   VecOp0 = CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
 934                                   SDValue(ZeroFill, 0),
 935                                   SDValue(VecOp0, 0),
 936                                   SDValue(SelMask, 0));
 937
 938   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
 939     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
 940     unsigned bits = unsigned(CN->getZExtValue()) & 7;
 941
 942     if (bytes > 0) {
 943       Shift =
 944         CurDAG->getMachineNode(SPU::SHLQBYIv2i64, dl, VecVT,
 945                                SDValue(VecOp0, 0),
 946                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
 947     }
 948
 949     if (bits > 0) {
 950       Shift =
 951         CurDAG->getMachineNode(SPU::SHLQBIIv2i64, dl, VecVT,
 952                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
 953                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
 954     }
 955   } else {
 956     SDNode *Bytes =
 957       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
 958                              ShiftAmt,
 959                              CurDAG->getTargetConstant(3, ShiftAmtVT));
 960     SDNode *Bits =
 961       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
 962                              ShiftAmt,
 963                              CurDAG->getTargetConstant(7, ShiftAmtVT));
 964     Shift =
 965       CurDAG->getMachineNode(SPU::SHLQBYv2i64, dl, VecVT,
 966                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
 967     Shift =
 968       CurDAG->getMachineNode(SPU::SHLQBIv2i64, dl, VecVT,
 969                              SDValue(Shift, 0), SDValue(Bits, 0));
 970   }
 971
 972   return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
 973                                 OpVT, SDValue(Shift, 0), getRC(MVT::i64));
 974 }
 975
 976 /*!
 977  * Emit the instruction sequence for i64 logical right shifts.
 978  *
 979  * @param Op The shl operand
 980  * @param OpVT Op's machine value value type (doesn't need to be passed, but
 981  * makes life easier.)
 982  * @return The SDNode with the entire instruction sequence
 983  */
 984 SDNode *
 985 SPUDAGToDAGISel::SelectSRLi64(SDNode *N, EVT OpVT) {
 986   SDValue Op0 = N->getOperand(0);
 987   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 988                                OpVT, (128 / OpVT.getSizeInBits()));
 989   SDValue ShiftAmt = N->getOperand(1);
 990   EVT ShiftAmtVT = ShiftAmt.getValueType();
 991   SDNode *VecOp0, *Shift = 0;
 992   DebugLoc dl = N->getDebugLoc();
 993
 994   VecOp0 = CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, VecVT,
 995                                   Op0, getRC(MVT::v2i64) );
 996
 997   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
 998     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
 999     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1000
1001     if (bytes > 0) {
1002       Shift =
1003         CurDAG->getMachineNode(SPU::ROTQMBYIv2i64, dl, VecVT,
1004                                SDValue(VecOp0, 0),
1005                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1006     }
1007
1008     if (bits > 0) {
1009       Shift =
1010         CurDAG->getMachineNode(SPU::ROTQMBIIv2i64, dl, VecVT,
1011                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1012                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1013     }
1014   } else {
1015     SDNode *Bytes =
1016       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1017                              ShiftAmt,
1018                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1019     SDNode *Bits =
1020       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1021                              ShiftAmt,
1022                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1023
1024     // Ensure that the shift amounts are negated!
1025     Bytes = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1026                                    SDValue(Bytes, 0),
1027                                    CurDAG->getTargetConstant(0, ShiftAmtVT));
1028
1029     Bits = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1030                                   SDValue(Bits, 0),
1031                                   CurDAG->getTargetConstant(0, ShiftAmtVT));
1032
1033     Shift =
1034       CurDAG->getMachineNode(SPU::ROTQMBYv2i64, dl, VecVT,
1035                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1036     Shift =
1037       CurDAG->getMachineNode(SPU::ROTQMBIv2i64, dl, VecVT,
1038                              SDValue(Shift, 0), SDValue(Bits, 0));
1039   }
1040
1041   return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1042                                 OpVT, SDValue(Shift, 0), getRC(MVT::i64));
1043 }
1044
1045 /*!
1046  * Emit the instruction sequence for i64 arithmetic right shifts.
1047  *
1048  * @param Op The shl operand
1049  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1050  * makes life easier.)
1051  * @return The SDNode with the entire instruction sequence
1052  */
1053 SDNode *
1054 SPUDAGToDAGISel::SelectSRAi64(SDNode *N, EVT OpVT) {
1055   // Promote Op0 to vector
1056   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1057                                OpVT, (128 / OpVT.getSizeInBits()));
1058   SDValue ShiftAmt = N->getOperand(1);
1059   EVT ShiftAmtVT = ShiftAmt.getValueType();
1060   DebugLoc dl = N->getDebugLoc();
1061
1062   SDNode *VecOp0 =
1063     CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1064                            VecVT, N->getOperand(0), getRC(MVT::v2i64));
1065
1066   SDValue SignRotAmt = CurDAG->getTargetConstant(31, ShiftAmtVT);
1067   SDNode *SignRot =
1068     CurDAG->getMachineNode(SPU::ROTMAIv2i64_i32, dl, MVT::v2i64,
1069                            SDValue(VecOp0, 0), SignRotAmt);
1070   SDNode *UpperHalfSign =
1071     CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1072                            MVT::i32, SDValue(SignRot, 0), getRC(MVT::i32));
1073
1074   SDNode *UpperHalfSignMask =
1075     CurDAG->getMachineNode(SPU::FSM64r32, dl, VecVT, SDValue(UpperHalfSign, 0));
1076   SDNode *UpperLowerMask =
1077     CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT,
1078                            CurDAG->getTargetConstant(0xff00ULL, MVT::i16));
1079   SDNode *UpperLowerSelect =
1080     CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1081                            SDValue(UpperHalfSignMask, 0),
1082                            SDValue(VecOp0, 0),
1083                            SDValue(UpperLowerMask, 0));
1084
1085   SDNode *Shift = 0;
1086
1087   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1088     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1089     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1090
1091     if (bytes > 0) {
1092       bytes = 31 - bytes;
1093       Shift =
1094         CurDAG->getMachineNode(SPU::ROTQBYIv2i64, dl, VecVT,
1095                                SDValue(UpperLowerSelect, 0),
1096                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1097     }
1098
1099     if (bits > 0) {
1100       bits = 8 - bits;
1101       Shift =
1102         CurDAG->getMachineNode(SPU::ROTQBIIv2i64, dl, VecVT,
1103                                SDValue((Shift != 0 ? Shift : UpperLowerSelect), 0),
1104                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1105     }
1106   } else {
1107     SDNode *NegShift =
1108       CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1109                              ShiftAmt, CurDAG->getTargetConstant(0, ShiftAmtVT));
1110
1111     Shift =
1112       CurDAG->getMachineNode(SPU::ROTQBYBIv2i64_r32, dl, VecVT,
1113                              SDValue(UpperLowerSelect, 0), SDValue(NegShift, 0));
1114     Shift =
1115       CurDAG->getMachineNode(SPU::ROTQBIv2i64, dl, VecVT,
1116                              SDValue(Shift, 0), SDValue(NegShift, 0));
1117   }
1118
1119   return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1120                                 OpVT, SDValue(Shift, 0), getRC(MVT::i64));
1121 }
1122
1123 /*!
1124  Do the necessary magic necessary to load a i64 constant
1125  */
1126 SDNode *SPUDAGToDAGISel::SelectI64Constant(SDNode *N, EVT OpVT,
1127                                            DebugLoc dl) {
1128   ConstantSDNode *CN = cast<ConstantSDNode>(N);
1129   return SelectI64Constant(CN->getZExtValue(), OpVT, dl);
1130 }
1131
1132 SDNode *SPUDAGToDAGISel::SelectI64Constant(uint64_t Value64, EVT OpVT,
1133                                            DebugLoc dl) {
1134   EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(), OpVT, 2);
1135   SDValue i64vec =
1136           SPU::LowerV2I64Splat(OpVecVT, *CurDAG, Value64, dl);
1137
1138   // Here's where it gets interesting, because we have to parse out the
1139   // subtree handed back in i64vec:
1140
1141   if (i64vec.getOpcode() == ISD::BITCAST) {
1142     // The degenerate case where the upper and lower bits in the splat are
1143     // identical:
1144     SDValue Op0 = i64vec.getOperand(0);
1145
1146     ReplaceUses(i64vec, Op0);
1147     return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, OpVT,
1148                                   SDValue(emitBuildVector(Op0.getNode()), 0),
1149                                   getRC(MVT::i64));
1150   } else if (i64vec.getOpcode() == SPUISD::SHUFB) {
1151     SDValue lhs = i64vec.getOperand(0);
1152     SDValue rhs = i64vec.getOperand(1);
1153     SDValue shufmask = i64vec.getOperand(2);
1154
1155     if (lhs.getOpcode() == ISD::BITCAST) {
1156       ReplaceUses(lhs, lhs.getOperand(0));
1157       lhs = lhs.getOperand(0);
1158     }
1159
1160     SDNode *lhsNode = (lhs.getNode()->isMachineOpcode()
1161                        ? lhs.getNode()
1162                        : emitBuildVector(lhs.getNode()));
1163
1164     if (rhs.getOpcode() == ISD::BITCAST) {
1165       ReplaceUses(rhs, rhs.getOperand(0));
1166       rhs = rhs.getOperand(0);
1167     }
1168
1169     SDNode *rhsNode = (rhs.getNode()->isMachineOpcode()
1170                        ? rhs.getNode()
1171                        : emitBuildVector(rhs.getNode()));
1172
1173     if (shufmask.getOpcode() == ISD::BITCAST) {
1174       ReplaceUses(shufmask, shufmask.getOperand(0));
1175       shufmask = shufmask.getOperand(0);
1176     }
1177
1178     SDNode *shufMaskNode = (shufmask.getNode()->isMachineOpcode()
1179                             ? shufmask.getNode()
1180                             : emitBuildVector(shufmask.getNode()));
1181
1182    SDValue shufNode =
1183             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
1184                                    SDValue(lhsNode, 0), SDValue(rhsNode, 0),
1185                                    SDValue(shufMaskNode, 0));
1186     HandleSDNode Dummy(shufNode);
1187     SDNode *SN = SelectCode(Dummy.getValue().getNode());
1188     if (SN == 0) SN = Dummy.getValue().getNode();
1189
1190     return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl,
1191                                   OpVT, SDValue(SN, 0), getRC(MVT::i64));
1192   } else if (i64vec.getOpcode() == ISD::BUILD_VECTOR) {
1193     return CurDAG->getMachineNode(TargetOpcode::COPY_TO_REGCLASS, dl, OpVT,
1194                                   SDValue(emitBuildVector(i64vec.getNode()), 0),
1195                                   getRC(MVT::i64));
1196   } else {
1197     report_fatal_error("SPUDAGToDAGISel::SelectI64Constant: Unhandled i64vec"
1198                       "condition");
1199   }
1200 }
1201
1202 /// createSPUISelDag - This pass converts a legalized DAG into a
1203 /// SPU-specific DAG, ready for instruction scheduling.
1204 ///
1205 FunctionPass *llvm::createSPUISelDag(SPUTargetMachine &TM) {
1206   return new SPUDAGToDAGISel(TM);
1207 }