lib/Target/CellSPU/SPUISelDAGToDAG.cpp

   1 //===-- SPUISelDAGToDAG.cpp - CellSPU pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for the Cell SPU,
  11 // converting from a legalized dag to a SPU-target dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SPU.h"
  16 #include "SPUTargetMachine.h"
  17 #include "SPUISelLowering.h"
  18 #include "SPUHazardRecognizers.h"
  19 #include "SPUFrameInfo.h"
  20 #include "SPURegisterNames.h"
  21 #include "SPUTargetMachine.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/Target/TargetOptions.h"
  29 #include "llvm/ADT/Statistic.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/GlobalValue.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/LLVMContext.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Compiler.h"
  38 #include "llvm/Support/raw_ostream.h"
  39
  40 using namespace llvm;
  41
  42 namespace {
  43   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  44   bool
  45   isI64IntS10Immediate(ConstantSDNode *CN)
  46   {
  47     return isInt<10>(CN->getSExtValue());
  48   }
  49
  50   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  51   bool
  52   isI32IntS10Immediate(ConstantSDNode *CN)
  53   {
  54     return isInt<10>(CN->getSExtValue());
  55   }
  56
  57   //! ConstantSDNode predicate for i32 unsigned 10-bit immediate values
  58   bool
  59   isI32IntU10Immediate(ConstantSDNode *CN)
  60   {
  61     return isUint<10>(CN->getSExtValue());
  62   }
  63
  64   //! ConstantSDNode predicate for i16 sign-extended, 10-bit immediate values
  65   bool
  66   isI16IntS10Immediate(ConstantSDNode *CN)
  67   {
  68     return isInt<10>(CN->getSExtValue());
  69   }
  70
  71   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  72   bool
  73   isI16IntS10Immediate(SDNode *N)
  74   {
  75     ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
  76     return (CN != 0 && isI16IntS10Immediate(CN));
  77   }
  78
  79   //! ConstantSDNode predicate for i16 unsigned 10-bit immediate values
  80   bool
  81   isI16IntU10Immediate(ConstantSDNode *CN)
  82   {
  83     return isUint<10>((short) CN->getZExtValue());
  84   }
  85
  86   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  87   bool
  88   isI16IntU10Immediate(SDNode *N)
  89   {
  90     return (N->getOpcode() == ISD::Constant
  91             && isI16IntU10Immediate(cast<ConstantSDNode>(N)));
  92   }
  93
  94   //! ConstantSDNode predicate for signed 16-bit values
  95   /*!
  96     \arg CN The constant SelectionDAG node holding the value
  97     \arg Imm The returned 16-bit value, if returning true
  98
  99     This predicate tests the value in \a CN to see whether it can be
 100     represented as a 16-bit, sign-extended quantity. Returns true if
 101     this is the case.
 102    */
 103   bool
 104   isIntS16Immediate(ConstantSDNode *CN, short &Imm)
 105   {
 106     EVT vt = CN->getValueType(0);
 107     Imm = (short) CN->getZExtValue();
 108     if (vt.getSimpleVT() >= MVT::i1 && vt.getSimpleVT() <= MVT::i16) {
 109       return true;
 110     } else if (vt == MVT::i32) {
 111       int32_t i_val = (int32_t) CN->getZExtValue();
 112       short s_val = (short) i_val;
 113       return i_val == s_val;
 114     } else {
 115       int64_t i_val = (int64_t) CN->getZExtValue();
 116       short s_val = (short) i_val;
 117       return i_val == s_val;
 118     }
 119
 120     return false;
 121   }
 122
 123   //! SDNode predicate for signed 16-bit values.
 124   bool
 125   isIntS16Immediate(SDNode *N, short &Imm)
 126   {
 127     return (N->getOpcode() == ISD::Constant
 128             && isIntS16Immediate(cast<ConstantSDNode>(N), Imm));
 129   }
 130
 131   //! ConstantFPSDNode predicate for representing floats as 16-bit sign ext.
 132   static bool
 133   isFPS16Immediate(ConstantFPSDNode *FPN, short &Imm)
 134   {
 135     EVT vt = FPN->getValueType(0);
 136     if (vt == MVT::f32) {
 137       int val = FloatToBits(FPN->getValueAPF().convertToFloat());
 138       int sval = (int) ((val << 16) >> 16);
 139       Imm = (short) val;
 140       return val == sval;
 141     }
 142
 143     return false;
 144   }
 145
 146   bool
 147   isHighLow(const SDValue &Op)
 148   {
 149     return (Op.getOpcode() == SPUISD::IndirectAddr
 150             && ((Op.getOperand(0).getOpcode() == SPUISD::Hi
 151                  && Op.getOperand(1).getOpcode() == SPUISD::Lo)
 152                 || (Op.getOperand(0).getOpcode() == SPUISD::Lo
 153                     && Op.getOperand(1).getOpcode() == SPUISD::Hi)));
 154   }
 155
 156   //===------------------------------------------------------------------===//
 157   //! EVT to "useful stuff" mapping structure:
 158
 159   struct valtype_map_s {
 160     EVT VT;
 161     unsigned ldresult_ins;      /// LDRESULT instruction (0 = undefined)
 162     bool ldresult_imm;          /// LDRESULT instruction requires immediate?
 163     unsigned lrinst;            /// LR instruction
 164   };
 165
 166   const valtype_map_s valtype_map[] = {
 167     { MVT::i8,    SPU::ORBIr8,  true,  SPU::LRr8 },
 168     { MVT::i16,   SPU::ORHIr16, true,  SPU::LRr16 },
 169     { MVT::i32,   SPU::ORIr32,  true,  SPU::LRr32 },
 170     { MVT::i64,   SPU::ORr64,   false, SPU::LRr64 },
 171     { MVT::f32,   SPU::ORf32,   false, SPU::LRf32 },
 172     { MVT::f64,   SPU::ORf64,   false, SPU::LRf64 },
 173     // vector types... (sigh!)
 174     { MVT::v16i8, 0,            false, SPU::LRv16i8 },
 175     { MVT::v8i16, 0,            false, SPU::LRv8i16 },
 176     { MVT::v4i32, 0,            false, SPU::LRv4i32 },
 177     { MVT::v2i64, 0,            false, SPU::LRv2i64 },
 178     { MVT::v4f32, 0,            false, SPU::LRv4f32 },
 179     { MVT::v2f64, 0,            false, SPU::LRv2f64 }
 180   };
 181
 182   const size_t n_valtype_map = sizeof(valtype_map) / sizeof(valtype_map[0]);
 183
 184   const valtype_map_s *getValueTypeMapEntry(EVT VT)
 185   {
 186     const valtype_map_s *retval = 0;
 187     for (size_t i = 0; i < n_valtype_map; ++i) {
 188       if (valtype_map[i].VT == VT) {
 189         retval = valtype_map + i;
 190         break;
 191       }
 192     }
 193
 194
 195 #ifndef NDEBUG
 196     if (retval == 0) {
 197       std::string msg;
 198       raw_string_ostream Msg(msg);
 199       Msg << "SPUISelDAGToDAG.cpp: getValueTypeMapEntry returns NULL for "
 200            << VT.getEVTString();
 201       llvm_report_error(Msg.str());
 202     }
 203 #endif
 204
 205     return retval;
 206   }
 207
 208   //! Generate the carry-generate shuffle mask.
 209   SDValue getCarryGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 210     SmallVector<SDValue, 16 > ShufBytes;
 211
 212     // Create the shuffle mask for "rotating" the borrow up one register slot
 213     // once the borrow is generated.
 214     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 215     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 216     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 217     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 218
 219     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 220                        &ShufBytes[0], ShufBytes.size());
 221   }
 222
 223   //! Generate the borrow-generate shuffle mask
 224   SDValue getBorrowGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 225     SmallVector<SDValue, 16 > ShufBytes;
 226
 227     // Create the shuffle mask for "rotating" the borrow up one register slot
 228     // once the borrow is generated.
 229     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 230     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 231     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 232     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 233
 234     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 235                        &ShufBytes[0], ShufBytes.size());
 236   }
 237
 238   //===------------------------------------------------------------------===//
 239   /// SPUDAGToDAGISel - Cell SPU-specific code to select SPU machine
 240   /// instructions for SelectionDAG operations.
 241   ///
 242   class SPUDAGToDAGISel :
 243     public SelectionDAGISel
 244   {
 245     SPUTargetMachine &TM;
 246     SPUTargetLowering &SPUtli;
 247     unsigned GlobalBaseReg;
 248
 249   public:
 250     explicit SPUDAGToDAGISel(SPUTargetMachine &tm) :
 251       SelectionDAGISel(tm),
 252       TM(tm),
 253       SPUtli(*tm.getTargetLowering())
 254     { }
 255
 256     virtual bool runOnMachineFunction(MachineFunction &MF) {
 257       // Make sure we re-emit a set of the global base reg if necessary
 258       GlobalBaseReg = 0;
 259       SelectionDAGISel::runOnMachineFunction(MF);
 260       return true;
 261     }
 262
 263     /// getI32Imm - Return a target constant with the specified value, of type
 264     /// i32.
 265     inline SDValue getI32Imm(uint32_t Imm) {
 266       return CurDAG->getTargetConstant(Imm, MVT::i32);
 267     }
 268
 269     /// getI64Imm - Return a target constant with the specified value, of type
 270     /// i64.
 271     inline SDValue getI64Imm(uint64_t Imm) {
 272       return CurDAG->getTargetConstant(Imm, MVT::i64);
 273     }
 274
 275     /// getSmallIPtrImm - Return a target constant of pointer type.
 276     inline SDValue getSmallIPtrImm(unsigned Imm) {
 277       return CurDAG->getTargetConstant(Imm, SPUtli.getPointerTy());
 278       }
 279
 280     SDNode *emitBuildVector(SDNode *bvNode) {
 281       EVT vecVT = bvNode->getValueType(0);
 282       EVT eltVT = vecVT.getVectorElementType();
 283       DebugLoc dl = bvNode->getDebugLoc();
 284
 285       // Check to see if this vector can be represented as a CellSPU immediate
 286       // constant by invoking all of the instruction selection predicates:
 287       if (((vecVT == MVT::v8i16) &&
 288            (SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i16).getNode() != 0)) ||
 289           ((vecVT == MVT::v4i32) &&
 290            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 291             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 292             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 293             (SPU::get_v4i32_imm(bvNode, *CurDAG).getNode() != 0))) ||
 294           ((vecVT == MVT::v2i64) &&
 295            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 296             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 297             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i64).getNode() != 0)))) {
 298         HandleSDNode Dummy(SDValue(bvNode, 0));
 299         if (SDNode *N = Select(bvNode))
 300           return N;
 301         return Dummy.getValue().getNode();
 302       }
 303
 304       // No, need to emit a constant pool spill:
 305       std::vector<Constant*> CV;
 306
 307       for (size_t i = 0; i < bvNode->getNumOperands(); ++i) {
 308         ConstantSDNode *V = dyn_cast<ConstantSDNode > (bvNode->getOperand(i));
 309         CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
 310       }
 311
 312       Constant *CP = ConstantVector::get(CV);
 313       SDValue CPIdx = CurDAG->getConstantPool(CP, SPUtli.getPointerTy());
 314       unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 315       SDValue CGPoolOffset =
 316               SPU::LowerConstantPool(CPIdx, *CurDAG,
 317                                      SPUtli.getSPUTargetMachine());
 318
 319       HandleSDNode Dummy(CurDAG->getLoad(vecVT, dl,
 320                                          CurDAG->getEntryNode(), CGPoolOffset,
 321                                          PseudoSourceValue::getConstantPool(),0,
 322                                          false, false, Alignment));
 323       CurDAG->ReplaceAllUsesWith(SDValue(bvNode, 0), Dummy.getValue());
 324       if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 325         return N;
 326       return Dummy.getValue().getNode();
 327     }
 328
 329     /// Select - Convert the specified operand from a target-independent to a
 330     /// target-specific node if it hasn't already been changed.
 331     SDNode *Select(SDNode *N);
 332
 333     //! Emit the instruction sequence for i64 shl
 334     SDNode *SelectSHLi64(SDNode *N, EVT OpVT);
 335
 336     //! Emit the instruction sequence for i64 srl
 337     SDNode *SelectSRLi64(SDNode *N, EVT OpVT);
 338
 339     //! Emit the instruction sequence for i64 sra
 340     SDNode *SelectSRAi64(SDNode *N, EVT OpVT);
 341
 342     //! Emit the necessary sequence for loading i64 constants:
 343     SDNode *SelectI64Constant(SDNode *N, EVT OpVT, DebugLoc dl);
 344
 345     //! Alternate instruction emit sequence for loading i64 constants
 346     SDNode *SelectI64Constant(uint64_t i64const, EVT OpVT, DebugLoc dl);
 347
 348     //! Returns true if the address N is an A-form (local store) address
 349     bool SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 350                          SDValue &Index);
 351
 352     //! D-form address predicate
 353     bool SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 354                          SDValue &Index);
 355
 356     /// Alternate D-form address using i7 offset predicate
 357     bool SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 358                           SDValue &Base);
 359
 360     /// D-form address selection workhorse
 361     bool DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Disp,
 362                                SDValue &Base, int minOffset, int maxOffset);
 363
 364     //! Address predicate if N can be expressed as an indexed [r+r] operation.
 365     bool SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 366                          SDValue &Index);
 367
 368     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 369     /// inline asm expressions.
 370     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 371                                               char ConstraintCode,
 372                                               std::vector<SDValue> &OutOps) {
 373       SDValue Op0, Op1;
 374       switch (ConstraintCode) {
 375       default: return true;
 376       case 'm':   // memory
 377         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 378             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1))
 379           SelectXFormAddr(Op.getNode(), Op, Op0, Op1);
 380         break;
 381       case 'o':   // offsetable
 382         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 383             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1)) {
 384           Op0 = Op;
 385           Op1 = getSmallIPtrImm(0);
 386         }
 387         break;
 388       case 'v':   // not offsetable
 389 #if 1
 390         llvm_unreachable("InlineAsmMemoryOperand 'v' constraint not handled.");
 391 #else
 392         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 393 #endif
 394         break;
 395       }
 396
 397       OutOps.push_back(Op0);
 398       OutOps.push_back(Op1);
 399       return false;
 400     }
 401
 402     virtual const char *getPassName() const {
 403       return "Cell SPU DAG->DAG Pattern Instruction Selection";
 404     }
 405
 406     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 407     /// this target when scheduling the DAG.
 408     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 409       const TargetInstrInfo *II = TM.getInstrInfo();
 410       assert(II && "No InstrInfo?");
 411       return new SPUHazardRecognizer(*II);
 412     }
 413
 414     // Include the pieces autogenerated from the target description.
 415 #include "SPUGenDAGISel.inc"
 416   };
 417 }
 418
 419 /*!
 420  \arg Op The ISD instruction operand
 421  \arg N The address to be tested
 422  \arg Base The base address
 423  \arg Index The base address index
 424  */
 425 bool
 426 SPUDAGToDAGISel::SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 427                     SDValue &Index) {
 428   // These match the addr256k operand type:
 429   EVT OffsVT = MVT::i16;
 430   SDValue Zero = CurDAG->getTargetConstant(0, OffsVT);
 431
 432   switch (N.getOpcode()) {
 433   case ISD::Constant:
 434   case ISD::ConstantPool:
 435   case ISD::GlobalAddress:
 436     llvm_report_error("SPU SelectAFormAddr: Constant/Pool/Global not lowered.");
 437     /*NOTREACHED*/
 438
 439   case ISD::TargetConstant:
 440   case ISD::TargetGlobalAddress:
 441   case ISD::TargetJumpTable:
 442     llvm_report_error("SPUSelectAFormAddr: Target Constant/Pool/Global "
 443                       "not wrapped as A-form address.");
 444     /*NOTREACHED*/
 445
 446   case SPUISD::AFormAddr:
 447     // Just load from memory if there's only a single use of the location,
 448     // otherwise, this will get handled below with D-form offset addresses
 449     if (N.hasOneUse()) {
 450       SDValue Op0 = N.getOperand(0);
 451       switch (Op0.getOpcode()) {
 452       case ISD::TargetConstantPool:
 453       case ISD::TargetJumpTable:
 454         Base = Op0;
 455         Index = Zero;
 456         return true;
 457
 458       case ISD::TargetGlobalAddress: {
 459         GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op0);
 460         GlobalValue *GV = GSDN->getGlobal();
 461         if (GV->getAlignment() == 16) {
 462           Base = Op0;
 463           Index = Zero;
 464           return true;
 465         }
 466         break;
 467       }
 468       }
 469     }
 470     break;
 471   }
 472   return false;
 473 }
 474
 475 bool
 476 SPUDAGToDAGISel::SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 477                                   SDValue &Base) {
 478   const int minDForm2Offset = -(1 << 7);
 479   const int maxDForm2Offset = (1 << 7) - 1;
 480   return DFormAddressPredicate(Op, N, Disp, Base, minDForm2Offset,
 481                                maxDForm2Offset);
 482 }
 483
 484 /*!
 485   \arg Op The ISD instruction (ignored)
 486   \arg N The address to be tested
 487   \arg Base Base address register/pointer
 488   \arg Index Base address index
 489
 490   Examine the input address by a base register plus a signed 10-bit
 491   displacement, [r+I10] (D-form address).
 492
 493   \return true if \a N is a D-form address with \a Base and \a Index set
 494   to non-empty SDValue instances.
 495 */
 496 bool
 497 SPUDAGToDAGISel::SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 498                                  SDValue &Index) {
 499   return DFormAddressPredicate(Op, N, Base, Index,
 500                                SPUFrameInfo::minFrameOffset(),
 501                                SPUFrameInfo::maxFrameOffset());
 502 }
 503
 504 bool
 505 SPUDAGToDAGISel::DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Base,
 506                                       SDValue &Index, int minOffset,
 507                                       int maxOffset) {
 508   unsigned Opc = N.getOpcode();
 509   EVT PtrTy = SPUtli.getPointerTy();
 510
 511   if (Opc == ISD::FrameIndex) {
 512     // Stack frame index must be less than 512 (divided by 16):
 513     FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(N);
 514     int FI = int(FIN->getIndex());
 515     DEBUG(errs() << "SelectDFormAddr: ISD::FrameIndex = "
 516                << FI << "\n");
 517     if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 518       Base = CurDAG->getTargetConstant(0, PtrTy);
 519       Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 520       return true;
 521     }
 522   } else if (Opc == ISD::ADD) {
 523     // Generated by getelementptr
 524     const SDValue Op0 = N.getOperand(0);
 525     const SDValue Op1 = N.getOperand(1);
 526
 527     if ((Op0.getOpcode() == SPUISD::Hi && Op1.getOpcode() == SPUISD::Lo)
 528         || (Op1.getOpcode() == SPUISD::Hi && Op0.getOpcode() == SPUISD::Lo)) {
 529       Base = CurDAG->getTargetConstant(0, PtrTy);
 530       Index = N;
 531       return true;
 532     } else if (Op1.getOpcode() == ISD::Constant
 533                || Op1.getOpcode() == ISD::TargetConstant) {
 534       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op1);
 535       int32_t offset = int32_t(CN->getSExtValue());
 536
 537       if (Op0.getOpcode() == ISD::FrameIndex) {
 538         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op0);
 539         int FI = int(FIN->getIndex());
 540         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 541                    << " frame index = " << FI << "\n");
 542
 543         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 544           Base = CurDAG->getTargetConstant(offset, PtrTy);
 545           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 546           return true;
 547         }
 548       } else if (offset > minOffset && offset < maxOffset) {
 549         Base = CurDAG->getTargetConstant(offset, PtrTy);
 550         Index = Op0;
 551         return true;
 552       }
 553     } else if (Op0.getOpcode() == ISD::Constant
 554                || Op0.getOpcode() == ISD::TargetConstant) {
 555       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0);
 556       int32_t offset = int32_t(CN->getSExtValue());
 557
 558       if (Op1.getOpcode() == ISD::FrameIndex) {
 559         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op1);
 560         int FI = int(FIN->getIndex());
 561         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 562                    << " frame index = " << FI << "\n");
 563
 564         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 565           Base = CurDAG->getTargetConstant(offset, PtrTy);
 566           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 567           return true;
 568         }
 569       } else if (offset > minOffset && offset < maxOffset) {
 570         Base = CurDAG->getTargetConstant(offset, PtrTy);
 571         Index = Op1;
 572         return true;
 573       }
 574     }
 575   } else if (Opc == SPUISD::IndirectAddr) {
 576     // Indirect with constant offset -> D-Form address
 577     const SDValue Op0 = N.getOperand(0);
 578     const SDValue Op1 = N.getOperand(1);
 579
 580     if (Op0.getOpcode() == SPUISD::Hi
 581         && Op1.getOpcode() == SPUISD::Lo) {
 582       // (SPUindirect (SPUhi <arg>, 0), (SPUlo <arg>, 0))
 583       Base = CurDAG->getTargetConstant(0, PtrTy);
 584       Index = N;
 585       return true;
 586     } else if (isa<ConstantSDNode>(Op0) || isa<ConstantSDNode>(Op1)) {
 587       int32_t offset = 0;
 588       SDValue idxOp;
 589
 590       if (isa<ConstantSDNode>(Op1)) {
 591         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 592         offset = int32_t(CN->getSExtValue());
 593         idxOp = Op0;
 594       } else if (isa<ConstantSDNode>(Op0)) {
 595         ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 596         offset = int32_t(CN->getSExtValue());
 597         idxOp = Op1;
 598       }
 599
 600       if (offset >= minOffset && offset <= maxOffset) {
 601         Base = CurDAG->getTargetConstant(offset, PtrTy);
 602         Index = idxOp;
 603         return true;
 604       }
 605     }
 606   } else if (Opc == SPUISD::AFormAddr) {
 607     Base = CurDAG->getTargetConstant(0, N.getValueType());
 608     Index = N;
 609     return true;
 610   } else if (Opc == SPUISD::LDRESULT) {
 611     Base = CurDAG->getTargetConstant(0, N.getValueType());
 612     Index = N;
 613     return true;
 614   } else if (Opc == ISD::Register || Opc == ISD::CopyFromReg) {
 615     unsigned OpOpc = Op->getOpcode();
 616
 617     if (OpOpc == ISD::STORE || OpOpc == ISD::LOAD) {
 618       // Direct load/store without getelementptr
 619       SDValue Addr, Offs;
 620
 621       // Get the register from CopyFromReg
 622       if (Opc == ISD::CopyFromReg)
 623         Addr = N.getOperand(1);
 624       else
 625         Addr = N;                       // Register
 626
 627       Offs = ((OpOpc == ISD::STORE) ? Op->getOperand(3) : Op->getOperand(2));
 628
 629       if (Offs.getOpcode() == ISD::Constant || Offs.getOpcode() == ISD::UNDEF) {
 630         if (Offs.getOpcode() == ISD::UNDEF)
 631           Offs = CurDAG->getTargetConstant(0, Offs.getValueType());
 632
 633         Base = Offs;
 634         Index = Addr;
 635         return true;
 636       }
 637     } else {
 638       /* If otherwise unadorned, default to D-form address with 0 offset: */
 639       if (Opc == ISD::CopyFromReg) {
 640         Index = N.getOperand(1);
 641       } else {
 642         Index = N;
 643       }
 644
 645       Base = CurDAG->getTargetConstant(0, Index.getValueType());
 646       return true;
 647     }
 648   }
 649
 650   return false;
 651 }
 652
 653 /*!
 654   \arg Op The ISD instruction operand
 655   \arg N The address operand
 656   \arg Base The base pointer operand
 657   \arg Index The offset/index operand
 658
 659   If the address \a N can be expressed as an A-form or D-form address, returns
 660   false.  Otherwise, creates two operands, Base and Index that will become the
 661   (r)(r) X-form address.
 662 */
 663 bool
 664 SPUDAGToDAGISel::SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 665                                  SDValue &Index) {
 666   if (!SelectAFormAddr(Op, N, Base, Index)
 667       && !SelectDFormAddr(Op, N, Base, Index)) {
 668     // If the address is neither A-form or D-form, punt and use an X-form
 669     // address:
 670     Base = N.getOperand(1);
 671     Index = N.getOperand(0);
 672     return true;
 673   }
 674
 675   return false;
 676 }
 677
 678 //! Convert the operand from a target-independent to a target-specific node
 679 /*!
 680  */
 681 SDNode *
 682 SPUDAGToDAGISel::Select(SDNode *N) {
 683   unsigned Opc = N->getOpcode();
 684   int n_ops = -1;
 685   unsigned NewOpc;
 686   EVT OpVT = N->getValueType(0);
 687   SDValue Ops[8];
 688   DebugLoc dl = N->getDebugLoc();
 689
 690   if (N->isMachineOpcode())
 691     return NULL;   // Already selected.
 692
 693   if (Opc == ISD::FrameIndex) {
 694     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 695     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 696     SDValue Imm0 = CurDAG->getTargetConstant(0, N->getValueType(0));
 697
 698     if (FI < 128) {
 699       NewOpc = SPU::AIr32;
 700       Ops[0] = TFI;
 701       Ops[1] = Imm0;
 702       n_ops = 2;
 703     } else {
 704       NewOpc = SPU::Ar32;
 705       Ops[0] = CurDAG->getRegister(SPU::R1, N->getValueType(0));
 706       Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILAr32, dl,
 707                                               N->getValueType(0), TFI, Imm0),
 708                        0);
 709       n_ops = 2;
 710     }
 711   } else if (Opc == ISD::Constant && OpVT == MVT::i64) {
 712     // Catch the i64 constants that end up here. Note: The backend doesn't
 713     // attempt to legalize the constant (it's useless because DAGCombiner
 714     // will insert 64-bit constants and we can't stop it).
 715     return SelectI64Constant(N, OpVT, N->getDebugLoc());
 716   } else if ((Opc == ISD::ZERO_EXTEND || Opc == ISD::ANY_EXTEND)
 717              && OpVT == MVT::i64) {
 718     SDValue Op0 = N->getOperand(0);
 719     EVT Op0VT = Op0.getValueType();
 720     EVT Op0VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 721                                     Op0VT, (128 / Op0VT.getSizeInBits()));
 722     EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(),
 723                                    OpVT, (128 / OpVT.getSizeInBits()));
 724     SDValue shufMask;
 725
 726     switch (Op0VT.getSimpleVT().SimpleTy) {
 727     default:
 728       llvm_report_error("CellSPU Select: Unhandled zero/any extend EVT");
 729       /*NOTREACHED*/
 730     case MVT::i32:
 731       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 732                                  CurDAG->getConstant(0x80808080, MVT::i32),
 733                                  CurDAG->getConstant(0x00010203, MVT::i32),
 734                                  CurDAG->getConstant(0x80808080, MVT::i32),
 735                                  CurDAG->getConstant(0x08090a0b, MVT::i32));
 736       break;
 737
 738     case MVT::i16:
 739       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 740                                  CurDAG->getConstant(0x80808080, MVT::i32),
 741                                  CurDAG->getConstant(0x80800203, MVT::i32),
 742                                  CurDAG->getConstant(0x80808080, MVT::i32),
 743                                  CurDAG->getConstant(0x80800a0b, MVT::i32));
 744       break;
 745
 746     case MVT::i8:
 747       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 748                                  CurDAG->getConstant(0x80808080, MVT::i32),
 749                                  CurDAG->getConstant(0x80808003, MVT::i32),
 750                                  CurDAG->getConstant(0x80808080, MVT::i32),
 751                                  CurDAG->getConstant(0x8080800b, MVT::i32));
 752       break;
 753     }
 754
 755     SDNode *shufMaskLoad = emitBuildVector(shufMask.getNode());
 756
 757     HandleSDNode PromoteScalar(CurDAG->getNode(SPUISD::PREFSLOT2VEC, dl,
 758                                                Op0VecVT, Op0));
 759
 760     SDValue PromScalar;
 761     if (SDNode *N = SelectCode(PromoteScalar.getValue().getNode()))
 762       PromScalar = SDValue(N, 0);
 763     else
 764       PromScalar = PromoteScalar.getValue();
 765
 766     SDValue zextShuffle =
 767             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
 768                             PromScalar, PromScalar,
 769                             SDValue(shufMaskLoad, 0));
 770
 771     HandleSDNode Dummy2(zextShuffle);
 772     if (SDNode *N = SelectCode(Dummy2.getValue().getNode()))
 773       zextShuffle = SDValue(N, 0);
 774     else
 775       zextShuffle = Dummy2.getValue();
 776     HandleSDNode Dummy(CurDAG->getNode(SPUISD::VEC2PREFSLOT, dl, OpVT,
 777                                        zextShuffle));
 778
 779     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 780     SelectCode(Dummy.getValue().getNode());
 781     return Dummy.getValue().getNode();
 782   } else if (Opc == ISD::ADD && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 783     SDNode *CGLoad =
 784             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 785
 786     HandleSDNode Dummy(CurDAG->getNode(SPUISD::ADD64_MARKER, dl, OpVT,
 787                                        N->getOperand(0), N->getOperand(1),
 788                                        SDValue(CGLoad, 0)));
 789
 790     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 791     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 792       return N;
 793     return Dummy.getValue().getNode();
 794   } else if (Opc == ISD::SUB && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 795     SDNode *CGLoad =
 796             emitBuildVector(getBorrowGenerateShufMask(*CurDAG, dl).getNode());
 797
 798     HandleSDNode Dummy(CurDAG->getNode(SPUISD::SUB64_MARKER, dl, OpVT,
 799                                        N->getOperand(0), N->getOperand(1),
 800                                        SDValue(CGLoad, 0)));
 801
 802     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 803     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 804       return N;
 805     return Dummy.getValue().getNode();
 806   } else if (Opc == ISD::MUL && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 807     SDNode *CGLoad =
 808             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 809
 810     HandleSDNode Dummy(CurDAG->getNode(SPUISD::MUL64_MARKER, dl, OpVT,
 811                                        N->getOperand(0), N->getOperand(1),
 812                                        SDValue(CGLoad, 0)));
 813     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 814     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 815       return N;
 816     return Dummy.getValue().getNode();
 817   } else if (Opc == ISD::TRUNCATE) {
 818     SDValue Op0 = N->getOperand(0);
 819     if ((Op0.getOpcode() == ISD::SRA || Op0.getOpcode() == ISD::SRL)
 820         && OpVT == MVT::i32
 821         && Op0.getValueType() == MVT::i64) {
 822       // Catch (truncate:i32 ([sra|srl]:i64 arg, c), where c >= 32
 823       //
 824       // Take advantage of the fact that the upper 32 bits are in the
 825       // i32 preferred slot and avoid shuffle gymnastics:
 826       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0.getOperand(1));
 827       if (CN != 0) {
 828         unsigned shift_amt = unsigned(CN->getZExtValue());
 829
 830         if (shift_amt >= 32) {
 831           SDNode *hi32 =
 832                   CurDAG->getMachineNode(SPU::ORr32_r64, dl, OpVT,
 833                                          Op0.getOperand(0));
 834
 835           shift_amt -= 32;
 836           if (shift_amt > 0) {
 837             // Take care of the additional shift, if present:
 838             SDValue shift = CurDAG->getTargetConstant(shift_amt, MVT::i32);
 839             unsigned Opc = SPU::ROTMAIr32_i32;
 840
 841             if (Op0.getOpcode() == ISD::SRL)
 842               Opc = SPU::ROTMr32;
 843
 844             hi32 = CurDAG->getMachineNode(Opc, dl, OpVT, SDValue(hi32, 0),
 845                                           shift);
 846           }
 847
 848           return hi32;
 849         }
 850       }
 851     }
 852   } else if (Opc == ISD::SHL) {
 853     if (OpVT == MVT::i64)
 854       return SelectSHLi64(N, OpVT);
 855   } else if (Opc == ISD::SRL) {
 856     if (OpVT == MVT::i64)
 857       return SelectSRLi64(N, OpVT);
 858   } else if (Opc == ISD::SRA) {
 859     if (OpVT == MVT::i64)
 860       return SelectSRAi64(N, OpVT);
 861   } else if (Opc == ISD::FNEG
 862              && (OpVT == MVT::f64 || OpVT == MVT::v2f64)) {
 863     DebugLoc dl = N->getDebugLoc();
 864     // Check if the pattern is a special form of DFNMS:
 865     // (fneg (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))
 866     SDValue Op0 = N->getOperand(0);
 867     if (Op0.getOpcode() == ISD::FSUB) {
 868       SDValue Op00 = Op0.getOperand(0);
 869       if (Op00.getOpcode() == ISD::FMUL) {
 870         unsigned Opc = SPU::DFNMSf64;
 871         if (OpVT == MVT::v2f64)
 872           Opc = SPU::DFNMSv2f64;
 873
 874         return CurDAG->getMachineNode(Opc, dl, OpVT,
 875                                       Op00.getOperand(0),
 876                                       Op00.getOperand(1),
 877                                       Op0.getOperand(1));
 878       }
 879     }
 880
 881     SDValue negConst = CurDAG->getConstant(0x8000000000000000ULL, MVT::i64);
 882     SDNode *signMask = 0;
 883     unsigned Opc = SPU::XORfneg64;
 884
 885     if (OpVT == MVT::f64) {
 886       signMask = SelectI64Constant(negConst.getNode(), MVT::i64, dl);
 887     } else if (OpVT == MVT::v2f64) {
 888       Opc = SPU::XORfnegvec;
 889       signMask = emitBuildVector(CurDAG->getNode(ISD::BUILD_VECTOR, dl,
 890                                                  MVT::v2i64,
 891                                                  negConst, negConst).getNode());
 892     }
 893
 894     return CurDAG->getMachineNode(Opc, dl, OpVT,
 895                                   N->getOperand(0), SDValue(signMask, 0));
 896   } else if (Opc == ISD::FABS) {
 897     if (OpVT == MVT::f64) {
 898       SDNode *signMask = SelectI64Constant(0x7fffffffffffffffULL, MVT::i64, dl);
 899       return CurDAG->getMachineNode(SPU::ANDfabs64, dl, OpVT,
 900                                     N->getOperand(0), SDValue(signMask, 0));
 901     } else if (OpVT == MVT::v2f64) {
 902       SDValue absConst = CurDAG->getConstant(0x7fffffffffffffffULL, MVT::i64);
 903       SDValue absVec = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64,
 904                                        absConst, absConst);
 905       SDNode *signMask = emitBuildVector(absVec.getNode());
 906       return CurDAG->getMachineNode(SPU::ANDfabsvec, dl, OpVT,
 907                                     N->getOperand(0), SDValue(signMask, 0));
 908     }
 909   } else if (Opc == SPUISD::LDRESULT) {
 910     // Custom select instructions for LDRESULT
 911     EVT VT = N->getValueType(0);
 912     SDValue Arg = N->getOperand(0);
 913     SDValue Chain = N->getOperand(1);
 914     SDNode *Result;
 915     const valtype_map_s *vtm = getValueTypeMapEntry(VT);
 916
 917     if (vtm->ldresult_ins == 0) {
 918       std::string msg;
 919       raw_string_ostream Msg(msg);
 920       Msg << "LDRESULT for unsupported type: "
 921            << VT.getEVTString();
 922       llvm_report_error(Msg.str());
 923     }
 924
 925     Opc = vtm->ldresult_ins;
 926     if (vtm->ldresult_imm) {
 927       SDValue Zero = CurDAG->getTargetConstant(0, VT);
 928
 929       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Zero, Chain);
 930     } else {
 931       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Arg, Chain);
 932     }
 933
 934     return Result;
 935   } else if (Opc == SPUISD::IndirectAddr) {
 936     // Look at the operands: SelectCode() will catch the cases that aren't
 937     // specifically handled here.
 938     //
 939     // SPUInstrInfo catches the following patterns:
 940     // (SPUindirect (SPUhi ...), (SPUlo ...))
 941     // (SPUindirect $sp, imm)
 942     EVT VT = N->getValueType(0);
 943     SDValue Op0 = N->getOperand(0);
 944     SDValue Op1 = N->getOperand(1);
 945     RegisterSDNode *RN;
 946
 947     if ((Op0.getOpcode() != SPUISD::Hi && Op1.getOpcode() != SPUISD::Lo)
 948         || (Op0.getOpcode() == ISD::Register
 949             && ((RN = dyn_cast<RegisterSDNode>(Op0.getNode())) != 0
 950                 && RN->getReg() != SPU::R1))) {
 951       NewOpc = SPU::Ar32;
 952       if (Op1.getOpcode() == ISD::Constant) {
 953         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 954         Op1 = CurDAG->getTargetConstant(CN->getSExtValue(), VT);
 955         NewOpc = (isI32IntS10Immediate(CN) ? SPU::AIr32 : SPU::Ar32);
 956       }
 957       Ops[0] = Op0;
 958       Ops[1] = Op1;
 959       n_ops = 2;
 960     }
 961   }
 962
 963   if (n_ops > 0) {
 964     if (N->hasOneUse())
 965       return CurDAG->SelectNodeTo(N, NewOpc, OpVT, Ops, n_ops);
 966     else
 967       return CurDAG->getMachineNode(NewOpc, dl, OpVT, Ops, n_ops);
 968   } else
 969     return SelectCode(N);
 970 }
 971
 972 /*!
 973  * Emit the instruction sequence for i64 left shifts. The basic algorithm
 974  * is to fill the bottom two word slots with zeros so that zeros are shifted
 975  * in as the entire quadword is shifted left.
 976  *
 977  * \note This code could also be used to implement v2i64 shl.
 978  *
 979  * @param Op The shl operand
 980  * @param OpVT Op's machine value value type (doesn't need to be passed, but
 981  * makes life easier.)
 982  * @return The SDNode with the entire instruction sequence
 983  */
 984 SDNode *
 985 SPUDAGToDAGISel::SelectSHLi64(SDNode *N, EVT OpVT) {
 986   SDValue Op0 = N->getOperand(0);
 987   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 988                                OpVT, (128 / OpVT.getSizeInBits()));
 989   SDValue ShiftAmt = N->getOperand(1);
 990   EVT ShiftAmtVT = ShiftAmt.getValueType();
 991   SDNode *VecOp0, *SelMask, *ZeroFill, *Shift = 0;
 992   SDValue SelMaskVal;
 993   DebugLoc dl = N->getDebugLoc();
 994
 995   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
 996   SelMaskVal = CurDAG->getTargetConstant(0xff00ULL, MVT::i16);
 997   SelMask = CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT, SelMaskVal);
 998   ZeroFill = CurDAG->getMachineNode(SPU::ILv2i64, dl, VecVT,
 999                                     CurDAG->getTargetConstant(0, OpVT));
1000   VecOp0 = CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1001                                   SDValue(ZeroFill, 0),
1002                                   SDValue(VecOp0, 0),
1003                                   SDValue(SelMask, 0));
1004
1005   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1006     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1007     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1008
1009     if (bytes > 0) {
1010       Shift =
1011         CurDAG->getMachineNode(SPU::SHLQBYIv2i64, dl, VecVT,
1012                                SDValue(VecOp0, 0),
1013                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1014     }
1015
1016     if (bits > 0) {
1017       Shift =
1018         CurDAG->getMachineNode(SPU::SHLQBIIv2i64, dl, VecVT,
1019                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1020                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1021     }
1022   } else {
1023     SDNode *Bytes =
1024       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1025                              ShiftAmt,
1026                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1027     SDNode *Bits =
1028       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1029                              ShiftAmt,
1030                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1031     Shift =
1032       CurDAG->getMachineNode(SPU::SHLQBYv2i64, dl, VecVT,
1033                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1034     Shift =
1035       CurDAG->getMachineNode(SPU::SHLQBIv2i64, dl, VecVT,
1036                              SDValue(Shift, 0), SDValue(Bits, 0));
1037   }
1038
1039   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1040 }
1041
1042 /*!
1043  * Emit the instruction sequence for i64 logical right shifts.
1044  *
1045  * @param Op The shl operand
1046  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1047  * makes life easier.)
1048  * @return The SDNode with the entire instruction sequence
1049  */
1050 SDNode *
1051 SPUDAGToDAGISel::SelectSRLi64(SDNode *N, EVT OpVT) {
1052   SDValue Op0 = N->getOperand(0);
1053   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1054                                OpVT, (128 / OpVT.getSizeInBits()));
1055   SDValue ShiftAmt = N->getOperand(1);
1056   EVT ShiftAmtVT = ShiftAmt.getValueType();
1057   SDNode *VecOp0, *Shift = 0;
1058   DebugLoc dl = N->getDebugLoc();
1059
1060   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
1061
1062   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1063     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1064     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1065
1066     if (bytes > 0) {
1067       Shift =
1068         CurDAG->getMachineNode(SPU::ROTQMBYIv2i64, dl, VecVT,
1069                                SDValue(VecOp0, 0),
1070                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1071     }
1072
1073     if (bits > 0) {
1074       Shift =
1075         CurDAG->getMachineNode(SPU::ROTQMBIIv2i64, dl, VecVT,
1076                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1077                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1078     }
1079   } else {
1080     SDNode *Bytes =
1081       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1082                              ShiftAmt,
1083                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1084     SDNode *Bits =
1085       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1086                              ShiftAmt,
1087                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1088
1089     // Ensure that the shift amounts are negated!
1090     Bytes = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1091                                    SDValue(Bytes, 0),
1092                                    CurDAG->getTargetConstant(0, ShiftAmtVT));
1093
1094     Bits = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1095                                   SDValue(Bits, 0),
1096                                   CurDAG->getTargetConstant(0, ShiftAmtVT));
1097
1098     Shift =
1099       CurDAG->getMachineNode(SPU::ROTQMBYv2i64, dl, VecVT,
1100                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1101     Shift =
1102       CurDAG->getMachineNode(SPU::ROTQMBIv2i64, dl, VecVT,
1103                              SDValue(Shift, 0), SDValue(Bits, 0));
1104   }
1105
1106   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1107 }
1108
1109 /*!
1110  * Emit the instruction sequence for i64 arithmetic right shifts.
1111  *
1112  * @param Op The shl operand
1113  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1114  * makes life easier.)
1115  * @return The SDNode with the entire instruction sequence
1116  */
1117 SDNode *
1118 SPUDAGToDAGISel::SelectSRAi64(SDNode *N, EVT OpVT) {
1119   // Promote Op0 to vector
1120   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1121                                OpVT, (128 / OpVT.getSizeInBits()));
1122   SDValue ShiftAmt = N->getOperand(1);
1123   EVT ShiftAmtVT = ShiftAmt.getValueType();
1124   DebugLoc dl = N->getDebugLoc();
1125
1126   SDNode *VecOp0 =
1127     CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, N->getOperand(0));
1128
1129   SDValue SignRotAmt = CurDAG->getTargetConstant(31, ShiftAmtVT);
1130   SDNode *SignRot =
1131     CurDAG->getMachineNode(SPU::ROTMAIv2i64_i32, dl, MVT::v2i64,
1132                            SDValue(VecOp0, 0), SignRotAmt);
1133   SDNode *UpperHalfSign =
1134     CurDAG->getMachineNode(SPU::ORi32_v4i32, dl, MVT::i32, SDValue(SignRot, 0));
1135
1136   SDNode *UpperHalfSignMask =
1137     CurDAG->getMachineNode(SPU::FSM64r32, dl, VecVT, SDValue(UpperHalfSign, 0));
1138   SDNode *UpperLowerMask =
1139     CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT,
1140                            CurDAG->getTargetConstant(0xff00ULL, MVT::i16));
1141   SDNode *UpperLowerSelect =
1142     CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1143                            SDValue(UpperHalfSignMask, 0),
1144                            SDValue(VecOp0, 0),
1145                            SDValue(UpperLowerMask, 0));
1146
1147   SDNode *Shift = 0;
1148
1149   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1150     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1151     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1152
1153     if (bytes > 0) {
1154       bytes = 31 - bytes;
1155       Shift =
1156         CurDAG->getMachineNode(SPU::ROTQBYIv2i64, dl, VecVT,
1157                                SDValue(UpperLowerSelect, 0),
1158                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1159     }
1160
1161     if (bits > 0) {
1162       bits = 8 - bits;
1163       Shift =
1164         CurDAG->getMachineNode(SPU::ROTQBIIv2i64, dl, VecVT,
1165                                SDValue((Shift != 0 ? Shift : UpperLowerSelect), 0),
1166                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1167     }
1168   } else {
1169     SDNode *NegShift =
1170       CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1171                              ShiftAmt, CurDAG->getTargetConstant(0, ShiftAmtVT));
1172
1173     Shift =
1174       CurDAG->getMachineNode(SPU::ROTQBYBIv2i64_r32, dl, VecVT,
1175                              SDValue(UpperLowerSelect, 0), SDValue(NegShift, 0));
1176     Shift =
1177       CurDAG->getMachineNode(SPU::ROTQBIv2i64, dl, VecVT,
1178                              SDValue(Shift, 0), SDValue(NegShift, 0));
1179   }
1180
1181   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1182 }
1183
1184 /*!
1185  Do the necessary magic necessary to load a i64 constant
1186  */
1187 SDNode *SPUDAGToDAGISel::SelectI64Constant(SDNode *N, EVT OpVT,
1188                                            DebugLoc dl) {
1189   ConstantSDNode *CN = cast<ConstantSDNode>(N);
1190   return SelectI64Constant(CN->getZExtValue(), OpVT, dl);
1191 }
1192
1193 SDNode *SPUDAGToDAGISel::SelectI64Constant(uint64_t Value64, EVT OpVT,
1194                                            DebugLoc dl) {
1195   EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(), OpVT, 2);
1196   SDValue i64vec =
1197           SPU::LowerV2I64Splat(OpVecVT, *CurDAG, Value64, dl);
1198
1199   // Here's where it gets interesting, because we have to parse out the
1200   // subtree handed back in i64vec:
1201
1202   if (i64vec.getOpcode() == ISD::BIT_CONVERT) {
1203     // The degenerate case where the upper and lower bits in the splat are
1204     // identical:
1205     SDValue Op0 = i64vec.getOperand(0);
1206
1207     ReplaceUses(i64vec, Op0);
1208     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1209                                   SDValue(emitBuildVector(Op0.getNode()), 0));
1210   } else if (i64vec.getOpcode() == SPUISD::SHUFB) {
1211     SDValue lhs = i64vec.getOperand(0);
1212     SDValue rhs = i64vec.getOperand(1);
1213     SDValue shufmask = i64vec.getOperand(2);
1214
1215     if (lhs.getOpcode() == ISD::BIT_CONVERT) {
1216       ReplaceUses(lhs, lhs.getOperand(0));
1217       lhs = lhs.getOperand(0);
1218     }
1219
1220     SDNode *lhsNode = (lhs.getNode()->isMachineOpcode()
1221                        ? lhs.getNode()
1222                        : emitBuildVector(lhs.getNode()));
1223
1224     if (rhs.getOpcode() == ISD::BIT_CONVERT) {
1225       ReplaceUses(rhs, rhs.getOperand(0));
1226       rhs = rhs.getOperand(0);
1227     }
1228
1229     SDNode *rhsNode = (rhs.getNode()->isMachineOpcode()
1230                        ? rhs.getNode()
1231                        : emitBuildVector(rhs.getNode()));
1232
1233     if (shufmask.getOpcode() == ISD::BIT_CONVERT) {
1234       ReplaceUses(shufmask, shufmask.getOperand(0));
1235       shufmask = shufmask.getOperand(0);
1236     }
1237
1238     SDNode *shufMaskNode = (shufmask.getNode()->isMachineOpcode()
1239                             ? shufmask.getNode()
1240                             : emitBuildVector(shufmask.getNode()));
1241
1242    SDValue shufNode =
1243             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
1244                                    SDValue(lhsNode, 0), SDValue(rhsNode, 0),
1245                                    SDValue(shufMaskNode, 0));
1246     HandleSDNode Dummy(shufNode);
1247     SDNode *SN = SelectCode(Dummy.getValue().getNode());
1248     if (SN == 0) SN = Dummy.getValue().getNode();
1249
1250     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(SN, 0));
1251   } else if (i64vec.getOpcode() == ISD::BUILD_VECTOR) {
1252     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1253                                   SDValue(emitBuildVector(i64vec.getNode()), 0));
1254   } else {
1255     llvm_report_error("SPUDAGToDAGISel::SelectI64Constant: Unhandled i64vec"
1256                       "condition");
1257   }
1258 }
1259
1260 /// createSPUISelDag - This pass converts a legalized DAG into a
1261 /// SPU-specific DAG, ready for instruction scheduling.
1262 ///
1263 FunctionPass *llvm::createSPUISelDag(SPUTargetMachine &TM) {
1264   return new SPUDAGToDAGISel(TM);
1265 }