lib/Target/CellSPU/SPUISelDAGToDAG.cpp

   1 //===-- SPUISelDAGToDAG.cpp - CellSPU pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for the Cell SPU,
  11 // converting from a legalized dag to a SPU-target dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SPU.h"
  16 #include "SPUTargetMachine.h"
  17 #include "SPUISelLowering.h"
  18 #include "SPUHazardRecognizers.h"
  19 #include "SPUFrameInfo.h"
  20 #include "SPURegisterNames.h"
  21 #include "SPUTargetMachine.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/Target/TargetOptions.h"
  29 #include "llvm/ADT/Statistic.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/GlobalValue.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/LLVMContext.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Compiler.h"
  38 #include "llvm/Support/raw_ostream.h"
  39
  40 using namespace llvm;
  41
  42 namespace {
  43   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  44   bool
  45   isI64IntS10Immediate(ConstantSDNode *CN)
  46   {
  47     return isS10Constant(CN->getSExtValue());
  48   }
  49
  50   //! ConstantSDNode predicate for i32 sign-extended, 10-bit immediates
  51   bool
  52   isI32IntS10Immediate(ConstantSDNode *CN)
  53   {
  54     return isS10Constant(CN->getSExtValue());
  55   }
  56
  57   //! ConstantSDNode predicate for i32 unsigned 10-bit immediate values
  58   bool
  59   isI32IntU10Immediate(ConstantSDNode *CN)
  60   {
  61     return isU10Constant(CN->getSExtValue());
  62   }
  63
  64   //! ConstantSDNode predicate for i16 sign-extended, 10-bit immediate values
  65   bool
  66   isI16IntS10Immediate(ConstantSDNode *CN)
  67   {
  68     return isS10Constant(CN->getSExtValue());
  69   }
  70
  71   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  72   bool
  73   isI16IntS10Immediate(SDNode *N)
  74   {
  75     ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
  76     return (CN != 0 && isI16IntS10Immediate(CN));
  77   }
  78
  79   //! ConstantSDNode predicate for i16 unsigned 10-bit immediate values
  80   bool
  81   isI16IntU10Immediate(ConstantSDNode *CN)
  82   {
  83     return isU10Constant((short) CN->getZExtValue());
  84   }
  85
  86   //! SDNode predicate for i16 sign-extended, 10-bit immediate values
  87   bool
  88   isI16IntU10Immediate(SDNode *N)
  89   {
  90     return (N->getOpcode() == ISD::Constant
  91             && isI16IntU10Immediate(cast<ConstantSDNode>(N)));
  92   }
  93
  94   //! ConstantSDNode predicate for signed 16-bit values
  95   /*!
  96     \arg CN The constant SelectionDAG node holding the value
  97     \arg Imm The returned 16-bit value, if returning true
  98
  99     This predicate tests the value in \a CN to see whether it can be
 100     represented as a 16-bit, sign-extended quantity. Returns true if
 101     this is the case.
 102    */
 103   bool
 104   isIntS16Immediate(ConstantSDNode *CN, short &Imm)
 105   {
 106     EVT vt = CN->getValueType(0);
 107     Imm = (short) CN->getZExtValue();
 108     if (vt.getSimpleVT() >= MVT::i1 && vt.getSimpleVT() <= MVT::i16) {
 109       return true;
 110     } else if (vt == MVT::i32) {
 111       int32_t i_val = (int32_t) CN->getZExtValue();
 112       short s_val = (short) i_val;
 113       return i_val == s_val;
 114     } else {
 115       int64_t i_val = (int64_t) CN->getZExtValue();
 116       short s_val = (short) i_val;
 117       return i_val == s_val;
 118     }
 119
 120     return false;
 121   }
 122
 123   //! SDNode predicate for signed 16-bit values.
 124   bool
 125   isIntS16Immediate(SDNode *N, short &Imm)
 126   {
 127     return (N->getOpcode() == ISD::Constant
 128             && isIntS16Immediate(cast<ConstantSDNode>(N), Imm));
 129   }
 130
 131   //! ConstantFPSDNode predicate for representing floats as 16-bit sign ext.
 132   static bool
 133   isFPS16Immediate(ConstantFPSDNode *FPN, short &Imm)
 134   {
 135     EVT vt = FPN->getValueType(0);
 136     if (vt == MVT::f32) {
 137       int val = FloatToBits(FPN->getValueAPF().convertToFloat());
 138       int sval = (int) ((val << 16) >> 16);
 139       Imm = (short) val;
 140       return val == sval;
 141     }
 142
 143     return false;
 144   }
 145
 146   bool
 147   isHighLow(const SDValue &Op)
 148   {
 149     return (Op.getOpcode() == SPUISD::IndirectAddr
 150             && ((Op.getOperand(0).getOpcode() == SPUISD::Hi
 151                  && Op.getOperand(1).getOpcode() == SPUISD::Lo)
 152                 || (Op.getOperand(0).getOpcode() == SPUISD::Lo
 153                     && Op.getOperand(1).getOpcode() == SPUISD::Hi)));
 154   }
 155
 156   //===------------------------------------------------------------------===//
 157   //! EVT to "useful stuff" mapping structure:
 158
 159   struct valtype_map_s {
 160     EVT VT;
 161     unsigned ldresult_ins;      /// LDRESULT instruction (0 = undefined)
 162     bool ldresult_imm;          /// LDRESULT instruction requires immediate?
 163     unsigned lrinst;            /// LR instruction
 164   };
 165
 166   const valtype_map_s valtype_map[] = {
 167     { MVT::i8,    SPU::ORBIr8,  true,  SPU::LRr8 },
 168     { MVT::i16,   SPU::ORHIr16, true,  SPU::LRr16 },
 169     { MVT::i32,   SPU::ORIr32,  true,  SPU::LRr32 },
 170     { MVT::i64,   SPU::ORr64,   false, SPU::LRr64 },
 171     { MVT::f32,   SPU::ORf32,   false, SPU::LRf32 },
 172     { MVT::f64,   SPU::ORf64,   false, SPU::LRf64 },
 173     // vector types... (sigh!)
 174     { MVT::v16i8, 0,            false, SPU::LRv16i8 },
 175     { MVT::v8i16, 0,            false, SPU::LRv8i16 },
 176     { MVT::v4i32, 0,            false, SPU::LRv4i32 },
 177     { MVT::v2i64, 0,            false, SPU::LRv2i64 },
 178     { MVT::v4f32, 0,            false, SPU::LRv4f32 },
 179     { MVT::v2f64, 0,            false, SPU::LRv2f64 }
 180   };
 181
 182   const size_t n_valtype_map = sizeof(valtype_map) / sizeof(valtype_map[0]);
 183
 184   const valtype_map_s *getValueTypeMapEntry(EVT VT)
 185   {
 186     const valtype_map_s *retval = 0;
 187     for (size_t i = 0; i < n_valtype_map; ++i) {
 188       if (valtype_map[i].VT == VT) {
 189         retval = valtype_map + i;
 190         break;
 191       }
 192     }
 193
 194
 195 #ifndef NDEBUG
 196     if (retval == 0) {
 197       std::string msg;
 198       raw_string_ostream Msg(msg);
 199       Msg << "SPUISelDAGToDAG.cpp: getValueTypeMapEntry returns NULL for "
 200            << VT.getEVTString();
 201       llvm_report_error(Msg.str());
 202     }
 203 #endif
 204
 205     return retval;
 206   }
 207
 208   //! Generate the carry-generate shuffle mask.
 209   SDValue getCarryGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 210     SmallVector<SDValue, 16 > ShufBytes;
 211
 212     // Create the shuffle mask for "rotating" the borrow up one register slot
 213     // once the borrow is generated.
 214     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 215     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 216     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 217     ShufBytes.push_back(DAG.getConstant(0x80808080, MVT::i32));
 218
 219     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 220                        &ShufBytes[0], ShufBytes.size());
 221   }
 222
 223   //! Generate the borrow-generate shuffle mask
 224   SDValue getBorrowGenerateShufMask(SelectionDAG &DAG, DebugLoc dl) {
 225     SmallVector<SDValue, 16 > ShufBytes;
 226
 227     // Create the shuffle mask for "rotating" the borrow up one register slot
 228     // once the borrow is generated.
 229     ShufBytes.push_back(DAG.getConstant(0x04050607, MVT::i32));
 230     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 231     ShufBytes.push_back(DAG.getConstant(0x0c0d0e0f, MVT::i32));
 232     ShufBytes.push_back(DAG.getConstant(0xc0c0c0c0, MVT::i32));
 233
 234     return DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 235                        &ShufBytes[0], ShufBytes.size());
 236   }
 237
 238   //===------------------------------------------------------------------===//
 239   /// SPUDAGToDAGISel - Cell SPU-specific code to select SPU machine
 240   /// instructions for SelectionDAG operations.
 241   ///
 242   class SPUDAGToDAGISel :
 243     public SelectionDAGISel
 244   {
 245     SPUTargetMachine &TM;
 246     SPUTargetLowering &SPUtli;
 247     unsigned GlobalBaseReg;
 248
 249   public:
 250     explicit SPUDAGToDAGISel(SPUTargetMachine &tm) :
 251       SelectionDAGISel(tm),
 252       TM(tm),
 253       SPUtli(*tm.getTargetLowering())
 254     { }
 255
 256     virtual bool runOnMachineFunction(MachineFunction &MF) {
 257       // Make sure we re-emit a set of the global base reg if necessary
 258       GlobalBaseReg = 0;
 259       SelectionDAGISel::runOnMachineFunction(MF);
 260       return true;
 261     }
 262
 263     /// getI32Imm - Return a target constant with the specified value, of type
 264     /// i32.
 265     inline SDValue getI32Imm(uint32_t Imm) {
 266       return CurDAG->getTargetConstant(Imm, MVT::i32);
 267     }
 268
 269     /// getI64Imm - Return a target constant with the specified value, of type
 270     /// i64.
 271     inline SDValue getI64Imm(uint64_t Imm) {
 272       return CurDAG->getTargetConstant(Imm, MVT::i64);
 273     }
 274
 275     /// getSmallIPtrImm - Return a target constant of pointer type.
 276     inline SDValue getSmallIPtrImm(unsigned Imm) {
 277       return CurDAG->getTargetConstant(Imm, SPUtli.getPointerTy());
 278       }
 279
 280     SDNode *emitBuildVector(SDNode *bvNode) {
 281       EVT vecVT = bvNode->getValueType(0);
 282       EVT eltVT = vecVT.getVectorElementType();
 283       DebugLoc dl = bvNode->getDebugLoc();
 284
 285       // Check to see if this vector can be represented as a CellSPU immediate
 286       // constant by invoking all of the instruction selection predicates:
 287       if (((vecVT == MVT::v8i16) &&
 288            (SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i16).getNode() != 0)) ||
 289           ((vecVT == MVT::v4i32) &&
 290            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 291             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 292             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i32).getNode() != 0) ||
 293             (SPU::get_v4i32_imm(bvNode, *CurDAG).getNode() != 0))) ||
 294           ((vecVT == MVT::v2i64) &&
 295            ((SPU::get_vec_i16imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 296             (SPU::get_ILHUvec_imm(bvNode, *CurDAG, MVT::i64).getNode() != 0) ||
 297             (SPU::get_vec_u18imm(bvNode, *CurDAG, MVT::i64).getNode() != 0)))) {
 298         HandleSDNode Dummy(SDValue(bvNode, 0));
 299         if (SDNode *N = Select(bvNode))
 300           return N;
 301         return Dummy.getValue().getNode();
 302       }
 303
 304       // No, need to emit a constant pool spill:
 305       std::vector<Constant*> CV;
 306
 307       for (size_t i = 0; i < bvNode->getNumOperands(); ++i) {
 308         ConstantSDNode *V = dyn_cast<ConstantSDNode > (bvNode->getOperand(i));
 309         CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
 310       }
 311
 312       Constant *CP = ConstantVector::get(CV);
 313       SDValue CPIdx = CurDAG->getConstantPool(CP, SPUtli.getPointerTy());
 314       unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 315       SDValue CGPoolOffset =
 316               SPU::LowerConstantPool(CPIdx, *CurDAG,
 317                                      SPUtli.getSPUTargetMachine());
 318
 319       HandleSDNode Dummy(CurDAG->getLoad(vecVT, dl,
 320                                          CurDAG->getEntryNode(), CGPoolOffset,
 321                                          PseudoSourceValue::getConstantPool(),0,
 322                                          false, false, Alignment));
 323       CurDAG->ReplaceAllUsesWith(SDValue(bvNode, 0), Dummy.getValue());
 324       if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 325         return N;
 326       return Dummy.getValue().getNode();
 327     }
 328
 329     /// Select - Convert the specified operand from a target-independent to a
 330     /// target-specific node if it hasn't already been changed.
 331     SDNode *Select(SDNode *N);
 332
 333     //! Emit the instruction sequence for i64 shl
 334     SDNode *SelectSHLi64(SDNode *N, EVT OpVT);
 335
 336     //! Emit the instruction sequence for i64 srl
 337     SDNode *SelectSRLi64(SDNode *N, EVT OpVT);
 338
 339     //! Emit the instruction sequence for i64 sra
 340     SDNode *SelectSRAi64(SDNode *N, EVT OpVT);
 341
 342     //! Emit the necessary sequence for loading i64 constants:
 343     SDNode *SelectI64Constant(SDNode *N, EVT OpVT, DebugLoc dl);
 344
 345     //! Alternate instruction emit sequence for loading i64 constants
 346     SDNode *SelectI64Constant(uint64_t i64const, EVT OpVT, DebugLoc dl);
 347
 348     //! Returns true if the address N is an A-form (local store) address
 349     bool SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 350                          SDValue &Index);
 351
 352     //! D-form address predicate
 353     bool SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 354                          SDValue &Index);
 355
 356     /// Alternate D-form address using i7 offset predicate
 357     bool SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 358                           SDValue &Base);
 359
 360     /// D-form address selection workhorse
 361     bool DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Disp,
 362                                SDValue &Base, int minOffset, int maxOffset);
 363
 364     //! Address predicate if N can be expressed as an indexed [r+r] operation.
 365     bool SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 366                          SDValue &Index);
 367
 368     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 369     /// inline asm expressions.
 370     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 371                                               char ConstraintCode,
 372                                               std::vector<SDValue> &OutOps) {
 373       SDValue Op0, Op1;
 374       switch (ConstraintCode) {
 375       default: return true;
 376       case 'm':   // memory
 377         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 378             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1))
 379           SelectXFormAddr(Op.getNode(), Op, Op0, Op1);
 380         break;
 381       case 'o':   // offsetable
 382         if (!SelectDFormAddr(Op.getNode(), Op, Op0, Op1)
 383             && !SelectAFormAddr(Op.getNode(), Op, Op0, Op1)) {
 384           Op0 = Op;
 385           Op1 = getSmallIPtrImm(0);
 386         }
 387         break;
 388       case 'v':   // not offsetable
 389 #if 1
 390         llvm_unreachable("InlineAsmMemoryOperand 'v' constraint not handled.");
 391 #else
 392         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 393 #endif
 394         break;
 395       }
 396
 397       OutOps.push_back(Op0);
 398       OutOps.push_back(Op1);
 399       return false;
 400     }
 401
 402     /// InstructionSelect - This callback is invoked by
 403     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 404     virtual void InstructionSelect();
 405
 406     virtual const char *getPassName() const {
 407       return "Cell SPU DAG->DAG Pattern Instruction Selection";
 408     }
 409
 410     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 411     /// this target when scheduling the DAG.
 412     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 413       const TargetInstrInfo *II = TM.getInstrInfo();
 414       assert(II && "No InstrInfo?");
 415       return new SPUHazardRecognizer(*II);
 416     }
 417
 418     // Include the pieces autogenerated from the target description.
 419 #include "SPUGenDAGISel.inc"
 420   };
 421 }
 422
 423 /// InstructionSelect - This callback is invoked by
 424 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 425 void
 426 SPUDAGToDAGISel::InstructionSelect()
 427 {
 428   // Select target instructions for the DAG.
 429   SelectRoot(*CurDAG);
 430   CurDAG->RemoveDeadNodes();
 431 }
 432
 433 /*!
 434  \arg Op The ISD instruction operand
 435  \arg N The address to be tested
 436  \arg Base The base address
 437  \arg Index The base address index
 438  */
 439 bool
 440 SPUDAGToDAGISel::SelectAFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 441                     SDValue &Index) {
 442   // These match the addr256k operand type:
 443   EVT OffsVT = MVT::i16;
 444   SDValue Zero = CurDAG->getTargetConstant(0, OffsVT);
 445
 446   switch (N.getOpcode()) {
 447   case ISD::Constant:
 448   case ISD::ConstantPool:
 449   case ISD::GlobalAddress:
 450     llvm_report_error("SPU SelectAFormAddr: Constant/Pool/Global not lowered.");
 451     /*NOTREACHED*/
 452
 453   case ISD::TargetConstant:
 454   case ISD::TargetGlobalAddress:
 455   case ISD::TargetJumpTable:
 456     llvm_report_error("SPUSelectAFormAddr: Target Constant/Pool/Global "
 457                       "not wrapped as A-form address.");
 458     /*NOTREACHED*/
 459
 460   case SPUISD::AFormAddr:
 461     // Just load from memory if there's only a single use of the location,
 462     // otherwise, this will get handled below with D-form offset addresses
 463     if (N.hasOneUse()) {
 464       SDValue Op0 = N.getOperand(0);
 465       switch (Op0.getOpcode()) {
 466       case ISD::TargetConstantPool:
 467       case ISD::TargetJumpTable:
 468         Base = Op0;
 469         Index = Zero;
 470         return true;
 471
 472       case ISD::TargetGlobalAddress: {
 473         GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op0);
 474         GlobalValue *GV = GSDN->getGlobal();
 475         if (GV->getAlignment() == 16) {
 476           Base = Op0;
 477           Index = Zero;
 478           return true;
 479         }
 480         break;
 481       }
 482       }
 483     }
 484     break;
 485   }
 486   return false;
 487 }
 488
 489 bool
 490 SPUDAGToDAGISel::SelectDForm2Addr(SDNode *Op, SDValue N, SDValue &Disp,
 491                                   SDValue &Base) {
 492   const int minDForm2Offset = -(1 << 7);
 493   const int maxDForm2Offset = (1 << 7) - 1;
 494   return DFormAddressPredicate(Op, N, Disp, Base, minDForm2Offset,
 495                                maxDForm2Offset);
 496 }
 497
 498 /*!
 499   \arg Op The ISD instruction (ignored)
 500   \arg N The address to be tested
 501   \arg Base Base address register/pointer
 502   \arg Index Base address index
 503
 504   Examine the input address by a base register plus a signed 10-bit
 505   displacement, [r+I10] (D-form address).
 506
 507   \return true if \a N is a D-form address with \a Base and \a Index set
 508   to non-empty SDValue instances.
 509 */
 510 bool
 511 SPUDAGToDAGISel::SelectDFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 512                                  SDValue &Index) {
 513   return DFormAddressPredicate(Op, N, Base, Index,
 514                                SPUFrameInfo::minFrameOffset(),
 515                                SPUFrameInfo::maxFrameOffset());
 516 }
 517
 518 bool
 519 SPUDAGToDAGISel::DFormAddressPredicate(SDNode *Op, SDValue N, SDValue &Base,
 520                                       SDValue &Index, int minOffset,
 521                                       int maxOffset) {
 522   unsigned Opc = N.getOpcode();
 523   EVT PtrTy = SPUtli.getPointerTy();
 524
 525   if (Opc == ISD::FrameIndex) {
 526     // Stack frame index must be less than 512 (divided by 16):
 527     FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(N);
 528     int FI = int(FIN->getIndex());
 529     DEBUG(errs() << "SelectDFormAddr: ISD::FrameIndex = "
 530                << FI << "\n");
 531     if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 532       Base = CurDAG->getTargetConstant(0, PtrTy);
 533       Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 534       return true;
 535     }
 536   } else if (Opc == ISD::ADD) {
 537     // Generated by getelementptr
 538     const SDValue Op0 = N.getOperand(0);
 539     const SDValue Op1 = N.getOperand(1);
 540
 541     if ((Op0.getOpcode() == SPUISD::Hi && Op1.getOpcode() == SPUISD::Lo)
 542         || (Op1.getOpcode() == SPUISD::Hi && Op0.getOpcode() == SPUISD::Lo)) {
 543       Base = CurDAG->getTargetConstant(0, PtrTy);
 544       Index = N;
 545       return true;
 546     } else if (Op1.getOpcode() == ISD::Constant
 547                || Op1.getOpcode() == ISD::TargetConstant) {
 548       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op1);
 549       int32_t offset = int32_t(CN->getSExtValue());
 550
 551       if (Op0.getOpcode() == ISD::FrameIndex) {
 552         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op0);
 553         int FI = int(FIN->getIndex());
 554         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 555                    << " frame index = " << FI << "\n");
 556
 557         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 558           Base = CurDAG->getTargetConstant(offset, PtrTy);
 559           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 560           return true;
 561         }
 562       } else if (offset > minOffset && offset < maxOffset) {
 563         Base = CurDAG->getTargetConstant(offset, PtrTy);
 564         Index = Op0;
 565         return true;
 566       }
 567     } else if (Op0.getOpcode() == ISD::Constant
 568                || Op0.getOpcode() == ISD::TargetConstant) {
 569       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0);
 570       int32_t offset = int32_t(CN->getSExtValue());
 571
 572       if (Op1.getOpcode() == ISD::FrameIndex) {
 573         FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Op1);
 574         int FI = int(FIN->getIndex());
 575         DEBUG(errs() << "SelectDFormAddr: ISD::ADD offset = " << offset
 576                    << " frame index = " << FI << "\n");
 577
 578         if (SPUFrameInfo::FItoStackOffset(FI) < maxOffset) {
 579           Base = CurDAG->getTargetConstant(offset, PtrTy);
 580           Index = CurDAG->getTargetFrameIndex(FI, PtrTy);
 581           return true;
 582         }
 583       } else if (offset > minOffset && offset < maxOffset) {
 584         Base = CurDAG->getTargetConstant(offset, PtrTy);
 585         Index = Op1;
 586         return true;
 587       }
 588     }
 589   } else if (Opc == SPUISD::IndirectAddr) {
 590     // Indirect with constant offset -> D-Form address
 591     const SDValue Op0 = N.getOperand(0);
 592     const SDValue Op1 = N.getOperand(1);
 593
 594     if (Op0.getOpcode() == SPUISD::Hi
 595         && Op1.getOpcode() == SPUISD::Lo) {
 596       // (SPUindirect (SPUhi <arg>, 0), (SPUlo <arg>, 0))
 597       Base = CurDAG->getTargetConstant(0, PtrTy);
 598       Index = N;
 599       return true;
 600     } else if (isa<ConstantSDNode>(Op0) || isa<ConstantSDNode>(Op1)) {
 601       int32_t offset = 0;
 602       SDValue idxOp;
 603
 604       if (isa<ConstantSDNode>(Op1)) {
 605         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 606         offset = int32_t(CN->getSExtValue());
 607         idxOp = Op0;
 608       } else if (isa<ConstantSDNode>(Op0)) {
 609         ConstantSDNode *CN = cast<ConstantSDNode>(Op0);
 610         offset = int32_t(CN->getSExtValue());
 611         idxOp = Op1;
 612       }
 613
 614       if (offset >= minOffset && offset <= maxOffset) {
 615         Base = CurDAG->getTargetConstant(offset, PtrTy);
 616         Index = idxOp;
 617         return true;
 618       }
 619     }
 620   } else if (Opc == SPUISD::AFormAddr) {
 621     Base = CurDAG->getTargetConstant(0, N.getValueType());
 622     Index = N;
 623     return true;
 624   } else if (Opc == SPUISD::LDRESULT) {
 625     Base = CurDAG->getTargetConstant(0, N.getValueType());
 626     Index = N;
 627     return true;
 628   } else if (Opc == ISD::Register || Opc == ISD::CopyFromReg) {
 629     unsigned OpOpc = Op->getOpcode();
 630
 631     if (OpOpc == ISD::STORE || OpOpc == ISD::LOAD) {
 632       // Direct load/store without getelementptr
 633       SDValue Addr, Offs;
 634
 635       // Get the register from CopyFromReg
 636       if (Opc == ISD::CopyFromReg)
 637         Addr = N.getOperand(1);
 638       else
 639         Addr = N;                       // Register
 640
 641       Offs = ((OpOpc == ISD::STORE) ? Op->getOperand(3) : Op->getOperand(2));
 642
 643       if (Offs.getOpcode() == ISD::Constant || Offs.getOpcode() == ISD::UNDEF) {
 644         if (Offs.getOpcode() == ISD::UNDEF)
 645           Offs = CurDAG->getTargetConstant(0, Offs.getValueType());
 646
 647         Base = Offs;
 648         Index = Addr;
 649         return true;
 650       }
 651     } else {
 652       /* If otherwise unadorned, default to D-form address with 0 offset: */
 653       if (Opc == ISD::CopyFromReg) {
 654         Index = N.getOperand(1);
 655       } else {
 656         Index = N;
 657       }
 658
 659       Base = CurDAG->getTargetConstant(0, Index.getValueType());
 660       return true;
 661     }
 662   }
 663
 664   return false;
 665 }
 666
 667 /*!
 668   \arg Op The ISD instruction operand
 669   \arg N The address operand
 670   \arg Base The base pointer operand
 671   \arg Index The offset/index operand
 672
 673   If the address \a N can be expressed as an A-form or D-form address, returns
 674   false.  Otherwise, creates two operands, Base and Index that will become the
 675   (r)(r) X-form address.
 676 */
 677 bool
 678 SPUDAGToDAGISel::SelectXFormAddr(SDNode *Op, SDValue N, SDValue &Base,
 679                                  SDValue &Index) {
 680   if (!SelectAFormAddr(Op, N, Base, Index)
 681       && !SelectDFormAddr(Op, N, Base, Index)) {
 682     // If the address is neither A-form or D-form, punt and use an X-form
 683     // address:
 684     Base = N.getOperand(1);
 685     Index = N.getOperand(0);
 686     return true;
 687   }
 688
 689   return false;
 690 }
 691
 692 //! Convert the operand from a target-independent to a target-specific node
 693 /*!
 694  */
 695 SDNode *
 696 SPUDAGToDAGISel::Select(SDNode *N) {
 697   unsigned Opc = N->getOpcode();
 698   int n_ops = -1;
 699   unsigned NewOpc;
 700   EVT OpVT = N->getValueType(0);
 701   SDValue Ops[8];
 702   DebugLoc dl = N->getDebugLoc();
 703
 704   if (N->isMachineOpcode())
 705     return NULL;   // Already selected.
 706
 707   if (Opc == ISD::FrameIndex) {
 708     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 709     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 710     SDValue Imm0 = CurDAG->getTargetConstant(0, N->getValueType(0));
 711
 712     if (FI < 128) {
 713       NewOpc = SPU::AIr32;
 714       Ops[0] = TFI;
 715       Ops[1] = Imm0;
 716       n_ops = 2;
 717     } else {
 718       NewOpc = SPU::Ar32;
 719       Ops[0] = CurDAG->getRegister(SPU::R1, N->getValueType(0));
 720       Ops[1] = SDValue(CurDAG->getMachineNode(SPU::ILAr32, dl,
 721                                               N->getValueType(0), TFI, Imm0),
 722                        0);
 723       n_ops = 2;
 724     }
 725   } else if (Opc == ISD::Constant && OpVT == MVT::i64) {
 726     // Catch the i64 constants that end up here. Note: The backend doesn't
 727     // attempt to legalize the constant (it's useless because DAGCombiner
 728     // will insert 64-bit constants and we can't stop it).
 729     return SelectI64Constant(N, OpVT, N->getDebugLoc());
 730   } else if ((Opc == ISD::ZERO_EXTEND || Opc == ISD::ANY_EXTEND)
 731              && OpVT == MVT::i64) {
 732     SDValue Op0 = N->getOperand(0);
 733     EVT Op0VT = Op0.getValueType();
 734     EVT Op0VecVT = EVT::getVectorVT(*CurDAG->getContext(),
 735                                     Op0VT, (128 / Op0VT.getSizeInBits()));
 736     EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(),
 737                                    OpVT, (128 / OpVT.getSizeInBits()));
 738     SDValue shufMask;
 739
 740     switch (Op0VT.getSimpleVT().SimpleTy) {
 741     default:
 742       llvm_report_error("CellSPU Select: Unhandled zero/any extend EVT");
 743       /*NOTREACHED*/
 744     case MVT::i32:
 745       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 746                                  CurDAG->getConstant(0x80808080, MVT::i32),
 747                                  CurDAG->getConstant(0x00010203, MVT::i32),
 748                                  CurDAG->getConstant(0x80808080, MVT::i32),
 749                                  CurDAG->getConstant(0x08090a0b, MVT::i32));
 750       break;
 751
 752     case MVT::i16:
 753       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 754                                  CurDAG->getConstant(0x80808080, MVT::i32),
 755                                  CurDAG->getConstant(0x80800203, MVT::i32),
 756                                  CurDAG->getConstant(0x80808080, MVT::i32),
 757                                  CurDAG->getConstant(0x80800a0b, MVT::i32));
 758       break;
 759
 760     case MVT::i8:
 761       shufMask = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
 762                                  CurDAG->getConstant(0x80808080, MVT::i32),
 763                                  CurDAG->getConstant(0x80808003, MVT::i32),
 764                                  CurDAG->getConstant(0x80808080, MVT::i32),
 765                                  CurDAG->getConstant(0x8080800b, MVT::i32));
 766       break;
 767     }
 768
 769     SDNode *shufMaskLoad = emitBuildVector(shufMask.getNode());
 770
 771     HandleSDNode PromoteScalar(CurDAG->getNode(SPUISD::PREFSLOT2VEC, dl,
 772                                                Op0VecVT, Op0));
 773
 774     SDValue PromScalar;
 775     if (SDNode *N = SelectCode(PromoteScalar.getValue().getNode()))
 776       PromScalar = SDValue(N, 0);
 777     else
 778       PromScalar = PromoteScalar.getValue();
 779
 780     SDValue zextShuffle =
 781             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
 782                             PromScalar, PromScalar,
 783                             SDValue(shufMaskLoad, 0));
 784
 785     HandleSDNode Dummy2(zextShuffle);
 786     if (SDNode *N = SelectCode(Dummy2.getValue().getNode()))
 787       zextShuffle = SDValue(N, 0);
 788     else
 789       zextShuffle = Dummy2.getValue();
 790     HandleSDNode Dummy(CurDAG->getNode(SPUISD::VEC2PREFSLOT, dl, OpVT,
 791                                        zextShuffle));
 792
 793     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 794     SelectCode(Dummy.getValue().getNode());
 795     return Dummy.getValue().getNode();
 796   } else if (Opc == ISD::ADD && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 797     SDNode *CGLoad =
 798             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 799
 800     HandleSDNode Dummy(CurDAG->getNode(SPUISD::ADD64_MARKER, dl, OpVT,
 801                                        N->getOperand(0), N->getOperand(1),
 802                                        SDValue(CGLoad, 0)));
 803
 804     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 805     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 806       return N;
 807     return Dummy.getValue().getNode();
 808   } else if (Opc == ISD::SUB && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 809     SDNode *CGLoad =
 810             emitBuildVector(getBorrowGenerateShufMask(*CurDAG, dl).getNode());
 811
 812     HandleSDNode Dummy(CurDAG->getNode(SPUISD::SUB64_MARKER, dl, OpVT,
 813                                        N->getOperand(0), N->getOperand(1),
 814                                        SDValue(CGLoad, 0)));
 815
 816     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 817     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 818       return N;
 819     return Dummy.getValue().getNode();
 820   } else if (Opc == ISD::MUL && (OpVT == MVT::i64 || OpVT == MVT::v2i64)) {
 821     SDNode *CGLoad =
 822             emitBuildVector(getCarryGenerateShufMask(*CurDAG, dl).getNode());
 823
 824     HandleSDNode Dummy(CurDAG->getNode(SPUISD::MUL64_MARKER, dl, OpVT,
 825                                        N->getOperand(0), N->getOperand(1),
 826                                        SDValue(CGLoad, 0)));
 827     CurDAG->ReplaceAllUsesWith(N, Dummy.getValue().getNode());
 828     if (SDNode *N = SelectCode(Dummy.getValue().getNode()))
 829       return N;
 830     return Dummy.getValue().getNode();
 831   } else if (Opc == ISD::TRUNCATE) {
 832     SDValue Op0 = N->getOperand(0);
 833     if ((Op0.getOpcode() == ISD::SRA || Op0.getOpcode() == ISD::SRL)
 834         && OpVT == MVT::i32
 835         && Op0.getValueType() == MVT::i64) {
 836       // Catch (truncate:i32 ([sra|srl]:i64 arg, c), where c >= 32
 837       //
 838       // Take advantage of the fact that the upper 32 bits are in the
 839       // i32 preferred slot and avoid shuffle gymnastics:
 840       ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op0.getOperand(1));
 841       if (CN != 0) {
 842         unsigned shift_amt = unsigned(CN->getZExtValue());
 843
 844         if (shift_amt >= 32) {
 845           SDNode *hi32 =
 846                   CurDAG->getMachineNode(SPU::ORr32_r64, dl, OpVT,
 847                                          Op0.getOperand(0));
 848
 849           shift_amt -= 32;
 850           if (shift_amt > 0) {
 851             // Take care of the additional shift, if present:
 852             SDValue shift = CurDAG->getTargetConstant(shift_amt, MVT::i32);
 853             unsigned Opc = SPU::ROTMAIr32_i32;
 854
 855             if (Op0.getOpcode() == ISD::SRL)
 856               Opc = SPU::ROTMr32;
 857
 858             hi32 = CurDAG->getMachineNode(Opc, dl, OpVT, SDValue(hi32, 0),
 859                                           shift);
 860           }
 861
 862           return hi32;
 863         }
 864       }
 865     }
 866   } else if (Opc == ISD::SHL) {
 867     if (OpVT == MVT::i64)
 868       return SelectSHLi64(N, OpVT);
 869   } else if (Opc == ISD::SRL) {
 870     if (OpVT == MVT::i64)
 871       return SelectSRLi64(N, OpVT);
 872   } else if (Opc == ISD::SRA) {
 873     if (OpVT == MVT::i64)
 874       return SelectSRAi64(N, OpVT);
 875   } else if (Opc == ISD::FNEG
 876              && (OpVT == MVT::f64 || OpVT == MVT::v2f64)) {
 877     DebugLoc dl = N->getDebugLoc();
 878     // Check if the pattern is a special form of DFNMS:
 879     // (fneg (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))
 880     SDValue Op0 = N->getOperand(0);
 881     if (Op0.getOpcode() == ISD::FSUB) {
 882       SDValue Op00 = Op0.getOperand(0);
 883       if (Op00.getOpcode() == ISD::FMUL) {
 884         unsigned Opc = SPU::DFNMSf64;
 885         if (OpVT == MVT::v2f64)
 886           Opc = SPU::DFNMSv2f64;
 887
 888         return CurDAG->getMachineNode(Opc, dl, OpVT,
 889                                       Op00.getOperand(0),
 890                                       Op00.getOperand(1),
 891                                       Op0.getOperand(1));
 892       }
 893     }
 894
 895     SDValue negConst = CurDAG->getConstant(0x8000000000000000ULL, MVT::i64);
 896     SDNode *signMask = 0;
 897     unsigned Opc = SPU::XORfneg64;
 898
 899     if (OpVT == MVT::f64) {
 900       signMask = SelectI64Constant(negConst.getNode(), MVT::i64, dl);
 901     } else if (OpVT == MVT::v2f64) {
 902       Opc = SPU::XORfnegvec;
 903       signMask = emitBuildVector(CurDAG->getNode(ISD::BUILD_VECTOR, dl,
 904                                                  MVT::v2i64,
 905                                                  negConst, negConst).getNode());
 906     }
 907
 908     return CurDAG->getMachineNode(Opc, dl, OpVT,
 909                                   N->getOperand(0), SDValue(signMask, 0));
 910   } else if (Opc == ISD::FABS) {
 911     if (OpVT == MVT::f64) {
 912       SDNode *signMask = SelectI64Constant(0x7fffffffffffffffULL, MVT::i64, dl);
 913       return CurDAG->getMachineNode(SPU::ANDfabs64, dl, OpVT,
 914                                     N->getOperand(0), SDValue(signMask, 0));
 915     } else if (OpVT == MVT::v2f64) {
 916       SDValue absConst = CurDAG->getConstant(0x7fffffffffffffffULL, MVT::i64);
 917       SDValue absVec = CurDAG->getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64,
 918                                        absConst, absConst);
 919       SDNode *signMask = emitBuildVector(absVec.getNode());
 920       return CurDAG->getMachineNode(SPU::ANDfabsvec, dl, OpVT,
 921                                     N->getOperand(0), SDValue(signMask, 0));
 922     }
 923   } else if (Opc == SPUISD::LDRESULT) {
 924     // Custom select instructions for LDRESULT
 925     EVT VT = N->getValueType(0);
 926     SDValue Arg = N->getOperand(0);
 927     SDValue Chain = N->getOperand(1);
 928     SDNode *Result;
 929     const valtype_map_s *vtm = getValueTypeMapEntry(VT);
 930
 931     if (vtm->ldresult_ins == 0) {
 932       std::string msg;
 933       raw_string_ostream Msg(msg);
 934       Msg << "LDRESULT for unsupported type: "
 935            << VT.getEVTString();
 936       llvm_report_error(Msg.str());
 937     }
 938
 939     Opc = vtm->ldresult_ins;
 940     if (vtm->ldresult_imm) {
 941       SDValue Zero = CurDAG->getTargetConstant(0, VT);
 942
 943       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Zero, Chain);
 944     } else {
 945       Result = CurDAG->getMachineNode(Opc, dl, VT, MVT::Other, Arg, Arg, Chain);
 946     }
 947
 948     return Result;
 949   } else if (Opc == SPUISD::IndirectAddr) {
 950     // Look at the operands: SelectCode() will catch the cases that aren't
 951     // specifically handled here.
 952     //
 953     // SPUInstrInfo catches the following patterns:
 954     // (SPUindirect (SPUhi ...), (SPUlo ...))
 955     // (SPUindirect $sp, imm)
 956     EVT VT = N->getValueType(0);
 957     SDValue Op0 = N->getOperand(0);
 958     SDValue Op1 = N->getOperand(1);
 959     RegisterSDNode *RN;
 960
 961     if ((Op0.getOpcode() != SPUISD::Hi && Op1.getOpcode() != SPUISD::Lo)
 962         || (Op0.getOpcode() == ISD::Register
 963             && ((RN = dyn_cast<RegisterSDNode>(Op0.getNode())) != 0
 964                 && RN->getReg() != SPU::R1))) {
 965       NewOpc = SPU::Ar32;
 966       if (Op1.getOpcode() == ISD::Constant) {
 967         ConstantSDNode *CN = cast<ConstantSDNode>(Op1);
 968         Op1 = CurDAG->getTargetConstant(CN->getSExtValue(), VT);
 969         NewOpc = (isI32IntS10Immediate(CN) ? SPU::AIr32 : SPU::Ar32);
 970       }
 971       Ops[0] = Op0;
 972       Ops[1] = Op1;
 973       n_ops = 2;
 974     }
 975   }
 976
 977   if (n_ops > 0) {
 978     if (N->hasOneUse())
 979       return CurDAG->SelectNodeTo(N, NewOpc, OpVT, Ops, n_ops);
 980     else
 981       return CurDAG->getMachineNode(NewOpc, dl, OpVT, Ops, n_ops);
 982   } else
 983     return SelectCode(N);
 984 }
 985
 986 /*!
 987  * Emit the instruction sequence for i64 left shifts. The basic algorithm
 988  * is to fill the bottom two word slots with zeros so that zeros are shifted
 989  * in as the entire quadword is shifted left.
 990  *
 991  * \note This code could also be used to implement v2i64 shl.
 992  *
 993  * @param Op The shl operand
 994  * @param OpVT Op's machine value value type (doesn't need to be passed, but
 995  * makes life easier.)
 996  * @return The SDNode with the entire instruction sequence
 997  */
 998 SDNode *
 999 SPUDAGToDAGISel::SelectSHLi64(SDNode *N, EVT OpVT) {
1000   SDValue Op0 = N->getOperand(0);
1001   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1002                                OpVT, (128 / OpVT.getSizeInBits()));
1003   SDValue ShiftAmt = N->getOperand(1);
1004   EVT ShiftAmtVT = ShiftAmt.getValueType();
1005   SDNode *VecOp0, *SelMask, *ZeroFill, *Shift = 0;
1006   SDValue SelMaskVal;
1007   DebugLoc dl = N->getDebugLoc();
1008
1009   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
1010   SelMaskVal = CurDAG->getTargetConstant(0xff00ULL, MVT::i16);
1011   SelMask = CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT, SelMaskVal);
1012   ZeroFill = CurDAG->getMachineNode(SPU::ILv2i64, dl, VecVT,
1013                                     CurDAG->getTargetConstant(0, OpVT));
1014   VecOp0 = CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1015                                   SDValue(ZeroFill, 0),
1016                                   SDValue(VecOp0, 0),
1017                                   SDValue(SelMask, 0));
1018
1019   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1020     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1021     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1022
1023     if (bytes > 0) {
1024       Shift =
1025         CurDAG->getMachineNode(SPU::SHLQBYIv2i64, dl, VecVT,
1026                                SDValue(VecOp0, 0),
1027                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1028     }
1029
1030     if (bits > 0) {
1031       Shift =
1032         CurDAG->getMachineNode(SPU::SHLQBIIv2i64, dl, VecVT,
1033                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1034                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1035     }
1036   } else {
1037     SDNode *Bytes =
1038       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1039                              ShiftAmt,
1040                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1041     SDNode *Bits =
1042       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1043                              ShiftAmt,
1044                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1045     Shift =
1046       CurDAG->getMachineNode(SPU::SHLQBYv2i64, dl, VecVT,
1047                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1048     Shift =
1049       CurDAG->getMachineNode(SPU::SHLQBIv2i64, dl, VecVT,
1050                              SDValue(Shift, 0), SDValue(Bits, 0));
1051   }
1052
1053   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1054 }
1055
1056 /*!
1057  * Emit the instruction sequence for i64 logical right shifts.
1058  *
1059  * @param Op The shl operand
1060  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1061  * makes life easier.)
1062  * @return The SDNode with the entire instruction sequence
1063  */
1064 SDNode *
1065 SPUDAGToDAGISel::SelectSRLi64(SDNode *N, EVT OpVT) {
1066   SDValue Op0 = N->getOperand(0);
1067   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1068                                OpVT, (128 / OpVT.getSizeInBits()));
1069   SDValue ShiftAmt = N->getOperand(1);
1070   EVT ShiftAmtVT = ShiftAmt.getValueType();
1071   SDNode *VecOp0, *Shift = 0;
1072   DebugLoc dl = N->getDebugLoc();
1073
1074   VecOp0 = CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, Op0);
1075
1076   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1077     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1078     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1079
1080     if (bytes > 0) {
1081       Shift =
1082         CurDAG->getMachineNode(SPU::ROTQMBYIv2i64, dl, VecVT,
1083                                SDValue(VecOp0, 0),
1084                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1085     }
1086
1087     if (bits > 0) {
1088       Shift =
1089         CurDAG->getMachineNode(SPU::ROTQMBIIv2i64, dl, VecVT,
1090                                SDValue((Shift != 0 ? Shift : VecOp0), 0),
1091                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1092     }
1093   } else {
1094     SDNode *Bytes =
1095       CurDAG->getMachineNode(SPU::ROTMIr32, dl, ShiftAmtVT,
1096                              ShiftAmt,
1097                              CurDAG->getTargetConstant(3, ShiftAmtVT));
1098     SDNode *Bits =
1099       CurDAG->getMachineNode(SPU::ANDIr32, dl, ShiftAmtVT,
1100                              ShiftAmt,
1101                              CurDAG->getTargetConstant(7, ShiftAmtVT));
1102
1103     // Ensure that the shift amounts are negated!
1104     Bytes = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1105                                    SDValue(Bytes, 0),
1106                                    CurDAG->getTargetConstant(0, ShiftAmtVT));
1107
1108     Bits = CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1109                                   SDValue(Bits, 0),
1110                                   CurDAG->getTargetConstant(0, ShiftAmtVT));
1111
1112     Shift =
1113       CurDAG->getMachineNode(SPU::ROTQMBYv2i64, dl, VecVT,
1114                              SDValue(VecOp0, 0), SDValue(Bytes, 0));
1115     Shift =
1116       CurDAG->getMachineNode(SPU::ROTQMBIv2i64, dl, VecVT,
1117                              SDValue(Shift, 0), SDValue(Bits, 0));
1118   }
1119
1120   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1121 }
1122
1123 /*!
1124  * Emit the instruction sequence for i64 arithmetic right shifts.
1125  *
1126  * @param Op The shl operand
1127  * @param OpVT Op's machine value value type (doesn't need to be passed, but
1128  * makes life easier.)
1129  * @return The SDNode with the entire instruction sequence
1130  */
1131 SDNode *
1132 SPUDAGToDAGISel::SelectSRAi64(SDNode *N, EVT OpVT) {
1133   // Promote Op0 to vector
1134   EVT VecVT = EVT::getVectorVT(*CurDAG->getContext(),
1135                                OpVT, (128 / OpVT.getSizeInBits()));
1136   SDValue ShiftAmt = N->getOperand(1);
1137   EVT ShiftAmtVT = ShiftAmt.getValueType();
1138   DebugLoc dl = N->getDebugLoc();
1139
1140   SDNode *VecOp0 =
1141     CurDAG->getMachineNode(SPU::ORv2i64_i64, dl, VecVT, N->getOperand(0));
1142
1143   SDValue SignRotAmt = CurDAG->getTargetConstant(31, ShiftAmtVT);
1144   SDNode *SignRot =
1145     CurDAG->getMachineNode(SPU::ROTMAIv2i64_i32, dl, MVT::v2i64,
1146                            SDValue(VecOp0, 0), SignRotAmt);
1147   SDNode *UpperHalfSign =
1148     CurDAG->getMachineNode(SPU::ORi32_v4i32, dl, MVT::i32, SDValue(SignRot, 0));
1149
1150   SDNode *UpperHalfSignMask =
1151     CurDAG->getMachineNode(SPU::FSM64r32, dl, VecVT, SDValue(UpperHalfSign, 0));
1152   SDNode *UpperLowerMask =
1153     CurDAG->getMachineNode(SPU::FSMBIv2i64, dl, VecVT,
1154                            CurDAG->getTargetConstant(0xff00ULL, MVT::i16));
1155   SDNode *UpperLowerSelect =
1156     CurDAG->getMachineNode(SPU::SELBv2i64, dl, VecVT,
1157                            SDValue(UpperHalfSignMask, 0),
1158                            SDValue(VecOp0, 0),
1159                            SDValue(UpperLowerMask, 0));
1160
1161   SDNode *Shift = 0;
1162
1163   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(ShiftAmt)) {
1164     unsigned bytes = unsigned(CN->getZExtValue()) >> 3;
1165     unsigned bits = unsigned(CN->getZExtValue()) & 7;
1166
1167     if (bytes > 0) {
1168       bytes = 31 - bytes;
1169       Shift =
1170         CurDAG->getMachineNode(SPU::ROTQBYIv2i64, dl, VecVT,
1171                                SDValue(UpperLowerSelect, 0),
1172                                CurDAG->getTargetConstant(bytes, ShiftAmtVT));
1173     }
1174
1175     if (bits > 0) {
1176       bits = 8 - bits;
1177       Shift =
1178         CurDAG->getMachineNode(SPU::ROTQBIIv2i64, dl, VecVT,
1179                                SDValue((Shift != 0 ? Shift : UpperLowerSelect), 0),
1180                                CurDAG->getTargetConstant(bits, ShiftAmtVT));
1181     }
1182   } else {
1183     SDNode *NegShift =
1184       CurDAG->getMachineNode(SPU::SFIr32, dl, ShiftAmtVT,
1185                              ShiftAmt, CurDAG->getTargetConstant(0, ShiftAmtVT));
1186
1187     Shift =
1188       CurDAG->getMachineNode(SPU::ROTQBYBIv2i64_r32, dl, VecVT,
1189                              SDValue(UpperLowerSelect, 0), SDValue(NegShift, 0));
1190     Shift =
1191       CurDAG->getMachineNode(SPU::ROTQBIv2i64, dl, VecVT,
1192                              SDValue(Shift, 0), SDValue(NegShift, 0));
1193   }
1194
1195   return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(Shift, 0));
1196 }
1197
1198 /*!
1199  Do the necessary magic necessary to load a i64 constant
1200  */
1201 SDNode *SPUDAGToDAGISel::SelectI64Constant(SDNode *N, EVT OpVT,
1202                                            DebugLoc dl) {
1203   ConstantSDNode *CN = cast<ConstantSDNode>(N);
1204   return SelectI64Constant(CN->getZExtValue(), OpVT, dl);
1205 }
1206
1207 SDNode *SPUDAGToDAGISel::SelectI64Constant(uint64_t Value64, EVT OpVT,
1208                                            DebugLoc dl) {
1209   EVT OpVecVT = EVT::getVectorVT(*CurDAG->getContext(), OpVT, 2);
1210   SDValue i64vec =
1211           SPU::LowerV2I64Splat(OpVecVT, *CurDAG, Value64, dl);
1212
1213   // Here's where it gets interesting, because we have to parse out the
1214   // subtree handed back in i64vec:
1215
1216   if (i64vec.getOpcode() == ISD::BIT_CONVERT) {
1217     // The degenerate case where the upper and lower bits in the splat are
1218     // identical:
1219     SDValue Op0 = i64vec.getOperand(0);
1220
1221     ReplaceUses(i64vec, Op0);
1222     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1223                                   SDValue(emitBuildVector(Op0.getNode()), 0));
1224   } else if (i64vec.getOpcode() == SPUISD::SHUFB) {
1225     SDValue lhs = i64vec.getOperand(0);
1226     SDValue rhs = i64vec.getOperand(1);
1227     SDValue shufmask = i64vec.getOperand(2);
1228
1229     if (lhs.getOpcode() == ISD::BIT_CONVERT) {
1230       ReplaceUses(lhs, lhs.getOperand(0));
1231       lhs = lhs.getOperand(0);
1232     }
1233
1234     SDNode *lhsNode = (lhs.getNode()->isMachineOpcode()
1235                        ? lhs.getNode()
1236                        : emitBuildVector(lhs.getNode()));
1237
1238     if (rhs.getOpcode() == ISD::BIT_CONVERT) {
1239       ReplaceUses(rhs, rhs.getOperand(0));
1240       rhs = rhs.getOperand(0);
1241     }
1242
1243     SDNode *rhsNode = (rhs.getNode()->isMachineOpcode()
1244                        ? rhs.getNode()
1245                        : emitBuildVector(rhs.getNode()));
1246
1247     if (shufmask.getOpcode() == ISD::BIT_CONVERT) {
1248       ReplaceUses(shufmask, shufmask.getOperand(0));
1249       shufmask = shufmask.getOperand(0);
1250     }
1251
1252     SDNode *shufMaskNode = (shufmask.getNode()->isMachineOpcode()
1253                             ? shufmask.getNode()
1254                             : emitBuildVector(shufmask.getNode()));
1255
1256    SDValue shufNode =
1257             CurDAG->getNode(SPUISD::SHUFB, dl, OpVecVT,
1258                                    SDValue(lhsNode, 0), SDValue(rhsNode, 0),
1259                                    SDValue(shufMaskNode, 0));
1260     HandleSDNode Dummy(shufNode);
1261     SDNode *SN = SelectCode(Dummy.getValue().getNode());
1262     if (SN == 0) SN = Dummy.getValue().getNode();
1263
1264     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT, SDValue(SN, 0));
1265   } else if (i64vec.getOpcode() == ISD::BUILD_VECTOR) {
1266     return CurDAG->getMachineNode(SPU::ORi64_v2i64, dl, OpVT,
1267                                   SDValue(emitBuildVector(i64vec.getNode()), 0));
1268   } else {
1269     llvm_report_error("SPUDAGToDAGISel::SelectI64Constant: Unhandled i64vec"
1270                       "condition");
1271   }
1272 }
1273
1274 /// createSPUISelDag - This pass converts a legalized DAG into a
1275 /// SPU-specific DAG, ready for instruction scheduling.
1276 ///
1277 FunctionPass *llvm::createSPUISelDag(SPUTargetMachine &TM) {
1278   return new SPUDAGToDAGISel(TM);
1279 }