lib/Target/CellSPU/SPUInstrInfo.cpp

   1 //===- SPUInstrInfo.cpp - Cell SPU Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Cell SPU implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "SPURegisterNames.h"
  15 #include "SPUInstrInfo.h"
  16 #include "SPUInstrBuilder.h"
  17 #include "SPUTargetMachine.h"
  18 #include "SPUGenInstrInfo.inc"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include <iostream>
  21
  22 using namespace llvm;
  23
  24 SPUInstrInfo::SPUInstrInfo(SPUTargetMachine &tm)
  25   : TargetInstrInfoImpl(SPUInsts, sizeof(SPUInsts)/sizeof(SPUInsts[0])),
  26     TM(tm),
  27     RI(*TM.getSubtargetImpl(), *this)
  28 {
  29   /* NOP */
  30 }
  31
  32 /// getPointerRegClass - Return the register class to use to hold pointers.
  33 /// This is used for addressing modes.
  34 const TargetRegisterClass *
  35 SPUInstrInfo::getPointerRegClass() const
  36 {
  37   return &SPU::R32CRegClass;
  38 }
  39
  40 bool
  41 SPUInstrInfo::isMoveInstr(const MachineInstr& MI,
  42                           unsigned& sourceReg,
  43                           unsigned& destReg) const {
  44   // Primarily, ORI and OR are generated by copyRegToReg. But, there are other
  45   // cases where we can safely say that what's being done is really a move
  46   // (see how PowerPC does this -- it's the model for this code too.)
  47   switch (MI.getOpcode()) {
  48   default:
  49     break;
  50   case SPU::ORIv4i32:
  51   case SPU::ORIr32:
  52   case SPU::ORIr64:
  53   case SPU::ORHIv8i16:
  54   case SPU::ORHIr16:
  55   case SPU::ORHI1To2:
  56   case SPU::ORBIv16i8:
  57   case SPU::ORBIr8:
  58   case SPU::ORI2To4:
  59   case SPU::ORI1To4:
  60   case SPU::AHIvec:
  61   case SPU::AHIr16:
  62   case SPU::AIvec:
  63     assert(MI.getNumOperands() == 3 &&
  64            MI.getOperand(0).isRegister() &&
  65            MI.getOperand(1).isRegister() &&
  66            MI.getOperand(2).isImmediate() &&
  67            "invalid SPU ORI/ORHI/ORBI/AHI/AI/SFI/SFHI instruction!");
  68     if (MI.getOperand(2).getImm() == 0) {
  69       sourceReg = MI.getOperand(1).getReg();
  70       destReg = MI.getOperand(0).getReg();
  71       return true;
  72     }
  73     break;
  74   case SPU::AIr32:
  75     assert(MI.getNumOperands() == 3 &&
  76            "wrong number of operands to AIr32");
  77     if (MI.getOperand(0).isRegister() &&
  78         (MI.getOperand(1).isRegister() ||
  79          MI.getOperand(1).isFrameIndex()) &&
  80         (MI.getOperand(2).isImmediate() &&
  81          MI.getOperand(2).getImm() == 0)) {
  82       sourceReg = MI.getOperand(1).getReg();
  83       destReg = MI.getOperand(0).getReg();
  84       return true;
  85     }
  86     break;
  87   case SPU::ORv16i8_i8:
  88   case SPU::ORv8i16_i16:
  89   case SPU::ORv4i32_i32:
  90   case SPU::ORv2i64_i64:
  91   case SPU::ORv4f32_f32:
  92   case SPU::ORv2f64_f64:
  93   case SPU::ORi8_v16i8:
  94   case SPU::ORi16_v8i16:
  95   case SPU::ORi32_v4i32:
  96   case SPU::ORi64_v2i64:
  97   case SPU::ORf32_v4f32:
  98   case SPU::ORf64_v2f64:
  99   case SPU::ORv16i8:
 100   case SPU::ORv8i16:
 101   case SPU::ORv4i32:
 102   case SPU::ORr32:
 103   case SPU::ORr64:
 104   case SPU::ORf32:
 105   case SPU::ORf64:
 106   case SPU::ORgprc:
 107     assert(MI.getNumOperands() == 3 &&
 108            MI.getOperand(0).isRegister() &&
 109            MI.getOperand(1).isRegister() &&
 110            MI.getOperand(2).isRegister() &&
 111            "invalid SPU OR(vec|r32|r64|gprc) instruction!");
 112     if (MI.getOperand(1).getReg() == MI.getOperand(2).getReg()) {
 113       sourceReg = MI.getOperand(1).getReg();
 114       destReg = MI.getOperand(0).getReg();
 115       return true;
 116     }
 117     break;
 118   }
 119
 120   return false;
 121 }
 122
 123 unsigned
 124 SPUInstrInfo::isLoadFromStackSlot(MachineInstr *MI, int &FrameIndex) const {
 125   switch (MI->getOpcode()) {
 126   default: break;
 127   case SPU::LQDv16i8:
 128   case SPU::LQDv8i16:
 129   case SPU::LQDv4i32:
 130   case SPU::LQDv4f32:
 131   case SPU::LQDv2f64:
 132   case SPU::LQDr128:
 133   case SPU::LQDr64:
 134   case SPU::LQDr32:
 135   case SPU::LQDr16:
 136   case SPU::LQXv4i32:
 137   case SPU::LQXr128:
 138   case SPU::LQXr64:
 139   case SPU::LQXr32:
 140   case SPU::LQXr16:
 141     if (MI->getOperand(1).isImmediate() && !MI->getOperand(1).getImm() &&
 142         MI->getOperand(2).isFrameIndex()) {
 143       FrameIndex = MI->getOperand(2).getIndex();
 144       return MI->getOperand(0).getReg();
 145     }
 146     break;
 147   }
 148   return 0;
 149 }
 150
 151 unsigned
 152 SPUInstrInfo::isStoreToStackSlot(MachineInstr *MI, int &FrameIndex) const {
 153   switch (MI->getOpcode()) {
 154   default: break;
 155   case SPU::STQDv16i8:
 156   case SPU::STQDv8i16:
 157   case SPU::STQDv4i32:
 158   case SPU::STQDv4f32:
 159   case SPU::STQDv2f64:
 160   case SPU::STQDr128:
 161   case SPU::STQDr64:
 162   case SPU::STQDr32:
 163   case SPU::STQDr16:
 164     // case SPU::STQDr8:
 165   case SPU::STQXv16i8:
 166   case SPU::STQXv8i16:
 167   case SPU::STQXv4i32:
 168   case SPU::STQXv4f32:
 169   case SPU::STQXv2f64:
 170   case SPU::STQXr128:
 171   case SPU::STQXr64:
 172   case SPU::STQXr32:
 173   case SPU::STQXr16:
 174     // case SPU::STQXr8:
 175     if (MI->getOperand(1).isImmediate() && !MI->getOperand(1).getImm() &&
 176         MI->getOperand(2).isFrameIndex()) {
 177       FrameIndex = MI->getOperand(2).getIndex();
 178       return MI->getOperand(0).getReg();
 179     }
 180     break;
 181   }
 182   return 0;
 183 }
 184
 185 void SPUInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 186                                    MachineBasicBlock::iterator MI,
 187                                    unsigned DestReg, unsigned SrcReg,
 188                                    const TargetRegisterClass *DestRC,
 189                                    const TargetRegisterClass *SrcRC) const
 190 {
 191   if (DestRC != SrcRC) {
 192     cerr << "SPUInstrInfo::copyRegToReg(): DestRC != SrcRC not supported!\n";
 193     abort();
 194   }
 195
 196   if (DestRC == SPU::R8CRegisterClass) {
 197     BuildMI(MBB, MI, get(SPU::ORBIr8), DestReg).addReg(SrcReg).addImm(0);
 198   } else if (DestRC == SPU::R16CRegisterClass) {
 199     BuildMI(MBB, MI, get(SPU::ORHIr16), DestReg).addReg(SrcReg).addImm(0);
 200   } else if (DestRC == SPU::R32CRegisterClass) {
 201     BuildMI(MBB, MI, get(SPU::ORIr32), DestReg).addReg(SrcReg).addImm(0);
 202   } else if (DestRC == SPU::R32FPRegisterClass) {
 203     BuildMI(MBB, MI, get(SPU::ORf32), DestReg).addReg(SrcReg)
 204       .addReg(SrcReg);
 205   } else if (DestRC == SPU::R64CRegisterClass) {
 206     BuildMI(MBB, MI, get(SPU::ORIr64), DestReg).addReg(SrcReg).addImm(0);
 207   } else if (DestRC == SPU::R64FPRegisterClass) {
 208     BuildMI(MBB, MI, get(SPU::ORf64), DestReg).addReg(SrcReg)
 209       .addReg(SrcReg);
 210   } else if (DestRC == SPU::GPRCRegisterClass) {
 211     BuildMI(MBB, MI, get(SPU::ORgprc), DestReg).addReg(SrcReg)
 212       .addReg(SrcReg);
 213   } else if (DestRC == SPU::VECREGRegisterClass) {
 214     BuildMI(MBB, MI, get(SPU::ORv4i32), DestReg).addReg(SrcReg)
 215       .addReg(SrcReg);
 216   } else {
 217     std::cerr << "Attempt to copy unknown/unsupported register class!\n";
 218     abort();
 219   }
 220 }
 221
 222 void
 223 SPUInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 224                                      MachineBasicBlock::iterator MI,
 225                                      unsigned SrcReg, bool isKill, int FrameIdx,
 226                                      const TargetRegisterClass *RC) const
 227 {
 228   unsigned opc;
 229   if (RC == SPU::GPRCRegisterClass) {
 230     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 231       ? SPU::STQDr128
 232       : SPU::STQXr128;
 233   } else if (RC == SPU::R64CRegisterClass) {
 234     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 235       ? SPU::STQDr64
 236       : SPU::STQXr64;
 237   } else if (RC == SPU::R64FPRegisterClass) {
 238     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 239       ? SPU::STQDr64
 240       : SPU::STQXr64;
 241   } else if (RC == SPU::R32CRegisterClass) {
 242     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 243       ? SPU::STQDr32
 244       : SPU::STQXr32;
 245   } else if (RC == SPU::R32FPRegisterClass) {
 246     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 247       ? SPU::STQDr32
 248       : SPU::STQXr32;
 249   } else if (RC == SPU::R16CRegisterClass) {
 250     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset()) ?
 251       SPU::STQDr16
 252       : SPU::STQXr16;
 253   } else {
 254     assert(0 && "Unknown regclass!");
 255     abort();
 256   }
 257
 258   addFrameReference(BuildMI(MBB, MI, get(opc))
 259                     .addReg(SrcReg, false, false, isKill), FrameIdx);
 260 }
 261
 262 void SPUInstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 263                                      bool isKill,
 264                                      SmallVectorImpl<MachineOperand> &Addr,
 265                                      const TargetRegisterClass *RC,
 266                                      SmallVectorImpl<MachineInstr*> &NewMIs) const {
 267   cerr << "storeRegToAddr() invoked!\n";
 268   abort();
 269
 270   if (Addr[0].isFrameIndex()) {
 271     /* do what storeRegToStackSlot does here */
 272   } else {
 273     unsigned Opc = 0;
 274     if (RC == SPU::GPRCRegisterClass) {
 275       /* Opc = PPC::STW; */
 276     } else if (RC == SPU::R16CRegisterClass) {
 277       /* Opc = PPC::STD; */
 278     } else if (RC == SPU::R32CRegisterClass) {
 279       /* Opc = PPC::STFD; */
 280     } else if (RC == SPU::R32FPRegisterClass) {
 281       /* Opc = PPC::STFD; */
 282     } else if (RC == SPU::R64FPRegisterClass) {
 283       /* Opc = PPC::STFS; */
 284     } else if (RC == SPU::VECREGRegisterClass) {
 285       /* Opc = PPC::STVX; */
 286     } else {
 287       assert(0 && "Unknown regclass!");
 288       abort();
 289     }
 290     MachineInstrBuilder MIB = BuildMI(get(Opc))
 291       .addReg(SrcReg, false, false, isKill);
 292     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 293       MachineOperand &MO = Addr[i];
 294       if (MO.isRegister())
 295         MIB.addReg(MO.getReg());
 296       else if (MO.isImmediate())
 297         MIB.addImm(MO.getImm());
 298       else
 299         MIB.addFrameIndex(MO.getIndex());
 300     }
 301     NewMIs.push_back(MIB);
 302   }
 303 }
 304
 305 void
 306 SPUInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 307                                         MachineBasicBlock::iterator MI,
 308                                         unsigned DestReg, int FrameIdx,
 309                                         const TargetRegisterClass *RC) const
 310 {
 311   unsigned opc;
 312   if (RC == SPU::GPRCRegisterClass) {
 313     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 314       ? SPU::LQDr128
 315       : SPU::LQXr128;
 316   } else if (RC == SPU::R64CRegisterClass) {
 317     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 318       ? SPU::LQDr64
 319       : SPU::LQXr64;
 320   } else if (RC == SPU::R64FPRegisterClass) {
 321     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 322       ? SPU::LQDr64
 323       : SPU::LQXr64;
 324   } else if (RC == SPU::R32CRegisterClass) {
 325     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 326       ? SPU::LQDr32
 327       : SPU::LQXr32;
 328   } else if (RC == SPU::R32FPRegisterClass) {
 329     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 330       ? SPU::LQDr32
 331       : SPU::LQXr32;
 332   } else if (RC == SPU::R16CRegisterClass) {
 333     opc = (FrameIdx < SPUFrameInfo::maxFrameOffset())
 334       ? SPU::LQDr16
 335       : SPU::LQXr16;
 336   } else {
 337     assert(0 && "Unknown regclass in loadRegFromStackSlot!");
 338     abort();
 339   }
 340
 341   addFrameReference(BuildMI(MBB, MI, get(opc)).addReg(DestReg), FrameIdx);
 342 }
 343
 344 /*!
 345   \note We are really pessimistic here about what kind of a load we're doing.
 346  */
 347 void SPUInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 348                                       SmallVectorImpl<MachineOperand> &Addr,
 349                                       const TargetRegisterClass *RC,
 350                                       SmallVectorImpl<MachineInstr*> &NewMIs)
 351     const {
 352   cerr << "loadRegToAddr() invoked!\n";
 353   abort();
 354
 355   if (Addr[0].isFrameIndex()) {
 356     /* do what loadRegFromStackSlot does here... */
 357   } else {
 358     unsigned Opc = 0;
 359     if (RC == SPU::R8CRegisterClass) {
 360       /* do brilliance here */
 361     } else if (RC == SPU::R16CRegisterClass) {
 362       /* Opc = PPC::LWZ; */
 363     } else if (RC == SPU::R32CRegisterClass) {
 364       /* Opc = PPC::LD; */
 365     } else if (RC == SPU::R32FPRegisterClass) {
 366       /* Opc = PPC::LFD; */
 367     } else if (RC == SPU::R64FPRegisterClass) {
 368       /* Opc = PPC::LFS; */
 369     } else if (RC == SPU::VECREGRegisterClass) {
 370       /* Opc = PPC::LVX; */
 371     } else if (RC == SPU::GPRCRegisterClass) {
 372       /* Opc = something else! */
 373     } else {
 374       assert(0 && "Unknown regclass!");
 375       abort();
 376     }
 377     MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
 378     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 379       MachineOperand &MO = Addr[i];
 380       if (MO.isRegister())
 381         MIB.addReg(MO.getReg());
 382       else if (MO.isImmediate())
 383         MIB.addImm(MO.getImm());
 384       else
 385         MIB.addFrameIndex(MO.getIndex());
 386     }
 387     NewMIs.push_back(MIB);
 388   }
 389 }
 390
 391 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 392 /// copy instructions, turning them into load/store instructions.
 393 MachineInstr *
 394 SPUInstrInfo::foldMemoryOperand(MachineInstr *MI,
 395                                    SmallVectorImpl<unsigned> &Ops,
 396                                    int FrameIndex) const
 397 {
 398 #if SOMEDAY_SCOTT_LOOKS_AT_ME_AGAIN
 399   if (Ops.size() != 1) return NULL;
 400
 401   unsigned OpNum = Ops[0];
 402   unsigned Opc = MI->getOpcode();
 403   MachineInstr *NewMI = 0;
 404
 405   if ((Opc == SPU::ORr32
 406        || Opc == SPU::ORv4i32)
 407        && MI->getOperand(1).getReg() == MI->getOperand(2).getReg()) {
 408     if (OpNum == 0) {  // move -> store
 409       unsigned InReg = MI->getOperand(1).getReg();
 410       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 411         NewMI = addFrameReference(BuildMI(TII.get(SPU::STQDr32)).addReg(InReg),
 412                                   FrameIndex);
 413       }
 414     } else {           // move -> load
 415       unsigned OutReg = MI->getOperand(0).getReg();
 416       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset()) ? SPU::STQDr32 : SPU::STQXr32;
 417       NewMI = addFrameReference(BuildMI(TII.get(Opc), OutReg), FrameIndex);
 418     }
 419   }
 420
 421   if (NewMI)
 422     NewMI->copyKillDeadInfo(MI);
 423
 424   return NewMI;
 425 #else
 426   return 0;
 427 #endif
 428 }
 429