lib/Target/CellSPU/SPUInstrInfo.cpp

   1 //===- SPUInstrInfo.cpp - Cell SPU Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Cell SPU implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "SPURegisterNames.h"
  15 #include "SPUInstrInfo.h"
  16 #include "SPUInstrBuilder.h"
  17 #include "SPUTargetMachine.h"
  18 #include "SPUGenInstrInfo.inc"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/Support/Streams.h"
  21 #include "llvm/Support/Debug.h"
  22
  23 using namespace llvm;
  24
  25 namespace {
  26   //! Predicate for an unconditional branch instruction
  27   inline bool isUncondBranch(const MachineInstr *I) {
  28     unsigned opc = I->getOpcode();
  29
  30     return (opc == SPU::BR
  31             || opc == SPU::BRA
  32             || opc == SPU::BI);
  33   }
  34
  35   //! Predicate for a conditional branch instruction
  36   inline bool isCondBranch(const MachineInstr *I) {
  37     unsigned opc = I->getOpcode();
  38
  39     return (opc == SPU::BRNZr32
  40             || opc == SPU::BRNZv4i32
  41             || opc == SPU::BRZr32
  42             || opc == SPU::BRZv4i32
  43             || opc == SPU::BRHNZr16
  44             || opc == SPU::BRHNZv8i16
  45             || opc == SPU::BRHZr16
  46             || opc == SPU::BRHZv8i16);
  47   }
  48 }
  49
  50 SPUInstrInfo::SPUInstrInfo(SPUTargetMachine &tm)
  51   : TargetInstrInfoImpl(SPUInsts, sizeof(SPUInsts)/sizeof(SPUInsts[0])),
  52     TM(tm),
  53     RI(*TM.getSubtargetImpl(), *this)
  54 { /* NOP */ }
  55
  56 /// getPointerRegClass - Return the register class to use to hold pointers.
  57 /// This is used for addressing modes.
  58 const TargetRegisterClass *
  59 SPUInstrInfo::getPointerRegClass() const
  60 {
  61   return &SPU::R32CRegClass;
  62 }
  63
  64 bool
  65 SPUInstrInfo::isMoveInstr(const MachineInstr& MI,
  66                           unsigned& sourceReg,
  67                           unsigned& destReg) const {
  68   // Primarily, ORI and OR are generated by copyRegToReg. But, there are other
  69   // cases where we can safely say that what's being done is really a move
  70   // (see how PowerPC does this -- it's the model for this code too.)
  71   switch (MI.getOpcode()) {
  72   default:
  73     break;
  74   case SPU::ORIv4i32:
  75   case SPU::ORIr32:
  76   case SPU::ORHIv8i16:
  77   case SPU::ORHIr16:
  78   case SPU::ORHIi8i16:
  79   case SPU::ORBIv16i8:
  80   case SPU::ORBIr8:
  81   case SPU::ORIi16i32:
  82   case SPU::ORIi8i32:
  83   case SPU::AHIvec:
  84   case SPU::AHIr16:
  85   case SPU::AIv4i32:
  86     assert(MI.getNumOperands() == 3 &&
  87            MI.getOperand(0).isReg() &&
  88            MI.getOperand(1).isReg() &&
  89            MI.getOperand(2).isImm() &&
  90            "invalid SPU ORI/ORHI/ORBI/AHI/AI/SFI/SFHI instruction!");
  91     if (MI.getOperand(2).getImm() == 0) {
  92       sourceReg = MI.getOperand(1).getReg();
  93       destReg = MI.getOperand(0).getReg();
  94       return true;
  95     }
  96     break;
  97   case SPU::AIr32:
  98     assert(MI.getNumOperands() == 3 &&
  99            "wrong number of operands to AIr32");
 100     if (MI.getOperand(0).isReg() &&
 101         MI.getOperand(1).isReg() &&
 102         (MI.getOperand(2).isImm() &&
 103          MI.getOperand(2).getImm() == 0)) {
 104       sourceReg = MI.getOperand(1).getReg();
 105       destReg = MI.getOperand(0).getReg();
 106       return true;
 107     }
 108     break;
 109   case SPU::LRr8:
 110   case SPU::LRr16:
 111   case SPU::LRr32:
 112   case SPU::LRf32:
 113   case SPU::LRr64:
 114   case SPU::LRf64:
 115   case SPU::LRr128:
 116   case SPU::LRv16i8:
 117   case SPU::LRv8i16:
 118   case SPU::LRv4i32:
 119   case SPU::LRv4f32:
 120   case SPU::LRv2i64:
 121   case SPU::LRv2f64:
 122   case SPU::ORv16i8_i8:
 123   case SPU::ORv8i16_i16:
 124   case SPU::ORv4i32_i32:
 125   case SPU::ORv2i64_i64:
 126   case SPU::ORv4f32_f32:
 127   case SPU::ORv2f64_f64:
 128   case SPU::ORi8_v16i8:
 129   case SPU::ORi16_v8i16:
 130   case SPU::ORi32_v4i32:
 131   case SPU::ORi64_v2i64:
 132   case SPU::ORf32_v4f32:
 133   case SPU::ORf64_v2f64: {
 134     assert(MI.getNumOperands() == 2 &&
 135            MI.getOperand(0).isReg() &&
 136            MI.getOperand(1).isReg() &&
 137            "invalid SPU OR<type>_<vec> or LR instruction!");
 138     if (MI.getOperand(0).getReg() == MI.getOperand(1).getReg()) {
 139       sourceReg = MI.getOperand(0).getReg();
 140       destReg = MI.getOperand(0).getReg();
 141       return true;
 142     }
 143     break;
 144   }
 145   case SPU::ORv16i8:
 146   case SPU::ORv8i16:
 147   case SPU::ORv4i32:
 148   case SPU::ORv2i64:
 149   case SPU::ORr8:
 150   case SPU::ORr16:
 151   case SPU::ORr32:
 152   case SPU::ORr64:
 153   case SPU::ORf32:
 154   case SPU::ORf64:
 155     assert(MI.getNumOperands() == 3 &&
 156            MI.getOperand(0).isReg() &&
 157            MI.getOperand(1).isReg() &&
 158            MI.getOperand(2).isReg() &&
 159            "invalid SPU OR(vec|r32|r64|gprc) instruction!");
 160     if (MI.getOperand(1).getReg() == MI.getOperand(2).getReg()) {
 161       sourceReg = MI.getOperand(1).getReg();
 162       destReg = MI.getOperand(0).getReg();
 163       return true;
 164     }
 165     break;
 166   }
 167
 168   return false;
 169 }
 170
 171 unsigned
 172 SPUInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 173                                   int &FrameIndex) const {
 174   switch (MI->getOpcode()) {
 175   default: break;
 176   case SPU::LQDv16i8:
 177   case SPU::LQDv8i16:
 178   case SPU::LQDv4i32:
 179   case SPU::LQDv4f32:
 180   case SPU::LQDv2f64:
 181   case SPU::LQDr128:
 182   case SPU::LQDr64:
 183   case SPU::LQDr32:
 184   case SPU::LQDr16: {
 185     const MachineOperand MOp1 = MI->getOperand(1);
 186     const MachineOperand MOp2 = MI->getOperand(2);
 187     if (MOp1.isImm() && MOp2.isFI()) {
 188       FrameIndex = MOp2.getIndex();
 189       return MI->getOperand(0).getReg();
 190     }
 191     break;
 192   }
 193   }
 194   return 0;
 195 }
 196
 197 unsigned
 198 SPUInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 199                                  int &FrameIndex) const {
 200   switch (MI->getOpcode()) {
 201   default: break;
 202   case SPU::STQDv16i8:
 203   case SPU::STQDv8i16:
 204   case SPU::STQDv4i32:
 205   case SPU::STQDv4f32:
 206   case SPU::STQDv2f64:
 207   case SPU::STQDr128:
 208   case SPU::STQDr64:
 209   case SPU::STQDr32:
 210   case SPU::STQDr16:
 211   case SPU::STQDr8: {
 212     const MachineOperand MOp1 = MI->getOperand(1);
 213     const MachineOperand MOp2 = MI->getOperand(2);
 214     if (MOp1.isImm() && MOp2.isFI()) {
 215       FrameIndex = MOp2.getIndex();
 216       return MI->getOperand(0).getReg();
 217     }
 218     break;
 219   }
 220   }
 221   return 0;
 222 }
 223
 224 bool SPUInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 225                                    MachineBasicBlock::iterator MI,
 226                                    unsigned DestReg, unsigned SrcReg,
 227                                    const TargetRegisterClass *DestRC,
 228                                    const TargetRegisterClass *SrcRC) const
 229 {
 230   // We support cross register class moves for our aliases, such as R3 in any
 231   // reg class to any other reg class containing R3.  This is required because
 232   // we instruction select bitconvert i64 -> f64 as a noop for example, so our
 233   // types have no specific meaning.
 234
 235   if (DestRC == SPU::R8CRegisterClass) {
 236     BuildMI(MBB, MI, get(SPU::LRr8), DestReg).addReg(SrcReg);
 237   } else if (DestRC == SPU::R16CRegisterClass) {
 238     BuildMI(MBB, MI, get(SPU::LRr16), DestReg).addReg(SrcReg);
 239   } else if (DestRC == SPU::R32CRegisterClass) {
 240     BuildMI(MBB, MI, get(SPU::LRr32), DestReg).addReg(SrcReg);
 241   } else if (DestRC == SPU::R32FPRegisterClass) {
 242     BuildMI(MBB, MI, get(SPU::LRf32), DestReg).addReg(SrcReg);
 243   } else if (DestRC == SPU::R64CRegisterClass) {
 244     BuildMI(MBB, MI, get(SPU::LRr64), DestReg).addReg(SrcReg);
 245   } else if (DestRC == SPU::R64FPRegisterClass) {
 246     BuildMI(MBB, MI, get(SPU::LRf64), DestReg).addReg(SrcReg);
 247   } else if (DestRC == SPU::GPRCRegisterClass) {
 248     BuildMI(MBB, MI, get(SPU::LRr128), DestReg).addReg(SrcReg);
 249   } else if (DestRC == SPU::VECREGRegisterClass) {
 250     BuildMI(MBB, MI, get(SPU::LRv16i8), DestReg).addReg(SrcReg);
 251   } else {
 252     // Attempt to copy unknown/unsupported register class!
 253     return false;
 254   }
 255
 256   return true;
 257 }
 258
 259 void
 260 SPUInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 261                                      MachineBasicBlock::iterator MI,
 262                                      unsigned SrcReg, bool isKill, int FrameIdx,
 263                                      const TargetRegisterClass *RC) const
 264 {
 265   unsigned opc;
 266   bool isValidFrameIdx = (FrameIdx < SPUFrameInfo::maxFrameOffset());
 267   if (RC == SPU::GPRCRegisterClass) {
 268     opc = (isValidFrameIdx ? SPU::STQDr128 : SPU::STQXr128);
 269   } else if (RC == SPU::R64CRegisterClass) {
 270     opc = (isValidFrameIdx ? SPU::STQDr64 : SPU::STQXr64);
 271   } else if (RC == SPU::R64FPRegisterClass) {
 272     opc = (isValidFrameIdx ? SPU::STQDr64 : SPU::STQXr64);
 273   } else if (RC == SPU::R32CRegisterClass) {
 274     opc = (isValidFrameIdx ? SPU::STQDr32 : SPU::STQXr32);
 275   } else if (RC == SPU::R32FPRegisterClass) {
 276     opc = (isValidFrameIdx ? SPU::STQDr32 : SPU::STQXr32);
 277   } else if (RC == SPU::R16CRegisterClass) {
 278     opc = (isValidFrameIdx ? SPU::STQDr16 : SPU::STQXr16);
 279   } else if (RC == SPU::R8CRegisterClass) {
 280     opc = (isValidFrameIdx ? SPU::STQDr8 : SPU::STQXr8);
 281   } else if (RC == SPU::VECREGRegisterClass) {
 282     opc = (isValidFrameIdx) ? SPU::STQDv16i8 : SPU::STQXv16i8;
 283   } else {
 284     assert(0 && "Unknown regclass!");
 285     abort();
 286   }
 287
 288   addFrameReference(BuildMI(MBB, MI, get(opc))
 289                     .addReg(SrcReg, false, false, isKill), FrameIdx);
 290 }
 291
 292 void SPUInstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 293                                      bool isKill,
 294                                      SmallVectorImpl<MachineOperand> &Addr,
 295                                      const TargetRegisterClass *RC,
 296                                      SmallVectorImpl<MachineInstr*> &NewMIs) const {
 297   cerr << "storeRegToAddr() invoked!\n";
 298   abort();
 299
 300   if (Addr[0].isFI()) {
 301     /* do what storeRegToStackSlot does here */
 302   } else {
 303     unsigned Opc = 0;
 304     if (RC == SPU::GPRCRegisterClass) {
 305       /* Opc = PPC::STW; */
 306     } else if (RC == SPU::R16CRegisterClass) {
 307       /* Opc = PPC::STD; */
 308     } else if (RC == SPU::R32CRegisterClass) {
 309       /* Opc = PPC::STFD; */
 310     } else if (RC == SPU::R32FPRegisterClass) {
 311       /* Opc = PPC::STFD; */
 312     } else if (RC == SPU::R64FPRegisterClass) {
 313       /* Opc = PPC::STFS; */
 314     } else if (RC == SPU::VECREGRegisterClass) {
 315       /* Opc = PPC::STVX; */
 316     } else {
 317       assert(0 && "Unknown regclass!");
 318       abort();
 319     }
 320     MachineInstrBuilder MIB = BuildMI(MF, get(Opc))
 321       .addReg(SrcReg, false, false, isKill);
 322     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 323       MachineOperand &MO = Addr[i];
 324       if (MO.isReg())
 325         MIB.addReg(MO.getReg());
 326       else if (MO.isImm())
 327         MIB.addImm(MO.getImm());
 328       else
 329         MIB.addFrameIndex(MO.getIndex());
 330     }
 331     NewMIs.push_back(MIB);
 332   }
 333 }
 334
 335 void
 336 SPUInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 337                                         MachineBasicBlock::iterator MI,
 338                                         unsigned DestReg, int FrameIdx,
 339                                         const TargetRegisterClass *RC) const
 340 {
 341   unsigned opc;
 342   bool isValidFrameIdx = (FrameIdx < SPUFrameInfo::maxFrameOffset());
 343   if (RC == SPU::GPRCRegisterClass) {
 344     opc = (isValidFrameIdx ? SPU::LQDr128 : SPU::LQXr128);
 345   } else if (RC == SPU::R64CRegisterClass) {
 346     opc = (isValidFrameIdx ? SPU::LQDr64 : SPU::LQXr64);
 347   } else if (RC == SPU::R64FPRegisterClass) {
 348     opc = (isValidFrameIdx ? SPU::LQDr64 : SPU::LQXr64);
 349   } else if (RC == SPU::R32CRegisterClass) {
 350     opc = (isValidFrameIdx ? SPU::LQDr32 : SPU::LQXr32);
 351   } else if (RC == SPU::R32FPRegisterClass) {
 352     opc = (isValidFrameIdx ? SPU::LQDr32 : SPU::LQXr32);
 353   } else if (RC == SPU::R16CRegisterClass) {
 354     opc = (isValidFrameIdx ? SPU::LQDr16 : SPU::LQXr16);
 355   } else if (RC == SPU::R8CRegisterClass) {
 356     opc = (isValidFrameIdx ? SPU::LQDr8 : SPU::LQXr8);
 357   } else if (RC == SPU::VECREGRegisterClass) {
 358     opc = (isValidFrameIdx) ? SPU::LQDv16i8 : SPU::LQXv16i8;
 359   } else {
 360     assert(0 && "Unknown regclass in loadRegFromStackSlot!");
 361     abort();
 362   }
 363
 364   addFrameReference(BuildMI(MBB, MI, get(opc)).addReg(DestReg), FrameIdx);
 365 }
 366
 367 /*!
 368   \note We are really pessimistic here about what kind of a load we're doing.
 369  */
 370 void SPUInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 371                                    SmallVectorImpl<MachineOperand> &Addr,
 372                                    const TargetRegisterClass *RC,
 373                                    SmallVectorImpl<MachineInstr*> &NewMIs)
 374     const {
 375   cerr << "loadRegToAddr() invoked!\n";
 376   abort();
 377
 378   if (Addr[0].isFI()) {
 379     /* do what loadRegFromStackSlot does here... */
 380   } else {
 381     unsigned Opc = 0;
 382     if (RC == SPU::R8CRegisterClass) {
 383       /* do brilliance here */
 384     } else if (RC == SPU::R16CRegisterClass) {
 385       /* Opc = PPC::LWZ; */
 386     } else if (RC == SPU::R32CRegisterClass) {
 387       /* Opc = PPC::LD; */
 388     } else if (RC == SPU::R32FPRegisterClass) {
 389       /* Opc = PPC::LFD; */
 390     } else if (RC == SPU::R64FPRegisterClass) {
 391       /* Opc = PPC::LFS; */
 392     } else if (RC == SPU::VECREGRegisterClass) {
 393       /* Opc = PPC::LVX; */
 394     } else if (RC == SPU::GPRCRegisterClass) {
 395       /* Opc = something else! */
 396     } else {
 397       assert(0 && "Unknown regclass!");
 398       abort();
 399     }
 400     MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
 401     for (unsigned i = 0, e = Addr.size(); i != e; ++i) {
 402       MachineOperand &MO = Addr[i];
 403       if (MO.isReg())
 404         MIB.addReg(MO.getReg());
 405       else if (MO.isImm())
 406         MIB.addImm(MO.getImm());
 407       else
 408         MIB.addFrameIndex(MO.getIndex());
 409     }
 410     NewMIs.push_back(MIB);
 411   }
 412 }
 413
 414 //! Return true if the specified load or store can be folded
 415 bool
 416 SPUInstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
 417                                    const SmallVectorImpl<unsigned> &Ops) const {
 418   if (Ops.size() != 1) return false;
 419
 420   // Make sure this is a reg-reg copy.
 421   unsigned Opc = MI->getOpcode();
 422
 423   switch (Opc) {
 424   case SPU::ORv16i8:
 425   case SPU::ORv8i16:
 426   case SPU::ORv4i32:
 427   case SPU::ORv2i64:
 428   case SPU::ORr8:
 429   case SPU::ORr16:
 430   case SPU::ORr32:
 431   case SPU::ORr64:
 432   case SPU::ORf32:
 433   case SPU::ORf64:
 434     if (MI->getOperand(1).getReg() == MI->getOperand(2).getReg())
 435       return true;
 436     break;
 437   }
 438
 439   return false;
 440 }
 441
 442 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 443 /// copy instructions, turning them into load/store instructions.
 444 MachineInstr *
 445 SPUInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 446                                     MachineInstr *MI,
 447                                     const SmallVectorImpl<unsigned> &Ops,
 448                                     int FrameIndex) const
 449 {
 450   if (Ops.size() != 1) return 0;
 451
 452   unsigned OpNum = Ops[0];
 453   unsigned Opc = MI->getOpcode();
 454   MachineInstr *NewMI = 0;
 455
 456   switch (Opc) {
 457   case SPU::ORv16i8:
 458   case SPU::ORv8i16:
 459   case SPU::ORv4i32:
 460   case SPU::ORv2i64:
 461   case SPU::ORr8:
 462   case SPU::ORr16:
 463   case SPU::ORr32:
 464   case SPU::ORr64:
 465   case SPU::ORf32:
 466   case SPU::ORf64:
 467     if (OpNum == 0) {  // move -> store
 468       unsigned InReg = MI->getOperand(1).getReg();
 469       bool isKill = MI->getOperand(1).isKill();
 470       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 471         MachineInstrBuilder MIB = BuildMI(MF, get(SPU::STQDr32));
 472
 473         MIB.addReg(InReg, false, false, isKill);
 474         NewMI = addFrameReference(MIB, FrameIndex);
 475       }
 476     } else {           // move -> load
 477       unsigned OutReg = MI->getOperand(0).getReg();
 478       bool isDead = MI->getOperand(0).isDead();
 479       MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
 480
 481       MIB.addReg(OutReg, true, false, false, isDead);
 482       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset())
 483         ? SPU::STQDr32 : SPU::STQXr32;
 484       NewMI = addFrameReference(MIB, FrameIndex);
 485     break;
 486   }
 487   }
 488
 489   return NewMI;
 490 }
 491
 492 //! Branch analysis
 493 /*!
 494   \note This code was kiped from PPC. There may be more branch analysis for
 495   CellSPU than what's currently done here.
 496  */
 497 bool
 498 SPUInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 499                             MachineBasicBlock *&FBB,
 500                             SmallVectorImpl<MachineOperand> &Cond) const {
 501   // If the block has no terminators, it just falls into the block after it.
 502   MachineBasicBlock::iterator I = MBB.end();
 503   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
 504     return false;
 505
 506   // Get the last instruction in the block.
 507   MachineInstr *LastInst = I;
 508
 509   // If there is only one terminator instruction, process it.
 510   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 511     if (isUncondBranch(LastInst)) {
 512       TBB = LastInst->getOperand(0).getMBB();
 513       return false;
 514     } else if (isCondBranch(LastInst)) {
 515       // Block ends with fall-through condbranch.
 516       TBB = LastInst->getOperand(1).getMBB();
 517       DEBUG(cerr << "Pushing LastInst:               ");
 518       DEBUG(LastInst->dump());
 519       Cond.push_back(MachineOperand::CreateImm(LastInst->getOpcode()));
 520       Cond.push_back(LastInst->getOperand(0));
 521       return false;
 522     }
 523     // Otherwise, don't know what this is.
 524     return true;
 525   }
 526
 527   // Get the instruction before it if it's a terminator.
 528   MachineInstr *SecondLastInst = I;
 529
 530   // If there are three terminators, we don't know what sort of block this is.
 531   if (SecondLastInst && I != MBB.begin() &&
 532       isUnpredicatedTerminator(--I))
 533     return true;
 534
 535   // If the block ends with a conditional and unconditional branch, handle it.
 536   if (isCondBranch(SecondLastInst) && isUncondBranch(LastInst)) {
 537     TBB =  SecondLastInst->getOperand(1).getMBB();
 538     DEBUG(cerr << "Pushing SecondLastInst:         ");
 539     DEBUG(SecondLastInst->dump());
 540     Cond.push_back(MachineOperand::CreateImm(SecondLastInst->getOpcode()));
 541     Cond.push_back(SecondLastInst->getOperand(0));
 542     FBB = LastInst->getOperand(0).getMBB();
 543     return false;
 544   }
 545
 546   // If the block ends with two unconditional branches, handle it.  The second
 547   // one is not executed, so remove it.
 548   if (isUncondBranch(SecondLastInst) && isUncondBranch(LastInst)) {
 549     TBB = SecondLastInst->getOperand(0).getMBB();
 550     I = LastInst;
 551     I->eraseFromParent();
 552     return false;
 553   }
 554
 555   // Otherwise, can't handle this.
 556   return true;
 557 }
 558
 559 unsigned
 560 SPUInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 561   MachineBasicBlock::iterator I = MBB.end();
 562   if (I == MBB.begin())
 563     return 0;
 564   --I;
 565   if (!isCondBranch(I) && !isUncondBranch(I))
 566     return 0;
 567
 568   // Remove the first branch.
 569   DEBUG(cerr << "Removing branch:                ");
 570   DEBUG(I->dump());
 571   I->eraseFromParent();
 572   I = MBB.end();
 573   if (I == MBB.begin())
 574     return 1;
 575
 576   --I;
 577   if (!(isCondBranch(I) || isUncondBranch(I)))
 578     return 1;
 579
 580   // Remove the second branch.
 581   DEBUG(cerr << "Removing second branch:         ");
 582   DEBUG(I->dump());
 583   I->eraseFromParent();
 584   return 2;
 585 }
 586
 587 unsigned
 588 SPUInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 589                            MachineBasicBlock *FBB,
 590                            const SmallVectorImpl<MachineOperand> &Cond) const {
 591   // Shouldn't be a fall through.
 592   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 593   assert((Cond.size() == 2 || Cond.size() == 0) &&
 594          "SPU branch conditions have two components!");
 595
 596   // One-way branch.
 597   if (FBB == 0) {
 598     if (Cond.empty()) {
 599       // Unconditional branch
 600       MachineInstrBuilder MIB = BuildMI(&MBB, get(SPU::BR));
 601       MIB.addMBB(TBB);
 602
 603       DEBUG(cerr << "Inserted one-way uncond branch: ");
 604       DEBUG((*MIB).dump());
 605     } else {
 606       // Conditional branch
 607       MachineInstrBuilder  MIB = BuildMI(&MBB, get(Cond[0].getImm()));
 608       MIB.addReg(Cond[1].getReg()).addMBB(TBB);
 609
 610       DEBUG(cerr << "Inserted one-way cond branch:   ");
 611       DEBUG((*MIB).dump());
 612     }
 613     return 1;
 614   } else {
 615     MachineInstrBuilder MIB = BuildMI(&MBB, get(Cond[0].getImm()));
 616     MachineInstrBuilder MIB2 = BuildMI(&MBB, get(SPU::BR));
 617
 618     // Two-way Conditional Branch.
 619     MIB.addReg(Cond[1].getReg()).addMBB(TBB);
 620     MIB2.addMBB(FBB);
 621
 622     DEBUG(cerr << "Inserted conditional branch:    ");
 623     DEBUG((*MIB).dump());
 624     DEBUG(cerr << "part 2: ");
 625     DEBUG((*MIB2).dump());
 626    return 2;
 627   }
 628 }
 629
 630 bool
 631 SPUInstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
 632   return (!MBB.empty() && isUncondBranch(&MBB.back()));
 633 }
 634 //! Reverses a branch's condition, returning false on success.
 635 bool
 636 SPUInstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond)
 637   const {
 638   // Pretty brainless way of inverting the condition, but it works, considering
 639   // there are only two conditions...
 640   static struct {
 641     unsigned Opc;               //! The incoming opcode
 642     unsigned RevCondOpc;        //! The reversed condition opcode
 643   } revconds[] = {
 644     { SPU::BRNZr32, SPU::BRZr32 },
 645     { SPU::BRNZv4i32, SPU::BRZv4i32 },
 646     { SPU::BRZr32, SPU::BRNZr32 },
 647     { SPU::BRZv4i32, SPU::BRNZv4i32 },
 648     { SPU::BRHNZr16, SPU::BRHZr16 },
 649     { SPU::BRHNZv8i16, SPU::BRHZv8i16 },
 650     { SPU::BRHZr16, SPU::BRHNZr16 },
 651     { SPU::BRHZv8i16, SPU::BRHNZv8i16 }
 652   };
 653
 654   unsigned Opc = unsigned(Cond[0].getImm());
 655   // Pretty dull mapping between the two conditions that SPU can generate:
 656   for (int i = sizeof(revconds)/sizeof(revconds[0]); i >= 0; --i) {
 657     if (revconds[i].Opc == Opc) {
 658       Cond[0].setImm(revconds[i].RevCondOpc);
 659       return false;
 660     }
 661   }
 662
 663   return true;
 664 }