lib/Target/CellSPU/SPUInstrInfo.cpp

   1 //===- SPUInstrInfo.cpp - Cell SPU Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Cell SPU implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "SPURegisterNames.h"
  15 #include "SPUInstrInfo.h"
  16 #include "SPUInstrBuilder.h"
  17 #include "SPUTargetMachine.h"
  18 #include "SPUGenInstrInfo.inc"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/ErrorHandling.h"
  22 #include "llvm/Support/raw_ostream.h"
  23
  24 using namespace llvm;
  25
  26 namespace {
  27   //! Predicate for an unconditional branch instruction
  28   inline bool isUncondBranch(const MachineInstr *I) {
  29     unsigned opc = I->getOpcode();
  30
  31     return (opc == SPU::BR
  32             || opc == SPU::BRA
  33             || opc == SPU::BI);
  34   }
  35
  36   //! Predicate for a conditional branch instruction
  37   inline bool isCondBranch(const MachineInstr *I) {
  38     unsigned opc = I->getOpcode();
  39
  40     return (opc == SPU::BRNZr32
  41             || opc == SPU::BRNZv4i32
  42             || opc == SPU::BRZr32
  43             || opc == SPU::BRZv4i32
  44             || opc == SPU::BRHNZr16
  45             || opc == SPU::BRHNZv8i16
  46             || opc == SPU::BRHZr16
  47             || opc == SPU::BRHZv8i16);
  48   }
  49 }
  50
  51 SPUInstrInfo::SPUInstrInfo(SPUTargetMachine &tm)
  52   : TargetInstrInfoImpl(SPUInsts, sizeof(SPUInsts)/sizeof(SPUInsts[0])),
  53     TM(tm),
  54     RI(*TM.getSubtargetImpl(), *this)
  55 { /* NOP */ }
  56
  57 bool
  58 SPUInstrInfo::isMoveInstr(const MachineInstr& MI,
  59                           unsigned& sourceReg,
  60                           unsigned& destReg,
  61                           unsigned& SrcSR, unsigned& DstSR) const {
  62   SrcSR = DstSR = 0;  // No sub-registers.
  63
  64   switch (MI.getOpcode()) {
  65   default:
  66     break;
  67   case SPU::ORIv4i32:
  68   case SPU::ORIr32:
  69   case SPU::ORHIv8i16:
  70   case SPU::ORHIr16:
  71   case SPU::ORHIi8i16:
  72   case SPU::ORBIv16i8:
  73   case SPU::ORBIr8:
  74   case SPU::ORIi16i32:
  75   case SPU::ORIi8i32:
  76   case SPU::AHIvec:
  77   case SPU::AHIr16:
  78   case SPU::AIv4i32:
  79     assert(MI.getNumOperands() == 3 &&
  80            MI.getOperand(0).isReg() &&
  81            MI.getOperand(1).isReg() &&
  82            MI.getOperand(2).isImm() &&
  83            "invalid SPU ORI/ORHI/ORBI/AHI/AI/SFI/SFHI instruction!");
  84     if (MI.getOperand(2).getImm() == 0) {
  85       sourceReg = MI.getOperand(1).getReg();
  86       destReg = MI.getOperand(0).getReg();
  87       return true;
  88     }
  89     break;
  90   case SPU::AIr32:
  91     assert(MI.getNumOperands() == 3 &&
  92            "wrong number of operands to AIr32");
  93     if (MI.getOperand(0).isReg() &&
  94         MI.getOperand(1).isReg() &&
  95         (MI.getOperand(2).isImm() &&
  96          MI.getOperand(2).getImm() == 0)) {
  97       sourceReg = MI.getOperand(1).getReg();
  98       destReg = MI.getOperand(0).getReg();
  99       return true;
 100     }
 101     break;
 102   case SPU::LRr8:
 103   case SPU::LRr16:
 104   case SPU::LRr32:
 105   case SPU::LRf32:
 106   case SPU::LRr64:
 107   case SPU::LRf64:
 108   case SPU::LRr128:
 109   case SPU::LRv16i8:
 110   case SPU::LRv8i16:
 111   case SPU::LRv4i32:
 112   case SPU::LRv4f32:
 113   case SPU::LRv2i64:
 114   case SPU::LRv2f64:
 115   case SPU::ORv16i8_i8:
 116   case SPU::ORv8i16_i16:
 117   case SPU::ORv4i32_i32:
 118   case SPU::ORv2i64_i64:
 119   case SPU::ORv4f32_f32:
 120   case SPU::ORv2f64_f64:
 121   case SPU::ORi8_v16i8:
 122   case SPU::ORi16_v8i16:
 123   case SPU::ORi32_v4i32:
 124   case SPU::ORi64_v2i64:
 125   case SPU::ORf32_v4f32:
 126   case SPU::ORf64_v2f64:
 127 /*
 128   case SPU::ORi128_r64:
 129   case SPU::ORi128_f64:
 130   case SPU::ORi128_r32:
 131   case SPU::ORi128_f32:
 132   case SPU::ORi128_r16:
 133   case SPU::ORi128_r8:
 134 */
 135   case SPU::ORi128_vec:
 136 /*
 137   case SPU::ORr64_i128:
 138   case SPU::ORf64_i128:
 139   case SPU::ORr32_i128:
 140   case SPU::ORf32_i128:
 141   case SPU::ORr16_i128:
 142   case SPU::ORr8_i128:
 143 */
 144   case SPU::ORvec_i128:
 145 /*
 146   case SPU::ORr16_r32:
 147   case SPU::ORr8_r32:
 148   case SPU::ORf32_r32:
 149   case SPU::ORr32_f32:
 150   case SPU::ORr32_r16:
 151   case SPU::ORr32_r8:
 152   case SPU::ORr16_r64:
 153   case SPU::ORr8_r64:
 154   case SPU::ORr64_r16:
 155   case SPU::ORr64_r8:
 156 */
 157   case SPU::ORr64_r32:
 158   case SPU::ORr32_r64:
 159   case SPU::ORf32_r32:
 160   case SPU::ORr32_f32:
 161   case SPU::ORf64_r64:
 162   case SPU::ORr64_f64: {
 163     assert(MI.getNumOperands() == 2 &&
 164            MI.getOperand(0).isReg() &&
 165            MI.getOperand(1).isReg() &&
 166            "invalid SPU OR<type>_<vec> or LR instruction!");
 167     if (MI.getOperand(0).getReg() == MI.getOperand(1).getReg()) {
 168       sourceReg = MI.getOperand(1).getReg();
 169       destReg = MI.getOperand(0).getReg();
 170       return true;
 171     }
 172     break;
 173   }
 174   case SPU::ORv16i8:
 175   case SPU::ORv8i16:
 176   case SPU::ORv4i32:
 177   case SPU::ORv2i64:
 178   case SPU::ORr8:
 179   case SPU::ORr16:
 180   case SPU::ORr32:
 181   case SPU::ORr64:
 182   case SPU::ORr128:
 183   case SPU::ORf32:
 184   case SPU::ORf64:
 185     assert(MI.getNumOperands() == 3 &&
 186            MI.getOperand(0).isReg() &&
 187            MI.getOperand(1).isReg() &&
 188            MI.getOperand(2).isReg() &&
 189            "invalid SPU OR(vec|r32|r64|gprc) instruction!");
 190     if (MI.getOperand(1).getReg() == MI.getOperand(2).getReg()) {
 191       sourceReg = MI.getOperand(1).getReg();
 192       destReg = MI.getOperand(0).getReg();
 193       return true;
 194     }
 195     break;
 196   }
 197
 198   return false;
 199 }
 200
 201 unsigned
 202 SPUInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 203                                   int &FrameIndex) const {
 204   switch (MI->getOpcode()) {
 205   default: break;
 206   case SPU::LQDv16i8:
 207   case SPU::LQDv8i16:
 208   case SPU::LQDv4i32:
 209   case SPU::LQDv4f32:
 210   case SPU::LQDv2f64:
 211   case SPU::LQDr128:
 212   case SPU::LQDr64:
 213   case SPU::LQDr32:
 214   case SPU::LQDr16: {
 215     const MachineOperand MOp1 = MI->getOperand(1);
 216     const MachineOperand MOp2 = MI->getOperand(2);
 217     if (MOp1.isImm() && MOp2.isFI()) {
 218       FrameIndex = MOp2.getIndex();
 219       return MI->getOperand(0).getReg();
 220     }
 221     break;
 222   }
 223   }
 224   return 0;
 225 }
 226
 227 unsigned
 228 SPUInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 229                                  int &FrameIndex) const {
 230   switch (MI->getOpcode()) {
 231   default: break;
 232   case SPU::STQDv16i8:
 233   case SPU::STQDv8i16:
 234   case SPU::STQDv4i32:
 235   case SPU::STQDv4f32:
 236   case SPU::STQDv2f64:
 237   case SPU::STQDr128:
 238   case SPU::STQDr64:
 239   case SPU::STQDr32:
 240   case SPU::STQDr16:
 241   case SPU::STQDr8: {
 242     const MachineOperand MOp1 = MI->getOperand(1);
 243     const MachineOperand MOp2 = MI->getOperand(2);
 244     if (MOp1.isImm() && MOp2.isFI()) {
 245       FrameIndex = MOp2.getIndex();
 246       return MI->getOperand(0).getReg();
 247     }
 248     break;
 249   }
 250   }
 251   return 0;
 252 }
 253
 254 bool SPUInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 255                                    MachineBasicBlock::iterator MI,
 256                                    unsigned DestReg, unsigned SrcReg,
 257                                    const TargetRegisterClass *DestRC,
 258                                    const TargetRegisterClass *SrcRC) const
 259 {
 260   // We support cross register class moves for our aliases, such as R3 in any
 261   // reg class to any other reg class containing R3.  This is required because
 262   // we instruction select bitconvert i64 -> f64 as a noop for example, so our
 263   // types have no specific meaning.
 264
 265   DebugLoc DL;
 266   if (MI != MBB.end()) DL = MI->getDebugLoc();
 267
 268   if (DestRC == SPU::R8CRegisterClass) {
 269     BuildMI(MBB, MI, DL, get(SPU::LRr8), DestReg).addReg(SrcReg);
 270   } else if (DestRC == SPU::R16CRegisterClass) {
 271     BuildMI(MBB, MI, DL, get(SPU::LRr16), DestReg).addReg(SrcReg);
 272   } else if (DestRC == SPU::R32CRegisterClass) {
 273     BuildMI(MBB, MI, DL, get(SPU::LRr32), DestReg).addReg(SrcReg);
 274   } else if (DestRC == SPU::R32FPRegisterClass) {
 275     BuildMI(MBB, MI, DL, get(SPU::LRf32), DestReg).addReg(SrcReg);
 276   } else if (DestRC == SPU::R64CRegisterClass) {
 277     BuildMI(MBB, MI, DL, get(SPU::LRr64), DestReg).addReg(SrcReg);
 278   } else if (DestRC == SPU::R64FPRegisterClass) {
 279     BuildMI(MBB, MI, DL, get(SPU::LRf64), DestReg).addReg(SrcReg);
 280   } else if (DestRC == SPU::GPRCRegisterClass) {
 281     BuildMI(MBB, MI, DL, get(SPU::LRr128), DestReg).addReg(SrcReg);
 282   } else if (DestRC == SPU::VECREGRegisterClass) {
 283     BuildMI(MBB, MI, DL, get(SPU::LRv16i8), DestReg).addReg(SrcReg);
 284   } else {
 285     // Attempt to copy unknown/unsupported register class!
 286     return false;
 287   }
 288
 289   return true;
 290 }
 291
 292 void
 293 SPUInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 294                                   MachineBasicBlock::iterator MI,
 295                                   unsigned SrcReg, bool isKill, int FrameIdx,
 296                                   const TargetRegisterClass *RC,
 297                                   const TargetRegisterInfo *TRI) const
 298 {
 299   unsigned opc;
 300   bool isValidFrameIdx = (FrameIdx < SPUFrameInfo::maxFrameOffset());
 301   if (RC == SPU::GPRCRegisterClass) {
 302     opc = (isValidFrameIdx ? SPU::STQDr128 : SPU::STQXr128);
 303   } else if (RC == SPU::R64CRegisterClass) {
 304     opc = (isValidFrameIdx ? SPU::STQDr64 : SPU::STQXr64);
 305   } else if (RC == SPU::R64FPRegisterClass) {
 306     opc = (isValidFrameIdx ? SPU::STQDr64 : SPU::STQXr64);
 307   } else if (RC == SPU::R32CRegisterClass) {
 308     opc = (isValidFrameIdx ? SPU::STQDr32 : SPU::STQXr32);
 309   } else if (RC == SPU::R32FPRegisterClass) {
 310     opc = (isValidFrameIdx ? SPU::STQDr32 : SPU::STQXr32);
 311   } else if (RC == SPU::R16CRegisterClass) {
 312     opc = (isValidFrameIdx ? SPU::STQDr16 : SPU::STQXr16);
 313   } else if (RC == SPU::R8CRegisterClass) {
 314     opc = (isValidFrameIdx ? SPU::STQDr8 : SPU::STQXr8);
 315   } else if (RC == SPU::VECREGRegisterClass) {
 316     opc = (isValidFrameIdx) ? SPU::STQDv16i8 : SPU::STQXv16i8;
 317   } else {
 318     llvm_unreachable("Unknown regclass!");
 319   }
 320
 321   DebugLoc DL;
 322   if (MI != MBB.end()) DL = MI->getDebugLoc();
 323   addFrameReference(BuildMI(MBB, MI, DL, get(opc))
 324                     .addReg(SrcReg, getKillRegState(isKill)), FrameIdx);
 325 }
 326
 327 void
 328 SPUInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 329                                    MachineBasicBlock::iterator MI,
 330                                    unsigned DestReg, int FrameIdx,
 331                                    const TargetRegisterClass *RC,
 332                                    const TargetRegisterInfo *TRI) const
 333 {
 334   unsigned opc;
 335   bool isValidFrameIdx = (FrameIdx < SPUFrameInfo::maxFrameOffset());
 336   if (RC == SPU::GPRCRegisterClass) {
 337     opc = (isValidFrameIdx ? SPU::LQDr128 : SPU::LQXr128);
 338   } else if (RC == SPU::R64CRegisterClass) {
 339     opc = (isValidFrameIdx ? SPU::LQDr64 : SPU::LQXr64);
 340   } else if (RC == SPU::R64FPRegisterClass) {
 341     opc = (isValidFrameIdx ? SPU::LQDr64 : SPU::LQXr64);
 342   } else if (RC == SPU::R32CRegisterClass) {
 343     opc = (isValidFrameIdx ? SPU::LQDr32 : SPU::LQXr32);
 344   } else if (RC == SPU::R32FPRegisterClass) {
 345     opc = (isValidFrameIdx ? SPU::LQDr32 : SPU::LQXr32);
 346   } else if (RC == SPU::R16CRegisterClass) {
 347     opc = (isValidFrameIdx ? SPU::LQDr16 : SPU::LQXr16);
 348   } else if (RC == SPU::R8CRegisterClass) {
 349     opc = (isValidFrameIdx ? SPU::LQDr8 : SPU::LQXr8);
 350   } else if (RC == SPU::VECREGRegisterClass) {
 351     opc = (isValidFrameIdx) ? SPU::LQDv16i8 : SPU::LQXv16i8;
 352   } else {
 353     llvm_unreachable("Unknown regclass in loadRegFromStackSlot!");
 354   }
 355
 356   DebugLoc DL;
 357   if (MI != MBB.end()) DL = MI->getDebugLoc();
 358   addFrameReference(BuildMI(MBB, MI, DL, get(opc), DestReg), FrameIdx);
 359 }
 360
 361 //! Return true if the specified load or store can be folded
 362 bool
 363 SPUInstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
 364                                    const SmallVectorImpl<unsigned> &Ops) const {
 365   if (Ops.size() != 1) return false;
 366
 367   // Make sure this is a reg-reg copy.
 368   unsigned Opc = MI->getOpcode();
 369
 370   switch (Opc) {
 371   case SPU::ORv16i8:
 372   case SPU::ORv8i16:
 373   case SPU::ORv4i32:
 374   case SPU::ORv2i64:
 375   case SPU::ORr8:
 376   case SPU::ORr16:
 377   case SPU::ORr32:
 378   case SPU::ORr64:
 379   case SPU::ORf32:
 380   case SPU::ORf64:
 381     if (MI->getOperand(1).getReg() == MI->getOperand(2).getReg())
 382       return true;
 383     break;
 384   }
 385
 386   return false;
 387 }
 388
 389 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 390 /// copy instructions, turning them into load/store instructions.
 391 MachineInstr *
 392 SPUInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 393                                     MachineInstr *MI,
 394                                     const SmallVectorImpl<unsigned> &Ops,
 395                                     int FrameIndex) const
 396 {
 397   if (Ops.size() != 1) return 0;
 398
 399   unsigned OpNum = Ops[0];
 400   unsigned Opc = MI->getOpcode();
 401   MachineInstr *NewMI = 0;
 402
 403   switch (Opc) {
 404   case SPU::ORv16i8:
 405   case SPU::ORv8i16:
 406   case SPU::ORv4i32:
 407   case SPU::ORv2i64:
 408   case SPU::ORr8:
 409   case SPU::ORr16:
 410   case SPU::ORr32:
 411   case SPU::ORr64:
 412   case SPU::ORf32:
 413   case SPU::ORf64:
 414     if (OpNum == 0) {  // move -> store
 415       unsigned InReg = MI->getOperand(1).getReg();
 416       bool isKill = MI->getOperand(1).isKill();
 417       bool isUndef = MI->getOperand(1).isUndef();
 418       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 419         MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(),
 420                                           get(SPU::STQDr32));
 421
 422         MIB.addReg(InReg, getKillRegState(isKill) | getUndefRegState(isUndef));
 423         NewMI = addFrameReference(MIB, FrameIndex);
 424       }
 425     } else {           // move -> load
 426       unsigned OutReg = MI->getOperand(0).getReg();
 427       bool isDead = MI->getOperand(0).isDead();
 428       bool isUndef = MI->getOperand(0).isUndef();
 429       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc));
 430
 431       MIB.addReg(OutReg, RegState::Define | getDeadRegState(isDead) |
 432                  getUndefRegState(isUndef));
 433       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset())
 434         ? SPU::STQDr32 : SPU::STQXr32;
 435       NewMI = addFrameReference(MIB, FrameIndex);
 436     break;
 437   }
 438   }
 439
 440   return NewMI;
 441 }
 442
 443 //! Branch analysis
 444 /*!
 445   \note This code was kiped from PPC. There may be more branch analysis for
 446   CellSPU than what's currently done here.
 447  */
 448 bool
 449 SPUInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 450                             MachineBasicBlock *&FBB,
 451                             SmallVectorImpl<MachineOperand> &Cond,
 452                             bool AllowModify) const {
 453   // If the block has no terminators, it just falls into the block after it.
 454   MachineBasicBlock::iterator I = MBB.end();
 455   if (I == MBB.begin())
 456     return false;
 457   --I;
 458   while (I->isDebugValue()) {
 459     if (I == MBB.begin())
 460       return false;
 461     --I;
 462   }
 463   if (!isUnpredicatedTerminator(I))
 464     return false;
 465
 466   // Get the last instruction in the block.
 467   MachineInstr *LastInst = I;
 468
 469   // If there is only one terminator instruction, process it.
 470   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 471     if (isUncondBranch(LastInst)) {
 472       TBB = LastInst->getOperand(0).getMBB();
 473       return false;
 474     } else if (isCondBranch(LastInst)) {
 475       // Block ends with fall-through condbranch.
 476       TBB = LastInst->getOperand(1).getMBB();
 477       DEBUG(errs() << "Pushing LastInst:               ");
 478       DEBUG(LastInst->dump());
 479       Cond.push_back(MachineOperand::CreateImm(LastInst->getOpcode()));
 480       Cond.push_back(LastInst->getOperand(0));
 481       return false;
 482     }
 483     // Otherwise, don't know what this is.
 484     return true;
 485   }
 486
 487   // Get the instruction before it if it's a terminator.
 488   MachineInstr *SecondLastInst = I;
 489
 490   // If there are three terminators, we don't know what sort of block this is.
 491   if (SecondLastInst && I != MBB.begin() &&
 492       isUnpredicatedTerminator(--I))
 493     return true;
 494
 495   // If the block ends with a conditional and unconditional branch, handle it.
 496   if (isCondBranch(SecondLastInst) && isUncondBranch(LastInst)) {
 497     TBB =  SecondLastInst->getOperand(1).getMBB();
 498     DEBUG(errs() << "Pushing SecondLastInst:         ");
 499     DEBUG(SecondLastInst->dump());
 500     Cond.push_back(MachineOperand::CreateImm(SecondLastInst->getOpcode()));
 501     Cond.push_back(SecondLastInst->getOperand(0));
 502     FBB = LastInst->getOperand(0).getMBB();
 503     return false;
 504   }
 505
 506   // If the block ends with two unconditional branches, handle it.  The second
 507   // one is not executed, so remove it.
 508   if (isUncondBranch(SecondLastInst) && isUncondBranch(LastInst)) {
 509     TBB = SecondLastInst->getOperand(0).getMBB();
 510     I = LastInst;
 511     if (AllowModify)
 512       I->eraseFromParent();
 513     return false;
 514   }
 515
 516   // Otherwise, can't handle this.
 517   return true;
 518 }
 519
 520 unsigned
 521 SPUInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 522   MachineBasicBlock::iterator I = MBB.end();
 523   if (I == MBB.begin())
 524     return 0;
 525   --I;
 526   while (I->isDebugValue()) {
 527     if (I == MBB.begin())
 528       return 0;
 529     --I;
 530   }
 531   if (!isCondBranch(I) && !isUncondBranch(I))
 532     return 0;
 533
 534   // Remove the first branch.
 535   DEBUG(errs() << "Removing branch:                ");
 536   DEBUG(I->dump());
 537   I->eraseFromParent();
 538   I = MBB.end();
 539   if (I == MBB.begin())
 540     return 1;
 541
 542   --I;
 543   if (!(isCondBranch(I) || isUncondBranch(I)))
 544     return 1;
 545
 546   // Remove the second branch.
 547   DEBUG(errs() << "Removing second branch:         ");
 548   DEBUG(I->dump());
 549   I->eraseFromParent();
 550   return 2;
 551 }
 552
 553 unsigned
 554 SPUInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 555                            MachineBasicBlock *FBB,
 556                            const SmallVectorImpl<MachineOperand> &Cond) const {
 557   // FIXME this should probably have a DebugLoc argument
 558   DebugLoc dl;
 559   // Shouldn't be a fall through.
 560   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 561   assert((Cond.size() == 2 || Cond.size() == 0) &&
 562          "SPU branch conditions have two components!");
 563
 564   // One-way branch.
 565   if (FBB == 0) {
 566     if (Cond.empty()) {
 567       // Unconditional branch
 568       MachineInstrBuilder MIB = BuildMI(&MBB, dl, get(SPU::BR));
 569       MIB.addMBB(TBB);
 570
 571       DEBUG(errs() << "Inserted one-way uncond branch: ");
 572       DEBUG((*MIB).dump());
 573     } else {
 574       // Conditional branch
 575       MachineInstrBuilder  MIB = BuildMI(&MBB, dl, get(Cond[0].getImm()));
 576       MIB.addReg(Cond[1].getReg()).addMBB(TBB);
 577
 578       DEBUG(errs() << "Inserted one-way cond branch:   ");
 579       DEBUG((*MIB).dump());
 580     }
 581     return 1;
 582   } else {
 583     MachineInstrBuilder MIB = BuildMI(&MBB, dl, get(Cond[0].getImm()));
 584     MachineInstrBuilder MIB2 = BuildMI(&MBB, dl, get(SPU::BR));
 585
 586     // Two-way Conditional Branch.
 587     MIB.addReg(Cond[1].getReg()).addMBB(TBB);
 588     MIB2.addMBB(FBB);
 589
 590     DEBUG(errs() << "Inserted conditional branch:    ");
 591     DEBUG((*MIB).dump());
 592     DEBUG(errs() << "part 2: ");
 593     DEBUG((*MIB2).dump());
 594    return 2;
 595   }
 596 }
 597
 598 //! Reverses a branch's condition, returning false on success.
 599 bool
 600 SPUInstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond)
 601   const {
 602   // Pretty brainless way of inverting the condition, but it works, considering
 603   // there are only two conditions...
 604   static struct {
 605     unsigned Opc;               //! The incoming opcode
 606     unsigned RevCondOpc;        //! The reversed condition opcode
 607   } revconds[] = {
 608     { SPU::BRNZr32, SPU::BRZr32 },
 609     { SPU::BRNZv4i32, SPU::BRZv4i32 },
 610     { SPU::BRZr32, SPU::BRNZr32 },
 611     { SPU::BRZv4i32, SPU::BRNZv4i32 },
 612     { SPU::BRHNZr16, SPU::BRHZr16 },
 613     { SPU::BRHNZv8i16, SPU::BRHZv8i16 },
 614     { SPU::BRHZr16, SPU::BRHNZr16 },
 615     { SPU::BRHZv8i16, SPU::BRHNZv8i16 }
 616   };
 617
 618   unsigned Opc = unsigned(Cond[0].getImm());
 619   // Pretty dull mapping between the two conditions that SPU can generate:
 620   for (int i = sizeof(revconds)/sizeof(revconds[0]) - 1; i >= 0; --i) {
 621     if (revconds[i].Opc == Opc) {
 622       Cond[0].setImm(revconds[i].RevCondOpc);
 623       return false;
 624     }
 625   }
 626
 627   return true;
 628 }