lib/Target/CellSPU/SPUInstrInfo.cpp

   1 //===- SPUInstrInfo.cpp - Cell SPU Instruction Information ------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by a team from the Computer Systems Research
   6 // Department at The Aerospace Corporation and is distributed under the
   7 // University of Illinois Open Source License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the Cell SPU implementation of the TargetInstrInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SPURegisterNames.h"
  16 #include "SPUInstrInfo.h"
  17 #include "SPUTargetMachine.h"
  18 #include "SPUGenInstrInfo.inc"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include <iostream>
  21
  22 using namespace llvm;
  23
  24 SPUInstrInfo::SPUInstrInfo(SPUTargetMachine &tm)
  25   : TargetInstrInfo(SPUInsts, sizeof(SPUInsts)/sizeof(SPUInsts[0])),
  26     TM(tm),
  27     RI(*TM.getSubtargetImpl(), *this)
  28 {
  29   /* NOP */
  30 }
  31
  32 /// getPointerRegClass - Return the register class to use to hold pointers.
  33 /// This is used for addressing modes.
  34 const TargetRegisterClass *
  35 SPUInstrInfo::getPointerRegClass() const
  36 {
  37   return &SPU::R32CRegClass;
  38 }
  39
  40 bool
  41 SPUInstrInfo::isMoveInstr(const MachineInstr& MI,
  42                           unsigned& sourceReg,
  43                           unsigned& destReg) const {
  44   // Primarily, ORI and OR are generated by copyRegToReg. But, there are other
  45   // cases where we can safely say that what's being done is really a move
  46   // (see how PowerPC does this -- it's the model for this code too.)
  47   switch (MI.getOpcode()) {
  48   default:
  49     break;
  50   case SPU::ORIv4i32:
  51   case SPU::ORIr32:
  52   case SPU::ORIr64:
  53   case SPU::ORHIv8i16:
  54   case SPU::ORHIr16:
  55   case SPU::ORHI1To2:
  56   case SPU::ORBIv16i8:
  57   case SPU::ORBIr8:
  58   case SPU::ORI2To4:
  59   case SPU::ORI1To4:
  60   case SPU::AHIvec:
  61   case SPU::AHIr16:
  62   case SPU::AIvec:
  63     assert(MI.getNumOperands() == 3 &&
  64            MI.getOperand(0).isRegister() &&
  65            MI.getOperand(1).isRegister() &&
  66            MI.getOperand(2).isImmediate() &&
  67            "invalid SPU ORI/ORHI/ORBI/AHI/AI/SFI/SFHI instruction!");
  68     if (MI.getOperand(2).getImmedValue() == 0) {
  69       sourceReg = MI.getOperand(1).getReg();
  70       destReg = MI.getOperand(0).getReg();
  71       return true;
  72     }
  73     break;
  74   case SPU::AIr32:
  75     assert(MI.getNumOperands() == 3 &&
  76            "wrong number of operands to AIr32");
  77     if (MI.getOperand(0).isRegister() &&
  78         (MI.getOperand(1).isRegister() ||
  79          MI.getOperand(1).isFrameIndex()) &&
  80         (MI.getOperand(2).isImmediate() &&
  81          MI.getOperand(2).getImmedValue() == 0)) {
  82       sourceReg = MI.getOperand(1).getReg();
  83       destReg = MI.getOperand(0).getReg();
  84       return true;
  85     }
  86     break;
  87   case SPU::ORv16i8_i8:
  88   case SPU::ORv8i16_i16:
  89   case SPU::ORv4i32_i32:
  90   case SPU::ORv2i64_i64:
  91   case SPU::ORv4f32_f32:
  92   case SPU::ORv2f64_f64:
  93   case SPU::ORi8_v16i8:
  94   case SPU::ORi16_v8i16:
  95   case SPU::ORi32_v4i32:
  96   case SPU::ORi64_v2i64:
  97   case SPU::ORf32_v4f32:
  98   case SPU::ORf64_v2f64:
  99   case SPU::ORv16i8:
 100   case SPU::ORv8i16:
 101   case SPU::ORv4i32:
 102   case SPU::ORr32:
 103   case SPU::ORr64:
 104   case SPU::ORf32:
 105   case SPU::ORf64:
 106   case SPU::ORgprc:
 107     assert(MI.getNumOperands() == 3 &&
 108            MI.getOperand(0).isRegister() &&
 109            MI.getOperand(1).isRegister() &&
 110            MI.getOperand(2).isRegister() &&
 111            "invalid SPU OR(vec|r32|r64|gprc) instruction!");
 112     if (MI.getOperand(1).getReg() == MI.getOperand(2).getReg()) {
 113       sourceReg = MI.getOperand(1).getReg();
 114       destReg = MI.getOperand(0).getReg();
 115       return true;
 116     }
 117     break;
 118   }
 119
 120   return false;
 121 }
 122
 123 unsigned
 124 SPUInstrInfo::isLoadFromStackSlot(MachineInstr *MI, int &FrameIndex) const {
 125   switch (MI->getOpcode()) {
 126   default: break;
 127   case SPU::LQDv16i8:
 128   case SPU::LQDv8i16:
 129   case SPU::LQDv4i32:
 130   case SPU::LQDv4f32:
 131   case SPU::LQDv2f64:
 132   case SPU::LQDr128:
 133   case SPU::LQDr64:
 134   case SPU::LQDr32:
 135   case SPU::LQDr16:
 136   case SPU::LQXv4i32:
 137   case SPU::LQXr128:
 138   case SPU::LQXr64:
 139   case SPU::LQXr32:
 140   case SPU::LQXr16:
 141     if (MI->getOperand(1).isImmediate() && !MI->getOperand(1).getImmedValue() &&
 142         MI->getOperand(2).isFrameIndex()) {
 143       FrameIndex = MI->getOperand(2).getFrameIndex();
 144       return MI->getOperand(0).getReg();
 145     }
 146     break;
 147   }
 148   return 0;
 149 }
 150
 151 unsigned
 152 SPUInstrInfo::isStoreToStackSlot(MachineInstr *MI, int &FrameIndex) const {
 153   switch (MI->getOpcode()) {
 154   default: break;
 155   case SPU::STQDv16i8:
 156   case SPU::STQDv8i16:
 157   case SPU::STQDv4i32:
 158   case SPU::STQDv4f32:
 159   case SPU::STQDv2f64:
 160   case SPU::STQDr128:
 161   case SPU::STQDr64:
 162   case SPU::STQDr32:
 163   case SPU::STQDr16:
 164     // case SPU::STQDr8:
 165   case SPU::STQXv16i8:
 166   case SPU::STQXv8i16:
 167   case SPU::STQXv4i32:
 168   case SPU::STQXv4f32:
 169   case SPU::STQXv2f64:
 170   case SPU::STQXr128:
 171   case SPU::STQXr64:
 172   case SPU::STQXr32:
 173   case SPU::STQXr16:
 174     // case SPU::STQXr8:
 175     if (MI->getOperand(1).isImmediate() && !MI->getOperand(1).getImmedValue() &&
 176         MI->getOperand(2).isFrameIndex()) {
 177       FrameIndex = MI->getOperand(2).getFrameIndex();
 178       return MI->getOperand(0).getReg();
 179     }
 180     break;
 181   }
 182   return 0;
 183 }