lib/Target/CellSPU/SPUInstrInfo.td

   1 //==- SPUInstrInfo.td - Describe the Cell SPU Instructions -*- tablegen -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // Cell SPU Instructions:
  10 //===----------------------------------------------------------------------===//
  11
  12 //===----------------------------------------------------------------------===//
  13 // TODO Items (not urgent today, but would be nice, low priority)
  14 //
  15 // ANDBI, ORBI: SPU constructs a 4-byte constant for these instructions by
  16 // concatenating the byte argument b as "bbbb". Could recognize this bit pattern
  17 // in 16-bit and 32-bit constants and reduce instruction count.
  18 //===----------------------------------------------------------------------===//
  19
  20 //===----------------------------------------------------------------------===//
  21 // Pseudo instructions:
  22 //===----------------------------------------------------------------------===//
  23
  24 let hasCtrlDep = 1, Defs = [R1], Uses = [R1] in {
  25   def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm_i32:$amt),
  26                                 "${:comment} ADJCALLSTACKDOWN",
  27                                 [(callseq_start timm:$amt)]>;
  28   def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm_i32:$amt),
  29                                 "${:comment} ADJCALLSTACKUP",
  30                                 [(callseq_end timm:$amt)]>;
  31 }
  32
  33 //===----------------------------------------------------------------------===//
  34 // Loads:
  35 // NB: The ordering is actually important, since the instruction selection
  36 // will try each of the instructions in sequence, i.e., the D-form first with
  37 // the 10-bit displacement, then the A-form with the 16 bit displacement, and
  38 // finally the X-form with the register-register.
  39 //===----------------------------------------------------------------------===//
  40
  41 let canFoldAsLoad = 1 in {
  42   class LoadDFormVec<ValueType vectype>
  43     : RI10Form<0b00101100, (outs VECREG:$rT), (ins dformaddr:$src),
  44                "lqd\t$rT, $src",
  45                LoadStore,
  46                [(set (vectype VECREG:$rT), (load dform_addr:$src))]>
  47   { }
  48
  49   class LoadDForm<RegisterClass rclass>
  50     : RI10Form<0b00101100, (outs rclass:$rT), (ins dformaddr:$src),
  51                "lqd\t$rT, $src",
  52                LoadStore,
  53                [(set rclass:$rT, (load dform_addr:$src))]>
  54   { }
  55
  56   multiclass LoadDForms
  57   {
  58     def v16i8: LoadDFormVec<v16i8>;
  59     def v8i16: LoadDFormVec<v8i16>;
  60     def v4i32: LoadDFormVec<v4i32>;
  61     def v2i64: LoadDFormVec<v2i64>;
  62     def v4f32: LoadDFormVec<v4f32>;
  63     def v2f64: LoadDFormVec<v2f64>;
  64
  65     def r128:  LoadDForm<GPRC>;
  66     def r64:   LoadDForm<R64C>;
  67     def r32:   LoadDForm<R32C>;
  68     def f32:   LoadDForm<R32FP>;
  69     def f64:   LoadDForm<R64FP>;
  70     def r16:   LoadDForm<R16C>;
  71     def r8:    LoadDForm<R8C>;
  72   }
  73
  74   class LoadAFormVec<ValueType vectype>
  75     : RI16Form<0b100001100, (outs VECREG:$rT), (ins addr256k:$src),
  76                "lqa\t$rT, $src",
  77                LoadStore,
  78                [(set (vectype VECREG:$rT), (load aform_addr:$src))]>
  79   { }
  80
  81   class LoadAForm<RegisterClass rclass>
  82     : RI16Form<0b100001100, (outs rclass:$rT), (ins addr256k:$src),
  83                "lqa\t$rT, $src",
  84                LoadStore,
  85                [(set rclass:$rT, (load aform_addr:$src))]>
  86   { }
  87
  88   multiclass LoadAForms
  89   {
  90     def v16i8: LoadAFormVec<v16i8>;
  91     def v8i16: LoadAFormVec<v8i16>;
  92     def v4i32: LoadAFormVec<v4i32>;
  93     def v2i64: LoadAFormVec<v2i64>;
  94     def v4f32: LoadAFormVec<v4f32>;
  95     def v2f64: LoadAFormVec<v2f64>;
  96
  97     def r128:  LoadAForm<GPRC>;
  98     def r64:   LoadAForm<R64C>;
  99     def r32:   LoadAForm<R32C>;
 100     def f32:   LoadAForm<R32FP>;
 101     def f64:   LoadAForm<R64FP>;
 102     def r16:   LoadAForm<R16C>;
 103     def r8:    LoadAForm<R8C>;
 104   }
 105
 106   class LoadXFormVec<ValueType vectype>
 107     : RRForm<0b00100011100, (outs VECREG:$rT), (ins memrr:$src),
 108              "lqx\t$rT, $src",
 109              LoadStore,
 110              [(set (vectype VECREG:$rT), (load xform_addr:$src))]>
 111   { }
 112
 113   class LoadXForm<RegisterClass rclass>
 114     : RRForm<0b00100011100, (outs rclass:$rT), (ins memrr:$src),
 115              "lqx\t$rT, $src",
 116              LoadStore,
 117              [(set rclass:$rT, (load xform_addr:$src))]>
 118   { }
 119
 120   multiclass LoadXForms
 121   {
 122     def v16i8: LoadXFormVec<v16i8>;
 123     def v8i16: LoadXFormVec<v8i16>;
 124     def v4i32: LoadXFormVec<v4i32>;
 125     def v2i64: LoadXFormVec<v2i64>;
 126     def v4f32: LoadXFormVec<v4f32>;
 127     def v2f64: LoadXFormVec<v2f64>;
 128
 129     def r128:  LoadXForm<GPRC>;
 130     def r64:   LoadXForm<R64C>;
 131     def r32:   LoadXForm<R32C>;
 132     def f32:   LoadXForm<R32FP>;
 133     def f64:   LoadXForm<R64FP>;
 134     def r16:   LoadXForm<R16C>;
 135     def r8:    LoadXForm<R8C>;
 136   }
 137
 138   defm LQA : LoadAForms;
 139   defm LQD : LoadDForms;
 140   defm LQX : LoadXForms;
 141
 142 /* Load quadword, PC relative: Not much use at this point in time.
 143    Might be of use later for relocatable code. It's effectively the
 144    same as LQA, but uses PC-relative addressing.
 145   def LQR : RI16Form<0b111001100, (outs VECREG:$rT), (ins s16imm:$disp),
 146                      "lqr\t$rT, $disp", LoadStore,
 147                      [(set VECREG:$rT, (load iaddr:$disp))]>;
 148  */
 149 }
 150
 151 //===----------------------------------------------------------------------===//
 152 // Stores:
 153 //===----------------------------------------------------------------------===//
 154 class StoreDFormVec<ValueType vectype>
 155   : RI10Form<0b00100100, (outs), (ins VECREG:$rT, dformaddr:$src),
 156              "stqd\t$rT, $src",
 157              LoadStore,
 158              [(store (vectype VECREG:$rT), dform_addr:$src)]>
 159 { }
 160
 161 class StoreDForm<RegisterClass rclass>
 162   : RI10Form<0b00100100, (outs), (ins rclass:$rT, dformaddr:$src),
 163              "stqd\t$rT, $src",
 164              LoadStore,
 165              [(store rclass:$rT, dform_addr:$src)]>
 166 { }
 167
 168 multiclass StoreDForms
 169 {
 170   def v16i8: StoreDFormVec<v16i8>;
 171   def v8i16: StoreDFormVec<v8i16>;
 172   def v4i32: StoreDFormVec<v4i32>;
 173   def v2i64: StoreDFormVec<v2i64>;
 174   def v4f32: StoreDFormVec<v4f32>;
 175   def v2f64: StoreDFormVec<v2f64>;
 176
 177   def r128:  StoreDForm<GPRC>;
 178   def r64:   StoreDForm<R64C>;
 179   def r32:   StoreDForm<R32C>;
 180   def f32:   StoreDForm<R32FP>;
 181   def f64:   StoreDForm<R64FP>;
 182   def r16:   StoreDForm<R16C>;
 183   def r8:    StoreDForm<R8C>;
 184 }
 185
 186 class StoreAFormVec<ValueType vectype>
 187   : RI16Form<0b0010010, (outs), (ins VECREG:$rT, addr256k:$src),
 188              "stqa\t$rT, $src",
 189              LoadStore,
 190              [(store (vectype VECREG:$rT), aform_addr:$src)]>;
 191
 192 class StoreAForm<RegisterClass rclass>
 193   : RI16Form<0b001001, (outs), (ins rclass:$rT, addr256k:$src),
 194              "stqa\t$rT, $src",
 195              LoadStore,
 196              [(store rclass:$rT, aform_addr:$src)]>;
 197
 198 multiclass StoreAForms
 199 {
 200   def v16i8: StoreAFormVec<v16i8>;
 201   def v8i16: StoreAFormVec<v8i16>;
 202   def v4i32: StoreAFormVec<v4i32>;
 203   def v2i64: StoreAFormVec<v2i64>;
 204   def v4f32: StoreAFormVec<v4f32>;
 205   def v2f64: StoreAFormVec<v2f64>;
 206
 207   def r128:  StoreAForm<GPRC>;
 208   def r64:   StoreAForm<R64C>;
 209   def r32:   StoreAForm<R32C>;
 210   def f32:   StoreAForm<R32FP>;
 211   def f64:   StoreAForm<R64FP>;
 212   def r16:   StoreAForm<R16C>;
 213   def r8:    StoreAForm<R8C>;
 214 }
 215
 216 class StoreXFormVec<ValueType vectype>
 217   : RRForm<0b00100100, (outs), (ins VECREG:$rT, memrr:$src),
 218            "stqx\t$rT, $src",
 219            LoadStore,
 220            [(store (vectype VECREG:$rT), xform_addr:$src)]>
 221 { }
 222
 223 class StoreXForm<RegisterClass rclass>
 224   : RRForm<0b00100100, (outs), (ins rclass:$rT, memrr:$src),
 225            "stqx\t$rT, $src",
 226            LoadStore,
 227            [(store rclass:$rT, xform_addr:$src)]>
 228 { }
 229
 230 multiclass StoreXForms
 231 {
 232   def v16i8: StoreXFormVec<v16i8>;
 233   def v8i16: StoreXFormVec<v8i16>;
 234   def v4i32: StoreXFormVec<v4i32>;
 235   def v2i64: StoreXFormVec<v2i64>;
 236   def v4f32: StoreXFormVec<v4f32>;
 237   def v2f64: StoreXFormVec<v2f64>;
 238
 239   def r128:  StoreXForm<GPRC>;
 240   def r64:   StoreXForm<R64C>;
 241   def r32:   StoreXForm<R32C>;
 242   def f32:   StoreXForm<R32FP>;
 243   def f64:   StoreXForm<R64FP>;
 244   def r16:   StoreXForm<R16C>;
 245   def r8:    StoreXForm<R8C>;
 246 }
 247
 248 defm STQD : StoreDForms;
 249 defm STQA : StoreAForms;
 250 defm STQX : StoreXForms;
 251
 252 /* Store quadword, PC relative: Not much use at this point in time. Might
 253    be useful for relocatable code.
 254 def STQR : RI16Form<0b111000100, (outs), (ins VECREG:$rT, s16imm:$disp),
 255                    "stqr\t$rT, $disp", LoadStore,
 256                    [(store VECREG:$rT, iaddr:$disp)]>;
 257 */
 258
 259 //===----------------------------------------------------------------------===//
 260 // Generate Controls for Insertion:
 261 //===----------------------------------------------------------------------===//
 262
 263 def CBD: RI7Form<0b10101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 264     "cbd\t$rT, $src", ShuffleOp,
 265     [(set (v16i8 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 266
 267 def CBX: RRForm<0b00101011100, (outs VECREG:$rT), (ins memrr:$src),
 268     "cbx\t$rT, $src", ShuffleOp,
 269     [(set (v16i8 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 270
 271 def CHD: RI7Form<0b10101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 272     "chd\t$rT, $src", ShuffleOp,
 273     [(set (v8i16 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 274
 275 def CHX: RRForm<0b10101011100, (outs VECREG:$rT), (ins memrr:$src),
 276     "chx\t$rT, $src", ShuffleOp,
 277     [(set (v8i16 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 278
 279 def CWD: RI7Form<0b01101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 280     "cwd\t$rT, $src", ShuffleOp,
 281     [(set (v4i32 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 282
 283 def CWX: RRForm<0b01101011100, (outs VECREG:$rT), (ins memrr:$src),
 284     "cwx\t$rT, $src", ShuffleOp,
 285     [(set (v4i32 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 286
 287 def CWDf32: RI7Form<0b01101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 288     "cwd\t$rT, $src", ShuffleOp,
 289     [(set (v4f32 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 290
 291 def CWXf32: RRForm<0b01101011100, (outs VECREG:$rT), (ins memrr:$src),
 292     "cwx\t$rT, $src", ShuffleOp,
 293     [(set (v4f32 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 294
 295 def CDD: RI7Form<0b11101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 296     "cdd\t$rT, $src", ShuffleOp,
 297     [(set (v2i64 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 298
 299 def CDX: RRForm<0b11101011100, (outs VECREG:$rT), (ins memrr:$src),
 300     "cdx\t$rT, $src", ShuffleOp,
 301     [(set (v2i64 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 302
 303 def CDDf64: RI7Form<0b11101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 304     "cdd\t$rT, $src", ShuffleOp,
 305     [(set (v2f64 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 306
 307 def CDXf64: RRForm<0b11101011100, (outs VECREG:$rT), (ins memrr:$src),
 308     "cdx\t$rT, $src", ShuffleOp,
 309     [(set (v2f64 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 310
 311 //===----------------------------------------------------------------------===//
 312 // Constant formation:
 313 //===----------------------------------------------------------------------===//
 314
 315 def ILHv8i16:
 316   RI16Form<0b110000010, (outs VECREG:$rT), (ins s16imm:$val),
 317     "ilh\t$rT, $val", ImmLoad,
 318     [(set (v8i16 VECREG:$rT), (v8i16 v8i16SExt16Imm:$val))]>;
 319
 320 def ILHr16:
 321   RI16Form<0b110000010, (outs R16C:$rT), (ins s16imm:$val),
 322     "ilh\t$rT, $val", ImmLoad,
 323     [(set R16C:$rT, immSExt16:$val)]>;
 324
 325 // Cell SPU doesn't have a native 8-bit immediate load, but ILH works ("with
 326 // the right constant")
 327 def ILHr8:
 328   RI16Form<0b110000010, (outs R8C:$rT), (ins s16imm_i8:$val),
 329     "ilh\t$rT, $val", ImmLoad,
 330     [(set R8C:$rT, immSExt8:$val)]>;
 331
 332 // IL does sign extension!
 333
 334 class ILInst<dag OOL, dag IOL, list<dag> pattern>:
 335   RI16Form<0b100000010, OOL, IOL, "il\t$rT, $val",
 336            ImmLoad, pattern>;
 337
 338 class ILVecInst<ValueType vectype, Operand immtype, PatLeaf xform>:
 339   ILInst<(outs VECREG:$rT), (ins immtype:$val),
 340          [(set (vectype VECREG:$rT), (vectype xform:$val))]>;
 341
 342 class ILRegInst<RegisterClass rclass, Operand immtype, PatLeaf xform>:
 343   ILInst<(outs rclass:$rT), (ins immtype:$val),
 344          [(set rclass:$rT, xform:$val)]>;
 345
 346 multiclass ImmediateLoad
 347 {
 348   def v2i64: ILVecInst<v2i64, s16imm_i64, v2i64SExt16Imm>;
 349   def v4i32: ILVecInst<v4i32, s16imm_i32, v4i32SExt16Imm>;
 350
 351   // TODO: Need v2f64, v4f32
 352
 353   def r64: ILRegInst<R64C, s16imm_i64, immSExt16>;
 354   def r32: ILRegInst<R32C, s16imm_i32, immSExt16>;
 355   def f32: ILRegInst<R32FP, s16imm_f32, fpimmSExt16>;
 356   def f64: ILRegInst<R64FP, s16imm_f64, fpimmSExt16>;
 357 }
 358
 359 defm IL : ImmediateLoad;
 360
 361 class ILHUInst<dag OOL, dag IOL, list<dag> pattern>:
 362   RI16Form<0b010000010, OOL, IOL, "ilhu\t$rT, $val",
 363            ImmLoad, pattern>;
 364
 365 class ILHUVecInst<ValueType vectype, Operand immtype, PatLeaf xform>:
 366   ILHUInst<(outs VECREG:$rT), (ins immtype:$val),
 367            [(set (vectype VECREG:$rT), (vectype xform:$val))]>;
 368
 369 class ILHURegInst<RegisterClass rclass, Operand immtype, PatLeaf xform>:
 370   ILHUInst<(outs rclass:$rT), (ins immtype:$val),
 371            [(set rclass:$rT, xform:$val)]>;
 372
 373 multiclass ImmLoadHalfwordUpper
 374 {
 375   def v2i64: ILHUVecInst<v2i64, u16imm_i64, immILHUvec_i64>;
 376   def v4i32: ILHUVecInst<v4i32, u16imm_i32, immILHUvec>;
 377
 378   def r64: ILHURegInst<R64C, u16imm_i64, hi16>;
 379   def r32: ILHURegInst<R32C, u16imm_i32, hi16>;
 380
 381   // Loads the high portion of an address
 382   def hi: ILHURegInst<R32C, symbolHi, hi16>;
 383
 384   // Used in custom lowering constant SFP loads:
 385   def f32: ILHURegInst<R32FP, f16imm, hi16_f32>;
 386 }
 387
 388 defm ILHU : ImmLoadHalfwordUpper;
 389
 390 // Immediate load address (can also be used to load 18-bit unsigned constants,
 391 // see the zext 16->32 pattern)
 392
 393 class ILAInst<dag OOL, dag IOL, list<dag> pattern>:
 394   RI18Form<0b1000010, OOL, IOL, "ila\t$rT, $val",
 395            LoadNOP, pattern>;
 396
 397 class ILAVecInst<ValueType vectype, Operand immtype, PatLeaf xform>:
 398   ILAInst<(outs VECREG:$rT), (ins immtype:$val),
 399           [(set (vectype VECREG:$rT), (vectype xform:$val))]>;
 400
 401 class ILARegInst<RegisterClass rclass, Operand immtype, PatLeaf xform>:
 402   ILAInst<(outs rclass:$rT), (ins immtype:$val),
 403           [(set rclass:$rT, xform:$val)]>;
 404
 405 multiclass ImmLoadAddress
 406 {
 407   def v2i64: ILAVecInst<v2i64, u18imm, v2i64Uns18Imm>;
 408   def v4i32: ILAVecInst<v4i32, u18imm, v4i32Uns18Imm>;
 409
 410   def r64: ILARegInst<R64C, u18imm_i64, imm18>;
 411   def r32: ILARegInst<R32C, u18imm, imm18>;
 412   def f32: ILARegInst<R32FP, f18imm, fpimm18>;
 413   def f64: ILARegInst<R64FP, f18imm_f64, fpimm18>;
 414
 415   def hi: ILARegInst<R32C, symbolHi, imm18>;
 416   def lo: ILARegInst<R32C, symbolLo, imm18>;
 417
 418   def lsa: ILAInst<(outs R32C:$rT), (ins symbolLSA:$val),
 419                    [/* no pattern */]>;
 420 }
 421
 422 defm ILA : ImmLoadAddress;
 423
 424 // Immediate OR, Halfword Lower: The "other" part of loading large constants
 425 // into 32-bit registers. See the anonymous pattern Pat<(i32 imm:$imm), ...>
 426 // Note that these are really two operand instructions, but they're encoded
 427 // as three operands with the first two arguments tied-to each other.
 428
 429 class IOHLInst<dag OOL, dag IOL, list<dag> pattern>:
 430   RI16Form<0b100000110, OOL, IOL, "iohl\t$rT, $val",
 431            ImmLoad, pattern>,
 432   RegConstraint<"$rS = $rT">,
 433   NoEncode<"$rS">;
 434
 435 class IOHLVecInst<ValueType vectype, Operand immtype /* , PatLeaf xform */>:
 436   IOHLInst<(outs VECREG:$rT), (ins VECREG:$rS, immtype:$val),
 437            [/* no pattern */]>;
 438
 439 class IOHLRegInst<RegisterClass rclass, Operand immtype /* , PatLeaf xform */>:
 440   IOHLInst<(outs rclass:$rT), (ins rclass:$rS, immtype:$val),
 441            [/* no pattern */]>;
 442
 443 multiclass ImmOrHalfwordLower
 444 {
 445   def v2i64: IOHLVecInst<v2i64, u16imm_i64>;
 446   def v4i32: IOHLVecInst<v4i32, u16imm_i32>;
 447
 448   def r32: IOHLRegInst<R32C, i32imm>;
 449   def f32: IOHLRegInst<R32FP, f32imm>;
 450
 451   def lo: IOHLRegInst<R32C, symbolLo>;
 452 }
 453
 454 defm IOHL: ImmOrHalfwordLower;
 455
 456 // Form select mask for bytes using immediate, used in conjunction with the
 457 // SELB instruction:
 458
 459 class FSMBIVec<ValueType vectype>:
 460   RI16Form<0b101001100, (outs VECREG:$rT), (ins u16imm:$val),
 461           "fsmbi\t$rT, $val",
 462           SelectOp,
 463           [(set (vectype VECREG:$rT), (SPUselmask (i16 immU16:$val)))]>;
 464
 465 multiclass FormSelectMaskBytesImm
 466 {
 467   def v16i8: FSMBIVec<v16i8>;
 468   def v8i16: FSMBIVec<v8i16>;
 469   def v4i32: FSMBIVec<v4i32>;
 470   def v2i64: FSMBIVec<v2i64>;
 471 }
 472
 473 defm FSMBI : FormSelectMaskBytesImm;
 474
 475 // fsmb: Form select mask for bytes. N.B. Input operand, $rA, is 16-bits
 476 class FSMBInst<dag OOL, dag IOL, list<dag> pattern>:
 477     RRForm_1<0b01101101100, OOL, IOL, "fsmb\t$rT, $rA", SelectOp,
 478              pattern>;
 479
 480 class FSMBRegInst<RegisterClass rclass, ValueType vectype>:
 481     FSMBInst<(outs VECREG:$rT), (ins rclass:$rA),
 482              [(set (vectype VECREG:$rT), (SPUselmask rclass:$rA))]>;
 483
 484 class FSMBVecInst<ValueType vectype>:
 485     FSMBInst<(outs VECREG:$rT), (ins VECREG:$rA),
 486              [(set (vectype VECREG:$rT),
 487                    (SPUselmask (vectype VECREG:$rA)))]>;
 488
 489 multiclass FormSelectMaskBits {
 490   def v16i8_r16: FSMBRegInst<R16C, v16i8>;
 491   def v16i8:     FSMBVecInst<v16i8>;
 492 }
 493
 494 defm FSMB: FormSelectMaskBits;
 495
 496 // fsmh: Form select mask for halfwords. N.B., Input operand, $rA, is
 497 // only 8-bits wide (even though it's input as 16-bits here)
 498
 499 class FSMHInst<dag OOL, dag IOL, list<dag> pattern>:
 500     RRForm_1<0b10101101100, OOL, IOL, "fsmh\t$rT, $rA", SelectOp,
 501              pattern>;
 502
 503 class FSMHRegInst<RegisterClass rclass, ValueType vectype>:
 504     FSMHInst<(outs VECREG:$rT), (ins rclass:$rA),
 505              [(set (vectype VECREG:$rT), (SPUselmask rclass:$rA))]>;
 506
 507 class FSMHVecInst<ValueType vectype>:
 508     FSMHInst<(outs VECREG:$rT), (ins VECREG:$rA),
 509              [(set (vectype VECREG:$rT),
 510                    (SPUselmask (vectype VECREG:$rA)))]>;
 511
 512 multiclass FormSelectMaskHalfword {
 513   def v8i16_r16: FSMHRegInst<R16C, v8i16>;
 514   def v8i16:     FSMHVecInst<v8i16>;
 515 }
 516
 517 defm FSMH: FormSelectMaskHalfword;
 518
 519 // fsm: Form select mask for words. Like the other fsm* instructions,
 520 // only the lower 4 bits of $rA are significant.
 521
 522 class FSMInst<dag OOL, dag IOL, list<dag> pattern>:
 523     RRForm_1<0b00101101100, OOL, IOL, "fsm\t$rT, $rA", SelectOp,
 524              pattern>;
 525
 526 class FSMRegInst<ValueType vectype, RegisterClass rclass>:
 527     FSMInst<(outs VECREG:$rT), (ins rclass:$rA),
 528             [(set (vectype VECREG:$rT), (SPUselmask rclass:$rA))]>;
 529
 530 class FSMVecInst<ValueType vectype>:
 531     FSMInst<(outs VECREG:$rT), (ins VECREG:$rA),
 532             [(set (vectype VECREG:$rT), (SPUselmask (vectype VECREG:$rA)))]>;
 533
 534 multiclass FormSelectMaskWord {
 535   def v4i32: FSMVecInst<v4i32>;
 536
 537   def r32 :  FSMRegInst<v4i32, R32C>;
 538   def r16 :  FSMRegInst<v4i32, R16C>;
 539 }
 540
 541 defm FSM : FormSelectMaskWord;
 542
 543 // Special case when used for i64 math operations
 544 multiclass FormSelectMaskWord64 {
 545   def r32 : FSMRegInst<v2i64, R32C>;
 546   def r16 : FSMRegInst<v2i64, R16C>;
 547 }
 548
 549 defm FSM64 : FormSelectMaskWord64;
 550
 551 //===----------------------------------------------------------------------===//
 552 // Integer and Logical Operations:
 553 //===----------------------------------------------------------------------===//
 554
 555 def AHv8i16:
 556   RRForm<0b00010011000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 557     "ah\t$rT, $rA, $rB", IntegerOp,
 558     [(set (v8i16 VECREG:$rT), (int_spu_si_ah VECREG:$rA, VECREG:$rB))]>;
 559
 560 def : Pat<(add (v8i16 VECREG:$rA), (v8i16 VECREG:$rB)),
 561           (AHv8i16 VECREG:$rA, VECREG:$rB)>;
 562
 563 def AHr16:
 564   RRForm<0b00010011000, (outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
 565     "ah\t$rT, $rA, $rB", IntegerOp,
 566     [(set R16C:$rT, (add R16C:$rA, R16C:$rB))]>;
 567
 568 def AHIvec:
 569     RI10Form<0b10111000, (outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 570       "ahi\t$rT, $rA, $val", IntegerOp,
 571       [(set (v8i16 VECREG:$rT), (add (v8i16 VECREG:$rA),
 572                                      v8i16SExt10Imm:$val))]>;
 573
 574 def AHIr16:
 575   RI10Form<0b10111000, (outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
 576     "ahi\t$rT, $rA, $val", IntegerOp,
 577     [(set R16C:$rT, (add R16C:$rA, i16ImmSExt10:$val))]>;
 578
 579 // v4i32, i32 add instruction:
 580
 581 class AInst<dag OOL, dag IOL, list<dag> pattern>:
 582   RRForm<0b00000011000, OOL, IOL,
 583          "a\t$rT, $rA, $rB", IntegerOp,
 584          pattern>;
 585
 586 class AVecInst<ValueType vectype>:
 587   AInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 588         [(set (vectype VECREG:$rT), (add (vectype VECREG:$rA),
 589                                          (vectype VECREG:$rB)))]>;
 590
 591 class ARegInst<RegisterClass rclass>:
 592   AInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
 593         [(set rclass:$rT, (add rclass:$rA, rclass:$rB))]>;
 594
 595 multiclass AddInstruction {
 596   def v4i32: AVecInst<v4i32>;
 597   def v16i8: AVecInst<v16i8>;
 598   def r32:   ARegInst<R32C>;
 599 }
 600
 601 defm A : AddInstruction;
 602
 603 class AIInst<dag OOL, dag IOL, list<dag> pattern>:
 604     RI10Form<0b00111000, OOL, IOL,
 605              "ai\t$rT, $rA, $val", IntegerOp,
 606              pattern>;
 607
 608 class AIVecInst<ValueType vectype, PatLeaf immpred>:
 609     AIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 610             [(set (vectype VECREG:$rT), (add (vectype VECREG:$rA), immpred:$val))]>;
 611
 612 class AIFPVecInst<ValueType vectype, PatLeaf immpred>:
 613     AIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 614             [/* no pattern */]>;
 615
 616 class AIRegInst<RegisterClass rclass, PatLeaf immpred>:
 617     AIInst<(outs rclass:$rT), (ins rclass:$rA, s10imm_i32:$val),
 618            [(set rclass:$rT, (add rclass:$rA, immpred:$val))]>;
 619
 620 // This is used to add epsilons to floating point numbers in the f32 fdiv code:
 621 class AIFPInst<RegisterClass rclass, PatLeaf immpred>:
 622     AIInst<(outs rclass:$rT), (ins rclass:$rA, s10imm_i32:$val),
 623            [/* no pattern */]>;
 624
 625 multiclass AddImmediate {
 626   def v4i32: AIVecInst<v4i32, v4i32SExt10Imm>;
 627
 628   def r32: AIRegInst<R32C, i32ImmSExt10>;
 629
 630   def v4f32: AIFPVecInst<v4f32, v4i32SExt10Imm>;
 631   def f32: AIFPInst<R32FP, i32ImmSExt10>;
 632 }
 633
 634 defm AI : AddImmediate;
 635
 636 def SFHvec:
 637     RRForm<0b00010010000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 638       "sfh\t$rT, $rA, $rB", IntegerOp,
 639       [(set (v8i16 VECREG:$rT), (sub (v8i16 VECREG:$rA),
 640                                      (v8i16 VECREG:$rB)))]>;
 641
 642 def SFHr16:
 643     RRForm<0b00010010000, (outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
 644       "sfh\t$rT, $rA, $rB", IntegerOp,
 645       [(set R16C:$rT, (sub R16C:$rB, R16C:$rA))]>;
 646
 647 def SFHIvec:
 648     RI10Form<0b10110000, (outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 649       "sfhi\t$rT, $rA, $val", IntegerOp,
 650       [(set (v8i16 VECREG:$rT), (sub v8i16SExt10Imm:$val,
 651                                      (v8i16 VECREG:$rA)))]>;
 652
 653 def SFHIr16 : RI10Form<0b10110000, (outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
 654   "sfhi\t$rT, $rA, $val", IntegerOp,
 655   [(set R16C:$rT, (sub i16ImmSExt10:$val, R16C:$rA))]>;
 656
 657 def SFvec : RRForm<0b00000010000, (outs VECREG:$rT),
 658                                   (ins VECREG:$rA, VECREG:$rB),
 659   "sf\t$rT, $rA, $rB", IntegerOp,
 660   [(set (v4i32 VECREG:$rT), (sub (v4i32 VECREG:$rB), (v4i32 VECREG:$rA)))]>;
 661
 662
 663 def SFr32 : RRForm<0b00000010000, (outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
 664   "sf\t$rT, $rA, $rB", IntegerOp,
 665   [(set R32C:$rT, (sub R32C:$rB, R32C:$rA))]>;
 666
 667 def SFIvec:
 668     RI10Form<0b00110000, (outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 669       "sfi\t$rT, $rA, $val", IntegerOp,
 670       [(set (v4i32 VECREG:$rT), (sub v4i32SExt10Imm:$val,
 671                                      (v4i32 VECREG:$rA)))]>;
 672
 673 def SFIr32 : RI10Form<0b00110000, (outs R32C:$rT),
 674                                   (ins R32C:$rA, s10imm_i32:$val),
 675   "sfi\t$rT, $rA, $val", IntegerOp,
 676   [(set R32C:$rT, (sub i32ImmSExt10:$val, R32C:$rA))]>;
 677
 678 // ADDX: only available in vector form, doesn't match a pattern.
 679 class ADDXInst<dag OOL, dag IOL, list<dag> pattern>:
 680     RRForm<0b00000010110, OOL, IOL,
 681       "addx\t$rT, $rA, $rB",
 682       IntegerOp, pattern>;
 683
 684 class ADDXVecInst<ValueType vectype>:
 685     ADDXInst<(outs VECREG:$rT),
 686              (ins VECREG:$rA, VECREG:$rB, VECREG:$rCarry),
 687              [/* no pattern */]>,
 688     RegConstraint<"$rCarry = $rT">,
 689     NoEncode<"$rCarry">;
 690
 691 class ADDXRegInst<RegisterClass rclass>:
 692     ADDXInst<(outs rclass:$rT),
 693              (ins rclass:$rA, rclass:$rB, rclass:$rCarry),
 694              [/* no pattern */]>,
 695     RegConstraint<"$rCarry = $rT">,
 696     NoEncode<"$rCarry">;
 697
 698 multiclass AddExtended {
 699   def v2i64 : ADDXVecInst<v2i64>;
 700   def v4i32 : ADDXVecInst<v4i32>;
 701   def r64 : ADDXRegInst<R64C>;
 702   def r32 : ADDXRegInst<R32C>;
 703 }
 704
 705 defm ADDX : AddExtended;
 706
 707 // CG: Generate carry for add
 708 class CGInst<dag OOL, dag IOL, list<dag> pattern>:
 709     RRForm<0b01000011000, OOL, IOL,
 710       "cg\t$rT, $rA, $rB",
 711       IntegerOp, pattern>;
 712
 713 class CGVecInst<ValueType vectype>:
 714     CGInst<(outs VECREG:$rT),
 715            (ins VECREG:$rA, VECREG:$rB),
 716            [/* no pattern */]>;
 717
 718 class CGRegInst<RegisterClass rclass>:
 719     CGInst<(outs rclass:$rT),
 720            (ins rclass:$rA, rclass:$rB),
 721            [/* no pattern */]>;
 722
 723 multiclass CarryGenerate {
 724   def v2i64 : CGVecInst<v2i64>;
 725   def v4i32 : CGVecInst<v4i32>;
 726   def r64 : CGRegInst<R64C>;
 727   def r32 : CGRegInst<R32C>;
 728 }
 729
 730 defm CG : CarryGenerate;
 731
 732 // SFX: Subract from, extended. This is used in conjunction with BG to subtract
 733 // with carry (borrow, in this case)
 734 class SFXInst<dag OOL, dag IOL, list<dag> pattern>:
 735     RRForm<0b10000010110, OOL, IOL,
 736       "sfx\t$rT, $rA, $rB",
 737       IntegerOp, pattern>;
 738
 739 class SFXVecInst<ValueType vectype>:
 740     SFXInst<(outs VECREG:$rT),
 741             (ins VECREG:$rA, VECREG:$rB, VECREG:$rCarry),
 742              [/* no pattern */]>,
 743     RegConstraint<"$rCarry = $rT">,
 744     NoEncode<"$rCarry">;
 745
 746 class SFXRegInst<RegisterClass rclass>:
 747     SFXInst<(outs rclass:$rT),
 748             (ins rclass:$rA, rclass:$rB, rclass:$rCarry),
 749              [/* no pattern */]>,
 750     RegConstraint<"$rCarry = $rT">,
 751     NoEncode<"$rCarry">;
 752
 753 multiclass SubtractExtended {
 754   def v2i64 : SFXVecInst<v2i64>;
 755   def v4i32 : SFXVecInst<v4i32>;
 756   def r64 : SFXRegInst<R64C>;
 757   def r32 : SFXRegInst<R32C>;
 758 }
 759
 760 defm SFX : SubtractExtended;
 761
 762 // BG: only available in vector form, doesn't match a pattern.
 763 class BGInst<dag OOL, dag IOL, list<dag> pattern>:
 764     RRForm<0b01000010000, OOL, IOL,
 765       "bg\t$rT, $rA, $rB",
 766       IntegerOp, pattern>;
 767
 768 class BGVecInst<ValueType vectype>:
 769     BGInst<(outs VECREG:$rT),
 770            (ins VECREG:$rA, VECREG:$rB),
 771            [/* no pattern */]>;
 772
 773 class BGRegInst<RegisterClass rclass>:
 774     BGInst<(outs rclass:$rT),
 775            (ins rclass:$rA, rclass:$rB),
 776            [/* no pattern */]>;
 777
 778 multiclass BorrowGenerate {
 779   def v4i32 : BGVecInst<v4i32>;
 780   def v2i64 : BGVecInst<v2i64>;
 781   def r64 : BGRegInst<R64C>;
 782   def r32 : BGRegInst<R32C>;
 783 }
 784
 785 defm BG : BorrowGenerate;
 786
 787 // BGX: Borrow generate, extended.
 788 def BGXvec:
 789     RRForm<0b11000010110, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB,
 790                                 VECREG:$rCarry),
 791       "bgx\t$rT, $rA, $rB", IntegerOp,
 792       []>,
 793     RegConstraint<"$rCarry = $rT">,
 794     NoEncode<"$rCarry">;
 795
 796 // Halfword multiply variants:
 797 // N.B: These can be used to build up larger quantities (16x16 -> 32)
 798
 799 def MPYv8i16:
 800   RRForm<0b00100011110, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 801     "mpy\t$rT, $rA, $rB", IntegerMulDiv,
 802     [/* no pattern */]>;
 803
 804 def MPYr16:
 805   RRForm<0b00100011110, (outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
 806     "mpy\t$rT, $rA, $rB", IntegerMulDiv,
 807     [(set R16C:$rT, (mul R16C:$rA, R16C:$rB))]>;
 808
 809 // Unsigned 16-bit multiply:
 810
 811 class MPYUInst<dag OOL, dag IOL, list<dag> pattern>:
 812     RRForm<0b00110011110, OOL, IOL,
 813       "mpyu\t$rT, $rA, $rB", IntegerMulDiv,
 814       pattern>;
 815
 816 def MPYUv4i32:
 817   MPYUInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 818            [/* no pattern */]>;
 819
 820 def MPYUr16:
 821   MPYUInst<(outs R32C:$rT), (ins R16C:$rA, R16C:$rB),
 822            [(set R32C:$rT, (mul (zext R16C:$rA), (zext R16C:$rB)))]>;
 823
 824 def MPYUr32:
 825   MPYUInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
 826            [/* no pattern */]>;
 827
 828 // mpyi: multiply 16 x s10imm -> 32 result.
 829
 830 class MPYIInst<dag OOL, dag IOL, list<dag> pattern>:
 831   RI10Form<0b00101110, OOL, IOL,
 832     "mpyi\t$rT, $rA, $val", IntegerMulDiv,
 833     pattern>;
 834
 835 def MPYIvec:
 836   MPYIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 837            [(set (v8i16 VECREG:$rT),
 838                  (mul (v8i16 VECREG:$rA), v8i16SExt10Imm:$val))]>;
 839
 840 def MPYIr16:
 841   MPYIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
 842            [(set R16C:$rT, (mul R16C:$rA, i16ImmSExt10:$val))]>;
 843
 844 // mpyui: same issues as other multiplies, plus, this doesn't match a
 845 // pattern... but may be used during target DAG selection or lowering
 846
 847 class MPYUIInst<dag OOL, dag IOL, list<dag> pattern>:
 848   RI10Form<0b10101110, OOL, IOL,
 849            "mpyui\t$rT, $rA, $val", IntegerMulDiv,
 850            pattern>;
 851
 852 def MPYUIvec:
 853   MPYUIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 854             []>;
 855
 856 def MPYUIr16:
 857   MPYUIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
 858             []>;
 859
 860 // mpya: 16 x 16 + 16 -> 32 bit result
 861 class MPYAInst<dag OOL, dag IOL, list<dag> pattern>:
 862   RRRForm<0b0011, OOL, IOL,
 863           "mpya\t$rT, $rA, $rB, $rC", IntegerMulDiv,
 864           pattern>;
 865
 866 def MPYAv4i32:
 867   MPYAInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
 868            [(set (v4i32 VECREG:$rT),
 869                  (add (v4i32 (bitconvert (mul (v8i16 VECREG:$rA),
 870                                               (v8i16 VECREG:$rB)))),
 871                       (v4i32 VECREG:$rC)))]>;
 872
 873 def MPYAr32:
 874   MPYAInst<(outs R32C:$rT), (ins R16C:$rA, R16C:$rB, R32C:$rC),
 875            [(set R32C:$rT, (add (sext (mul R16C:$rA, R16C:$rB)),
 876                                 R32C:$rC))]>;
 877
 878 def MPYAr32_sext:
 879   MPYAInst<(outs R32C:$rT), (ins R16C:$rA, R16C:$rB, R32C:$rC),
 880            [(set R32C:$rT, (add (mul (sext R16C:$rA), (sext R16C:$rB)),
 881                                 R32C:$rC))]>;
 882
 883 def MPYAr32_sextinreg:
 884   MPYAInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB, R32C:$rC),
 885            [(set R32C:$rT, (add (mul (sext_inreg R32C:$rA, i16),
 886                                      (sext_inreg R32C:$rB, i16)),
 887                                 R32C:$rC))]>;
 888
 889 // mpyh: multiply high, used to synthesize 32-bit multiplies
 890 class MPYHInst<dag OOL, dag IOL, list<dag> pattern>:
 891   RRForm<0b10100011110, OOL, IOL,
 892          "mpyh\t$rT, $rA, $rB", IntegerMulDiv,
 893          pattern>;
 894
 895 def MPYHv4i32:
 896     MPYHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 897              [/* no pattern */]>;
 898
 899 def MPYHr32:
 900     MPYHInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
 901              [/* no pattern */]>;
 902
 903 // mpys: multiply high and shift right (returns the top half of
 904 // a 16-bit multiply, sign extended to 32 bits.)
 905
 906 class MPYSInst<dag OOL, dag IOL>:
 907     RRForm<0b11100011110, OOL, IOL,
 908       "mpys\t$rT, $rA, $rB", IntegerMulDiv,
 909       [/* no pattern */]>;
 910
 911 def MPYSv4i32:
 912     MPYSInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 913
 914 def MPYSr16:
 915     MPYSInst<(outs R32C:$rT), (ins R16C:$rA, R16C:$rB)>;
 916
 917 // mpyhh: multiply high-high (returns the 32-bit result from multiplying
 918 // the top 16 bits of the $rA, $rB)
 919
 920 class MPYHHInst<dag OOL, dag IOL>:
 921   RRForm<0b01100011110, OOL, IOL,
 922         "mpyhh\t$rT, $rA, $rB", IntegerMulDiv,
 923         [/* no pattern */]>;
 924
 925 def MPYHHv8i16:
 926     MPYHHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 927
 928 def MPYHHr32:
 929     MPYHHInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB)>;
 930
 931 // mpyhha: Multiply high-high, add to $rT:
 932
 933 class MPYHHAInst<dag OOL, dag IOL>:
 934     RRForm<0b01100010110, OOL, IOL,
 935       "mpyhha\t$rT, $rA, $rB", IntegerMulDiv,
 936       [/* no pattern */]>;
 937
 938 def MPYHHAvec:
 939     MPYHHAInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 940
 941 def MPYHHAr32:
 942     MPYHHAInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB)>;
 943
 944 // mpyhhu: Multiply high-high, unsigned, e.g.:
 945 //
 946 // +-------+-------+   +-------+-------+   +---------+
 947 // |  a0   .  a1   | x |  b0   .  b1   | = | a0 x b0 |
 948 // +-------+-------+   +-------+-------+   +---------+
 949 //
 950 // where a0, b0 are the upper 16 bits of the 32-bit word
 951
 952 class MPYHHUInst<dag OOL, dag IOL>:
 953     RRForm<0b01110011110, OOL, IOL,
 954       "mpyhhu\t$rT, $rA, $rB", IntegerMulDiv,
 955       [/* no pattern */]>;
 956
 957 def MPYHHUv4i32:
 958     MPYHHUInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 959
 960 def MPYHHUr32:
 961     MPYHHUInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB)>;
 962
 963 // mpyhhau: Multiply high-high, unsigned
 964
 965 class MPYHHAUInst<dag OOL, dag IOL>:
 966     RRForm<0b01110010110, OOL, IOL,
 967       "mpyhhau\t$rT, $rA, $rB", IntegerMulDiv,
 968       [/* no pattern */]>;
 969
 970 def MPYHHAUvec:
 971     MPYHHAUInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 972
 973 def MPYHHAUr32:
 974     MPYHHAUInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB)>;
 975
 976 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
 977 // clz: Count leading zeroes
 978 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
 979 class CLZInst<dag OOL, dag IOL, list<dag> pattern>:
 980     RRForm_1<0b10100101010, OOL, IOL, "clz\t$rT, $rA",
 981              IntegerOp, pattern>;
 982
 983 class CLZRegInst<RegisterClass rclass>:
 984     CLZInst<(outs rclass:$rT), (ins rclass:$rA),
 985             [(set rclass:$rT, (ctlz rclass:$rA))]>;
 986
 987 class CLZVecInst<ValueType vectype>:
 988     CLZInst<(outs VECREG:$rT), (ins VECREG:$rA),
 989             [(set (vectype VECREG:$rT), (ctlz (vectype VECREG:$rA)))]>;
 990
 991 multiclass CountLeadingZeroes {
 992   def v4i32 : CLZVecInst<v4i32>;
 993   def r32   : CLZRegInst<R32C>;
 994 }
 995
 996 defm CLZ : CountLeadingZeroes;
 997
 998 // cntb: Count ones in bytes (aka "population count")
 999 //
1000 // NOTE: This instruction is really a vector instruction, but the custom
1001 // lowering code uses it in unorthodox ways to support CTPOP for other
1002 // data types!
1003
1004 def CNTBv16i8:
1005     RRForm_1<0b00101101010, (outs VECREG:$rT), (ins VECREG:$rA),
1006       "cntb\t$rT, $rA", IntegerOp,
1007       [(set (v16i8 VECREG:$rT), (SPUcntb (v16i8 VECREG:$rA)))]>;
1008
1009 def CNTBv8i16 :
1010     RRForm_1<0b00101101010, (outs VECREG:$rT), (ins VECREG:$rA),
1011       "cntb\t$rT, $rA", IntegerOp,
1012       [(set (v8i16 VECREG:$rT), (SPUcntb (v8i16 VECREG:$rA)))]>;
1013
1014 def CNTBv4i32 :
1015     RRForm_1<0b00101101010, (outs VECREG:$rT), (ins VECREG:$rA),
1016       "cntb\t$rT, $rA", IntegerOp,
1017       [(set (v4i32 VECREG:$rT), (SPUcntb (v4i32 VECREG:$rA)))]>;
1018
1019 // gbb: Gather the low order bits from each byte in $rA into a single 16-bit
1020 // quantity stored into $rT's slot 0, upper 16 bits are zeroed, as are
1021 // slots 1-3.
1022 //
1023 // Note: This instruction "pairs" with the fsmb instruction for all of the
1024 // various types defined here.
1025 //
1026 // Note 2: The "VecInst" and "RegInst" forms refer to the result being either
1027 // a vector or register.
1028
1029 class GBBInst<dag OOL, dag IOL, list<dag> pattern>:
1030   RRForm_1<0b01001101100, OOL, IOL, "gbb\t$rT, $rA", GatherOp, pattern>;
1031
1032 class GBBRegInst<RegisterClass rclass, ValueType vectype>:
1033   GBBInst<(outs rclass:$rT), (ins VECREG:$rA),
1034           [/* no pattern */]>;
1035
1036 class GBBVecInst<ValueType vectype>:
1037   GBBInst<(outs VECREG:$rT), (ins VECREG:$rA),
1038           [/* no pattern */]>;
1039
1040 multiclass GatherBitsFromBytes {
1041   def v16i8_r32: GBBRegInst<R32C, v16i8>;
1042   def v16i8_r16: GBBRegInst<R16C, v16i8>;
1043   def v16i8:     GBBVecInst<v16i8>;
1044 }
1045
1046 defm GBB: GatherBitsFromBytes;
1047
1048 // gbh: Gather all low order bits from each halfword in $rA into a single
1049 // 8-bit quantity stored in $rT's slot 0, with the upper bits of $rT set to 0
1050 // and slots 1-3 also set to 0.
1051 //
1052 // See notes for GBBInst, above.
1053
1054 class GBHInst<dag OOL, dag IOL, list<dag> pattern>:
1055     RRForm_1<0b10001101100, OOL, IOL, "gbh\t$rT, $rA", GatherOp,
1056              pattern>;
1057
1058 class GBHRegInst<RegisterClass rclass, ValueType vectype>:
1059     GBHInst<(outs rclass:$rT), (ins VECREG:$rA),
1060             [/* no pattern */]>;
1061
1062 class GBHVecInst<ValueType vectype>:
1063     GBHInst<(outs VECREG:$rT), (ins VECREG:$rA),
1064             [/* no pattern */]>;
1065
1066 multiclass GatherBitsHalfword {
1067   def v8i16_r32: GBHRegInst<R32C, v8i16>;
1068   def v8i16_r16: GBHRegInst<R16C, v8i16>;
1069   def v8i16:     GBHVecInst<v8i16>;
1070 }
1071
1072 defm GBH: GatherBitsHalfword;
1073
1074 // gb: Gather all low order bits from each word in $rA into a single
1075 // 4-bit quantity stored in $rT's slot 0, upper bits in $rT set to 0,
1076 // as well as slots 1-3.
1077 //
1078 // See notes for gbb, above.
1079
1080 class GBInst<dag OOL, dag IOL, list<dag> pattern>:
1081     RRForm_1<0b00001101100, OOL, IOL, "gb\t$rT, $rA", GatherOp,
1082              pattern>;
1083
1084 class GBRegInst<RegisterClass rclass, ValueType vectype>:
1085     GBInst<(outs rclass:$rT), (ins VECREG:$rA),
1086            [/* no pattern */]>;
1087
1088 class GBVecInst<ValueType vectype>:
1089     GBInst<(outs VECREG:$rT), (ins VECREG:$rA),
1090            [/* no pattern */]>;
1091
1092 multiclass GatherBitsWord {
1093   def v4i32_r32: GBRegInst<R32C, v4i32>;
1094   def v4i32_r16: GBRegInst<R16C, v4i32>;
1095   def v4i32:     GBVecInst<v4i32>;
1096 }
1097
1098 defm GB: GatherBitsWord;
1099
1100 // avgb: average bytes
1101 def AVGB:
1102     RRForm<0b11001011000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1103       "avgb\t$rT, $rA, $rB", ByteOp,
1104       []>;
1105
1106 // absdb: absolute difference of bytes
1107 def ABSDB:
1108     RRForm<0b11001010000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1109       "absdb\t$rT, $rA, $rB", ByteOp,
1110       []>;
1111
1112 // sumb: sum bytes into halfwords
1113 def SUMB:
1114     RRForm<0b11001010010, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1115       "sumb\t$rT, $rA, $rB", ByteOp,
1116       []>;
1117
1118 // Sign extension operations:
1119 class XSBHInst<dag OOL, dag IOL, list<dag> pattern>:
1120     RRForm_1<0b01101101010, OOL, IOL,
1121       "xsbh\t$rDst, $rSrc",
1122       IntegerOp, pattern>;
1123
1124 class XSBHInRegInst<RegisterClass rclass, list<dag> pattern>:
1125     XSBHInst<(outs rclass:$rDst), (ins rclass:$rSrc),
1126              pattern>;
1127
1128 multiclass ExtendByteHalfword {
1129   def v16i8:     XSBHInst<(outs VECREG:$rDst), (ins VECREG:$rSrc),
1130                           [
1131                   /*(set (v8i16 VECREG:$rDst), (sext (v8i16 VECREG:$rSrc)))*/]>;
1132   def r8:        XSBHInst<(outs R16C:$rDst), (ins R8C:$rSrc),
1133                           [(set R16C:$rDst, (sext R8C:$rSrc))]>;
1134   def r16:       XSBHInRegInst<R16C,
1135                                [(set R16C:$rDst, (sext_inreg R16C:$rSrc, i8))]>;
1136
1137   // 32-bit form for XSBH: used to sign extend 8-bit quantities to 16-bit
1138   // quantities to 32-bit quantities via a 32-bit register (see the sext 8->32
1139   // pattern below). Intentionally doesn't match a pattern because we want the
1140   // sext 8->32 pattern to do the work for us, namely because we need the extra
1141   // XSHWr32.
1142   def r32:   XSBHInRegInst<R32C, [/* no pattern */]>;
1143
1144   // Same as the 32-bit version, but for i64
1145   def r64:   XSBHInRegInst<R64C, [/* no pattern */]>;
1146 }
1147
1148 defm XSBH : ExtendByteHalfword;
1149
1150 // Sign extend halfwords to words:
1151
1152 class XSHWInst<dag OOL, dag IOL, list<dag> pattern>:
1153     RRForm_1<0b01101101010, OOL, IOL, "xshw\t$rDest, $rSrc",
1154             IntegerOp, pattern>;
1155
1156 class XSHWVecInst<ValueType in_vectype, ValueType out_vectype>:
1157     XSHWInst<(outs VECREG:$rDest), (ins VECREG:$rSrc),
1158              [(set (out_vectype VECREG:$rDest),
1159                    (sext (in_vectype VECREG:$rSrc)))]>;
1160
1161 class XSHWInRegInst<RegisterClass rclass, list<dag> pattern>:
1162     XSHWInst<(outs rclass:$rDest), (ins rclass:$rSrc),
1163              pattern>;
1164
1165 class XSHWRegInst<RegisterClass rclass>:
1166     XSHWInst<(outs rclass:$rDest), (ins R16C:$rSrc),
1167              [(set rclass:$rDest, (sext R16C:$rSrc))]>;
1168
1169 multiclass ExtendHalfwordWord {
1170   def v4i32: XSHWVecInst<v4i32, v8i16>;
1171
1172   def r16:   XSHWRegInst<R32C>;
1173
1174   def r32:   XSHWInRegInst<R32C,
1175                           [(set R32C:$rDest, (sext_inreg R32C:$rSrc, i16))]>;
1176   def r64:   XSHWInRegInst<R64C, [/* no pattern */]>;
1177 }
1178
1179 defm XSHW : ExtendHalfwordWord;
1180
1181 // Sign-extend words to doublewords (32->64 bits)
1182
1183 class XSWDInst<dag OOL, dag IOL, list<dag> pattern>:
1184     RRForm_1<0b01100101010, OOL, IOL, "xswd\t$rDst, $rSrc",
1185               IntegerOp, pattern>;
1186
1187 class XSWDVecInst<ValueType in_vectype, ValueType out_vectype>:
1188     XSWDInst<(outs VECREG:$rDst), (ins VECREG:$rSrc),
1189              [/*(set (out_vectype VECREG:$rDst),
1190                    (sext (out_vectype VECREG:$rSrc)))*/]>;
1191
1192 class XSWDRegInst<RegisterClass in_rclass, RegisterClass out_rclass>:
1193     XSWDInst<(outs out_rclass:$rDst), (ins in_rclass:$rSrc),
1194              [(set out_rclass:$rDst, (sext in_rclass:$rSrc))]>;
1195
1196 multiclass ExtendWordToDoubleWord {
1197   def v2i64: XSWDVecInst<v4i32, v2i64>;
1198   def r64:   XSWDRegInst<R32C, R64C>;
1199
1200   def r64_inreg: XSWDInst<(outs R64C:$rDst), (ins R64C:$rSrc),
1201                           [(set R64C:$rDst, (sext_inreg R64C:$rSrc, i32))]>;
1202 }
1203
1204 defm XSWD : ExtendWordToDoubleWord;
1205
1206 // AND operations
1207
1208 class ANDInst<dag OOL, dag IOL, list<dag> pattern> :
1209     RRForm<0b10000011000, OOL, IOL, "and\t$rT, $rA, $rB",
1210            IntegerOp, pattern>;
1211
1212 class ANDVecInst<ValueType vectype>:
1213     ANDInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1214              [(set (vectype VECREG:$rT), (and (vectype VECREG:$rA),
1215                                               (vectype VECREG:$rB)))]>;
1216
1217 class ANDRegInst<RegisterClass rclass>:
1218     ANDInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1219              [(set rclass:$rT, (and rclass:$rA, rclass:$rB))]>;
1220
1221 multiclass BitwiseAnd
1222 {
1223   def v16i8: ANDVecInst<v16i8>;
1224   def v8i16: ANDVecInst<v8i16>;
1225   def v4i32: ANDVecInst<v4i32>;
1226   def v2i64: ANDVecInst<v2i64>;
1227
1228   def r128:  ANDRegInst<GPRC>;
1229   def r64:   ANDRegInst<R64C>;
1230   def r32:   ANDRegInst<R32C>;
1231   def r16:   ANDRegInst<R16C>;
1232   def r8:    ANDRegInst<R8C>;
1233
1234   //===---------------------------------------------
1235   // Special instructions to perform the fabs instruction
1236   def fabs32: ANDInst<(outs R32FP:$rT), (ins R32FP:$rA, R32C:$rB),
1237                       [/* Intentionally does not match a pattern */]>;
1238
1239   def fabs64: ANDInst<(outs R64FP:$rT), (ins R64FP:$rA, R64C:$rB),
1240                       [/* Intentionally does not match a pattern */]>;
1241
1242   def fabsvec: ANDInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1243                        [/* Intentionally does not match a pattern */]>;
1244
1245   //===---------------------------------------------
1246
1247   // Hacked form of AND to zero-extend 16-bit quantities to 32-bit
1248   // quantities -- see 16->32 zext pattern.
1249   //
1250   // This pattern is somewhat artificial, since it might match some
1251   // compiler generated pattern but it is unlikely to do so.
1252
1253   def i16i32: ANDInst<(outs R32C:$rT), (ins R16C:$rA, R32C:$rB),
1254                       [(set R32C:$rT, (and (zext R16C:$rA), R32C:$rB))]>;
1255 }
1256
1257 defm AND : BitwiseAnd;
1258
1259
1260 def vnot_cell_conv : PatFrag<(ops node:$in),
1261                              (xor node:$in, (bitconvert (v4i32 immAllOnesV)))>;
1262
1263 // N.B.: vnot_cell_conv is one of those special target selection pattern
1264 // fragments,
1265 // in which we expect there to be a bit_convert on the constant. Bear in mind
1266 // that llvm translates "not <reg>" to "xor <reg>, -1" (or in this case, a
1267 // constant -1 vector.)
1268
1269 class ANDCInst<dag OOL, dag IOL, list<dag> pattern>:
1270     RRForm<0b10000011010, OOL, IOL, "andc\t$rT, $rA, $rB",
1271            IntegerOp, pattern>;
1272
1273 class ANDCVecInst<ValueType vectype, PatFrag vnot_frag = vnot>:
1274     ANDCInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1275              [(set (vectype VECREG:$rT),
1276                    (and (vectype VECREG:$rA),
1277                         (vnot_frag (vectype VECREG:$rB))))]>;
1278
1279 class ANDCRegInst<RegisterClass rclass>:
1280     ANDCInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1281              [(set rclass:$rT, (and rclass:$rA, (not rclass:$rB)))]>;
1282
1283 multiclass AndComplement
1284 {
1285   def v16i8: ANDCVecInst<v16i8>;
1286   def v8i16: ANDCVecInst<v8i16>;
1287   def v4i32: ANDCVecInst<v4i32>;
1288   def v2i64: ANDCVecInst<v2i64>;
1289
1290   def r128: ANDCRegInst<GPRC>;
1291   def r64:  ANDCRegInst<R64C>;
1292   def r32:  ANDCRegInst<R32C>;
1293   def r16:  ANDCRegInst<R16C>;
1294   def r8:   ANDCRegInst<R8C>;
1295
1296   // Sometimes, the xor pattern has a bitcast constant:
1297   def v16i8_conv: ANDCVecInst<v16i8, vnot_cell_conv>;
1298 }
1299
1300 defm ANDC : AndComplement;
1301
1302 class ANDBIInst<dag OOL, dag IOL, list<dag> pattern>:
1303     RI10Form<0b01101000, OOL, IOL, "andbi\t$rT, $rA, $val",
1304              ByteOp, pattern>;
1305
1306 multiclass AndByteImm
1307 {
1308   def v16i8: ANDBIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1309                        [(set (v16i8 VECREG:$rT),
1310                              (and (v16i8 VECREG:$rA),
1311                                   (v16i8 v16i8U8Imm:$val)))]>;
1312
1313   def r8: ANDBIInst<(outs R8C:$rT), (ins R8C:$rA, u10imm_i8:$val),
1314                     [(set R8C:$rT, (and R8C:$rA, immU8:$val))]>;
1315 }
1316
1317 defm ANDBI : AndByteImm;
1318
1319 class ANDHIInst<dag OOL, dag IOL, list<dag> pattern> :
1320     RI10Form<0b10101000, OOL, IOL, "andhi\t$rT, $rA, $val",
1321              ByteOp, pattern>;
1322
1323 multiclass AndHalfwordImm
1324 {
1325   def v8i16: ANDHIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
1326                        [(set (v8i16 VECREG:$rT),
1327                              (and (v8i16 VECREG:$rA), v8i16SExt10Imm:$val))]>;
1328
1329   def r16: ANDHIInst<(outs R16C:$rT), (ins R16C:$rA, u10imm:$val),
1330                      [(set R16C:$rT, (and R16C:$rA, i16ImmUns10:$val))]>;
1331
1332   // Zero-extend i8 to i16:
1333   def i8i16: ANDHIInst<(outs R16C:$rT), (ins R8C:$rA, u10imm:$val),
1334                       [(set R16C:$rT, (and (zext R8C:$rA), i16ImmUns10:$val))]>;
1335 }
1336
1337 defm ANDHI : AndHalfwordImm;
1338
1339 class ANDIInst<dag OOL, dag IOL, list<dag> pattern> :
1340     RI10Form<0b00101000, OOL, IOL, "andi\t$rT, $rA, $val",
1341              IntegerOp, pattern>;
1342
1343 multiclass AndWordImm
1344 {
1345   def v4i32: ANDIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
1346                       [(set (v4i32 VECREG:$rT),
1347                             (and (v4i32 VECREG:$rA), v4i32SExt10Imm:$val))]>;
1348
1349   def r32: ANDIInst<(outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
1350                     [(set R32C:$rT, (and R32C:$rA, i32ImmSExt10:$val))]>;
1351
1352   // Hacked form of ANDI to zero-extend i8 quantities to i32. See the zext 8->32
1353   // pattern below.
1354   def i8i32: ANDIInst<(outs R32C:$rT), (ins R8C:$rA, s10imm_i32:$val),
1355                       [(set R32C:$rT,
1356                             (and (zext R8C:$rA), i32ImmSExt10:$val))]>;
1357
1358   // Hacked form of ANDI to zero-extend i16 quantities to i32. See the
1359   // zext 16->32 pattern below.
1360   //
1361   // Note that this pattern is somewhat artificial, since it might match
1362   // something the compiler generates but is unlikely to occur in practice.
1363   def i16i32: ANDIInst<(outs R32C:$rT), (ins R16C:$rA, s10imm_i32:$val),
1364                        [(set R32C:$rT,
1365                              (and (zext R16C:$rA), i32ImmSExt10:$val))]>;
1366 }
1367
1368 defm ANDI : AndWordImm;
1369
1370 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
1371 // Bitwise OR group:
1372 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
1373
1374 // Bitwise "or" (N.B.: These are also register-register copy instructions...)
1375 class ORInst<dag OOL, dag IOL, list<dag> pattern>:
1376     RRForm<0b10000010000, OOL, IOL, "or\t$rT, $rA, $rB",
1377            IntegerOp, pattern>;
1378
1379 class ORVecInst<ValueType vectype>:
1380     ORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1381            [(set (vectype VECREG:$rT), (or (vectype VECREG:$rA),
1382                                            (vectype VECREG:$rB)))]>;
1383
1384 class ORRegInst<RegisterClass rclass>:
1385     ORInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1386            [(set rclass:$rT, (or rclass:$rA, rclass:$rB))]>;
1387
1388
1389 multiclass BitwiseOr
1390 {
1391   def v16i8: ORVecInst<v16i8>;
1392   def v8i16: ORVecInst<v8i16>;
1393   def v4i32: ORVecInst<v4i32>;
1394   def v2i64: ORVecInst<v2i64>;
1395
1396   def v4f32: ORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1397                     [(set (v4f32 VECREG:$rT),
1398                           (v4f32 (bitconvert (or (v4i32 VECREG:$rA),
1399                                                  (v4i32 VECREG:$rB)))))]>;
1400
1401   def v2f64: ORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1402                     [(set (v2f64 VECREG:$rT),
1403                           (v2f64 (bitconvert (or (v2i64 VECREG:$rA),
1404                                                  (v2i64 VECREG:$rB)))))]>;
1405
1406   def r128: ORRegInst<GPRC>;
1407   def r64:  ORRegInst<R64C>;
1408   def r32:  ORRegInst<R32C>;
1409   def r16:  ORRegInst<R16C>;
1410   def r8:   ORRegInst<R8C>;
1411
1412   // OR instructions used to copy f32 and f64 registers.
1413   def f32: ORInst<(outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
1414                   [/* no pattern */]>;
1415
1416   def f64: ORInst<(outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB),
1417                   [/* no pattern */]>;
1418 }
1419
1420 defm OR : BitwiseOr;
1421
1422 //===----------------------------------------------------------------------===//
1423 // SPU::PREFSLOT2VEC and VEC2PREFSLOT re-interpretations of registers
1424 //===----------------------------------------------------------------------===//
1425 def : Pat<(v16i8 (SPUprefslot2vec R8C:$rA)),
1426           (COPY_TO_REGCLASS R8C:$rA, VECREG)>;
1427
1428 def : Pat<(v8i16 (SPUprefslot2vec R16C:$rA)),
1429           (COPY_TO_REGCLASS R16C:$rA, VECREG)>;
1430
1431 def : Pat<(v4i32 (SPUprefslot2vec R32C:$rA)),
1432           (COPY_TO_REGCLASS R32C:$rA, VECREG)>;
1433
1434 def : Pat<(v2i64 (SPUprefslot2vec R64C:$rA)),
1435           (COPY_TO_REGCLASS R64C:$rA, VECREG)>;
1436
1437 def : Pat<(v4f32 (SPUprefslot2vec R32FP:$rA)),
1438           (COPY_TO_REGCLASS R32FP:$rA, VECREG)>;
1439
1440 def : Pat<(v2f64 (SPUprefslot2vec R64FP:$rA)),
1441           (COPY_TO_REGCLASS R64FP:$rA, VECREG)>;
1442
1443 def : Pat<(i8 (SPUvec2prefslot (v16i8 VECREG:$rA))),
1444           (COPY_TO_REGCLASS (v16i8 VECREG:$rA), R8C)>;
1445
1446 def : Pat<(i16 (SPUvec2prefslot (v8i16 VECREG:$rA))),
1447           (COPY_TO_REGCLASS (v8i16 VECREG:$rA), R16C)>;
1448
1449 def : Pat<(i32 (SPUvec2prefslot (v4i32 VECREG:$rA))),
1450           (COPY_TO_REGCLASS (v4i32 VECREG:$rA), R32C)>;
1451
1452 def : Pat<(i64 (SPUvec2prefslot (v2i64 VECREG:$rA))),
1453           (COPY_TO_REGCLASS (v2i64 VECREG:$rA), R64C)>;
1454
1455 def : Pat<(f32 (SPUvec2prefslot (v4f32 VECREG:$rA))),
1456           (COPY_TO_REGCLASS (v4f32 VECREG:$rA), R32FP)>;
1457
1458 def : Pat<(f64 (SPUvec2prefslot (v2f64 VECREG:$rA))),
1459           (COPY_TO_REGCLASS (v2f64 VECREG:$rA), R64FP)>;
1460
1461 // Load Register: This is an assembler alias for a bitwise OR of a register
1462 // against itself. It's here because it brings some clarity to assembly
1463 // language output.
1464
1465 let hasCtrlDep = 1 in {
1466     class LRInst<dag OOL, dag IOL>
1467               : SPUInstr<OOL, IOL, "lr\t$rT, $rA", IntegerOp> {
1468       bits<7> RA;
1469       bits<7> RT;
1470
1471       let Pattern = [/*no pattern*/];
1472
1473       let Inst{0-10} = 0b10000010000;   /* It's an OR operation */
1474       let Inst{11-17} = RA;
1475       let Inst{18-24} = RA;
1476       let Inst{25-31} = RT;
1477     }
1478
1479     class LRVecInst<ValueType vectype>:
1480         LRInst<(outs VECREG:$rT), (ins VECREG:$rA)>;
1481
1482     class LRRegInst<RegisterClass rclass>:
1483         LRInst<(outs rclass:$rT), (ins rclass:$rA)>;
1484
1485     multiclass LoadRegister {
1486       def v2i64: LRVecInst<v2i64>;
1487       def v2f64: LRVecInst<v2f64>;
1488       def v4i32: LRVecInst<v4i32>;
1489       def v4f32: LRVecInst<v4f32>;
1490       def v8i16: LRVecInst<v8i16>;
1491       def v16i8: LRVecInst<v16i8>;
1492
1493       def r128:  LRRegInst<GPRC>;
1494       def r64:   LRRegInst<R64C>;
1495       def f64:   LRRegInst<R64FP>;
1496       def r32:   LRRegInst<R32C>;
1497       def f32:   LRRegInst<R32FP>;
1498       def r16:   LRRegInst<R16C>;
1499       def r8:    LRRegInst<R8C>;
1500     }
1501
1502     defm LR: LoadRegister;
1503 }
1504
1505 // ORC: Bitwise "or" with complement (c = a | ~b)
1506
1507 class ORCInst<dag OOL, dag IOL, list<dag> pattern>:
1508     RRForm<0b10010010000, OOL, IOL, "orc\t$rT, $rA, $rB",
1509            IntegerOp, pattern>;
1510
1511 class ORCVecInst<ValueType vectype>:
1512     ORCInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1513             [(set (vectype VECREG:$rT), (or (vectype VECREG:$rA),
1514                                             (vnot (vectype VECREG:$rB))))]>;
1515
1516 class ORCRegInst<RegisterClass rclass>:
1517   ORCInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1518           [(set rclass:$rT, (or rclass:$rA, (not rclass:$rB)))]>;
1519
1520 multiclass BitwiseOrComplement
1521 {
1522   def v16i8: ORCVecInst<v16i8>;
1523   def v8i16: ORCVecInst<v8i16>;
1524   def v4i32: ORCVecInst<v4i32>;
1525   def v2i64: ORCVecInst<v2i64>;
1526
1527   def r128:  ORCRegInst<GPRC>;
1528   def r64:   ORCRegInst<R64C>;
1529   def r32:   ORCRegInst<R32C>;
1530   def r16:   ORCRegInst<R16C>;
1531   def r8:    ORCRegInst<R8C>;
1532 }
1533
1534 defm ORC : BitwiseOrComplement;
1535
1536 // OR byte immediate
1537 class ORBIInst<dag OOL, dag IOL, list<dag> pattern>:
1538     RI10Form<0b01100000, OOL, IOL, "orbi\t$rT, $rA, $val",
1539              IntegerOp, pattern>;
1540
1541 class ORBIVecInst<ValueType vectype, PatLeaf immpred>:
1542     ORBIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1543              [(set (v16i8 VECREG:$rT), (or (vectype VECREG:$rA),
1544                                            (vectype immpred:$val)))]>;
1545
1546 multiclass BitwiseOrByteImm
1547 {
1548   def v16i8: ORBIVecInst<v16i8, v16i8U8Imm>;
1549
1550   def r8: ORBIInst<(outs R8C:$rT), (ins R8C:$rA, u10imm_i8:$val),
1551                    [(set R8C:$rT, (or R8C:$rA, immU8:$val))]>;
1552 }
1553
1554 defm ORBI : BitwiseOrByteImm;
1555
1556 // OR halfword immediate
1557 class ORHIInst<dag OOL, dag IOL, list<dag> pattern>:
1558     RI10Form<0b10100000, OOL, IOL, "orhi\t$rT, $rA, $val",
1559              IntegerOp, pattern>;
1560
1561 class ORHIVecInst<ValueType vectype, PatLeaf immpred>:
1562     ORHIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1563               [(set (vectype VECREG:$rT), (or (vectype VECREG:$rA),
1564                                               immpred:$val))]>;
1565
1566 multiclass BitwiseOrHalfwordImm
1567 {
1568   def v8i16: ORHIVecInst<v8i16, v8i16Uns10Imm>;
1569
1570   def r16: ORHIInst<(outs R16C:$rT), (ins R16C:$rA, u10imm:$val),
1571                     [(set R16C:$rT, (or R16C:$rA, i16ImmUns10:$val))]>;
1572
1573   // Specialized ORHI form used to promote 8-bit registers to 16-bit
1574   def i8i16: ORHIInst<(outs R16C:$rT), (ins R8C:$rA, s10imm:$val),
1575                       [(set R16C:$rT, (or (anyext R8C:$rA),
1576                                           i16ImmSExt10:$val))]>;
1577 }
1578
1579 defm ORHI : BitwiseOrHalfwordImm;
1580
1581 class ORIInst<dag OOL, dag IOL, list<dag> pattern>:
1582     RI10Form<0b00100000, OOL, IOL, "ori\t$rT, $rA, $val",
1583              IntegerOp, pattern>;
1584
1585 class ORIVecInst<ValueType vectype, PatLeaf immpred>:
1586     ORIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1587             [(set (vectype VECREG:$rT), (or (vectype VECREG:$rA),
1588                                             immpred:$val))]>;
1589
1590 // Bitwise "or" with immediate
1591 multiclass BitwiseOrImm
1592 {
1593   def v4i32: ORIVecInst<v4i32, v4i32Uns10Imm>;
1594
1595   def r32: ORIInst<(outs R32C:$rT), (ins R32C:$rA, u10imm_i32:$val),
1596                    [(set R32C:$rT, (or R32C:$rA, i32ImmUns10:$val))]>;
1597
1598   // i16i32: hacked version of the ori instruction to extend 16-bit quantities
1599   // to 32-bit quantities. used exclusively to match "anyext" conversions (vide
1600   // infra "anyext 16->32" pattern.)
1601   def i16i32: ORIInst<(outs R32C:$rT), (ins R16C:$rA, s10imm_i32:$val),
1602                       [(set R32C:$rT, (or (anyext R16C:$rA),
1603                                           i32ImmSExt10:$val))]>;
1604
1605   // i8i32: Hacked version of the ORI instruction to extend 16-bit quantities
1606   // to 32-bit quantities. Used exclusively to match "anyext" conversions (vide
1607   // infra "anyext 16->32" pattern.)
1608   def i8i32: ORIInst<(outs R32C:$rT), (ins R8C:$rA, s10imm_i32:$val),
1609                      [(set R32C:$rT, (or (anyext R8C:$rA),
1610                                          i32ImmSExt10:$val))]>;
1611 }
1612
1613 defm ORI : BitwiseOrImm;
1614
1615 // ORX: "or" across the vector: or's $rA's word slots leaving the result in
1616 // $rT[0], slots 1-3 are zeroed.
1617 //
1618 // FIXME: Needs to match an intrinsic pattern.
1619 def ORXv4i32:
1620     RRForm<0b10010010000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1621       "orx\t$rT, $rA, $rB", IntegerOp,
1622       []>;
1623
1624 // XOR:
1625
1626 class XORInst<dag OOL, dag IOL, list<dag> pattern> :
1627     RRForm<0b10010010000, OOL, IOL, "xor\t$rT, $rA, $rB",
1628            IntegerOp, pattern>;
1629
1630 class XORVecInst<ValueType vectype>:
1631     XORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1632              [(set (vectype VECREG:$rT), (xor (vectype VECREG:$rA),
1633                                               (vectype VECREG:$rB)))]>;
1634
1635 class XORRegInst<RegisterClass rclass>:
1636     XORInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1637              [(set rclass:$rT, (xor rclass:$rA, rclass:$rB))]>;
1638
1639 multiclass BitwiseExclusiveOr
1640 {
1641   def v16i8: XORVecInst<v16i8>;
1642   def v8i16: XORVecInst<v8i16>;
1643   def v4i32: XORVecInst<v4i32>;
1644   def v2i64: XORVecInst<v2i64>;
1645
1646   def r128:  XORRegInst<GPRC>;
1647   def r64:   XORRegInst<R64C>;
1648   def r32:   XORRegInst<R32C>;
1649   def r16:   XORRegInst<R16C>;
1650   def r8:    XORRegInst<R8C>;
1651
1652   // XOR instructions used to negate f32 and f64 quantities.
1653
1654   def fneg32: XORInst<(outs R32FP:$rT), (ins R32FP:$rA, R32C:$rB),
1655                      [/* no pattern */]>;
1656
1657   def fneg64: XORInst<(outs R64FP:$rT), (ins R64FP:$rA, R64C:$rB),
1658                      [/* no pattern */]>;
1659
1660   def fnegvec: XORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1661                       [/* no pattern, see fneg{32,64} */]>;
1662 }
1663
1664 defm XOR : BitwiseExclusiveOr;
1665
1666 //==----------------------------------------------------------
1667
1668 class XORBIInst<dag OOL, dag IOL, list<dag> pattern>:
1669     RI10Form<0b01100000, OOL, IOL, "xorbi\t$rT, $rA, $val",
1670              IntegerOp, pattern>;
1671
1672 multiclass XorByteImm
1673 {
1674   def v16i8:
1675     XORBIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1676               [(set (v16i8 VECREG:$rT), (xor (v16i8 VECREG:$rA), v16i8U8Imm:$val))]>;
1677
1678   def r8:
1679     XORBIInst<(outs R8C:$rT), (ins R8C:$rA, u10imm_i8:$val),
1680               [(set R8C:$rT, (xor R8C:$rA, immU8:$val))]>;
1681 }
1682
1683 defm XORBI : XorByteImm;
1684
1685 def XORHIv8i16:
1686     RI10Form<0b10100000, (outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1687       "xorhi\t$rT, $rA, $val", IntegerOp,
1688       [(set (v8i16 VECREG:$rT), (xor (v8i16 VECREG:$rA),
1689                                       v8i16SExt10Imm:$val))]>;
1690
1691 def XORHIr16:
1692     RI10Form<0b10100000, (outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
1693       "xorhi\t$rT, $rA, $val", IntegerOp,
1694       [(set R16C:$rT, (xor R16C:$rA, i16ImmSExt10:$val))]>;
1695
1696 def XORIv4i32:
1697     RI10Form<0b00100000, (outs VECREG:$rT), (ins VECREG:$rA, s10imm_i32:$val),
1698       "xori\t$rT, $rA, $val", IntegerOp,
1699       [(set (v4i32 VECREG:$rT), (xor (v4i32 VECREG:$rA),
1700                                      v4i32SExt10Imm:$val))]>;
1701
1702 def XORIr32:
1703     RI10Form<0b00100000, (outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
1704       "xori\t$rT, $rA, $val", IntegerOp,
1705       [(set R32C:$rT, (xor R32C:$rA, i32ImmSExt10:$val))]>;
1706
1707 // NAND:
1708
1709 class NANDInst<dag OOL, dag IOL, list<dag> pattern>:
1710     RRForm<0b10010011000, OOL, IOL, "nand\t$rT, $rA, $rB",
1711            IntegerOp, pattern>;
1712
1713 class NANDVecInst<ValueType vectype>:
1714     NANDInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1715              [(set (vectype VECREG:$rT), (vnot (and (vectype VECREG:$rA),
1716                                                     (vectype VECREG:$rB))))]>;
1717 class NANDRegInst<RegisterClass rclass>:
1718     NANDInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1719              [(set rclass:$rT, (not (and rclass:$rA, rclass:$rB)))]>;
1720
1721 multiclass BitwiseNand
1722 {
1723   def v16i8: NANDVecInst<v16i8>;
1724   def v8i16: NANDVecInst<v8i16>;
1725   def v4i32: NANDVecInst<v4i32>;
1726   def v2i64: NANDVecInst<v2i64>;
1727
1728   def r128:  NANDRegInst<GPRC>;
1729   def r64:   NANDRegInst<R64C>;
1730   def r32:   NANDRegInst<R32C>;
1731   def r16:   NANDRegInst<R16C>;
1732   def r8:    NANDRegInst<R8C>;
1733 }
1734
1735 defm NAND : BitwiseNand;
1736
1737 // NOR:
1738
1739 class NORInst<dag OOL, dag IOL, list<dag> pattern>:
1740     RRForm<0b10010010000, OOL, IOL, "nor\t$rT, $rA, $rB",
1741            IntegerOp, pattern>;
1742
1743 class NORVecInst<ValueType vectype>:
1744     NORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1745             [(set (vectype VECREG:$rT), (vnot (or (vectype VECREG:$rA),
1746                                                   (vectype VECREG:$rB))))]>;
1747 class NORRegInst<RegisterClass rclass>:
1748     NORInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1749             [(set rclass:$rT, (not (or rclass:$rA, rclass:$rB)))]>;
1750
1751 multiclass BitwiseNor
1752 {
1753   def v16i8: NORVecInst<v16i8>;
1754   def v8i16: NORVecInst<v8i16>;
1755   def v4i32: NORVecInst<v4i32>;
1756   def v2i64: NORVecInst<v2i64>;
1757
1758   def r128:  NORRegInst<GPRC>;
1759   def r64:   NORRegInst<R64C>;
1760   def r32:   NORRegInst<R32C>;
1761   def r16:   NORRegInst<R16C>;
1762   def r8:    NORRegInst<R8C>;
1763 }
1764
1765 defm NOR : BitwiseNor;
1766
1767 // Select bits:
1768 class SELBInst<dag OOL, dag IOL, list<dag> pattern>:
1769     RRRForm<0b1000, OOL, IOL, "selb\t$rT, $rA, $rB, $rC",
1770             IntegerOp, pattern>;
1771
1772 class SELBVecInst<ValueType vectype, PatFrag vnot_frag = vnot>:
1773   SELBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
1774            [(set (vectype VECREG:$rT),
1775                  (or (and (vectype VECREG:$rC), (vectype VECREG:$rB)),
1776                      (and (vnot_frag (vectype VECREG:$rC)),
1777                           (vectype VECREG:$rA))))]>;
1778
1779 class SELBVecVCondInst<ValueType vectype>:
1780   SELBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
1781            [(set (vectype VECREG:$rT),
1782                  (select (vectype VECREG:$rC),
1783                          (vectype VECREG:$rB),
1784                          (vectype VECREG:$rA)))]>;
1785
1786 class SELBVecCondInst<ValueType vectype>:
1787   SELBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, R32C:$rC),
1788            [(set (vectype VECREG:$rT),
1789                  (select R32C:$rC,
1790                          (vectype VECREG:$rB),
1791                          (vectype VECREG:$rA)))]>;
1792
1793 class SELBRegInst<RegisterClass rclass>:
1794   SELBInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB, rclass:$rC),
1795            [(set rclass:$rT,
1796                  (or (and rclass:$rB, rclass:$rC),
1797                      (and rclass:$rA, (not rclass:$rC))))]>;
1798
1799 class SELBRegCondInst<RegisterClass rcond, RegisterClass rclass>:
1800   SELBInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB, rcond:$rC),
1801            [(set rclass:$rT,
1802                  (select rcond:$rC, rclass:$rB, rclass:$rA))]>;
1803
1804 multiclass SelectBits
1805 {
1806   def v16i8: SELBVecInst<v16i8>;
1807   def v8i16: SELBVecInst<v8i16>;
1808   def v4i32: SELBVecInst<v4i32>;
1809   def v2i64: SELBVecInst<v2i64, vnot_cell_conv>;
1810
1811   def r128:  SELBRegInst<GPRC>;
1812   def r64:   SELBRegInst<R64C>;
1813   def r32:   SELBRegInst<R32C>;
1814   def r16:   SELBRegInst<R16C>;
1815   def r8:    SELBRegInst<R8C>;
1816
1817   def v16i8_cond: SELBVecCondInst<v16i8>;
1818   def v8i16_cond: SELBVecCondInst<v8i16>;
1819   def v4i32_cond: SELBVecCondInst<v4i32>;
1820   def v2i64_cond: SELBVecCondInst<v2i64>;
1821
1822   def v16i8_vcond: SELBVecCondInst<v16i8>;
1823   def v8i16_vcond: SELBVecCondInst<v8i16>;
1824   def v4i32_vcond: SELBVecCondInst<v4i32>;
1825   def v2i64_vcond: SELBVecCondInst<v2i64>;
1826
1827   def v4f32_cond:
1828         SELBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
1829                  [(set (v4f32 VECREG:$rT),
1830                        (select (v4i32 VECREG:$rC),
1831                                (v4f32 VECREG:$rB),
1832                                (v4f32 VECREG:$rA)))]>;
1833
1834   // SELBr64_cond is defined in SPU64InstrInfo.td
1835   def r32_cond:   SELBRegCondInst<R32C, R32C>;
1836   def f32_cond:   SELBRegCondInst<R32C, R32FP>;
1837   def r16_cond:   SELBRegCondInst<R16C, R16C>;
1838   def r8_cond:    SELBRegCondInst<R8C,  R8C>;
1839 }
1840
1841 defm SELB : SelectBits;
1842
1843 class SPUselbPatVec<ValueType vectype, SPUInstr inst>:
1844    Pat<(SPUselb (vectype VECREG:$rA), (vectype VECREG:$rB), (vectype VECREG:$rC)),
1845        (inst VECREG:$rA, VECREG:$rB, VECREG:$rC)>;
1846
1847 def : SPUselbPatVec<v16i8, SELBv16i8>;
1848 def : SPUselbPatVec<v8i16, SELBv8i16>;
1849 def : SPUselbPatVec<v4i32, SELBv4i32>;
1850 def : SPUselbPatVec<v2i64, SELBv2i64>;
1851
1852 class SPUselbPatReg<RegisterClass rclass, SPUInstr inst>:
1853    Pat<(SPUselb rclass:$rA, rclass:$rB, rclass:$rC),
1854        (inst rclass:$rA, rclass:$rB, rclass:$rC)>;
1855
1856 def : SPUselbPatReg<R8C,   SELBr8>;
1857 def : SPUselbPatReg<R16C,  SELBr16>;
1858 def : SPUselbPatReg<R32C,  SELBr32>;
1859 def : SPUselbPatReg<R64C,  SELBr64>;
1860
1861 // EQV: Equivalence (1 for each same bit, otherwise 0)
1862 //
1863 // Note: There are a lot of ways to match this bit operator and these patterns
1864 // attempt to be as exhaustive as possible.
1865
1866 class EQVInst<dag OOL, dag IOL, list<dag> pattern>:
1867     RRForm<0b10010010000, OOL, IOL, "eqv\t$rT, $rA, $rB",
1868            IntegerOp, pattern>;
1869
1870 class EQVVecInst<ValueType vectype>:
1871     EQVInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1872             [(set (vectype VECREG:$rT),
1873                   (or (and (vectype VECREG:$rA), (vectype VECREG:$rB)),
1874                       (and (vnot (vectype VECREG:$rA)),
1875                            (vnot (vectype VECREG:$rB)))))]>;
1876
1877 class EQVRegInst<RegisterClass rclass>:
1878     EQVInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1879             [(set rclass:$rT, (or (and rclass:$rA, rclass:$rB),
1880                                   (and (not rclass:$rA), (not rclass:$rB))))]>;
1881
1882 class EQVVecPattern1<ValueType vectype>:
1883   EQVInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1884           [(set (vectype VECREG:$rT),
1885                 (xor (vectype VECREG:$rA), (vnot (vectype VECREG:$rB))))]>;
1886
1887 class EQVRegPattern1<RegisterClass rclass>:
1888   EQVInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1889           [(set rclass:$rT, (xor rclass:$rA, (not rclass:$rB)))]>;
1890
1891 class EQVVecPattern2<ValueType vectype>:
1892   EQVInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1893           [(set (vectype VECREG:$rT),
1894                 (or (and (vectype VECREG:$rA), (vectype VECREG:$rB)),
1895                     (vnot (or (vectype VECREG:$rA), (vectype VECREG:$rB)))))]>;
1896
1897 class EQVRegPattern2<RegisterClass rclass>:
1898   EQVInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1899           [(set rclass:$rT,
1900                 (or (and rclass:$rA, rclass:$rB),
1901                     (not (or rclass:$rA, rclass:$rB))))]>;
1902
1903 class EQVVecPattern3<ValueType vectype>:
1904   EQVInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1905           [(set (vectype VECREG:$rT),
1906                 (not (xor (vectype VECREG:$rA), (vectype VECREG:$rB))))]>;
1907
1908 class EQVRegPattern3<RegisterClass rclass>:
1909   EQVInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1910           [(set rclass:$rT, (not (xor rclass:$rA, rclass:$rB)))]>;
1911
1912 multiclass BitEquivalence
1913 {
1914   def v16i8: EQVVecInst<v16i8>;
1915   def v8i16: EQVVecInst<v8i16>;
1916   def v4i32: EQVVecInst<v4i32>;
1917   def v2i64: EQVVecInst<v2i64>;
1918
1919   def v16i8_1: EQVVecPattern1<v16i8>;
1920   def v8i16_1: EQVVecPattern1<v8i16>;
1921   def v4i32_1: EQVVecPattern1<v4i32>;
1922   def v2i64_1: EQVVecPattern1<v2i64>;
1923
1924   def v16i8_2: EQVVecPattern2<v16i8>;
1925   def v8i16_2: EQVVecPattern2<v8i16>;
1926   def v4i32_2: EQVVecPattern2<v4i32>;
1927   def v2i64_2: EQVVecPattern2<v2i64>;
1928
1929   def v16i8_3: EQVVecPattern3<v16i8>;
1930   def v8i16_3: EQVVecPattern3<v8i16>;
1931   def v4i32_3: EQVVecPattern3<v4i32>;
1932   def v2i64_3: EQVVecPattern3<v2i64>;
1933
1934   def r128:  EQVRegInst<GPRC>;
1935   def r64:   EQVRegInst<R64C>;
1936   def r32:   EQVRegInst<R32C>;
1937   def r16:   EQVRegInst<R16C>;
1938   def r8:    EQVRegInst<R8C>;
1939
1940   def r128_1: EQVRegPattern1<GPRC>;
1941   def r64_1:  EQVRegPattern1<R64C>;
1942   def r32_1:  EQVRegPattern1<R32C>;
1943   def r16_1:  EQVRegPattern1<R16C>;
1944   def r8_1:   EQVRegPattern1<R8C>;
1945
1946   def r128_2: EQVRegPattern2<GPRC>;
1947   def r64_2:  EQVRegPattern2<R64C>;
1948   def r32_2:  EQVRegPattern2<R32C>;
1949   def r16_2:  EQVRegPattern2<R16C>;
1950   def r8_2:   EQVRegPattern2<R8C>;
1951
1952   def r128_3: EQVRegPattern3<GPRC>;
1953   def r64_3:  EQVRegPattern3<R64C>;
1954   def r32_3:  EQVRegPattern3<R32C>;
1955   def r16_3:  EQVRegPattern3<R16C>;
1956   def r8_3:   EQVRegPattern3<R8C>;
1957 }
1958
1959 defm EQV: BitEquivalence;
1960
1961 //===----------------------------------------------------------------------===//
1962 // Vector shuffle...
1963 //===----------------------------------------------------------------------===//
1964 // SPUshuffle is generated in LowerVECTOR_SHUFFLE and gets replaced with SHUFB.
1965 // See the SPUshuffle SDNode operand above, which sets up the DAG pattern
1966 // matcher to emit something when the LowerVECTOR_SHUFFLE generates a node with
1967 // the SPUISD::SHUFB opcode.
1968 //===----------------------------------------------------------------------===//
1969
1970 class SHUFBInst<dag OOL, dag IOL, list<dag> pattern>:
1971     RRRForm<0b1000, OOL, IOL, "shufb\t$rT, $rA, $rB, $rC",
1972             IntegerOp, pattern>;
1973
1974 class SHUFBVecInst<ValueType resultvec, ValueType maskvec>:
1975     SHUFBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
1976               [(set (resultvec VECREG:$rT),
1977                     (SPUshuffle (resultvec VECREG:$rA),
1978                                 (resultvec VECREG:$rB),
1979                                 (maskvec VECREG:$rC)))]>;
1980
1981 class SHUFBGPRCInst:
1982     SHUFBInst<(outs VECREG:$rT), (ins GPRC:$rA, GPRC:$rB, VECREG:$rC),
1983               [/* no pattern */]>;
1984
1985 multiclass ShuffleBytes
1986 {
1987   def v16i8     : SHUFBVecInst<v16i8, v16i8>;
1988   def v16i8_m32 : SHUFBVecInst<v16i8, v4i32>;
1989   def v8i16     : SHUFBVecInst<v8i16, v16i8>;
1990   def v8i16_m32 : SHUFBVecInst<v8i16, v4i32>;
1991   def v4i32     : SHUFBVecInst<v4i32, v16i8>;
1992   def v4i32_m32 : SHUFBVecInst<v4i32, v4i32>;
1993   def v2i64     : SHUFBVecInst<v2i64, v16i8>;
1994   def v2i64_m32 : SHUFBVecInst<v2i64, v4i32>;
1995
1996   def v4f32     : SHUFBVecInst<v4f32, v16i8>;
1997   def v4f32_m32 : SHUFBVecInst<v4f32, v4i32>;
1998
1999   def v2f64     : SHUFBVecInst<v2f64, v16i8>;
2000   def v2f64_m32 : SHUFBVecInst<v2f64, v4i32>;
2001
2002   def gprc      : SHUFBGPRCInst;
2003 }
2004
2005 defm SHUFB : ShuffleBytes;
2006
2007 //===----------------------------------------------------------------------===//
2008 // Shift and rotate group:
2009 //===----------------------------------------------------------------------===//
2010
2011 class SHLHInst<dag OOL, dag IOL, list<dag> pattern>:
2012     RRForm<0b11111010000, OOL, IOL, "shlh\t$rT, $rA, $rB",
2013            RotateShift, pattern>;
2014
2015 class SHLHVecInst<ValueType vectype>:
2016     SHLHInst<(outs VECREG:$rT), (ins VECREG:$rA, R16C:$rB),
2017              [(set (vectype VECREG:$rT),
2018                    (SPUvec_shl (vectype VECREG:$rA), R16C:$rB))]>;
2019
2020 multiclass ShiftLeftHalfword
2021 {
2022   def v8i16: SHLHVecInst<v8i16>;
2023   def r16:   SHLHInst<(outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
2024                       [(set R16C:$rT, (shl R16C:$rA, R16C:$rB))]>;
2025   def r16_r32: SHLHInst<(outs R16C:$rT), (ins R16C:$rA, R32C:$rB),
2026                         [(set R16C:$rT, (shl R16C:$rA, R32C:$rB))]>;
2027 }
2028
2029 defm SHLH : ShiftLeftHalfword;
2030
2031 //===----------------------------------------------------------------------===//
2032
2033 class SHLHIInst<dag OOL, dag IOL, list<dag> pattern>:
2034     RI7Form<0b11111010000, OOL, IOL, "shlhi\t$rT, $rA, $val",
2035             RotateShift, pattern>;
2036
2037 class SHLHIVecInst<ValueType vectype>:
2038     SHLHIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm:$val),
2039               [(set (vectype VECREG:$rT),
2040                     (SPUvec_shl (vectype VECREG:$rA), (i16 uimm7:$val)))]>;
2041
2042 multiclass ShiftLeftHalfwordImm
2043 {
2044   def v8i16: SHLHIVecInst<v8i16>;
2045   def r16: SHLHIInst<(outs R16C:$rT), (ins R16C:$rA, u7imm:$val),
2046                      [(set R16C:$rT, (shl R16C:$rA, (i16 uimm7:$val)))]>;
2047 }
2048
2049 defm SHLHI : ShiftLeftHalfwordImm;
2050
2051 def : Pat<(SPUvec_shl (v8i16 VECREG:$rA), (i32 uimm7:$val)),
2052           (SHLHIv8i16 VECREG:$rA, (TO_IMM16 uimm7:$val))>;
2053
2054 def : Pat<(shl R16C:$rA, (i32 uimm7:$val)),
2055           (SHLHIr16 R16C:$rA, (TO_IMM16 uimm7:$val))>;
2056
2057 //===----------------------------------------------------------------------===//
2058
2059 class SHLInst<dag OOL, dag IOL, list<dag> pattern>:
2060     RRForm<0b11111010000, OOL, IOL, "shl\t$rT, $rA, $rB",
2061            RotateShift, pattern>;
2062
2063 multiclass ShiftLeftWord
2064 {
2065   def v4i32:
2066       SHLInst<(outs VECREG:$rT), (ins VECREG:$rA, R16C:$rB),
2067               [(set (v4i32 VECREG:$rT),
2068                     (SPUvec_shl (v4i32 VECREG:$rA), R16C:$rB))]>;
2069   def r32:
2070       SHLInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
2071               [(set R32C:$rT, (shl R32C:$rA, R32C:$rB))]>;
2072 }
2073
2074 defm SHL: ShiftLeftWord;
2075
2076 //===----------------------------------------------------------------------===//
2077
2078 class SHLIInst<dag OOL, dag IOL, list<dag> pattern>:
2079     RI7Form<0b11111010000, OOL, IOL, "shli\t$rT, $rA, $val",
2080             RotateShift, pattern>;
2081
2082 multiclass ShiftLeftWordImm
2083 {
2084   def v4i32:
2085     SHLIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm_i32:$val),
2086              [(set (v4i32 VECREG:$rT),
2087                    (SPUvec_shl (v4i32 VECREG:$rA), (i32 uimm7:$val)))]>;
2088
2089   def r32:
2090     SHLIInst<(outs R32C:$rT), (ins R32C:$rA, u7imm_i32:$val),
2091              [(set R32C:$rT, (shl R32C:$rA, (i32 uimm7:$val)))]>;
2092 }
2093
2094 defm SHLI : ShiftLeftWordImm;
2095
2096 //===----------------------------------------------------------------------===//
2097 // SHLQBI vec form: Note that this will shift the entire vector (the 128-bit
2098 // register) to the left. Vector form is here to ensure type correctness.
2099 //
2100 // The shift count is in the lowest 3 bits (29-31) of $rB, so only a bit shift
2101 // of 7 bits is actually possible.
2102 //
2103 // Note also that SHLQBI/SHLQBII are used in conjunction with SHLQBY/SHLQBYI
2104 // to shift i64 and i128. SHLQBI is the residual left over after shifting by
2105 // bytes with SHLQBY.
2106
2107 class SHLQBIInst<dag OOL, dag IOL, list<dag> pattern>:
2108     RRForm<0b11011011100, OOL, IOL, "shlqbi\t$rT, $rA, $rB",
2109            RotateShift, pattern>;
2110
2111 class SHLQBIVecInst<ValueType vectype>:
2112     SHLQBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2113                [(set (vectype VECREG:$rT),
2114                      (SPUshlquad_l_bits (vectype VECREG:$rA), R32C:$rB))]>;
2115
2116 class SHLQBIRegInst<RegisterClass rclass>:
2117     SHLQBIInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2118                [/* no pattern */]>;
2119
2120 multiclass ShiftLeftQuadByBits
2121 {
2122   def v16i8: SHLQBIVecInst<v16i8>;
2123   def v8i16: SHLQBIVecInst<v8i16>;
2124   def v4i32: SHLQBIVecInst<v4i32>;
2125   def v4f32: SHLQBIVecInst<v4f32>;
2126   def v2i64: SHLQBIVecInst<v2i64>;
2127   def v2f64: SHLQBIVecInst<v2f64>;
2128
2129   def r128:  SHLQBIRegInst<GPRC>;
2130 }
2131
2132 defm SHLQBI : ShiftLeftQuadByBits;
2133
2134 // See note above on SHLQBI. In this case, the predicate actually does then
2135 // enforcement, whereas with SHLQBI, we have to "take it on faith."
2136 class SHLQBIIInst<dag OOL, dag IOL, list<dag> pattern>:
2137     RI7Form<0b11011111100, OOL, IOL, "shlqbii\t$rT, $rA, $val",
2138             RotateShift, pattern>;
2139
2140 class SHLQBIIVecInst<ValueType vectype>:
2141     SHLQBIIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm_i32:$val),
2142                 [(set (vectype VECREG:$rT),
2143                       (SPUshlquad_l_bits (vectype VECREG:$rA), (i32 bitshift:$val)))]>;
2144
2145 multiclass ShiftLeftQuadByBitsImm
2146 {
2147   def v16i8 : SHLQBIIVecInst<v16i8>;
2148   def v8i16 : SHLQBIIVecInst<v8i16>;
2149   def v4i32 : SHLQBIIVecInst<v4i32>;
2150   def v4f32 : SHLQBIIVecInst<v4f32>;
2151   def v2i64 : SHLQBIIVecInst<v2i64>;
2152   def v2f64 : SHLQBIIVecInst<v2f64>;
2153 }
2154
2155 defm SHLQBII : ShiftLeftQuadByBitsImm;
2156
2157 // SHLQBY, SHLQBYI vector forms: Shift the entire vector to the left by bytes,
2158 // not by bits. See notes above on SHLQBI.
2159
2160 class SHLQBYInst<dag OOL, dag IOL, list<dag> pattern>:
2161     RI7Form<0b11111011100, OOL, IOL, "shlqby\t$rT, $rA, $rB",
2162             RotateShift, pattern>;
2163
2164 class SHLQBYVecInst<ValueType vectype>:
2165     SHLQBYInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2166                [(set (vectype VECREG:$rT),
2167                      (SPUshlquad_l_bytes (vectype VECREG:$rA), R32C:$rB))]>;
2168
2169 multiclass ShiftLeftQuadBytes
2170 {
2171   def v16i8: SHLQBYVecInst<v16i8>;
2172   def v8i16: SHLQBYVecInst<v8i16>;
2173   def v4i32: SHLQBYVecInst<v4i32>;
2174   def v4f32: SHLQBYVecInst<v4f32>;
2175   def v2i64: SHLQBYVecInst<v2i64>;
2176   def v2f64: SHLQBYVecInst<v2f64>;
2177   def r128: SHLQBYInst<(outs GPRC:$rT), (ins GPRC:$rA, R32C:$rB),
2178                        [(set GPRC:$rT, (SPUshlquad_l_bytes GPRC:$rA, R32C:$rB))]>;
2179 }
2180
2181 defm SHLQBY: ShiftLeftQuadBytes;
2182
2183 class SHLQBYIInst<dag OOL, dag IOL, list<dag> pattern>:
2184     RI7Form<0b11111111100, OOL, IOL, "shlqbyi\t$rT, $rA, $val",
2185             RotateShift, pattern>;
2186
2187 class SHLQBYIVecInst<ValueType vectype>:
2188     SHLQBYIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm_i32:$val),
2189                 [(set (vectype VECREG:$rT),
2190                       (SPUshlquad_l_bytes (vectype VECREG:$rA), (i32 uimm7:$val)))]>;
2191
2192 multiclass ShiftLeftQuadBytesImm
2193 {
2194   def v16i8: SHLQBYIVecInst<v16i8>;
2195   def v8i16: SHLQBYIVecInst<v8i16>;
2196   def v4i32: SHLQBYIVecInst<v4i32>;
2197   def v4f32: SHLQBYIVecInst<v4f32>;
2198   def v2i64: SHLQBYIVecInst<v2i64>;
2199   def v2f64: SHLQBYIVecInst<v2f64>;
2200   def r128:  SHLQBYIInst<(outs GPRC:$rT), (ins GPRC:$rA, u7imm_i32:$val),
2201                          [(set GPRC:$rT,
2202                                (SPUshlquad_l_bytes GPRC:$rA, (i32 uimm7:$val)))]>;
2203 }
2204
2205 defm SHLQBYI : ShiftLeftQuadBytesImm;
2206
2207 class SHLQBYBIInst<dag OOL, dag IOL, list<dag> pattern>:
2208     RRForm<0b00111001111, OOL, IOL, "shlqbybi\t$rT, $rA, $rB",
2209            RotateShift, pattern>;
2210
2211 class SHLQBYBIVecInst<ValueType vectype>:
2212     SHLQBYBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2213                 [/* no pattern */]>;
2214
2215 class SHLQBYBIRegInst<RegisterClass rclass>:
2216     SHLQBYBIInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2217                  [/* no pattern */]>;
2218
2219 multiclass ShiftLeftQuadBytesBitCount
2220 {
2221   def v16i8: SHLQBYBIVecInst<v16i8>;
2222   def v8i16: SHLQBYBIVecInst<v8i16>;
2223   def v4i32: SHLQBYBIVecInst<v4i32>;
2224   def v4f32: SHLQBYBIVecInst<v4f32>;
2225   def v2i64: SHLQBYBIVecInst<v2i64>;
2226   def v2f64: SHLQBYBIVecInst<v2f64>;
2227
2228   def r128:  SHLQBYBIRegInst<GPRC>;
2229 }
2230
2231 defm SHLQBYBI : ShiftLeftQuadBytesBitCount;
2232
2233 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2234 // Rotate halfword:
2235 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2236 class ROTHInst<dag OOL, dag IOL, list<dag> pattern>:
2237     RRForm<0b00111010000, OOL, IOL, "roth\t$rT, $rA, $rB",
2238            RotateShift, pattern>;
2239
2240 class ROTHVecInst<ValueType vectype>:
2241     ROTHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
2242              [(set (vectype VECREG:$rT),
2243                    (SPUvec_rotl VECREG:$rA, (v8i16 VECREG:$rB)))]>;
2244
2245 class ROTHRegInst<RegisterClass rclass>:
2246     ROTHInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
2247              [(set rclass:$rT, (rotl rclass:$rA, rclass:$rB))]>;
2248
2249 multiclass RotateLeftHalfword
2250 {
2251   def v8i16: ROTHVecInst<v8i16>;
2252   def r16: ROTHRegInst<R16C>;
2253 }
2254
2255 defm ROTH: RotateLeftHalfword;
2256
2257 def ROTHr16_r32: ROTHInst<(outs R16C:$rT), (ins R16C:$rA, R32C:$rB),
2258                           [(set R16C:$rT, (rotl R16C:$rA, R32C:$rB))]>;
2259
2260 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2261 // Rotate halfword, immediate:
2262 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2263 class ROTHIInst<dag OOL, dag IOL, list<dag> pattern>:
2264     RI7Form<0b00111110000, OOL, IOL, "rothi\t$rT, $rA, $val",
2265             RotateShift, pattern>;
2266
2267 class ROTHIVecInst<ValueType vectype>:
2268     ROTHIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm:$val),
2269               [(set (vectype VECREG:$rT),
2270                     (SPUvec_rotl VECREG:$rA, (i16 uimm7:$val)))]>;
2271
2272 multiclass RotateLeftHalfwordImm
2273 {
2274   def v8i16: ROTHIVecInst<v8i16>;
2275   def r16: ROTHIInst<(outs R16C:$rT), (ins R16C:$rA, u7imm:$val),
2276                      [(set R16C:$rT, (rotl R16C:$rA, (i16 uimm7:$val)))]>;
2277   def r16_r32: ROTHIInst<(outs R16C:$rT), (ins R16C:$rA, u7imm_i32:$val),
2278                          [(set R16C:$rT, (rotl R16C:$rA, (i32 uimm7:$val)))]>;
2279 }
2280
2281 defm ROTHI: RotateLeftHalfwordImm;
2282
2283 def : Pat<(SPUvec_rotl (v8i16 VECREG:$rA), (i32 uimm7:$val)),
2284           (ROTHIv8i16 VECREG:$rA, (TO_IMM16 imm:$val))>;
2285
2286 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2287 // Rotate word:
2288 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2289
2290 class ROTInst<dag OOL, dag IOL, list<dag> pattern>:
2291     RRForm<0b00011010000, OOL, IOL, "rot\t$rT, $rA, $rB",
2292            RotateShift, pattern>;
2293
2294 class ROTVecInst<ValueType vectype>:
2295     ROTInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2296             [(set (vectype VECREG:$rT),
2297                   (SPUvec_rotl (vectype VECREG:$rA), R32C:$rB))]>;
2298
2299 class ROTRegInst<RegisterClass rclass>:
2300     ROTInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2301             [(set rclass:$rT,
2302                   (rotl rclass:$rA, R32C:$rB))]>;
2303
2304 multiclass RotateLeftWord
2305 {
2306   def v4i32: ROTVecInst<v4i32>;
2307   def r32:   ROTRegInst<R32C>;
2308 }
2309
2310 defm ROT: RotateLeftWord;
2311
2312 // The rotate amount is in the same bits whether we've got an 8-bit, 16-bit or
2313 // 32-bit register
2314 def ROTr32_r16_anyext:
2315     ROTInst<(outs R32C:$rT), (ins R32C:$rA, R16C:$rB),
2316             [(set R32C:$rT, (rotl R32C:$rA, (i32 (anyext R16C:$rB))))]>;
2317
2318 def : Pat<(rotl R32C:$rA, (i32 (zext R16C:$rB))),
2319           (ROTr32_r16_anyext R32C:$rA, R16C:$rB)>;
2320
2321 def : Pat<(rotl R32C:$rA, (i32 (sext R16C:$rB))),
2322           (ROTr32_r16_anyext R32C:$rA, R16C:$rB)>;
2323
2324 def ROTr32_r8_anyext:
2325     ROTInst<(outs R32C:$rT), (ins R32C:$rA, R8C:$rB),
2326             [(set R32C:$rT, (rotl R32C:$rA, (i32 (anyext R8C:$rB))))]>;
2327
2328 def : Pat<(rotl R32C:$rA, (i32 (zext R8C:$rB))),
2329           (ROTr32_r8_anyext R32C:$rA, R8C:$rB)>;
2330
2331 def : Pat<(rotl R32C:$rA, (i32 (sext R8C:$rB))),
2332           (ROTr32_r8_anyext R32C:$rA, R8C:$rB)>;
2333
2334 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2335 // Rotate word, immediate
2336 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2337
2338 class ROTIInst<dag OOL, dag IOL, list<dag> pattern>:
2339     RI7Form<0b00011110000, OOL, IOL, "roti\t$rT, $rA, $val",
2340             RotateShift, pattern>;
2341
2342 class ROTIVecInst<ValueType vectype, Operand optype, ValueType inttype, PatLeaf pred>:
2343     ROTIInst<(outs VECREG:$rT), (ins VECREG:$rA, optype:$val),
2344              [(set (vectype VECREG:$rT),
2345                    (SPUvec_rotl (vectype VECREG:$rA), (inttype pred:$val)))]>;
2346
2347 class ROTIRegInst<RegisterClass rclass, Operand optype, ValueType inttype, PatLeaf pred>:
2348     ROTIInst<(outs rclass:$rT), (ins rclass:$rA, optype:$val),
2349              [(set rclass:$rT, (rotl rclass:$rA, (inttype pred:$val)))]>;
2350
2351 multiclass RotateLeftWordImm
2352 {
2353   def v4i32: ROTIVecInst<v4i32, u7imm_i32, i32, uimm7>;
2354   def v4i32_i16: ROTIVecInst<v4i32, u7imm, i16, uimm7>;
2355   def v4i32_i8:  ROTIVecInst<v4i32, u7imm_i8, i8, uimm7>;
2356
2357   def r32:       ROTIRegInst<R32C, u7imm_i32, i32, uimm7>;
2358   def r32_i16:   ROTIRegInst<R32C, u7imm, i16, uimm7>;
2359   def r32_i8:    ROTIRegInst<R32C, u7imm_i8, i8, uimm7>;
2360 }
2361
2362 defm ROTI : RotateLeftWordImm;
2363
2364 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2365 // Rotate quad by byte (count)
2366 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2367
2368 class ROTQBYInst<dag OOL, dag IOL, list<dag> pattern>:
2369     RRForm<0b00111011100, OOL, IOL, "rotqby\t$rT, $rA, $rB",
2370            RotateShift, pattern>;
2371
2372 class ROTQBYGenInst<ValueType type, RegisterClass rc>:
2373     ROTQBYInst<(outs rc:$rT), (ins rc:$rA, R32C:$rB),
2374                [(set (type rc:$rT),
2375                      (SPUrotbytes_left (type rc:$rA), R32C:$rB))]>;
2376
2377 class ROTQBYVecInst<ValueType type>:
2378     ROTQBYGenInst<type, VECREG>;
2379
2380 multiclass RotateQuadLeftByBytes
2381 {
2382   def v16i8: ROTQBYVecInst<v16i8>;
2383   def v8i16: ROTQBYVecInst<v8i16>;
2384   def v4i32: ROTQBYVecInst<v4i32>;
2385   def v4f32: ROTQBYVecInst<v4f32>;
2386   def v2i64: ROTQBYVecInst<v2i64>;
2387   def v2f64: ROTQBYVecInst<v2f64>;
2388   def i128:  ROTQBYGenInst<i128, GPRC>;
2389 }
2390
2391 defm ROTQBY: RotateQuadLeftByBytes;
2392
2393 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2394 // Rotate quad by byte (count), immediate
2395 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2396
2397 class ROTQBYIInst<dag OOL, dag IOL, list<dag> pattern>:
2398     RI7Form<0b00111111100, OOL, IOL, "rotqbyi\t$rT, $rA, $val",
2399             RotateShift, pattern>;
2400
2401 class ROTQBYIGenInst<ValueType type, RegisterClass rclass>:
2402     ROTQBYIInst<(outs rclass:$rT), (ins rclass:$rA, u7imm:$val),
2403                 [(set (type rclass:$rT),
2404                       (SPUrotbytes_left (type rclass:$rA), (i16 uimm7:$val)))]>;
2405
2406 class ROTQBYIVecInst<ValueType vectype>:
2407     ROTQBYIGenInst<vectype, VECREG>;
2408
2409 multiclass RotateQuadByBytesImm
2410 {
2411   def v16i8: ROTQBYIVecInst<v16i8>;
2412   def v8i16: ROTQBYIVecInst<v8i16>;
2413   def v4i32: ROTQBYIVecInst<v4i32>;
2414   def v4f32: ROTQBYIVecInst<v4f32>;
2415   def v2i64: ROTQBYIVecInst<v2i64>;
2416   def vfi64: ROTQBYIVecInst<v2f64>;
2417   def i128:  ROTQBYIGenInst<i128, GPRC>;
2418 }
2419
2420 defm ROTQBYI: RotateQuadByBytesImm;
2421
2422 // See ROTQBY note above.
2423 class ROTQBYBIInst<dag OOL, dag IOL, list<dag> pattern>:
2424     RI7Form<0b00110011100, OOL, IOL,
2425       "rotqbybi\t$rT, $rA, $shift",
2426       RotateShift, pattern>;
2427
2428 class ROTQBYBIVecInst<ValueType vectype, RegisterClass rclass>:
2429     ROTQBYBIInst<(outs VECREG:$rT), (ins VECREG:$rA, rclass:$shift),
2430       [(set (vectype VECREG:$rT),
2431             (SPUrotbytes_left_bits (vectype VECREG:$rA), rclass:$shift))]>;
2432
2433 multiclass RotateQuadByBytesByBitshift {
2434   def v16i8_r32: ROTQBYBIVecInst<v16i8, R32C>;
2435   def v8i16_r32: ROTQBYBIVecInst<v8i16, R32C>;
2436   def v4i32_r32: ROTQBYBIVecInst<v4i32, R32C>;
2437   def v2i64_r32: ROTQBYBIVecInst<v2i64, R32C>;
2438 }
2439
2440 defm ROTQBYBI : RotateQuadByBytesByBitshift;
2441
2442 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2443 // See ROTQBY note above.
2444 //
2445 // Assume that the user of this instruction knows to shift the rotate count
2446 // into bit 29
2447 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2448
2449 class ROTQBIInst<dag OOL, dag IOL, list<dag> pattern>:
2450     RRForm<0b00011011100, OOL, IOL, "rotqbi\t$rT, $rA, $rB",
2451            RotateShift, pattern>;
2452
2453 class ROTQBIVecInst<ValueType vectype>:
2454     ROTQBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2455                [/* no pattern yet */]>;
2456
2457 class ROTQBIRegInst<RegisterClass rclass>:
2458     ROTQBIInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2459                [/* no pattern yet */]>;
2460
2461 multiclass RotateQuadByBitCount
2462 {
2463   def v16i8: ROTQBIVecInst<v16i8>;
2464   def v8i16: ROTQBIVecInst<v8i16>;
2465   def v4i32: ROTQBIVecInst<v4i32>;
2466   def v2i64: ROTQBIVecInst<v2i64>;
2467
2468   def r128:  ROTQBIRegInst<GPRC>;
2469   def r64:   ROTQBIRegInst<R64C>;
2470 }
2471
2472 defm ROTQBI: RotateQuadByBitCount;
2473
2474 class ROTQBIIInst<dag OOL, dag IOL, list<dag> pattern>:
2475     RI7Form<0b00011111100, OOL, IOL, "rotqbii\t$rT, $rA, $val",
2476             RotateShift, pattern>;
2477
2478 class ROTQBIIVecInst<ValueType vectype, Operand optype, ValueType inttype,
2479                      PatLeaf pred>:
2480     ROTQBIIInst<(outs VECREG:$rT), (ins VECREG:$rA, optype:$val),
2481                 [/* no pattern yet */]>;
2482
2483 class ROTQBIIRegInst<RegisterClass rclass, Operand optype, ValueType inttype,
2484                      PatLeaf pred>:
2485     ROTQBIIInst<(outs rclass:$rT), (ins rclass:$rA, optype:$val),
2486                 [/* no pattern yet */]>;
2487
2488 multiclass RotateQuadByBitCountImm
2489 {
2490   def v16i8: ROTQBIIVecInst<v16i8, u7imm_i32, i32, uimm7>;
2491   def v8i16: ROTQBIIVecInst<v8i16, u7imm_i32, i32, uimm7>;
2492   def v4i32: ROTQBIIVecInst<v4i32, u7imm_i32, i32, uimm7>;
2493   def v2i64: ROTQBIIVecInst<v2i64, u7imm_i32, i32, uimm7>;
2494
2495   def r128:  ROTQBIIRegInst<GPRC, u7imm_i32, i32, uimm7>;
2496   def r64:   ROTQBIIRegInst<R64C, u7imm_i32, i32, uimm7>;
2497 }
2498
2499 defm ROTQBII : RotateQuadByBitCountImm;
2500
2501 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2502 // ROTHM v8i16 form:
2503 // NOTE(1): No vector rotate is generated by the C/C++ frontend (today),
2504 //          so this only matches a synthetically generated/lowered code
2505 //          fragment.
2506 // NOTE(2): $rB must be negated before the right rotate!
2507 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2508
2509 class ROTHMInst<dag OOL, dag IOL, list<dag> pattern>:
2510     RRForm<0b10111010000, OOL, IOL, "rothm\t$rT, $rA, $rB",
2511            RotateShift, pattern>;
2512
2513 def ROTHMv8i16:
2514     ROTHMInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2515               [/* see patterns below - $rB must be negated */]>;
2516
2517 def : Pat<(SPUvec_srl (v8i16 VECREG:$rA), R32C:$rB),
2518           (ROTHMv8i16 VECREG:$rA, (SFIr32 R32C:$rB, 0))>;
2519
2520 def : Pat<(SPUvec_srl (v8i16 VECREG:$rA), R16C:$rB),
2521           (ROTHMv8i16 VECREG:$rA,
2522                       (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2523
2524 def : Pat<(SPUvec_srl (v8i16 VECREG:$rA), R8C:$rB),
2525           (ROTHMv8i16 VECREG:$rA,
2526                       (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB) ), 0))>;
2527
2528 // ROTHM r16 form: Rotate 16-bit quantity to right, zero fill at the left
2529 // Note: This instruction doesn't match a pattern because rB must be negated
2530 // for the instruction to work. Thus, the pattern below the instruction!
2531
2532 def ROTHMr16:
2533     ROTHMInst<(outs R16C:$rT), (ins R16C:$rA, R32C:$rB),
2534               [/* see patterns below - $rB must be negated! */]>;
2535
2536 def : Pat<(srl R16C:$rA, R32C:$rB),
2537           (ROTHMr16 R16C:$rA, (SFIr32 R32C:$rB, 0))>;
2538
2539 def : Pat<(srl R16C:$rA, R16C:$rB),
2540           (ROTHMr16 R16C:$rA,
2541                     (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2542
2543 def : Pat<(srl R16C:$rA, R8C:$rB),
2544           (ROTHMr16 R16C:$rA,
2545                     (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB) ), 0))>;
2546
2547 // ROTHMI v8i16 form: See the comment for ROTHM v8i16. The difference here is
2548 // that the immediate can be complemented, so that the user doesn't have to
2549 // worry about it.
2550
2551 class ROTHMIInst<dag OOL, dag IOL, list<dag> pattern>:
2552     RI7Form<0b10111110000, OOL, IOL, "rothmi\t$rT, $rA, $val",
2553             RotateShift, pattern>;
2554
2555 def ROTHMIv8i16:
2556     ROTHMIInst<(outs VECREG:$rT), (ins VECREG:$rA, rothNeg7imm:$val),
2557                [/* no pattern */]>;
2558
2559 def : Pat<(SPUvec_srl (v8i16 VECREG:$rA), (i32 imm:$val)),
2560           (ROTHMIv8i16 VECREG:$rA, imm:$val)>;
2561
2562 def: Pat<(SPUvec_srl (v8i16 VECREG:$rA), (i16 imm:$val)),
2563          (ROTHMIv8i16 VECREG:$rA, (TO_IMM32 imm:$val))>;
2564
2565 def: Pat<(SPUvec_srl (v8i16 VECREG:$rA), (i8 imm:$val)),
2566          (ROTHMIv8i16 VECREG:$rA, (TO_IMM32 imm:$val))>;
2567
2568 def ROTHMIr16:
2569     ROTHMIInst<(outs R16C:$rT), (ins R16C:$rA, rothNeg7imm:$val),
2570                [/* no pattern */]>;
2571
2572 def: Pat<(srl R16C:$rA, (i32 uimm7:$val)),
2573          (ROTHMIr16 R16C:$rA, uimm7:$val)>;
2574
2575 def: Pat<(srl R16C:$rA, (i16 uimm7:$val)),
2576          (ROTHMIr16 R16C:$rA, (TO_IMM32 uimm7:$val))>;
2577
2578 def: Pat<(srl R16C:$rA, (i8 uimm7:$val)),
2579          (ROTHMIr16 R16C:$rA, (TO_IMM32 uimm7:$val))>;
2580
2581 // ROTM v4i32 form: See the ROTHM v8i16 comments.
2582 class ROTMInst<dag OOL, dag IOL, list<dag> pattern>:
2583     RRForm<0b10011010000, OOL, IOL, "rotm\t$rT, $rA, $rB",
2584            RotateShift, pattern>;
2585
2586 def ROTMv4i32:
2587     ROTMInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2588              [/* see patterns below - $rB must be negated */]>;
2589
2590 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), R32C:$rB),
2591           (ROTMv4i32 VECREG:$rA, (SFIr32 R32C:$rB, 0))>;
2592
2593 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), R16C:$rB),
2594           (ROTMv4i32 VECREG:$rA,
2595                      (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2596
2597 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), R8C:$rB),
2598           (ROTMv4i32 VECREG:$rA,
2599                      (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2600
2601 def ROTMr32:
2602     ROTMInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
2603              [/* see patterns below - $rB must be negated */]>;
2604
2605 def : Pat<(srl R32C:$rA, R32C:$rB),
2606           (ROTMr32 R32C:$rA, (SFIr32 R32C:$rB, 0))>;
2607
2608 def : Pat<(srl R32C:$rA, R16C:$rB),
2609           (ROTMr32 R32C:$rA,
2610                    (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2611
2612 def : Pat<(srl R32C:$rA, R8C:$rB),
2613           (ROTMr32 R32C:$rA,
2614                    (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2615
2616 // ROTMI v4i32 form: See the comment for ROTHM v8i16.
2617 def ROTMIv4i32:
2618     RI7Form<0b10011110000, (outs VECREG:$rT), (ins VECREG:$rA, rotNeg7imm:$val),
2619       "rotmi\t$rT, $rA, $val", RotateShift,
2620       [(set (v4i32 VECREG:$rT),
2621             (SPUvec_srl VECREG:$rA, (i32 uimm7:$val)))]>;
2622
2623 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), (i16 uimm7:$val)),
2624           (ROTMIv4i32 VECREG:$rA, (TO_IMM32 uimm7:$val))>;
2625
2626 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), (i8 uimm7:$val)),
2627           (ROTMIv4i32 VECREG:$rA, (TO_IMM32 uimm7:$val))>;
2628
2629 // ROTMI r32 form: know how to complement the immediate value.
2630 def ROTMIr32:
2631     RI7Form<0b10011110000, (outs R32C:$rT), (ins R32C:$rA, rotNeg7imm:$val),
2632       "rotmi\t$rT, $rA, $val", RotateShift,
2633       [(set R32C:$rT, (srl R32C:$rA, (i32 uimm7:$val)))]>;
2634
2635 def : Pat<(srl R32C:$rA, (i16 imm:$val)),
2636           (ROTMIr32 R32C:$rA, (TO_IMM32 uimm7:$val))>;
2637
2638 def : Pat<(srl R32C:$rA, (i8 imm:$val)),
2639           (ROTMIr32 R32C:$rA, (TO_IMM32 uimm7:$val))>;
2640
2641 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2642 // ROTQMBY: This is a vector form merely so that when used in an
2643 // instruction pattern, type checking will succeed. This instruction assumes
2644 // that the user knew to negate $rB.
2645 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2646
2647 class ROTQMBYInst<dag OOL, dag IOL, list<dag> pattern>:
2648     RRForm<0b10111011100, OOL, IOL, "rotqmby\t$rT, $rA, $rB",
2649            RotateShift, pattern>;
2650
2651 class ROTQMBYVecInst<ValueType vectype>:
2652     ROTQMBYInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2653                 [/* no pattern, $rB must be negated */]>;
2654
2655 class ROTQMBYRegInst<RegisterClass rclass>:
2656     ROTQMBYInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2657                 [/* no pattern */]>;
2658
2659 multiclass RotateQuadBytes
2660 {
2661   def v16i8: ROTQMBYVecInst<v16i8>;
2662   def v8i16: ROTQMBYVecInst<v8i16>;
2663   def v4i32: ROTQMBYVecInst<v4i32>;
2664   def v2i64: ROTQMBYVecInst<v2i64>;
2665
2666   def r128: ROTQMBYRegInst<GPRC>;
2667   def r64:  ROTQMBYRegInst<R64C>;
2668 }
2669
2670 defm ROTQMBY : RotateQuadBytes;
2671
2672 def : Pat<(SPUsrl_bytes GPRC:$rA, R32C:$rB),
2673           (ROTQMBYr128  GPRC:$rA,
2674                         (SFIr32 R32C:$rB, 0))>;
2675
2676 class ROTQMBYIInst<dag OOL, dag IOL, list<dag> pattern>:
2677     RI7Form<0b10111111100, OOL, IOL, "rotqmbyi\t$rT, $rA, $val",
2678             RotateShift, pattern>;
2679
2680 class ROTQMBYIVecInst<ValueType vectype>:
2681     ROTQMBYIInst<(outs VECREG:$rT), (ins VECREG:$rA, rotNeg7imm:$val),
2682                  [/* no pattern */]>;
2683
2684 class ROTQMBYIRegInst<RegisterClass rclass, Operand optype, ValueType inttype,
2685                       PatLeaf pred>:
2686     ROTQMBYIInst<(outs rclass:$rT), (ins rclass:$rA, optype:$val),
2687                  [/* no pattern */]>;
2688
2689 // 128-bit zero extension form:
2690 class ROTQMBYIZExtInst<RegisterClass rclass, Operand optype, PatLeaf pred>:
2691     ROTQMBYIInst<(outs GPRC:$rT), (ins rclass:$rA, optype:$val),
2692                  [/* no pattern */]>;
2693
2694 multiclass RotateQuadBytesImm
2695 {
2696   def v16i8: ROTQMBYIVecInst<v16i8>;
2697   def v8i16: ROTQMBYIVecInst<v8i16>;
2698   def v4i32: ROTQMBYIVecInst<v4i32>;
2699   def v2i64: ROTQMBYIVecInst<v2i64>;
2700
2701   def r128:  ROTQMBYIRegInst<GPRC, rotNeg7imm, i32, uimm7>;
2702   def r64:   ROTQMBYIRegInst<R64C, rotNeg7imm, i32, uimm7>;
2703
2704   def r128_zext_r8:  ROTQMBYIZExtInst<R8C, rotNeg7imm, uimm7>;
2705   def r128_zext_r16: ROTQMBYIZExtInst<R16C, rotNeg7imm, uimm7>;
2706   def r128_zext_r32: ROTQMBYIZExtInst<R32C, rotNeg7imm, uimm7>;
2707   def r128_zext_r64: ROTQMBYIZExtInst<R64C, rotNeg7imm, uimm7>;
2708 }
2709
2710 defm ROTQMBYI : RotateQuadBytesImm;
2711
2712 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2713 // Rotate right and mask by bit count
2714 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2715
2716 class ROTQMBYBIInst<dag OOL, dag IOL, list<dag> pattern>:
2717     RRForm<0b10110011100, OOL, IOL, "rotqmbybi\t$rT, $rA, $rB",
2718            RotateShift, pattern>;
2719
2720 class ROTQMBYBIVecInst<ValueType vectype>:
2721     ROTQMBYBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2722                   [/* no pattern, */]>;
2723
2724 multiclass RotateMaskQuadByBitCount
2725 {
2726   def v16i8: ROTQMBYBIVecInst<v16i8>;
2727   def v8i16: ROTQMBYBIVecInst<v8i16>;
2728   def v4i32: ROTQMBYBIVecInst<v4i32>;
2729   def v2i64: ROTQMBYBIVecInst<v2i64>;
2730 }
2731
2732 defm ROTQMBYBI: RotateMaskQuadByBitCount;
2733
2734 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2735 // Rotate quad and mask by bits
2736 // Note that the rotate amount has to be negated
2737 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2738
2739 class ROTQMBIInst<dag OOL, dag IOL, list<dag> pattern>:
2740     RRForm<0b10011011100, OOL, IOL, "rotqmbi\t$rT, $rA, $rB",
2741            RotateShift, pattern>;
2742
2743 class ROTQMBIVecInst<ValueType vectype>:
2744     ROTQMBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2745                 [/* no pattern */]>;
2746
2747 class ROTQMBIRegInst<RegisterClass rclass>:
2748     ROTQMBIInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2749                 [/* no pattern */]>;
2750
2751 multiclass RotateMaskQuadByBits
2752 {
2753   def v16i8: ROTQMBIVecInst<v16i8>;
2754   def v8i16: ROTQMBIVecInst<v8i16>;
2755   def v4i32: ROTQMBIVecInst<v4i32>;
2756   def v2i64: ROTQMBIVecInst<v2i64>;
2757
2758   def r128:  ROTQMBIRegInst<GPRC>;
2759   def r64:   ROTQMBIRegInst<R64C>;
2760 }
2761
2762 defm ROTQMBI: RotateMaskQuadByBits;
2763
2764 def : Pat<(srl GPRC:$rA, R32C:$rB),
2765           (ROTQMBIr128  GPRC:$rA,
2766                         (SFIr32 R32C:$rB, 0))>;
2767
2768
2769 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2770 // Rotate quad and mask by bits, immediate
2771 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2772
2773 class ROTQMBIIInst<dag OOL, dag IOL, list<dag> pattern>:
2774     RI7Form<0b10011111100, OOL, IOL, "rotqmbii\t$rT, $rA, $val",
2775             RotateShift, pattern>;
2776
2777 class ROTQMBIIVecInst<ValueType vectype>:
2778    ROTQMBIIInst<(outs VECREG:$rT), (ins VECREG:$rA, rotNeg7imm:$val),
2779                  [/* no pattern */]>;
2780
2781 class ROTQMBIIRegInst<RegisterClass rclass>:
2782    ROTQMBIIInst<(outs rclass:$rT), (ins rclass:$rA, rotNeg7imm:$val),
2783                  [/* no pattern */]>;
2784
2785 multiclass RotateMaskQuadByBitsImm
2786 {
2787   def v16i8: ROTQMBIIVecInst<v16i8>;
2788   def v8i16: ROTQMBIIVecInst<v8i16>;
2789   def v4i32: ROTQMBIIVecInst<v4i32>;
2790   def v2i64: ROTQMBIIVecInst<v2i64>;
2791
2792   def r128:  ROTQMBIIRegInst<GPRC>;
2793   def r64:   ROTQMBIIRegInst<R64C>;
2794 }
2795
2796 defm ROTQMBII: RotateMaskQuadByBitsImm;
2797
2798 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2799 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2800
2801 def ROTMAHv8i16:
2802     RRForm<0b01111010000, (outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2803       "rotmah\t$rT, $rA, $rB", RotateShift,
2804       [/* see patterns below - $rB must be negated */]>;
2805
2806 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), R32C:$rB),
2807           (ROTMAHv8i16 VECREG:$rA, (SFIr32 R32C:$rB, 0))>;
2808
2809 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), R16C:$rB),
2810           (ROTMAHv8i16 VECREG:$rA,
2811                        (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2812
2813 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), R8C:$rB),
2814           (ROTMAHv8i16 VECREG:$rA,
2815                        (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2816
2817 def ROTMAHr16:
2818     RRForm<0b01111010000, (outs R16C:$rT), (ins R16C:$rA, R32C:$rB),
2819       "rotmah\t$rT, $rA, $rB", RotateShift,
2820       [/* see patterns below - $rB must be negated */]>;
2821
2822 def : Pat<(sra R16C:$rA, R32C:$rB),
2823           (ROTMAHr16 R16C:$rA, (SFIr32 R32C:$rB, 0))>;
2824
2825 def : Pat<(sra R16C:$rA, R16C:$rB),
2826           (ROTMAHr16 R16C:$rA,
2827                      (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2828
2829 def : Pat<(sra R16C:$rA, R8C:$rB),
2830           (ROTMAHr16 R16C:$rA,
2831                      (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2832
2833 def ROTMAHIv8i16:
2834     RRForm<0b01111110000, (outs VECREG:$rT), (ins VECREG:$rA, rothNeg7imm:$val),
2835       "rotmahi\t$rT, $rA, $val", RotateShift,
2836       [(set (v8i16 VECREG:$rT),
2837             (SPUvec_sra (v8i16 VECREG:$rA), (i32 uimm7:$val)))]>;
2838
2839 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), (i16 uimm7:$val)),
2840           (ROTMAHIv8i16 (v8i16 VECREG:$rA), (TO_IMM32 uimm7:$val))>;
2841
2842 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), (i8 uimm7:$val)),
2843           (ROTMAHIv8i16 (v8i16 VECREG:$rA), (TO_IMM32 uimm7:$val))>;
2844
2845 def ROTMAHIr16:
2846     RRForm<0b01111110000, (outs R16C:$rT), (ins R16C:$rA, rothNeg7imm_i16:$val),
2847       "rotmahi\t$rT, $rA, $val", RotateShift,
2848       [(set R16C:$rT, (sra R16C:$rA, (i16 uimm7:$val)))]>;
2849
2850 def : Pat<(sra R16C:$rA, (i32 imm:$val)),
2851           (ROTMAHIr16 R16C:$rA, (TO_IMM32 uimm7:$val))>;
2852
2853 def : Pat<(sra R16C:$rA, (i8 imm:$val)),
2854           (ROTMAHIr16 R16C:$rA, (TO_IMM32 uimm7:$val))>;
2855
2856 def ROTMAv4i32:
2857     RRForm<0b01011010000, (outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2858       "rotma\t$rT, $rA, $rB", RotateShift,
2859       [/* see patterns below - $rB must be negated */]>;
2860
2861 def : Pat<(SPUvec_sra (v4i32 VECREG:$rA), R32C:$rB),
2862           (ROTMAv4i32 VECREG:$rA, (SFIr32 R32C:$rB, 0))>;
2863
2864 def : Pat<(SPUvec_sra (v4i32 VECREG:$rA), R16C:$rB),
2865           (ROTMAv4i32 VECREG:$rA,
2866                       (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2867
2868 def : Pat<(SPUvec_sra (v4i32 VECREG:$rA), R8C:$rB),
2869           (ROTMAv4i32 VECREG:$rA,
2870                       (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2871
2872 def ROTMAr32:
2873     RRForm<0b01011010000, (outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
2874       "rotma\t$rT, $rA, $rB", RotateShift,
2875       [/* see patterns below - $rB must be negated */]>;
2876
2877 def : Pat<(sra R32C:$rA, R32C:$rB),
2878           (ROTMAr32 R32C:$rA, (SFIr32 R32C:$rB, 0))>;
2879
2880 def : Pat<(sra R32C:$rA, R16C:$rB),
2881           (ROTMAr32 R32C:$rA,
2882                     (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2883
2884 def : Pat<(sra R32C:$rA, R8C:$rB),
2885           (ROTMAr32 R32C:$rA,
2886                     (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2887
2888 class ROTMAIInst<dag OOL, dag IOL, list<dag> pattern>:
2889     RRForm<0b01011110000, OOL, IOL,
2890       "rotmai\t$rT, $rA, $val",
2891       RotateShift, pattern>;
2892
2893 class ROTMAIVecInst<ValueType vectype, Operand intop, ValueType inttype>:
2894     ROTMAIInst<(outs VECREG:$rT), (ins VECREG:$rA, intop:$val),
2895       [(set (vectype VECREG:$rT),
2896             (SPUvec_sra VECREG:$rA, (inttype uimm7:$val)))]>;
2897
2898 class ROTMAIRegInst<RegisterClass rclass, Operand intop, ValueType inttype>:
2899     ROTMAIInst<(outs rclass:$rT), (ins rclass:$rA, intop:$val),
2900       [(set rclass:$rT, (sra rclass:$rA, (inttype uimm7:$val)))]>;
2901
2902 multiclass RotateMaskAlgebraicImm {
2903   def v2i64_i32 : ROTMAIVecInst<v2i64, rotNeg7imm, i32>;
2904   def v4i32_i32 : ROTMAIVecInst<v4i32, rotNeg7imm, i32>;
2905   def r64_i32 : ROTMAIRegInst<R64C, rotNeg7imm, i32>;
2906   def r32_i32 : ROTMAIRegInst<R32C, rotNeg7imm, i32>;
2907 }
2908
2909 defm ROTMAI : RotateMaskAlgebraicImm;
2910
2911 //===----------------------------------------------------------------------===//
2912 // Branch and conditionals:
2913 //===----------------------------------------------------------------------===//
2914
2915 let isTerminator = 1, isBarrier = 1 in {
2916   // Halt If Equal (r32 preferred slot only, no vector form)
2917   def HEQr32:
2918     RRForm_3<0b00011011110, (outs), (ins R32C:$rA, R32C:$rB),
2919       "heq\t$rA, $rB", BranchResolv,
2920       [/* no pattern to match */]>;
2921
2922   def HEQIr32 :
2923     RI10Form_2<0b11111110, (outs), (ins R32C:$rA, s10imm:$val),
2924       "heqi\t$rA, $val", BranchResolv,
2925       [/* no pattern to match */]>;
2926
2927   // HGT/HGTI: These instructions use signed arithmetic for the comparison,
2928   // contrasting with HLGT/HLGTI, which use unsigned comparison:
2929   def HGTr32:
2930     RRForm_3<0b00011010010, (outs), (ins R32C:$rA, R32C:$rB),
2931       "hgt\t$rA, $rB", BranchResolv,
2932       [/* no pattern to match */]>;
2933
2934   def HGTIr32:
2935     RI10Form_2<0b11110010, (outs), (ins R32C:$rA, s10imm:$val),
2936       "hgti\t$rA, $val", BranchResolv,
2937       [/* no pattern to match */]>;
2938
2939   def HLGTr32:
2940     RRForm_3<0b00011011010, (outs), (ins R32C:$rA, R32C:$rB),
2941       "hlgt\t$rA, $rB", BranchResolv,
2942       [/* no pattern to match */]>;
2943
2944   def HLGTIr32:
2945     RI10Form_2<0b11111010, (outs), (ins R32C:$rA, s10imm:$val),
2946       "hlgti\t$rA, $val", BranchResolv,
2947       [/* no pattern to match */]>;
2948 }
2949
2950 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2951 // Comparison operators for i8, i16 and i32:
2952 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2953
2954 class CEQBInst<dag OOL, dag IOL, list<dag> pattern> :
2955   RRForm<0b00001011110, OOL, IOL, "ceqb\t$rT, $rA, $rB",
2956          ByteOp, pattern>;
2957
2958 multiclass CmpEqualByte
2959 {
2960   def v16i8 :
2961     CEQBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
2962       [(set (v16i8 VECREG:$rT), (seteq (v8i16 VECREG:$rA),
2963                                        (v8i16 VECREG:$rB)))]>;
2964
2965   def r8 :
2966     CEQBInst<(outs R8C:$rT), (ins R8C:$rA, R8C:$rB),
2967              [(set R8C:$rT, (seteq R8C:$rA, R8C:$rB))]>;
2968 }
2969
2970 class CEQBIInst<dag OOL, dag IOL, list<dag> pattern> :
2971   RI10Form<0b01111110, OOL, IOL, "ceqbi\t$rT, $rA, $val",
2972            ByteOp, pattern>;
2973
2974 multiclass CmpEqualByteImm
2975 {
2976   def v16i8 :
2977     CEQBIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm_i8:$val),
2978               [(set (v16i8 VECREG:$rT), (seteq (v16i8 VECREG:$rA),
2979                                                v16i8SExt8Imm:$val))]>;
2980   def r8:
2981     CEQBIInst<(outs R8C:$rT), (ins R8C:$rA, s10imm_i8:$val),
2982              [(set R8C:$rT, (seteq R8C:$rA, immSExt8:$val))]>;
2983 }
2984
2985 class CEQHInst<dag OOL, dag IOL, list<dag> pattern> :
2986   RRForm<0b00010011110, OOL, IOL, "ceqh\t$rT, $rA, $rB",
2987          ByteOp, pattern>;
2988
2989 multiclass CmpEqualHalfword
2990 {
2991   def v8i16 : CEQHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
2992                        [(set (v8i16 VECREG:$rT), (seteq (v8i16 VECREG:$rA),
2993                                                         (v8i16 VECREG:$rB)))]>;
2994
2995   def r16 : CEQHInst<(outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
2996                      [(set R16C:$rT, (seteq R16C:$rA, R16C:$rB))]>;
2997 }
2998
2999 class CEQHIInst<dag OOL, dag IOL, list<dag> pattern> :
3000   RI10Form<0b10111110, OOL, IOL, "ceqhi\t$rT, $rA, $val",
3001            ByteOp, pattern>;
3002
3003 multiclass CmpEqualHalfwordImm
3004 {
3005   def v8i16 : CEQHIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3006                         [(set (v8i16 VECREG:$rT),
3007                               (seteq (v8i16 VECREG:$rA),
3008                                      (v8i16 v8i16SExt10Imm:$val)))]>;
3009   def r16 : CEQHIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
3010                       [(set R16C:$rT, (seteq R16C:$rA, i16ImmSExt10:$val))]>;
3011 }
3012
3013 class CEQInst<dag OOL, dag IOL, list<dag> pattern> :
3014   RRForm<0b00000011110, OOL, IOL, "ceq\t$rT, $rA, $rB",
3015          ByteOp, pattern>;
3016
3017 multiclass CmpEqualWord
3018 {
3019   def v4i32 : CEQInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3020                       [(set (v4i32 VECREG:$rT),
3021                             (seteq (v4i32 VECREG:$rA), (v4i32 VECREG:$rB)))]>;
3022
3023   def r32 : CEQInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
3024                     [(set R32C:$rT, (seteq R32C:$rA, R32C:$rB))]>;
3025 }
3026
3027 class CEQIInst<dag OOL, dag IOL, list<dag> pattern> :
3028   RI10Form<0b00111110, OOL, IOL, "ceqi\t$rT, $rA, $val",
3029            ByteOp, pattern>;
3030
3031 multiclass CmpEqualWordImm
3032 {
3033   def v4i32 : CEQIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3034                        [(set (v4i32 VECREG:$rT),
3035                              (seteq (v4i32 VECREG:$rA),
3036                                     (v4i32 v4i32SExt16Imm:$val)))]>;
3037
3038   def r32: CEQIInst<(outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
3039                     [(set R32C:$rT, (seteq R32C:$rA, i32ImmSExt10:$val))]>;
3040 }
3041
3042 class CGTBInst<dag OOL, dag IOL, list<dag> pattern> :
3043   RRForm<0b00001010010, OOL, IOL, "cgtb\t$rT, $rA, $rB",
3044          ByteOp, pattern>;
3045
3046 multiclass CmpGtrByte
3047 {
3048   def v16i8 :
3049     CGTBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3050       [(set (v16i8 VECREG:$rT), (setgt (v8i16 VECREG:$rA),
3051                                        (v8i16 VECREG:$rB)))]>;
3052
3053   def r8 :
3054     CGTBInst<(outs R8C:$rT), (ins R8C:$rA, R8C:$rB),
3055              [(set R8C:$rT, (setgt R8C:$rA, R8C:$rB))]>;
3056 }
3057
3058 class CGTBIInst<dag OOL, dag IOL, list<dag> pattern> :
3059   RI10Form<0b01110010, OOL, IOL, "cgtbi\t$rT, $rA, $val",
3060            ByteOp, pattern>;
3061
3062 multiclass CmpGtrByteImm
3063 {
3064   def v16i8 :
3065     CGTBIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm_i8:$val),
3066               [(set (v16i8 VECREG:$rT), (setgt (v16i8 VECREG:$rA),
3067                                                v16i8SExt8Imm:$val))]>;
3068   def r8:
3069     CGTBIInst<(outs R8C:$rT), (ins R8C:$rA, s10imm_i8:$val),
3070               [(set R8C:$rT, (setgt R8C:$rA, immSExt8:$val))]>;
3071 }
3072
3073 class CGTHInst<dag OOL, dag IOL, list<dag> pattern> :
3074   RRForm<0b00010010010, OOL, IOL, "cgth\t$rT, $rA, $rB",
3075          ByteOp, pattern>;
3076
3077 multiclass CmpGtrHalfword
3078 {
3079   def v8i16 : CGTHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3080                        [(set (v8i16 VECREG:$rT), (setgt (v8i16 VECREG:$rA),
3081                                                         (v8i16 VECREG:$rB)))]>;
3082
3083   def r16 : CGTHInst<(outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
3084                      [(set R16C:$rT, (setgt R16C:$rA, R16C:$rB))]>;
3085 }
3086
3087 class CGTHIInst<dag OOL, dag IOL, list<dag> pattern> :
3088   RI10Form<0b10110010, OOL, IOL, "cgthi\t$rT, $rA, $val",
3089            ByteOp, pattern>;
3090
3091 multiclass CmpGtrHalfwordImm
3092 {
3093   def v8i16 : CGTHIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3094                         [(set (v8i16 VECREG:$rT),
3095                               (setgt (v8i16 VECREG:$rA),
3096                                      (v8i16 v8i16SExt10Imm:$val)))]>;
3097   def r16 : CGTHIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
3098                       [(set R16C:$rT, (setgt R16C:$rA, i16ImmSExt10:$val))]>;
3099 }
3100
3101 class CGTInst<dag OOL, dag IOL, list<dag> pattern> :
3102   RRForm<0b00000010010, OOL, IOL, "cgt\t$rT, $rA, $rB",
3103          ByteOp, pattern>;
3104
3105 multiclass CmpGtrWord
3106 {
3107   def v4i32 : CGTInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3108                       [(set (v4i32 VECREG:$rT),
3109                             (setgt (v4i32 VECREG:$rA), (v4i32 VECREG:$rB)))]>;
3110
3111   def r32 : CGTInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
3112                     [(set R32C:$rT, (setgt R32C:$rA, R32C:$rB))]>;
3113 }
3114
3115 class CGTIInst<dag OOL, dag IOL, list<dag> pattern> :
3116   RI10Form<0b00110010, OOL, IOL, "cgti\t$rT, $rA, $val",
3117            ByteOp, pattern>;
3118
3119 multiclass CmpGtrWordImm
3120 {
3121   def v4i32 : CGTIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3122                        [(set (v4i32 VECREG:$rT),
3123                              (setgt (v4i32 VECREG:$rA),
3124                                     (v4i32 v4i32SExt16Imm:$val)))]>;
3125
3126   def r32: CGTIInst<(outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
3127                     [(set R32C:$rT, (setgt R32C:$rA, i32ImmSExt10:$val))]>;
3128
3129   // CGTIv4f32, CGTIf32: These are used in the f32 fdiv instruction sequence:
3130   def v4f32: CGTIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3131                        [(set (v4i32 VECREG:$rT),
3132                              (setgt (v4i32 (bitconvert (v4f32 VECREG:$rA))),
3133                                     (v4i32 v4i32SExt16Imm:$val)))]>;
3134
3135   def f32:   CGTIInst<(outs R32C:$rT), (ins R32FP:$rA, s10imm_i32:$val),
3136                       [/* no pattern */]>;
3137 }
3138
3139 class CLGTBInst<dag OOL, dag IOL, list<dag> pattern> :
3140   RRForm<0b00001011010, OOL, IOL, "clgtb\t$rT, $rA, $rB",
3141          ByteOp, pattern>;
3142
3143 multiclass CmpLGtrByte
3144 {
3145   def v16i8 :
3146     CLGTBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3147       [(set (v16i8 VECREG:$rT), (setugt (v8i16 VECREG:$rA),
3148                                        (v8i16 VECREG:$rB)))]>;
3149
3150   def r8 :
3151     CLGTBInst<(outs R8C:$rT), (ins R8C:$rA, R8C:$rB),
3152              [(set R8C:$rT, (setugt R8C:$rA, R8C:$rB))]>;
3153 }
3154
3155 class CLGTBIInst<dag OOL, dag IOL, list<dag> pattern> :
3156   RI10Form<0b01111010, OOL, IOL, "clgtbi\t$rT, $rA, $val",
3157            ByteOp, pattern>;
3158
3159 multiclass CmpLGtrByteImm
3160 {
3161   def v16i8 :
3162     CLGTBIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm_i8:$val),
3163               [(set (v16i8 VECREG:$rT), (setugt (v16i8 VECREG:$rA),
3164                                                v16i8SExt8Imm:$val))]>;
3165   def r8:
3166     CLGTBIInst<(outs R8C:$rT), (ins R8C:$rA, s10imm_i8:$val),
3167              [(set R8C:$rT, (setugt R8C:$rA, immSExt8:$val))]>;
3168 }
3169
3170 class CLGTHInst<dag OOL, dag IOL, list<dag> pattern> :
3171   RRForm<0b00010011010, OOL, IOL, "clgth\t$rT, $rA, $rB",
3172          ByteOp, pattern>;
3173
3174 multiclass CmpLGtrHalfword
3175 {
3176   def v8i16 : CLGTHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3177                        [(set (v8i16 VECREG:$rT), (setugt (v8i16 VECREG:$rA),
3178                                                         (v8i16 VECREG:$rB)))]>;
3179
3180   def r16 : CLGTHInst<(outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
3181                      [(set R16C:$rT, (setugt R16C:$rA, R16C:$rB))]>;
3182 }
3183
3184 class CLGTHIInst<dag OOL, dag IOL, list<dag> pattern> :
3185   RI10Form<0b10111010, OOL, IOL, "clgthi\t$rT, $rA, $val",
3186            ByteOp, pattern>;
3187
3188 multiclass CmpLGtrHalfwordImm
3189 {
3190   def v8i16 : CLGTHIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3191                          [(set (v8i16 VECREG:$rT),
3192                                (setugt (v8i16 VECREG:$rA),
3193                                        (v8i16 v8i16SExt10Imm:$val)))]>;
3194   def r16 : CLGTHIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
3195                        [(set R16C:$rT, (setugt R16C:$rA, i16ImmSExt10:$val))]>;
3196 }
3197
3198 class CLGTInst<dag OOL, dag IOL, list<dag> pattern> :
3199   RRForm<0b00000011010, OOL, IOL, "clgt\t$rT, $rA, $rB",
3200          ByteOp, pattern>;
3201
3202 multiclass CmpLGtrWord
3203 {
3204   def v4i32 : CLGTInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3205                       [(set (v4i32 VECREG:$rT),
3206                             (setugt (v4i32 VECREG:$rA), (v4i32 VECREG:$rB)))]>;
3207
3208   def r32 : CLGTInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
3209                      [(set R32C:$rT, (setugt R32C:$rA, R32C:$rB))]>;
3210 }
3211
3212 class CLGTIInst<dag OOL, dag IOL, list<dag> pattern> :
3213   RI10Form<0b00111010, OOL, IOL, "clgti\t$rT, $rA, $val",
3214            ByteOp, pattern>;
3215
3216 multiclass CmpLGtrWordImm
3217 {
3218   def v4i32 : CLGTIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3219                        [(set (v4i32 VECREG:$rT),
3220                              (setugt (v4i32 VECREG:$rA),
3221                                     (v4i32 v4i32SExt16Imm:$val)))]>;
3222
3223   def r32: CLGTIInst<(outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
3224                      [(set R32C:$rT, (setugt R32C:$rA, i32ImmSExt10:$val))]>;
3225 }
3226
3227 defm CEQB   : CmpEqualByte;
3228 defm CEQBI  : CmpEqualByteImm;
3229 defm CEQH   : CmpEqualHalfword;
3230 defm CEQHI  : CmpEqualHalfwordImm;
3231 defm CEQ    : CmpEqualWord;
3232 defm CEQI   : CmpEqualWordImm;
3233 defm CGTB   : CmpGtrByte;
3234 defm CGTBI  : CmpGtrByteImm;
3235 defm CGTH   : CmpGtrHalfword;
3236 defm CGTHI  : CmpGtrHalfwordImm;
3237 defm CGT    : CmpGtrWord;
3238 defm CGTI   : CmpGtrWordImm;
3239 defm CLGTB  : CmpLGtrByte;
3240 defm CLGTBI : CmpLGtrByteImm;
3241 defm CLGTH  : CmpLGtrHalfword;
3242 defm CLGTHI : CmpLGtrHalfwordImm;
3243 defm CLGT   : CmpLGtrWord;
3244 defm CLGTI  : CmpLGtrWordImm;
3245
3246 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3247 // For SETCC primitives not supported above (setlt, setle, setge, etc.)
3248 // define a pattern to generate the right code, as a binary operator
3249 // (in a manner of speaking.)
3250 //
3251 // Notes:
3252 // 1. This only matches the setcc set of conditionals. Special pattern
3253 //    matching is used for select conditionals.
3254 //
3255 // 2. The "DAG" versions of these classes is almost exclusively used for
3256 //    i64 comparisons. See the tblgen fundamentals documentation for what
3257 //    ".ResultInstrs[0]" means; see TargetSelectionDAG.td and the Pattern
3258 //    class for where ResultInstrs originates.
3259 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3260
3261 class SETCCNegCondReg<PatFrag cond, RegisterClass rclass, ValueType inttype,
3262                       SPUInstr xorinst, SPUInstr cmpare>:
3263   Pat<(cond rclass:$rA, rclass:$rB),
3264       (xorinst (cmpare rclass:$rA, rclass:$rB), (inttype -1))>;
3265
3266 class SETCCNegCondImm<PatFrag cond, RegisterClass rclass, ValueType inttype,
3267                       PatLeaf immpred, SPUInstr xorinst, SPUInstr cmpare>:
3268   Pat<(cond rclass:$rA, (inttype immpred:$imm)),
3269       (xorinst (cmpare rclass:$rA, (inttype immpred:$imm)), (inttype -1))>;
3270
3271 def : SETCCNegCondReg<setne, R8C, i8, XORBIr8,  CEQBr8>;
3272 def : SETCCNegCondImm<setne, R8C, i8, immSExt8, XORBIr8, CEQBIr8>;
3273
3274 def : SETCCNegCondReg<setne, R16C, i16, XORHIr16,     CEQHr16>;
3275 def : SETCCNegCondImm<setne, R16C, i16, i16ImmSExt10, XORHIr16, CEQHIr16>;
3276
3277 def : SETCCNegCondReg<setne, R32C, i32, XORIr32, CEQr32>;
3278 def : SETCCNegCondImm<setne, R32C, i32, i32ImmSExt10, XORIr32, CEQIr32>;
3279
3280 class SETCCBinOpReg<PatFrag cond, RegisterClass rclass,
3281                     SPUInstr binop, SPUInstr cmpOp1, SPUInstr cmpOp2>:
3282     Pat<(cond rclass:$rA, rclass:$rB),
3283         (binop (cmpOp1 rclass:$rA, rclass:$rB),
3284                (cmpOp2 rclass:$rA, rclass:$rB))>;
3285
3286 class SETCCBinOpImm<PatFrag cond, RegisterClass rclass, PatLeaf immpred,
3287                     ValueType immtype,
3288                     SPUInstr binop, SPUInstr cmpOp1, SPUInstr cmpOp2>:
3289     Pat<(cond rclass:$rA, (immtype immpred:$imm)),
3290         (binop (cmpOp1 rclass:$rA, (immtype immpred:$imm)),
3291                (cmpOp2 rclass:$rA, (immtype immpred:$imm)))>;
3292
3293 def : SETCCBinOpReg<setge, R8C, ORr8, CGTBr8, CEQBr8>;
3294 def : SETCCBinOpImm<setge, R8C, immSExt8, i8, ORr8, CGTBIr8, CEQBIr8>;
3295 def : SETCCBinOpReg<setlt, R8C, NORr8, CGTBr8, CEQBr8>;
3296 def : SETCCBinOpImm<setlt, R8C, immSExt8, i8, NORr8, CGTBIr8, CEQBIr8>;
3297 def : Pat<(setle R8C:$rA, R8C:$rB),
3298           (XORBIr8 (CGTBr8 R8C:$rA, R8C:$rB), 0xff)>;
3299 def :  Pat<(setle R8C:$rA, immU8:$imm),
3300            (XORBIr8 (CGTBIr8 R8C:$rA, immU8:$imm), 0xff)>;
3301
3302 def : SETCCBinOpReg<setge, R16C, ORr16, CGTHr16, CEQHr16>;
3303 def : SETCCBinOpImm<setge, R16C, i16ImmSExt10, i16,
3304                     ORr16, CGTHIr16, CEQHIr16>;
3305 def : SETCCBinOpReg<setlt, R16C, NORr16, CGTHr16, CEQHr16>;
3306 def : SETCCBinOpImm<setlt, R16C, i16ImmSExt10, i16, NORr16, CGTHIr16, CEQHIr16>;
3307 def : Pat<(setle R16C:$rA, R16C:$rB),
3308           (XORHIr16 (CGTHr16 R16C:$rA, R16C:$rB), 0xffff)>;
3309 def : Pat<(setle R16C:$rA, i16ImmSExt10:$imm),
3310           (XORHIr16 (CGTHIr16 R16C:$rA, i16ImmSExt10:$imm), 0xffff)>;
3311
3312 def : SETCCBinOpReg<setge, R32C, ORr32, CGTr32, CEQr32>;
3313 def : SETCCBinOpImm<setge, R32C, i32ImmSExt10, i32,
3314                     ORr32, CGTIr32, CEQIr32>;
3315 def : SETCCBinOpReg<setlt, R32C, NORr32, CGTr32, CEQr32>;
3316 def : SETCCBinOpImm<setlt, R32C, i32ImmSExt10, i32, NORr32, CGTIr32, CEQIr32>;
3317 def : Pat<(setle R32C:$rA, R32C:$rB),
3318           (XORIr32 (CGTr32 R32C:$rA, R32C:$rB), 0xffffffff)>;
3319 def : Pat<(setle R32C:$rA, i32ImmSExt10:$imm),
3320           (XORIr32 (CGTIr32 R32C:$rA, i32ImmSExt10:$imm), 0xffffffff)>;
3321
3322 def : SETCCBinOpReg<setuge, R8C, ORr8, CLGTBr8, CEQBr8>;
3323 def : SETCCBinOpImm<setuge, R8C, immSExt8, i8, ORr8, CLGTBIr8, CEQBIr8>;
3324 def : SETCCBinOpReg<setult, R8C, NORr8, CLGTBr8, CEQBr8>;
3325 def : SETCCBinOpImm<setult, R8C, immSExt8, i8, NORr8, CLGTBIr8, CEQBIr8>;
3326 def : Pat<(setule R8C:$rA, R8C:$rB),
3327           (XORBIr8 (CLGTBr8 R8C:$rA, R8C:$rB), 0xff)>;
3328 def :  Pat<(setule R8C:$rA, immU8:$imm),
3329            (XORBIr8 (CLGTBIr8 R8C:$rA, immU8:$imm), 0xff)>;
3330
3331 def : SETCCBinOpReg<setuge, R16C, ORr16, CLGTHr16, CEQHr16>;
3332 def : SETCCBinOpImm<setuge, R16C, i16ImmSExt10, i16,
3333                     ORr16, CLGTHIr16, CEQHIr16>;
3334 def : SETCCBinOpReg<setult, R16C, NORr16, CLGTHr16, CEQHr16>;
3335 def : SETCCBinOpImm<setult, R16C, i16ImmSExt10, i16, NORr16,
3336                     CLGTHIr16, CEQHIr16>;
3337 def : Pat<(setule R16C:$rA, R16C:$rB),
3338           (XORHIr16 (CLGTHr16 R16C:$rA, R16C:$rB), 0xffff)>;
3339 def :  Pat<(setule R16C:$rA, i16ImmSExt10:$imm),
3340            (XORHIr16 (CLGTHIr16 R16C:$rA, i16ImmSExt10:$imm), 0xffff)>;
3341
3342 def : SETCCBinOpReg<setuge, R32C, ORr32, CLGTr32, CEQr32>;
3343 def : SETCCBinOpImm<setuge, R32C, i32ImmSExt10, i32,
3344                     ORr32, CLGTIr32, CEQIr32>;
3345 def : SETCCBinOpReg<setult, R32C, NORr32, CLGTr32, CEQr32>;
3346 def : SETCCBinOpImm<setult, R32C, i32ImmSExt10, i32, NORr32, CLGTIr32, CEQIr32>;
3347 def : Pat<(setule R32C:$rA, R32C:$rB),
3348           (XORIr32 (CLGTr32 R32C:$rA, R32C:$rB), 0xffffffff)>;
3349 def : Pat<(setule R32C:$rA, i32ImmSExt10:$imm),
3350           (XORIr32 (CLGTIr32 R32C:$rA, i32ImmSExt10:$imm), 0xffffffff)>;
3351
3352 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3353 // select conditional patterns:
3354 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3355
3356 class SELECTNegCondReg<PatFrag cond, RegisterClass rclass, ValueType inttype,
3357                        SPUInstr selinstr, SPUInstr cmpare>:
3358   Pat<(select (inttype (cond rclass:$rA, rclass:$rB)),
3359               rclass:$rTrue, rclass:$rFalse),
3360       (selinstr rclass:$rTrue, rclass:$rFalse,
3361                 (cmpare rclass:$rA, rclass:$rB))>;
3362
3363 class SELECTNegCondImm<PatFrag cond, RegisterClass rclass, ValueType inttype,
3364                        PatLeaf immpred, SPUInstr selinstr, SPUInstr cmpare>:
3365   Pat<(select (inttype (cond rclass:$rA, immpred:$imm)),
3366               rclass:$rTrue, rclass:$rFalse),
3367       (selinstr rclass:$rTrue, rclass:$rFalse,
3368                 (cmpare rclass:$rA, immpred:$imm))>;
3369
3370 def : SELECTNegCondReg<setne, R8C, i8, SELBr8, CEQBr8>;
3371 def : SELECTNegCondImm<setne, R8C, i8, immSExt8, SELBr8, CEQBIr8>;
3372 def : SELECTNegCondReg<setle, R8C, i8, SELBr8, CGTBr8>;
3373 def : SELECTNegCondImm<setle, R8C, i8, immSExt8, SELBr8, CGTBr8>;
3374 def : SELECTNegCondReg<setule, R8C, i8, SELBr8, CLGTBr8>;
3375 def : SELECTNegCondImm<setule, R8C, i8, immU8, SELBr8, CLGTBIr8>;
3376
3377 def : SELECTNegCondReg<setne, R16C, i16, SELBr16, CEQHr16>;
3378 def : SELECTNegCondImm<setne, R16C, i16, i16ImmSExt10, SELBr16, CEQHIr16>;
3379 def : SELECTNegCondReg<setle, R16C, i16, SELBr16, CGTHr16>;
3380 def : SELECTNegCondImm<setle, R16C, i16, i16ImmSExt10, SELBr16, CGTHIr16>;
3381 def : SELECTNegCondReg<setule, R16C, i16, SELBr16, CLGTHr16>;
3382 def : SELECTNegCondImm<setule, R16C, i16, i16ImmSExt10, SELBr16, CLGTHIr16>;
3383
3384 def : SELECTNegCondReg<setne, R32C, i32, SELBr32, CEQr32>;
3385 def : SELECTNegCondImm<setne, R32C, i32, i32ImmSExt10, SELBr32, CEQIr32>;
3386 def : SELECTNegCondReg<setle, R32C, i32, SELBr32, CGTr32>;
3387 def : SELECTNegCondImm<setle, R32C, i32, i32ImmSExt10, SELBr32, CGTIr32>;
3388 def : SELECTNegCondReg<setule, R32C, i32, SELBr32, CLGTr32>;
3389 def : SELECTNegCondImm<setule, R32C, i32, i32ImmSExt10, SELBr32, CLGTIr32>;
3390
3391 class SELECTBinOpReg<PatFrag cond, RegisterClass rclass, ValueType inttype,
3392                      SPUInstr selinstr, SPUInstr binop, SPUInstr cmpOp1,
3393                      SPUInstr cmpOp2>:
3394   Pat<(select (inttype (cond rclass:$rA, rclass:$rB)),
3395               rclass:$rTrue, rclass:$rFalse),
3396       (selinstr rclass:$rFalse, rclass:$rTrue,
3397                 (binop (cmpOp1 rclass:$rA, rclass:$rB),
3398                        (cmpOp2 rclass:$rA, rclass:$rB)))>;
3399
3400 class SELECTBinOpImm<PatFrag cond, RegisterClass rclass, PatLeaf immpred,
3401                      ValueType inttype,
3402                      SPUInstr selinstr, SPUInstr binop, SPUInstr cmpOp1,
3403                      SPUInstr cmpOp2>:
3404     Pat<(select (inttype (cond rclass:$rA, (inttype immpred:$imm))),
3405                 rclass:$rTrue, rclass:$rFalse),
3406         (selinstr rclass:$rFalse, rclass:$rTrue,
3407                   (binop (cmpOp1 rclass:$rA, (inttype immpred:$imm)),
3408                          (cmpOp2 rclass:$rA, (inttype immpred:$imm))))>;
3409
3410 def : SELECTBinOpReg<setge, R8C, i8, SELBr8, ORr8, CGTBr8, CEQBr8>;
3411 def : SELECTBinOpImm<setge, R8C, immSExt8, i8,
3412                      SELBr8, ORr8, CGTBIr8, CEQBIr8>;
3413
3414 def : SELECTBinOpReg<setge, R16C, i16, SELBr16, ORr16, CGTHr16, CEQHr16>;
3415 def : SELECTBinOpImm<setge, R16C, i16ImmSExt10, i16,
3416                      SELBr16, ORr16, CGTHIr16, CEQHIr16>;
3417
3418 def : SELECTBinOpReg<setge, R32C, i32, SELBr32, ORr32, CGTr32, CEQr32>;
3419 def : SELECTBinOpImm<setge, R32C, i32ImmSExt10, i32,
3420                      SELBr32, ORr32, CGTIr32, CEQIr32>;
3421
3422 def : SELECTBinOpReg<setuge, R8C, i8, SELBr8, ORr8, CLGTBr8, CEQBr8>;
3423 def : SELECTBinOpImm<setuge, R8C, immSExt8, i8,
3424                      SELBr8, ORr8, CLGTBIr8, CEQBIr8>;
3425
3426 def : SELECTBinOpReg<setuge, R16C, i16, SELBr16, ORr16, CLGTHr16, CEQHr16>;
3427 def : SELECTBinOpImm<setuge, R16C, i16ImmUns10, i16,
3428                      SELBr16, ORr16, CLGTHIr16, CEQHIr16>;
3429
3430 def : SELECTBinOpReg<setuge, R32C, i32, SELBr32, ORr32, CLGTr32, CEQr32>;
3431 def : SELECTBinOpImm<setuge, R32C, i32ImmUns10, i32,
3432                      SELBr32, ORr32, CLGTIr32, CEQIr32>;
3433
3434 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3435
3436 let isCall = 1,
3437   // All calls clobber the non-callee-saved registers:
3438   Defs = [R0, R1, R2, R3, R4, R5, R6, R7, R8, R9,
3439           R10,R11,R12,R13,R14,R15,R16,R17,R18,R19,
3440           R20,R21,R22,R23,R24,R25,R26,R27,R28,R29,
3441           R30,R31,R32,R33,R34,R35,R36,R37,R38,R39,
3442           R40,R41,R42,R43,R44,R45,R46,R47,R48,R49,
3443           R50,R51,R52,R53,R54,R55,R56,R57,R58,R59,
3444           R60,R61,R62,R63,R64,R65,R66,R67,R68,R69,
3445           R70,R71,R72,R73,R74,R75,R76,R77,R78,R79],
3446   // All of these instructions use $lr (aka $0)
3447   Uses = [R0]  in {
3448   // Branch relative and set link: Used if we actually know that the target
3449   // is within [-32768, 32767] bytes of the target
3450   def BRSL:
3451     BranchSetLink<0b011001100, (outs), (ins relcalltarget:$func, variable_ops),
3452       "brsl\t$$lr, $func",
3453       [(SPUcall (SPUpcrel tglobaladdr:$func, 0))]>;
3454
3455   // Branch absolute and set link: Used if we actually know that the target
3456   // is an absolute address
3457   def BRASL:
3458     BranchSetLink<0b011001100, (outs), (ins calltarget:$func, variable_ops),
3459       "brasl\t$$lr, $func",
3460       [(SPUcall (SPUaform tglobaladdr:$func, 0))]>;
3461
3462   // Branch indirect and set link if external data. These instructions are not
3463   // actually generated, matched by an intrinsic:
3464   def BISLED_00: BISLEDForm<0b11, "bisled\t$$lr, $func", [/* empty pattern */]>;
3465   def BISLED_E0: BISLEDForm<0b10, "bisled\t$$lr, $func", [/* empty pattern */]>;
3466   def BISLED_0D: BISLEDForm<0b01, "bisled\t$$lr, $func", [/* empty pattern */]>;
3467   def BISLED_ED: BISLEDForm<0b00, "bisled\t$$lr, $func", [/* empty pattern */]>;
3468
3469   // Branch indirect and set link. This is the "X-form" address version of a
3470   // function call
3471   def BISL:
3472     BIForm<0b10010101100, "bisl\t$$lr, $func", [(SPUcall R32C:$func)]>;
3473 }
3474
3475 // Support calls to external symbols:
3476 def : Pat<(SPUcall (SPUpcrel texternalsym:$func, 0)),
3477           (BRSL texternalsym:$func)>;
3478
3479 def : Pat<(SPUcall (SPUaform texternalsym:$func, 0)),
3480           (BRASL texternalsym:$func)>;
3481
3482 // Unconditional branches:
3483 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1 in {
3484   let isBarrier = 1 in {
3485     def BR :
3486       UncondBranch<0b001001100, (outs), (ins brtarget:$dest),
3487         "br\t$dest",
3488         [(br bb:$dest)]>;
3489
3490     // Unconditional, absolute address branch
3491     def BRA:
3492       UncondBranch<0b001100000, (outs), (ins brtarget:$dest),
3493         "bra\t$dest",
3494         [/* no pattern */]>;
3495
3496     // Indirect branch
3497     def BI:
3498       BIForm<0b00010101100, "bi\t$func", [(brind R32C:$func)]>;
3499   }
3500
3501   // Conditional branches:
3502   class BRNZInst<dag IOL, list<dag> pattern>:
3503     RI16Form<0b010000100, (outs), IOL, "brnz\t$rCond,$dest",
3504              BranchResolv, pattern>;
3505
3506   class BRNZRegInst<RegisterClass rclass>:
3507     BRNZInst<(ins rclass:$rCond, brtarget:$dest),
3508              [(brcond rclass:$rCond, bb:$dest)]>;
3509
3510   class BRNZVecInst<ValueType vectype>:
3511     BRNZInst<(ins VECREG:$rCond, brtarget:$dest),
3512              [(brcond (vectype VECREG:$rCond), bb:$dest)]>;
3513
3514   multiclass BranchNotZero {
3515     def v4i32 : BRNZVecInst<v4i32>;
3516     def r32   : BRNZRegInst<R32C>;
3517   }
3518
3519   defm BRNZ : BranchNotZero;
3520
3521   class BRZInst<dag IOL, list<dag> pattern>:
3522     RI16Form<0b000000100, (outs), IOL, "brz\t$rT,$dest",
3523              BranchResolv, pattern>;
3524
3525   class BRZRegInst<RegisterClass rclass>:
3526     BRZInst<(ins rclass:$rT, brtarget:$dest), [/* no pattern */]>;
3527
3528   class BRZVecInst<ValueType vectype>:
3529     BRZInst<(ins VECREG:$rT, brtarget:$dest), [/* no pattern */]>;
3530
3531   multiclass BranchZero {
3532     def v4i32: BRZVecInst<v4i32>;
3533     def r32:   BRZRegInst<R32C>;
3534   }
3535
3536   defm BRZ: BranchZero;
3537
3538   // Note: LLVM doesn't do branch conditional, indirect. Otherwise these would
3539   // be useful:
3540   /*
3541   class BINZInst<dag IOL, list<dag> pattern>:
3542    BICondForm<0b10010100100, (outs), IOL, "binz\t$rA, $dest", pattern>;
3543
3544   class BINZRegInst<RegisterClass rclass>:
3545     BINZInst<(ins rclass:$rA, brtarget:$dest),
3546              [(brcond rclass:$rA, R32C:$dest)]>;
3547
3548   class BINZVecInst<ValueType vectype>:
3549     BINZInst<(ins VECREG:$rA, R32C:$dest),
3550              [(brcond (vectype VECREG:$rA), R32C:$dest)]>;
3551
3552   multiclass BranchNotZeroIndirect {
3553     def v4i32: BINZVecInst<v4i32>;
3554     def r32:   BINZRegInst<R32C>;
3555   }
3556
3557   defm BINZ: BranchNotZeroIndirect;
3558
3559   class BIZInst<dag IOL, list<dag> pattern>:
3560     BICondForm<0b00010100100, (outs), IOL, "biz\t$rA, $func", pattern>;
3561
3562   class BIZRegInst<RegisterClass rclass>:
3563     BIZInst<(ins rclass:$rA, R32C:$func), [/* no pattern */]>;
3564
3565   class BIZVecInst<ValueType vectype>:
3566     BIZInst<(ins VECREG:$rA, R32C:$func), [/* no pattern */]>;
3567
3568   multiclass BranchZeroIndirect {
3569     def v4i32: BIZVecInst<v4i32>;
3570     def r32:   BIZRegInst<R32C>;
3571   }
3572
3573   defm BIZ: BranchZeroIndirect;
3574   */
3575
3576   class BRHNZInst<dag IOL, list<dag> pattern>:
3577     RI16Form<0b011000100, (outs), IOL, "brhnz\t$rCond,$dest", BranchResolv,
3578              pattern>;
3579
3580   class BRHNZRegInst<RegisterClass rclass>:
3581     BRHNZInst<(ins rclass:$rCond, brtarget:$dest),
3582               [(brcond rclass:$rCond, bb:$dest)]>;
3583
3584   class BRHNZVecInst<ValueType vectype>:
3585     BRHNZInst<(ins VECREG:$rCond, brtarget:$dest), [/* no pattern */]>;
3586
3587   multiclass BranchNotZeroHalfword {
3588     def v8i16: BRHNZVecInst<v8i16>;
3589     def r16:   BRHNZRegInst<R16C>;
3590   }
3591
3592   defm BRHNZ: BranchNotZeroHalfword;
3593
3594   class BRHZInst<dag IOL, list<dag> pattern>:
3595     RI16Form<0b001000100, (outs), IOL, "brhz\t$rT,$dest", BranchResolv,
3596              pattern>;
3597
3598   class BRHZRegInst<RegisterClass rclass>:
3599     BRHZInst<(ins rclass:$rT, brtarget:$dest), [/* no pattern */]>;
3600
3601   class BRHZVecInst<ValueType vectype>:
3602     BRHZInst<(ins VECREG:$rT, brtarget:$dest), [/* no pattern */]>;
3603
3604   multiclass BranchZeroHalfword {
3605     def v8i16: BRHZVecInst<v8i16>;
3606     def r16:   BRHZRegInst<R16C>;
3607   }
3608
3609   defm BRHZ: BranchZeroHalfword;
3610 }
3611
3612 //===----------------------------------------------------------------------===//
3613 // setcc and brcond patterns:
3614 //===----------------------------------------------------------------------===//
3615
3616 def : Pat<(brcond (i16 (seteq R16C:$rA, 0)), bb:$dest),
3617           (BRHZr16 R16C:$rA, bb:$dest)>;
3618 def : Pat<(brcond (i16 (setne R16C:$rA, 0)), bb:$dest),
3619           (BRHNZr16 R16C:$rA, bb:$dest)>;
3620
3621 def : Pat<(brcond (i32 (seteq R32C:$rA, 0)), bb:$dest),
3622           (BRZr32 R32C:$rA, bb:$dest)>;
3623 def : Pat<(brcond (i32 (setne R32C:$rA, 0)), bb:$dest),
3624           (BRNZr32 R32C:$rA, bb:$dest)>;
3625
3626 multiclass BranchCondEQ<PatFrag cond, SPUInstr brinst16, SPUInstr brinst32>
3627 {
3628   def r16imm: Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3629                   (brinst16 (CEQHIr16 R16C:$rA, i16ImmSExt10:$val), bb:$dest)>;
3630
3631   def r16 : Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3632                 (brinst16 (CEQHr16 R16C:$rA, R16:$rB), bb:$dest)>;
3633
3634   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3635                    (brinst32 (CEQIr32 R32C:$rA, i32ImmSExt10:$val), bb:$dest)>;
3636
3637   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3638                 (brinst32 (CEQr32 R32C:$rA, R32C:$rB), bb:$dest)>;
3639 }
3640
3641 defm BRCONDeq : BranchCondEQ<seteq, BRHNZr16, BRNZr32>;
3642 defm BRCONDne : BranchCondEQ<setne, BRHZr16, BRZr32>;
3643
3644 multiclass BranchCondLGT<PatFrag cond, SPUInstr brinst16, SPUInstr brinst32>
3645 {
3646   def r16imm : Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3647                    (brinst16 (CLGTHIr16 R16C:$rA, i16ImmSExt10:$val), bb:$dest)>;
3648
3649   def r16 : Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3650                 (brinst16 (CLGTHr16 R16C:$rA, R16:$rB), bb:$dest)>;
3651
3652   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3653                    (brinst32 (CLGTIr32 R32C:$rA, i32ImmSExt10:$val), bb:$dest)>;
3654
3655   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3656                 (brinst32 (CLGTr32 R32C:$rA, R32C:$rB), bb:$dest)>;
3657 }
3658
3659 defm BRCONDugt : BranchCondLGT<setugt, BRHNZr16, BRNZr32>;
3660 defm BRCONDule : BranchCondLGT<setule, BRHZr16, BRZr32>;
3661
3662 multiclass BranchCondLGTEQ<PatFrag cond, SPUInstr orinst16, SPUInstr brinst16,
3663                            SPUInstr orinst32, SPUInstr brinst32>
3664 {
3665   def r16imm: Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3666                   (brinst16 (orinst16 (CLGTHIr16 R16C:$rA, i16ImmSExt10:$val),
3667                                       (CEQHIr16 R16C:$rA, i16ImmSExt10:$val)),
3668                             bb:$dest)>;
3669
3670   def r16: Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3671                (brinst16 (orinst16 (CLGTHr16 R16C:$rA, R16:$rB),
3672                                    (CEQHr16 R16C:$rA, R16:$rB)),
3673                          bb:$dest)>;
3674
3675   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3676                    (brinst32 (orinst32 (CLGTIr32 R32C:$rA, i32ImmSExt10:$val),
3677                                        (CEQIr32 R32C:$rA, i32ImmSExt10:$val)),
3678                              bb:$dest)>;
3679
3680   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3681                 (brinst32 (orinst32 (CLGTr32 R32C:$rA, R32C:$rB),
3682                                     (CEQr32 R32C:$rA, R32C:$rB)),
3683                           bb:$dest)>;
3684 }
3685
3686 defm BRCONDuge : BranchCondLGTEQ<setuge, ORr16, BRHNZr16, ORr32, BRNZr32>;
3687 defm BRCONDult : BranchCondLGTEQ<setult, ORr16, BRHZr16, ORr32, BRZr32>;
3688
3689 multiclass BranchCondGT<PatFrag cond, SPUInstr brinst16, SPUInstr brinst32>
3690 {
3691   def r16imm : Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3692                    (brinst16 (CGTHIr16 R16C:$rA, i16ImmSExt10:$val), bb:$dest)>;
3693
3694   def r16 : Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3695                 (brinst16 (CGTHr16 R16C:$rA, R16:$rB), bb:$dest)>;
3696
3697   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3698                    (brinst32 (CGTIr32 R32C:$rA, i32ImmSExt10:$val), bb:$dest)>;
3699
3700   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3701                 (brinst32 (CGTr32 R32C:$rA, R32C:$rB), bb:$dest)>;
3702 }
3703
3704 defm BRCONDgt : BranchCondGT<setgt, BRHNZr16, BRNZr32>;
3705 defm BRCONDle : BranchCondGT<setle, BRHZr16, BRZr32>;
3706
3707 multiclass BranchCondGTEQ<PatFrag cond, SPUInstr orinst16, SPUInstr brinst16,
3708                           SPUInstr orinst32, SPUInstr brinst32>
3709 {
3710   def r16imm: Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3711                   (brinst16 (orinst16 (CGTHIr16 R16C:$rA, i16ImmSExt10:$val),
3712                                       (CEQHIr16 R16C:$rA, i16ImmSExt10:$val)),
3713                             bb:$dest)>;
3714
3715   def r16: Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3716                (brinst16 (orinst16 (CGTHr16 R16C:$rA, R16:$rB),
3717                                    (CEQHr16 R16C:$rA, R16:$rB)),
3718                          bb:$dest)>;
3719
3720   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3721                    (brinst32 (orinst32 (CGTIr32 R32C:$rA, i32ImmSExt10:$val),
3722                                        (CEQIr32 R32C:$rA, i32ImmSExt10:$val)),
3723                              bb:$dest)>;
3724
3725   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3726                 (brinst32 (orinst32 (CGTr32 R32C:$rA, R32C:$rB),
3727                                     (CEQr32 R32C:$rA, R32C:$rB)),
3728                           bb:$dest)>;
3729 }
3730
3731 defm BRCONDge : BranchCondGTEQ<setge, ORr16, BRHNZr16, ORr32, BRNZr32>;
3732 defm BRCONDlt : BranchCondGTEQ<setlt, ORr16, BRHZr16, ORr32, BRZr32>;
3733
3734 let isTerminator = 1, isBarrier = 1 in {
3735   let isReturn = 1 in {
3736     def RET:
3737         RETForm<"bi\t$$lr", [(retflag)]>;
3738   }
3739 }
3740
3741 //===----------------------------------------------------------------------===//
3742 // Single precision floating point instructions
3743 //===----------------------------------------------------------------------===//
3744
3745 class FAInst<dag OOL, dag IOL, list<dag> pattern>:
3746     RRForm<0b01011000100, OOL, IOL, "fa\t$rT, $rA, $rB",
3747            SPrecFP, pattern>;
3748
3749 class FAVecInst<ValueType vectype>:
3750     FAInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3751              [(set (vectype VECREG:$rT),
3752                    (fadd (vectype VECREG:$rA), (vectype VECREG:$rB)))]>;
3753
3754 multiclass SFPAdd
3755 {
3756   def v4f32: FAVecInst<v4f32>;
3757   def f32:   FAInst<(outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
3758                     [(set R32FP:$rT, (fadd R32FP:$rA, R32FP:$rB))]>;
3759 }
3760
3761 defm FA : SFPAdd;
3762
3763 class FSInst<dag OOL, dag IOL, list<dag> pattern>:
3764     RRForm<0b01011000100, OOL, IOL, "fs\t$rT, $rA, $rB",
3765            SPrecFP, pattern>;
3766
3767 class FSVecInst<ValueType vectype>:
3768     FSInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3769            [(set (vectype VECREG:$rT),
3770                  (fsub (vectype VECREG:$rA), (vectype VECREG:$rB)))]>;
3771
3772 multiclass SFPSub
3773 {
3774   def v4f32: FSVecInst<v4f32>;
3775   def f32:   FSInst<(outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
3776                     [(set R32FP:$rT, (fsub R32FP:$rA, R32FP:$rB))]>;
3777 }
3778
3779 defm FS : SFPSub;
3780
3781 class FMInst<dag OOL, dag IOL, list<dag> pattern>:
3782     RRForm<0b01100011010, OOL, IOL,
3783       "fm\t$rT, $rA, $rB", SPrecFP,
3784       pattern>;
3785
3786 class FMVecInst<ValueType type>:
3787     FMInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3788            [(set (type VECREG:$rT),
3789                  (fmul (type VECREG:$rA), (type VECREG:$rB)))]>;
3790
3791 multiclass SFPMul
3792 {
3793   def v4f32: FMVecInst<v4f32>;
3794   def f32:   FMInst<(outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
3795                      [(set R32FP:$rT, (fmul R32FP:$rA, R32FP:$rB))]>;
3796 }
3797
3798 defm FM : SFPMul;
3799
3800 // Floating point multiply and add
3801 // e.g. d = c + (a * b)
3802 def FMAv4f32:
3803     RRRForm<0b0111, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
3804       "fma\t$rT, $rA, $rB, $rC", SPrecFP,
3805       [(set (v4f32 VECREG:$rT),
3806             (fadd (v4f32 VECREG:$rC),
3807                   (fmul (v4f32 VECREG:$rA), (v4f32 VECREG:$rB))))]>;
3808
3809 def FMAf32:
3810     RRRForm<0b0111, (outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB, R32FP:$rC),
3811       "fma\t$rT, $rA, $rB, $rC", SPrecFP,
3812       [(set R32FP:$rT, (fadd R32FP:$rC, (fmul R32FP:$rA, R32FP:$rB)))]>;
3813
3814 // FP multiply and subtract
3815 // Subtracts value in rC from product
3816 // res = a * b - c
3817 def FMSv4f32 :
3818     RRRForm<0b0111, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
3819       "fms\t$rT, $rA, $rB, $rC", SPrecFP,
3820       [(set (v4f32 VECREG:$rT),
3821             (fsub (fmul (v4f32 VECREG:$rA), (v4f32 VECREG:$rB)),
3822                   (v4f32 VECREG:$rC)))]>;
3823
3824 def FMSf32 :
3825     RRRForm<0b0111, (outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB, R32FP:$rC),
3826       "fms\t$rT, $rA, $rB, $rC", SPrecFP,
3827       [(set R32FP:$rT,
3828             (fsub (fmul R32FP:$rA, R32FP:$rB), R32FP:$rC))]>;
3829
3830 // Floating Negative Mulitply and Subtract
3831 // Subtracts product from value in rC
3832 // res = fneg(fms a b c)
3833 //     = - (a * b - c)
3834 //     = c - a * b
3835 // NOTE: subtraction order
3836 // fsub a b = a - b
3837 // fs a b = b - a?
3838 def FNMSf32 :
3839     RRRForm<0b1101, (outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB, R32FP:$rC),
3840       "fnms\t$rT, $rA, $rB, $rC", SPrecFP,
3841       [(set R32FP:$rT, (fsub R32FP:$rC, (fmul R32FP:$rA, R32FP:$rB)))]>;
3842
3843 def FNMSv4f32 :
3844     RRRForm<0b1101, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
3845       "fnms\t$rT, $rA, $rB, $rC", SPrecFP,
3846       [(set (v4f32 VECREG:$rT),
3847             (fsub (v4f32 VECREG:$rC),
3848                   (fmul (v4f32 VECREG:$rA),
3849                         (v4f32 VECREG:$rB))))]>;
3850
3851
3852
3853
3854 // Floating point reciprocal estimate
3855
3856 class FRESTInst<dag OOL, dag IOL>:
3857   RRForm_1<0b00110111000, OOL, IOL,
3858            "frest\t$rT, $rA", SPrecFP,
3859            [/* no pattern */]>;
3860
3861 def FRESTv4f32 :
3862     FRESTInst<(outs VECREG:$rT), (ins VECREG:$rA)>;
3863
3864 def FRESTf32 :
3865     FRESTInst<(outs R32FP:$rT), (ins R32FP:$rA)>;
3866
3867 // Floating point interpolate (used in conjunction with reciprocal estimate)
3868 def FIv4f32 :
3869     RRForm<0b00101011110, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3870       "fi\t$rT, $rA, $rB", SPrecFP,
3871       [/* no pattern */]>;
3872
3873 def FIf32 :
3874     RRForm<0b00101011110, (outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
3875       "fi\t$rT, $rA, $rB", SPrecFP,
3876       [/* no pattern */]>;
3877
3878 //--------------------------------------------------------------------------
3879 // Basic single precision floating point comparisons:
3880 //
3881 // Note: There is no support on SPU for single precision NaN. Consequently,
3882 // ordered and unordered comparisons are the same.
3883 //--------------------------------------------------------------------------
3884
3885 def FCEQf32 :
3886     RRForm<0b01000011110, (outs R32C:$rT), (ins R32FP:$rA, R32FP:$rB),
3887       "fceq\t$rT, $rA, $rB", SPrecFP,
3888       [(set R32C:$rT, (setueq R32FP:$rA, R32FP:$rB))]>;
3889
3890 def : Pat<(setoeq R32FP:$rA, R32FP:$rB),
3891           (FCEQf32 R32FP:$rA, R32FP:$rB)>;
3892
3893 def FCMEQf32 :
3894     RRForm<0b01010011110, (outs R32C:$rT), (ins R32FP:$rA, R32FP:$rB),
3895       "fcmeq\t$rT, $rA, $rB", SPrecFP,
3896       [(set R32C:$rT, (setueq (fabs R32FP:$rA), (fabs R32FP:$rB)))]>;
3897
3898 def : Pat<(setoeq (fabs R32FP:$rA), (fabs R32FP:$rB)),
3899           (FCMEQf32 R32FP:$rA, R32FP:$rB)>;
3900
3901 def FCGTf32 :
3902     RRForm<0b01000011010, (outs R32C:$rT), (ins R32FP:$rA, R32FP:$rB),
3903       "fcgt\t$rT, $rA, $rB", SPrecFP,
3904       [(set R32C:$rT, (setugt R32FP:$rA, R32FP:$rB))]>;
3905
3906 def : Pat<(setugt R32FP:$rA, R32FP:$rB),
3907           (FCGTf32 R32FP:$rA, R32FP:$rB)>;
3908
3909 def FCMGTf32 :
3910     RRForm<0b01010011010, (outs R32C:$rT), (ins R32FP:$rA, R32FP:$rB),
3911       "fcmgt\t$rT, $rA, $rB", SPrecFP,
3912       [(set R32C:$rT, (setugt (fabs R32FP:$rA), (fabs R32FP:$rB)))]>;
3913
3914 def : Pat<(setugt (fabs R32FP:$rA), (fabs R32FP:$rB)),
3915           (FCMGTf32 R32FP:$rA, R32FP:$rB)>;
3916
3917 //--------------------------------------------------------------------------
3918 // Single precision floating point comparisons and SETCC equivalents:
3919 //--------------------------------------------------------------------------
3920
3921 def : SETCCNegCondReg<setune, R32FP, i32, XORIr32, FCEQf32>;
3922 def : SETCCNegCondReg<setone, R32FP, i32, XORIr32, FCEQf32>;
3923
3924 def : SETCCBinOpReg<setuge, R32FP, ORr32, FCGTf32, FCEQf32>;
3925 def : SETCCBinOpReg<setoge, R32FP, ORr32, FCGTf32, FCEQf32>;
3926
3927 def : SETCCBinOpReg<setult, R32FP, NORr32, FCGTf32, FCEQf32>;
3928 def : SETCCBinOpReg<setolt, R32FP, NORr32, FCGTf32, FCEQf32>;
3929
3930 def : Pat<(setule R32FP:$rA, R32FP:$rB),
3931           (XORIr32 (FCGTf32 R32FP:$rA, R32FP:$rB), 0xffffffff)>;
3932 def : Pat<(setole R32FP:$rA, R32FP:$rB),
3933           (XORIr32 (FCGTf32 R32FP:$rA, R32FP:$rB), 0xffffffff)>;
3934
3935 // FP Status and Control Register Write
3936 // Why isn't rT a don't care in the ISA?
3937 // Should we create a special RRForm_3 for this guy and zero out the rT?
3938 def FSCRWf32 :
3939     RRForm_1<0b01011101110, (outs R32FP:$rT), (ins R32FP:$rA),
3940       "fscrwr\t$rA", SPrecFP,
3941       [/* This instruction requires an intrinsic. Note: rT is unused. */]>;
3942
3943 // FP Status and Control Register Read
3944 def FSCRRf32 :
3945     RRForm_2<0b01011101110, (outs R32FP:$rT), (ins),
3946       "fscrrd\t$rT", SPrecFP,
3947       [/* This instruction requires an intrinsic */]>;
3948
3949 // llvm instruction space
3950 // How do these map onto cell instructions?
3951 // fdiv rA rB
3952 //   frest rC rB        # c = 1/b (both lines)
3953 //   fi rC rB rC
3954 //   fm rD rA rC        # d = a * 1/b
3955 //   fnms rB rD rB rA # b = - (d * b - a) --should == 0 in a perfect world
3956 //   fma rB rB rC rD            # b = b * c + d
3957 //                              = -(d *b -a) * c + d
3958 //                              = a * c - c ( a *b *c - a)
3959
3960 // fcopysign (???)
3961
3962 // Library calls:
3963 // These llvm instructions will actually map to library calls.
3964 // All that's needed, then, is to check that the appropriate library is
3965 // imported and do a brsl to the proper function name.
3966 // frem # fmod(x, y): x - (x/y) * y
3967 // (Note: fmod(double, double), fmodf(float,float)
3968 // fsqrt?
3969 // fsin?
3970 // fcos?
3971 // Unimplemented SPU instruction space
3972 // floating reciprocal absolute square root estimate (frsqest)
3973
3974 // The following are probably just intrinsics
3975 // status and control register write
3976 // status and control register read
3977
3978 //--------------------------------------
3979 // Floating Point Conversions
3980 // Signed conversions:
3981 def CSiFv4f32:
3982     CVTIntFPForm<0b0101101110, (outs VECREG:$rT), (ins VECREG:$rA),
3983       "csflt\t$rT, $rA, 0", SPrecFP,
3984       [(set (v4f32 VECREG:$rT), (sint_to_fp (v4i32 VECREG:$rA)))]>;
3985
3986 // Convert signed integer to floating point
3987 def CSiFf32 :
3988     CVTIntFPForm<0b0101101110, (outs R32FP:$rT), (ins R32C:$rA),
3989       "csflt\t$rT, $rA, 0", SPrecFP,
3990       [(set R32FP:$rT, (sint_to_fp R32C:$rA))]>;
3991
3992 // Convert unsigned into to float
3993 def CUiFv4f32 :
3994     CVTIntFPForm<0b1101101110, (outs VECREG:$rT), (ins VECREG:$rA),
3995       "cuflt\t$rT, $rA, 0", SPrecFP,
3996       [(set (v4f32 VECREG:$rT), (uint_to_fp (v4i32 VECREG:$rA)))]>;
3997
3998 def CUiFf32 :
3999     CVTIntFPForm<0b1101101110, (outs R32FP:$rT), (ins R32C:$rA),
4000       "cuflt\t$rT, $rA, 0", SPrecFP,
4001       [(set R32FP:$rT, (uint_to_fp R32C:$rA))]>;
4002
4003 // Convert float to unsigned int
4004 // Assume that scale = 0
4005
4006 def CFUiv4f32 :
4007     CVTIntFPForm<0b1101101110, (outs VECREG:$rT), (ins VECREG:$rA),
4008       "cfltu\t$rT, $rA, 0", SPrecFP,
4009       [(set (v4i32 VECREG:$rT), (fp_to_uint (v4f32 VECREG:$rA)))]>;
4010
4011 def CFUif32 :
4012     CVTIntFPForm<0b1101101110, (outs R32C:$rT), (ins R32FP:$rA),
4013       "cfltu\t$rT, $rA, 0", SPrecFP,
4014       [(set R32C:$rT, (fp_to_uint R32FP:$rA))]>;
4015
4016 // Convert float to signed int
4017 // Assume that scale = 0
4018
4019 def CFSiv4f32 :
4020     CVTIntFPForm<0b1101101110, (outs VECREG:$rT), (ins VECREG:$rA),
4021       "cflts\t$rT, $rA, 0", SPrecFP,
4022       [(set (v4i32 VECREG:$rT), (fp_to_sint (v4f32 VECREG:$rA)))]>;
4023
4024 def CFSif32 :
4025     CVTIntFPForm<0b1101101110, (outs R32C:$rT), (ins R32FP:$rA),
4026       "cflts\t$rT, $rA, 0", SPrecFP,
4027       [(set R32C:$rT, (fp_to_sint R32FP:$rA))]>;
4028
4029 //===----------------------------------------------------------------------==//
4030 // Single<->Double precision conversions
4031 //===----------------------------------------------------------------------==//
4032
4033 // NOTE: We use "vec" name suffix here to avoid confusion (e.g. input is a
4034 // v4f32, output is v2f64--which goes in the name?)
4035
4036 // Floating point extend single to double
4037 // NOTE: Not sure if passing in v4f32 to FESDvec is correct since it
4038 // operates on two double-word slots (i.e. 1st and 3rd fp numbers
4039 // are ignored).
4040 def FESDvec :
4041     RRForm_1<0b00011101110, (outs VECREG:$rT), (ins VECREG:$rA),
4042       "fesd\t$rT, $rA", SPrecFP,
4043       [/*(set (v2f64 VECREG:$rT), (fextend (v4f32 VECREG:$rA)))*/]>;
4044
4045 def FESDf32 :
4046     RRForm_1<0b00011101110, (outs R64FP:$rT), (ins R32FP:$rA),
4047       "fesd\t$rT, $rA", SPrecFP,
4048       [(set R64FP:$rT, (fextend R32FP:$rA))]>;
4049
4050 // Floating point round double to single
4051 //def FRDSvec :
4052 //    RRForm_1<0b10011101110, (outs VECREG:$rT), (ins VECREG:$rA),
4053 //      "frds\t$rT, $rA,", SPrecFP,
4054 //      [(set (v4f32 R32FP:$rT), (fround (v2f64 R64FP:$rA)))]>;
4055
4056 def FRDSf64 :
4057     RRForm_1<0b10011101110, (outs R32FP:$rT), (ins R64FP:$rA),
4058       "frds\t$rT, $rA", SPrecFP,
4059       [(set R32FP:$rT, (fround R64FP:$rA))]>;
4060
4061 //ToDo include anyextend?
4062
4063 //===----------------------------------------------------------------------==//
4064 // Double precision floating point instructions
4065 //===----------------------------------------------------------------------==//
4066 def FAf64 :
4067     RRForm<0b00110011010, (outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB),
4068       "dfa\t$rT, $rA, $rB", DPrecFP,
4069       [(set R64FP:$rT, (fadd R64FP:$rA, R64FP:$rB))]>;
4070
4071 def FAv2f64 :
4072     RRForm<0b00110011010, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
4073       "dfa\t$rT, $rA, $rB", DPrecFP,
4074       [(set (v2f64 VECREG:$rT), (fadd (v2f64 VECREG:$rA), (v2f64 VECREG:$rB)))]>;
4075
4076 def FSf64 :
4077     RRForm<0b10100011010, (outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB),
4078       "dfs\t$rT, $rA, $rB", DPrecFP,
4079       [(set R64FP:$rT, (fsub R64FP:$rA, R64FP:$rB))]>;
4080
4081 def FSv2f64 :
4082     RRForm<0b10100011010, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
4083       "dfs\t$rT, $rA, $rB", DPrecFP,
4084       [(set (v2f64 VECREG:$rT),
4085             (fsub (v2f64 VECREG:$rA), (v2f64 VECREG:$rB)))]>;
4086
4087 def FMf64 :
4088     RRForm<0b01100011010, (outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB),
4089       "dfm\t$rT, $rA, $rB", DPrecFP,
4090       [(set R64FP:$rT, (fmul R64FP:$rA, R64FP:$rB))]>;
4091
4092 def FMv2f64:
4093     RRForm<0b00100011010, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
4094       "dfm\t$rT, $rA, $rB", DPrecFP,
4095       [(set (v2f64 VECREG:$rT),
4096             (fmul (v2f64 VECREG:$rA), (v2f64 VECREG:$rB)))]>;
4097
4098 def FMAf64:
4099     RRForm<0b00111010110, (outs R64FP:$rT),
4100                           (ins R64FP:$rA, R64FP:$rB, R64FP:$rC),
4101       "dfma\t$rT, $rA, $rB", DPrecFP,
4102       [(set R64FP:$rT, (fadd R64FP:$rC, (fmul R64FP:$rA, R64FP:$rB)))]>,
4103     RegConstraint<"$rC = $rT">,
4104     NoEncode<"$rC">;
4105
4106 def FMAv2f64:
4107     RRForm<0b00111010110, (outs VECREG:$rT),
4108                           (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4109       "dfma\t$rT, $rA, $rB", DPrecFP,
4110       [(set (v2f64 VECREG:$rT),
4111             (fadd (v2f64 VECREG:$rC),
4112                   (fmul (v2f64 VECREG:$rA), (v2f64 VECREG:$rB))))]>,
4113     RegConstraint<"$rC = $rT">,
4114     NoEncode<"$rC">;
4115
4116 def FMSf64 :
4117     RRForm<0b10111010110, (outs R64FP:$rT),
4118                           (ins R64FP:$rA, R64FP:$rB, R64FP:$rC),
4119       "dfms\t$rT, $rA, $rB", DPrecFP,
4120       [(set R64FP:$rT, (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))]>,
4121     RegConstraint<"$rC = $rT">,
4122     NoEncode<"$rC">;
4123
4124 def FMSv2f64 :
4125     RRForm<0b10111010110, (outs VECREG:$rT),
4126                           (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4127       "dfms\t$rT, $rA, $rB", DPrecFP,
4128       [(set (v2f64 VECREG:$rT),
4129             (fsub (fmul (v2f64 VECREG:$rA), (v2f64 VECREG:$rB)),
4130                   (v2f64 VECREG:$rC)))]>;
4131
4132 // DFNMS: - (a * b - c)
4133 // - (a * b) + c => c - (a * b)
4134
4135 class DFNMSInst<dag OOL, dag IOL, list<dag> pattern>:
4136     RRForm<0b01111010110, OOL, IOL, "dfnms\t$rT, $rA, $rB",
4137            DPrecFP, pattern>,
4138     RegConstraint<"$rC = $rT">,
4139     NoEncode<"$rC">;
4140
4141 class DFNMSVecInst<list<dag> pattern>:
4142     DFNMSInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4143               pattern>;
4144
4145 class DFNMSRegInst<list<dag> pattern>:
4146     DFNMSInst<(outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB, R64FP:$rC),
4147              pattern>;
4148
4149 multiclass DFMultiplySubtract
4150 {
4151   def v2f64 : DFNMSVecInst<[(set (v2f64 VECREG:$rT),
4152                                  (fsub (v2f64 VECREG:$rC),
4153                                        (fmul (v2f64 VECREG:$rA),
4154                                              (v2f64 VECREG:$rB))))]>;
4155
4156   def f64 : DFNMSRegInst<[(set R64FP:$rT,
4157                                (fsub R64FP:$rC,
4158                                      (fmul R64FP:$rA, R64FP:$rB)))]>;
4159 }
4160
4161 defm DFNMS : DFMultiplySubtract;
4162
4163 // - (a * b + c)
4164 // - (a * b) - c
4165 def FNMAf64 :
4166     RRForm<0b11111010110, (outs R64FP:$rT),
4167                           (ins R64FP:$rA, R64FP:$rB, R64FP:$rC),
4168       "dfnma\t$rT, $rA, $rB", DPrecFP,
4169       [(set R64FP:$rT, (fneg (fadd R64FP:$rC, (fmul R64FP:$rA, R64FP:$rB))))]>,
4170     RegConstraint<"$rC = $rT">,
4171     NoEncode<"$rC">;
4172
4173 def FNMAv2f64 :
4174     RRForm<0b11111010110, (outs VECREG:$rT),
4175                           (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4176       "dfnma\t$rT, $rA, $rB", DPrecFP,
4177       [(set (v2f64 VECREG:$rT),
4178             (fneg (fadd (v2f64 VECREG:$rC),
4179                         (fmul (v2f64 VECREG:$rA),
4180                               (v2f64 VECREG:$rB)))))]>,
4181     RegConstraint<"$rC = $rT">,
4182     NoEncode<"$rC">;
4183
4184 //===----------------------------------------------------------------------==//
4185 // Floating point negation and absolute value
4186 //===----------------------------------------------------------------------==//
4187
4188 def : Pat<(fneg (v4f32 VECREG:$rA)),
4189           (XORfnegvec (v4f32 VECREG:$rA),
4190                       (v4f32 (ILHUv4i32 0x8000)))>;
4191
4192 def : Pat<(fneg R32FP:$rA),
4193           (XORfneg32 R32FP:$rA, (ILHUr32 0x8000))>;
4194
4195 // Floating point absolute value
4196 // Note: f64 fabs is custom-selected.
4197
4198 def : Pat<(fabs R32FP:$rA),
4199           (ANDfabs32 R32FP:$rA, (IOHLr32 (ILHUr32 0x7fff), 0xffff))>;
4200
4201 def : Pat<(fabs (v4f32 VECREG:$rA)),
4202           (ANDfabsvec (v4f32 VECREG:$rA),
4203                       (IOHLv4i32 (ILHUv4i32 0x7fff), 0xffff))>;
4204
4205 //===----------------------------------------------------------------------===//
4206 // Hint for branch instructions:
4207 //===----------------------------------------------------------------------===//
4208
4209 /* def HBR : SPUInstr<(outs), (ins), "hbr\t" */
4210
4211 //===----------------------------------------------------------------------===//
4212 // Execution, Load NOP (execute NOPs belong in even pipeline, load NOPs belong
4213 // in the odd pipeline)
4214 //===----------------------------------------------------------------------===//
4215
4216 def ENOP : SPUInstr<(outs), (ins), "enop", ExecNOP> {
4217   let Pattern = [];
4218
4219   let Inst{0-10} = 0b10000000010;
4220   let Inst{11-17} = 0;
4221   let Inst{18-24} = 0;
4222   let Inst{25-31} = 0;
4223 }
4224
4225 def LNOP : SPUInstr<(outs), (ins), "lnop", LoadNOP> {
4226   let Pattern = [];
4227
4228   let Inst{0-10} = 0b10000000000;
4229   let Inst{11-17} = 0;
4230   let Inst{18-24} = 0;
4231   let Inst{25-31} = 0;
4232 }
4233
4234 //===----------------------------------------------------------------------===//
4235 // Bit conversions (type conversions between vector/packed types)
4236 // NOTE: Promotions are handled using the XS* instructions.
4237 //===----------------------------------------------------------------------===//
4238 def : Pat<(v16i8 (bitconvert (v8i16 VECREG:$src))), (v16i8 VECREG:$src)>;
4239 def : Pat<(v16i8 (bitconvert (v4i32 VECREG:$src))), (v16i8 VECREG:$src)>;
4240 def : Pat<(v16i8 (bitconvert (v2i64 VECREG:$src))), (v16i8 VECREG:$src)>;
4241 def : Pat<(v16i8 (bitconvert (v4f32 VECREG:$src))), (v16i8 VECREG:$src)>;
4242 def : Pat<(v16i8 (bitconvert (v2f64 VECREG:$src))), (v16i8 VECREG:$src)>;
4243
4244 def : Pat<(v8i16 (bitconvert (v16i8 VECREG:$src))), (v8i16 VECREG:$src)>;
4245 def : Pat<(v8i16 (bitconvert (v4i32 VECREG:$src))), (v8i16 VECREG:$src)>;
4246 def : Pat<(v8i16 (bitconvert (v2i64 VECREG:$src))), (v8i16 VECREG:$src)>;
4247 def : Pat<(v8i16 (bitconvert (v4f32 VECREG:$src))), (v8i16 VECREG:$src)>;
4248 def : Pat<(v8i16 (bitconvert (v2f64 VECREG:$src))), (v8i16 VECREG:$src)>;
4249
4250 def : Pat<(v4i32 (bitconvert (v16i8 VECREG:$src))), (v4i32 VECREG:$src)>;
4251 def : Pat<(v4i32 (bitconvert (v8i16 VECREG:$src))), (v4i32 VECREG:$src)>;
4252 def : Pat<(v4i32 (bitconvert (v2i64 VECREG:$src))), (v4i32 VECREG:$src)>;
4253 def : Pat<(v4i32 (bitconvert (v4f32 VECREG:$src))), (v4i32 VECREG:$src)>;
4254 def : Pat<(v4i32 (bitconvert (v2f64 VECREG:$src))), (v4i32 VECREG:$src)>;
4255
4256 def : Pat<(v2i64 (bitconvert (v16i8 VECREG:$src))), (v2i64 VECREG:$src)>;
4257 def : Pat<(v2i64 (bitconvert (v8i16 VECREG:$src))), (v2i64 VECREG:$src)>;
4258 def : Pat<(v2i64 (bitconvert (v4i32 VECREG:$src))), (v2i64 VECREG:$src)>;
4259 def : Pat<(v2i64 (bitconvert (v4f32 VECREG:$src))), (v2i64 VECREG:$src)>;
4260 def : Pat<(v2i64 (bitconvert (v2f64 VECREG:$src))), (v2i64 VECREG:$src)>;
4261
4262 def : Pat<(v4f32 (bitconvert (v16i8 VECREG:$src))), (v4f32 VECREG:$src)>;
4263 def : Pat<(v4f32 (bitconvert (v8i16 VECREG:$src))), (v4f32 VECREG:$src)>;
4264 def : Pat<(v4f32 (bitconvert (v2i64 VECREG:$src))), (v4f32 VECREG:$src)>;
4265 def : Pat<(v4f32 (bitconvert (v4i32 VECREG:$src))), (v4f32 VECREG:$src)>;
4266 def : Pat<(v4f32 (bitconvert (v2f64 VECREG:$src))), (v4f32 VECREG:$src)>;
4267
4268 def : Pat<(v2f64 (bitconvert (v16i8 VECREG:$src))), (v2f64 VECREG:$src)>;
4269 def : Pat<(v2f64 (bitconvert (v8i16 VECREG:$src))), (v2f64 VECREG:$src)>;
4270 def : Pat<(v2f64 (bitconvert (v4i32 VECREG:$src))), (v2f64 VECREG:$src)>;
4271 def : Pat<(v2f64 (bitconvert (v2i64 VECREG:$src))), (v2f64 VECREG:$src)>;
4272 def : Pat<(v2f64 (bitconvert (v4f32 VECREG:$src))), (v2f64 VECREG:$src)>;
4273
4274 def : Pat<(i128 (bitconvert (v16i8 VECREG:$src))),
4275           (COPY_TO_REGCLASS VECREG:$src, GPRC)>;
4276 def : Pat<(i128 (bitconvert (v8i16 VECREG:$src))),
4277           (COPY_TO_REGCLASS VECREG:$src, GPRC)>;
4278 def : Pat<(i128 (bitconvert (v4i32 VECREG:$src))),
4279           (COPY_TO_REGCLASS VECREG:$src, GPRC)>;
4280 def : Pat<(i128 (bitconvert (v2i64 VECREG:$src))),
4281           (COPY_TO_REGCLASS VECREG:$src, GPRC)>;
4282 def : Pat<(i128 (bitconvert (v4f32 VECREG:$src))),
4283           (COPY_TO_REGCLASS VECREG:$src, GPRC)>;
4284 def : Pat<(i128 (bitconvert (v2f64 VECREG:$src))),
4285           (COPY_TO_REGCLASS VECREG:$src, GPRC)>;
4286
4287 def : Pat<(v16i8 (bitconvert (i128 GPRC:$src))),
4288           (v16i8 (COPY_TO_REGCLASS GPRC:$src, VECREG))>;
4289 def : Pat<(v8i16 (bitconvert (i128 GPRC:$src))),
4290           (v8i16 (COPY_TO_REGCLASS GPRC:$src, VECREG))>;
4291 def : Pat<(v4i32 (bitconvert (i128 GPRC:$src))),
4292           (v4i32 (COPY_TO_REGCLASS GPRC:$src, VECREG))>;
4293 def : Pat<(v2i64 (bitconvert (i128 GPRC:$src))),
4294           (v2i64 (COPY_TO_REGCLASS GPRC:$src, VECREG))>;
4295 def : Pat<(v4f32 (bitconvert (i128 GPRC:$src))),
4296           (v4f32 (COPY_TO_REGCLASS GPRC:$src, VECREG))>;
4297 def : Pat<(v2f64 (bitconvert (i128 GPRC:$src))),
4298           (v2f64 (COPY_TO_REGCLASS GPRC:$src, VECREG))>;
4299
4300 def : Pat<(i32 (bitconvert R32FP:$rA)),
4301           (COPY_TO_REGCLASS R32FP:$rA, R32C)>;
4302
4303 def : Pat<(f32 (bitconvert R32C:$rA)),
4304           (COPY_TO_REGCLASS R32C:$rA, R32FP)>;
4305
4306 def : Pat<(i64 (bitconvert R64FP:$rA)),
4307           (COPY_TO_REGCLASS R64FP:$rA, R64C)>;
4308
4309 def : Pat<(f64 (bitconvert R64C:$rA)),
4310           (COPY_TO_REGCLASS R64C:$rA, R64FP)>;
4311
4312
4313 //===----------------------------------------------------------------------===//
4314 // Instruction patterns:
4315 //===----------------------------------------------------------------------===//
4316
4317 // General 32-bit constants:
4318 def : Pat<(i32 imm:$imm),
4319           (IOHLr32 (ILHUr32 (HI16 imm:$imm)), (LO16 imm:$imm))>;
4320
4321 // Single precision float constants:
4322 def : Pat<(f32 fpimm:$imm),
4323           (IOHLf32 (ILHUf32 (HI16_f32 fpimm:$imm)), (LO16_f32 fpimm:$imm))>;
4324
4325 // General constant 32-bit vectors
4326 def : Pat<(v4i32 v4i32Imm:$imm),
4327           (IOHLv4i32 (v4i32 (ILHUv4i32 (HI16_vec v4i32Imm:$imm))),
4328                      (LO16_vec v4i32Imm:$imm))>;
4329
4330 // 8-bit constants
4331 def : Pat<(i8 imm:$imm),
4332           (ILHr8 imm:$imm)>;
4333
4334 //===----------------------------------------------------------------------===//
4335 // Zero/Any/Sign extensions
4336 //===----------------------------------------------------------------------===//
4337
4338 // sext 8->32: Sign extend bytes to words
4339 def : Pat<(sext_inreg R32C:$rSrc, i8),
4340           (XSHWr32 (XSBHr32 R32C:$rSrc))>;
4341
4342 def : Pat<(i32 (sext R8C:$rSrc)),
4343           (XSHWr16 (XSBHr8 R8C:$rSrc))>;
4344
4345 // sext 8->64: Sign extend bytes to double word
4346 def : Pat<(sext_inreg R64C:$rSrc, i8),
4347           (XSWDr64_inreg (XSHWr64 (XSBHr64 R64C:$rSrc)))>;
4348
4349 def : Pat<(i64 (sext R8C:$rSrc)),
4350           (XSWDr64 (XSHWr16 (XSBHr8 R8C:$rSrc)))>;
4351
4352 // zext 8->16: Zero extend bytes to halfwords
4353 def : Pat<(i16 (zext R8C:$rSrc)),
4354           (ANDHIi8i16 R8C:$rSrc, 0xff)>;
4355
4356 // zext 8->32: Zero extend bytes to words
4357 def : Pat<(i32 (zext R8C:$rSrc)),
4358           (ANDIi8i32 R8C:$rSrc, 0xff)>;
4359
4360 // zext 8->64: Zero extend bytes to double words
4361 def : Pat<(i64 (zext R8C:$rSrc)),
4362           (COPY_TO_REGCLASS (SELBv4i32 (ROTQMBYv4i32
4363                                     (COPY_TO_REGCLASS
4364                                        (ANDIi8i32 R8C:$rSrc,0xff), VECREG),
4365                                     0x4),
4366                                   (ILv4i32 0x0),
4367                                   (FSMBIv4i32 0x0f0f)), R64C)>;
4368
4369 // anyext 8->16: Extend 8->16 bits, irrespective of sign, preserves high bits
4370 def : Pat<(i16 (anyext R8C:$rSrc)),
4371           (ORHIi8i16 R8C:$rSrc, 0)>;
4372
4373 // anyext 8->32: Extend 8->32 bits, irrespective of sign, preserves high bits
4374 def : Pat<(i32 (anyext R8C:$rSrc)),
4375           (COPY_TO_REGCLASS R8C:$rSrc, R32C)>;
4376
4377 // sext 16->64: Sign extend halfword to double word
4378 def : Pat<(sext_inreg R64C:$rSrc, i16),
4379           (XSWDr64_inreg (XSHWr64 R64C:$rSrc))>;
4380
4381 def : Pat<(sext R16C:$rSrc),
4382           (XSWDr64 (XSHWr16 R16C:$rSrc))>;
4383
4384 // zext 16->32: Zero extend halfwords to words
4385 def : Pat<(i32 (zext R16C:$rSrc)),
4386           (ANDi16i32 R16C:$rSrc, (ILAr32 0xffff))>;
4387
4388 def : Pat<(i32 (zext (and R16C:$rSrc, 0xf))),
4389           (ANDIi16i32 R16C:$rSrc, 0xf)>;
4390
4391 def : Pat<(i32 (zext (and R16C:$rSrc, 0xff))),
4392           (ANDIi16i32 R16C:$rSrc, 0xff)>;
4393
4394 def : Pat<(i32 (zext (and R16C:$rSrc, 0xfff))),
4395           (ANDIi16i32 R16C:$rSrc, 0xfff)>;
4396
4397 // anyext 16->32: Extend 16->32 bits, irrespective of sign
4398 def : Pat<(i32 (anyext R16C:$rSrc)),
4399           (COPY_TO_REGCLASS R16C:$rSrc, R32C)>;
4400
4401 //===----------------------------------------------------------------------===//
4402 // Truncates:
4403 // These truncates are for the SPU's supported types (i8, i16, i32). i64 and
4404 // above are custom lowered.
4405 //===----------------------------------------------------------------------===//
4406
4407 def : Pat<(i8 (trunc GPRC:$src)),
4408           (COPY_TO_REGCLASS
4409             (SHUFBgprc GPRC:$src, GPRC:$src,
4410                        (IOHLv4i32 (ILHUv4i32 0x0f0f), 0x0f0f)), R8C)>;
4411
4412 def : Pat<(i8 (trunc R64C:$src)),
4413           (COPY_TO_REGCLASS
4414             (SHUFBv2i64_m32
4415               (COPY_TO_REGCLASS R64C:$src, VECREG),
4416               (COPY_TO_REGCLASS R64C:$src, VECREG),
4417               (IOHLv4i32 (ILHUv4i32 0x0707), 0x0707)), R8C)>;
4418
4419 def : Pat<(i8 (trunc R32C:$src)),
4420           (COPY_TO_REGCLASS
4421             (SHUFBv4i32_m32
4422                (COPY_TO_REGCLASS R32C:$src, VECREG),
4423                (COPY_TO_REGCLASS R32C:$src, VECREG),
4424                (IOHLv4i32 (ILHUv4i32 0x0303), 0x0303)), R8C)>;
4425
4426 def : Pat<(i8 (trunc R16C:$src)),
4427           (COPY_TO_REGCLASS
4428             (SHUFBv4i32_m32
4429                (COPY_TO_REGCLASS R16C:$src, VECREG),
4430                (COPY_TO_REGCLASS R16C:$src, VECREG),
4431                (IOHLv4i32 (ILHUv4i32 0x0303), 0x0303)), R8C)>;
4432
4433 def : Pat<(i16 (trunc GPRC:$src)),
4434           (COPY_TO_REGCLASS
4435             (SHUFBgprc GPRC:$src, GPRC:$src,
4436                        (IOHLv4i32 (ILHUv4i32 0x0e0f), 0x0e0f)), R16C)>;
4437
4438 def : Pat<(i16 (trunc R64C:$src)),
4439           (COPY_TO_REGCLASS
4440             (SHUFBv2i64_m32
4441               (COPY_TO_REGCLASS R64C:$src, VECREG),
4442               (COPY_TO_REGCLASS R64C:$src, VECREG),
4443               (IOHLv4i32 (ILHUv4i32 0x0607), 0x0607)), R16C)>;
4444
4445 def : Pat<(i16 (trunc R32C:$src)),
4446           (COPY_TO_REGCLASS
4447             (SHUFBv4i32_m32
4448                (COPY_TO_REGCLASS R32C:$src, VECREG),
4449                (COPY_TO_REGCLASS R32C:$src, VECREG),
4450                (IOHLv4i32 (ILHUv4i32 0x0203), 0x0203)), R16C)>;
4451
4452 def : Pat<(i32 (trunc GPRC:$src)),
4453           (COPY_TO_REGCLASS
4454             (SHUFBgprc GPRC:$src, GPRC:$src,
4455                        (IOHLv4i32 (ILHUv4i32 0x0c0d), 0x0e0f)), R32C)>;
4456
4457 def : Pat<(i32 (trunc R64C:$src)),
4458           (COPY_TO_REGCLASS
4459             (SHUFBv2i64_m32
4460               (COPY_TO_REGCLASS R64C:$src, VECREG),
4461               (COPY_TO_REGCLASS R64C:$src, VECREG),
4462               (IOHLv4i32 (ILHUv4i32 0x0405), 0x0607)), R32C)>;
4463
4464 //===----------------------------------------------------------------------===//
4465 // Address generation: SPU, like PPC, has to split addresses into high and
4466 // low parts in order to load them into a register.
4467 //===----------------------------------------------------------------------===//
4468
4469 def : Pat<(SPUaform tglobaladdr:$in, 0),  (ILAlsa tglobaladdr:$in)>;
4470 def : Pat<(SPUaform texternalsym:$in, 0), (ILAlsa texternalsym:$in)>;
4471 def : Pat<(SPUaform tjumptable:$in, 0),   (ILAlsa tjumptable:$in)>;
4472 def : Pat<(SPUaform tconstpool:$in, 0),   (ILAlsa  tconstpool:$in)>;
4473
4474 def : Pat<(SPUindirect (SPUhi tglobaladdr:$in, 0),
4475                        (SPUlo tglobaladdr:$in, 0)),
4476           (IOHLlo (ILHUhi tglobaladdr:$in), tglobaladdr:$in)>;
4477
4478 def : Pat<(SPUindirect (SPUhi texternalsym:$in, 0),
4479                        (SPUlo texternalsym:$in, 0)),
4480           (IOHLlo (ILHUhi texternalsym:$in), texternalsym:$in)>;
4481
4482 def : Pat<(SPUindirect (SPUhi tjumptable:$in, 0),
4483                        (SPUlo tjumptable:$in, 0)),
4484           (IOHLlo (ILHUhi tjumptable:$in), tjumptable:$in)>;
4485
4486 def : Pat<(SPUindirect (SPUhi tconstpool:$in, 0),
4487                        (SPUlo tconstpool:$in, 0)),
4488           (IOHLlo (ILHUhi tconstpool:$in), tconstpool:$in)>;
4489
4490 def : Pat<(add (SPUhi tglobaladdr:$in, 0), (SPUlo tglobaladdr:$in, 0)),
4491           (IOHLlo (ILHUhi tglobaladdr:$in), tglobaladdr:$in)>;
4492
4493 def : Pat<(add (SPUhi texternalsym:$in, 0), (SPUlo texternalsym:$in, 0)),
4494           (IOHLlo (ILHUhi texternalsym:$in), texternalsym:$in)>;
4495
4496 def : Pat<(add (SPUhi tjumptable:$in, 0), (SPUlo tjumptable:$in, 0)),
4497           (IOHLlo (ILHUhi tjumptable:$in), tjumptable:$in)>;
4498
4499 def : Pat<(add (SPUhi tconstpool:$in, 0), (SPUlo tconstpool:$in, 0)),
4500           (IOHLlo (ILHUhi tconstpool:$in), tconstpool:$in)>;
4501
4502 // Intrinsics:
4503 include "CellSDKIntrinsics.td"
4504 // Various math operator instruction sequences
4505 include "SPUMathInstr.td"
4506 // 64-bit "instructions"/support
4507 include "SPU64InstrInfo.td"
4508 // 128-bit "instructions"/support
4509 include "SPU128InstrInfo.td"