lib/Target/CellSPU/SPUInstrInfo.td

   1 //==- SPUInstrInfo.td - Describe the Cell SPU Instructions -*- tablegen -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // Cell SPU Instructions:
  10 //===----------------------------------------------------------------------===//
  11
  12 //===----------------------------------------------------------------------===//
  13 // TODO Items (not urgent today, but would be nice, low priority)
  14 //
  15 // ANDBI, ORBI: SPU constructs a 4-byte constant for these instructions by
  16 // concatenating the byte argument b as "bbbb". Could recognize this bit pattern
  17 // in 16-bit and 32-bit constants and reduce instruction count.
  18 //===----------------------------------------------------------------------===//
  19
  20 //===----------------------------------------------------------------------===//
  21 // Pseudo instructions:
  22 //===----------------------------------------------------------------------===//
  23
  24 let hasCtrlDep = 1, Defs = [R1], Uses = [R1] in {
  25   def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm_i32:$amt),
  26                                 "${:comment} ADJCALLSTACKDOWN",
  27                                 [(callseq_start timm:$amt)]>;
  28   def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm_i32:$amt),
  29                                 "${:comment} ADJCALLSTACKUP",
  30                                 [(callseq_end timm:$amt)]>;
  31 }
  32
  33 //===----------------------------------------------------------------------===//
  34 // Loads:
  35 // NB: The ordering is actually important, since the instruction selection
  36 // will try each of the instructions in sequence, i.e., the D-form first with
  37 // the 10-bit displacement, then the A-form with the 16 bit displacement, and
  38 // finally the X-form with the register-register.
  39 //===----------------------------------------------------------------------===//
  40
  41 let canFoldAsLoad = 1 in {
  42   class LoadDFormVec<ValueType vectype>
  43     : RI10Form<0b00101100, (outs VECREG:$rT), (ins dformaddr:$src),
  44                "lqd\t$rT, $src",
  45                LoadStore,
  46                [(set (vectype VECREG:$rT), (load dform_addr:$src))]>
  47   { }
  48
  49   class LoadDForm<RegisterClass rclass>
  50     : RI10Form<0b00101100, (outs rclass:$rT), (ins dformaddr:$src),
  51                "lqd\t$rT, $src",
  52                LoadStore,
  53                [(set rclass:$rT, (load dform_addr:$src))]>
  54   { }
  55
  56   multiclass LoadDForms
  57   {
  58     def v16i8: LoadDFormVec<v16i8>;
  59     def v8i16: LoadDFormVec<v8i16>;
  60     def v4i32: LoadDFormVec<v4i32>;
  61     def v2i64: LoadDFormVec<v2i64>;
  62     def v4f32: LoadDFormVec<v4f32>;
  63     def v2f64: LoadDFormVec<v2f64>;
  64
  65     def v2i32: LoadDFormVec<v2i32>;
  66
  67     def r128:  LoadDForm<GPRC>;
  68     def r64:   LoadDForm<R64C>;
  69     def r32:   LoadDForm<R32C>;
  70     def f32:   LoadDForm<R32FP>;
  71     def f64:   LoadDForm<R64FP>;
  72     def r16:   LoadDForm<R16C>;
  73     def r8:    LoadDForm<R8C>;
  74   }
  75
  76   class LoadAFormVec<ValueType vectype>
  77     : RI16Form<0b100001100, (outs VECREG:$rT), (ins addr256k:$src),
  78                "lqa\t$rT, $src",
  79                LoadStore,
  80                [(set (vectype VECREG:$rT), (load aform_addr:$src))]>
  81   { }
  82
  83   class LoadAForm<RegisterClass rclass>
  84     : RI16Form<0b100001100, (outs rclass:$rT), (ins addr256k:$src),
  85                "lqa\t$rT, $src",
  86                LoadStore,
  87                [(set rclass:$rT, (load aform_addr:$src))]>
  88   { }
  89
  90   multiclass LoadAForms
  91   {
  92     def v16i8: LoadAFormVec<v16i8>;
  93     def v8i16: LoadAFormVec<v8i16>;
  94     def v4i32: LoadAFormVec<v4i32>;
  95     def v2i64: LoadAFormVec<v2i64>;
  96     def v4f32: LoadAFormVec<v4f32>;
  97     def v2f64: LoadAFormVec<v2f64>;
  98
  99     def v2i32: LoadAFormVec<v2i32>;
 100
 101     def r128:  LoadAForm<GPRC>;
 102     def r64:   LoadAForm<R64C>;
 103     def r32:   LoadAForm<R32C>;
 104     def f32:   LoadAForm<R32FP>;
 105     def f64:   LoadAForm<R64FP>;
 106     def r16:   LoadAForm<R16C>;
 107     def r8:    LoadAForm<R8C>;
 108   }
 109
 110   class LoadXFormVec<ValueType vectype>
 111     : RRForm<0b00100011100, (outs VECREG:$rT), (ins memrr:$src),
 112              "lqx\t$rT, $src",
 113              LoadStore,
 114              [(set (vectype VECREG:$rT), (load xform_addr:$src))]>
 115   { }
 116
 117   class LoadXForm<RegisterClass rclass>
 118     : RRForm<0b00100011100, (outs rclass:$rT), (ins memrr:$src),
 119              "lqx\t$rT, $src",
 120              LoadStore,
 121              [(set rclass:$rT, (load xform_addr:$src))]>
 122   { }
 123
 124   multiclass LoadXForms
 125   {
 126     def v16i8: LoadXFormVec<v16i8>;
 127     def v8i16: LoadXFormVec<v8i16>;
 128     def v4i32: LoadXFormVec<v4i32>;
 129     def v2i64: LoadXFormVec<v2i64>;
 130     def v4f32: LoadXFormVec<v4f32>;
 131     def v2f64: LoadXFormVec<v2f64>;
 132
 133     def v2i32: LoadXFormVec<v2i32>;
 134
 135     def r128:  LoadXForm<GPRC>;
 136     def r64:   LoadXForm<R64C>;
 137     def r32:   LoadXForm<R32C>;
 138     def f32:   LoadXForm<R32FP>;
 139     def f64:   LoadXForm<R64FP>;
 140     def r16:   LoadXForm<R16C>;
 141     def r8:    LoadXForm<R8C>;
 142   }
 143
 144   defm LQA : LoadAForms;
 145   defm LQD : LoadDForms;
 146   defm LQX : LoadXForms;
 147
 148 /* Load quadword, PC relative: Not much use at this point in time.
 149    Might be of use later for relocatable code. It's effectively the
 150    same as LQA, but uses PC-relative addressing.
 151   def LQR : RI16Form<0b111001100, (outs VECREG:$rT), (ins s16imm:$disp),
 152                      "lqr\t$rT, $disp", LoadStore,
 153                      [(set VECREG:$rT, (load iaddr:$disp))]>;
 154  */
 155 }
 156
 157 //===----------------------------------------------------------------------===//
 158 // Stores:
 159 //===----------------------------------------------------------------------===//
 160 class StoreDFormVec<ValueType vectype>
 161   : RI10Form<0b00100100, (outs), (ins VECREG:$rT, dformaddr:$src),
 162              "stqd\t$rT, $src",
 163              LoadStore,
 164              [(store (vectype VECREG:$rT), dform_addr:$src)]>
 165 { }
 166
 167 class StoreDForm<RegisterClass rclass>
 168   : RI10Form<0b00100100, (outs), (ins rclass:$rT, dformaddr:$src),
 169              "stqd\t$rT, $src",
 170              LoadStore,
 171              [(store rclass:$rT, dform_addr:$src)]>
 172 { }
 173
 174 multiclass StoreDForms
 175 {
 176   def v16i8: StoreDFormVec<v16i8>;
 177   def v8i16: StoreDFormVec<v8i16>;
 178   def v4i32: StoreDFormVec<v4i32>;
 179   def v2i64: StoreDFormVec<v2i64>;
 180   def v4f32: StoreDFormVec<v4f32>;
 181   def v2f64: StoreDFormVec<v2f64>;
 182
 183   def v2i32: StoreDFormVec<v2i32>;
 184
 185   def r128:  StoreDForm<GPRC>;
 186   def r64:   StoreDForm<R64C>;
 187   def r32:   StoreDForm<R32C>;
 188   def f32:   StoreDForm<R32FP>;
 189   def f64:   StoreDForm<R64FP>;
 190   def r16:   StoreDForm<R16C>;
 191   def r8:    StoreDForm<R8C>;
 192 }
 193
 194 class StoreAFormVec<ValueType vectype>
 195   : RI16Form<0b0010010, (outs), (ins VECREG:$rT, addr256k:$src),
 196              "stqa\t$rT, $src",
 197              LoadStore,
 198              [(store (vectype VECREG:$rT), aform_addr:$src)]>;
 199
 200 class StoreAForm<RegisterClass rclass>
 201   : RI16Form<0b001001, (outs), (ins rclass:$rT, addr256k:$src),
 202              "stqa\t$rT, $src",
 203              LoadStore,
 204              [(store rclass:$rT, aform_addr:$src)]>;
 205
 206 multiclass StoreAForms
 207 {
 208   def v16i8: StoreAFormVec<v16i8>;
 209   def v8i16: StoreAFormVec<v8i16>;
 210   def v4i32: StoreAFormVec<v4i32>;
 211   def v2i64: StoreAFormVec<v2i64>;
 212   def v4f32: StoreAFormVec<v4f32>;
 213   def v2f64: StoreAFormVec<v2f64>;
 214
 215   def v2i32: StoreAFormVec<v2i32>;
 216
 217   def r128:  StoreAForm<GPRC>;
 218   def r64:   StoreAForm<R64C>;
 219   def r32:   StoreAForm<R32C>;
 220   def f32:   StoreAForm<R32FP>;
 221   def f64:   StoreAForm<R64FP>;
 222   def r16:   StoreAForm<R16C>;
 223   def r8:    StoreAForm<R8C>;
 224 }
 225
 226 class StoreXFormVec<ValueType vectype>
 227   : RRForm<0b00100100, (outs), (ins VECREG:$rT, memrr:$src),
 228            "stqx\t$rT, $src",
 229            LoadStore,
 230            [(store (vectype VECREG:$rT), xform_addr:$src)]>
 231 { }
 232
 233 class StoreXForm<RegisterClass rclass>
 234   : RRForm<0b00100100, (outs), (ins rclass:$rT, memrr:$src),
 235            "stqx\t$rT, $src",
 236            LoadStore,
 237            [(store rclass:$rT, xform_addr:$src)]>
 238 { }
 239
 240 multiclass StoreXForms
 241 {
 242   def v16i8: StoreXFormVec<v16i8>;
 243   def v8i16: StoreXFormVec<v8i16>;
 244   def v4i32: StoreXFormVec<v4i32>;
 245   def v2i64: StoreXFormVec<v2i64>;
 246   def v4f32: StoreXFormVec<v4f32>;
 247   def v2f64: StoreXFormVec<v2f64>;
 248
 249   def v2i32: StoreXFormVec<v2i32>;
 250
 251   def r128:  StoreXForm<GPRC>;
 252   def r64:   StoreXForm<R64C>;
 253   def r32:   StoreXForm<R32C>;
 254   def f32:   StoreXForm<R32FP>;
 255   def f64:   StoreXForm<R64FP>;
 256   def r16:   StoreXForm<R16C>;
 257   def r8:    StoreXForm<R8C>;
 258 }
 259
 260 defm STQD : StoreDForms;
 261 defm STQA : StoreAForms;
 262 defm STQX : StoreXForms;
 263
 264 /* Store quadword, PC relative: Not much use at this point in time. Might
 265    be useful for relocatable code.
 266 def STQR : RI16Form<0b111000100, (outs), (ins VECREG:$rT, s16imm:$disp),
 267                    "stqr\t$rT, $disp", LoadStore,
 268                    [(store VECREG:$rT, iaddr:$disp)]>;
 269 */
 270
 271 //===----------------------------------------------------------------------===//
 272 // Generate Controls for Insertion:
 273 //===----------------------------------------------------------------------===//
 274
 275 def CBD: RI7Form<0b10101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 276     "cbd\t$rT, $src", ShuffleOp,
 277     [(set (v16i8 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 278
 279 def CBX: RRForm<0b00101011100, (outs VECREG:$rT), (ins memrr:$src),
 280     "cbx\t$rT, $src", ShuffleOp,
 281     [(set (v16i8 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 282
 283 def CHD: RI7Form<0b10101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 284     "chd\t$rT, $src", ShuffleOp,
 285     [(set (v8i16 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 286
 287 def CHX: RRForm<0b10101011100, (outs VECREG:$rT), (ins memrr:$src),
 288     "chx\t$rT, $src", ShuffleOp,
 289     [(set (v8i16 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 290
 291 def CWD: RI7Form<0b01101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 292     "cwd\t$rT, $src", ShuffleOp,
 293     [(set (v4i32 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 294
 295 def CWX: RRForm<0b01101011100, (outs VECREG:$rT), (ins memrr:$src),
 296     "cwx\t$rT, $src", ShuffleOp,
 297     [(set (v4i32 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 298
 299 def CWDf32: RI7Form<0b01101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 300     "cwd\t$rT, $src", ShuffleOp,
 301     [(set (v4f32 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 302
 303 def CWXf32: RRForm<0b01101011100, (outs VECREG:$rT), (ins memrr:$src),
 304     "cwx\t$rT, $src", ShuffleOp,
 305     [(set (v4f32 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 306
 307 def CDD: RI7Form<0b11101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 308     "cdd\t$rT, $src", ShuffleOp,
 309     [(set (v2i64 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 310
 311 def CDX: RRForm<0b11101011100, (outs VECREG:$rT), (ins memrr:$src),
 312     "cdx\t$rT, $src", ShuffleOp,
 313     [(set (v2i64 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 314
 315 def CDDf64: RI7Form<0b11101111100, (outs VECREG:$rT), (ins shufaddr:$src),
 316     "cdd\t$rT, $src", ShuffleOp,
 317     [(set (v2f64 VECREG:$rT), (SPUshufmask dform2_addr:$src))]>;
 318
 319 def CDXf64: RRForm<0b11101011100, (outs VECREG:$rT), (ins memrr:$src),
 320     "cdx\t$rT, $src", ShuffleOp,
 321     [(set (v2f64 VECREG:$rT), (SPUshufmask xform_addr:$src))]>;
 322
 323 //===----------------------------------------------------------------------===//
 324 // Constant formation:
 325 //===----------------------------------------------------------------------===//
 326
 327 def ILHv8i16:
 328   RI16Form<0b110000010, (outs VECREG:$rT), (ins s16imm:$val),
 329     "ilh\t$rT, $val", ImmLoad,
 330     [(set (v8i16 VECREG:$rT), (v8i16 v8i16SExt16Imm:$val))]>;
 331
 332 def ILHr16:
 333   RI16Form<0b110000010, (outs R16C:$rT), (ins s16imm:$val),
 334     "ilh\t$rT, $val", ImmLoad,
 335     [(set R16C:$rT, immSExt16:$val)]>;
 336
 337 // Cell SPU doesn't have a native 8-bit immediate load, but ILH works ("with
 338 // the right constant")
 339 def ILHr8:
 340   RI16Form<0b110000010, (outs R8C:$rT), (ins s16imm_i8:$val),
 341     "ilh\t$rT, $val", ImmLoad,
 342     [(set R8C:$rT, immSExt8:$val)]>;
 343
 344 // IL does sign extension!
 345
 346 class ILInst<dag OOL, dag IOL, list<dag> pattern>:
 347   RI16Form<0b100000010, OOL, IOL, "il\t$rT, $val",
 348            ImmLoad, pattern>;
 349
 350 class ILVecInst<ValueType vectype, Operand immtype, PatLeaf xform>:
 351   ILInst<(outs VECREG:$rT), (ins immtype:$val),
 352          [(set (vectype VECREG:$rT), (vectype xform:$val))]>;
 353
 354 class ILRegInst<RegisterClass rclass, Operand immtype, PatLeaf xform>:
 355   ILInst<(outs rclass:$rT), (ins immtype:$val),
 356          [(set rclass:$rT, xform:$val)]>;
 357
 358 multiclass ImmediateLoad
 359 {
 360   def v2i64: ILVecInst<v2i64, s16imm_i64, v2i64SExt16Imm>;
 361   def v4i32: ILVecInst<v4i32, s16imm_i32, v4i32SExt16Imm>;
 362
 363   // TODO: Need v2f64, v4f32
 364
 365   def r64: ILRegInst<R64C, s16imm_i64, immSExt16>;
 366   def r32: ILRegInst<R32C, s16imm_i32, immSExt16>;
 367   def f32: ILRegInst<R32FP, s16imm_f32, fpimmSExt16>;
 368   def f64: ILRegInst<R64FP, s16imm_f64, fpimmSExt16>;
 369 }
 370
 371 defm IL : ImmediateLoad;
 372
 373 class ILHUInst<dag OOL, dag IOL, list<dag> pattern>:
 374   RI16Form<0b010000010, OOL, IOL, "ilhu\t$rT, $val",
 375            ImmLoad, pattern>;
 376
 377 class ILHUVecInst<ValueType vectype, Operand immtype, PatLeaf xform>:
 378   ILHUInst<(outs VECREG:$rT), (ins immtype:$val),
 379            [(set (vectype VECREG:$rT), (vectype xform:$val))]>;
 380
 381 class ILHURegInst<RegisterClass rclass, Operand immtype, PatLeaf xform>:
 382   ILHUInst<(outs rclass:$rT), (ins immtype:$val),
 383            [(set rclass:$rT, xform:$val)]>;
 384
 385 multiclass ImmLoadHalfwordUpper
 386 {
 387   def v2i64: ILHUVecInst<v2i64, u16imm_i64, immILHUvec_i64>;
 388   def v4i32: ILHUVecInst<v4i32, u16imm_i32, immILHUvec>;
 389
 390   def r64: ILHURegInst<R64C, u16imm_i64, hi16>;
 391   def r32: ILHURegInst<R32C, u16imm_i32, hi16>;
 392
 393   // Loads the high portion of an address
 394   def hi: ILHURegInst<R32C, symbolHi, hi16>;
 395
 396   // Used in custom lowering constant SFP loads:
 397   def f32: ILHURegInst<R32FP, f16imm, hi16_f32>;
 398 }
 399
 400 defm ILHU : ImmLoadHalfwordUpper;
 401
 402 // Immediate load address (can also be used to load 18-bit unsigned constants,
 403 // see the zext 16->32 pattern)
 404
 405 class ILAInst<dag OOL, dag IOL, list<dag> pattern>:
 406   RI18Form<0b1000010, OOL, IOL, "ila\t$rT, $val",
 407            LoadNOP, pattern>;
 408
 409 class ILAVecInst<ValueType vectype, Operand immtype, PatLeaf xform>:
 410   ILAInst<(outs VECREG:$rT), (ins immtype:$val),
 411           [(set (vectype VECREG:$rT), (vectype xform:$val))]>;
 412
 413 class ILARegInst<RegisterClass rclass, Operand immtype, PatLeaf xform>:
 414   ILAInst<(outs rclass:$rT), (ins immtype:$val),
 415           [(set rclass:$rT, xform:$val)]>;
 416
 417 multiclass ImmLoadAddress
 418 {
 419   def v2i64: ILAVecInst<v2i64, u18imm, v2i64Uns18Imm>;
 420   def v4i32: ILAVecInst<v4i32, u18imm, v4i32Uns18Imm>;
 421
 422   def r64: ILARegInst<R64C, u18imm_i64, imm18>;
 423   def r32: ILARegInst<R32C, u18imm, imm18>;
 424   def f32: ILARegInst<R32FP, f18imm, fpimm18>;
 425   def f64: ILARegInst<R64FP, f18imm_f64, fpimm18>;
 426
 427   def hi: ILARegInst<R32C, symbolHi, imm18>;
 428   def lo: ILARegInst<R32C, symbolLo, imm18>;
 429
 430   def lsa: ILAInst<(outs R32C:$rT), (ins symbolLSA:$val),
 431                    [/* no pattern */]>;
 432 }
 433
 434 defm ILA : ImmLoadAddress;
 435
 436 // Immediate OR, Halfword Lower: The "other" part of loading large constants
 437 // into 32-bit registers. See the anonymous pattern Pat<(i32 imm:$imm), ...>
 438 // Note that these are really two operand instructions, but they're encoded
 439 // as three operands with the first two arguments tied-to each other.
 440
 441 class IOHLInst<dag OOL, dag IOL, list<dag> pattern>:
 442   RI16Form<0b100000110, OOL, IOL, "iohl\t$rT, $val",
 443            ImmLoad, pattern>,
 444   RegConstraint<"$rS = $rT">,
 445   NoEncode<"$rS">;
 446
 447 class IOHLVecInst<ValueType vectype, Operand immtype /* , PatLeaf xform */>:
 448   IOHLInst<(outs VECREG:$rT), (ins VECREG:$rS, immtype:$val),
 449            [/* no pattern */]>;
 450
 451 class IOHLRegInst<RegisterClass rclass, Operand immtype /* , PatLeaf xform */>:
 452   IOHLInst<(outs rclass:$rT), (ins rclass:$rS, immtype:$val),
 453            [/* no pattern */]>;
 454
 455 multiclass ImmOrHalfwordLower
 456 {
 457   def v2i64: IOHLVecInst<v2i64, u16imm_i64>;
 458   def v4i32: IOHLVecInst<v4i32, u16imm_i32>;
 459
 460   def r32: IOHLRegInst<R32C, i32imm>;
 461   def f32: IOHLRegInst<R32FP, f32imm>;
 462
 463   def lo: IOHLRegInst<R32C, symbolLo>;
 464 }
 465
 466 defm IOHL: ImmOrHalfwordLower;
 467
 468 // Form select mask for bytes using immediate, used in conjunction with the
 469 // SELB instruction:
 470
 471 class FSMBIVec<ValueType vectype>:
 472   RI16Form<0b101001100, (outs VECREG:$rT), (ins u16imm:$val),
 473           "fsmbi\t$rT, $val",
 474           SelectOp,
 475           [(set (vectype VECREG:$rT), (SPUselmask (i16 immU16:$val)))]>;
 476
 477 multiclass FormSelectMaskBytesImm
 478 {
 479   def v16i8: FSMBIVec<v16i8>;
 480   def v8i16: FSMBIVec<v8i16>;
 481   def v4i32: FSMBIVec<v4i32>;
 482   def v2i64: FSMBIVec<v2i64>;
 483 }
 484
 485 defm FSMBI : FormSelectMaskBytesImm;
 486
 487 // fsmb: Form select mask for bytes. N.B. Input operand, $rA, is 16-bits
 488 class FSMBInst<dag OOL, dag IOL, list<dag> pattern>:
 489     RRForm_1<0b01101101100, OOL, IOL, "fsmb\t$rT, $rA", SelectOp,
 490              pattern>;
 491
 492 class FSMBRegInst<RegisterClass rclass, ValueType vectype>:
 493     FSMBInst<(outs VECREG:$rT), (ins rclass:$rA),
 494              [(set (vectype VECREG:$rT), (SPUselmask rclass:$rA))]>;
 495
 496 class FSMBVecInst<ValueType vectype>:
 497     FSMBInst<(outs VECREG:$rT), (ins VECREG:$rA),
 498              [(set (vectype VECREG:$rT),
 499                    (SPUselmask (vectype VECREG:$rA)))]>;
 500
 501 multiclass FormSelectMaskBits {
 502   def v16i8_r16: FSMBRegInst<R16C, v16i8>;
 503   def v16i8:     FSMBVecInst<v16i8>;
 504 }
 505
 506 defm FSMB: FormSelectMaskBits;
 507
 508 // fsmh: Form select mask for halfwords. N.B., Input operand, $rA, is
 509 // only 8-bits wide (even though it's input as 16-bits here)
 510
 511 class FSMHInst<dag OOL, dag IOL, list<dag> pattern>:
 512     RRForm_1<0b10101101100, OOL, IOL, "fsmh\t$rT, $rA", SelectOp,
 513              pattern>;
 514
 515 class FSMHRegInst<RegisterClass rclass, ValueType vectype>:
 516     FSMHInst<(outs VECREG:$rT), (ins rclass:$rA),
 517              [(set (vectype VECREG:$rT), (SPUselmask rclass:$rA))]>;
 518
 519 class FSMHVecInst<ValueType vectype>:
 520     FSMHInst<(outs VECREG:$rT), (ins VECREG:$rA),
 521              [(set (vectype VECREG:$rT),
 522                    (SPUselmask (vectype VECREG:$rA)))]>;
 523
 524 multiclass FormSelectMaskHalfword {
 525   def v8i16_r16: FSMHRegInst<R16C, v8i16>;
 526   def v8i16:     FSMHVecInst<v8i16>;
 527 }
 528
 529 defm FSMH: FormSelectMaskHalfword;
 530
 531 // fsm: Form select mask for words. Like the other fsm* instructions,
 532 // only the lower 4 bits of $rA are significant.
 533
 534 class FSMInst<dag OOL, dag IOL, list<dag> pattern>:
 535     RRForm_1<0b00101101100, OOL, IOL, "fsm\t$rT, $rA", SelectOp,
 536              pattern>;
 537
 538 class FSMRegInst<ValueType vectype, RegisterClass rclass>:
 539     FSMInst<(outs VECREG:$rT), (ins rclass:$rA),
 540             [(set (vectype VECREG:$rT), (SPUselmask rclass:$rA))]>;
 541
 542 class FSMVecInst<ValueType vectype>:
 543     FSMInst<(outs VECREG:$rT), (ins VECREG:$rA),
 544             [(set (vectype VECREG:$rT), (SPUselmask (vectype VECREG:$rA)))]>;
 545
 546 multiclass FormSelectMaskWord {
 547   def v4i32: FSMVecInst<v4i32>;
 548
 549   def r32 :  FSMRegInst<v4i32, R32C>;
 550   def r16 :  FSMRegInst<v4i32, R16C>;
 551 }
 552
 553 defm FSM : FormSelectMaskWord;
 554
 555 // Special case when used for i64 math operations
 556 multiclass FormSelectMaskWord64 {
 557   def r32 : FSMRegInst<v2i64, R32C>;
 558   def r16 : FSMRegInst<v2i64, R16C>;
 559 }
 560
 561 defm FSM64 : FormSelectMaskWord64;
 562
 563 //===----------------------------------------------------------------------===//
 564 // Integer and Logical Operations:
 565 //===----------------------------------------------------------------------===//
 566
 567 def AHv8i16:
 568   RRForm<0b00010011000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 569     "ah\t$rT, $rA, $rB", IntegerOp,
 570     [(set (v8i16 VECREG:$rT), (int_spu_si_ah VECREG:$rA, VECREG:$rB))]>;
 571
 572 def : Pat<(add (v8i16 VECREG:$rA), (v8i16 VECREG:$rB)),
 573           (AHv8i16 VECREG:$rA, VECREG:$rB)>;
 574
 575 def AHr16:
 576   RRForm<0b00010011000, (outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
 577     "ah\t$rT, $rA, $rB", IntegerOp,
 578     [(set R16C:$rT, (add R16C:$rA, R16C:$rB))]>;
 579
 580 def AHIvec:
 581     RI10Form<0b10111000, (outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 582       "ahi\t$rT, $rA, $val", IntegerOp,
 583       [(set (v8i16 VECREG:$rT), (add (v8i16 VECREG:$rA),
 584                                      v8i16SExt10Imm:$val))]>;
 585
 586 def AHIr16:
 587   RI10Form<0b10111000, (outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
 588     "ahi\t$rT, $rA, $val", IntegerOp,
 589     [(set R16C:$rT, (add R16C:$rA, i16ImmSExt10:$val))]>;
 590
 591 // v4i32, i32 add instruction:
 592
 593 class AInst<dag OOL, dag IOL, list<dag> pattern>:
 594   RRForm<0b00000011000, OOL, IOL,
 595          "a\t$rT, $rA, $rB", IntegerOp,
 596          pattern>;
 597
 598 class AVecInst<ValueType vectype>:
 599   AInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 600         [(set (vectype VECREG:$rT), (add (vectype VECREG:$rA),
 601                                          (vectype VECREG:$rB)))]>;
 602
 603 class ARegInst<RegisterClass rclass>:
 604   AInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
 605         [(set rclass:$rT, (add rclass:$rA, rclass:$rB))]>;
 606
 607 multiclass AddInstruction {
 608   def v4i32: AVecInst<v4i32>;
 609   def v16i8: AVecInst<v16i8>;
 610
 611   def r32:   ARegInst<R32C>;
 612 }
 613
 614 defm A : AddInstruction;
 615
 616 class AIInst<dag OOL, dag IOL, list<dag> pattern>:
 617     RI10Form<0b00111000, OOL, IOL,
 618              "ai\t$rT, $rA, $val", IntegerOp,
 619              pattern>;
 620
 621 class AIVecInst<ValueType vectype, PatLeaf immpred>:
 622     AIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 623             [(set (vectype VECREG:$rT), (add (vectype VECREG:$rA), immpred:$val))]>;
 624
 625 class AIFPVecInst<ValueType vectype, PatLeaf immpred>:
 626     AIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 627             [/* no pattern */]>;
 628
 629 class AIRegInst<RegisterClass rclass, PatLeaf immpred>:
 630     AIInst<(outs rclass:$rT), (ins rclass:$rA, s10imm_i32:$val),
 631            [(set rclass:$rT, (add rclass:$rA, immpred:$val))]>;
 632
 633 // This is used to add epsilons to floating point numbers in the f32 fdiv code:
 634 class AIFPInst<RegisterClass rclass, PatLeaf immpred>:
 635     AIInst<(outs rclass:$rT), (ins rclass:$rA, s10imm_i32:$val),
 636            [/* no pattern */]>;
 637
 638 multiclass AddImmediate {
 639   def v4i32: AIVecInst<v4i32, v4i32SExt10Imm>;
 640
 641   def r32: AIRegInst<R32C, i32ImmSExt10>;
 642
 643   def v4f32: AIFPVecInst<v4f32, v4i32SExt10Imm>;
 644   def f32: AIFPInst<R32FP, i32ImmSExt10>;
 645 }
 646
 647 defm AI : AddImmediate;
 648
 649 def SFHvec:
 650     RRForm<0b00010010000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 651       "sfh\t$rT, $rA, $rB", IntegerOp,
 652       [(set (v8i16 VECREG:$rT), (sub (v8i16 VECREG:$rA),
 653                                      (v8i16 VECREG:$rB)))]>;
 654
 655 def SFHr16:
 656     RRForm<0b00010010000, (outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
 657       "sfh\t$rT, $rA, $rB", IntegerOp,
 658       [(set R16C:$rT, (sub R16C:$rA, R16C:$rB))]>;
 659
 660 def SFHIvec:
 661     RI10Form<0b10110000, (outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 662       "sfhi\t$rT, $rA, $val", IntegerOp,
 663       [(set (v8i16 VECREG:$rT), (sub v8i16SExt10Imm:$val,
 664                                      (v8i16 VECREG:$rA)))]>;
 665
 666 def SFHIr16 : RI10Form<0b10110000, (outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
 667   "sfhi\t$rT, $rA, $val", IntegerOp,
 668   [(set R16C:$rT, (sub i16ImmSExt10:$val, R16C:$rA))]>;
 669
 670 def SFvec : RRForm<0b00000010000, (outs VECREG:$rT),
 671                                   (ins VECREG:$rA, VECREG:$rB),
 672   "sf\t$rT, $rA, $rB", IntegerOp,
 673   [(set (v4i32 VECREG:$rT), (sub (v4i32 VECREG:$rA), (v4i32 VECREG:$rB)))]>;
 674
 675 def SFr32 : RRForm<0b00000010000, (outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
 676   "sf\t$rT, $rA, $rB", IntegerOp,
 677   [(set R32C:$rT, (sub R32C:$rA, R32C:$rB))]>;
 678
 679 def SFIvec:
 680     RI10Form<0b00110000, (outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 681       "sfi\t$rT, $rA, $val", IntegerOp,
 682       [(set (v4i32 VECREG:$rT), (sub v4i32SExt10Imm:$val,
 683                                      (v4i32 VECREG:$rA)))]>;
 684
 685 def SFIr32 : RI10Form<0b00110000, (outs R32C:$rT),
 686                                   (ins R32C:$rA, s10imm_i32:$val),
 687   "sfi\t$rT, $rA, $val", IntegerOp,
 688   [(set R32C:$rT, (sub i32ImmSExt10:$val, R32C:$rA))]>;
 689
 690 // ADDX: only available in vector form, doesn't match a pattern.
 691 class ADDXInst<dag OOL, dag IOL, list<dag> pattern>:
 692     RRForm<0b00000010110, OOL, IOL,
 693       "addx\t$rT, $rA, $rB",
 694       IntegerOp, pattern>;
 695
 696 class ADDXVecInst<ValueType vectype>:
 697     ADDXInst<(outs VECREG:$rT),
 698              (ins VECREG:$rA, VECREG:$rB, VECREG:$rCarry),
 699              [/* no pattern */]>,
 700     RegConstraint<"$rCarry = $rT">,
 701     NoEncode<"$rCarry">;
 702
 703 class ADDXRegInst<RegisterClass rclass>:
 704     ADDXInst<(outs rclass:$rT),
 705              (ins rclass:$rA, rclass:$rB, rclass:$rCarry),
 706              [/* no pattern */]>,
 707     RegConstraint<"$rCarry = $rT">,
 708     NoEncode<"$rCarry">;
 709
 710 multiclass AddExtended {
 711   def v2i64 : ADDXVecInst<v2i64>;
 712   def v4i32 : ADDXVecInst<v4i32>;
 713   def r64 : ADDXRegInst<R64C>;
 714   def r32 : ADDXRegInst<R32C>;
 715 }
 716
 717 defm ADDX : AddExtended;
 718
 719 // CG: Generate carry for add
 720 class CGInst<dag OOL, dag IOL, list<dag> pattern>:
 721     RRForm<0b01000011000, OOL, IOL,
 722       "cg\t$rT, $rA, $rB",
 723       IntegerOp, pattern>;
 724
 725 class CGVecInst<ValueType vectype>:
 726     CGInst<(outs VECREG:$rT),
 727            (ins VECREG:$rA, VECREG:$rB),
 728            [/* no pattern */]>;
 729
 730 class CGRegInst<RegisterClass rclass>:
 731     CGInst<(outs rclass:$rT),
 732            (ins rclass:$rA, rclass:$rB),
 733            [/* no pattern */]>;
 734
 735 multiclass CarryGenerate {
 736   def v2i64 : CGVecInst<v2i64>;
 737   def v4i32 : CGVecInst<v4i32>;
 738   def r64 : CGRegInst<R64C>;
 739   def r32 : CGRegInst<R32C>;
 740 }
 741
 742 defm CG : CarryGenerate;
 743
 744 // SFX: Subract from, extended. This is used in conjunction with BG to subtract
 745 // with carry (borrow, in this case)
 746 class SFXInst<dag OOL, dag IOL, list<dag> pattern>:
 747     RRForm<0b10000010110, OOL, IOL,
 748       "sfx\t$rT, $rA, $rB",
 749       IntegerOp, pattern>;
 750
 751 class SFXVecInst<ValueType vectype>:
 752     SFXInst<(outs VECREG:$rT),
 753             (ins VECREG:$rA, VECREG:$rB, VECREG:$rCarry),
 754              [/* no pattern */]>,
 755     RegConstraint<"$rCarry = $rT">,
 756     NoEncode<"$rCarry">;
 757
 758 class SFXRegInst<RegisterClass rclass>:
 759     SFXInst<(outs rclass:$rT),
 760             (ins rclass:$rA, rclass:$rB, rclass:$rCarry),
 761              [/* no pattern */]>,
 762     RegConstraint<"$rCarry = $rT">,
 763     NoEncode<"$rCarry">;
 764
 765 multiclass SubtractExtended {
 766   def v2i64 : SFXVecInst<v2i64>;
 767   def v4i32 : SFXVecInst<v4i32>;
 768   def r64 : SFXRegInst<R64C>;
 769   def r32 : SFXRegInst<R32C>;
 770 }
 771
 772 defm SFX : SubtractExtended;
 773
 774 // BG: only available in vector form, doesn't match a pattern.
 775 class BGInst<dag OOL, dag IOL, list<dag> pattern>:
 776     RRForm<0b01000010000, OOL, IOL,
 777       "bg\t$rT, $rA, $rB",
 778       IntegerOp, pattern>;
 779
 780 class BGVecInst<ValueType vectype>:
 781     BGInst<(outs VECREG:$rT),
 782            (ins VECREG:$rA, VECREG:$rB),
 783            [/* no pattern */]>;
 784
 785 class BGRegInst<RegisterClass rclass>:
 786     BGInst<(outs rclass:$rT),
 787            (ins rclass:$rA, rclass:$rB),
 788            [/* no pattern */]>;
 789
 790 multiclass BorrowGenerate {
 791   def v4i32 : BGVecInst<v4i32>;
 792   def v2i64 : BGVecInst<v2i64>;
 793   def r64 : BGRegInst<R64C>;
 794   def r32 : BGRegInst<R32C>;
 795 }
 796
 797 defm BG : BorrowGenerate;
 798
 799 // BGX: Borrow generate, extended.
 800 def BGXvec:
 801     RRForm<0b11000010110, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB,
 802                                 VECREG:$rCarry),
 803       "bgx\t$rT, $rA, $rB", IntegerOp,
 804       []>,
 805     RegConstraint<"$rCarry = $rT">,
 806     NoEncode<"$rCarry">;
 807
 808 // Halfword multiply variants:
 809 // N.B: These can be used to build up larger quantities (16x16 -> 32)
 810
 811 def MPYv8i16:
 812   RRForm<0b00100011110, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 813     "mpy\t$rT, $rA, $rB", IntegerMulDiv,
 814     [/* no pattern */]>;
 815
 816 def MPYr16:
 817   RRForm<0b00100011110, (outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
 818     "mpy\t$rT, $rA, $rB", IntegerMulDiv,
 819     [(set R16C:$rT, (mul R16C:$rA, R16C:$rB))]>;
 820
 821 // Unsigned 16-bit multiply:
 822
 823 class MPYUInst<dag OOL, dag IOL, list<dag> pattern>:
 824     RRForm<0b00110011110, OOL, IOL,
 825       "mpyu\t$rT, $rA, $rB", IntegerMulDiv,
 826       pattern>;
 827
 828 def MPYUv4i32:
 829   MPYUInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 830            [/* no pattern */]>;
 831
 832 def MPYUr16:
 833   MPYUInst<(outs R32C:$rT), (ins R16C:$rA, R16C:$rB),
 834            [(set R32C:$rT, (mul (zext R16C:$rA), (zext R16C:$rB)))]>;
 835
 836 def MPYUr32:
 837   MPYUInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
 838            [/* no pattern */]>;
 839
 840 // mpyi: multiply 16 x s10imm -> 32 result.
 841
 842 class MPYIInst<dag OOL, dag IOL, list<dag> pattern>:
 843   RI10Form<0b00101110, OOL, IOL,
 844     "mpyi\t$rT, $rA, $val", IntegerMulDiv,
 845     pattern>;
 846
 847 def MPYIvec:
 848   MPYIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 849            [(set (v8i16 VECREG:$rT),
 850                  (mul (v8i16 VECREG:$rA), v8i16SExt10Imm:$val))]>;
 851
 852 def MPYIr16:
 853   MPYIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
 854            [(set R16C:$rT, (mul R16C:$rA, i16ImmSExt10:$val))]>;
 855
 856 // mpyui: same issues as other multiplies, plus, this doesn't match a
 857 // pattern... but may be used during target DAG selection or lowering
 858
 859 class MPYUIInst<dag OOL, dag IOL, list<dag> pattern>:
 860   RI10Form<0b10101110, OOL, IOL,
 861            "mpyui\t$rT, $rA, $val", IntegerMulDiv,
 862            pattern>;
 863
 864 def MPYUIvec:
 865   MPYUIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
 866             []>;
 867
 868 def MPYUIr16:
 869   MPYUIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
 870             []>;
 871
 872 // mpya: 16 x 16 + 16 -> 32 bit result
 873 class MPYAInst<dag OOL, dag IOL, list<dag> pattern>:
 874   RRRForm<0b0011, OOL, IOL,
 875           "mpya\t$rT, $rA, $rB, $rC", IntegerMulDiv,
 876           pattern>;
 877
 878 def MPYAv4i32:
 879   MPYAInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
 880            [(set (v4i32 VECREG:$rT),
 881                  (add (v4i32 (bitconvert (mul (v8i16 VECREG:$rA),
 882                                               (v8i16 VECREG:$rB)))),
 883                       (v4i32 VECREG:$rC)))]>;
 884
 885 def MPYAr32:
 886   MPYAInst<(outs R32C:$rT), (ins R16C:$rA, R16C:$rB, R32C:$rC),
 887            [(set R32C:$rT, (add (sext (mul R16C:$rA, R16C:$rB)),
 888                                 R32C:$rC))]>;
 889
 890 def MPYAr32_sext:
 891   MPYAInst<(outs R32C:$rT), (ins R16C:$rA, R16C:$rB, R32C:$rC),
 892            [(set R32C:$rT, (add (mul (sext R16C:$rA), (sext R16C:$rB)),
 893                                 R32C:$rC))]>;
 894
 895 def MPYAr32_sextinreg:
 896   MPYAInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB, R32C:$rC),
 897            [(set R32C:$rT, (add (mul (sext_inreg R32C:$rA, i16),
 898                                      (sext_inreg R32C:$rB, i16)),
 899                                 R32C:$rC))]>;
 900
 901 // mpyh: multiply high, used to synthesize 32-bit multiplies
 902 class MPYHInst<dag OOL, dag IOL, list<dag> pattern>:
 903   RRForm<0b10100011110, OOL, IOL,
 904          "mpyh\t$rT, $rA, $rB", IntegerMulDiv,
 905          pattern>;
 906
 907 def MPYHv4i32:
 908     MPYHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
 909              [/* no pattern */]>;
 910
 911 def MPYHr32:
 912     MPYHInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
 913              [/* no pattern */]>;
 914
 915 // mpys: multiply high and shift right (returns the top half of
 916 // a 16-bit multiply, sign extended to 32 bits.)
 917
 918 class MPYSInst<dag OOL, dag IOL>:
 919     RRForm<0b11100011110, OOL, IOL,
 920       "mpys\t$rT, $rA, $rB", IntegerMulDiv,
 921       [/* no pattern */]>;
 922
 923 def MPYSv4i32:
 924     MPYSInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 925
 926 def MPYSr16:
 927     MPYSInst<(outs R32C:$rT), (ins R16C:$rA, R16C:$rB)>;
 928
 929 // mpyhh: multiply high-high (returns the 32-bit result from multiplying
 930 // the top 16 bits of the $rA, $rB)
 931
 932 class MPYHHInst<dag OOL, dag IOL>:
 933   RRForm<0b01100011110, OOL, IOL,
 934         "mpyhh\t$rT, $rA, $rB", IntegerMulDiv,
 935         [/* no pattern */]>;
 936
 937 def MPYHHv8i16:
 938     MPYHHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 939
 940 def MPYHHr32:
 941     MPYHHInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB)>;
 942
 943 // mpyhha: Multiply high-high, add to $rT:
 944
 945 class MPYHHAInst<dag OOL, dag IOL>:
 946     RRForm<0b01100010110, OOL, IOL,
 947       "mpyhha\t$rT, $rA, $rB", IntegerMulDiv,
 948       [/* no pattern */]>;
 949
 950 def MPYHHAvec:
 951     MPYHHAInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 952
 953 def MPYHHAr32:
 954     MPYHHAInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB)>;
 955
 956 // mpyhhu: Multiply high-high, unsigned, e.g.:
 957 //
 958 // +-------+-------+   +-------+-------+   +---------+
 959 // |  a0   .  a1   | x |  b0   .  b1   | = | a0 x b0 |
 960 // +-------+-------+   +-------+-------+   +---------+
 961 //
 962 // where a0, b0 are the upper 16 bits of the 32-bit word
 963
 964 class MPYHHUInst<dag OOL, dag IOL>:
 965     RRForm<0b01110011110, OOL, IOL,
 966       "mpyhhu\t$rT, $rA, $rB", IntegerMulDiv,
 967       [/* no pattern */]>;
 968
 969 def MPYHHUv4i32:
 970     MPYHHUInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 971
 972 def MPYHHUr32:
 973     MPYHHUInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB)>;
 974
 975 // mpyhhau: Multiply high-high, unsigned
 976
 977 class MPYHHAUInst<dag OOL, dag IOL>:
 978     RRForm<0b01110010110, OOL, IOL,
 979       "mpyhhau\t$rT, $rA, $rB", IntegerMulDiv,
 980       [/* no pattern */]>;
 981
 982 def MPYHHAUvec:
 983     MPYHHAUInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB)>;
 984
 985 def MPYHHAUr32:
 986     MPYHHAUInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB)>;
 987
 988 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
 989 // clz: Count leading zeroes
 990 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
 991 class CLZInst<dag OOL, dag IOL, list<dag> pattern>:
 992     RRForm_1<0b10100101010, OOL, IOL, "clz\t$rT, $rA",
 993              IntegerOp, pattern>;
 994
 995 class CLZRegInst<RegisterClass rclass>:
 996     CLZInst<(outs rclass:$rT), (ins rclass:$rA),
 997             [(set rclass:$rT, (ctlz rclass:$rA))]>;
 998
 999 class CLZVecInst<ValueType vectype>:
1000     CLZInst<(outs VECREG:$rT), (ins VECREG:$rA),
1001             [(set (vectype VECREG:$rT), (ctlz (vectype VECREG:$rA)))]>;
1002
1003 multiclass CountLeadingZeroes {
1004   def v4i32 : CLZVecInst<v4i32>;
1005   def r32   : CLZRegInst<R32C>;
1006 }
1007
1008 defm CLZ : CountLeadingZeroes;
1009
1010 // cntb: Count ones in bytes (aka "population count")
1011 //
1012 // NOTE: This instruction is really a vector instruction, but the custom
1013 // lowering code uses it in unorthodox ways to support CTPOP for other
1014 // data types!
1015
1016 def CNTBv16i8:
1017     RRForm_1<0b00101101010, (outs VECREG:$rT), (ins VECREG:$rA),
1018       "cntb\t$rT, $rA", IntegerOp,
1019       [(set (v16i8 VECREG:$rT), (SPUcntb (v16i8 VECREG:$rA)))]>;
1020
1021 def CNTBv8i16 :
1022     RRForm_1<0b00101101010, (outs VECREG:$rT), (ins VECREG:$rA),
1023       "cntb\t$rT, $rA", IntegerOp,
1024       [(set (v8i16 VECREG:$rT), (SPUcntb (v8i16 VECREG:$rA)))]>;
1025
1026 def CNTBv4i32 :
1027     RRForm_1<0b00101101010, (outs VECREG:$rT), (ins VECREG:$rA),
1028       "cntb\t$rT, $rA", IntegerOp,
1029       [(set (v4i32 VECREG:$rT), (SPUcntb (v4i32 VECREG:$rA)))]>;
1030
1031 // gbb: Gather the low order bits from each byte in $rA into a single 16-bit
1032 // quantity stored into $rT's slot 0, upper 16 bits are zeroed, as are
1033 // slots 1-3.
1034 //
1035 // Note: This instruction "pairs" with the fsmb instruction for all of the
1036 // various types defined here.
1037 //
1038 // Note 2: The "VecInst" and "RegInst" forms refer to the result being either
1039 // a vector or register.
1040
1041 class GBBInst<dag OOL, dag IOL, list<dag> pattern>:
1042   RRForm_1<0b01001101100, OOL, IOL, "gbb\t$rT, $rA", GatherOp, pattern>;
1043
1044 class GBBRegInst<RegisterClass rclass, ValueType vectype>:
1045   GBBInst<(outs rclass:$rT), (ins VECREG:$rA),
1046           [/* no pattern */]>;
1047
1048 class GBBVecInst<ValueType vectype>:
1049   GBBInst<(outs VECREG:$rT), (ins VECREG:$rA),
1050           [/* no pattern */]>;
1051
1052 multiclass GatherBitsFromBytes {
1053   def v16i8_r32: GBBRegInst<R32C, v16i8>;
1054   def v16i8_r16: GBBRegInst<R16C, v16i8>;
1055   def v16i8:     GBBVecInst<v16i8>;
1056 }
1057
1058 defm GBB: GatherBitsFromBytes;
1059
1060 // gbh: Gather all low order bits from each halfword in $rA into a single
1061 // 8-bit quantity stored in $rT's slot 0, with the upper bits of $rT set to 0
1062 // and slots 1-3 also set to 0.
1063 //
1064 // See notes for GBBInst, above.
1065
1066 class GBHInst<dag OOL, dag IOL, list<dag> pattern>:
1067     RRForm_1<0b10001101100, OOL, IOL, "gbh\t$rT, $rA", GatherOp,
1068              pattern>;
1069
1070 class GBHRegInst<RegisterClass rclass, ValueType vectype>:
1071     GBHInst<(outs rclass:$rT), (ins VECREG:$rA),
1072             [/* no pattern */]>;
1073
1074 class GBHVecInst<ValueType vectype>:
1075     GBHInst<(outs VECREG:$rT), (ins VECREG:$rA),
1076             [/* no pattern */]>;
1077
1078 multiclass GatherBitsHalfword {
1079   def v8i16_r32: GBHRegInst<R32C, v8i16>;
1080   def v8i16_r16: GBHRegInst<R16C, v8i16>;
1081   def v8i16:     GBHVecInst<v8i16>;
1082 }
1083
1084 defm GBH: GatherBitsHalfword;
1085
1086 // gb: Gather all low order bits from each word in $rA into a single
1087 // 4-bit quantity stored in $rT's slot 0, upper bits in $rT set to 0,
1088 // as well as slots 1-3.
1089 //
1090 // See notes for gbb, above.
1091
1092 class GBInst<dag OOL, dag IOL, list<dag> pattern>:
1093     RRForm_1<0b00001101100, OOL, IOL, "gb\t$rT, $rA", GatherOp,
1094              pattern>;
1095
1096 class GBRegInst<RegisterClass rclass, ValueType vectype>:
1097     GBInst<(outs rclass:$rT), (ins VECREG:$rA),
1098            [/* no pattern */]>;
1099
1100 class GBVecInst<ValueType vectype>:
1101     GBInst<(outs VECREG:$rT), (ins VECREG:$rA),
1102            [/* no pattern */]>;
1103
1104 multiclass GatherBitsWord {
1105   def v4i32_r32: GBRegInst<R32C, v4i32>;
1106   def v4i32_r16: GBRegInst<R16C, v4i32>;
1107   def v4i32:     GBVecInst<v4i32>;
1108 }
1109
1110 defm GB: GatherBitsWord;
1111
1112 // avgb: average bytes
1113 def AVGB:
1114     RRForm<0b11001011000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1115       "avgb\t$rT, $rA, $rB", ByteOp,
1116       []>;
1117
1118 // absdb: absolute difference of bytes
1119 def ABSDB:
1120     RRForm<0b11001010000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1121       "absdb\t$rT, $rA, $rB", ByteOp,
1122       []>;
1123
1124 // sumb: sum bytes into halfwords
1125 def SUMB:
1126     RRForm<0b11001010010, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1127       "sumb\t$rT, $rA, $rB", ByteOp,
1128       []>;
1129
1130 // Sign extension operations:
1131 class XSBHInst<dag OOL, dag IOL, list<dag> pattern>:
1132     RRForm_1<0b01101101010, OOL, IOL,
1133       "xsbh\t$rDst, $rSrc",
1134       IntegerOp, pattern>;
1135
1136 class XSBHInRegInst<RegisterClass rclass, list<dag> pattern>:
1137     XSBHInst<(outs rclass:$rDst), (ins rclass:$rSrc),
1138              pattern>;
1139
1140 multiclass ExtendByteHalfword {
1141   def v16i8:     XSBHInst<(outs VECREG:$rDst), (ins VECREG:$rSrc),
1142                           [
1143                   /*(set (v8i16 VECREG:$rDst), (sext (v8i16 VECREG:$rSrc)))*/]>;
1144   def r8:        XSBHInst<(outs R16C:$rDst), (ins R8C:$rSrc),
1145                           [(set R16C:$rDst, (sext R8C:$rSrc))]>;
1146   def r16:       XSBHInRegInst<R16C,
1147                                [(set R16C:$rDst, (sext_inreg R16C:$rSrc, i8))]>;
1148
1149   // 32-bit form for XSBH: used to sign extend 8-bit quantities to 16-bit
1150   // quantities to 32-bit quantities via a 32-bit register (see the sext 8->32
1151   // pattern below). Intentionally doesn't match a pattern because we want the
1152   // sext 8->32 pattern to do the work for us, namely because we need the extra
1153   // XSHWr32.
1154   def r32:   XSBHInRegInst<R32C, [/* no pattern */]>;
1155
1156   // Same as the 32-bit version, but for i64
1157   def r64:   XSBHInRegInst<R64C, [/* no pattern */]>;
1158 }
1159
1160 defm XSBH : ExtendByteHalfword;
1161
1162 // Sign extend halfwords to words:
1163
1164 class XSHWInst<dag OOL, dag IOL, list<dag> pattern>:
1165     RRForm_1<0b01101101010, OOL, IOL, "xshw\t$rDest, $rSrc",
1166             IntegerOp, pattern>;
1167
1168 class XSHWVecInst<ValueType in_vectype, ValueType out_vectype>:
1169     XSHWInst<(outs VECREG:$rDest), (ins VECREG:$rSrc),
1170              [(set (out_vectype VECREG:$rDest),
1171                    (sext (in_vectype VECREG:$rSrc)))]>;
1172
1173 class XSHWInRegInst<RegisterClass rclass, list<dag> pattern>:
1174     XSHWInst<(outs rclass:$rDest), (ins rclass:$rSrc),
1175              pattern>;
1176
1177 class XSHWRegInst<RegisterClass rclass>:
1178     XSHWInst<(outs rclass:$rDest), (ins R16C:$rSrc),
1179              [(set rclass:$rDest, (sext R16C:$rSrc))]>;
1180
1181 multiclass ExtendHalfwordWord {
1182   def v4i32: XSHWVecInst<v4i32, v8i16>;
1183
1184   def r16:   XSHWRegInst<R32C>;
1185
1186   def r32:   XSHWInRegInst<R32C,
1187                           [(set R32C:$rDest, (sext_inreg R32C:$rSrc, i16))]>;
1188   def r64:   XSHWInRegInst<R64C, [/* no pattern */]>;
1189 }
1190
1191 defm XSHW : ExtendHalfwordWord;
1192
1193 // Sign-extend words to doublewords (32->64 bits)
1194
1195 class XSWDInst<dag OOL, dag IOL, list<dag> pattern>:
1196     RRForm_1<0b01100101010, OOL, IOL, "xswd\t$rDst, $rSrc",
1197               IntegerOp, pattern>;
1198
1199 class XSWDVecInst<ValueType in_vectype, ValueType out_vectype>:
1200     XSWDInst<(outs VECREG:$rDst), (ins VECREG:$rSrc),
1201              [/*(set (out_vectype VECREG:$rDst),
1202                    (sext (out_vectype VECREG:$rSrc)))*/]>;
1203
1204 class XSWDRegInst<RegisterClass in_rclass, RegisterClass out_rclass>:
1205     XSWDInst<(outs out_rclass:$rDst), (ins in_rclass:$rSrc),
1206              [(set out_rclass:$rDst, (sext in_rclass:$rSrc))]>;
1207
1208 multiclass ExtendWordToDoubleWord {
1209   def v2i64: XSWDVecInst<v4i32, v2i64>;
1210   def r64:   XSWDRegInst<R32C, R64C>;
1211
1212   def r64_inreg: XSWDInst<(outs R64C:$rDst), (ins R64C:$rSrc),
1213                           [(set R64C:$rDst, (sext_inreg R64C:$rSrc, i32))]>;
1214 }
1215
1216 defm XSWD : ExtendWordToDoubleWord;
1217
1218 // AND operations
1219
1220 class ANDInst<dag OOL, dag IOL, list<dag> pattern> :
1221     RRForm<0b10000011000, OOL, IOL, "and\t$rT, $rA, $rB",
1222            IntegerOp, pattern>;
1223
1224 class ANDVecInst<ValueType vectype>:
1225     ANDInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1226              [(set (vectype VECREG:$rT), (and (vectype VECREG:$rA),
1227                                               (vectype VECREG:$rB)))]>;
1228
1229 class ANDRegInst<RegisterClass rclass>:
1230     ANDInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1231              [(set rclass:$rT, (and rclass:$rA, rclass:$rB))]>;
1232
1233 multiclass BitwiseAnd
1234 {
1235   def v16i8: ANDVecInst<v16i8>;
1236   def v8i16: ANDVecInst<v8i16>;
1237   def v4i32: ANDVecInst<v4i32>;
1238   def v2i64: ANDVecInst<v2i64>;
1239
1240   def r128:  ANDRegInst<GPRC>;
1241   def r64:   ANDRegInst<R64C>;
1242   def r32:   ANDRegInst<R32C>;
1243   def r16:   ANDRegInst<R16C>;
1244   def r8:    ANDRegInst<R8C>;
1245
1246   //===---------------------------------------------
1247   // Special instructions to perform the fabs instruction
1248   def fabs32: ANDInst<(outs R32FP:$rT), (ins R32FP:$rA, R32C:$rB),
1249                       [/* Intentionally does not match a pattern */]>;
1250
1251   def fabs64: ANDInst<(outs R64FP:$rT), (ins R64FP:$rA, R64C:$rB),
1252                       [/* Intentionally does not match a pattern */]>;
1253
1254   def fabsvec: ANDInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1255                        [/* Intentionally does not match a pattern */]>;
1256
1257   //===---------------------------------------------
1258
1259   // Hacked form of AND to zero-extend 16-bit quantities to 32-bit
1260   // quantities -- see 16->32 zext pattern.
1261   //
1262   // This pattern is somewhat artificial, since it might match some
1263   // compiler generated pattern but it is unlikely to do so.
1264
1265   def i16i32: ANDInst<(outs R32C:$rT), (ins R16C:$rA, R32C:$rB),
1266                       [(set R32C:$rT, (and (zext R16C:$rA), R32C:$rB))]>;
1267 }
1268
1269 defm AND : BitwiseAnd;
1270
1271 // N.B.: vnot_conv is one of those special target selection pattern fragments,
1272 // in which we expect there to be a bit_convert on the constant. Bear in mind
1273 // that llvm translates "not <reg>" to "xor <reg>, -1" (or in this case, a
1274 // constant -1 vector.)
1275
1276 class ANDCInst<dag OOL, dag IOL, list<dag> pattern>:
1277     RRForm<0b10000011010, OOL, IOL, "andc\t$rT, $rA, $rB",
1278            IntegerOp, pattern>;
1279
1280 class ANDCVecInst<ValueType vectype, PatFrag vnot_frag = vnot>:
1281     ANDCInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1282              [(set (vectype VECREG:$rT),
1283                    (and (vectype VECREG:$rA),
1284                         (vnot_frag (vectype VECREG:$rB))))]>;
1285
1286 class ANDCRegInst<RegisterClass rclass>:
1287     ANDCInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1288              [(set rclass:$rT, (and rclass:$rA, (not rclass:$rB)))]>;
1289
1290 multiclass AndComplement
1291 {
1292   def v16i8: ANDCVecInst<v16i8>;
1293   def v8i16: ANDCVecInst<v8i16>;
1294   def v4i32: ANDCVecInst<v4i32>;
1295   def v2i64: ANDCVecInst<v2i64>;
1296
1297   def r128: ANDCRegInst<GPRC>;
1298   def r64:  ANDCRegInst<R64C>;
1299   def r32:  ANDCRegInst<R32C>;
1300   def r16:  ANDCRegInst<R16C>;
1301   def r8:   ANDCRegInst<R8C>;
1302
1303   // Sometimes, the xor pattern has a bitcast constant:
1304   def v16i8_conv: ANDCVecInst<v16i8, vnot_conv>;
1305 }
1306
1307 defm ANDC : AndComplement;
1308
1309 class ANDBIInst<dag OOL, dag IOL, list<dag> pattern>:
1310     RI10Form<0b01101000, OOL, IOL, "andbi\t$rT, $rA, $val",
1311              ByteOp, pattern>;
1312
1313 multiclass AndByteImm
1314 {
1315   def v16i8: ANDBIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1316                        [(set (v16i8 VECREG:$rT),
1317                              (and (v16i8 VECREG:$rA),
1318                                   (v16i8 v16i8U8Imm:$val)))]>;
1319
1320   def r8: ANDBIInst<(outs R8C:$rT), (ins R8C:$rA, u10imm_i8:$val),
1321                     [(set R8C:$rT, (and R8C:$rA, immU8:$val))]>;
1322 }
1323
1324 defm ANDBI : AndByteImm;
1325
1326 class ANDHIInst<dag OOL, dag IOL, list<dag> pattern> :
1327     RI10Form<0b10101000, OOL, IOL, "andhi\t$rT, $rA, $val",
1328              ByteOp, pattern>;
1329
1330 multiclass AndHalfwordImm
1331 {
1332   def v8i16: ANDHIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
1333                        [(set (v8i16 VECREG:$rT),
1334                              (and (v8i16 VECREG:$rA), v8i16SExt10Imm:$val))]>;
1335
1336   def r16: ANDHIInst<(outs R16C:$rT), (ins R16C:$rA, u10imm:$val),
1337                      [(set R16C:$rT, (and R16C:$rA, i16ImmUns10:$val))]>;
1338
1339   // Zero-extend i8 to i16:
1340   def i8i16: ANDHIInst<(outs R16C:$rT), (ins R8C:$rA, u10imm:$val),
1341                       [(set R16C:$rT, (and (zext R8C:$rA), i16ImmUns10:$val))]>;
1342 }
1343
1344 defm ANDHI : AndHalfwordImm;
1345
1346 class ANDIInst<dag OOL, dag IOL, list<dag> pattern> :
1347     RI10Form<0b00101000, OOL, IOL, "andi\t$rT, $rA, $val",
1348              IntegerOp, pattern>;
1349
1350 multiclass AndWordImm
1351 {
1352   def v4i32: ANDIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
1353                       [(set (v4i32 VECREG:$rT),
1354                             (and (v4i32 VECREG:$rA), v4i32SExt10Imm:$val))]>;
1355
1356   def r32: ANDIInst<(outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
1357                     [(set R32C:$rT, (and R32C:$rA, i32ImmSExt10:$val))]>;
1358
1359   // Hacked form of ANDI to zero-extend i8 quantities to i32. See the zext 8->32
1360   // pattern below.
1361   def i8i32: ANDIInst<(outs R32C:$rT), (ins R8C:$rA, s10imm_i32:$val),
1362                       [(set R32C:$rT,
1363                             (and (zext R8C:$rA), i32ImmSExt10:$val))]>;
1364
1365   // Hacked form of ANDI to zero-extend i16 quantities to i32. See the
1366   // zext 16->32 pattern below.
1367   //
1368   // Note that this pattern is somewhat artificial, since it might match
1369   // something the compiler generates but is unlikely to occur in practice.
1370   def i16i32: ANDIInst<(outs R32C:$rT), (ins R16C:$rA, s10imm_i32:$val),
1371                        [(set R32C:$rT,
1372                              (and (zext R16C:$rA), i32ImmSExt10:$val))]>;
1373 }
1374
1375 defm ANDI : AndWordImm;
1376
1377 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
1378 // Bitwise OR group:
1379 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
1380
1381 // Bitwise "or" (N.B.: These are also register-register copy instructions...)
1382 class ORInst<dag OOL, dag IOL, list<dag> pattern>:
1383     RRForm<0b10000010000, OOL, IOL, "or\t$rT, $rA, $rB",
1384            IntegerOp, pattern>;
1385
1386 class ORVecInst<ValueType vectype>:
1387     ORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1388            [(set (vectype VECREG:$rT), (or (vectype VECREG:$rA),
1389                                            (vectype VECREG:$rB)))]>;
1390
1391 class ORRegInst<RegisterClass rclass>:
1392     ORInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1393            [(set rclass:$rT, (or rclass:$rA, rclass:$rB))]>;
1394
1395 // ORCvtForm: OR conversion form
1396 //
1397 // This is used to "convert" the preferred slot to its vector equivalent, as
1398 // well as convert a vector back to its preferred slot.
1399 //
1400 // These are effectively no-ops, but need to exist for proper type conversion
1401 // and type coercion.
1402
1403 class ORCvtForm<dag OOL, dag IOL, list<dag> pattern = [/* no pattern */]>
1404           : SPUInstr<OOL, IOL, "or\t$rT, $rA, $rA", IntegerOp> {
1405   bits<7> RA;
1406   bits<7> RT;
1407
1408   let Pattern = pattern;
1409
1410   let Inst{0-10} = 0b10000010000;
1411   let Inst{11-17} = RA;
1412   let Inst{18-24} = RA;
1413   let Inst{25-31} = RT;
1414 }
1415
1416 class ORPromoteScalar<RegisterClass rclass>:
1417     ORCvtForm<(outs VECREG:$rT), (ins rclass:$rA)>;
1418
1419 class ORExtractElt<RegisterClass rclass>:
1420     ORCvtForm<(outs rclass:$rT), (ins VECREG:$rA)>;
1421
1422 /* class ORCvtRegGPRC<RegisterClass rclass>:
1423     ORCvtForm<(outs GPRC:$rT), (ins rclass:$rA)>; */
1424
1425 /* class ORCvtGPRCReg<RegisterClass rclass>:
1426     ORCvtForm<(outs rclass:$rT), (ins GPRC:$rA)>; */
1427
1428 class ORCvtFormR32Reg<RegisterClass rclass, list<dag> pattern = [ ]>:
1429     ORCvtForm<(outs rclass:$rT), (ins R32C:$rA), pattern>;
1430
1431 class ORCvtFormRegR32<RegisterClass rclass, list<dag> pattern = [ ]>:
1432     ORCvtForm<(outs R32C:$rT), (ins rclass:$rA), pattern>;
1433
1434 class ORCvtFormR64Reg<RegisterClass rclass, list<dag> pattern = [ ]>:
1435     ORCvtForm<(outs rclass:$rT), (ins R64C:$rA), pattern>;
1436
1437 class ORCvtFormRegR64<RegisterClass rclass, list<dag> pattern = [ ]>:
1438     ORCvtForm<(outs R64C:$rT), (ins rclass:$rA), pattern>;
1439
1440 class ORCvtGPRCVec:
1441     ORCvtForm<(outs VECREG:$rT), (ins GPRC:$rA)>;
1442
1443 class ORCvtVecGPRC:
1444     ORCvtForm<(outs GPRC:$rT), (ins VECREG:$rA)>;
1445
1446 multiclass BitwiseOr
1447 {
1448   def v16i8: ORVecInst<v16i8>;
1449   def v8i16: ORVecInst<v8i16>;
1450   def v4i32: ORVecInst<v4i32>;
1451   def v2i64: ORVecInst<v2i64>;
1452
1453   def v4f32: ORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1454                     [(set (v4f32 VECREG:$rT),
1455                           (v4f32 (bitconvert (or (v4i32 VECREG:$rA),
1456                                                  (v4i32 VECREG:$rB)))))]>;
1457
1458   def v2f64: ORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1459                     [(set (v2f64 VECREG:$rT),
1460                           (v2f64 (bitconvert (or (v2i64 VECREG:$rA),
1461                                                  (v2i64 VECREG:$rB)))))]>;
1462
1463   def r128: ORRegInst<GPRC>;
1464   def r64:  ORRegInst<R64C>;
1465   def r32:  ORRegInst<R32C>;
1466   def r16:  ORRegInst<R16C>;
1467   def r8:   ORRegInst<R8C>;
1468
1469   // OR instructions used to copy f32 and f64 registers.
1470   def f32: ORInst<(outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
1471                   [/* no pattern */]>;
1472
1473   def f64: ORInst<(outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB),
1474                   [/* no pattern */]>;
1475
1476   // scalar->vector promotion, prefslot2vec:
1477   def v16i8_i8:  ORPromoteScalar<R8C>;
1478   def v8i16_i16: ORPromoteScalar<R16C>;
1479   def v4i32_i32: ORPromoteScalar<R32C>;
1480   def v2i64_i64: ORPromoteScalar<R64C>;
1481   def v4f32_f32: ORPromoteScalar<R32FP>;
1482   def v2f64_f64: ORPromoteScalar<R64FP>;
1483
1484   // vector->scalar demotion, vec2prefslot:
1485   def i8_v16i8:  ORExtractElt<R8C>;
1486   def i16_v8i16: ORExtractElt<R16C>;
1487   def i32_v4i32: ORExtractElt<R32C>;
1488   def i64_v2i64: ORExtractElt<R64C>;
1489   def f32_v4f32: ORExtractElt<R32FP>;
1490   def f64_v2f64: ORExtractElt<R64FP>;
1491
1492   // Conversion from vector to GPRC
1493   def i128_vec:  ORCvtVecGPRC;
1494
1495   // Conversion from GPRC to vector
1496   def vec_i128:  ORCvtGPRCVec;
1497
1498 /*
1499   // Conversion from register to GPRC
1500   def i128_r64:  ORCvtRegGPRC<R64C>;
1501   def i128_f64:  ORCvtRegGPRC<R64FP>;
1502   def i128_r32:  ORCvtRegGPRC<R32C>;
1503   def i128_f32:  ORCvtRegGPRC<R32FP>;
1504   def i128_r16:  ORCvtRegGPRC<R16C>;
1505   def i128_r8:   ORCvtRegGPRC<R8C>;
1506
1507   // Conversion from GPRC to register
1508   def r64_i128:  ORCvtGPRCReg<R64C>;
1509   def f64_i128:  ORCvtGPRCReg<R64FP>;
1510   def r32_i128:  ORCvtGPRCReg<R32C>;
1511   def f32_i128:  ORCvtGPRCReg<R32FP>;
1512   def r16_i128:  ORCvtGPRCReg<R16C>;
1513   def r8_i128:   ORCvtGPRCReg<R8C>;
1514 */
1515 /*
1516   // Conversion from register to R32C:
1517   def r32_r16:   ORCvtFormRegR32<R16C>;
1518   def r32_r8:    ORCvtFormRegR32<R8C>;
1519
1520   // Conversion from R32C to register
1521   def r32_r16:   ORCvtFormR32Reg<R16C>;
1522   def r32_r8:    ORCvtFormR32Reg<R8C>;
1523 */
1524
1525   // Conversion from R64C to register:
1526   def r32_r64:   ORCvtFormR64Reg<R32C>;
1527   // def r16_r64:   ORCvtFormR64Reg<R16C>;
1528   // def r8_r64:    ORCvtFormR64Reg<R8C>;
1529
1530   // Conversion to R64C from register:
1531   def r64_r32:   ORCvtFormRegR64<R32C>;
1532   // def r64_r16:   ORCvtFormRegR64<R16C>;
1533   // def r64_r8:    ORCvtFormRegR64<R8C>;
1534
1535   // bitconvert patterns:
1536   def r32_f32:   ORCvtFormR32Reg<R32FP,
1537                                  [(set R32FP:$rT, (bitconvert R32C:$rA))]>;
1538   def f32_r32:   ORCvtFormRegR32<R32FP,
1539                                  [(set R32C:$rT, (bitconvert R32FP:$rA))]>;
1540
1541   def r64_f64:   ORCvtFormR64Reg<R64FP,
1542                                  [(set R64FP:$rT, (bitconvert R64C:$rA))]>;
1543   def f64_r64:   ORCvtFormRegR64<R64FP,
1544                                  [(set R64C:$rT, (bitconvert R64FP:$rA))]>;
1545 }
1546
1547 defm OR : BitwiseOr;
1548
1549 // scalar->vector promotion patterns (preferred slot to vector):
1550 def : Pat<(v16i8 (SPUprefslot2vec R8C:$rA)),
1551           (ORv16i8_i8 R8C:$rA)>;
1552
1553 def : Pat<(v8i16 (SPUprefslot2vec R16C:$rA)),
1554           (ORv8i16_i16 R16C:$rA)>;
1555
1556 def : Pat<(v4i32 (SPUprefslot2vec R32C:$rA)),
1557           (ORv4i32_i32 R32C:$rA)>;
1558
1559 def : Pat<(v2i64 (SPUprefslot2vec R64C:$rA)),
1560           (ORv2i64_i64 R64C:$rA)>;
1561
1562 def : Pat<(v4f32 (SPUprefslot2vec R32FP:$rA)),
1563           (ORv4f32_f32 R32FP:$rA)>;
1564
1565 def : Pat<(v2f64 (SPUprefslot2vec R64FP:$rA)),
1566           (ORv2f64_f64 R64FP:$rA)>;
1567
1568 // ORi*_v*: Used to extract vector element 0 (the preferred slot), otherwise
1569 // known as converting the vector back to its preferred slot
1570
1571 def : Pat<(SPUvec2prefslot (v16i8 VECREG:$rA)),
1572           (ORi8_v16i8 VECREG:$rA)>;
1573
1574 def : Pat<(SPUvec2prefslot (v8i16 VECREG:$rA)),
1575           (ORi16_v8i16 VECREG:$rA)>;
1576
1577 def : Pat<(SPUvec2prefslot (v4i32 VECREG:$rA)),
1578           (ORi32_v4i32 VECREG:$rA)>;
1579
1580 def : Pat<(SPUvec2prefslot (v2i64 VECREG:$rA)),
1581           (ORi64_v2i64 VECREG:$rA)>;
1582
1583 def : Pat<(SPUvec2prefslot (v4f32 VECREG:$rA)),
1584           (ORf32_v4f32 VECREG:$rA)>;
1585
1586 def : Pat<(SPUvec2prefslot (v2f64 VECREG:$rA)),
1587           (ORf64_v2f64 VECREG:$rA)>;
1588
1589 // Load Register: This is an assembler alias for a bitwise OR of a register
1590 // against itself. It's here because it brings some clarity to assembly
1591 // language output.
1592
1593 let hasCtrlDep = 1 in {
1594     class LRInst<dag OOL, dag IOL>
1595               : SPUInstr<OOL, IOL, "lr\t$rT, $rA", IntegerOp> {
1596       bits<7> RA;
1597       bits<7> RT;
1598
1599       let Pattern = [/*no pattern*/];
1600
1601       let Inst{0-10} = 0b10000010000;   /* It's an OR operation */
1602       let Inst{11-17} = RA;
1603       let Inst{18-24} = RA;
1604       let Inst{25-31} = RT;
1605     }
1606
1607     class LRVecInst<ValueType vectype>:
1608         LRInst<(outs VECREG:$rT), (ins VECREG:$rA)>;
1609
1610     class LRRegInst<RegisterClass rclass>:
1611         LRInst<(outs rclass:$rT), (ins rclass:$rA)>;
1612
1613     multiclass LoadRegister {
1614       def v2i64: LRVecInst<v2i64>;
1615       def v2f64: LRVecInst<v2f64>;
1616       def v4i32: LRVecInst<v4i32>;
1617       def v4f32: LRVecInst<v4f32>;
1618       def v8i16: LRVecInst<v8i16>;
1619       def v16i8: LRVecInst<v16i8>;
1620
1621       def r128:  LRRegInst<GPRC>;
1622       def r64:   LRRegInst<R64C>;
1623       def f64:   LRRegInst<R64FP>;
1624       def r32:   LRRegInst<R32C>;
1625       def f32:   LRRegInst<R32FP>;
1626       def r16:   LRRegInst<R16C>;
1627       def r8:    LRRegInst<R8C>;
1628     }
1629
1630     defm LR: LoadRegister;
1631 }
1632
1633 // ORC: Bitwise "or" with complement (c = a | ~b)
1634
1635 class ORCInst<dag OOL, dag IOL, list<dag> pattern>:
1636     RRForm<0b10010010000, OOL, IOL, "orc\t$rT, $rA, $rB",
1637            IntegerOp, pattern>;
1638
1639 class ORCVecInst<ValueType vectype>:
1640     ORCInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1641             [(set (vectype VECREG:$rT), (or (vectype VECREG:$rA),
1642                                             (vnot (vectype VECREG:$rB))))]>;
1643
1644 class ORCRegInst<RegisterClass rclass>:
1645   ORCInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1646           [(set rclass:$rT, (or rclass:$rA, (not rclass:$rB)))]>;
1647
1648 multiclass BitwiseOrComplement
1649 {
1650   def v16i8: ORCVecInst<v16i8>;
1651   def v8i16: ORCVecInst<v8i16>;
1652   def v4i32: ORCVecInst<v4i32>;
1653   def v2i64: ORCVecInst<v2i64>;
1654
1655   def r128:  ORCRegInst<GPRC>;
1656   def r64:   ORCRegInst<R64C>;
1657   def r32:   ORCRegInst<R32C>;
1658   def r16:   ORCRegInst<R16C>;
1659   def r8:    ORCRegInst<R8C>;
1660 }
1661
1662 defm ORC : BitwiseOrComplement;
1663
1664 // OR byte immediate
1665 class ORBIInst<dag OOL, dag IOL, list<dag> pattern>:
1666     RI10Form<0b01100000, OOL, IOL, "orbi\t$rT, $rA, $val",
1667              IntegerOp, pattern>;
1668
1669 class ORBIVecInst<ValueType vectype, PatLeaf immpred>:
1670     ORBIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1671              [(set (v16i8 VECREG:$rT), (or (vectype VECREG:$rA),
1672                                            (vectype immpred:$val)))]>;
1673
1674 multiclass BitwiseOrByteImm
1675 {
1676   def v16i8: ORBIVecInst<v16i8, v16i8U8Imm>;
1677
1678   def r8: ORBIInst<(outs R8C:$rT), (ins R8C:$rA, u10imm_i8:$val),
1679                    [(set R8C:$rT, (or R8C:$rA, immU8:$val))]>;
1680 }
1681
1682 defm ORBI : BitwiseOrByteImm;
1683
1684 // OR halfword immediate
1685 class ORHIInst<dag OOL, dag IOL, list<dag> pattern>:
1686     RI10Form<0b10100000, OOL, IOL, "orhi\t$rT, $rA, $val",
1687              IntegerOp, pattern>;
1688
1689 class ORHIVecInst<ValueType vectype, PatLeaf immpred>:
1690     ORHIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1691               [(set (vectype VECREG:$rT), (or (vectype VECREG:$rA),
1692                                               immpred:$val))]>;
1693
1694 multiclass BitwiseOrHalfwordImm
1695 {
1696   def v8i16: ORHIVecInst<v8i16, v8i16Uns10Imm>;
1697
1698   def r16: ORHIInst<(outs R16C:$rT), (ins R16C:$rA, u10imm:$val),
1699                     [(set R16C:$rT, (or R16C:$rA, i16ImmUns10:$val))]>;
1700
1701   // Specialized ORHI form used to promote 8-bit registers to 16-bit
1702   def i8i16: ORHIInst<(outs R16C:$rT), (ins R8C:$rA, s10imm:$val),
1703                       [(set R16C:$rT, (or (anyext R8C:$rA),
1704                                           i16ImmSExt10:$val))]>;
1705 }
1706
1707 defm ORHI : BitwiseOrHalfwordImm;
1708
1709 class ORIInst<dag OOL, dag IOL, list<dag> pattern>:
1710     RI10Form<0b00100000, OOL, IOL, "ori\t$rT, $rA, $val",
1711              IntegerOp, pattern>;
1712
1713 class ORIVecInst<ValueType vectype, PatLeaf immpred>:
1714     ORIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1715             [(set (vectype VECREG:$rT), (or (vectype VECREG:$rA),
1716                                             immpred:$val))]>;
1717
1718 // Bitwise "or" with immediate
1719 multiclass BitwiseOrImm
1720 {
1721   def v4i32: ORIVecInst<v4i32, v4i32Uns10Imm>;
1722
1723   def r32: ORIInst<(outs R32C:$rT), (ins R32C:$rA, u10imm_i32:$val),
1724                    [(set R32C:$rT, (or R32C:$rA, i32ImmUns10:$val))]>;
1725
1726   // i16i32: hacked version of the ori instruction to extend 16-bit quantities
1727   // to 32-bit quantities. used exclusively to match "anyext" conversions (vide
1728   // infra "anyext 16->32" pattern.)
1729   def i16i32: ORIInst<(outs R32C:$rT), (ins R16C:$rA, s10imm_i32:$val),
1730                       [(set R32C:$rT, (or (anyext R16C:$rA),
1731                                           i32ImmSExt10:$val))]>;
1732
1733   // i8i32: Hacked version of the ORI instruction to extend 16-bit quantities
1734   // to 32-bit quantities. Used exclusively to match "anyext" conversions (vide
1735   // infra "anyext 16->32" pattern.)
1736   def i8i32: ORIInst<(outs R32C:$rT), (ins R8C:$rA, s10imm_i32:$val),
1737                      [(set R32C:$rT, (or (anyext R8C:$rA),
1738                                          i32ImmSExt10:$val))]>;
1739 }
1740
1741 defm ORI : BitwiseOrImm;
1742
1743 // ORX: "or" across the vector: or's $rA's word slots leaving the result in
1744 // $rT[0], slots 1-3 are zeroed.
1745 //
1746 // FIXME: Needs to match an intrinsic pattern.
1747 def ORXv4i32:
1748     RRForm<0b10010010000, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1749       "orx\t$rT, $rA, $rB", IntegerOp,
1750       []>;
1751
1752 // XOR:
1753
1754 class XORInst<dag OOL, dag IOL, list<dag> pattern> :
1755     RRForm<0b10010010000, OOL, IOL, "xor\t$rT, $rA, $rB",
1756            IntegerOp, pattern>;
1757
1758 class XORVecInst<ValueType vectype>:
1759     XORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1760              [(set (vectype VECREG:$rT), (xor (vectype VECREG:$rA),
1761                                               (vectype VECREG:$rB)))]>;
1762
1763 class XORRegInst<RegisterClass rclass>:
1764     XORInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1765              [(set rclass:$rT, (xor rclass:$rA, rclass:$rB))]>;
1766
1767 multiclass BitwiseExclusiveOr
1768 {
1769   def v16i8: XORVecInst<v16i8>;
1770   def v8i16: XORVecInst<v8i16>;
1771   def v4i32: XORVecInst<v4i32>;
1772   def v2i64: XORVecInst<v2i64>;
1773
1774   def r128:  XORRegInst<GPRC>;
1775   def r64:   XORRegInst<R64C>;
1776   def r32:   XORRegInst<R32C>;
1777   def r16:   XORRegInst<R16C>;
1778   def r8:    XORRegInst<R8C>;
1779
1780   // XOR instructions used to negate f32 and f64 quantities.
1781
1782   def fneg32: XORInst<(outs R32FP:$rT), (ins R32FP:$rA, R32C:$rB),
1783                      [/* no pattern */]>;
1784
1785   def fneg64: XORInst<(outs R64FP:$rT), (ins R64FP:$rA, R64C:$rB),
1786                      [/* no pattern */]>;
1787
1788   def fnegvec: XORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1789                       [/* no pattern, see fneg{32,64} */]>;
1790 }
1791
1792 defm XOR : BitwiseExclusiveOr;
1793
1794 //==----------------------------------------------------------
1795
1796 class XORBIInst<dag OOL, dag IOL, list<dag> pattern>:
1797     RI10Form<0b01100000, OOL, IOL, "xorbi\t$rT, $rA, $val",
1798              IntegerOp, pattern>;
1799
1800 multiclass XorByteImm
1801 {
1802   def v16i8:
1803     XORBIInst<(outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1804               [(set (v16i8 VECREG:$rT), (xor (v16i8 VECREG:$rA), v16i8U8Imm:$val))]>;
1805
1806   def r8:
1807     XORBIInst<(outs R8C:$rT), (ins R8C:$rA, u10imm_i8:$val),
1808               [(set R8C:$rT, (xor R8C:$rA, immU8:$val))]>;
1809 }
1810
1811 defm XORBI : XorByteImm;
1812
1813 def XORHIv8i16:
1814     RI10Form<0b10100000, (outs VECREG:$rT), (ins VECREG:$rA, u10imm:$val),
1815       "xorhi\t$rT, $rA, $val", IntegerOp,
1816       [(set (v8i16 VECREG:$rT), (xor (v8i16 VECREG:$rA),
1817                                       v8i16SExt10Imm:$val))]>;
1818
1819 def XORHIr16:
1820     RI10Form<0b10100000, (outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
1821       "xorhi\t$rT, $rA, $val", IntegerOp,
1822       [(set R16C:$rT, (xor R16C:$rA, i16ImmSExt10:$val))]>;
1823
1824 def XORIv4i32:
1825     RI10Form<0b00100000, (outs VECREG:$rT), (ins VECREG:$rA, s10imm_i32:$val),
1826       "xori\t$rT, $rA, $val", IntegerOp,
1827       [(set (v4i32 VECREG:$rT), (xor (v4i32 VECREG:$rA),
1828                                      v4i32SExt10Imm:$val))]>;
1829
1830 def XORIr32:
1831     RI10Form<0b00100000, (outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
1832       "xori\t$rT, $rA, $val", IntegerOp,
1833       [(set R32C:$rT, (xor R32C:$rA, i32ImmSExt10:$val))]>;
1834
1835 // NAND:
1836
1837 class NANDInst<dag OOL, dag IOL, list<dag> pattern>:
1838     RRForm<0b10010011000, OOL, IOL, "nand\t$rT, $rA, $rB",
1839            IntegerOp, pattern>;
1840
1841 class NANDVecInst<ValueType vectype>:
1842     NANDInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1843              [(set (vectype VECREG:$rT), (vnot (and (vectype VECREG:$rA),
1844                                                     (vectype VECREG:$rB))))]>;
1845 class NANDRegInst<RegisterClass rclass>:
1846     NANDInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1847              [(set rclass:$rT, (not (and rclass:$rA, rclass:$rB)))]>;
1848
1849 multiclass BitwiseNand
1850 {
1851   def v16i8: NANDVecInst<v16i8>;
1852   def v8i16: NANDVecInst<v8i16>;
1853   def v4i32: NANDVecInst<v4i32>;
1854   def v2i64: NANDVecInst<v2i64>;
1855
1856   def r128:  NANDRegInst<GPRC>;
1857   def r64:   NANDRegInst<R64C>;
1858   def r32:   NANDRegInst<R32C>;
1859   def r16:   NANDRegInst<R16C>;
1860   def r8:    NANDRegInst<R8C>;
1861 }
1862
1863 defm NAND : BitwiseNand;
1864
1865 // NOR:
1866
1867 class NORInst<dag OOL, dag IOL, list<dag> pattern>:
1868     RRForm<0b10010010000, OOL, IOL, "nor\t$rT, $rA, $rB",
1869            IntegerOp, pattern>;
1870
1871 class NORVecInst<ValueType vectype>:
1872     NORInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
1873             [(set (vectype VECREG:$rT), (vnot (or (vectype VECREG:$rA),
1874                                                   (vectype VECREG:$rB))))]>;
1875 class NORRegInst<RegisterClass rclass>:
1876     NORInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
1877             [(set rclass:$rT, (not (or rclass:$rA, rclass:$rB)))]>;
1878
1879 multiclass BitwiseNor
1880 {
1881   def v16i8: NORVecInst<v16i8>;
1882   def v8i16: NORVecInst<v8i16>;
1883   def v4i32: NORVecInst<v4i32>;
1884   def v2i64: NORVecInst<v2i64>;
1885
1886   def r128:  NORRegInst<GPRC>;
1887   def r64:   NORRegInst<R64C>;
1888   def r32:   NORRegInst<R32C>;
1889   def r16:   NORRegInst<R16C>;
1890   def r8:    NORRegInst<R8C>;
1891 }
1892
1893 defm NOR : BitwiseNor;
1894
1895 // Select bits:
1896 class SELBInst<dag OOL, dag IOL, list<dag> pattern>:
1897     RRRForm<0b1000, OOL, IOL, "selb\t$rT, $rA, $rB, $rC",
1898             IntegerOp, pattern>;
1899
1900 class SELBVecInst<ValueType vectype, PatFrag vnot_frag = vnot>:
1901   SELBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
1902            [(set (vectype VECREG:$rT),
1903                  (or (and (vectype VECREG:$rC), (vectype VECREG:$rB)),
1904                      (and (vnot_frag (vectype VECREG:$rC)),
1905                           (vectype VECREG:$rA))))]>;
1906
1907 class SELBVecVCondInst<ValueType vectype>:
1908   SELBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
1909            [(set (vectype VECREG:$rT),
1910                  (select (vectype VECREG:$rC),
1911                          (vectype VECREG:$rB),
1912                          (vectype VECREG:$rA)))]>;
1913
1914 class SELBVecCondInst<ValueType vectype>:
1915   SELBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, R32C:$rC),
1916            [(set (vectype VECREG:$rT),
1917                  (select R32C:$rC,
1918                          (vectype VECREG:$rB),
1919                          (vectype VECREG:$rA)))]>;
1920
1921 class SELBRegInst<RegisterClass rclass>:
1922   SELBInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB, rclass:$rC),
1923            [(set rclass:$rT,
1924                  (or (and rclass:$rB, rclass:$rC),
1925                      (and rclass:$rA, (not rclass:$rC))))]>;
1926
1927 class SELBRegCondInst<RegisterClass rcond, RegisterClass rclass>:
1928   SELBInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB, rcond:$rC),
1929            [(set rclass:$rT,
1930                  (select rcond:$rC, rclass:$rB, rclass:$rA))]>;
1931
1932 multiclass SelectBits
1933 {
1934   def v16i8: SELBVecInst<v16i8>;
1935   def v8i16: SELBVecInst<v8i16>;
1936   def v4i32: SELBVecInst<v4i32>;
1937   def v2i64: SELBVecInst<v2i64, vnot_conv>;
1938
1939   def r128:  SELBRegInst<GPRC>;
1940   def r64:   SELBRegInst<R64C>;
1941   def r32:   SELBRegInst<R32C>;
1942   def r16:   SELBRegInst<R16C>;
1943   def r8:    SELBRegInst<R8C>;
1944
1945   def v16i8_cond: SELBVecCondInst<v16i8>;
1946   def v8i16_cond: SELBVecCondInst<v8i16>;
1947   def v4i32_cond: SELBVecCondInst<v4i32>;
1948   def v2i64_cond: SELBVecCondInst<v2i64>;
1949
1950   def v16i8_vcond: SELBVecCondInst<v16i8>;
1951   def v8i16_vcond: SELBVecCondInst<v8i16>;
1952   def v4i32_vcond: SELBVecCondInst<v4i32>;
1953   def v2i64_vcond: SELBVecCondInst<v2i64>;
1954
1955   def v4f32_cond:
1956         SELBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
1957                  [(set (v4f32 VECREG:$rT),
1958                        (select (v4i32 VECREG:$rC),
1959                                (v4f32 VECREG:$rB),
1960                                (v4f32 VECREG:$rA)))]>;
1961
1962   // SELBr64_cond is defined in SPU64InstrInfo.td
1963   def r32_cond:   SELBRegCondInst<R32C, R32C>;
1964   def f32_cond:   SELBRegCondInst<R32C, R32FP>;
1965   def r16_cond:   SELBRegCondInst<R16C, R16C>;
1966   def r8_cond:    SELBRegCondInst<R8C,  R8C>;
1967 }
1968
1969 defm SELB : SelectBits;
1970
1971 class SPUselbPatVec<ValueType vectype, SPUInstr inst>:
1972    Pat<(SPUselb (vectype VECREG:$rA), (vectype VECREG:$rB), (vectype VECREG:$rC)),
1973        (inst VECREG:$rA, VECREG:$rB, VECREG:$rC)>;
1974
1975 def : SPUselbPatVec<v16i8, SELBv16i8>;
1976 def : SPUselbPatVec<v8i16, SELBv8i16>;
1977 def : SPUselbPatVec<v4i32, SELBv4i32>;
1978 def : SPUselbPatVec<v2i64, SELBv2i64>;
1979
1980 class SPUselbPatReg<RegisterClass rclass, SPUInstr inst>:
1981    Pat<(SPUselb rclass:$rA, rclass:$rB, rclass:$rC),
1982        (inst rclass:$rA, rclass:$rB, rclass:$rC)>;
1983
1984 def : SPUselbPatReg<R8C,   SELBr8>;
1985 def : SPUselbPatReg<R16C,  SELBr16>;
1986 def : SPUselbPatReg<R32C,  SELBr32>;
1987 def : SPUselbPatReg<R64C,  SELBr64>;
1988
1989 // EQV: Equivalence (1 for each same bit, otherwise 0)
1990 //
1991 // Note: There are a lot of ways to match this bit operator and these patterns
1992 // attempt to be as exhaustive as possible.
1993
1994 class EQVInst<dag OOL, dag IOL, list<dag> pattern>:
1995     RRForm<0b10010010000, OOL, IOL, "eqv\t$rT, $rA, $rB",
1996            IntegerOp, pattern>;
1997
1998 class EQVVecInst<ValueType vectype>:
1999     EQVInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
2000             [(set (vectype VECREG:$rT),
2001                   (or (and (vectype VECREG:$rA), (vectype VECREG:$rB)),
2002                       (and (vnot (vectype VECREG:$rA)),
2003                            (vnot (vectype VECREG:$rB)))))]>;
2004
2005 class EQVRegInst<RegisterClass rclass>:
2006     EQVInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
2007             [(set rclass:$rT, (or (and rclass:$rA, rclass:$rB),
2008                                   (and (not rclass:$rA), (not rclass:$rB))))]>;
2009
2010 class EQVVecPattern1<ValueType vectype>:
2011   EQVInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
2012           [(set (vectype VECREG:$rT),
2013                 (xor (vectype VECREG:$rA), (vnot (vectype VECREG:$rB))))]>;
2014
2015 class EQVRegPattern1<RegisterClass rclass>:
2016   EQVInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
2017           [(set rclass:$rT, (xor rclass:$rA, (not rclass:$rB)))]>;
2018
2019 class EQVVecPattern2<ValueType vectype>:
2020   EQVInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
2021           [(set (vectype VECREG:$rT),
2022                 (or (and (vectype VECREG:$rA), (vectype VECREG:$rB)),
2023                     (vnot (or (vectype VECREG:$rA), (vectype VECREG:$rB)))))]>;
2024
2025 class EQVRegPattern2<RegisterClass rclass>:
2026   EQVInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
2027           [(set rclass:$rT,
2028                 (or (and rclass:$rA, rclass:$rB),
2029                     (not (or rclass:$rA, rclass:$rB))))]>;
2030
2031 class EQVVecPattern3<ValueType vectype>:
2032   EQVInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
2033           [(set (vectype VECREG:$rT),
2034                 (not (xor (vectype VECREG:$rA), (vectype VECREG:$rB))))]>;
2035
2036 class EQVRegPattern3<RegisterClass rclass>:
2037   EQVInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
2038           [(set rclass:$rT, (not (xor rclass:$rA, rclass:$rB)))]>;
2039
2040 multiclass BitEquivalence
2041 {
2042   def v16i8: EQVVecInst<v16i8>;
2043   def v8i16: EQVVecInst<v8i16>;
2044   def v4i32: EQVVecInst<v4i32>;
2045   def v2i64: EQVVecInst<v2i64>;
2046
2047   def v16i8_1: EQVVecPattern1<v16i8>;
2048   def v8i16_1: EQVVecPattern1<v8i16>;
2049   def v4i32_1: EQVVecPattern1<v4i32>;
2050   def v2i64_1: EQVVecPattern1<v2i64>;
2051
2052   def v16i8_2: EQVVecPattern2<v16i8>;
2053   def v8i16_2: EQVVecPattern2<v8i16>;
2054   def v4i32_2: EQVVecPattern2<v4i32>;
2055   def v2i64_2: EQVVecPattern2<v2i64>;
2056
2057   def v16i8_3: EQVVecPattern3<v16i8>;
2058   def v8i16_3: EQVVecPattern3<v8i16>;
2059   def v4i32_3: EQVVecPattern3<v4i32>;
2060   def v2i64_3: EQVVecPattern3<v2i64>;
2061
2062   def r128:  EQVRegInst<GPRC>;
2063   def r64:   EQVRegInst<R64C>;
2064   def r32:   EQVRegInst<R32C>;
2065   def r16:   EQVRegInst<R16C>;
2066   def r8:    EQVRegInst<R8C>;
2067
2068   def r128_1: EQVRegPattern1<GPRC>;
2069   def r64_1:  EQVRegPattern1<R64C>;
2070   def r32_1:  EQVRegPattern1<R32C>;
2071   def r16_1:  EQVRegPattern1<R16C>;
2072   def r8_1:   EQVRegPattern1<R8C>;
2073
2074   def r128_2: EQVRegPattern2<GPRC>;
2075   def r64_2:  EQVRegPattern2<R64C>;
2076   def r32_2:  EQVRegPattern2<R32C>;
2077   def r16_2:  EQVRegPattern2<R16C>;
2078   def r8_2:   EQVRegPattern2<R8C>;
2079
2080   def r128_3: EQVRegPattern3<GPRC>;
2081   def r64_3:  EQVRegPattern3<R64C>;
2082   def r32_3:  EQVRegPattern3<R32C>;
2083   def r16_3:  EQVRegPattern3<R16C>;
2084   def r8_3:   EQVRegPattern3<R8C>;
2085 }
2086
2087 defm EQV: BitEquivalence;
2088
2089 //===----------------------------------------------------------------------===//
2090 // Vector shuffle...
2091 //===----------------------------------------------------------------------===//
2092 // SPUshuffle is generated in LowerVECTOR_SHUFFLE and gets replaced with SHUFB.
2093 // See the SPUshuffle SDNode operand above, which sets up the DAG pattern
2094 // matcher to emit something when the LowerVECTOR_SHUFFLE generates a node with
2095 // the SPUISD::SHUFB opcode.
2096 //===----------------------------------------------------------------------===//
2097
2098 class SHUFBInst<dag OOL, dag IOL, list<dag> pattern>:
2099     RRRForm<0b1000, OOL, IOL, "shufb\t$rT, $rA, $rB, $rC",
2100             IntegerOp, pattern>;
2101
2102 class SHUFBVecInst<ValueType resultvec, ValueType maskvec>:
2103     SHUFBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
2104               [(set (resultvec VECREG:$rT),
2105                     (SPUshuffle (resultvec VECREG:$rA),
2106                                 (resultvec VECREG:$rB),
2107                                 (maskvec VECREG:$rC)))]>;
2108
2109 class SHUFBGPRCInst:
2110     SHUFBInst<(outs VECREG:$rT), (ins GPRC:$rA, GPRC:$rB, VECREG:$rC),
2111               [/* no pattern */]>;
2112
2113 multiclass ShuffleBytes
2114 {
2115   def v16i8     : SHUFBVecInst<v16i8, v16i8>;
2116   def v16i8_m32 : SHUFBVecInst<v16i8, v4i32>;
2117   def v8i16     : SHUFBVecInst<v8i16, v16i8>;
2118   def v8i16_m32 : SHUFBVecInst<v8i16, v4i32>;
2119   def v4i32     : SHUFBVecInst<v4i32, v16i8>;
2120   def v4i32_m32 : SHUFBVecInst<v4i32, v4i32>;
2121   def v2i64     : SHUFBVecInst<v2i64, v16i8>;
2122   def v2i64_m32 : SHUFBVecInst<v2i64, v4i32>;
2123
2124   def v4f32     : SHUFBVecInst<v4f32, v16i8>;
2125   def v4f32_m32 : SHUFBVecInst<v4f32, v4i32>;
2126
2127   def v2f64     : SHUFBVecInst<v2f64, v16i8>;
2128   def v2f64_m32 : SHUFBVecInst<v2f64, v4i32>;
2129
2130   def gprc      : SHUFBGPRCInst;
2131 }
2132
2133 defm SHUFB : ShuffleBytes;
2134
2135 //===----------------------------------------------------------------------===//
2136 // Shift and rotate group:
2137 //===----------------------------------------------------------------------===//
2138
2139 class SHLHInst<dag OOL, dag IOL, list<dag> pattern>:
2140     RRForm<0b11111010000, OOL, IOL, "shlh\t$rT, $rA, $rB",
2141            RotateShift, pattern>;
2142
2143 class SHLHVecInst<ValueType vectype>:
2144     SHLHInst<(outs VECREG:$rT), (ins VECREG:$rA, R16C:$rB),
2145              [(set (vectype VECREG:$rT),
2146                    (SPUvec_shl (vectype VECREG:$rA), R16C:$rB))]>;
2147
2148 multiclass ShiftLeftHalfword
2149 {
2150   def v8i16: SHLHVecInst<v8i16>;
2151   def r16:   SHLHInst<(outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
2152                       [(set R16C:$rT, (shl R16C:$rA, R16C:$rB))]>;
2153   def r16_r32: SHLHInst<(outs R16C:$rT), (ins R16C:$rA, R32C:$rB),
2154                         [(set R16C:$rT, (shl R16C:$rA, R32C:$rB))]>;
2155 }
2156
2157 defm SHLH : ShiftLeftHalfword;
2158
2159 //===----------------------------------------------------------------------===//
2160
2161 class SHLHIInst<dag OOL, dag IOL, list<dag> pattern>:
2162     RI7Form<0b11111010000, OOL, IOL, "shlhi\t$rT, $rA, $val",
2163             RotateShift, pattern>;
2164
2165 class SHLHIVecInst<ValueType vectype>:
2166     SHLHIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm:$val),
2167               [(set (vectype VECREG:$rT),
2168                     (SPUvec_shl (vectype VECREG:$rA), (i16 uimm7:$val)))]>;
2169
2170 multiclass ShiftLeftHalfwordImm
2171 {
2172   def v8i16: SHLHIVecInst<v8i16>;
2173   def r16: SHLHIInst<(outs R16C:$rT), (ins R16C:$rA, u7imm:$val),
2174                      [(set R16C:$rT, (shl R16C:$rA, (i16 uimm7:$val)))]>;
2175 }
2176
2177 defm SHLHI : ShiftLeftHalfwordImm;
2178
2179 def : Pat<(SPUvec_shl (v8i16 VECREG:$rA), (i32 uimm7:$val)),
2180           (SHLHIv8i16 VECREG:$rA, (TO_IMM16 uimm7:$val))>;
2181
2182 def : Pat<(shl R16C:$rA, (i32 uimm7:$val)),
2183           (SHLHIr16 R16C:$rA, (TO_IMM16 uimm7:$val))>;
2184
2185 //===----------------------------------------------------------------------===//
2186
2187 class SHLInst<dag OOL, dag IOL, list<dag> pattern>:
2188     RRForm<0b11111010000, OOL, IOL, "shl\t$rT, $rA, $rB",
2189            RotateShift, pattern>;
2190
2191 multiclass ShiftLeftWord
2192 {
2193   def v4i32:
2194       SHLInst<(outs VECREG:$rT), (ins VECREG:$rA, R16C:$rB),
2195               [(set (v4i32 VECREG:$rT),
2196                     (SPUvec_shl (v4i32 VECREG:$rA), R16C:$rB))]>;
2197   def r32:
2198       SHLInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
2199               [(set R32C:$rT, (shl R32C:$rA, R32C:$rB))]>;
2200 }
2201
2202 defm SHL: ShiftLeftWord;
2203
2204 //===----------------------------------------------------------------------===//
2205
2206 class SHLIInst<dag OOL, dag IOL, list<dag> pattern>:
2207     RI7Form<0b11111010000, OOL, IOL, "shli\t$rT, $rA, $val",
2208             RotateShift, pattern>;
2209
2210 multiclass ShiftLeftWordImm
2211 {
2212   def v4i32:
2213     SHLIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm_i32:$val),
2214              [(set (v4i32 VECREG:$rT),
2215                    (SPUvec_shl (v4i32 VECREG:$rA), (i32 uimm7:$val)))]>;
2216
2217   def r32:
2218     SHLIInst<(outs R32C:$rT), (ins R32C:$rA, u7imm_i32:$val),
2219              [(set R32C:$rT, (shl R32C:$rA, (i32 uimm7:$val)))]>;
2220 }
2221
2222 defm SHLI : ShiftLeftWordImm;
2223
2224 //===----------------------------------------------------------------------===//
2225 // SHLQBI vec form: Note that this will shift the entire vector (the 128-bit
2226 // register) to the left. Vector form is here to ensure type correctness.
2227 //
2228 // The shift count is in the lowest 3 bits (29-31) of $rB, so only a bit shift
2229 // of 7 bits is actually possible.
2230 //
2231 // Note also that SHLQBI/SHLQBII are used in conjunction with SHLQBY/SHLQBYI
2232 // to shift i64 and i128. SHLQBI is the residual left over after shifting by
2233 // bytes with SHLQBY.
2234
2235 class SHLQBIInst<dag OOL, dag IOL, list<dag> pattern>:
2236     RRForm<0b11011011100, OOL, IOL, "shlqbi\t$rT, $rA, $rB",
2237            RotateShift, pattern>;
2238
2239 class SHLQBIVecInst<ValueType vectype>:
2240     SHLQBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2241                [(set (vectype VECREG:$rT),
2242                      (SPUshlquad_l_bits (vectype VECREG:$rA), R32C:$rB))]>;
2243
2244 class SHLQBIRegInst<RegisterClass rclass>:
2245     SHLQBIInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2246                [/* no pattern */]>;
2247
2248 multiclass ShiftLeftQuadByBits
2249 {
2250   def v16i8: SHLQBIVecInst<v16i8>;
2251   def v8i16: SHLQBIVecInst<v8i16>;
2252   def v4i32: SHLQBIVecInst<v4i32>;
2253   def v4f32: SHLQBIVecInst<v4f32>;
2254   def v2i64: SHLQBIVecInst<v2i64>;
2255   def v2f64: SHLQBIVecInst<v2f64>;
2256
2257   def r128:  SHLQBIRegInst<GPRC>;
2258 }
2259
2260 defm SHLQBI : ShiftLeftQuadByBits;
2261
2262 // See note above on SHLQBI. In this case, the predicate actually does then
2263 // enforcement, whereas with SHLQBI, we have to "take it on faith."
2264 class SHLQBIIInst<dag OOL, dag IOL, list<dag> pattern>:
2265     RI7Form<0b11011111100, OOL, IOL, "shlqbii\t$rT, $rA, $val",
2266             RotateShift, pattern>;
2267
2268 class SHLQBIIVecInst<ValueType vectype>:
2269     SHLQBIIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm_i32:$val),
2270                 [(set (vectype VECREG:$rT),
2271                       (SPUshlquad_l_bits (vectype VECREG:$rA), (i32 bitshift:$val)))]>;
2272
2273 multiclass ShiftLeftQuadByBitsImm
2274 {
2275   def v16i8 : SHLQBIIVecInst<v16i8>;
2276   def v8i16 : SHLQBIIVecInst<v8i16>;
2277   def v4i32 : SHLQBIIVecInst<v4i32>;
2278   def v4f32 : SHLQBIIVecInst<v4f32>;
2279   def v2i64 : SHLQBIIVecInst<v2i64>;
2280   def v2f64 : SHLQBIIVecInst<v2f64>;
2281 }
2282
2283 defm SHLQBII : ShiftLeftQuadByBitsImm;
2284
2285 // SHLQBY, SHLQBYI vector forms: Shift the entire vector to the left by bytes,
2286 // not by bits. See notes above on SHLQBI.
2287
2288 class SHLQBYInst<dag OOL, dag IOL, list<dag> pattern>:
2289     RI7Form<0b11111011100, OOL, IOL, "shlqby\t$rT, $rA, $rB",
2290             RotateShift, pattern>;
2291
2292 class SHLQBYVecInst<ValueType vectype>:
2293     SHLQBYInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2294                [(set (vectype VECREG:$rT),
2295                      (SPUshlquad_l_bytes (vectype VECREG:$rA), R32C:$rB))]>;
2296
2297 multiclass ShiftLeftQuadBytes
2298 {
2299   def v16i8: SHLQBYVecInst<v16i8>;
2300   def v8i16: SHLQBYVecInst<v8i16>;
2301   def v4i32: SHLQBYVecInst<v4i32>;
2302   def v4f32: SHLQBYVecInst<v4f32>;
2303   def v2i64: SHLQBYVecInst<v2i64>;
2304   def v2f64: SHLQBYVecInst<v2f64>;
2305   def r128: SHLQBYInst<(outs GPRC:$rT), (ins GPRC:$rA, R32C:$rB),
2306                        [(set GPRC:$rT, (SPUshlquad_l_bytes GPRC:$rA, R32C:$rB))]>;
2307 }
2308
2309 defm SHLQBY: ShiftLeftQuadBytes;
2310
2311 class SHLQBYIInst<dag OOL, dag IOL, list<dag> pattern>:
2312     RI7Form<0b11111111100, OOL, IOL, "shlqbyi\t$rT, $rA, $val",
2313             RotateShift, pattern>;
2314
2315 class SHLQBYIVecInst<ValueType vectype>:
2316     SHLQBYIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm_i32:$val),
2317                 [(set (vectype VECREG:$rT),
2318                       (SPUshlquad_l_bytes (vectype VECREG:$rA), (i32 uimm7:$val)))]>;
2319
2320 multiclass ShiftLeftQuadBytesImm
2321 {
2322   def v16i8: SHLQBYIVecInst<v16i8>;
2323   def v8i16: SHLQBYIVecInst<v8i16>;
2324   def v4i32: SHLQBYIVecInst<v4i32>;
2325   def v4f32: SHLQBYIVecInst<v4f32>;
2326   def v2i64: SHLQBYIVecInst<v2i64>;
2327   def v2f64: SHLQBYIVecInst<v2f64>;
2328   def r128:  SHLQBYIInst<(outs GPRC:$rT), (ins GPRC:$rA, u7imm_i32:$val),
2329                          [(set GPRC:$rT,
2330                                (SPUshlquad_l_bytes GPRC:$rA, (i32 uimm7:$val)))]>;
2331 }
2332
2333 defm SHLQBYI : ShiftLeftQuadBytesImm;
2334
2335 class SHLQBYBIInst<dag OOL, dag IOL, list<dag> pattern>:
2336     RRForm<0b00111001111, OOL, IOL, "shlqbybi\t$rT, $rA, $rB",
2337            RotateShift, pattern>;
2338
2339 class SHLQBYBIVecInst<ValueType vectype>:
2340     SHLQBYBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2341                 [/* no pattern */]>;
2342
2343 class SHLQBYBIRegInst<RegisterClass rclass>:
2344     SHLQBYBIInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2345                  [/* no pattern */]>;
2346
2347 multiclass ShiftLeftQuadBytesBitCount
2348 {
2349   def v16i8: SHLQBYBIVecInst<v16i8>;
2350   def v8i16: SHLQBYBIVecInst<v8i16>;
2351   def v4i32: SHLQBYBIVecInst<v4i32>;
2352   def v4f32: SHLQBYBIVecInst<v4f32>;
2353   def v2i64: SHLQBYBIVecInst<v2i64>;
2354   def v2f64: SHLQBYBIVecInst<v2f64>;
2355
2356   def r128:  SHLQBYBIRegInst<GPRC>;
2357 }
2358
2359 defm SHLQBYBI : ShiftLeftQuadBytesBitCount;
2360
2361 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2362 // Rotate halfword:
2363 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2364 class ROTHInst<dag OOL, dag IOL, list<dag> pattern>:
2365     RRForm<0b00111010000, OOL, IOL, "roth\t$rT, $rA, $rB",
2366            RotateShift, pattern>;
2367
2368 class ROTHVecInst<ValueType vectype>:
2369     ROTHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
2370              [(set (vectype VECREG:$rT),
2371                    (SPUvec_rotl VECREG:$rA, (v8i16 VECREG:$rB)))]>;
2372
2373 class ROTHRegInst<RegisterClass rclass>:
2374     ROTHInst<(outs rclass:$rT), (ins rclass:$rA, rclass:$rB),
2375              [(set rclass:$rT, (rotl rclass:$rA, rclass:$rB))]>;
2376
2377 multiclass RotateLeftHalfword
2378 {
2379   def v8i16: ROTHVecInst<v8i16>;
2380   def r16: ROTHRegInst<R16C>;
2381 }
2382
2383 defm ROTH: RotateLeftHalfword;
2384
2385 def ROTHr16_r32: ROTHInst<(outs R16C:$rT), (ins R16C:$rA, R32C:$rB),
2386                           [(set R16C:$rT, (rotl R16C:$rA, R32C:$rB))]>;
2387
2388 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2389 // Rotate halfword, immediate:
2390 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2391 class ROTHIInst<dag OOL, dag IOL, list<dag> pattern>:
2392     RI7Form<0b00111110000, OOL, IOL, "rothi\t$rT, $rA, $val",
2393             RotateShift, pattern>;
2394
2395 class ROTHIVecInst<ValueType vectype>:
2396     ROTHIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm:$val),
2397               [(set (vectype VECREG:$rT),
2398                     (SPUvec_rotl VECREG:$rA, (i16 uimm7:$val)))]>;
2399
2400 multiclass RotateLeftHalfwordImm
2401 {
2402   def v8i16: ROTHIVecInst<v8i16>;
2403   def r16: ROTHIInst<(outs R16C:$rT), (ins R16C:$rA, u7imm:$val),
2404                      [(set R16C:$rT, (rotl R16C:$rA, (i16 uimm7:$val)))]>;
2405   def r16_r32: ROTHIInst<(outs R16C:$rT), (ins R16C:$rA, u7imm_i32:$val),
2406                          [(set R16C:$rT, (rotl R16C:$rA, (i32 uimm7:$val)))]>;
2407 }
2408
2409 defm ROTHI: RotateLeftHalfwordImm;
2410
2411 def : Pat<(SPUvec_rotl (v8i16 VECREG:$rA), (i32 uimm7:$val)),
2412           (ROTHIv8i16 VECREG:$rA, (TO_IMM16 imm:$val))>;
2413
2414 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2415 // Rotate word:
2416 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2417
2418 class ROTInst<dag OOL, dag IOL, list<dag> pattern>:
2419     RRForm<0b00011010000, OOL, IOL, "rot\t$rT, $rA, $rB",
2420            RotateShift, pattern>;
2421
2422 class ROTVecInst<ValueType vectype>:
2423     ROTInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2424             [(set (vectype VECREG:$rT),
2425                   (SPUvec_rotl (vectype VECREG:$rA), R32C:$rB))]>;
2426
2427 class ROTRegInst<RegisterClass rclass>:
2428     ROTInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2429             [(set rclass:$rT,
2430                   (rotl rclass:$rA, R32C:$rB))]>;
2431
2432 multiclass RotateLeftWord
2433 {
2434   def v4i32: ROTVecInst<v4i32>;
2435   def r32:   ROTRegInst<R32C>;
2436 }
2437
2438 defm ROT: RotateLeftWord;
2439
2440 // The rotate amount is in the same bits whether we've got an 8-bit, 16-bit or
2441 // 32-bit register
2442 def ROTr32_r16_anyext:
2443     ROTInst<(outs R32C:$rT), (ins R32C:$rA, R16C:$rB),
2444             [(set R32C:$rT, (rotl R32C:$rA, (i32 (anyext R16C:$rB))))]>;
2445
2446 def : Pat<(rotl R32C:$rA, (i32 (zext R16C:$rB))),
2447           (ROTr32_r16_anyext R32C:$rA, R16C:$rB)>;
2448
2449 def : Pat<(rotl R32C:$rA, (i32 (sext R16C:$rB))),
2450           (ROTr32_r16_anyext R32C:$rA, R16C:$rB)>;
2451
2452 def ROTr32_r8_anyext:
2453     ROTInst<(outs R32C:$rT), (ins R32C:$rA, R8C:$rB),
2454             [(set R32C:$rT, (rotl R32C:$rA, (i32 (anyext R8C:$rB))))]>;
2455
2456 def : Pat<(rotl R32C:$rA, (i32 (zext R8C:$rB))),
2457           (ROTr32_r8_anyext R32C:$rA, R8C:$rB)>;
2458
2459 def : Pat<(rotl R32C:$rA, (i32 (sext R8C:$rB))),
2460           (ROTr32_r8_anyext R32C:$rA, R8C:$rB)>;
2461
2462 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2463 // Rotate word, immediate
2464 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2465
2466 class ROTIInst<dag OOL, dag IOL, list<dag> pattern>:
2467     RI7Form<0b00011110000, OOL, IOL, "roti\t$rT, $rA, $val",
2468             RotateShift, pattern>;
2469
2470 class ROTIVecInst<ValueType vectype, Operand optype, ValueType inttype, PatLeaf pred>:
2471     ROTIInst<(outs VECREG:$rT), (ins VECREG:$rA, optype:$val),
2472              [(set (vectype VECREG:$rT),
2473                    (SPUvec_rotl (vectype VECREG:$rA), (inttype pred:$val)))]>;
2474
2475 class ROTIRegInst<RegisterClass rclass, Operand optype, ValueType inttype, PatLeaf pred>:
2476     ROTIInst<(outs rclass:$rT), (ins rclass:$rA, optype:$val),
2477              [(set rclass:$rT, (rotl rclass:$rA, (inttype pred:$val)))]>;
2478
2479 multiclass RotateLeftWordImm
2480 {
2481   def v4i32: ROTIVecInst<v4i32, u7imm_i32, i32, uimm7>;
2482   def v4i32_i16: ROTIVecInst<v4i32, u7imm, i16, uimm7>;
2483   def v4i32_i8:  ROTIVecInst<v4i32, u7imm_i8, i8, uimm7>;
2484
2485   def r32:       ROTIRegInst<R32C, u7imm_i32, i32, uimm7>;
2486   def r32_i16:   ROTIRegInst<R32C, u7imm, i16, uimm7>;
2487   def r32_i8:    ROTIRegInst<R32C, u7imm_i8, i8, uimm7>;
2488 }
2489
2490 defm ROTI : RotateLeftWordImm;
2491
2492 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2493 // Rotate quad by byte (count)
2494 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2495
2496 class ROTQBYInst<dag OOL, dag IOL, list<dag> pattern>:
2497     RRForm<0b00111011100, OOL, IOL, "rotqby\t$rT, $rA, $rB",
2498            RotateShift, pattern>;
2499
2500 class ROTQBYVecInst<ValueType vectype>:
2501     ROTQBYInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2502                [(set (vectype VECREG:$rT),
2503                      (SPUrotbytes_left (vectype VECREG:$rA), R32C:$rB))]>;
2504
2505 multiclass RotateQuadLeftByBytes
2506 {
2507   def v16i8: ROTQBYVecInst<v16i8>;
2508   def v8i16: ROTQBYVecInst<v8i16>;
2509   def v4i32: ROTQBYVecInst<v4i32>;
2510   def v4f32: ROTQBYVecInst<v4f32>;
2511   def v2i64: ROTQBYVecInst<v2i64>;
2512   def v2f64: ROTQBYVecInst<v2f64>;
2513 }
2514
2515 defm ROTQBY: RotateQuadLeftByBytes;
2516
2517 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2518 // Rotate quad by byte (count), immediate
2519 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2520
2521 class ROTQBYIInst<dag OOL, dag IOL, list<dag> pattern>:
2522     RI7Form<0b00111111100, OOL, IOL, "rotqbyi\t$rT, $rA, $val",
2523             RotateShift, pattern>;
2524
2525 class ROTQBYIVecInst<ValueType vectype>:
2526     ROTQBYIInst<(outs VECREG:$rT), (ins VECREG:$rA, u7imm:$val),
2527                 [(set (vectype VECREG:$rT),
2528                       (SPUrotbytes_left (vectype VECREG:$rA), (i16 uimm7:$val)))]>;
2529
2530 multiclass RotateQuadByBytesImm
2531 {
2532   def v16i8: ROTQBYIVecInst<v16i8>;
2533   def v8i16: ROTQBYIVecInst<v8i16>;
2534   def v4i32: ROTQBYIVecInst<v4i32>;
2535   def v4f32: ROTQBYIVecInst<v4f32>;
2536   def v2i64: ROTQBYIVecInst<v2i64>;
2537   def vfi64: ROTQBYIVecInst<v2f64>;
2538 }
2539
2540 defm ROTQBYI: RotateQuadByBytesImm;
2541
2542 // See ROTQBY note above.
2543 class ROTQBYBIInst<dag OOL, dag IOL, list<dag> pattern>:
2544     RI7Form<0b00110011100, OOL, IOL,
2545       "rotqbybi\t$rT, $rA, $shift",
2546       RotateShift, pattern>;
2547
2548 class ROTQBYBIVecInst<ValueType vectype, RegisterClass rclass>:
2549     ROTQBYBIInst<(outs VECREG:$rT), (ins VECREG:$rA, rclass:$shift),
2550       [(set (vectype VECREG:$rT),
2551             (SPUrotbytes_left_bits (vectype VECREG:$rA), rclass:$shift))]>;
2552
2553 multiclass RotateQuadByBytesByBitshift {
2554   def v16i8_r32: ROTQBYBIVecInst<v16i8, R32C>;
2555   def v8i16_r32: ROTQBYBIVecInst<v8i16, R32C>;
2556   def v4i32_r32: ROTQBYBIVecInst<v4i32, R32C>;
2557   def v2i64_r32: ROTQBYBIVecInst<v2i64, R32C>;
2558 }
2559
2560 defm ROTQBYBI : RotateQuadByBytesByBitshift;
2561
2562 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2563 // See ROTQBY note above.
2564 //
2565 // Assume that the user of this instruction knows to shift the rotate count
2566 // into bit 29
2567 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2568
2569 class ROTQBIInst<dag OOL, dag IOL, list<dag> pattern>:
2570     RRForm<0b00011011100, OOL, IOL, "rotqbi\t$rT, $rA, $rB",
2571            RotateShift, pattern>;
2572
2573 class ROTQBIVecInst<ValueType vectype>:
2574     ROTQBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2575                [/* no pattern yet */]>;
2576
2577 class ROTQBIRegInst<RegisterClass rclass>:
2578     ROTQBIInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2579                [/* no pattern yet */]>;
2580
2581 multiclass RotateQuadByBitCount
2582 {
2583   def v16i8: ROTQBIVecInst<v16i8>;
2584   def v8i16: ROTQBIVecInst<v8i16>;
2585   def v4i32: ROTQBIVecInst<v4i32>;
2586   def v2i64: ROTQBIVecInst<v2i64>;
2587
2588   def r128:  ROTQBIRegInst<GPRC>;
2589   def r64:   ROTQBIRegInst<R64C>;
2590 }
2591
2592 defm ROTQBI: RotateQuadByBitCount;
2593
2594 class ROTQBIIInst<dag OOL, dag IOL, list<dag> pattern>:
2595     RI7Form<0b00011111100, OOL, IOL, "rotqbii\t$rT, $rA, $val",
2596             RotateShift, pattern>;
2597
2598 class ROTQBIIVecInst<ValueType vectype, Operand optype, ValueType inttype,
2599                      PatLeaf pred>:
2600     ROTQBIIInst<(outs VECREG:$rT), (ins VECREG:$rA, optype:$val),
2601                 [/* no pattern yet */]>;
2602
2603 class ROTQBIIRegInst<RegisterClass rclass, Operand optype, ValueType inttype,
2604                      PatLeaf pred>:
2605     ROTQBIIInst<(outs rclass:$rT), (ins rclass:$rA, optype:$val),
2606                 [/* no pattern yet */]>;
2607
2608 multiclass RotateQuadByBitCountImm
2609 {
2610   def v16i8: ROTQBIIVecInst<v16i8, u7imm_i32, i32, uimm7>;
2611   def v8i16: ROTQBIIVecInst<v8i16, u7imm_i32, i32, uimm7>;
2612   def v4i32: ROTQBIIVecInst<v4i32, u7imm_i32, i32, uimm7>;
2613   def v2i64: ROTQBIIVecInst<v2i64, u7imm_i32, i32, uimm7>;
2614
2615   def r128:  ROTQBIIRegInst<GPRC, u7imm_i32, i32, uimm7>;
2616   def r64:   ROTQBIIRegInst<R64C, u7imm_i32, i32, uimm7>;
2617 }
2618
2619 defm ROTQBII : RotateQuadByBitCountImm;
2620
2621 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2622 // ROTHM v8i16 form:
2623 // NOTE(1): No vector rotate is generated by the C/C++ frontend (today),
2624 //          so this only matches a synthetically generated/lowered code
2625 //          fragment.
2626 // NOTE(2): $rB must be negated before the right rotate!
2627 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2628
2629 class ROTHMInst<dag OOL, dag IOL, list<dag> pattern>:
2630     RRForm<0b10111010000, OOL, IOL, "rothm\t$rT, $rA, $rB",
2631            RotateShift, pattern>;
2632
2633 def ROTHMv8i16:
2634     ROTHMInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2635               [/* see patterns below - $rB must be negated */]>;
2636
2637 def : Pat<(SPUvec_srl (v8i16 VECREG:$rA), R32C:$rB),
2638           (ROTHMv8i16 VECREG:$rA, (SFIr32 R32C:$rB, 0))>;
2639
2640 def : Pat<(SPUvec_srl (v8i16 VECREG:$rA), R16C:$rB),
2641           (ROTHMv8i16 VECREG:$rA,
2642                       (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2643
2644 def : Pat<(SPUvec_srl (v8i16 VECREG:$rA), R8C:$rB),
2645           (ROTHMv8i16 VECREG:$rA,
2646                       (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB) ), 0))>;
2647
2648 // ROTHM r16 form: Rotate 16-bit quantity to right, zero fill at the left
2649 // Note: This instruction doesn't match a pattern because rB must be negated
2650 // for the instruction to work. Thus, the pattern below the instruction!
2651
2652 def ROTHMr16:
2653     ROTHMInst<(outs R16C:$rT), (ins R16C:$rA, R32C:$rB),
2654               [/* see patterns below - $rB must be negated! */]>;
2655
2656 def : Pat<(srl R16C:$rA, R32C:$rB),
2657           (ROTHMr16 R16C:$rA, (SFIr32 R32C:$rB, 0))>;
2658
2659 def : Pat<(srl R16C:$rA, R16C:$rB),
2660           (ROTHMr16 R16C:$rA,
2661                     (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2662
2663 def : Pat<(srl R16C:$rA, R8C:$rB),
2664           (ROTHMr16 R16C:$rA,
2665                     (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB) ), 0))>;
2666
2667 // ROTHMI v8i16 form: See the comment for ROTHM v8i16. The difference here is
2668 // that the immediate can be complemented, so that the user doesn't have to
2669 // worry about it.
2670
2671 class ROTHMIInst<dag OOL, dag IOL, list<dag> pattern>:
2672     RI7Form<0b10111110000, OOL, IOL, "rothmi\t$rT, $rA, $val",
2673             RotateShift, pattern>;
2674
2675 def ROTHMIv8i16:
2676     ROTHMIInst<(outs VECREG:$rT), (ins VECREG:$rA, rothNeg7imm:$val),
2677                [/* no pattern */]>;
2678
2679 def : Pat<(SPUvec_srl (v8i16 VECREG:$rA), (i32 imm:$val)),
2680           (ROTHMIv8i16 VECREG:$rA, imm:$val)>;
2681
2682 def: Pat<(SPUvec_srl (v8i16 VECREG:$rA), (i16 imm:$val)),
2683          (ROTHMIv8i16 VECREG:$rA, (TO_IMM32 imm:$val))>;
2684
2685 def: Pat<(SPUvec_srl (v8i16 VECREG:$rA), (i8 imm:$val)),
2686          (ROTHMIv8i16 VECREG:$rA, (TO_IMM32 imm:$val))>;
2687
2688 def ROTHMIr16:
2689     ROTHMIInst<(outs R16C:$rT), (ins R16C:$rA, rothNeg7imm:$val),
2690                [/* no pattern */]>;
2691
2692 def: Pat<(srl R16C:$rA, (i32 uimm7:$val)),
2693          (ROTHMIr16 R16C:$rA, uimm7:$val)>;
2694
2695 def: Pat<(srl R16C:$rA, (i16 uimm7:$val)),
2696          (ROTHMIr16 R16C:$rA, (TO_IMM32 uimm7:$val))>;
2697
2698 def: Pat<(srl R16C:$rA, (i8 uimm7:$val)),
2699          (ROTHMIr16 R16C:$rA, (TO_IMM32 uimm7:$val))>;
2700
2701 // ROTM v4i32 form: See the ROTHM v8i16 comments.
2702 class ROTMInst<dag OOL, dag IOL, list<dag> pattern>:
2703     RRForm<0b10011010000, OOL, IOL, "rotm\t$rT, $rA, $rB",
2704            RotateShift, pattern>;
2705
2706 def ROTMv4i32:
2707     ROTMInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2708              [/* see patterns below - $rB must be negated */]>;
2709
2710 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), R32C:$rB),
2711           (ROTMv4i32 VECREG:$rA, (SFIr32 R32C:$rB, 0))>;
2712
2713 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), R16C:$rB),
2714           (ROTMv4i32 VECREG:$rA,
2715                      (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2716
2717 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), R8C:$rB),
2718           (ROTMv4i32 VECREG:$rA,
2719                      (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2720
2721 def ROTMr32:
2722     ROTMInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
2723              [/* see patterns below - $rB must be negated */]>;
2724
2725 def : Pat<(srl R32C:$rA, R32C:$rB),
2726           (ROTMr32 R32C:$rA, (SFIr32 R32C:$rB, 0))>;
2727
2728 def : Pat<(srl R32C:$rA, R16C:$rB),
2729           (ROTMr32 R32C:$rA,
2730                    (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2731
2732 def : Pat<(srl R32C:$rA, R8C:$rB),
2733           (ROTMr32 R32C:$rA,
2734                    (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2735
2736 // ROTMI v4i32 form: See the comment for ROTHM v8i16.
2737 def ROTMIv4i32:
2738     RI7Form<0b10011110000, (outs VECREG:$rT), (ins VECREG:$rA, rotNeg7imm:$val),
2739       "rotmi\t$rT, $rA, $val", RotateShift,
2740       [(set (v4i32 VECREG:$rT),
2741             (SPUvec_srl VECREG:$rA, (i32 uimm7:$val)))]>;
2742
2743 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), (i16 uimm7:$val)),
2744           (ROTMIv4i32 VECREG:$rA, (TO_IMM32 uimm7:$val))>;
2745
2746 def : Pat<(SPUvec_srl (v4i32 VECREG:$rA), (i8 uimm7:$val)),
2747           (ROTMIv4i32 VECREG:$rA, (TO_IMM32 uimm7:$val))>;
2748
2749 // ROTMI r32 form: know how to complement the immediate value.
2750 def ROTMIr32:
2751     RI7Form<0b10011110000, (outs R32C:$rT), (ins R32C:$rA, rotNeg7imm:$val),
2752       "rotmi\t$rT, $rA, $val", RotateShift,
2753       [(set R32C:$rT, (srl R32C:$rA, (i32 uimm7:$val)))]>;
2754
2755 def : Pat<(srl R32C:$rA, (i16 imm:$val)),
2756           (ROTMIr32 R32C:$rA, (TO_IMM32 uimm7:$val))>;
2757
2758 def : Pat<(srl R32C:$rA, (i8 imm:$val)),
2759           (ROTMIr32 R32C:$rA, (TO_IMM32 uimm7:$val))>;
2760
2761 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2762 // ROTQMBY: This is a vector form merely so that when used in an
2763 // instruction pattern, type checking will succeed. This instruction assumes
2764 // that the user knew to negate $rB.
2765 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2766
2767 class ROTQMBYInst<dag OOL, dag IOL, list<dag> pattern>:
2768     RRForm<0b10111011100, OOL, IOL, "rotqmby\t$rT, $rA, $rB",
2769            RotateShift, pattern>;
2770
2771 class ROTQMBYVecInst<ValueType vectype>:
2772     ROTQMBYInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2773                 [/* no pattern, $rB must be negated */]>;
2774
2775 class ROTQMBYRegInst<RegisterClass rclass>:
2776     ROTQMBYInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2777                 [/* no pattern */]>;
2778
2779 multiclass RotateQuadBytes
2780 {
2781   def v16i8: ROTQMBYVecInst<v16i8>;
2782   def v8i16: ROTQMBYVecInst<v8i16>;
2783   def v4i32: ROTQMBYVecInst<v4i32>;
2784   def v2i64: ROTQMBYVecInst<v2i64>;
2785
2786   def r128: ROTQMBYRegInst<GPRC>;
2787   def r64:  ROTQMBYRegInst<R64C>;
2788 }
2789
2790 defm ROTQMBY : RotateQuadBytes;
2791
2792 class ROTQMBYIInst<dag OOL, dag IOL, list<dag> pattern>:
2793     RI7Form<0b10111111100, OOL, IOL, "rotqmbyi\t$rT, $rA, $val",
2794             RotateShift, pattern>;
2795
2796 class ROTQMBYIVecInst<ValueType vectype>:
2797     ROTQMBYIInst<(outs VECREG:$rT), (ins VECREG:$rA, rotNeg7imm:$val),
2798                  [/* no pattern */]>;
2799
2800 class ROTQMBYIRegInst<RegisterClass rclass, Operand optype, ValueType inttype,
2801                       PatLeaf pred>:
2802     ROTQMBYIInst<(outs rclass:$rT), (ins rclass:$rA, optype:$val),
2803                  [/* no pattern */]>;
2804
2805 // 128-bit zero extension form:
2806 class ROTQMBYIZExtInst<RegisterClass rclass, Operand optype, PatLeaf pred>:
2807     ROTQMBYIInst<(outs GPRC:$rT), (ins rclass:$rA, optype:$val),
2808                  [/* no pattern */]>;
2809
2810 multiclass RotateQuadBytesImm
2811 {
2812   def v16i8: ROTQMBYIVecInst<v16i8>;
2813   def v8i16: ROTQMBYIVecInst<v8i16>;
2814   def v4i32: ROTQMBYIVecInst<v4i32>;
2815   def v2i64: ROTQMBYIVecInst<v2i64>;
2816
2817   def r128:  ROTQMBYIRegInst<GPRC, rotNeg7imm, i32, uimm7>;
2818   def r64:   ROTQMBYIRegInst<R64C, rotNeg7imm, i32, uimm7>;
2819
2820   def r128_zext_r8:  ROTQMBYIZExtInst<R8C, rotNeg7imm, uimm7>;
2821   def r128_zext_r16: ROTQMBYIZExtInst<R16C, rotNeg7imm, uimm7>;
2822   def r128_zext_r32: ROTQMBYIZExtInst<R32C, rotNeg7imm, uimm7>;
2823   def r128_zext_r64: ROTQMBYIZExtInst<R64C, rotNeg7imm, uimm7>;
2824 }
2825
2826 defm ROTQMBYI : RotateQuadBytesImm;
2827
2828 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2829 // Rotate right and mask by bit count
2830 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2831
2832 class ROTQMBYBIInst<dag OOL, dag IOL, list<dag> pattern>:
2833     RRForm<0b10110011100, OOL, IOL, "rotqmbybi\t$rT, $rA, $rB",
2834            RotateShift, pattern>;
2835
2836 class ROTQMBYBIVecInst<ValueType vectype>:
2837     ROTQMBYBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2838                   [/* no pattern, */]>;
2839
2840 multiclass RotateMaskQuadByBitCount
2841 {
2842   def v16i8: ROTQMBYBIVecInst<v16i8>;
2843   def v8i16: ROTQMBYBIVecInst<v8i16>;
2844   def v4i32: ROTQMBYBIVecInst<v4i32>;
2845   def v2i64: ROTQMBYBIVecInst<v2i64>;
2846 }
2847
2848 defm ROTQMBYBI: RotateMaskQuadByBitCount;
2849
2850 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2851 // Rotate quad and mask by bits
2852 // Note that the rotate amount has to be negated
2853 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2854
2855 class ROTQMBIInst<dag OOL, dag IOL, list<dag> pattern>:
2856     RRForm<0b10011011100, OOL, IOL, "rotqmbi\t$rT, $rA, $rB",
2857            RotateShift, pattern>;
2858
2859 class ROTQMBIVecInst<ValueType vectype>:
2860     ROTQMBIInst<(outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2861                 [/* no pattern */]>;
2862
2863 class ROTQMBIRegInst<RegisterClass rclass>:
2864     ROTQMBIInst<(outs rclass:$rT), (ins rclass:$rA, R32C:$rB),
2865                 [/* no pattern */]>;
2866
2867 multiclass RotateMaskQuadByBits
2868 {
2869   def v16i8: ROTQMBIVecInst<v16i8>;
2870   def v8i16: ROTQMBIVecInst<v8i16>;
2871   def v4i32: ROTQMBIVecInst<v4i32>;
2872   def v2i64: ROTQMBIVecInst<v2i64>;
2873
2874   def r128:  ROTQMBIRegInst<GPRC>;
2875   def r64:   ROTQMBIRegInst<R64C>;
2876 }
2877
2878 defm ROTQMBI: RotateMaskQuadByBits;
2879
2880 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2881 // Rotate quad and mask by bits, immediate
2882 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2883
2884 class ROTQMBIIInst<dag OOL, dag IOL, list<dag> pattern>:
2885     RI7Form<0b10011111100, OOL, IOL, "rotqmbii\t$rT, $rA, $val",
2886             RotateShift, pattern>;
2887
2888 class ROTQMBIIVecInst<ValueType vectype>:
2889    ROTQMBIIInst<(outs VECREG:$rT), (ins VECREG:$rA, rotNeg7imm:$val),
2890                  [/* no pattern */]>;
2891
2892 class ROTQMBIIRegInst<RegisterClass rclass>:
2893    ROTQMBIIInst<(outs rclass:$rT), (ins rclass:$rA, rotNeg7imm:$val),
2894                  [/* no pattern */]>;
2895
2896 multiclass RotateMaskQuadByBitsImm
2897 {
2898   def v16i8: ROTQMBIIVecInst<v16i8>;
2899   def v8i16: ROTQMBIIVecInst<v8i16>;
2900   def v4i32: ROTQMBIIVecInst<v4i32>;
2901   def v2i64: ROTQMBIIVecInst<v2i64>;
2902
2903   def r128:  ROTQMBIIRegInst<GPRC>;
2904   def r64:   ROTQMBIIRegInst<R64C>;
2905 }
2906
2907 defm ROTQMBII: RotateMaskQuadByBitsImm;
2908
2909 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2910 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
2911
2912 def ROTMAHv8i16:
2913     RRForm<0b01111010000, (outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2914       "rotmah\t$rT, $rA, $rB", RotateShift,
2915       [/* see patterns below - $rB must be negated */]>;
2916
2917 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), R32C:$rB),
2918           (ROTMAHv8i16 VECREG:$rA, (SFIr32 R32C:$rB, 0))>;
2919
2920 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), R16C:$rB),
2921           (ROTMAHv8i16 VECREG:$rA,
2922                        (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2923
2924 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), R8C:$rB),
2925           (ROTMAHv8i16 VECREG:$rA,
2926                        (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2927
2928 def ROTMAHr16:
2929     RRForm<0b01111010000, (outs R16C:$rT), (ins R16C:$rA, R32C:$rB),
2930       "rotmah\t$rT, $rA, $rB", RotateShift,
2931       [/* see patterns below - $rB must be negated */]>;
2932
2933 def : Pat<(sra R16C:$rA, R32C:$rB),
2934           (ROTMAHr16 R16C:$rA, (SFIr32 R32C:$rB, 0))>;
2935
2936 def : Pat<(sra R16C:$rA, R16C:$rB),
2937           (ROTMAHr16 R16C:$rA,
2938                      (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2939
2940 def : Pat<(sra R16C:$rA, R8C:$rB),
2941           (ROTMAHr16 R16C:$rA,
2942                      (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2943
2944 def ROTMAHIv8i16:
2945     RRForm<0b01111110000, (outs VECREG:$rT), (ins VECREG:$rA, rothNeg7imm:$val),
2946       "rotmahi\t$rT, $rA, $val", RotateShift,
2947       [(set (v8i16 VECREG:$rT),
2948             (SPUvec_sra (v8i16 VECREG:$rA), (i32 uimm7:$val)))]>;
2949
2950 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), (i16 uimm7:$val)),
2951           (ROTMAHIv8i16 (v8i16 VECREG:$rA), (TO_IMM32 uimm7:$val))>;
2952
2953 def : Pat<(SPUvec_sra (v8i16 VECREG:$rA), (i8 uimm7:$val)),
2954           (ROTMAHIv8i16 (v8i16 VECREG:$rA), (TO_IMM32 uimm7:$val))>;
2955
2956 def ROTMAHIr16:
2957     RRForm<0b01111110000, (outs R16C:$rT), (ins R16C:$rA, rothNeg7imm_i16:$val),
2958       "rotmahi\t$rT, $rA, $val", RotateShift,
2959       [(set R16C:$rT, (sra R16C:$rA, (i16 uimm7:$val)))]>;
2960
2961 def : Pat<(sra R16C:$rA, (i32 imm:$val)),
2962           (ROTMAHIr16 R16C:$rA, (TO_IMM32 uimm7:$val))>;
2963
2964 def : Pat<(sra R16C:$rA, (i8 imm:$val)),
2965           (ROTMAHIr16 R16C:$rA, (TO_IMM32 uimm7:$val))>;
2966
2967 def ROTMAv4i32:
2968     RRForm<0b01011010000, (outs VECREG:$rT), (ins VECREG:$rA, R32C:$rB),
2969       "rotma\t$rT, $rA, $rB", RotateShift,
2970       [/* see patterns below - $rB must be negated */]>;
2971
2972 def : Pat<(SPUvec_sra (v4i32 VECREG:$rA), R32C:$rB),
2973           (ROTMAv4i32 VECREG:$rA, (SFIr32 R32C:$rB, 0))>;
2974
2975 def : Pat<(SPUvec_sra (v4i32 VECREG:$rA), R16C:$rB),
2976           (ROTMAv4i32 VECREG:$rA,
2977                       (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2978
2979 def : Pat<(SPUvec_sra (v4i32 VECREG:$rA), R8C:$rB),
2980           (ROTMAv4i32 VECREG:$rA,
2981                       (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2982
2983 def ROTMAr32:
2984     RRForm<0b01011010000, (outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
2985       "rotma\t$rT, $rA, $rB", RotateShift,
2986       [/* see patterns below - $rB must be negated */]>;
2987
2988 def : Pat<(sra R32C:$rA, R32C:$rB),
2989           (ROTMAr32 R32C:$rA, (SFIr32 R32C:$rB, 0))>;
2990
2991 def : Pat<(sra R32C:$rA, R16C:$rB),
2992           (ROTMAr32 R32C:$rA,
2993                     (SFIr32 (XSHWr16 R16C:$rB), 0))>;
2994
2995 def : Pat<(sra R32C:$rA, R8C:$rB),
2996           (ROTMAr32 R32C:$rA,
2997                     (SFIr32 (XSHWr16 (XSBHr8 R8C:$rB)), 0))>;
2998
2999 class ROTMAIInst<dag OOL, dag IOL, list<dag> pattern>:
3000     RRForm<0b01011110000, OOL, IOL,
3001       "rotmai\t$rT, $rA, $val",
3002       RotateShift, pattern>;
3003
3004 class ROTMAIVecInst<ValueType vectype, Operand intop, ValueType inttype>:
3005     ROTMAIInst<(outs VECREG:$rT), (ins VECREG:$rA, intop:$val),
3006       [(set (vectype VECREG:$rT),
3007             (SPUvec_sra VECREG:$rA, (inttype uimm7:$val)))]>;
3008
3009 class ROTMAIRegInst<RegisterClass rclass, Operand intop, ValueType inttype>:
3010     ROTMAIInst<(outs rclass:$rT), (ins rclass:$rA, intop:$val),
3011       [(set rclass:$rT, (sra rclass:$rA, (inttype uimm7:$val)))]>;
3012
3013 multiclass RotateMaskAlgebraicImm {
3014   def v2i64_i32 : ROTMAIVecInst<v2i64, rotNeg7imm, i32>;
3015   def v4i32_i32 : ROTMAIVecInst<v4i32, rotNeg7imm, i32>;
3016   def r64_i32 : ROTMAIRegInst<R64C, rotNeg7imm, i32>;
3017   def r32_i32 : ROTMAIRegInst<R32C, rotNeg7imm, i32>;
3018 }
3019
3020 defm ROTMAI : RotateMaskAlgebraicImm;
3021
3022 //===----------------------------------------------------------------------===//
3023 // Branch and conditionals:
3024 //===----------------------------------------------------------------------===//
3025
3026 let isTerminator = 1, isBarrier = 1 in {
3027   // Halt If Equal (r32 preferred slot only, no vector form)
3028   def HEQr32:
3029     RRForm_3<0b00011011110, (outs), (ins R32C:$rA, R32C:$rB),
3030       "heq\t$rA, $rB", BranchResolv,
3031       [/* no pattern to match */]>;
3032
3033   def HEQIr32 :
3034     RI10Form_2<0b11111110, (outs), (ins R32C:$rA, s10imm:$val),
3035       "heqi\t$rA, $val", BranchResolv,
3036       [/* no pattern to match */]>;
3037
3038   // HGT/HGTI: These instructions use signed arithmetic for the comparison,
3039   // contrasting with HLGT/HLGTI, which use unsigned comparison:
3040   def HGTr32:
3041     RRForm_3<0b00011010010, (outs), (ins R32C:$rA, R32C:$rB),
3042       "hgt\t$rA, $rB", BranchResolv,
3043       [/* no pattern to match */]>;
3044
3045   def HGTIr32:
3046     RI10Form_2<0b11110010, (outs), (ins R32C:$rA, s10imm:$val),
3047       "hgti\t$rA, $val", BranchResolv,
3048       [/* no pattern to match */]>;
3049
3050   def HLGTr32:
3051     RRForm_3<0b00011011010, (outs), (ins R32C:$rA, R32C:$rB),
3052       "hlgt\t$rA, $rB", BranchResolv,
3053       [/* no pattern to match */]>;
3054
3055   def HLGTIr32:
3056     RI10Form_2<0b11111010, (outs), (ins R32C:$rA, s10imm:$val),
3057       "hlgti\t$rA, $val", BranchResolv,
3058       [/* no pattern to match */]>;
3059 }
3060
3061 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3062 // Comparison operators for i8, i16 and i32:
3063 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3064
3065 class CEQBInst<dag OOL, dag IOL, list<dag> pattern> :
3066   RRForm<0b00001011110, OOL, IOL, "ceqb\t$rT, $rA, $rB",
3067          ByteOp, pattern>;
3068
3069 multiclass CmpEqualByte
3070 {
3071   def v16i8 :
3072     CEQBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3073       [(set (v16i8 VECREG:$rT), (seteq (v8i16 VECREG:$rA),
3074                                        (v8i16 VECREG:$rB)))]>;
3075
3076   def r8 :
3077     CEQBInst<(outs R8C:$rT), (ins R8C:$rA, R8C:$rB),
3078              [(set R8C:$rT, (seteq R8C:$rA, R8C:$rB))]>;
3079 }
3080
3081 class CEQBIInst<dag OOL, dag IOL, list<dag> pattern> :
3082   RI10Form<0b01111110, OOL, IOL, "ceqbi\t$rT, $rA, $val",
3083            ByteOp, pattern>;
3084
3085 multiclass CmpEqualByteImm
3086 {
3087   def v16i8 :
3088     CEQBIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm_i8:$val),
3089               [(set (v16i8 VECREG:$rT), (seteq (v16i8 VECREG:$rA),
3090                                                v16i8SExt8Imm:$val))]>;
3091   def r8:
3092     CEQBIInst<(outs R8C:$rT), (ins R8C:$rA, s10imm_i8:$val),
3093              [(set R8C:$rT, (seteq R8C:$rA, immSExt8:$val))]>;
3094 }
3095
3096 class CEQHInst<dag OOL, dag IOL, list<dag> pattern> :
3097   RRForm<0b00010011110, OOL, IOL, "ceqh\t$rT, $rA, $rB",
3098          ByteOp, pattern>;
3099
3100 multiclass CmpEqualHalfword
3101 {
3102   def v8i16 : CEQHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3103                        [(set (v8i16 VECREG:$rT), (seteq (v8i16 VECREG:$rA),
3104                                                         (v8i16 VECREG:$rB)))]>;
3105
3106   def r16 : CEQHInst<(outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
3107                      [(set R16C:$rT, (seteq R16C:$rA, R16C:$rB))]>;
3108 }
3109
3110 class CEQHIInst<dag OOL, dag IOL, list<dag> pattern> :
3111   RI10Form<0b10111110, OOL, IOL, "ceqhi\t$rT, $rA, $val",
3112            ByteOp, pattern>;
3113
3114 multiclass CmpEqualHalfwordImm
3115 {
3116   def v8i16 : CEQHIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3117                         [(set (v8i16 VECREG:$rT),
3118                               (seteq (v8i16 VECREG:$rA),
3119                                      (v8i16 v8i16SExt10Imm:$val)))]>;
3120   def r16 : CEQHIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
3121                       [(set R16C:$rT, (seteq R16C:$rA, i16ImmSExt10:$val))]>;
3122 }
3123
3124 class CEQInst<dag OOL, dag IOL, list<dag> pattern> :
3125   RRForm<0b00000011110, OOL, IOL, "ceq\t$rT, $rA, $rB",
3126          ByteOp, pattern>;
3127
3128 multiclass CmpEqualWord
3129 {
3130   def v4i32 : CEQInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3131                       [(set (v4i32 VECREG:$rT),
3132                             (seteq (v4i32 VECREG:$rA), (v4i32 VECREG:$rB)))]>;
3133
3134   def r32 : CEQInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
3135                     [(set R32C:$rT, (seteq R32C:$rA, R32C:$rB))]>;
3136 }
3137
3138 class CEQIInst<dag OOL, dag IOL, list<dag> pattern> :
3139   RI10Form<0b00111110, OOL, IOL, "ceqi\t$rT, $rA, $val",
3140            ByteOp, pattern>;
3141
3142 multiclass CmpEqualWordImm
3143 {
3144   def v4i32 : CEQIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3145                        [(set (v4i32 VECREG:$rT),
3146                              (seteq (v4i32 VECREG:$rA),
3147                                     (v4i32 v4i32SExt16Imm:$val)))]>;
3148
3149   def r32: CEQIInst<(outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
3150                     [(set R32C:$rT, (seteq R32C:$rA, i32ImmSExt10:$val))]>;
3151 }
3152
3153 class CGTBInst<dag OOL, dag IOL, list<dag> pattern> :
3154   RRForm<0b00001010010, OOL, IOL, "cgtb\t$rT, $rA, $rB",
3155          ByteOp, pattern>;
3156
3157 multiclass CmpGtrByte
3158 {
3159   def v16i8 :
3160     CGTBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3161       [(set (v16i8 VECREG:$rT), (setgt (v8i16 VECREG:$rA),
3162                                        (v8i16 VECREG:$rB)))]>;
3163
3164   def r8 :
3165     CGTBInst<(outs R8C:$rT), (ins R8C:$rA, R8C:$rB),
3166              [(set R8C:$rT, (setgt R8C:$rA, R8C:$rB))]>;
3167 }
3168
3169 class CGTBIInst<dag OOL, dag IOL, list<dag> pattern> :
3170   RI10Form<0b01110010, OOL, IOL, "cgtbi\t$rT, $rA, $val",
3171            ByteOp, pattern>;
3172
3173 multiclass CmpGtrByteImm
3174 {
3175   def v16i8 :
3176     CGTBIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm_i8:$val),
3177               [(set (v16i8 VECREG:$rT), (setgt (v16i8 VECREG:$rA),
3178                                                v16i8SExt8Imm:$val))]>;
3179   def r8:
3180     CGTBIInst<(outs R8C:$rT), (ins R8C:$rA, s10imm_i8:$val),
3181               [(set R8C:$rT, (setgt R8C:$rA, immSExt8:$val))]>;
3182 }
3183
3184 class CGTHInst<dag OOL, dag IOL, list<dag> pattern> :
3185   RRForm<0b00010010010, OOL, IOL, "cgth\t$rT, $rA, $rB",
3186          ByteOp, pattern>;
3187
3188 multiclass CmpGtrHalfword
3189 {
3190   def v8i16 : CGTHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3191                        [(set (v8i16 VECREG:$rT), (setgt (v8i16 VECREG:$rA),
3192                                                         (v8i16 VECREG:$rB)))]>;
3193
3194   def r16 : CGTHInst<(outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
3195                      [(set R16C:$rT, (setgt R16C:$rA, R16C:$rB))]>;
3196 }
3197
3198 class CGTHIInst<dag OOL, dag IOL, list<dag> pattern> :
3199   RI10Form<0b10110010, OOL, IOL, "cgthi\t$rT, $rA, $val",
3200            ByteOp, pattern>;
3201
3202 multiclass CmpGtrHalfwordImm
3203 {
3204   def v8i16 : CGTHIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3205                         [(set (v8i16 VECREG:$rT),
3206                               (setgt (v8i16 VECREG:$rA),
3207                                      (v8i16 v8i16SExt10Imm:$val)))]>;
3208   def r16 : CGTHIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
3209                       [(set R16C:$rT, (setgt R16C:$rA, i16ImmSExt10:$val))]>;
3210 }
3211
3212 class CGTInst<dag OOL, dag IOL, list<dag> pattern> :
3213   RRForm<0b00000010010, OOL, IOL, "cgt\t$rT, $rA, $rB",
3214          ByteOp, pattern>;
3215
3216 multiclass CmpGtrWord
3217 {
3218   def v4i32 : CGTInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3219                       [(set (v4i32 VECREG:$rT),
3220                             (setgt (v4i32 VECREG:$rA), (v4i32 VECREG:$rB)))]>;
3221
3222   def r32 : CGTInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
3223                     [(set R32C:$rT, (setgt R32C:$rA, R32C:$rB))]>;
3224 }
3225
3226 class CGTIInst<dag OOL, dag IOL, list<dag> pattern> :
3227   RI10Form<0b00110010, OOL, IOL, "cgti\t$rT, $rA, $val",
3228            ByteOp, pattern>;
3229
3230 multiclass CmpGtrWordImm
3231 {
3232   def v4i32 : CGTIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3233                        [(set (v4i32 VECREG:$rT),
3234                              (setgt (v4i32 VECREG:$rA),
3235                                     (v4i32 v4i32SExt16Imm:$val)))]>;
3236
3237   def r32: CGTIInst<(outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
3238                     [(set R32C:$rT, (setgt R32C:$rA, i32ImmSExt10:$val))]>;
3239
3240   // CGTIv4f32, CGTIf32: These are used in the f32 fdiv instruction sequence:
3241   def v4f32: CGTIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3242                        [(set (v4i32 VECREG:$rT),
3243                              (setgt (v4i32 (bitconvert (v4f32 VECREG:$rA))),
3244                                     (v4i32 v4i32SExt16Imm:$val)))]>;
3245
3246   def f32:   CGTIInst<(outs R32C:$rT), (ins R32FP:$rA, s10imm_i32:$val),
3247                       [/* no pattern */]>;
3248 }
3249
3250 class CLGTBInst<dag OOL, dag IOL, list<dag> pattern> :
3251   RRForm<0b00001011010, OOL, IOL, "clgtb\t$rT, $rA, $rB",
3252          ByteOp, pattern>;
3253
3254 multiclass CmpLGtrByte
3255 {
3256   def v16i8 :
3257     CLGTBInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3258       [(set (v16i8 VECREG:$rT), (setugt (v8i16 VECREG:$rA),
3259                                        (v8i16 VECREG:$rB)))]>;
3260
3261   def r8 :
3262     CLGTBInst<(outs R8C:$rT), (ins R8C:$rA, R8C:$rB),
3263              [(set R8C:$rT, (setugt R8C:$rA, R8C:$rB))]>;
3264 }
3265
3266 class CLGTBIInst<dag OOL, dag IOL, list<dag> pattern> :
3267   RI10Form<0b01111010, OOL, IOL, "clgtbi\t$rT, $rA, $val",
3268            ByteOp, pattern>;
3269
3270 multiclass CmpLGtrByteImm
3271 {
3272   def v16i8 :
3273     CLGTBIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm_i8:$val),
3274               [(set (v16i8 VECREG:$rT), (setugt (v16i8 VECREG:$rA),
3275                                                v16i8SExt8Imm:$val))]>;
3276   def r8:
3277     CLGTBIInst<(outs R8C:$rT), (ins R8C:$rA, s10imm_i8:$val),
3278              [(set R8C:$rT, (setugt R8C:$rA, immSExt8:$val))]>;
3279 }
3280
3281 class CLGTHInst<dag OOL, dag IOL, list<dag> pattern> :
3282   RRForm<0b00010011010, OOL, IOL, "clgth\t$rT, $rA, $rB",
3283          ByteOp, pattern>;
3284
3285 multiclass CmpLGtrHalfword
3286 {
3287   def v8i16 : CLGTHInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3288                        [(set (v8i16 VECREG:$rT), (setugt (v8i16 VECREG:$rA),
3289                                                         (v8i16 VECREG:$rB)))]>;
3290
3291   def r16 : CLGTHInst<(outs R16C:$rT), (ins R16C:$rA, R16C:$rB),
3292                      [(set R16C:$rT, (setugt R16C:$rA, R16C:$rB))]>;
3293 }
3294
3295 class CLGTHIInst<dag OOL, dag IOL, list<dag> pattern> :
3296   RI10Form<0b10111010, OOL, IOL, "clgthi\t$rT, $rA, $val",
3297            ByteOp, pattern>;
3298
3299 multiclass CmpLGtrHalfwordImm
3300 {
3301   def v8i16 : CLGTHIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3302                          [(set (v8i16 VECREG:$rT),
3303                                (setugt (v8i16 VECREG:$rA),
3304                                        (v8i16 v8i16SExt10Imm:$val)))]>;
3305   def r16 : CLGTHIInst<(outs R16C:$rT), (ins R16C:$rA, s10imm:$val),
3306                        [(set R16C:$rT, (setugt R16C:$rA, i16ImmSExt10:$val))]>;
3307 }
3308
3309 class CLGTInst<dag OOL, dag IOL, list<dag> pattern> :
3310   RRForm<0b00000011010, OOL, IOL, "clgt\t$rT, $rA, $rB",
3311          ByteOp, pattern>;
3312
3313 multiclass CmpLGtrWord
3314 {
3315   def v4i32 : CLGTInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3316                       [(set (v4i32 VECREG:$rT),
3317                             (setugt (v4i32 VECREG:$rA), (v4i32 VECREG:$rB)))]>;
3318
3319   def r32 : CLGTInst<(outs R32C:$rT), (ins R32C:$rA, R32C:$rB),
3320                      [(set R32C:$rT, (setugt R32C:$rA, R32C:$rB))]>;
3321 }
3322
3323 class CLGTIInst<dag OOL, dag IOL, list<dag> pattern> :
3324   RI10Form<0b00111010, OOL, IOL, "clgti\t$rT, $rA, $val",
3325            ByteOp, pattern>;
3326
3327 multiclass CmpLGtrWordImm
3328 {
3329   def v4i32 : CLGTIInst<(outs VECREG:$rT), (ins VECREG:$rA, s10imm:$val),
3330                        [(set (v4i32 VECREG:$rT),
3331                              (setugt (v4i32 VECREG:$rA),
3332                                     (v4i32 v4i32SExt16Imm:$val)))]>;
3333
3334   def r32: CLGTIInst<(outs R32C:$rT), (ins R32C:$rA, s10imm_i32:$val),
3335                      [(set R32C:$rT, (setugt R32C:$rA, i32ImmSExt10:$val))]>;
3336 }
3337
3338 defm CEQB   : CmpEqualByte;
3339 defm CEQBI  : CmpEqualByteImm;
3340 defm CEQH   : CmpEqualHalfword;
3341 defm CEQHI  : CmpEqualHalfwordImm;
3342 defm CEQ    : CmpEqualWord;
3343 defm CEQI   : CmpEqualWordImm;
3344 defm CGTB   : CmpGtrByte;
3345 defm CGTBI  : CmpGtrByteImm;
3346 defm CGTH   : CmpGtrHalfword;
3347 defm CGTHI  : CmpGtrHalfwordImm;
3348 defm CGT    : CmpGtrWord;
3349 defm CGTI   : CmpGtrWordImm;
3350 defm CLGTB  : CmpLGtrByte;
3351 defm CLGTBI : CmpLGtrByteImm;
3352 defm CLGTH  : CmpLGtrHalfword;
3353 defm CLGTHI : CmpLGtrHalfwordImm;
3354 defm CLGT   : CmpLGtrWord;
3355 defm CLGTI  : CmpLGtrWordImm;
3356
3357 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3358 // For SETCC primitives not supported above (setlt, setle, setge, etc.)
3359 // define a pattern to generate the right code, as a binary operator
3360 // (in a manner of speaking.)
3361 //
3362 // Notes:
3363 // 1. This only matches the setcc set of conditionals. Special pattern
3364 //    matching is used for select conditionals.
3365 //
3366 // 2. The "DAG" versions of these classes is almost exclusively used for
3367 //    i64 comparisons. See the tblgen fundamentals documentation for what
3368 //    ".ResultInstrs[0]" means; see TargetSelectionDAG.td and the Pattern
3369 //    class for where ResultInstrs originates.
3370 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3371
3372 class SETCCNegCondReg<PatFrag cond, RegisterClass rclass, ValueType inttype,
3373                       SPUInstr xorinst, SPUInstr cmpare>:
3374   Pat<(cond rclass:$rA, rclass:$rB),
3375       (xorinst (cmpare rclass:$rA, rclass:$rB), (inttype -1))>;
3376
3377 class SETCCNegCondImm<PatFrag cond, RegisterClass rclass, ValueType inttype,
3378                       PatLeaf immpred, SPUInstr xorinst, SPUInstr cmpare>:
3379   Pat<(cond rclass:$rA, (inttype immpred:$imm)),
3380       (xorinst (cmpare rclass:$rA, (inttype immpred:$imm)), (inttype -1))>;
3381
3382 def : SETCCNegCondReg<setne, R8C, i8, XORBIr8,  CEQBr8>;
3383 def : SETCCNegCondImm<setne, R8C, i8, immSExt8, XORBIr8, CEQBIr8>;
3384
3385 def : SETCCNegCondReg<setne, R16C, i16, XORHIr16,     CEQHr16>;
3386 def : SETCCNegCondImm<setne, R16C, i16, i16ImmSExt10, XORHIr16, CEQHIr16>;
3387
3388 def : SETCCNegCondReg<setne, R32C, i32, XORIr32, CEQr32>;
3389 def : SETCCNegCondImm<setne, R32C, i32, i32ImmSExt10, XORIr32, CEQIr32>;
3390
3391 class SETCCBinOpReg<PatFrag cond, RegisterClass rclass,
3392                     SPUInstr binop, SPUInstr cmpOp1, SPUInstr cmpOp2>:
3393     Pat<(cond rclass:$rA, rclass:$rB),
3394         (binop (cmpOp1 rclass:$rA, rclass:$rB),
3395                (cmpOp2 rclass:$rA, rclass:$rB))>;
3396
3397 class SETCCBinOpImm<PatFrag cond, RegisterClass rclass, PatLeaf immpred,
3398                     ValueType immtype,
3399                     SPUInstr binop, SPUInstr cmpOp1, SPUInstr cmpOp2>:
3400     Pat<(cond rclass:$rA, (immtype immpred:$imm)),
3401         (binop (cmpOp1 rclass:$rA, (immtype immpred:$imm)),
3402                (cmpOp2 rclass:$rA, (immtype immpred:$imm)))>;
3403
3404 def : SETCCBinOpReg<setge, R8C, ORr8, CGTBr8, CEQBr8>;
3405 def : SETCCBinOpImm<setge, R8C, immSExt8, i8, ORr8, CGTBIr8, CEQBIr8>;
3406 def : SETCCBinOpReg<setlt, R8C, NORr8, CGTBr8, CEQBr8>;
3407 def : SETCCBinOpImm<setlt, R8C, immSExt8, i8, NORr8, CGTBIr8, CEQBIr8>;
3408 def : Pat<(setle R8C:$rA, R8C:$rB),
3409           (XORBIr8 (CGTBr8 R8C:$rA, R8C:$rB), 0xff)>;
3410 def :  Pat<(setle R8C:$rA, immU8:$imm),
3411            (XORBIr8 (CGTBIr8 R8C:$rA, immU8:$imm), 0xff)>;
3412
3413 def : SETCCBinOpReg<setge, R16C, ORr16, CGTHr16, CEQHr16>;
3414 def : SETCCBinOpImm<setge, R16C, i16ImmSExt10, i16,
3415                     ORr16, CGTHIr16, CEQHIr16>;
3416 def : SETCCBinOpReg<setlt, R16C, NORr16, CGTHr16, CEQHr16>;
3417 def : SETCCBinOpImm<setlt, R16C, i16ImmSExt10, i16, NORr16, CGTHIr16, CEQHIr16>;
3418 def : Pat<(setle R16C:$rA, R16C:$rB),
3419           (XORHIr16 (CGTHr16 R16C:$rA, R16C:$rB), 0xffff)>;
3420 def : Pat<(setle R16C:$rA, i16ImmSExt10:$imm),
3421           (XORHIr16 (CGTHIr16 R16C:$rA, i16ImmSExt10:$imm), 0xffff)>;
3422
3423 def : SETCCBinOpReg<setge, R32C, ORr32, CGTr32, CEQr32>;
3424 def : SETCCBinOpImm<setge, R32C, i32ImmSExt10, i32,
3425                     ORr32, CGTIr32, CEQIr32>;
3426 def : SETCCBinOpReg<setlt, R32C, NORr32, CGTr32, CEQr32>;
3427 def : SETCCBinOpImm<setlt, R32C, i32ImmSExt10, i32, NORr32, CGTIr32, CEQIr32>;
3428 def : Pat<(setle R32C:$rA, R32C:$rB),
3429           (XORIr32 (CGTr32 R32C:$rA, R32C:$rB), 0xffffffff)>;
3430 def : Pat<(setle R32C:$rA, i32ImmSExt10:$imm),
3431           (XORIr32 (CGTIr32 R32C:$rA, i32ImmSExt10:$imm), 0xffffffff)>;
3432
3433 def : SETCCBinOpReg<setuge, R8C, ORr8, CLGTBr8, CEQBr8>;
3434 def : SETCCBinOpImm<setuge, R8C, immSExt8, i8, ORr8, CLGTBIr8, CEQBIr8>;
3435 def : SETCCBinOpReg<setult, R8C, NORr8, CLGTBr8, CEQBr8>;
3436 def : SETCCBinOpImm<setult, R8C, immSExt8, i8, NORr8, CLGTBIr8, CEQBIr8>;
3437 def : Pat<(setule R8C:$rA, R8C:$rB),
3438           (XORBIr8 (CLGTBr8 R8C:$rA, R8C:$rB), 0xff)>;
3439 def :  Pat<(setule R8C:$rA, immU8:$imm),
3440            (XORBIr8 (CLGTBIr8 R8C:$rA, immU8:$imm), 0xff)>;
3441
3442 def : SETCCBinOpReg<setuge, R16C, ORr16, CLGTHr16, CEQHr16>;
3443 def : SETCCBinOpImm<setuge, R16C, i16ImmSExt10, i16,
3444                     ORr16, CLGTHIr16, CEQHIr16>;
3445 def : SETCCBinOpReg<setult, R16C, NORr16, CLGTHr16, CEQHr16>;
3446 def : SETCCBinOpImm<setult, R16C, i16ImmSExt10, i16, NORr16,
3447                     CLGTHIr16, CEQHIr16>;
3448 def : Pat<(setule R16C:$rA, R16C:$rB),
3449           (XORHIr16 (CLGTHr16 R16C:$rA, R16C:$rB), 0xffff)>;
3450 def :  Pat<(setule R16C:$rA, i16ImmSExt10:$imm),
3451            (XORHIr16 (CLGTHIr16 R16C:$rA, i16ImmSExt10:$imm), 0xffff)>;
3452
3453 def : SETCCBinOpReg<setuge, R32C, ORr32, CLGTr32, CEQr32>;
3454 def : SETCCBinOpImm<setuge, R32C, i32ImmSExt10, i32,
3455                     ORr32, CLGTIr32, CEQIr32>;
3456 def : SETCCBinOpReg<setult, R32C, NORr32, CLGTr32, CEQr32>;
3457 def : SETCCBinOpImm<setult, R32C, i32ImmSExt10, i32, NORr32, CLGTIr32, CEQIr32>;
3458 def : Pat<(setule R32C:$rA, R32C:$rB),
3459           (XORIr32 (CLGTr32 R32C:$rA, R32C:$rB), 0xffffffff)>;
3460 def : Pat<(setule R32C:$rA, i32ImmSExt10:$imm),
3461           (XORIr32 (CLGTIr32 R32C:$rA, i32ImmSExt10:$imm), 0xffffffff)>;
3462
3463 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3464 // select conditional patterns:
3465 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3466
3467 class SELECTNegCondReg<PatFrag cond, RegisterClass rclass, ValueType inttype,
3468                        SPUInstr selinstr, SPUInstr cmpare>:
3469   Pat<(select (inttype (cond rclass:$rA, rclass:$rB)),
3470               rclass:$rTrue, rclass:$rFalse),
3471       (selinstr rclass:$rTrue, rclass:$rFalse,
3472                 (cmpare rclass:$rA, rclass:$rB))>;
3473
3474 class SELECTNegCondImm<PatFrag cond, RegisterClass rclass, ValueType inttype,
3475                        PatLeaf immpred, SPUInstr selinstr, SPUInstr cmpare>:
3476   Pat<(select (inttype (cond rclass:$rA, immpred:$imm)),
3477               rclass:$rTrue, rclass:$rFalse),
3478       (selinstr rclass:$rTrue, rclass:$rFalse,
3479                 (cmpare rclass:$rA, immpred:$imm))>;
3480
3481 def : SELECTNegCondReg<setne, R8C, i8, SELBr8, CEQBr8>;
3482 def : SELECTNegCondImm<setne, R8C, i8, immSExt8, SELBr8, CEQBIr8>;
3483 def : SELECTNegCondReg<setle, R8C, i8, SELBr8, CGTBr8>;
3484 def : SELECTNegCondImm<setle, R8C, i8, immSExt8, SELBr8, CGTBr8>;
3485 def : SELECTNegCondReg<setule, R8C, i8, SELBr8, CLGTBr8>;
3486 def : SELECTNegCondImm<setule, R8C, i8, immU8, SELBr8, CLGTBIr8>;
3487
3488 def : SELECTNegCondReg<setne, R16C, i16, SELBr16, CEQHr16>;
3489 def : SELECTNegCondImm<setne, R16C, i16, i16ImmSExt10, SELBr16, CEQHIr16>;
3490 def : SELECTNegCondReg<setle, R16C, i16, SELBr16, CGTHr16>;
3491 def : SELECTNegCondImm<setle, R16C, i16, i16ImmSExt10, SELBr16, CGTHIr16>;
3492 def : SELECTNegCondReg<setule, R16C, i16, SELBr16, CLGTHr16>;
3493 def : SELECTNegCondImm<setule, R16C, i16, i16ImmSExt10, SELBr16, CLGTHIr16>;
3494
3495 def : SELECTNegCondReg<setne, R32C, i32, SELBr32, CEQr32>;
3496 def : SELECTNegCondImm<setne, R32C, i32, i32ImmSExt10, SELBr32, CEQIr32>;
3497 def : SELECTNegCondReg<setle, R32C, i32, SELBr32, CGTr32>;
3498 def : SELECTNegCondImm<setle, R32C, i32, i32ImmSExt10, SELBr32, CGTIr32>;
3499 def : SELECTNegCondReg<setule, R32C, i32, SELBr32, CLGTr32>;
3500 def : SELECTNegCondImm<setule, R32C, i32, i32ImmSExt10, SELBr32, CLGTIr32>;
3501
3502 class SELECTBinOpReg<PatFrag cond, RegisterClass rclass, ValueType inttype,
3503                      SPUInstr selinstr, SPUInstr binop, SPUInstr cmpOp1,
3504                      SPUInstr cmpOp2>:
3505   Pat<(select (inttype (cond rclass:$rA, rclass:$rB)),
3506               rclass:$rTrue, rclass:$rFalse),
3507       (selinstr rclass:$rFalse, rclass:$rTrue,
3508                 (binop (cmpOp1 rclass:$rA, rclass:$rB),
3509                        (cmpOp2 rclass:$rA, rclass:$rB)))>;
3510
3511 class SELECTBinOpImm<PatFrag cond, RegisterClass rclass, PatLeaf immpred,
3512                      ValueType inttype,
3513                      SPUInstr selinstr, SPUInstr binop, SPUInstr cmpOp1,
3514                      SPUInstr cmpOp2>:
3515     Pat<(select (inttype (cond rclass:$rA, (inttype immpred:$imm))),
3516                 rclass:$rTrue, rclass:$rFalse),
3517         (selinstr rclass:$rFalse, rclass:$rTrue,
3518                   (binop (cmpOp1 rclass:$rA, (inttype immpred:$imm)),
3519                          (cmpOp2 rclass:$rA, (inttype immpred:$imm))))>;
3520
3521 def : SELECTBinOpReg<setge, R8C, i8, SELBr8, ORr8, CGTBr8, CEQBr8>;
3522 def : SELECTBinOpImm<setge, R8C, immSExt8, i8,
3523                      SELBr8, ORr8, CGTBIr8, CEQBIr8>;
3524
3525 def : SELECTBinOpReg<setge, R16C, i16, SELBr16, ORr16, CGTHr16, CEQHr16>;
3526 def : SELECTBinOpImm<setge, R16C, i16ImmSExt10, i16,
3527                      SELBr16, ORr16, CGTHIr16, CEQHIr16>;
3528
3529 def : SELECTBinOpReg<setge, R32C, i32, SELBr32, ORr32, CGTr32, CEQr32>;
3530 def : SELECTBinOpImm<setge, R32C, i32ImmSExt10, i32,
3531                      SELBr32, ORr32, CGTIr32, CEQIr32>;
3532
3533 def : SELECTBinOpReg<setuge, R8C, i8, SELBr8, ORr8, CLGTBr8, CEQBr8>;
3534 def : SELECTBinOpImm<setuge, R8C, immSExt8, i8,
3535                      SELBr8, ORr8, CLGTBIr8, CEQBIr8>;
3536
3537 def : SELECTBinOpReg<setuge, R16C, i16, SELBr16, ORr16, CLGTHr16, CEQHr16>;
3538 def : SELECTBinOpImm<setuge, R16C, i16ImmUns10, i16,
3539                      SELBr16, ORr16, CLGTHIr16, CEQHIr16>;
3540
3541 def : SELECTBinOpReg<setuge, R32C, i32, SELBr32, ORr32, CLGTr32, CEQr32>;
3542 def : SELECTBinOpImm<setuge, R32C, i32ImmUns10, i32,
3543                      SELBr32, ORr32, CLGTIr32, CEQIr32>;
3544
3545 //-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~-~
3546
3547 let isCall = 1,
3548   // All calls clobber the non-callee-saved registers:
3549   Defs = [R0, R1, R2, R3, R4, R5, R6, R7, R8, R9,
3550           R10,R11,R12,R13,R14,R15,R16,R17,R18,R19,
3551           R20,R21,R22,R23,R24,R25,R26,R27,R28,R29,
3552           R30,R31,R32,R33,R34,R35,R36,R37,R38,R39,
3553           R40,R41,R42,R43,R44,R45,R46,R47,R48,R49,
3554           R50,R51,R52,R53,R54,R55,R56,R57,R58,R59,
3555           R60,R61,R62,R63,R64,R65,R66,R67,R68,R69,
3556           R70,R71,R72,R73,R74,R75,R76,R77,R78,R79],
3557   // All of these instructions use $lr (aka $0)
3558   Uses = [R0]  in {
3559   // Branch relative and set link: Used if we actually know that the target
3560   // is within [-32768, 32767] bytes of the target
3561   def BRSL:
3562     BranchSetLink<0b011001100, (outs), (ins relcalltarget:$func, variable_ops),
3563       "brsl\t$$lr, $func",
3564       [(SPUcall (SPUpcrel tglobaladdr:$func, 0))]>;
3565
3566   // Branch absolute and set link: Used if we actually know that the target
3567   // is an absolute address
3568   def BRASL:
3569     BranchSetLink<0b011001100, (outs), (ins calltarget:$func, variable_ops),
3570       "brasl\t$$lr, $func",
3571       [(SPUcall (SPUaform tglobaladdr:$func, 0))]>;
3572
3573   // Branch indirect and set link if external data. These instructions are not
3574   // actually generated, matched by an intrinsic:
3575   def BISLED_00: BISLEDForm<0b11, "bisled\t$$lr, $func", [/* empty pattern */]>;
3576   def BISLED_E0: BISLEDForm<0b10, "bisled\t$$lr, $func", [/* empty pattern */]>;
3577   def BISLED_0D: BISLEDForm<0b01, "bisled\t$$lr, $func", [/* empty pattern */]>;
3578   def BISLED_ED: BISLEDForm<0b00, "bisled\t$$lr, $func", [/* empty pattern */]>;
3579
3580   // Branch indirect and set link. This is the "X-form" address version of a
3581   // function call
3582   def BISL:
3583     BIForm<0b10010101100, "bisl\t$$lr, $func", [(SPUcall R32C:$func)]>;
3584 }
3585
3586 // Support calls to external symbols:
3587 def : Pat<(SPUcall (SPUpcrel texternalsym:$func, 0)),
3588           (BRSL texternalsym:$func)>;
3589
3590 def : Pat<(SPUcall (SPUaform texternalsym:$func, 0)),
3591           (BRASL texternalsym:$func)>;
3592
3593 // Unconditional branches:
3594 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1 in {
3595   let isBarrier = 1 in {
3596     def BR :
3597       UncondBranch<0b001001100, (outs), (ins brtarget:$dest),
3598         "br\t$dest",
3599         [(br bb:$dest)]>;
3600
3601     // Unconditional, absolute address branch
3602     def BRA:
3603       UncondBranch<0b001100000, (outs), (ins brtarget:$dest),
3604         "bra\t$dest",
3605         [/* no pattern */]>;
3606
3607     // Indirect branch
3608     def BI:
3609       BIForm<0b00010101100, "bi\t$func", [(brind R32C:$func)]>;
3610   }
3611
3612   // Conditional branches:
3613   class BRNZInst<dag IOL, list<dag> pattern>:
3614     RI16Form<0b010000100, (outs), IOL, "brnz\t$rCond,$dest",
3615              BranchResolv, pattern>;
3616
3617   class BRNZRegInst<RegisterClass rclass>:
3618     BRNZInst<(ins rclass:$rCond, brtarget:$dest),
3619              [(brcond rclass:$rCond, bb:$dest)]>;
3620
3621   class BRNZVecInst<ValueType vectype>:
3622     BRNZInst<(ins VECREG:$rCond, brtarget:$dest),
3623              [(brcond (vectype VECREG:$rCond), bb:$dest)]>;
3624
3625   multiclass BranchNotZero {
3626     def v4i32 : BRNZVecInst<v4i32>;
3627     def r32   : BRNZRegInst<R32C>;
3628   }
3629
3630   defm BRNZ : BranchNotZero;
3631
3632   class BRZInst<dag IOL, list<dag> pattern>:
3633     RI16Form<0b000000100, (outs), IOL, "brz\t$rT,$dest",
3634              BranchResolv, pattern>;
3635
3636   class BRZRegInst<RegisterClass rclass>:
3637     BRZInst<(ins rclass:$rT, brtarget:$dest), [/* no pattern */]>;
3638
3639   class BRZVecInst<ValueType vectype>:
3640     BRZInst<(ins VECREG:$rT, brtarget:$dest), [/* no pattern */]>;
3641
3642   multiclass BranchZero {
3643     def v4i32: BRZVecInst<v4i32>;
3644     def r32:   BRZRegInst<R32C>;
3645   }
3646
3647   defm BRZ: BranchZero;
3648
3649   // Note: LLVM doesn't do branch conditional, indirect. Otherwise these would
3650   // be useful:
3651   /*
3652   class BINZInst<dag IOL, list<dag> pattern>:
3653    BICondForm<0b10010100100, (outs), IOL, "binz\t$rA, $dest", pattern>;
3654
3655   class BINZRegInst<RegisterClass rclass>:
3656     BINZInst<(ins rclass:$rA, brtarget:$dest),
3657              [(brcond rclass:$rA, R32C:$dest)]>;
3658
3659   class BINZVecInst<ValueType vectype>:
3660     BINZInst<(ins VECREG:$rA, R32C:$dest),
3661              [(brcond (vectype VECREG:$rA), R32C:$dest)]>;
3662
3663   multiclass BranchNotZeroIndirect {
3664     def v4i32: BINZVecInst<v4i32>;
3665     def r32:   BINZRegInst<R32C>;
3666   }
3667
3668   defm BINZ: BranchNotZeroIndirect;
3669
3670   class BIZInst<dag IOL, list<dag> pattern>:
3671     BICondForm<0b00010100100, (outs), IOL, "biz\t$rA, $func", pattern>;
3672
3673   class BIZRegInst<RegisterClass rclass>:
3674     BIZInst<(ins rclass:$rA, R32C:$func), [/* no pattern */]>;
3675
3676   class BIZVecInst<ValueType vectype>:
3677     BIZInst<(ins VECREG:$rA, R32C:$func), [/* no pattern */]>;
3678
3679   multiclass BranchZeroIndirect {
3680     def v4i32: BIZVecInst<v4i32>;
3681     def r32:   BIZRegInst<R32C>;
3682   }
3683
3684   defm BIZ: BranchZeroIndirect;
3685   */
3686
3687   class BRHNZInst<dag IOL, list<dag> pattern>:
3688     RI16Form<0b011000100, (outs), IOL, "brhnz\t$rCond,$dest", BranchResolv,
3689              pattern>;
3690
3691   class BRHNZRegInst<RegisterClass rclass>:
3692     BRHNZInst<(ins rclass:$rCond, brtarget:$dest),
3693               [(brcond rclass:$rCond, bb:$dest)]>;
3694
3695   class BRHNZVecInst<ValueType vectype>:
3696     BRHNZInst<(ins VECREG:$rCond, brtarget:$dest), [/* no pattern */]>;
3697
3698   multiclass BranchNotZeroHalfword {
3699     def v8i16: BRHNZVecInst<v8i16>;
3700     def r16:   BRHNZRegInst<R16C>;
3701   }
3702
3703   defm BRHNZ: BranchNotZeroHalfword;
3704
3705   class BRHZInst<dag IOL, list<dag> pattern>:
3706     RI16Form<0b001000100, (outs), IOL, "brhz\t$rT,$dest", BranchResolv,
3707              pattern>;
3708
3709   class BRHZRegInst<RegisterClass rclass>:
3710     BRHZInst<(ins rclass:$rT, brtarget:$dest), [/* no pattern */]>;
3711
3712   class BRHZVecInst<ValueType vectype>:
3713     BRHZInst<(ins VECREG:$rT, brtarget:$dest), [/* no pattern */]>;
3714
3715   multiclass BranchZeroHalfword {
3716     def v8i16: BRHZVecInst<v8i16>;
3717     def r16:   BRHZRegInst<R16C>;
3718   }
3719
3720   defm BRHZ: BranchZeroHalfword;
3721 }
3722
3723 //===----------------------------------------------------------------------===//
3724 // setcc and brcond patterns:
3725 //===----------------------------------------------------------------------===//
3726
3727 def : Pat<(brcond (i16 (seteq R16C:$rA, 0)), bb:$dest),
3728           (BRHZr16 R16C:$rA, bb:$dest)>;
3729 def : Pat<(brcond (i16 (setne R16C:$rA, 0)), bb:$dest),
3730           (BRHNZr16 R16C:$rA, bb:$dest)>;
3731
3732 def : Pat<(brcond (i32 (seteq R32C:$rA, 0)), bb:$dest),
3733           (BRZr32 R32C:$rA, bb:$dest)>;
3734 def : Pat<(brcond (i32 (setne R32C:$rA, 0)), bb:$dest),
3735           (BRNZr32 R32C:$rA, bb:$dest)>;
3736
3737 multiclass BranchCondEQ<PatFrag cond, SPUInstr brinst16, SPUInstr brinst32>
3738 {
3739   def r16imm: Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3740                   (brinst16 (CEQHIr16 R16C:$rA, i16ImmSExt10:$val), bb:$dest)>;
3741
3742   def r16 : Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3743                 (brinst16 (CEQHr16 R16C:$rA, R16:$rB), bb:$dest)>;
3744
3745   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3746                    (brinst32 (CEQIr32 R32C:$rA, i32ImmSExt10:$val), bb:$dest)>;
3747
3748   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3749                 (brinst32 (CEQr32 R32C:$rA, R32C:$rB), bb:$dest)>;
3750 }
3751
3752 defm BRCONDeq : BranchCondEQ<seteq, BRHNZr16, BRNZr32>;
3753 defm BRCONDne : BranchCondEQ<setne, BRHZr16, BRZr32>;
3754
3755 multiclass BranchCondLGT<PatFrag cond, SPUInstr brinst16, SPUInstr brinst32>
3756 {
3757   def r16imm : Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3758                    (brinst16 (CLGTHIr16 R16C:$rA, i16ImmSExt10:$val), bb:$dest)>;
3759
3760   def r16 : Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3761                 (brinst16 (CLGTHr16 R16C:$rA, R16:$rB), bb:$dest)>;
3762
3763   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3764                    (brinst32 (CLGTIr32 R32C:$rA, i32ImmSExt10:$val), bb:$dest)>;
3765
3766   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3767                 (brinst32 (CLGTr32 R32C:$rA, R32C:$rB), bb:$dest)>;
3768 }
3769
3770 defm BRCONDugt : BranchCondLGT<setugt, BRHNZr16, BRNZr32>;
3771 defm BRCONDule : BranchCondLGT<setule, BRHZr16, BRZr32>;
3772
3773 multiclass BranchCondLGTEQ<PatFrag cond, SPUInstr orinst16, SPUInstr brinst16,
3774                            SPUInstr orinst32, SPUInstr brinst32>
3775 {
3776   def r16imm: Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3777                   (brinst16 (orinst16 (CLGTHIr16 R16C:$rA, i16ImmSExt10:$val),
3778                                       (CEQHIr16 R16C:$rA, i16ImmSExt10:$val)),
3779                             bb:$dest)>;
3780
3781   def r16: Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3782                (brinst16 (orinst16 (CLGTHr16 R16C:$rA, R16:$rB),
3783                                    (CEQHr16 R16C:$rA, R16:$rB)),
3784                          bb:$dest)>;
3785
3786   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3787                    (brinst32 (orinst32 (CLGTIr32 R32C:$rA, i32ImmSExt10:$val),
3788                                        (CEQIr32 R32C:$rA, i32ImmSExt10:$val)),
3789                              bb:$dest)>;
3790
3791   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3792                 (brinst32 (orinst32 (CLGTr32 R32C:$rA, R32C:$rB),
3793                                     (CEQr32 R32C:$rA, R32C:$rB)),
3794                           bb:$dest)>;
3795 }
3796
3797 defm BRCONDuge : BranchCondLGTEQ<setuge, ORr16, BRHNZr16, ORr32, BRNZr32>;
3798 defm BRCONDult : BranchCondLGTEQ<setult, ORr16, BRHZr16, ORr32, BRZr32>;
3799
3800 multiclass BranchCondGT<PatFrag cond, SPUInstr brinst16, SPUInstr brinst32>
3801 {
3802   def r16imm : Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3803                    (brinst16 (CGTHIr16 R16C:$rA, i16ImmSExt10:$val), bb:$dest)>;
3804
3805   def r16 : Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3806                 (brinst16 (CGTHr16 R16C:$rA, R16:$rB), bb:$dest)>;
3807
3808   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3809                    (brinst32 (CGTIr32 R32C:$rA, i32ImmSExt10:$val), bb:$dest)>;
3810
3811   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3812                 (brinst32 (CGTr32 R32C:$rA, R32C:$rB), bb:$dest)>;
3813 }
3814
3815 defm BRCONDgt : BranchCondGT<setgt, BRHNZr16, BRNZr32>;
3816 defm BRCONDle : BranchCondGT<setle, BRHZr16, BRZr32>;
3817
3818 multiclass BranchCondGTEQ<PatFrag cond, SPUInstr orinst16, SPUInstr brinst16,
3819                           SPUInstr orinst32, SPUInstr brinst32>
3820 {
3821   def r16imm: Pat<(brcond (i16 (cond R16C:$rA, i16ImmSExt10:$val)), bb:$dest),
3822                   (brinst16 (orinst16 (CGTHIr16 R16C:$rA, i16ImmSExt10:$val),
3823                                       (CEQHIr16 R16C:$rA, i16ImmSExt10:$val)),
3824                             bb:$dest)>;
3825
3826   def r16: Pat<(brcond (i16 (cond R16C:$rA, R16C:$rB)), bb:$dest),
3827                (brinst16 (orinst16 (CGTHr16 R16C:$rA, R16:$rB),
3828                                    (CEQHr16 R16C:$rA, R16:$rB)),
3829                          bb:$dest)>;
3830
3831   def r32imm : Pat<(brcond (i32 (cond R32C:$rA, i32ImmSExt10:$val)), bb:$dest),
3832                    (brinst32 (orinst32 (CGTIr32 R32C:$rA, i32ImmSExt10:$val),
3833                                        (CEQIr32 R32C:$rA, i32ImmSExt10:$val)),
3834                              bb:$dest)>;
3835
3836   def r32 : Pat<(brcond (i32 (cond R32C:$rA, R32C:$rB)), bb:$dest),
3837                 (brinst32 (orinst32 (CGTr32 R32C:$rA, R32C:$rB),
3838                                     (CEQr32 R32C:$rA, R32C:$rB)),
3839                           bb:$dest)>;
3840 }
3841
3842 defm BRCONDge : BranchCondGTEQ<setge, ORr16, BRHNZr16, ORr32, BRNZr32>;
3843 defm BRCONDlt : BranchCondGTEQ<setlt, ORr16, BRHZr16, ORr32, BRZr32>;
3844
3845 let isTerminator = 1, isBarrier = 1 in {
3846   let isReturn = 1 in {
3847     def RET:
3848         RETForm<"bi\t$$lr", [(retflag)]>;
3849   }
3850 }
3851
3852 //===----------------------------------------------------------------------===//
3853 // Single precision floating point instructions
3854 //===----------------------------------------------------------------------===//
3855
3856 class FAInst<dag OOL, dag IOL, list<dag> pattern>:
3857     RRForm<0b01011000100, OOL, IOL, "fa\t$rT, $rA, $rB",
3858            SPrecFP, pattern>;
3859
3860 class FAVecInst<ValueType vectype>:
3861     FAInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3862              [(set (vectype VECREG:$rT),
3863                    (fadd (vectype VECREG:$rA), (vectype VECREG:$rB)))]>;
3864
3865 multiclass SFPAdd
3866 {
3867   def v4f32: FAVecInst<v4f32>;
3868   def f32:   FAInst<(outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
3869                     [(set R32FP:$rT, (fadd R32FP:$rA, R32FP:$rB))]>;
3870 }
3871
3872 defm FA : SFPAdd;
3873
3874 class FSInst<dag OOL, dag IOL, list<dag> pattern>:
3875     RRForm<0b01011000100, OOL, IOL, "fs\t$rT, $rA, $rB",
3876            SPrecFP, pattern>;
3877
3878 class FSVecInst<ValueType vectype>:
3879     FSInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3880            [(set (vectype VECREG:$rT),
3881                  (fsub (vectype VECREG:$rA), (vectype VECREG:$rB)))]>;
3882
3883 multiclass SFPSub
3884 {
3885   def v4f32: FSVecInst<v4f32>;
3886   def f32:   FSInst<(outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
3887                     [(set R32FP:$rT, (fsub R32FP:$rA, R32FP:$rB))]>;
3888 }
3889
3890 defm FS : SFPSub;
3891
3892 // Floating point reciprocal estimate
3893
3894 class FRESTInst<dag OOL, dag IOL>:
3895   RRForm_1<0b00110111000, OOL, IOL,
3896            "frest\t$rT, $rA", SPrecFP,
3897            [/* no pattern */]>;
3898
3899 def FRESTv4f32 :
3900     FRESTInst<(outs VECREG:$rT), (ins VECREG:$rA)>;
3901
3902 def FRESTf32 :
3903     FRESTInst<(outs R32FP:$rT), (ins R32FP:$rA)>;
3904
3905 // Floating point interpolate (used in conjunction with reciprocal estimate)
3906 def FIv4f32 :
3907     RRForm<0b00101011110, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
3908       "fi\t$rT, $rA, $rB", SPrecFP,
3909       [/* no pattern */]>;
3910
3911 def FIf32 :
3912     RRForm<0b00101011110, (outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
3913       "fi\t$rT, $rA, $rB", SPrecFP,
3914       [/* no pattern */]>;
3915
3916 //--------------------------------------------------------------------------
3917 // Basic single precision floating point comparisons:
3918 //
3919 // Note: There is no support on SPU for single precision NaN. Consequently,
3920 // ordered and unordered comparisons are the same.
3921 //--------------------------------------------------------------------------
3922
3923 def FCEQf32 :
3924     RRForm<0b01000011110, (outs R32C:$rT), (ins R32FP:$rA, R32FP:$rB),
3925       "fceq\t$rT, $rA, $rB", SPrecFP,
3926       [(set R32C:$rT, (setueq R32FP:$rA, R32FP:$rB))]>;
3927
3928 def : Pat<(setoeq R32FP:$rA, R32FP:$rB),
3929           (FCEQf32 R32FP:$rA, R32FP:$rB)>;
3930
3931 def FCMEQf32 :
3932     RRForm<0b01010011110, (outs R32C:$rT), (ins R32FP:$rA, R32FP:$rB),
3933       "fcmeq\t$rT, $rA, $rB", SPrecFP,
3934       [(set R32C:$rT, (setueq (fabs R32FP:$rA), (fabs R32FP:$rB)))]>;
3935
3936 def : Pat<(setoeq (fabs R32FP:$rA), (fabs R32FP:$rB)),
3937           (FCMEQf32 R32FP:$rA, R32FP:$rB)>;
3938
3939 def FCGTf32 :
3940     RRForm<0b01000011010, (outs R32C:$rT), (ins R32FP:$rA, R32FP:$rB),
3941       "fcgt\t$rT, $rA, $rB", SPrecFP,
3942       [(set R32C:$rT, (setugt R32FP:$rA, R32FP:$rB))]>;
3943
3944 def : Pat<(setugt R32FP:$rA, R32FP:$rB),
3945           (FCGTf32 R32FP:$rA, R32FP:$rB)>;
3946
3947 def FCMGTf32 :
3948     RRForm<0b01010011010, (outs R32C:$rT), (ins R32FP:$rA, R32FP:$rB),
3949       "fcmgt\t$rT, $rA, $rB", SPrecFP,
3950       [(set R32C:$rT, (setugt (fabs R32FP:$rA), (fabs R32FP:$rB)))]>;
3951
3952 def : Pat<(setugt (fabs R32FP:$rA), (fabs R32FP:$rB)),
3953           (FCMGTf32 R32FP:$rA, R32FP:$rB)>;
3954
3955 //--------------------------------------------------------------------------
3956 // Single precision floating point comparisons and SETCC equivalents:
3957 //--------------------------------------------------------------------------
3958
3959 def : SETCCNegCondReg<setune, R32FP, i32, XORIr32, FCEQf32>;
3960 def : SETCCNegCondReg<setone, R32FP, i32, XORIr32, FCEQf32>;
3961
3962 def : SETCCBinOpReg<setuge, R32FP, ORr32, FCGTf32, FCEQf32>;
3963 def : SETCCBinOpReg<setoge, R32FP, ORr32, FCGTf32, FCEQf32>;
3964
3965 def : SETCCBinOpReg<setult, R32FP, NORr32, FCGTf32, FCEQf32>;
3966 def : SETCCBinOpReg<setolt, R32FP, NORr32, FCGTf32, FCEQf32>;
3967
3968 def : Pat<(setule R32FP:$rA, R32FP:$rB),
3969           (XORIr32 (FCGTf32 R32FP:$rA, R32FP:$rB), 0xffffffff)>;
3970 def : Pat<(setole R32FP:$rA, R32FP:$rB),
3971           (XORIr32 (FCGTf32 R32FP:$rA, R32FP:$rB), 0xffffffff)>;
3972
3973 // FP Status and Control Register Write
3974 // Why isn't rT a don't care in the ISA?
3975 // Should we create a special RRForm_3 for this guy and zero out the rT?
3976 def FSCRWf32 :
3977     RRForm_1<0b01011101110, (outs R32FP:$rT), (ins R32FP:$rA),
3978       "fscrwr\t$rA", SPrecFP,
3979       [/* This instruction requires an intrinsic. Note: rT is unused. */]>;
3980
3981 // FP Status and Control Register Read
3982 def FSCRRf32 :
3983     RRForm_2<0b01011101110, (outs R32FP:$rT), (ins),
3984       "fscrrd\t$rT", SPrecFP,
3985       [/* This instruction requires an intrinsic */]>;
3986
3987 // llvm instruction space
3988 // How do these map onto cell instructions?
3989 // fdiv rA rB
3990 //   frest rC rB        # c = 1/b (both lines)
3991 //   fi rC rB rC
3992 //   fm rD rA rC        # d = a * 1/b
3993 //   fnms rB rD rB rA # b = - (d * b - a) --should == 0 in a perfect world
3994 //   fma rB rB rC rD            # b = b * c + d
3995 //                              = -(d *b -a) * c + d
3996 //                              = a * c - c ( a *b *c - a)
3997
3998 // fcopysign (???)
3999
4000 // Library calls:
4001 // These llvm instructions will actually map to library calls.
4002 // All that's needed, then, is to check that the appropriate library is
4003 // imported and do a brsl to the proper function name.
4004 // frem # fmod(x, y): x - (x/y) * y
4005 // (Note: fmod(double, double), fmodf(float,float)
4006 // fsqrt?
4007 // fsin?
4008 // fcos?
4009 // Unimplemented SPU instruction space
4010 // floating reciprocal absolute square root estimate (frsqest)
4011
4012 // The following are probably just intrinsics
4013 // status and control register write
4014 // status and control register read
4015
4016 //--------------------------------------
4017 // Floating point multiply instructions
4018 //--------------------------------------
4019
4020 def FMv4f32:
4021     RRForm<0b00100011010, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
4022       "fm\t$rT, $rA, $rB", SPrecFP,
4023       [(set (v4f32 VECREG:$rT), (fmul (v4f32 VECREG:$rA),
4024                                       (v4f32 VECREG:$rB)))]>;
4025
4026 def FMf32 :
4027     RRForm<0b01100011010, (outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB),
4028       "fm\t$rT, $rA, $rB", SPrecFP,
4029       [(set R32FP:$rT, (fmul R32FP:$rA, R32FP:$rB))]>;
4030
4031 // Floating point multiply and add
4032 // e.g. d = c + (a * b)
4033 def FMAv4f32:
4034     RRRForm<0b0111, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4035       "fma\t$rT, $rA, $rB, $rC", SPrecFP,
4036       [(set (v4f32 VECREG:$rT),
4037             (fadd (v4f32 VECREG:$rC),
4038                   (fmul (v4f32 VECREG:$rA), (v4f32 VECREG:$rB))))]>;
4039
4040 def FMAf32:
4041     RRRForm<0b0111, (outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB, R32FP:$rC),
4042       "fma\t$rT, $rA, $rB, $rC", SPrecFP,
4043       [(set R32FP:$rT, (fadd R32FP:$rC, (fmul R32FP:$rA, R32FP:$rB)))]>;
4044
4045 // FP multiply and subtract
4046 // Subtracts value in rC from product
4047 // res = a * b - c
4048 def FMSv4f32 :
4049     RRRForm<0b0111, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4050       "fms\t$rT, $rA, $rB, $rC", SPrecFP,
4051       [(set (v4f32 VECREG:$rT),
4052             (fsub (fmul (v4f32 VECREG:$rA), (v4f32 VECREG:$rB)),
4053                   (v4f32 VECREG:$rC)))]>;
4054
4055 def FMSf32 :
4056     RRRForm<0b0111, (outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB, R32FP:$rC),
4057       "fms\t$rT, $rA, $rB, $rC", SPrecFP,
4058       [(set R32FP:$rT,
4059             (fsub (fmul R32FP:$rA, R32FP:$rB), R32FP:$rC))]>;
4060
4061 // Floating Negative Mulitply and Subtract
4062 // Subtracts product from value in rC
4063 // res = fneg(fms a b c)
4064 //     = - (a * b - c)
4065 //     = c - a * b
4066 // NOTE: subtraction order
4067 // fsub a b = a - b
4068 // fs a b = b - a?
4069 def FNMSf32 :
4070     RRRForm<0b1101, (outs R32FP:$rT), (ins R32FP:$rA, R32FP:$rB, R32FP:$rC),
4071       "fnms\t$rT, $rA, $rB, $rC", SPrecFP,
4072       [(set R32FP:$rT, (fsub R32FP:$rC, (fmul R32FP:$rA, R32FP:$rB)))]>;
4073
4074 def FNMSv4f32 :
4075     RRRForm<0b1101, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4076       "fnms\t$rT, $rA, $rB, $rC", SPrecFP,
4077       [(set (v4f32 VECREG:$rT),
4078             (fsub (v4f32 VECREG:$rC),
4079                   (fmul (v4f32 VECREG:$rA),
4080                         (v4f32 VECREG:$rB))))]>;
4081
4082 //--------------------------------------
4083 // Floating Point Conversions
4084 // Signed conversions:
4085 def CSiFv4f32:
4086     CVTIntFPForm<0b0101101110, (outs VECREG:$rT), (ins VECREG:$rA),
4087       "csflt\t$rT, $rA, 0", SPrecFP,
4088       [(set (v4f32 VECREG:$rT), (sint_to_fp (v4i32 VECREG:$rA)))]>;
4089
4090 // Convert signed integer to floating point
4091 def CSiFf32 :
4092     CVTIntFPForm<0b0101101110, (outs R32FP:$rT), (ins R32C:$rA),
4093       "csflt\t$rT, $rA, 0", SPrecFP,
4094       [(set R32FP:$rT, (sint_to_fp R32C:$rA))]>;
4095
4096 // Convert unsigned into to float
4097 def CUiFv4f32 :
4098     CVTIntFPForm<0b1101101110, (outs VECREG:$rT), (ins VECREG:$rA),
4099       "cuflt\t$rT, $rA, 0", SPrecFP,
4100       [(set (v4f32 VECREG:$rT), (uint_to_fp (v4i32 VECREG:$rA)))]>;
4101
4102 def CUiFf32 :
4103     CVTIntFPForm<0b1101101110, (outs R32FP:$rT), (ins R32C:$rA),
4104       "cuflt\t$rT, $rA, 0", SPrecFP,
4105       [(set R32FP:$rT, (uint_to_fp R32C:$rA))]>;
4106
4107 // Convert float to unsigned int
4108 // Assume that scale = 0
4109
4110 def CFUiv4f32 :
4111     CVTIntFPForm<0b1101101110, (outs VECREG:$rT), (ins VECREG:$rA),
4112       "cfltu\t$rT, $rA, 0", SPrecFP,
4113       [(set (v4i32 VECREG:$rT), (fp_to_uint (v4f32 VECREG:$rA)))]>;
4114
4115 def CFUif32 :
4116     CVTIntFPForm<0b1101101110, (outs R32C:$rT), (ins R32FP:$rA),
4117       "cfltu\t$rT, $rA, 0", SPrecFP,
4118       [(set R32C:$rT, (fp_to_uint R32FP:$rA))]>;
4119
4120 // Convert float to signed int
4121 // Assume that scale = 0
4122
4123 def CFSiv4f32 :
4124     CVTIntFPForm<0b1101101110, (outs VECREG:$rT), (ins VECREG:$rA),
4125       "cflts\t$rT, $rA, 0", SPrecFP,
4126       [(set (v4i32 VECREG:$rT), (fp_to_sint (v4f32 VECREG:$rA)))]>;
4127
4128 def CFSif32 :
4129     CVTIntFPForm<0b1101101110, (outs R32C:$rT), (ins R32FP:$rA),
4130       "cflts\t$rT, $rA, 0", SPrecFP,
4131       [(set R32C:$rT, (fp_to_sint R32FP:$rA))]>;
4132
4133 //===----------------------------------------------------------------------==//
4134 // Single<->Double precision conversions
4135 //===----------------------------------------------------------------------==//
4136
4137 // NOTE: We use "vec" name suffix here to avoid confusion (e.g. input is a
4138 // v4f32, output is v2f64--which goes in the name?)
4139
4140 // Floating point extend single to double
4141 // NOTE: Not sure if passing in v4f32 to FESDvec is correct since it
4142 // operates on two double-word slots (i.e. 1st and 3rd fp numbers
4143 // are ignored).
4144 def FESDvec :
4145     RRForm_1<0b00011101110, (outs VECREG:$rT), (ins VECREG:$rA),
4146       "fesd\t$rT, $rA", SPrecFP,
4147       [/*(set (v2f64 VECREG:$rT), (fextend (v4f32 VECREG:$rA)))*/]>;
4148
4149 def FESDf32 :
4150     RRForm_1<0b00011101110, (outs R64FP:$rT), (ins R32FP:$rA),
4151       "fesd\t$rT, $rA", SPrecFP,
4152       [(set R64FP:$rT, (fextend R32FP:$rA))]>;
4153
4154 // Floating point round double to single
4155 //def FRDSvec :
4156 //    RRForm_1<0b10011101110, (outs VECREG:$rT), (ins VECREG:$rA),
4157 //      "frds\t$rT, $rA,", SPrecFP,
4158 //      [(set (v4f32 R32FP:$rT), (fround (v2f64 R64FP:$rA)))]>;
4159
4160 def FRDSf64 :
4161     RRForm_1<0b10011101110, (outs R32FP:$rT), (ins R64FP:$rA),
4162       "frds\t$rT, $rA", SPrecFP,
4163       [(set R32FP:$rT, (fround R64FP:$rA))]>;
4164
4165 //ToDo include anyextend?
4166
4167 //===----------------------------------------------------------------------==//
4168 // Double precision floating point instructions
4169 //===----------------------------------------------------------------------==//
4170 def FAf64 :
4171     RRForm<0b00110011010, (outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB),
4172       "dfa\t$rT, $rA, $rB", DPrecFP,
4173       [(set R64FP:$rT, (fadd R64FP:$rA, R64FP:$rB))]>;
4174
4175 def FAv2f64 :
4176     RRForm<0b00110011010, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
4177       "dfa\t$rT, $rA, $rB", DPrecFP,
4178       [(set (v2f64 VECREG:$rT), (fadd (v2f64 VECREG:$rA), (v2f64 VECREG:$rB)))]>;
4179
4180 def FSf64 :
4181     RRForm<0b10100011010, (outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB),
4182       "dfs\t$rT, $rA, $rB", DPrecFP,
4183       [(set R64FP:$rT, (fsub R64FP:$rA, R64FP:$rB))]>;
4184
4185 def FSv2f64 :
4186     RRForm<0b10100011010, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
4187       "dfs\t$rT, $rA, $rB", DPrecFP,
4188       [(set (v2f64 VECREG:$rT),
4189             (fsub (v2f64 VECREG:$rA), (v2f64 VECREG:$rB)))]>;
4190
4191 def FMf64 :
4192     RRForm<0b01100011010, (outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB),
4193       "dfm\t$rT, $rA, $rB", DPrecFP,
4194       [(set R64FP:$rT, (fmul R64FP:$rA, R64FP:$rB))]>;
4195
4196 def FMv2f64:
4197     RRForm<0b00100011010, (outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB),
4198       "dfm\t$rT, $rA, $rB", DPrecFP,
4199       [(set (v2f64 VECREG:$rT),
4200             (fmul (v2f64 VECREG:$rA), (v2f64 VECREG:$rB)))]>;
4201
4202 def FMAf64:
4203     RRForm<0b00111010110, (outs R64FP:$rT),
4204                           (ins R64FP:$rA, R64FP:$rB, R64FP:$rC),
4205       "dfma\t$rT, $rA, $rB", DPrecFP,
4206       [(set R64FP:$rT, (fadd R64FP:$rC, (fmul R64FP:$rA, R64FP:$rB)))]>,
4207     RegConstraint<"$rC = $rT">,
4208     NoEncode<"$rC">;
4209
4210 def FMAv2f64:
4211     RRForm<0b00111010110, (outs VECREG:$rT),
4212                           (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4213       "dfma\t$rT, $rA, $rB", DPrecFP,
4214       [(set (v2f64 VECREG:$rT),
4215             (fadd (v2f64 VECREG:$rC),
4216                   (fmul (v2f64 VECREG:$rA), (v2f64 VECREG:$rB))))]>,
4217     RegConstraint<"$rC = $rT">,
4218     NoEncode<"$rC">;
4219
4220 def FMSf64 :
4221     RRForm<0b10111010110, (outs R64FP:$rT),
4222                           (ins R64FP:$rA, R64FP:$rB, R64FP:$rC),
4223       "dfms\t$rT, $rA, $rB", DPrecFP,
4224       [(set R64FP:$rT, (fsub (fmul R64FP:$rA, R64FP:$rB), R64FP:$rC))]>,
4225     RegConstraint<"$rC = $rT">,
4226     NoEncode<"$rC">;
4227
4228 def FMSv2f64 :
4229     RRForm<0b10111010110, (outs VECREG:$rT),
4230                           (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4231       "dfms\t$rT, $rA, $rB", DPrecFP,
4232       [(set (v2f64 VECREG:$rT),
4233             (fsub (fmul (v2f64 VECREG:$rA), (v2f64 VECREG:$rB)),
4234                   (v2f64 VECREG:$rC)))]>;
4235
4236 // DFNMS: - (a * b - c)
4237 // - (a * b) + c => c - (a * b)
4238
4239 class DFNMSInst<dag OOL, dag IOL, list<dag> pattern>:
4240     RRForm<0b01111010110, OOL, IOL, "dfnms\t$rT, $rA, $rB",
4241            DPrecFP, pattern>,
4242     RegConstraint<"$rC = $rT">,
4243     NoEncode<"$rC">;
4244
4245 class DFNMSVecInst<list<dag> pattern>:
4246     DFNMSInst<(outs VECREG:$rT), (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4247               pattern>;
4248
4249 class DFNMSRegInst<list<dag> pattern>:
4250     DFNMSInst<(outs R64FP:$rT), (ins R64FP:$rA, R64FP:$rB, R64FP:$rC),
4251              pattern>;
4252
4253 multiclass DFMultiplySubtract
4254 {
4255   def v2f64 : DFNMSVecInst<[(set (v2f64 VECREG:$rT),
4256                                  (fsub (v2f64 VECREG:$rC),
4257                                        (fmul (v2f64 VECREG:$rA),
4258                                              (v2f64 VECREG:$rB))))]>;
4259
4260   def f64 : DFNMSRegInst<[(set R64FP:$rT,
4261                                (fsub R64FP:$rC,
4262                                      (fmul R64FP:$rA, R64FP:$rB)))]>;
4263 }
4264
4265 defm DFNMS : DFMultiplySubtract;
4266
4267 // - (a * b + c)
4268 // - (a * b) - c
4269 def FNMAf64 :
4270     RRForm<0b11111010110, (outs R64FP:$rT),
4271                           (ins R64FP:$rA, R64FP:$rB, R64FP:$rC),
4272       "dfnma\t$rT, $rA, $rB", DPrecFP,
4273       [(set R64FP:$rT, (fneg (fadd R64FP:$rC, (fmul R64FP:$rA, R64FP:$rB))))]>,
4274     RegConstraint<"$rC = $rT">,
4275     NoEncode<"$rC">;
4276
4277 def FNMAv2f64 :
4278     RRForm<0b11111010110, (outs VECREG:$rT),
4279                           (ins VECREG:$rA, VECREG:$rB, VECREG:$rC),
4280       "dfnma\t$rT, $rA, $rB", DPrecFP,
4281       [(set (v2f64 VECREG:$rT),
4282             (fneg (fadd (v2f64 VECREG:$rC),
4283                         (fmul (v2f64 VECREG:$rA),
4284                               (v2f64 VECREG:$rB)))))]>,
4285     RegConstraint<"$rC = $rT">,
4286     NoEncode<"$rC">;
4287
4288 //===----------------------------------------------------------------------==//
4289 // Floating point negation and absolute value
4290 //===----------------------------------------------------------------------==//
4291
4292 def : Pat<(fneg (v4f32 VECREG:$rA)),
4293           (XORfnegvec (v4f32 VECREG:$rA),
4294                       (v4f32 (ILHUv4i32 0x8000)))>;
4295
4296 def : Pat<(fneg R32FP:$rA),
4297           (XORfneg32 R32FP:$rA, (ILHUr32 0x8000))>;
4298
4299 // Floating point absolute value
4300 // Note: f64 fabs is custom-selected.
4301
4302 def : Pat<(fabs R32FP:$rA),
4303           (ANDfabs32 R32FP:$rA, (IOHLr32 (ILHUr32 0x7fff), 0xffff))>;
4304
4305 def : Pat<(fabs (v4f32 VECREG:$rA)),
4306           (ANDfabsvec (v4f32 VECREG:$rA),
4307                       (IOHLv4i32 (ILHUv4i32 0x7fff), 0xffff))>;
4308
4309 //===----------------------------------------------------------------------===//
4310 // Hint for branch instructions:
4311 //===----------------------------------------------------------------------===//
4312
4313 /* def HBR : SPUInstr<(outs), (ins), "hbr\t" */
4314
4315 //===----------------------------------------------------------------------===//
4316 // Execution, Load NOP (execute NOPs belong in even pipeline, load NOPs belong
4317 // in the odd pipeline)
4318 //===----------------------------------------------------------------------===//
4319
4320 def ENOP : SPUInstr<(outs), (ins), "enop", ExecNOP> {
4321   let Pattern = [];
4322
4323   let Inst{0-10} = 0b10000000010;
4324   let Inst{11-17} = 0;
4325   let Inst{18-24} = 0;
4326   let Inst{25-31} = 0;
4327 }
4328
4329 def LNOP : SPUInstr<(outs), (ins), "lnop", LoadNOP> {
4330   let Pattern = [];
4331
4332   let Inst{0-10} = 0b10000000000;
4333   let Inst{11-17} = 0;
4334   let Inst{18-24} = 0;
4335   let Inst{25-31} = 0;
4336 }
4337
4338 //===----------------------------------------------------------------------===//
4339 // Bit conversions (type conversions between vector/packed types)
4340 // NOTE: Promotions are handled using the XS* instructions.
4341 //===----------------------------------------------------------------------===//
4342 def : Pat<(v16i8 (bitconvert (v8i16 VECREG:$src))), (v16i8 VECREG:$src)>;
4343 def : Pat<(v16i8 (bitconvert (v4i32 VECREG:$src))), (v16i8 VECREG:$src)>;
4344 def : Pat<(v16i8 (bitconvert (v2i64 VECREG:$src))), (v16i8 VECREG:$src)>;
4345 def : Pat<(v16i8 (bitconvert (v4f32 VECREG:$src))), (v16i8 VECREG:$src)>;
4346 def : Pat<(v16i8 (bitconvert (v2f64 VECREG:$src))), (v16i8 VECREG:$src)>;
4347
4348 def : Pat<(v8i16 (bitconvert (v16i8 VECREG:$src))), (v8i16 VECREG:$src)>;
4349 def : Pat<(v8i16 (bitconvert (v4i32 VECREG:$src))), (v8i16 VECREG:$src)>;
4350 def : Pat<(v8i16 (bitconvert (v2i64 VECREG:$src))), (v8i16 VECREG:$src)>;
4351 def : Pat<(v8i16 (bitconvert (v4f32 VECREG:$src))), (v8i16 VECREG:$src)>;
4352 def : Pat<(v8i16 (bitconvert (v2f64 VECREG:$src))), (v8i16 VECREG:$src)>;
4353
4354 def : Pat<(v4i32 (bitconvert (v16i8 VECREG:$src))), (v4i32 VECREG:$src)>;
4355 def : Pat<(v4i32 (bitconvert (v8i16 VECREG:$src))), (v4i32 VECREG:$src)>;
4356 def : Pat<(v4i32 (bitconvert (v2i64 VECREG:$src))), (v4i32 VECREG:$src)>;
4357 def : Pat<(v4i32 (bitconvert (v4f32 VECREG:$src))), (v4i32 VECREG:$src)>;
4358 def : Pat<(v4i32 (bitconvert (v2f64 VECREG:$src))), (v4i32 VECREG:$src)>;
4359
4360 def : Pat<(v2i64 (bitconvert (v16i8 VECREG:$src))), (v2i64 VECREG:$src)>;
4361 def : Pat<(v2i64 (bitconvert (v8i16 VECREG:$src))), (v2i64 VECREG:$src)>;
4362 def : Pat<(v2i64 (bitconvert (v4i32 VECREG:$src))), (v2i64 VECREG:$src)>;
4363 def : Pat<(v2i64 (bitconvert (v4f32 VECREG:$src))), (v2i64 VECREG:$src)>;
4364 def : Pat<(v2i64 (bitconvert (v2f64 VECREG:$src))), (v2i64 VECREG:$src)>;
4365
4366 def : Pat<(v4f32 (bitconvert (v16i8 VECREG:$src))), (v4f32 VECREG:$src)>;
4367 def : Pat<(v4f32 (bitconvert (v8i16 VECREG:$src))), (v4f32 VECREG:$src)>;
4368 def : Pat<(v4f32 (bitconvert (v2i64 VECREG:$src))), (v4f32 VECREG:$src)>;
4369 def : Pat<(v4f32 (bitconvert (v4i32 VECREG:$src))), (v4f32 VECREG:$src)>;
4370 def : Pat<(v4f32 (bitconvert (v2f64 VECREG:$src))), (v4f32 VECREG:$src)>;
4371
4372 def : Pat<(v2f64 (bitconvert (v16i8 VECREG:$src))), (v2f64 VECREG:$src)>;
4373 def : Pat<(v2f64 (bitconvert (v8i16 VECREG:$src))), (v2f64 VECREG:$src)>;
4374 def : Pat<(v2f64 (bitconvert (v4i32 VECREG:$src))), (v2f64 VECREG:$src)>;
4375 def : Pat<(v2f64 (bitconvert (v2i64 VECREG:$src))), (v2f64 VECREG:$src)>;
4376 def : Pat<(v2f64 (bitconvert (v2f64 VECREG:$src))), (v2f64 VECREG:$src)>;
4377
4378 def : Pat<(i128 (bitconvert (v16i8 VECREG:$src))),
4379           (ORi128_vec VECREG:$src)>;
4380 def : Pat<(i128 (bitconvert (v8i16 VECREG:$src))),
4381           (ORi128_vec VECREG:$src)>;
4382 def : Pat<(i128 (bitconvert (v4i32 VECREG:$src))),
4383           (ORi128_vec VECREG:$src)>;
4384 def : Pat<(i128 (bitconvert (v2i64 VECREG:$src))),
4385           (ORi128_vec VECREG:$src)>;
4386 def : Pat<(i128 (bitconvert (v4f32 VECREG:$src))),
4387           (ORi128_vec VECREG:$src)>;
4388 def : Pat<(i128 (bitconvert (v2f64 VECREG:$src))),
4389           (ORi128_vec VECREG:$src)>;
4390
4391 def : Pat<(v16i8 (bitconvert (i128 GPRC:$src))),
4392           (v16i8 (ORvec_i128 GPRC:$src))>;
4393 def : Pat<(v8i16 (bitconvert (i128 GPRC:$src))),
4394           (v8i16 (ORvec_i128 GPRC:$src))>;
4395 def : Pat<(v4i32 (bitconvert (i128 GPRC:$src))),
4396           (v4i32 (ORvec_i128 GPRC:$src))>;
4397 def : Pat<(v2i64 (bitconvert (i128 GPRC:$src))),
4398           (v2i64 (ORvec_i128 GPRC:$src))>;
4399 def : Pat<(v4f32 (bitconvert (i128 GPRC:$src))),
4400           (v4f32 (ORvec_i128 GPRC:$src))>;
4401 def : Pat<(v2f64 (bitconvert (i128 GPRC:$src))),
4402           (v2f64 (ORvec_i128 GPRC:$src))>;
4403
4404 //===----------------------------------------------------------------------===//
4405 // Instruction patterns:
4406 //===----------------------------------------------------------------------===//
4407
4408 // General 32-bit constants:
4409 def : Pat<(i32 imm:$imm),
4410           (IOHLr32 (ILHUr32 (HI16 imm:$imm)), (LO16 imm:$imm))>;
4411
4412 // Single precision float constants:
4413 def : Pat<(f32 fpimm:$imm),
4414           (IOHLf32 (ILHUf32 (HI16_f32 fpimm:$imm)), (LO16_f32 fpimm:$imm))>;
4415
4416 // General constant 32-bit vectors
4417 def : Pat<(v4i32 v4i32Imm:$imm),
4418           (IOHLv4i32 (v4i32 (ILHUv4i32 (HI16_vec v4i32Imm:$imm))),
4419                      (LO16_vec v4i32Imm:$imm))>;
4420
4421 // 8-bit constants
4422 def : Pat<(i8 imm:$imm),
4423           (ILHr8 imm:$imm)>;
4424
4425 //===----------------------------------------------------------------------===//
4426 // Zero/Any/Sign extensions
4427 //===----------------------------------------------------------------------===//
4428
4429 // sext 8->32: Sign extend bytes to words
4430 def : Pat<(sext_inreg R32C:$rSrc, i8),
4431           (XSHWr32 (XSBHr32 R32C:$rSrc))>;
4432
4433 def : Pat<(i32 (sext R8C:$rSrc)),
4434           (XSHWr16 (XSBHr8 R8C:$rSrc))>;
4435
4436 // sext 8->64: Sign extend bytes to double word
4437 def : Pat<(sext_inreg R64C:$rSrc, i8),
4438           (XSWDr64_inreg (XSHWr64 (XSBHr64 R64C:$rSrc)))>;
4439
4440 def : Pat<(i64 (sext R8C:$rSrc)),
4441           (XSWDr64 (XSHWr16 (XSBHr8 R8C:$rSrc)))>;
4442
4443 // zext 8->16: Zero extend bytes to halfwords
4444 def : Pat<(i16 (zext R8C:$rSrc)),
4445           (ANDHIi8i16 R8C:$rSrc, 0xff)>;
4446
4447 // zext 8->32: Zero extend bytes to words
4448 def : Pat<(i32 (zext R8C:$rSrc)),
4449           (ANDIi8i32 R8C:$rSrc, 0xff)>;
4450
4451 // zext 8->64: Zero extend bytes to double words
4452 def : Pat<(i64 (zext R8C:$rSrc)),
4453           (ORi64_v2i64 (SELBv4i32 (ROTQMBYv4i32
4454                                     (ORv4i32_i32 (ANDIi8i32 R8C:$rSrc, 0xff)),
4455                                     0x4),
4456                                   (ILv4i32 0x0),
4457                                   (FSMBIv4i32 0x0f0f)))>;
4458
4459 // anyext 8->16: Extend 8->16 bits, irrespective of sign, preserves high bits
4460 def : Pat<(i16 (anyext R8C:$rSrc)),
4461           (ORHIi8i16 R8C:$rSrc, 0)>;
4462
4463 // anyext 8->32: Extend 8->32 bits, irrespective of sign, preserves high bits
4464 def : Pat<(i32 (anyext R8C:$rSrc)),
4465           (ORIi8i32 R8C:$rSrc, 0)>;
4466
4467 // sext 16->64: Sign extend halfword to double word
4468 def : Pat<(sext_inreg R64C:$rSrc, i16),
4469           (XSWDr64_inreg (XSHWr64 R64C:$rSrc))>;
4470
4471 def : Pat<(sext R16C:$rSrc),
4472           (XSWDr64 (XSHWr16 R16C:$rSrc))>;
4473
4474 // zext 16->32: Zero extend halfwords to words
4475 def : Pat<(i32 (zext R16C:$rSrc)),
4476           (ANDi16i32 R16C:$rSrc, (ILAr32 0xffff))>;
4477
4478 def : Pat<(i32 (zext (and R16C:$rSrc, 0xf))),
4479           (ANDIi16i32 R16C:$rSrc, 0xf)>;
4480
4481 def : Pat<(i32 (zext (and R16C:$rSrc, 0xff))),
4482           (ANDIi16i32 R16C:$rSrc, 0xff)>;
4483
4484 def : Pat<(i32 (zext (and R16C:$rSrc, 0xfff))),
4485           (ANDIi16i32 R16C:$rSrc, 0xfff)>;
4486
4487 // anyext 16->32: Extend 16->32 bits, irrespective of sign
4488 def : Pat<(i32 (anyext R16C:$rSrc)),
4489           (ORIi16i32 R16C:$rSrc, 0)>;
4490
4491 //===----------------------------------------------------------------------===//
4492 // Truncates:
4493 // These truncates are for the SPU's supported types (i8, i16, i32). i64 and
4494 // above are custom lowered.
4495 //===----------------------------------------------------------------------===//
4496
4497 def : Pat<(i8 (trunc GPRC:$src)),
4498           (ORi8_v16i8
4499             (SHUFBgprc GPRC:$src, GPRC:$src,
4500                        (IOHLv4i32 (ILHUv4i32 0x0f0f), 0x0f0f)))>;
4501
4502 def : Pat<(i8 (trunc R64C:$src)),
4503           (ORi8_v16i8
4504             (SHUFBv2i64_m32
4505               (ORv2i64_i64 R64C:$src),
4506               (ORv2i64_i64 R64C:$src),
4507               (IOHLv4i32 (ILHUv4i32 0x0707), 0x0707)))>;
4508
4509 def : Pat<(i8 (trunc R32C:$src)),
4510           (ORi8_v16i8
4511             (SHUFBv4i32_m32
4512                (ORv4i32_i32 R32C:$src),
4513                (ORv4i32_i32 R32C:$src),
4514                (IOHLv4i32 (ILHUv4i32 0x0303), 0x0303)))>;
4515
4516 def : Pat<(i8 (trunc R16C:$src)),
4517           (ORi8_v16i8
4518             (SHUFBv4i32_m32
4519                (ORv8i16_i16 R16C:$src),
4520                (ORv8i16_i16 R16C:$src),
4521                (IOHLv4i32 (ILHUv4i32 0x0303), 0x0303)))>;
4522
4523 def : Pat<(i16 (trunc GPRC:$src)),
4524           (ORi16_v8i16
4525             (SHUFBgprc GPRC:$src, GPRC:$src,
4526                        (IOHLv4i32 (ILHUv4i32 0x0e0f), 0x0e0f)))>;
4527
4528 def : Pat<(i16 (trunc R64C:$src)),
4529           (ORi16_v8i16
4530             (SHUFBv2i64_m32
4531               (ORv2i64_i64 R64C:$src),
4532               (ORv2i64_i64 R64C:$src),
4533               (IOHLv4i32 (ILHUv4i32 0x0607), 0x0607)))>;
4534
4535 def : Pat<(i16 (trunc R32C:$src)),
4536           (ORi16_v8i16
4537             (SHUFBv4i32_m32
4538                (ORv4i32_i32 R32C:$src),
4539                (ORv4i32_i32 R32C:$src),
4540                (IOHLv4i32 (ILHUv4i32 0x0203), 0x0203)))>;
4541
4542 def : Pat<(i32 (trunc GPRC:$src)),
4543           (ORi32_v4i32
4544             (SHUFBgprc GPRC:$src, GPRC:$src,
4545                        (IOHLv4i32 (ILHUv4i32 0x0c0d), 0x0e0f)))>;
4546
4547 def : Pat<(i32 (trunc R64C:$src)),
4548           (ORi32_v4i32
4549             (SHUFBv2i64_m32
4550               (ORv2i64_i64 R64C:$src),
4551               (ORv2i64_i64 R64C:$src),
4552               (IOHLv4i32 (ILHUv4i32 0x0405), 0x0607)))>;
4553
4554 //===----------------------------------------------------------------------===//
4555 // Address generation: SPU, like PPC, has to split addresses into high and
4556 // low parts in order to load them into a register.
4557 //===----------------------------------------------------------------------===//
4558
4559 def : Pat<(SPUaform tglobaladdr:$in, 0),  (ILAlsa tglobaladdr:$in)>;
4560 def : Pat<(SPUaform texternalsym:$in, 0), (ILAlsa texternalsym:$in)>;
4561 def : Pat<(SPUaform tjumptable:$in, 0),   (ILAlsa tjumptable:$in)>;
4562 def : Pat<(SPUaform tconstpool:$in, 0),   (ILAlsa  tconstpool:$in)>;
4563
4564 def : Pat<(SPUindirect (SPUhi tglobaladdr:$in, 0),
4565                        (SPUlo tglobaladdr:$in, 0)),
4566           (IOHLlo (ILHUhi tglobaladdr:$in), tglobaladdr:$in)>;
4567
4568 def : Pat<(SPUindirect (SPUhi texternalsym:$in, 0),
4569                        (SPUlo texternalsym:$in, 0)),
4570           (IOHLlo (ILHUhi texternalsym:$in), texternalsym:$in)>;
4571
4572 def : Pat<(SPUindirect (SPUhi tjumptable:$in, 0),
4573                        (SPUlo tjumptable:$in, 0)),
4574           (IOHLlo (ILHUhi tjumptable:$in), tjumptable:$in)>;
4575
4576 def : Pat<(SPUindirect (SPUhi tconstpool:$in, 0),
4577                        (SPUlo tconstpool:$in, 0)),
4578           (IOHLlo (ILHUhi tconstpool:$in), tconstpool:$in)>;
4579
4580 def : Pat<(add (SPUhi tglobaladdr:$in, 0), (SPUlo tglobaladdr:$in, 0)),
4581           (IOHLlo (ILHUhi tglobaladdr:$in), tglobaladdr:$in)>;
4582
4583 def : Pat<(add (SPUhi texternalsym:$in, 0), (SPUlo texternalsym:$in, 0)),
4584           (IOHLlo (ILHUhi texternalsym:$in), texternalsym:$in)>;
4585
4586 def : Pat<(add (SPUhi tjumptable:$in, 0), (SPUlo tjumptable:$in, 0)),
4587           (IOHLlo (ILHUhi tjumptable:$in), tjumptable:$in)>;
4588
4589 def : Pat<(add (SPUhi tconstpool:$in, 0), (SPUlo tconstpool:$in, 0)),
4590           (IOHLlo (ILHUhi tconstpool:$in), tconstpool:$in)>;
4591
4592 // Intrinsics:
4593 include "CellSDKIntrinsics.td"
4594 // Various math operator instruction sequences
4595 include "SPUMathInstr.td"
4596 // 64-bit "instructions"/support
4597 include "SPU64InstrInfo.td"
4598 // 128-bit "instructions"/support
4599 include "SPU128InstrInfo.td"