lib/Target/CellSPU/SPURegisterInfo.cpp

   1 //===- SPURegisterInfo.cpp - Cell SPU Register Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Cell implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "reginfo"
  15 #include "SPU.h"
  16 #include "SPURegisterInfo.h"
  17 #include "SPURegisterNames.h"
  18 #include "SPUInstrBuilder.h"
  19 #include "SPUSubtarget.h"
  20 #include "SPUMachineFunction.h"
  21 #include "SPUFrameInfo.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineModuleInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineLocation.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/RegisterScavenging.h"
  32 #include "llvm/CodeGen/ValueTypes.h"
  33 #include "llvm/Target/TargetFrameInfo.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/Support/CommandLine.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Support/MathExtras.h"
  41 #include "llvm/Support/raw_ostream.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/STLExtras.h"
  44 #include <cstdlib>
  45
  46 using namespace llvm;
  47
  48 /// getRegisterNumbering - Given the enum value for some register, e.g.
  49 /// PPC::F14, return the number that it corresponds to (e.g. 14).
  50 unsigned SPURegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  51   using namespace SPU;
  52   switch (RegEnum) {
  53   case SPU::R0: return 0;
  54   case SPU::R1: return 1;
  55   case SPU::R2: return 2;
  56   case SPU::R3: return 3;
  57   case SPU::R4: return 4;
  58   case SPU::R5: return 5;
  59   case SPU::R6: return 6;
  60   case SPU::R7: return 7;
  61   case SPU::R8: return 8;
  62   case SPU::R9: return 9;
  63   case SPU::R10: return 10;
  64   case SPU::R11: return 11;
  65   case SPU::R12: return 12;
  66   case SPU::R13: return 13;
  67   case SPU::R14: return 14;
  68   case SPU::R15: return 15;
  69   case SPU::R16: return 16;
  70   case SPU::R17: return 17;
  71   case SPU::R18: return 18;
  72   case SPU::R19: return 19;
  73   case SPU::R20: return 20;
  74   case SPU::R21: return 21;
  75   case SPU::R22: return 22;
  76   case SPU::R23: return 23;
  77   case SPU::R24: return 24;
  78   case SPU::R25: return 25;
  79   case SPU::R26: return 26;
  80   case SPU::R27: return 27;
  81   case SPU::R28: return 28;
  82   case SPU::R29: return 29;
  83   case SPU::R30: return 30;
  84   case SPU::R31: return 31;
  85   case SPU::R32: return 32;
  86   case SPU::R33: return 33;
  87   case SPU::R34: return 34;
  88   case SPU::R35: return 35;
  89   case SPU::R36: return 36;
  90   case SPU::R37: return 37;
  91   case SPU::R38: return 38;
  92   case SPU::R39: return 39;
  93   case SPU::R40: return 40;
  94   case SPU::R41: return 41;
  95   case SPU::R42: return 42;
  96   case SPU::R43: return 43;
  97   case SPU::R44: return 44;
  98   case SPU::R45: return 45;
  99   case SPU::R46: return 46;
 100   case SPU::R47: return 47;
 101   case SPU::R48: return 48;
 102   case SPU::R49: return 49;
 103   case SPU::R50: return 50;
 104   case SPU::R51: return 51;
 105   case SPU::R52: return 52;
 106   case SPU::R53: return 53;
 107   case SPU::R54: return 54;
 108   case SPU::R55: return 55;
 109   case SPU::R56: return 56;
 110   case SPU::R57: return 57;
 111   case SPU::R58: return 58;
 112   case SPU::R59: return 59;
 113   case SPU::R60: return 60;
 114   case SPU::R61: return 61;
 115   case SPU::R62: return 62;
 116   case SPU::R63: return 63;
 117   case SPU::R64: return 64;
 118   case SPU::R65: return 65;
 119   case SPU::R66: return 66;
 120   case SPU::R67: return 67;
 121   case SPU::R68: return 68;
 122   case SPU::R69: return 69;
 123   case SPU::R70: return 70;
 124   case SPU::R71: return 71;
 125   case SPU::R72: return 72;
 126   case SPU::R73: return 73;
 127   case SPU::R74: return 74;
 128   case SPU::R75: return 75;
 129   case SPU::R76: return 76;
 130   case SPU::R77: return 77;
 131   case SPU::R78: return 78;
 132   case SPU::R79: return 79;
 133   case SPU::R80: return 80;
 134   case SPU::R81: return 81;
 135   case SPU::R82: return 82;
 136   case SPU::R83: return 83;
 137   case SPU::R84: return 84;
 138   case SPU::R85: return 85;
 139   case SPU::R86: return 86;
 140   case SPU::R87: return 87;
 141   case SPU::R88: return 88;
 142   case SPU::R89: return 89;
 143   case SPU::R90: return 90;
 144   case SPU::R91: return 91;
 145   case SPU::R92: return 92;
 146   case SPU::R93: return 93;
 147   case SPU::R94: return 94;
 148   case SPU::R95: return 95;
 149   case SPU::R96: return 96;
 150   case SPU::R97: return 97;
 151   case SPU::R98: return 98;
 152   case SPU::R99: return 99;
 153   case SPU::R100: return 100;
 154   case SPU::R101: return 101;
 155   case SPU::R102: return 102;
 156   case SPU::R103: return 103;
 157   case SPU::R104: return 104;
 158   case SPU::R105: return 105;
 159   case SPU::R106: return 106;
 160   case SPU::R107: return 107;
 161   case SPU::R108: return 108;
 162   case SPU::R109: return 109;
 163   case SPU::R110: return 110;
 164   case SPU::R111: return 111;
 165   case SPU::R112: return 112;
 166   case SPU::R113: return 113;
 167   case SPU::R114: return 114;
 168   case SPU::R115: return 115;
 169   case SPU::R116: return 116;
 170   case SPU::R117: return 117;
 171   case SPU::R118: return 118;
 172   case SPU::R119: return 119;
 173   case SPU::R120: return 120;
 174   case SPU::R121: return 121;
 175   case SPU::R122: return 122;
 176   case SPU::R123: return 123;
 177   case SPU::R124: return 124;
 178   case SPU::R125: return 125;
 179   case SPU::R126: return 126;
 180   case SPU::R127: return 127;
 181   default:
 182     report_fatal_error("Unhandled reg in SPURegisterInfo::getRegisterNumbering");
 183   }
 184 }
 185
 186 SPURegisterInfo::SPURegisterInfo(const SPUSubtarget &subtarget,
 187                                  const TargetInstrInfo &tii) :
 188   SPUGenRegisterInfo(SPU::ADJCALLSTACKDOWN, SPU::ADJCALLSTACKUP),
 189   Subtarget(subtarget),
 190   TII(tii)
 191 {
 192 }
 193
 194 // SPU's 128-bit registers used for argument passing:
 195 static const unsigned SPU_ArgRegs[] = {
 196   SPU::R3,  SPU::R4,  SPU::R5,  SPU::R6,  SPU::R7,  SPU::R8,  SPU::R9,
 197   SPU::R10, SPU::R11, SPU::R12, SPU::R13, SPU::R14, SPU::R15, SPU::R16,
 198   SPU::R17, SPU::R18, SPU::R19, SPU::R20, SPU::R21, SPU::R22, SPU::R23,
 199   SPU::R24, SPU::R25, SPU::R26, SPU::R27, SPU::R28, SPU::R29, SPU::R30,
 200   SPU::R31, SPU::R32, SPU::R33, SPU::R34, SPU::R35, SPU::R36, SPU::R37,
 201   SPU::R38, SPU::R39, SPU::R40, SPU::R41, SPU::R42, SPU::R43, SPU::R44,
 202   SPU::R45, SPU::R46, SPU::R47, SPU::R48, SPU::R49, SPU::R50, SPU::R51,
 203   SPU::R52, SPU::R53, SPU::R54, SPU::R55, SPU::R56, SPU::R57, SPU::R58,
 204   SPU::R59, SPU::R60, SPU::R61, SPU::R62, SPU::R63, SPU::R64, SPU::R65,
 205   SPU::R66, SPU::R67, SPU::R68, SPU::R69, SPU::R70, SPU::R71, SPU::R72,
 206   SPU::R73, SPU::R74, SPU::R75, SPU::R76, SPU::R77, SPU::R78, SPU::R79
 207 };
 208
 209 const unsigned *
 210 SPURegisterInfo::getArgRegs()
 211 {
 212   return SPU_ArgRegs;
 213 }
 214
 215 unsigned
 216 SPURegisterInfo::getNumArgRegs()
 217 {
 218   return sizeof(SPU_ArgRegs) / sizeof(SPU_ArgRegs[0]);
 219 }
 220
 221 /// getPointerRegClass - Return the register class to use to hold pointers.
 222 /// This is used for addressing modes.
 223 const TargetRegisterClass *
 224 SPURegisterInfo::getPointerRegClass(unsigned Kind) const {
 225   return &SPU::R32CRegClass;
 226 }
 227
 228 const unsigned *
 229 SPURegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const
 230 {
 231   // Cell ABI calling convention
 232   static const unsigned SPU_CalleeSaveRegs[] = {
 233     SPU::R80, SPU::R81, SPU::R82, SPU::R83,
 234     SPU::R84, SPU::R85, SPU::R86, SPU::R87,
 235     SPU::R88, SPU::R89, SPU::R90, SPU::R91,
 236     SPU::R92, SPU::R93, SPU::R94, SPU::R95,
 237     SPU::R96, SPU::R97, SPU::R98, SPU::R99,
 238     SPU::R100, SPU::R101, SPU::R102, SPU::R103,
 239     SPU::R104, SPU::R105, SPU::R106, SPU::R107,
 240     SPU::R108, SPU::R109, SPU::R110, SPU::R111,
 241     SPU::R112, SPU::R113, SPU::R114, SPU::R115,
 242     SPU::R116, SPU::R117, SPU::R118, SPU::R119,
 243     SPU::R120, SPU::R121, SPU::R122, SPU::R123,
 244     SPU::R124, SPU::R125, SPU::R126, SPU::R127,
 245     SPU::R2,    /* environment pointer */
 246     SPU::R1,    /* stack pointer */
 247     SPU::R0,    /* link register */
 248     0 /* end */
 249   };
 250
 251   return SPU_CalleeSaveRegs;
 252 }
 253
 254 /*!
 255  R0 (link register), R1 (stack pointer) and R2 (environment pointer -- this is
 256  generally unused) are the Cell's reserved registers
 257  */
 258 BitVector SPURegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 259   BitVector Reserved(getNumRegs());
 260   Reserved.set(SPU::R0);                // LR
 261   Reserved.set(SPU::R1);                // SP
 262   Reserved.set(SPU::R2);                // environment pointer
 263   return Reserved;
 264 }
 265
 266 //===----------------------------------------------------------------------===//
 267 // Stack Frame Processing methods
 268 //===----------------------------------------------------------------------===//
 269
 270 // needsFP - Return true if the specified function should have a dedicated frame
 271 // pointer register.  This is true if the function has variable sized allocas or
 272 // if frame pointer elimination is disabled.
 273 //
 274 static bool needsFP(const MachineFunction &MF) {
 275   const MachineFrameInfo *MFI = MF.getFrameInfo();
 276   return DisableFramePointerElim(MF) || MFI->hasVarSizedObjects();
 277 }
 278
 279 //--------------------------------------------------------------------------
 280 // hasFP - Return true if the specified function actually has a dedicated frame
 281 // pointer register.  This is true if the function needs a frame pointer and has
 282 // a non-zero stack size.
 283 bool
 284 SPURegisterInfo::hasFP(const MachineFunction &MF) const {
 285   const MachineFrameInfo *MFI = MF.getFrameInfo();
 286   return MFI->getStackSize() && needsFP(MF);
 287 }
 288
 289 //--------------------------------------------------------------------------
 290 void
 291 SPURegisterInfo::eliminateCallFramePseudoInstr(MachineFunction &MF,
 292                                                MachineBasicBlock &MBB,
 293                                                MachineBasicBlock::iterator I)
 294   const
 295 {
 296   // Simply discard ADJCALLSTACKDOWN, ADJCALLSTACKUP instructions.
 297   MBB.erase(I);
 298 }
 299
 300 unsigned
 301 SPURegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II, int SPAdj,
 302                                      FrameIndexValue *Value,
 303                                      RegScavenger *RS) const
 304 {
 305   unsigned i = 0;
 306   MachineInstr &MI = *II;
 307   MachineBasicBlock &MBB = *MI.getParent();
 308   MachineFunction &MF = *MBB.getParent();
 309   MachineFrameInfo *MFI = MF.getFrameInfo();
 310   DebugLoc dl = II->getDebugLoc();
 311
 312   while (!MI.getOperand(i).isFI()) {
 313     ++i;
 314     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 315   }
 316
 317   MachineOperand &SPOp = MI.getOperand(i);
 318   int FrameIndex = SPOp.getIndex();
 319
 320   // Now add the frame object offset to the offset from r1.
 321   int Offset = MFI->getObjectOffset(FrameIndex);
 322
 323   // Most instructions, except for generated FrameIndex additions using AIr32
 324   // and ILAr32, have the immediate in operand 1. AIr32 and ILAr32 have the
 325   // immediate in operand 2.
 326   unsigned OpNo = 1;
 327   if (MI.getOpcode() == SPU::AIr32 || MI.getOpcode() == SPU::ILAr32)
 328     OpNo = 2;
 329
 330   MachineOperand &MO = MI.getOperand(OpNo);
 331
 332   // Offset is biased by $lr's slot at the bottom.
 333   Offset += MO.getImm() + MFI->getStackSize() + SPUFrameInfo::minStackSize();
 334   assert((Offset & 0xf) == 0
 335          && "16-byte alignment violated in eliminateFrameIndex");
 336
 337   // Replace the FrameIndex with base register with $sp (aka $r1)
 338   SPOp.ChangeToRegister(SPU::R1, false);
 339
 340   // if 'Offset' doesn't fit to the D-form instruction's
 341   // immediate, convert the instruction to X-form
 342   // if the instruction is not an AI (which takes a s10 immediate), assume
 343   // it is a load/store that can take a s14 immediate
 344   if ((MI.getOpcode() == SPU::AIr32 && !isInt<10>(Offset))
 345       || !isInt<14>(Offset)) {
 346     int newOpcode = convertDFormToXForm(MI.getOpcode());
 347     unsigned tmpReg = findScratchRegister(II, RS, &SPU::R32CRegClass, SPAdj);
 348     BuildMI(MBB, II, dl, TII.get(SPU::ILr32), tmpReg )
 349         .addImm(Offset);
 350     BuildMI(MBB, II, dl, TII.get(newOpcode), MI.getOperand(0).getReg())
 351         .addReg(tmpReg, RegState::Kill)
 352         .addReg(SPU::R1);
 353     // remove the replaced D-form instruction
 354     MBB.erase(II);
 355   } else {
 356     MO.ChangeToImmediate(Offset);
 357   }
 358   return 0;
 359 }
 360
 361 /// determineFrameLayout - Determine the size of the frame and maximum call
 362 /// frame size.
 363 void
 364 SPURegisterInfo::determineFrameLayout(MachineFunction &MF) const
 365 {
 366   MachineFrameInfo *MFI = MF.getFrameInfo();
 367
 368   // Get the number of bytes to allocate from the FrameInfo
 369   unsigned FrameSize = MFI->getStackSize();
 370
 371   // Get the alignments provided by the target, and the maximum alignment
 372   // (if any) of the fixed frame objects.
 373   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 374   unsigned Align = std::max(TargetAlign, MFI->getMaxAlignment());
 375   assert(isPowerOf2_32(Align) && "Alignment is not power of 2");
 376   unsigned AlignMask = Align - 1;
 377
 378   // Get the maximum call frame size of all the calls.
 379   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 380
 381   // If we have dynamic alloca then maxCallFrameSize needs to be aligned so
 382   // that allocations will be aligned.
 383   if (MFI->hasVarSizedObjects())
 384     maxCallFrameSize = (maxCallFrameSize + AlignMask) & ~AlignMask;
 385
 386   // Update maximum call frame size.
 387   MFI->setMaxCallFrameSize(maxCallFrameSize);
 388
 389   // Include call frame size in total.
 390   FrameSize += maxCallFrameSize;
 391
 392   // Make sure the frame is aligned.
 393   FrameSize = (FrameSize + AlignMask) & ~AlignMask;
 394
 395   // Update frame info.
 396   MFI->setStackSize(FrameSize);
 397 }
 398
 399 void SPURegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 400                                                            RegScavenger *RS)
 401   const {
 402   // Mark LR and SP unused, since the prolog spills them to stack and
 403   // we don't want anyone else to spill them for us.
 404   //
 405   // Also, unless R2 is really used someday, don't spill it automatically.
 406   MF.getRegInfo().setPhysRegUnused(SPU::R0);
 407   MF.getRegInfo().setPhysRegUnused(SPU::R1);
 408   MF.getRegInfo().setPhysRegUnused(SPU::R2);
 409
 410   MachineFrameInfo *MFI = MF.getFrameInfo();
 411   const TargetRegisterClass *RC = &SPU::R32CRegClass;
 412   RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
 413                                                      RC->getAlignment(),
 414                                                      false));
 415
 416
 417 }
 418
 419 void SPURegisterInfo::emitPrologue(MachineFunction &MF) const
 420 {
 421   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
 422   MachineBasicBlock::iterator MBBI = MBB.begin();
 423   MachineFrameInfo *MFI = MF.getFrameInfo();
 424   MachineModuleInfo &MMI = MF.getMMI();
 425   DebugLoc dl = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 426
 427   // Prepare for debug frame info.
 428   bool hasDebugInfo = MMI.hasDebugInfo();
 429   MCSymbol *FrameLabel = 0;
 430
 431   // Move MBBI back to the beginning of the function.
 432   MBBI = MBB.begin();
 433
 434   // Work out frame sizes.
 435   determineFrameLayout(MF);
 436   int FrameSize = MFI->getStackSize();
 437
 438   assert((FrameSize & 0xf) == 0
 439          && "SPURegisterInfo::emitPrologue: FrameSize not aligned");
 440
 441   // the "empty" frame size is 16 - just the register scavenger spill slot
 442   if (FrameSize > 16 || MFI->adjustsStack()) {
 443     FrameSize = -(FrameSize + SPUFrameInfo::minStackSize());
 444     if (hasDebugInfo) {
 445       // Mark effective beginning of when frame pointer becomes valid.
 446       FrameLabel = MMI.getContext().CreateTempSymbol();
 447       BuildMI(MBB, MBBI, dl, TII.get(SPU::DBG_LABEL)).addSym(FrameLabel);
 448     }
 449
 450     // Adjust stack pointer, spilling $lr -> 16($sp) and $sp -> -FrameSize($sp)
 451     // for the ABI
 452     BuildMI(MBB, MBBI, dl, TII.get(SPU::STQDr32), SPU::R0).addImm(16)
 453       .addReg(SPU::R1);
 454     if (isInt<10>(FrameSize)) {
 455       // Spill $sp to adjusted $sp
 456       BuildMI(MBB, MBBI, dl, TII.get(SPU::STQDr32), SPU::R1).addImm(FrameSize)
 457         .addReg(SPU::R1);
 458       // Adjust $sp by required amout
 459       BuildMI(MBB, MBBI, dl, TII.get(SPU::AIr32), SPU::R1).addReg(SPU::R1)
 460         .addImm(FrameSize);
 461     } else if (isInt<16>(FrameSize)) {
 462       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 463       // $r2 to adjust $sp:
 464       BuildMI(MBB, MBBI, dl, TII.get(SPU::STQDr128), SPU::R2)
 465         .addImm(-16)
 466         .addReg(SPU::R1);
 467       BuildMI(MBB, MBBI, dl, TII.get(SPU::ILr32), SPU::R2)
 468         .addImm(FrameSize);
 469       BuildMI(MBB, MBBI, dl, TII.get(SPU::STQXr32), SPU::R1)
 470         .addReg(SPU::R2)
 471         .addReg(SPU::R1);
 472       BuildMI(MBB, MBBI, dl, TII.get(SPU::Ar32), SPU::R1)
 473         .addReg(SPU::R1)
 474         .addReg(SPU::R2);
 475       BuildMI(MBB, MBBI, dl, TII.get(SPU::SFIr32), SPU::R2)
 476         .addReg(SPU::R2)
 477         .addImm(16);
 478       BuildMI(MBB, MBBI, dl, TII.get(SPU::LQXr128), SPU::R2)
 479         .addReg(SPU::R2)
 480         .addReg(SPU::R1);
 481     } else {
 482       report_fatal_error("Unhandled frame size: " + Twine(FrameSize));
 483     }
 484
 485     if (hasDebugInfo) {
 486       std::vector<MachineMove> &Moves = MMI.getFrameMoves();
 487
 488       // Show update of SP.
 489       MachineLocation SPDst(MachineLocation::VirtualFP);
 490       MachineLocation SPSrc(MachineLocation::VirtualFP, -FrameSize);
 491       Moves.push_back(MachineMove(FrameLabel, SPDst, SPSrc));
 492
 493       // Add callee saved registers to move list.
 494       const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 495       for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
 496         int Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
 497         unsigned Reg = CSI[I].getReg();
 498         if (Reg == SPU::R0) continue;
 499         MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
 500         MachineLocation CSSrc(Reg);
 501         Moves.push_back(MachineMove(FrameLabel, CSDst, CSSrc));
 502       }
 503
 504       // Mark effective beginning of when frame pointer is ready.
 505       MCSymbol *ReadyLabel = MMI.getContext().CreateTempSymbol();
 506       BuildMI(MBB, MBBI, dl, TII.get(SPU::DBG_LABEL)).addSym(ReadyLabel);
 507
 508       MachineLocation FPDst(SPU::R1);
 509       MachineLocation FPSrc(MachineLocation::VirtualFP);
 510       Moves.push_back(MachineMove(ReadyLabel, FPDst, FPSrc));
 511     }
 512   } else {
 513     // This is a leaf function -- insert a branch hint iff there are
 514     // sufficient number instructions in the basic block. Note that
 515     // this is just a best guess based on the basic block's size.
 516     if (MBB.size() >= (unsigned) SPUFrameInfo::branchHintPenalty()) {
 517       MachineBasicBlock::iterator MBBI = prior(MBB.end());
 518       dl = MBBI->getDebugLoc();
 519
 520       // Insert terminator label
 521       BuildMI(MBB, MBBI, dl, TII.get(SPU::DBG_LABEL))
 522         .addSym(MMI.getContext().CreateTempSymbol());
 523     }
 524   }
 525 }
 526
 527 void
 528 SPURegisterInfo::emitEpilogue(MachineFunction &MF, MachineBasicBlock &MBB) const
 529 {
 530   MachineBasicBlock::iterator MBBI = prior(MBB.end());
 531   const MachineFrameInfo *MFI = MF.getFrameInfo();
 532   int FrameSize = MFI->getStackSize();
 533   int LinkSlotOffset = SPUFrameInfo::stackSlotSize();
 534   DebugLoc dl = MBBI->getDebugLoc();
 535
 536   assert(MBBI->getOpcode() == SPU::RET &&
 537          "Can only insert epilog into returning blocks");
 538   assert((FrameSize & 0xf) == 0
 539          && "SPURegisterInfo::emitEpilogue: FrameSize not aligned");
 540
 541   // the "empty" frame size is 16 - just the register scavenger spill slot
 542   if (FrameSize > 16 || MFI->adjustsStack()) {
 543     FrameSize = FrameSize + SPUFrameInfo::minStackSize();
 544     if (isInt<10>(FrameSize + LinkSlotOffset)) {
 545       // Reload $lr, adjust $sp by required amount
 546       // Note: We do this to slightly improve dual issue -- not by much, but it
 547       // is an opportunity for dual issue.
 548       BuildMI(MBB, MBBI, dl, TII.get(SPU::LQDr128), SPU::R0)
 549         .addImm(FrameSize + LinkSlotOffset)
 550         .addReg(SPU::R1);
 551       BuildMI(MBB, MBBI, dl, TII.get(SPU::AIr32), SPU::R1)
 552         .addReg(SPU::R1)
 553         .addImm(FrameSize);
 554     } else if (FrameSize <= (1 << 16) - 1 && FrameSize >= -(1 << 16)) {
 555       // Frame size can be loaded into ILr32n, so temporarily spill $r2 and use
 556       // $r2 to adjust $sp:
 557       BuildMI(MBB, MBBI, dl, TII.get(SPU::STQDr128), SPU::R2)
 558         .addImm(16)
 559         .addReg(SPU::R1);
 560       BuildMI(MBB, MBBI, dl, TII.get(SPU::ILr32), SPU::R2)
 561         .addImm(FrameSize);
 562       BuildMI(MBB, MBBI, dl, TII.get(SPU::Ar32), SPU::R1)
 563         .addReg(SPU::R1)
 564         .addReg(SPU::R2);
 565       BuildMI(MBB, MBBI, dl, TII.get(SPU::LQDr128), SPU::R0)
 566         .addImm(16)
 567         .addReg(SPU::R1);
 568       BuildMI(MBB, MBBI, dl, TII.get(SPU::SFIr32), SPU::R2).
 569         addReg(SPU::R2)
 570         .addImm(16);
 571       BuildMI(MBB, MBBI, dl, TII.get(SPU::LQXr128), SPU::R2)
 572         .addReg(SPU::R2)
 573         .addReg(SPU::R1);
 574     } else {
 575       report_fatal_error("Unhandled frame size: " + Twine(FrameSize));
 576     }
 577    }
 578 }
 579
 580 unsigned
 581 SPURegisterInfo::getRARegister() const
 582 {
 583   return SPU::R0;
 584 }
 585
 586 unsigned
 587 SPURegisterInfo::getFrameRegister(const MachineFunction &MF) const
 588 {
 589   return SPU::R1;
 590 }
 591
 592 void
 593 SPURegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves) const
 594 {
 595   // Initial state of the frame pointer is R1.
 596   MachineLocation Dst(MachineLocation::VirtualFP);
 597   MachineLocation Src(SPU::R1, 0);
 598   Moves.push_back(MachineMove(0, Dst, Src));
 599 }
 600
 601
 602 int
 603 SPURegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 604   // FIXME: Most probably dwarf numbers differs for Linux and Darwin
 605   return SPUGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 606 }
 607
 608 int
 609 SPURegisterInfo::convertDFormToXForm(int dFormOpcode) const
 610 {
 611   switch(dFormOpcode)
 612   {
 613     case SPU::AIr32:     return SPU::Ar32;
 614     case SPU::LQDr32:    return SPU::LQXr32;
 615     case SPU::LQDr128:   return SPU::LQXr128;
 616     case SPU::LQDv16i8:  return SPU::LQXv16i8;
 617     case SPU::LQDv4f32:  return SPU::LQXv4f32;
 618     case SPU::STQDr32:   return SPU::STQXr32;
 619     case SPU::STQDr128:  return SPU::STQXr128;
 620     case SPU::STQDv16i8: return SPU::STQXv16i8;
 621     case SPU::STQDv4i32: return SPU::STQXv4i32;
 622     case SPU::STQDv4f32: return SPU::STQXv4f32;
 623
 624     default: assert( false && "Unhandled D to X-form conversion");
 625   }
 626   // default will assert, but need to return something to keep the
 627   // compiler happy.
 628   return dFormOpcode;
 629 }
 630
 631 // TODO this is already copied from PPC. Could this convenience function
 632 // be moved to the RegScavenger class?
 633 unsigned
 634 SPURegisterInfo::findScratchRegister(MachineBasicBlock::iterator II,
 635                                      RegScavenger *RS,
 636                                      const TargetRegisterClass *RC,
 637                                      int SPAdj) const
 638 {
 639   assert(RS && "Register scavenging must be on");
 640   unsigned Reg = RS->FindUnusedReg(RC);
 641   if (Reg == 0)
 642     Reg = RS->scavengeRegister(RC, II, SPAdj);
 643   assert( Reg && "Register scavenger failed");
 644   return Reg;
 645 }
 646
 647 #include "SPUGenRegisterInfo.inc"