lib/Target/Hexagon/HexagonISelLowering.cpp

   1 //===-- HexagonISelLowering.cpp - Hexagon DAG Lowering Implementation -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the interfaces that Hexagon uses to lower LLVM code
  11 // into a selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "HexagonISelLowering.h"
  16 #include "HexagonMachineFunctionInfo.h"
  17 #include "HexagonSubtarget.h"
  18 #include "HexagonTargetMachine.h"
  19 #include "HexagonTargetObjectFile.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/ValueTypes.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/DerivedTypes.h"
  30 #include "llvm/IR/Function.h"
  31 #include "llvm/IR/GlobalAlias.h"
  32 #include "llvm/IR/GlobalVariable.h"
  33 #include "llvm/IR/InlineAsm.h"
  34 #include "llvm/IR/Intrinsics.h"
  35 #include "llvm/IR/LLVMContext.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Support/raw_ostream.h"
  40
  41 using namespace llvm;
  42
  43 static cl::opt<bool>
  44 EmitJumpTables("hexagon-emit-jump-tables", cl::init(true), cl::Hidden,
  45                cl::desc("Control jump table emission on Hexagon target"));
  46
  47 namespace {
  48 class HexagonCCState : public CCState {
  49   int NumNamedVarArgParams;
  50
  51 public:
  52   HexagonCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  53                  const TargetMachine &TM, SmallVectorImpl<CCValAssign> &locs,
  54                  LLVMContext &C, int NumNamedVarArgParams)
  55       : CCState(CC, isVarArg, MF, TM, locs, C),
  56         NumNamedVarArgParams(NumNamedVarArgParams) {}
  57
  58   int getNumNamedVarArgParams() const { return NumNamedVarArgParams; }
  59 };
  60 }
  61
  62 // Implement calling convention for Hexagon.
  63 static bool
  64 CC_Hexagon(unsigned ValNo, MVT ValVT,
  65            MVT LocVT, CCValAssign::LocInfo LocInfo,
  66            ISD::ArgFlagsTy ArgFlags, CCState &State);
  67
  68 static bool
  69 CC_Hexagon32(unsigned ValNo, MVT ValVT,
  70              MVT LocVT, CCValAssign::LocInfo LocInfo,
  71              ISD::ArgFlagsTy ArgFlags, CCState &State);
  72
  73 static bool
  74 CC_Hexagon64(unsigned ValNo, MVT ValVT,
  75              MVT LocVT, CCValAssign::LocInfo LocInfo,
  76              ISD::ArgFlagsTy ArgFlags, CCState &State);
  77
  78 static bool
  79 RetCC_Hexagon(unsigned ValNo, MVT ValVT,
  80               MVT LocVT, CCValAssign::LocInfo LocInfo,
  81               ISD::ArgFlagsTy ArgFlags, CCState &State);
  82
  83 static bool
  84 RetCC_Hexagon32(unsigned ValNo, MVT ValVT,
  85                 MVT LocVT, CCValAssign::LocInfo LocInfo,
  86                 ISD::ArgFlagsTy ArgFlags, CCState &State);
  87
  88 static bool
  89 RetCC_Hexagon64(unsigned ValNo, MVT ValVT,
  90                 MVT LocVT, CCValAssign::LocInfo LocInfo,
  91                 ISD::ArgFlagsTy ArgFlags, CCState &State);
  92
  93 static bool
  94 CC_Hexagon_VarArg (unsigned ValNo, MVT ValVT,
  95             MVT LocVT, CCValAssign::LocInfo LocInfo,
  96             ISD::ArgFlagsTy ArgFlags, CCState &State) {
  97   HexagonCCState &HState = static_cast<HexagonCCState &>(State);
  98
  99   // NumNamedVarArgParams can not be zero for a VarArg function.
 100   assert((HState.getNumNamedVarArgParams() > 0) &&
 101          "NumNamedVarArgParams is not bigger than zero.");
 102
 103   if ((int)ValNo < HState.getNumNamedVarArgParams()) {
 104     // Deal with named arguments.
 105     return CC_Hexagon(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State);
 106   }
 107
 108   // Deal with un-named arguments.
 109   unsigned ofst;
 110   if (ArgFlags.isByVal()) {
 111     // If pass-by-value, the size allocated on stack is decided
 112     // by ArgFlags.getByValSize(), not by the size of LocVT.
 113     assert ((ArgFlags.getByValSize() > 8) &&
 114             "ByValSize must be bigger than 8 bytes");
 115     ofst = State.AllocateStack(ArgFlags.getByValSize(), 4);
 116     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 117     return false;
 118   }
 119   if (LocVT == MVT::i1 || LocVT == MVT::i8 || LocVT == MVT::i16) {
 120     LocVT = MVT::i32;
 121     ValVT = MVT::i32;
 122     if (ArgFlags.isSExt())
 123       LocInfo = CCValAssign::SExt;
 124     else if (ArgFlags.isZExt())
 125       LocInfo = CCValAssign::ZExt;
 126     else
 127       LocInfo = CCValAssign::AExt;
 128   }
 129   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 130     ofst = State.AllocateStack(4, 4);
 131     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 132     return false;
 133   }
 134   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 135     ofst = State.AllocateStack(8, 8);
 136     State.addLoc(CCValAssign::getMem(ValNo, ValVT, ofst, LocVT, LocInfo));
 137     return false;
 138   }
 139   llvm_unreachable(0);
 140 }
 141
 142
 143 static bool
 144 CC_Hexagon (unsigned ValNo, MVT ValVT,
 145             MVT LocVT, CCValAssign::LocInfo LocInfo,
 146             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 147
 148   if (ArgFlags.isByVal()) {
 149     // Passed on stack.
 150     assert ((ArgFlags.getByValSize() > 8) &&
 151             "ByValSize must be bigger than 8 bytes");
 152     unsigned Offset = State.AllocateStack(ArgFlags.getByValSize(), 4);
 153     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 154     return false;
 155   }
 156
 157   if (LocVT == MVT::i1 || LocVT == MVT::i8 || LocVT == MVT::i16) {
 158     LocVT = MVT::i32;
 159     ValVT = MVT::i32;
 160     if (ArgFlags.isSExt())
 161       LocInfo = CCValAssign::SExt;
 162     else if (ArgFlags.isZExt())
 163       LocInfo = CCValAssign::ZExt;
 164     else
 165       LocInfo = CCValAssign::AExt;
 166   }
 167
 168   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 169     if (!CC_Hexagon32(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 170       return false;
 171   }
 172
 173   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 174     if (!CC_Hexagon64(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 175       return false;
 176   }
 177
 178   return true;  // CC didn't match.
 179 }
 180
 181
 182 static bool CC_Hexagon32(unsigned ValNo, MVT ValVT,
 183                          MVT LocVT, CCValAssign::LocInfo LocInfo,
 184                          ISD::ArgFlagsTy ArgFlags, CCState &State) {
 185
 186   static const uint16_t RegList[] = {
 187     Hexagon::R0, Hexagon::R1, Hexagon::R2, Hexagon::R3, Hexagon::R4,
 188     Hexagon::R5
 189   };
 190   if (unsigned Reg = State.AllocateReg(RegList, 6)) {
 191     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 192     return false;
 193   }
 194
 195   unsigned Offset = State.AllocateStack(4, 4);
 196   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 197   return false;
 198 }
 199
 200 static bool CC_Hexagon64(unsigned ValNo, MVT ValVT,
 201                          MVT LocVT, CCValAssign::LocInfo LocInfo,
 202                          ISD::ArgFlagsTy ArgFlags, CCState &State) {
 203
 204   if (unsigned Reg = State.AllocateReg(Hexagon::D0)) {
 205     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 206     return false;
 207   }
 208
 209   static const uint16_t RegList1[] = {
 210     Hexagon::D1, Hexagon::D2
 211   };
 212   static const uint16_t RegList2[] = {
 213     Hexagon::R1, Hexagon::R3
 214   };
 215   if (unsigned Reg = State.AllocateReg(RegList1, RegList2, 2)) {
 216     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 217     return false;
 218   }
 219
 220   unsigned Offset = State.AllocateStack(8, 8, Hexagon::D2);
 221   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 222   return false;
 223 }
 224
 225 static bool RetCC_Hexagon(unsigned ValNo, MVT ValVT,
 226                           MVT LocVT, CCValAssign::LocInfo LocInfo,
 227                           ISD::ArgFlagsTy ArgFlags, CCState &State) {
 228
 229
 230   if (LocVT == MVT::i1 ||
 231       LocVT == MVT::i8 ||
 232       LocVT == MVT::i16) {
 233     LocVT = MVT::i32;
 234     ValVT = MVT::i32;
 235     if (ArgFlags.isSExt())
 236       LocInfo = CCValAssign::SExt;
 237     else if (ArgFlags.isZExt())
 238       LocInfo = CCValAssign::ZExt;
 239     else
 240       LocInfo = CCValAssign::AExt;
 241   }
 242
 243   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 244     if (!RetCC_Hexagon32(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 245     return false;
 246   }
 247
 248   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 249     if (!RetCC_Hexagon64(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State))
 250     return false;
 251   }
 252
 253   return true;  // CC didn't match.
 254 }
 255
 256 static bool RetCC_Hexagon32(unsigned ValNo, MVT ValVT,
 257                             MVT LocVT, CCValAssign::LocInfo LocInfo,
 258                             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 259
 260   if (LocVT == MVT::i32 || LocVT == MVT::f32) {
 261     if (unsigned Reg = State.AllocateReg(Hexagon::R0)) {
 262       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 263       return false;
 264     }
 265   }
 266
 267   unsigned Offset = State.AllocateStack(4, 4);
 268   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 269   return false;
 270 }
 271
 272 static bool RetCC_Hexagon64(unsigned ValNo, MVT ValVT,
 273                             MVT LocVT, CCValAssign::LocInfo LocInfo,
 274                             ISD::ArgFlagsTy ArgFlags, CCState &State) {
 275   if (LocVT == MVT::i64 || LocVT == MVT::f64) {
 276     if (unsigned Reg = State.AllocateReg(Hexagon::D0)) {
 277       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 278       return false;
 279     }
 280   }
 281
 282   unsigned Offset = State.AllocateStack(8, 8);
 283   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 284   return false;
 285 }
 286
 287 SDValue
 288 HexagonTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG)
 289 const {
 290   return SDValue();
 291 }
 292
 293 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 294 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 295 /// specified by the specific parameter attribute. The copy will be passed as
 296 /// a byval function parameter.  Sometimes what we are copying is the end of a
 297 /// larger object, the part that does not fit in registers.
 298 static SDValue
 299 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 300                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 301                           SDLoc dl) {
 302
 303   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 304   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 305                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 306                        MachinePointerInfo(), MachinePointerInfo());
 307 }
 308
 309
 310 // LowerReturn - Lower ISD::RET. If a struct is larger than 8 bytes and is
 311 // passed by value, the function prototype is modified to return void and
 312 // the value is stored in memory pointed by a pointer passed by caller.
 313 SDValue
 314 HexagonTargetLowering::LowerReturn(SDValue Chain,
 315                                    CallingConv::ID CallConv, bool isVarArg,
 316                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 317                                    const SmallVectorImpl<SDValue> &OutVals,
 318                                    SDLoc dl, SelectionDAG &DAG) const {
 319
 320   // CCValAssign - represent the assignment of the return value to locations.
 321   SmallVector<CCValAssign, 16> RVLocs;
 322
 323   // CCState - Info about the registers and stack slot.
 324   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 325                  getTargetMachine(), RVLocs, *DAG.getContext());
 326
 327   // Analyze return values of ISD::RET
 328   CCInfo.AnalyzeReturn(Outs, RetCC_Hexagon);
 329
 330   SDValue Flag;
 331   SmallVector<SDValue, 4> RetOps(1, Chain);
 332
 333   // Copy the result values into the output registers.
 334   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 335     CCValAssign &VA = RVLocs[i];
 336
 337     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), OutVals[i], Flag);
 338
 339     // Guarantee that all emitted copies are stuck together with flags.
 340     Flag = Chain.getValue(1);
 341     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 342   }
 343
 344   RetOps[0] = Chain;  // Update chain.
 345
 346   // Add the flag if we have it.
 347   if (Flag.getNode())
 348     RetOps.push_back(Flag);
 349
 350   return DAG.getNode(HexagonISD::RET_FLAG, dl, MVT::Other,
 351                      &RetOps[0], RetOps.size());
 352 }
 353
 354
 355
 356
 357 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 358 /// appropriate copies out of appropriate physical registers.  This assumes that
 359 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 360 /// being lowered. Returns a SDNode with the same number of values as the
 361 /// ISD::CALL.
 362 SDValue
 363 HexagonTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 364                                        CallingConv::ID CallConv, bool isVarArg,
 365                                        const
 366                                        SmallVectorImpl<ISD::InputArg> &Ins,
 367                                        SDLoc dl, SelectionDAG &DAG,
 368                                        SmallVectorImpl<SDValue> &InVals,
 369                                        const SmallVectorImpl<SDValue> &OutVals,
 370                                        SDValue Callee) const {
 371
 372   // Assign locations to each value returned by this call.
 373   SmallVector<CCValAssign, 16> RVLocs;
 374
 375   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 376                  getTargetMachine(), RVLocs, *DAG.getContext());
 377
 378   CCInfo.AnalyzeCallResult(Ins, RetCC_Hexagon);
 379
 380   // Copy all of the result registers out of their specified physreg.
 381   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 382     Chain = DAG.getCopyFromReg(Chain, dl,
 383                                RVLocs[i].getLocReg(),
 384                                RVLocs[i].getValVT(), InFlag).getValue(1);
 385     InFlag = Chain.getValue(2);
 386     InVals.push_back(Chain.getValue(0));
 387   }
 388
 389   return Chain;
 390 }
 391
 392 /// LowerCall - Functions arguments are copied from virtual regs to
 393 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
 394 SDValue
 395 HexagonTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
 396                                  SmallVectorImpl<SDValue> &InVals) const {
 397   SelectionDAG &DAG                     = CLI.DAG;
 398   SDLoc &dl                             = CLI.DL;
 399   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 400   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
 401   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
 402   SDValue Chain                         = CLI.Chain;
 403   SDValue Callee                        = CLI.Callee;
 404   bool &isTailCall                      = CLI.IsTailCall;
 405   CallingConv::ID CallConv              = CLI.CallConv;
 406   bool isVarArg                         = CLI.IsVarArg;
 407
 408   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
 409
 410   // Check for varargs.
 411   int NumNamedVarArgParams = -1;
 412   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Callee))
 413   {
 414     const Function* CalleeFn = NULL;
 415     Callee = DAG.getTargetGlobalAddress(GA->getGlobal(), dl, MVT::i32);
 416     if ((CalleeFn = dyn_cast<Function>(GA->getGlobal())))
 417     {
 418       // If a function has zero args and is a vararg function, that's
 419       // disallowed so it must be an undeclared function.  Do not assume
 420       // varargs if the callee is undefined.
 421       if (CalleeFn->isVarArg() &&
 422           CalleeFn->getFunctionType()->getNumParams() != 0) {
 423         NumNamedVarArgParams = CalleeFn->getFunctionType()->getNumParams();
 424       }
 425     }
 426   }
 427
 428   // Analyze operands of the call, assigning locations to each operand.
 429   SmallVector<CCValAssign, 16> ArgLocs;
 430   HexagonCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 431                         getTargetMachine(), ArgLocs, *DAG.getContext(),
 432                         NumNamedVarArgParams);
 433
 434   if (NumNamedVarArgParams > 0)
 435     CCInfo.AnalyzeCallOperands(Outs, CC_Hexagon_VarArg);
 436   else
 437     CCInfo.AnalyzeCallOperands(Outs, CC_Hexagon);
 438
 439
 440   if(isTailCall) {
 441     bool StructAttrFlag =
 442       DAG.getMachineFunction().getFunction()->hasStructRetAttr();
 443     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
 444                                                    isVarArg, IsStructRet,
 445                                                    StructAttrFlag,
 446                                                    Outs, OutVals, Ins, DAG);
 447     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i){
 448       CCValAssign &VA = ArgLocs[i];
 449       if (VA.isMemLoc()) {
 450         isTailCall = false;
 451         break;
 452       }
 453     }
 454     if (isTailCall) {
 455       DEBUG(dbgs () << "Eligible for Tail Call\n");
 456     } else {
 457       DEBUG(dbgs () <<
 458             "Argument must be passed on stack. Not eligible for Tail Call\n");
 459     }
 460   }
 461   // Get a count of how many bytes are to be pushed on the stack.
 462   unsigned NumBytes = CCInfo.getNextStackOffset();
 463   SmallVector<std::pair<unsigned, SDValue>, 16> RegsToPass;
 464   SmallVector<SDValue, 8> MemOpChains;
 465
 466   SDValue StackPtr =
 467     DAG.getCopyFromReg(Chain, dl, TM.getRegisterInfo()->getStackRegister(),
 468                        getPointerTy());
 469
 470   // Walk the register/memloc assignments, inserting copies/loads.
 471   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 472     CCValAssign &VA = ArgLocs[i];
 473     SDValue Arg = OutVals[i];
 474     ISD::ArgFlagsTy Flags = Outs[i].Flags;
 475
 476     // Promote the value if needed.
 477     switch (VA.getLocInfo()) {
 478       default:
 479         // Loc info must be one of Full, SExt, ZExt, or AExt.
 480         llvm_unreachable("Unknown loc info!");
 481       case CCValAssign::Full:
 482         break;
 483       case CCValAssign::SExt:
 484         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 485         break;
 486       case CCValAssign::ZExt:
 487         Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 488         break;
 489       case CCValAssign::AExt:
 490         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 491         break;
 492     }
 493
 494     if (VA.isMemLoc()) {
 495       unsigned LocMemOffset = VA.getLocMemOffset();
 496       SDValue PtrOff = DAG.getConstant(LocMemOffset, StackPtr.getValueType());
 497       PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 498
 499       if (Flags.isByVal()) {
 500         // The argument is a struct passed by value. According to LLVM, "Arg"
 501         // is is pointer.
 502         MemOpChains.push_back(CreateCopyOfByValArgument(Arg, PtrOff, Chain,
 503                                                         Flags, DAG, dl));
 504       } else {
 505         // The argument is not passed by value. "Arg" is a buildin type. It is
 506         // not a pointer.
 507         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 508                                            MachinePointerInfo(),false, false,
 509                                            0));
 510       }
 511       continue;
 512     }
 513
 514     // Arguments that can be passed on register must be kept at RegsToPass
 515     // vector.
 516     if (VA.isRegLoc()) {
 517       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 518     }
 519   }
 520
 521   // Transform all store nodes into one single node because all store
 522   // nodes are independent of each other.
 523   if (!MemOpChains.empty()) {
 524     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &MemOpChains[0],
 525                         MemOpChains.size());
 526   }
 527
 528   if (!isTailCall)
 529     Chain = DAG.getCALLSEQ_START(Chain, DAG.getConstant(NumBytes,
 530                                                         getPointerTy(), true),
 531                                  dl);
 532
 533   // Build a sequence of copy-to-reg nodes chained together with token
 534   // chain and flag operands which copy the outgoing args into registers.
 535   // The InFlag in necessary since all emitted instructions must be
 536   // stuck together.
 537   SDValue InFlag;
 538   if (!isTailCall) {
 539     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 540       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 541                                RegsToPass[i].second, InFlag);
 542       InFlag = Chain.getValue(1);
 543     }
 544   }
 545
 546   // For tail calls lower the arguments to the 'real' stack slot.
 547   if (isTailCall) {
 548     // Force all the incoming stack arguments to be loaded from the stack
 549     // before any new outgoing arguments are stored to the stack, because the
 550     // outgoing stack slots may alias the incoming argument stack slots, and
 551     // the alias isn't otherwise explicit. This is slightly more conservative
 552     // than necessary, because it means that each store effectively depends
 553     // on every argument instead of just those arguments it would clobber.
 554     //
 555     // Do not flag preceding copytoreg stuff together with the following stuff.
 556     InFlag = SDValue();
 557     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 558       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 559                                RegsToPass[i].second, InFlag);
 560       InFlag = Chain.getValue(1);
 561     }
 562     InFlag =SDValue();
 563   }
 564
 565   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 566   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 567   // node so that legalize doesn't hack it.
 568   if (flag_aligned_memcpy) {
 569     const char *MemcpyName =
 570       "__hexagon_memcpy_likely_aligned_min32bytes_mult8bytes";
 571     Callee =
 572       DAG.getTargetExternalSymbol(MemcpyName, getPointerTy());
 573     flag_aligned_memcpy = false;
 574   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 575     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, getPointerTy());
 576   } else if (ExternalSymbolSDNode *S =
 577              dyn_cast<ExternalSymbolSDNode>(Callee)) {
 578     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
 579   }
 580
 581   // Returns a chain & a flag for retval copy to use.
 582   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 583   SmallVector<SDValue, 8> Ops;
 584   Ops.push_back(Chain);
 585   Ops.push_back(Callee);
 586
 587   // Add argument registers to the end of the list so that they are
 588   // known live into the call.
 589   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 590     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 591                                   RegsToPass[i].second.getValueType()));
 592   }
 593
 594   if (InFlag.getNode()) {
 595     Ops.push_back(InFlag);
 596   }
 597
 598   if (isTailCall)
 599     return DAG.getNode(HexagonISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
 600
 601   Chain = DAG.getNode(HexagonISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
 602   InFlag = Chain.getValue(1);
 603
 604   // Create the CALLSEQ_END node.
 605   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 606                              DAG.getIntPtrConstant(0, true), InFlag, dl);
 607   InFlag = Chain.getValue(1);
 608
 609   // Handle result values, copying them out of physregs into vregs that we
 610   // return.
 611   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl, DAG,
 612                          InVals, OutVals, Callee);
 613 }
 614
 615 static bool getIndexedAddressParts(SDNode *Ptr, EVT VT,
 616                                    bool isSEXTLoad, SDValue &Base,
 617                                    SDValue &Offset, bool &isInc,
 618                                    SelectionDAG &DAG) {
 619   if (Ptr->getOpcode() != ISD::ADD)
 620   return false;
 621
 622   if (VT == MVT::i64 || VT == MVT::i32 || VT == MVT::i16 || VT == MVT::i8) {
 623     isInc = (Ptr->getOpcode() == ISD::ADD);
 624     Base = Ptr->getOperand(0);
 625     Offset = Ptr->getOperand(1);
 626     // Ensure that Offset is a constant.
 627     return (isa<ConstantSDNode>(Offset));
 628   }
 629
 630   return false;
 631 }
 632
 633 // TODO: Put this function along with the other isS* functions in
 634 // HexagonISelDAGToDAG.cpp into a common file. Or better still, use the
 635 // functions defined in HexagonOperands.td.
 636 static bool Is_PostInc_S4_Offset(SDNode * S, int ShiftAmount) {
 637   ConstantSDNode *N = cast<ConstantSDNode>(S);
 638
 639   // immS4 predicate - True if the immediate fits in a 4-bit sign extended.
 640   // field.
 641   int64_t v = (int64_t)N->getSExtValue();
 642   int64_t m = 0;
 643   if (ShiftAmount > 0) {
 644     m = v % ShiftAmount;
 645     v = v >> ShiftAmount;
 646   }
 647   return (v <= 7) && (v >= -8) && (m == 0);
 648 }
 649
 650 /// getPostIndexedAddressParts - returns true by value, base pointer and
 651 /// offset pointer and addressing mode by reference if this node can be
 652 /// combined with a load / store to form a post-indexed load / store.
 653 bool HexagonTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 654                                                        SDValue &Base,
 655                                                        SDValue &Offset,
 656                                                        ISD::MemIndexedMode &AM,
 657                                                        SelectionDAG &DAG) const
 658 {
 659   EVT VT;
 660   SDValue Ptr;
 661   bool isSEXTLoad = false;
 662
 663   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 664     VT  = LD->getMemoryVT();
 665     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
 666   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 667     VT  = ST->getMemoryVT();
 668     if (ST->getValue().getValueType() == MVT::i64 && ST->isTruncatingStore()) {
 669       return false;
 670     }
 671   } else {
 672     return false;
 673   }
 674
 675   bool isInc = false;
 676   bool isLegal = getIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
 677                                         isInc, DAG);
 678   // ShiftAmount = number of left-shifted bits in the Hexagon instruction.
 679   int ShiftAmount = VT.getSizeInBits() / 16;
 680   if (isLegal && Is_PostInc_S4_Offset(Offset.getNode(), ShiftAmount)) {
 681     AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
 682     return true;
 683   }
 684
 685   return false;
 686 }
 687
 688 SDValue HexagonTargetLowering::LowerINLINEASM(SDValue Op,
 689                                               SelectionDAG &DAG) const {
 690   SDNode *Node = Op.getNode();
 691   MachineFunction &MF = DAG.getMachineFunction();
 692   HexagonMachineFunctionInfo *FuncInfo =
 693     MF.getInfo<HexagonMachineFunctionInfo>();
 694   switch (Node->getOpcode()) {
 695     case ISD::INLINEASM: {
 696       unsigned NumOps = Node->getNumOperands();
 697       if (Node->getOperand(NumOps-1).getValueType() == MVT::Glue)
 698         --NumOps;  // Ignore the flag operand.
 699
 700       for (unsigned i = InlineAsm::Op_FirstOperand; i != NumOps;) {
 701         if (FuncInfo->hasClobberLR())
 702           break;
 703         unsigned Flags =
 704           cast<ConstantSDNode>(Node->getOperand(i))->getZExtValue();
 705         unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 706         ++i;  // Skip the ID value.
 707
 708         switch (InlineAsm::getKind(Flags)) {
 709         default: llvm_unreachable("Bad flags!");
 710           case InlineAsm::Kind_RegDef:
 711           case InlineAsm::Kind_RegUse:
 712           case InlineAsm::Kind_Imm:
 713           case InlineAsm::Kind_Clobber:
 714           case InlineAsm::Kind_Mem: {
 715             for (; NumVals; --NumVals, ++i) {}
 716             break;
 717           }
 718           case InlineAsm::Kind_RegDefEarlyClobber: {
 719             for (; NumVals; --NumVals, ++i) {
 720               unsigned Reg =
 721                 cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 722
 723               // Check it to be lr
 724               if (Reg == TM.getRegisterInfo()->getRARegister()) {
 725                 FuncInfo->setHasClobberLR(true);
 726                 break;
 727               }
 728             }
 729             break;
 730           }
 731         }
 732       }
 733     }
 734   } // Node->getOpcode
 735   return Op;
 736 }
 737
 738
 739 //
 740 // Taken from the XCore backend.
 741 //
 742 SDValue HexagonTargetLowering::
 743 LowerBR_JT(SDValue Op, SelectionDAG &DAG) const
 744 {
 745   SDValue Chain = Op.getOperand(0);
 746   SDValue Table = Op.getOperand(1);
 747   SDValue Index = Op.getOperand(2);
 748   SDLoc dl(Op);
 749   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
 750   unsigned JTI = JT->getIndex();
 751   MachineFunction &MF = DAG.getMachineFunction();
 752   const MachineJumpTableInfo *MJTI = MF.getJumpTableInfo();
 753   SDValue TargetJT = DAG.getTargetJumpTable(JT->getIndex(), MVT::i32);
 754
 755   // Mark all jump table targets as address taken.
 756   const std::vector<MachineJumpTableEntry> &JTE = MJTI->getJumpTables();
 757   const std::vector<MachineBasicBlock*> &JTBBs = JTE[JTI].MBBs;
 758   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 759     MachineBasicBlock *MBB = JTBBs[i];
 760     MBB->setHasAddressTaken();
 761     // This line is needed to set the hasAddressTaken flag on the BasicBlock
 762     // object.
 763     BlockAddress::get(const_cast<BasicBlock *>(MBB->getBasicBlock()));
 764   }
 765
 766   SDValue JumpTableBase = DAG.getNode(HexagonISD::WrapperJT, dl,
 767                                       getPointerTy(), TargetJT);
 768   SDValue ShiftIndex = DAG.getNode(ISD::SHL, dl, MVT::i32, Index,
 769                                    DAG.getConstant(2, MVT::i32));
 770   SDValue JTAddress = DAG.getNode(ISD::ADD, dl, MVT::i32, JumpTableBase,
 771                                   ShiftIndex);
 772   SDValue LoadTarget = DAG.getLoad(MVT::i32, dl, Chain, JTAddress,
 773                                    MachinePointerInfo(), false, false, false,
 774                                    0);
 775   return DAG.getNode(HexagonISD::BR_JT, dl, MVT::Other, Chain, LoadTarget);
 776 }
 777
 778
 779 SDValue
 780 HexagonTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
 781                                                SelectionDAG &DAG) const {
 782   SDValue Chain = Op.getOperand(0);
 783   SDValue Size = Op.getOperand(1);
 784   SDLoc dl(Op);
 785
 786   unsigned SPReg = getStackPointerRegisterToSaveRestore();
 787
 788   // Get a reference to the stack pointer.
 789   SDValue StackPointer = DAG.getCopyFromReg(Chain, dl, SPReg, MVT::i32);
 790
 791   // Subtract the dynamic size from the actual stack size to
 792   // obtain the new stack size.
 793   SDValue Sub = DAG.getNode(ISD::SUB, dl, MVT::i32, StackPointer, Size);
 794
 795   //
 796   // For Hexagon, the outgoing memory arguments area should be on top of the
 797   // alloca area on the stack i.e., the outgoing memory arguments should be
 798   // at a lower address than the alloca area. Move the alloca area down the
 799   // stack by adding back the space reserved for outgoing arguments to SP
 800   // here.
 801   //
 802   // We do not know what the size of the outgoing args is at this point.
 803   // So, we add a pseudo instruction ADJDYNALLOC that will adjust the
 804   // stack pointer. We patch this instruction with the correct, known
 805   // offset in emitPrologue().
 806   //
 807   // Use a placeholder immediate (zero) for now. This will be patched up
 808   // by emitPrologue().
 809   SDValue ArgAdjust = DAG.getNode(HexagonISD::ADJDYNALLOC, dl,
 810                                   MVT::i32,
 811                                   Sub,
 812                                   DAG.getConstant(0, MVT::i32));
 813
 814   // The Sub result contains the new stack start address, so it
 815   // must be placed in the stack pointer register.
 816   SDValue CopyChain = DAG.getCopyToReg(Chain, dl,
 817                                        TM.getRegisterInfo()->getStackRegister(),
 818                                        Sub);
 819
 820   SDValue Ops[2] = { ArgAdjust, CopyChain };
 821   return DAG.getMergeValues(Ops, 2, dl);
 822 }
 823
 824 SDValue
 825 HexagonTargetLowering::LowerFormalArguments(SDValue Chain,
 826                                             CallingConv::ID CallConv,
 827                                             bool isVarArg,
 828                                             const
 829                                             SmallVectorImpl<ISD::InputArg> &Ins,
 830                                             SDLoc dl, SelectionDAG &DAG,
 831                                             SmallVectorImpl<SDValue> &InVals)
 832 const {
 833
 834   MachineFunction &MF = DAG.getMachineFunction();
 835   MachineFrameInfo *MFI = MF.getFrameInfo();
 836   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 837   HexagonMachineFunctionInfo *FuncInfo =
 838     MF.getInfo<HexagonMachineFunctionInfo>();
 839
 840
 841   // Assign locations to all of the incoming arguments.
 842   SmallVector<CCValAssign, 16> ArgLocs;
 843   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 844                  getTargetMachine(), ArgLocs, *DAG.getContext());
 845
 846   CCInfo.AnalyzeFormalArguments(Ins, CC_Hexagon);
 847
 848   // For LLVM, in the case when returning a struct by value (>8byte),
 849   // the first argument is a pointer that points to the location on caller's
 850   // stack where the return value will be stored. For Hexagon, the location on
 851   // caller's stack is passed only when the struct size is smaller than (and
 852   // equal to) 8 bytes. If not, no address will be passed into callee and
 853   // callee return the result direclty through R0/R1.
 854
 855   SmallVector<SDValue, 4> MemOps;
 856
 857   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 858     CCValAssign &VA = ArgLocs[i];
 859     ISD::ArgFlagsTy Flags = Ins[i].Flags;
 860     unsigned ObjSize;
 861     unsigned StackLocation;
 862     int FI;
 863
 864     if (   (VA.isRegLoc() && !Flags.isByVal())
 865         || (VA.isRegLoc() && Flags.isByVal() && Flags.getByValSize() > 8)) {
 866       // Arguments passed in registers
 867       // 1. int, long long, ptr args that get allocated in register.
 868       // 2. Large struct that gets an register to put its address in.
 869       EVT RegVT = VA.getLocVT();
 870       if (RegVT == MVT::i8 || RegVT == MVT::i16 ||
 871           RegVT == MVT::i32 || RegVT == MVT::f32) {
 872         unsigned VReg =
 873           RegInfo.createVirtualRegister(&Hexagon::IntRegsRegClass);
 874         RegInfo.addLiveIn(VA.getLocReg(), VReg);
 875         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
 876       } else if (RegVT == MVT::i64) {
 877         unsigned VReg =
 878           RegInfo.createVirtualRegister(&Hexagon::DoubleRegsRegClass);
 879         RegInfo.addLiveIn(VA.getLocReg(), VReg);
 880         InVals.push_back(DAG.getCopyFromReg(Chain, dl, VReg, RegVT));
 881       } else {
 882         assert (0);
 883       }
 884     } else if (VA.isRegLoc() && Flags.isByVal() && Flags.getByValSize() <= 8) {
 885       assert (0 && "ByValSize must be bigger than 8 bytes");
 886     } else {
 887       // Sanity check.
 888       assert(VA.isMemLoc());
 889
 890       if (Flags.isByVal()) {
 891         // If it's a byval parameter, then we need to compute the
 892         // "real" size, not the size of the pointer.
 893         ObjSize = Flags.getByValSize();
 894       } else {
 895         ObjSize = VA.getLocVT().getStoreSizeInBits() >> 3;
 896       }
 897
 898       StackLocation = HEXAGON_LRFP_SIZE + VA.getLocMemOffset();
 899       // Create the frame index object for this incoming parameter...
 900       FI = MFI->CreateFixedObject(ObjSize, StackLocation, true);
 901
 902       // Create the SelectionDAG nodes cordl, responding to a load
 903       // from this parameter.
 904       SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
 905
 906       if (Flags.isByVal()) {
 907         // If it's a pass-by-value aggregate, then do not dereference the stack
 908         // location. Instead, we should generate a reference to the stack
 909         // location.
 910         InVals.push_back(FIN);
 911       } else {
 912         InVals.push_back(DAG.getLoad(VA.getLocVT(), dl, Chain, FIN,
 913                                      MachinePointerInfo(), false, false,
 914                                      false, 0));
 915       }
 916     }
 917   }
 918
 919   if (!MemOps.empty())
 920     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &MemOps[0],
 921                         MemOps.size());
 922
 923   if (isVarArg) {
 924     // This will point to the next argument passed via stack.
 925     int FrameIndex = MFI->CreateFixedObject(Hexagon_PointerSize,
 926                                             HEXAGON_LRFP_SIZE +
 927                                             CCInfo.getNextStackOffset(),
 928                                             true);
 929     FuncInfo->setVarArgsFrameIndex(FrameIndex);
 930   }
 931
 932   return Chain;
 933 }
 934
 935 SDValue
 936 HexagonTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
 937   // VASTART stores the address of the VarArgsFrameIndex slot into the
 938   // memory location argument.
 939   MachineFunction &MF = DAG.getMachineFunction();
 940   HexagonMachineFunctionInfo *QFI = MF.getInfo<HexagonMachineFunctionInfo>();
 941   SDValue Addr = DAG.getFrameIndex(QFI->getVarArgsFrameIndex(), MVT::i32);
 942   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 943   return DAG.getStore(Op.getOperand(0), SDLoc(Op), Addr,
 944                       Op.getOperand(1), MachinePointerInfo(SV), false,
 945                       false, 0);
 946 }
 947
 948 SDValue
 949 HexagonTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
 950   SDValue LHS = Op.getOperand(0);
 951   SDValue RHS = Op.getOperand(1);
 952   SDValue CC = Op.getOperand(4);
 953   SDValue TrueVal = Op.getOperand(2);
 954   SDValue FalseVal = Op.getOperand(3);
 955   SDLoc dl(Op);
 956   SDNode* OpNode = Op.getNode();
 957   EVT SVT = OpNode->getValueType(0);
 958
 959   SDValue Cond = DAG.getNode(ISD::SETCC, dl, MVT::i1, LHS, RHS, CC);
 960   return DAG.getNode(ISD::SELECT, dl, SVT, Cond, TrueVal, FalseVal);
 961 }
 962
 963 SDValue
 964 HexagonTargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
 965   EVT ValTy = Op.getValueType();
 966   SDLoc dl(Op);
 967   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 968   SDValue Res;
 969   if (CP->isMachineConstantPoolEntry())
 970     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), ValTy,
 971                                     CP->getAlignment());
 972   else
 973     Res = DAG.getTargetConstantPool(CP->getConstVal(), ValTy,
 974                                     CP->getAlignment());
 975   return DAG.getNode(HexagonISD::CONST32, dl, ValTy, Res);
 976 }
 977
 978 SDValue
 979 HexagonTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const {
 980   const TargetRegisterInfo *TRI = TM.getRegisterInfo();
 981   MachineFunction &MF = DAG.getMachineFunction();
 982   MachineFrameInfo *MFI = MF.getFrameInfo();
 983   MFI->setReturnAddressIsTaken(true);
 984
 985   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
 986     return SDValue();
 987
 988   EVT VT = Op.getValueType();
 989   SDLoc dl(Op);
 990   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 991   if (Depth) {
 992     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
 993     SDValue Offset = DAG.getConstant(4, MVT::i32);
 994     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
 995                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
 996                        MachinePointerInfo(), false, false, false, 0);
 997   }
 998
 999   // Return LR, which contains the return address. Mark it an implicit live-in.
1000   unsigned Reg = MF.addLiveIn(TRI->getRARegister(), getRegClassFor(MVT::i32));
1001   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
1002 }
1003
1004 SDValue
1005 HexagonTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
1006   const HexagonRegisterInfo  *TRI = TM.getRegisterInfo();
1007   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1008   MFI->setFrameAddressIsTaken(true);
1009
1010   EVT VT = Op.getValueType();
1011   SDLoc dl(Op);
1012   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1013   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
1014                                          TRI->getFrameRegister(), VT);
1015   while (Depth--)
1016     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
1017                             MachinePointerInfo(),
1018                             false, false, false, 0);
1019   return FrameAddr;
1020 }
1021
1022 SDValue HexagonTargetLowering::LowerATOMIC_FENCE(SDValue Op,
1023                                                  SelectionDAG& DAG) const {
1024   SDLoc dl(Op);
1025   return DAG.getNode(HexagonISD::BARRIER, dl, MVT::Other, Op.getOperand(0));
1026 }
1027
1028
1029 SDValue HexagonTargetLowering::LowerGLOBALADDRESS(SDValue Op,
1030                                                   SelectionDAG &DAG) const {
1031   SDValue Result;
1032   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1033   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
1034   SDLoc dl(Op);
1035   Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
1036
1037   const HexagonTargetObjectFile &TLOF =
1038       static_cast<const HexagonTargetObjectFile &>(getObjFileLowering());
1039   if (TLOF.IsGlobalInSmallSection(GV, getTargetMachine())) {
1040     return DAG.getNode(HexagonISD::CONST32_GP, dl, getPointerTy(), Result);
1041   }
1042
1043   return DAG.getNode(HexagonISD::CONST32, dl, getPointerTy(), Result);
1044 }
1045
1046 SDValue
1047 HexagonTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
1048   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1049   SDValue BA_SD =  DAG.getTargetBlockAddress(BA, MVT::i32);
1050   SDLoc dl(Op);
1051   return DAG.getNode(HexagonISD::CONST32_GP, dl, getPointerTy(), BA_SD);
1052 }
1053
1054 //===----------------------------------------------------------------------===//
1055 // TargetLowering Implementation
1056 //===----------------------------------------------------------------------===//
1057
1058 HexagonTargetLowering::HexagonTargetLowering(HexagonTargetMachine
1059                                              &targetmachine)
1060   : TargetLowering(targetmachine, new HexagonTargetObjectFile()),
1061     TM(targetmachine) {
1062
1063     const HexagonRegisterInfo* QRI = TM.getRegisterInfo();
1064
1065     // Set up the register classes.
1066     addRegisterClass(MVT::i32, &Hexagon::IntRegsRegClass);
1067     addRegisterClass(MVT::i64, &Hexagon::DoubleRegsRegClass);
1068
1069     if (QRI->Subtarget.hasV5TOps()) {
1070       addRegisterClass(MVT::f32, &Hexagon::IntRegsRegClass);
1071       addRegisterClass(MVT::f64, &Hexagon::DoubleRegsRegClass);
1072     }
1073
1074     addRegisterClass(MVT::i1, &Hexagon::PredRegsRegClass);
1075
1076     computeRegisterProperties();
1077
1078     // Align loop entry
1079     setPrefLoopAlignment(4);
1080
1081     // Limits for inline expansion of memcpy/memmove
1082     MaxStoresPerMemcpy = 6;
1083     MaxStoresPerMemmove = 6;
1084
1085     //
1086     // Library calls for unsupported operations
1087     //
1088
1089     setLibcallName(RTLIB::SINTTOFP_I128_F64, "__hexagon_floattidf");
1090     setLibcallName(RTLIB::SINTTOFP_I128_F32, "__hexagon_floattisf");
1091
1092     setLibcallName(RTLIB::FPTOUINT_F32_I128, "__hexagon_fixunssfti");
1093     setLibcallName(RTLIB::FPTOUINT_F64_I128, "__hexagon_fixunsdfti");
1094
1095     setLibcallName(RTLIB::FPTOSINT_F32_I128, "__hexagon_fixsfti");
1096     setLibcallName(RTLIB::FPTOSINT_F64_I128, "__hexagon_fixdfti");
1097
1098     setLibcallName(RTLIB::SDIV_I32, "__hexagon_divsi3");
1099     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
1100     setLibcallName(RTLIB::SREM_I32, "__hexagon_umodsi3");
1101     setOperationAction(ISD::SREM,  MVT::i32, Expand);
1102
1103     setLibcallName(RTLIB::SDIV_I64, "__hexagon_divdi3");
1104     setOperationAction(ISD::SDIV,  MVT::i64, Expand);
1105     setLibcallName(RTLIB::SREM_I64, "__hexagon_moddi3");
1106     setOperationAction(ISD::SREM,  MVT::i64, Expand);
1107
1108     setLibcallName(RTLIB::UDIV_I32, "__hexagon_udivsi3");
1109     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
1110
1111     setLibcallName(RTLIB::UDIV_I64, "__hexagon_udivdi3");
1112     setOperationAction(ISD::UDIV,  MVT::i64, Expand);
1113
1114     setLibcallName(RTLIB::UREM_I32, "__hexagon_umodsi3");
1115     setOperationAction(ISD::UREM,  MVT::i32, Expand);
1116
1117     setLibcallName(RTLIB::UREM_I64, "__hexagon_umoddi3");
1118     setOperationAction(ISD::UREM,  MVT::i64, Expand);
1119
1120     setLibcallName(RTLIB::DIV_F32, "__hexagon_divsf3");
1121     setOperationAction(ISD::FDIV,  MVT::f32, Expand);
1122
1123     setLibcallName(RTLIB::DIV_F64, "__hexagon_divdf3");
1124     setOperationAction(ISD::FDIV,  MVT::f64, Expand);
1125
1126     setOperationAction(ISD::FSQRT,  MVT::f32, Expand);
1127     setOperationAction(ISD::FSQRT,  MVT::f64, Expand);
1128     setOperationAction(ISD::FSIN,  MVT::f32, Expand);
1129     setOperationAction(ISD::FSIN,  MVT::f64, Expand);
1130
1131     if (QRI->Subtarget.hasV5TOps()) {
1132       // Hexagon V5 Support.
1133       setOperationAction(ISD::FADD,       MVT::f32, Legal);
1134       setOperationAction(ISD::FADD,       MVT::f64, Legal);
1135       setOperationAction(ISD::FP_EXTEND,  MVT::f32, Legal);
1136       setCondCodeAction(ISD::SETOEQ,      MVT::f32, Legal);
1137       setCondCodeAction(ISD::SETOEQ,      MVT::f64, Legal);
1138       setCondCodeAction(ISD::SETUEQ,      MVT::f32, Legal);
1139       setCondCodeAction(ISD::SETUEQ,      MVT::f64, Legal);
1140
1141       setCondCodeAction(ISD::SETOGE,      MVT::f32, Legal);
1142       setCondCodeAction(ISD::SETOGE,      MVT::f64, Legal);
1143       setCondCodeAction(ISD::SETUGE,      MVT::f32, Legal);
1144       setCondCodeAction(ISD::SETUGE,      MVT::f64, Legal);
1145
1146       setCondCodeAction(ISD::SETOGT,      MVT::f32, Legal);
1147       setCondCodeAction(ISD::SETOGT,      MVT::f64, Legal);
1148       setCondCodeAction(ISD::SETUGT,      MVT::f32, Legal);
1149       setCondCodeAction(ISD::SETUGT,      MVT::f64, Legal);
1150
1151       setCondCodeAction(ISD::SETOLE,      MVT::f32, Legal);
1152       setCondCodeAction(ISD::SETOLE,      MVT::f64, Legal);
1153       setCondCodeAction(ISD::SETOLT,      MVT::f32, Legal);
1154       setCondCodeAction(ISD::SETOLT,      MVT::f64, Legal);
1155
1156       setOperationAction(ISD::ConstantFP,  MVT::f32, Legal);
1157       setOperationAction(ISD::ConstantFP,  MVT::f64, Legal);
1158
1159       setOperationAction(ISD::FP_TO_UINT, MVT::i1, Promote);
1160       setOperationAction(ISD::FP_TO_SINT, MVT::i1, Promote);
1161       setOperationAction(ISD::UINT_TO_FP, MVT::i1, Promote);
1162       setOperationAction(ISD::SINT_TO_FP, MVT::i1, Promote);
1163
1164       setOperationAction(ISD::FP_TO_UINT, MVT::i8, Promote);
1165       setOperationAction(ISD::FP_TO_SINT, MVT::i8, Promote);
1166       setOperationAction(ISD::UINT_TO_FP, MVT::i8, Promote);
1167       setOperationAction(ISD::SINT_TO_FP, MVT::i8, Promote);
1168
1169       setOperationAction(ISD::FP_TO_UINT, MVT::i16, Promote);
1170       setOperationAction(ISD::FP_TO_SINT, MVT::i16, Promote);
1171       setOperationAction(ISD::UINT_TO_FP, MVT::i16, Promote);
1172       setOperationAction(ISD::SINT_TO_FP, MVT::i16, Promote);
1173
1174       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Legal);
1175       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Legal);
1176       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Legal);
1177       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Legal);
1178
1179       setOperationAction(ISD::FP_TO_UINT, MVT::i64, Legal);
1180       setOperationAction(ISD::FP_TO_SINT, MVT::i64, Legal);
1181       setOperationAction(ISD::UINT_TO_FP, MVT::i64, Legal);
1182       setOperationAction(ISD::SINT_TO_FP, MVT::i64, Legal);
1183
1184       setOperationAction(ISD::FABS,  MVT::f32, Legal);
1185       setOperationAction(ISD::FABS,  MVT::f64, Expand);
1186
1187       setOperationAction(ISD::FNEG,  MVT::f32, Legal);
1188       setOperationAction(ISD::FNEG,  MVT::f64, Expand);
1189     } else {
1190
1191       // Expand fp<->uint.
1192       setOperationAction(ISD::FP_TO_SINT,  MVT::i32, Expand);
1193       setOperationAction(ISD::FP_TO_UINT,  MVT::i32, Expand);
1194
1195       setOperationAction(ISD::SINT_TO_FP,  MVT::i32, Expand);
1196       setOperationAction(ISD::UINT_TO_FP,  MVT::i32, Expand);
1197
1198       setLibcallName(RTLIB::SINTTOFP_I64_F32, "__hexagon_floatdisf");
1199       setLibcallName(RTLIB::UINTTOFP_I64_F32, "__hexagon_floatundisf");
1200
1201       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__hexagon_floatunsisf");
1202       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__hexagon_floatsisf");
1203
1204       setLibcallName(RTLIB::SINTTOFP_I64_F64, "__hexagon_floatdidf");
1205       setLibcallName(RTLIB::UINTTOFP_I64_F64, "__hexagon_floatundidf");
1206
1207       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__hexagon_floatunsidf");
1208       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__hexagon_floatsidf");
1209
1210       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__hexagon_fixunssfsi");
1211       setLibcallName(RTLIB::FPTOUINT_F32_I64, "__hexagon_fixunssfdi");
1212
1213       setLibcallName(RTLIB::FPTOSINT_F64_I64, "__hexagon_fixdfdi");
1214       setLibcallName(RTLIB::FPTOSINT_F32_I64, "__hexagon_fixsfdi");
1215
1216       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__hexagon_fixunsdfsi");
1217       setLibcallName(RTLIB::FPTOUINT_F64_I64, "__hexagon_fixunsdfdi");
1218
1219       setLibcallName(RTLIB::ADD_F64, "__hexagon_adddf3");
1220       setOperationAction(ISD::FADD,  MVT::f64, Expand);
1221
1222       setLibcallName(RTLIB::ADD_F32, "__hexagon_addsf3");
1223       setOperationAction(ISD::FADD,  MVT::f32, Expand);
1224
1225       setLibcallName(RTLIB::FPEXT_F32_F64, "__hexagon_extendsfdf2");
1226       setOperationAction(ISD::FP_EXTEND,  MVT::f32, Expand);
1227
1228       setLibcallName(RTLIB::OEQ_F32, "__hexagon_eqsf2");
1229       setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
1230
1231       setLibcallName(RTLIB::OEQ_F64, "__hexagon_eqdf2");
1232       setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
1233
1234       setLibcallName(RTLIB::OGE_F32, "__hexagon_gesf2");
1235       setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
1236
1237       setLibcallName(RTLIB::OGE_F64, "__hexagon_gedf2");
1238       setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
1239
1240       setLibcallName(RTLIB::OGT_F32, "__hexagon_gtsf2");
1241       setCondCodeAction(ISD::SETOGT, MVT::f32, Expand);
1242
1243       setLibcallName(RTLIB::OGT_F64, "__hexagon_gtdf2");
1244       setCondCodeAction(ISD::SETOGT, MVT::f64, Expand);
1245
1246       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__hexagon_fixdfsi");
1247       setOperationAction(ISD::FP_TO_SINT, MVT::f64, Expand);
1248
1249       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__hexagon_fixsfsi");
1250       setOperationAction(ISD::FP_TO_SINT, MVT::f32, Expand);
1251
1252       setLibcallName(RTLIB::OLE_F64, "__hexagon_ledf2");
1253       setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
1254
1255       setLibcallName(RTLIB::OLE_F32, "__hexagon_lesf2");
1256       setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
1257
1258       setLibcallName(RTLIB::OLT_F64, "__hexagon_ltdf2");
1259       setCondCodeAction(ISD::SETOLT, MVT::f64, Expand);
1260
1261       setLibcallName(RTLIB::OLT_F32, "__hexagon_ltsf2");
1262       setCondCodeAction(ISD::SETOLT, MVT::f32, Expand);
1263
1264       setLibcallName(RTLIB::MUL_F64, "__hexagon_muldf3");
1265       setOperationAction(ISD::FMUL, MVT::f64, Expand);
1266
1267       setLibcallName(RTLIB::MUL_F32, "__hexagon_mulsf3");
1268       setOperationAction(ISD::MUL, MVT::f32, Expand);
1269
1270       setLibcallName(RTLIB::UNE_F64, "__hexagon_nedf2");
1271       setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
1272
1273       setLibcallName(RTLIB::UNE_F32, "__hexagon_nesf2");
1274
1275       setLibcallName(RTLIB::SUB_F64, "__hexagon_subdf3");
1276       setOperationAction(ISD::SUB, MVT::f64, Expand);
1277
1278       setLibcallName(RTLIB::SUB_F32, "__hexagon_subsf3");
1279       setOperationAction(ISD::SUB, MVT::f32, Expand);
1280
1281       setLibcallName(RTLIB::FPROUND_F64_F32, "__hexagon_truncdfsf2");
1282       setOperationAction(ISD::FP_ROUND, MVT::f64, Expand);
1283
1284       setLibcallName(RTLIB::UO_F64, "__hexagon_unorddf2");
1285       setCondCodeAction(ISD::SETUO, MVT::f64, Expand);
1286
1287       setLibcallName(RTLIB::O_F64, "__hexagon_unorddf2");
1288       setCondCodeAction(ISD::SETO, MVT::f64, Expand);
1289
1290       setLibcallName(RTLIB::O_F32, "__hexagon_unordsf2");
1291       setCondCodeAction(ISD::SETO, MVT::f32, Expand);
1292
1293       setLibcallName(RTLIB::UO_F32, "__hexagon_unordsf2");
1294       setCondCodeAction(ISD::SETUO, MVT::f32, Expand);
1295
1296       setOperationAction(ISD::FABS,  MVT::f32, Expand);
1297       setOperationAction(ISD::FABS,  MVT::f64, Expand);
1298       setOperationAction(ISD::FNEG,  MVT::f32, Expand);
1299       setOperationAction(ISD::FNEG,  MVT::f64, Expand);
1300     }
1301
1302     setLibcallName(RTLIB::SREM_I32, "__hexagon_modsi3");
1303     setOperationAction(ISD::SREM, MVT::i32, Expand);
1304
1305     setIndexedLoadAction(ISD::POST_INC, MVT::i8, Legal);
1306     setIndexedLoadAction(ISD::POST_INC, MVT::i16, Legal);
1307     setIndexedLoadAction(ISD::POST_INC, MVT::i32, Legal);
1308     setIndexedLoadAction(ISD::POST_INC, MVT::i64, Legal);
1309
1310     setIndexedStoreAction(ISD::POST_INC, MVT::i8, Legal);
1311     setIndexedStoreAction(ISD::POST_INC, MVT::i16, Legal);
1312     setIndexedStoreAction(ISD::POST_INC, MVT::i32, Legal);
1313     setIndexedStoreAction(ISD::POST_INC, MVT::i64, Legal);
1314
1315     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
1316
1317     // Turn FP extload into load/fextend.
1318     setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
1319     // Hexagon has a i1 sign extending load.
1320     setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
1321     // Turn FP truncstore into trunc + store.
1322     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
1323
1324     // Custom legalize GlobalAddress nodes into CONST32.
1325     setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
1326     setOperationAction(ISD::GlobalAddress, MVT::i8, Custom);
1327     setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
1328     // Truncate action?
1329     setOperationAction(ISD::TRUNCATE, MVT::i64, Expand);
1330
1331     // Hexagon doesn't have sext_inreg, replace them with shl/sra.
1332     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
1333
1334     // Hexagon has no REM or DIVREM operations.
1335     setOperationAction(ISD::UREM, MVT::i32, Expand);
1336     setOperationAction(ISD::SREM, MVT::i32, Expand);
1337     setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
1338     setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
1339     setOperationAction(ISD::SREM, MVT::i64, Expand);
1340     setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
1341     setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
1342
1343     setOperationAction(ISD::BSWAP, MVT::i64, Expand);
1344
1345     // Lower SELECT_CC to SETCC and SELECT.
1346     setOperationAction(ISD::SELECT_CC, MVT::i32,   Custom);
1347     setOperationAction(ISD::SELECT_CC, MVT::i64,   Custom);
1348
1349     if (QRI->Subtarget.hasV5TOps()) {
1350
1351       // We need to make the operation type of SELECT node to be Custom,
1352       // such that we don't go into the infinite loop of
1353       // select ->  setcc -> select_cc -> select loop.
1354       setOperationAction(ISD::SELECT, MVT::f32, Custom);
1355       setOperationAction(ISD::SELECT, MVT::f64, Custom);
1356
1357       setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
1358       setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
1359       setOperationAction(ISD::SELECT_CC, MVT::Other, Expand);
1360
1361     } else {
1362
1363       // Hexagon has no select or setcc: expand to SELECT_CC.
1364       setOperationAction(ISD::SELECT, MVT::f32, Expand);
1365       setOperationAction(ISD::SELECT, MVT::f64, Expand);
1366
1367       // This is a workaround documented in DAGCombiner.cpp:2892 We don't
1368       // support SELECT_CC on every type.
1369       setOperationAction(ISD::SELECT_CC, MVT::Other,   Expand);
1370
1371     }
1372
1373     if (EmitJumpTables) {
1374       setOperationAction(ISD::BR_JT, MVT::Other, Custom);
1375     } else {
1376       setOperationAction(ISD::BR_JT, MVT::Other, Expand);
1377     }
1378     // Increase jump tables cutover to 5, was 4.
1379     setMinimumJumpTableEntries(5);
1380
1381     setOperationAction(ISD::BR_CC, MVT::f32, Expand);
1382     setOperationAction(ISD::BR_CC, MVT::f64, Expand);
1383     setOperationAction(ISD::BR_CC, MVT::i1,  Expand);
1384     setOperationAction(ISD::BR_CC, MVT::i32, Expand);
1385     setOperationAction(ISD::BR_CC, MVT::i64, Expand);
1386
1387     setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Custom);
1388
1389     setOperationAction(ISD::FSIN , MVT::f64, Expand);
1390     setOperationAction(ISD::FCOS , MVT::f64, Expand);
1391     setOperationAction(ISD::FREM , MVT::f64, Expand);
1392     setOperationAction(ISD::FSIN , MVT::f32, Expand);
1393     setOperationAction(ISD::FCOS , MVT::f32, Expand);
1394     setOperationAction(ISD::FREM , MVT::f32, Expand);
1395     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
1396     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
1397
1398     // In V4, we have double word add/sub with carry. The problem with
1399     // modelling this instruction is that it produces 2 results - Rdd and Px.
1400     // To model update of Px, we will have to use Defs[p0..p3] which will
1401     // cause any predicate live range to spill. So, we pretend we dont't
1402     // have these instructions.
1403     setOperationAction(ISD::ADDE, MVT::i8, Expand);
1404     setOperationAction(ISD::ADDE, MVT::i16, Expand);
1405     setOperationAction(ISD::ADDE, MVT::i32, Expand);
1406     setOperationAction(ISD::ADDE, MVT::i64, Expand);
1407     setOperationAction(ISD::SUBE, MVT::i8, Expand);
1408     setOperationAction(ISD::SUBE, MVT::i16, Expand);
1409     setOperationAction(ISD::SUBE, MVT::i32, Expand);
1410     setOperationAction(ISD::SUBE, MVT::i64, Expand);
1411     setOperationAction(ISD::ADDC, MVT::i8, Expand);
1412     setOperationAction(ISD::ADDC, MVT::i16, Expand);
1413     setOperationAction(ISD::ADDC, MVT::i32, Expand);
1414     setOperationAction(ISD::ADDC, MVT::i64, Expand);
1415     setOperationAction(ISD::SUBC, MVT::i8, Expand);
1416     setOperationAction(ISD::SUBC, MVT::i16, Expand);
1417     setOperationAction(ISD::SUBC, MVT::i32, Expand);
1418     setOperationAction(ISD::SUBC, MVT::i64, Expand);
1419
1420     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
1421     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
1422     setOperationAction(ISD::CTTZ , MVT::i32, Expand);
1423     setOperationAction(ISD::CTTZ , MVT::i64, Expand);
1424     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
1425     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
1426     setOperationAction(ISD::CTLZ , MVT::i32, Expand);
1427     setOperationAction(ISD::CTLZ , MVT::i64, Expand);
1428     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
1429     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
1430     setOperationAction(ISD::ROTL , MVT::i32, Expand);
1431     setOperationAction(ISD::ROTR , MVT::i32, Expand);
1432     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
1433     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
1434     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
1435     setOperationAction(ISD::FPOW , MVT::f64, Expand);
1436     setOperationAction(ISD::FPOW , MVT::f32, Expand);
1437
1438     setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
1439     setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
1440     setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
1441
1442     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
1443     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
1444
1445     setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
1446     setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
1447
1448     setOperationAction(ISD::EH_RETURN,     MVT::Other, Custom);
1449
1450     if (TM.getSubtargetImpl()->isSubtargetV2()) {
1451       setExceptionPointerRegister(Hexagon::R20);
1452       setExceptionSelectorRegister(Hexagon::R21);
1453     } else {
1454       setExceptionPointerRegister(Hexagon::R0);
1455       setExceptionSelectorRegister(Hexagon::R1);
1456     }
1457
1458     // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
1459     setOperationAction(ISD::VASTART           , MVT::Other, Custom);
1460
1461     // Use the default implementation.
1462     setOperationAction(ISD::VAARG             , MVT::Other, Expand);
1463     setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
1464     setOperationAction(ISD::VAEND             , MVT::Other, Expand);
1465     setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
1466     setOperationAction(ISD::STACKRESTORE      , MVT::Other, Expand);
1467
1468
1469     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
1470     setOperationAction(ISD::INLINEASM         , MVT::Other, Custom);
1471
1472     setMinFunctionAlignment(2);
1473
1474     // Needed for DYNAMIC_STACKALLOC expansion.
1475     unsigned StackRegister = TM.getRegisterInfo()->getStackRegister();
1476     setStackPointerRegisterToSaveRestore(StackRegister);
1477     setSchedulingPreference(Sched::VLIW);
1478 }
1479
1480
1481 const char*
1482 HexagonTargetLowering::getTargetNodeName(unsigned Opcode) const {
1483   switch (Opcode) {
1484     default: return 0;
1485     case HexagonISD::CONST32:     return "HexagonISD::CONST32";
1486     case HexagonISD::CONST32_GP: return "HexagonISD::CONST32_GP";
1487     case HexagonISD::CONST32_Int_Real: return "HexagonISD::CONST32_Int_Real";
1488     case HexagonISD::ADJDYNALLOC: return "HexagonISD::ADJDYNALLOC";
1489     case HexagonISD::CMPICC:      return "HexagonISD::CMPICC";
1490     case HexagonISD::CMPFCC:      return "HexagonISD::CMPFCC";
1491     case HexagonISD::BRICC:       return "HexagonISD::BRICC";
1492     case HexagonISD::BRFCC:       return "HexagonISD::BRFCC";
1493     case HexagonISD::SELECT_ICC:  return "HexagonISD::SELECT_ICC";
1494     case HexagonISD::SELECT_FCC:  return "HexagonISD::SELECT_FCC";
1495     case HexagonISD::Hi:          return "HexagonISD::Hi";
1496     case HexagonISD::Lo:          return "HexagonISD::Lo";
1497     case HexagonISD::FTOI:        return "HexagonISD::FTOI";
1498     case HexagonISD::ITOF:        return "HexagonISD::ITOF";
1499     case HexagonISD::CALL:        return "HexagonISD::CALL";
1500     case HexagonISD::RET_FLAG:    return "HexagonISD::RET_FLAG";
1501     case HexagonISD::BR_JT:       return "HexagonISD::BR_JT";
1502     case HexagonISD::TC_RETURN:   return "HexagonISD::TC_RETURN";
1503   case HexagonISD::EH_RETURN: return "HexagonISD::EH_RETURN";
1504   }
1505 }
1506
1507 bool
1508 HexagonTargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
1509   EVT MTy1 = EVT::getEVT(Ty1);
1510   EVT MTy2 = EVT::getEVT(Ty2);
1511   if (!MTy1.isSimple() || !MTy2.isSimple()) {
1512     return false;
1513   }
1514   return ((MTy1.getSimpleVT() == MVT::i64) && (MTy2.getSimpleVT() == MVT::i32));
1515 }
1516
1517 bool HexagonTargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
1518   if (!VT1.isSimple() || !VT2.isSimple()) {
1519     return false;
1520   }
1521   return ((VT1.getSimpleVT() == MVT::i64) && (VT2.getSimpleVT() == MVT::i32));
1522 }
1523
1524 bool
1525 HexagonTargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
1526   // Assuming the caller does not have either a signext or zeroext modifier, and
1527   // only one value is accepted, any reasonable truncation is allowed.
1528   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
1529     return false;
1530
1531   // FIXME: in principle up to 64-bit could be made safe, but it would be very
1532   // fragile at the moment: any support for multiple value returns would be
1533   // liable to disallow tail calls involving i64 -> iN truncation in many cases.
1534   return Ty1->getPrimitiveSizeInBits() <= 32;
1535 }
1536
1537 SDValue
1538 HexagonTargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
1539   SDValue Chain     = Op.getOperand(0);
1540   SDValue Offset    = Op.getOperand(1);
1541   SDValue Handler   = Op.getOperand(2);
1542   SDLoc dl(Op);
1543
1544   // Mark function as containing a call to EH_RETURN.
1545   HexagonMachineFunctionInfo *FuncInfo =
1546     DAG.getMachineFunction().getInfo<HexagonMachineFunctionInfo>();
1547   FuncInfo->setHasEHReturn();
1548
1549   unsigned OffsetReg = Hexagon::R28;
1550
1551   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(),
1552                                   DAG.getRegister(Hexagon::R30, getPointerTy()),
1553                                   DAG.getIntPtrConstant(4));
1554   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
1555                        false, false, 0);
1556   Chain = DAG.getCopyToReg(Chain, dl, OffsetReg, Offset);
1557
1558   // Not needed we already use it as explict input to EH_RETURN.
1559   // MF.getRegInfo().addLiveOut(OffsetReg);
1560
1561   return DAG.getNode(HexagonISD::EH_RETURN, dl, MVT::Other, Chain);
1562 }
1563
1564 SDValue
1565 HexagonTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
1566   switch (Op.getOpcode()) {
1567     default: llvm_unreachable("Should not custom lower this!");
1568     case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
1569     case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
1570       // Frame & Return address.  Currently unimplemented.
1571     case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
1572     case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
1573     case ISD::GlobalTLSAddress:
1574                           llvm_unreachable("TLS not implemented for Hexagon.");
1575     case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, DAG);
1576     case ISD::GlobalAddress:      return LowerGLOBALADDRESS(Op, DAG);
1577     case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
1578     case ISD::VASTART:            return LowerVASTART(Op, DAG);
1579     case ISD::BR_JT:              return LowerBR_JT(Op, DAG);
1580
1581     case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
1582     case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
1583     case ISD::SELECT:             return Op;
1584     case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
1585     case ISD::INLINEASM:          return LowerINLINEASM(Op, DAG);
1586
1587   }
1588 }
1589
1590
1591
1592 //===----------------------------------------------------------------------===//
1593 //                           Hexagon Scheduler Hooks
1594 //===----------------------------------------------------------------------===//
1595 MachineBasicBlock *
1596 HexagonTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1597                                                    MachineBasicBlock *BB)
1598 const {
1599   switch (MI->getOpcode()) {
1600     case Hexagon::ADJDYNALLOC: {
1601       MachineFunction *MF = BB->getParent();
1602       HexagonMachineFunctionInfo *FuncInfo =
1603         MF->getInfo<HexagonMachineFunctionInfo>();
1604       FuncInfo->addAllocaAdjustInst(MI);
1605       return BB;
1606     }
1607     default: llvm_unreachable("Unexpected instr type to insert");
1608   } // switch
1609 }
1610
1611 //===----------------------------------------------------------------------===//
1612 // Inline Assembly Support
1613 //===----------------------------------------------------------------------===//
1614
1615 std::pair<unsigned, const TargetRegisterClass*>
1616 HexagonTargetLowering::getRegForInlineAsmConstraint(const
1617                                                     std::string &Constraint,
1618                                                     MVT VT) const {
1619   if (Constraint.size() == 1) {
1620     switch (Constraint[0]) {
1621     case 'r':   // R0-R31
1622        switch (VT.SimpleTy) {
1623        default:
1624          llvm_unreachable("getRegForInlineAsmConstraint Unhandled data type");
1625        case MVT::i32:
1626        case MVT::i16:
1627        case MVT::i8:
1628        case MVT::f32:
1629          return std::make_pair(0U, &Hexagon::IntRegsRegClass);
1630        case MVT::i64:
1631        case MVT::f64:
1632          return std::make_pair(0U, &Hexagon::DoubleRegsRegClass);
1633       }
1634     default:
1635       llvm_unreachable("Unknown asm register class");
1636     }
1637   }
1638
1639   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
1640 }
1641
1642 /// isFPImmLegal - Returns true if the target can instruction select the
1643 /// specified FP immediate natively. If false, the legalizer will
1644 /// materialize the FP immediate as a load from a constant pool.
1645 bool HexagonTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
1646   const HexagonRegisterInfo* QRI = TM.getRegisterInfo();
1647   return QRI->Subtarget.hasV5TOps();
1648 }
1649
1650 /// isLegalAddressingMode - Return true if the addressing mode represented by
1651 /// AM is legal for this target, for a load/store of the specified type.
1652 bool HexagonTargetLowering::isLegalAddressingMode(const AddrMode &AM,
1653                                                   Type *Ty) const {
1654   // Allows a signed-extended 11-bit immediate field.
1655   if (AM.BaseOffs <= -(1LL << 13) || AM.BaseOffs >= (1LL << 13)-1) {
1656     return false;
1657   }
1658
1659   // No global is ever allowed as a base.
1660   if (AM.BaseGV) {
1661     return false;
1662   }
1663
1664   int Scale = AM.Scale;
1665   if (Scale < 0) Scale = -Scale;
1666   switch (Scale) {
1667   case 0:  // No scale reg, "r+i", "r", or just "i".
1668     break;
1669   default: // No scaled addressing mode.
1670     return false;
1671   }
1672   return true;
1673 }
1674
1675 /// isLegalICmpImmediate - Return true if the specified immediate is legal
1676 /// icmp immediate, that is the target has icmp instructions which can compare
1677 /// a register against the immediate without having to materialize the
1678 /// immediate into a register.
1679 bool HexagonTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
1680   return Imm >= -512 && Imm <= 511;
1681 }
1682
1683 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1684 /// for tail call optimization. Targets which want to do tail call
1685 /// optimization should implement this function.
1686 bool HexagonTargetLowering::IsEligibleForTailCallOptimization(
1687                                  SDValue Callee,
1688                                  CallingConv::ID CalleeCC,
1689                                  bool isVarArg,
1690                                  bool isCalleeStructRet,
1691                                  bool isCallerStructRet,
1692                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
1693                                  const SmallVectorImpl<SDValue> &OutVals,
1694                                  const SmallVectorImpl<ISD::InputArg> &Ins,
1695                                  SelectionDAG& DAG) const {
1696   const Function *CallerF = DAG.getMachineFunction().getFunction();
1697   CallingConv::ID CallerCC = CallerF->getCallingConv();
1698   bool CCMatch = CallerCC == CalleeCC;
1699
1700   // ***************************************************************************
1701   //  Look for obvious safe cases to perform tail call optimization that do not
1702   //  require ABI changes.
1703   // ***************************************************************************
1704
1705   // If this is a tail call via a function pointer, then don't do it!
1706   if (!(dyn_cast<GlobalAddressSDNode>(Callee))
1707       && !(dyn_cast<ExternalSymbolSDNode>(Callee))) {
1708     return false;
1709   }
1710
1711   // Do not optimize if the calling conventions do not match.
1712   if (!CCMatch)
1713     return false;
1714
1715   // Do not tail call optimize vararg calls.
1716   if (isVarArg)
1717     return false;
1718
1719   // Also avoid tail call optimization if either caller or callee uses struct
1720   // return semantics.
1721   if (isCalleeStructRet || isCallerStructRet)
1722     return false;
1723
1724   // In addition to the cases above, we also disable Tail Call Optimization if
1725   // the calling convention code that at least one outgoing argument needs to
1726   // go on the stack. We cannot check that here because at this point that
1727   // information is not available.
1728   return true;
1729 }