lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32
  33 //===----------------------------------------------------------------------===//
  34
  35 //===----------------------------------------------------------------------===//
  36 // Compare
  37 //===----------------------------------------------------------------------===//
  38 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  39     opExtendable = 2 in
  40 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  41   : ALU32Inst <(outs PredRegs:$dst),
  42                (ins IntRegs:$src1, ImmOp:$src2),
  43   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  44   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  45     bits<2> dst;
  46     bits<5> src1;
  47     bits<10> src2;
  48     let CextOpcode = mnemonic;
  49     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  50     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  51
  52     let IClass = 0b0111;
  53
  54     let Inst{27-24} = 0b0101;
  55     let Inst{23-22} = MajOp;
  56     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  57     let Inst{20-16} = src1;
  58     let Inst{13-5}  = src2{8-0};
  59     let Inst{4}     = isNot;
  60     let Inst{3-2}   = 0b00;
  61     let Inst{1-0}   = dst;
  62   }
  63
  64 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  65 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  66 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  67
  68 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  69   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  70         (MI IntRegs:$src1, ImmPred:$src2)>;
  71
  72 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  73 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  74 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  75
  76 //===----------------------------------------------------------------------===//
  77 // ALU32/ALU +
  78 //===----------------------------------------------------------------------===//
  79 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  80   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  81
  82 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
  83
  84 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  85 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  86                   bit IsComm>
  87   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  88              "$Rd = "#mnemonic#"($Rs, $Rt)",
  89              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
  90   let isCommutable = IsComm;
  91   let BaseOpcode = mnemonic#_rr;
  92   let CextOpcode = mnemonic;
  93
  94   bits<5> Rs;
  95   bits<5> Rt;
  96   bits<5> Rd;
  97
  98   let IClass = 0b1111;
  99   let Inst{27} = 0b0;
 100   let Inst{26-24} = MajOp;
 101   let Inst{23-21} = MinOp;
 102   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 103   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 104   let Inst{4-0} = Rd;
 105 }
 106
 107 let hasSideEffects = 0, hasNewValue = 1 in
 108 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 109                        bit OpsRev, bit PredNot, bit PredNew>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 111              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 112              "$Rd = "#mnemonic#"($Rs, $Rt)",
 113              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 114   let isPredicated = 1;
 115   let isPredicatedFalse = PredNot;
 116   let isPredicatedNew = PredNew;
 117   let BaseOpcode = mnemonic#_rr;
 118   let CextOpcode = mnemonic;
 119
 120   bits<2> Pu;
 121   bits<5> Rs;
 122   bits<5> Rt;
 123   bits<5> Rd;
 124
 125   let IClass = 0b1111;
 126   let Inst{27} = 0b1;
 127   let Inst{26-24} = MajOp;
 128   let Inst{23-21} = MinOp;
 129   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 130   let Inst{13} = PredNew;
 131   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 132   let Inst{7} = PredNot;
 133   let Inst{6-5} = Pu;
 134   let Inst{4-0} = Rd;
 135 }
 136
 137 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 138                       bit OpsRev>
 139   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 140   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 141 }
 142
 143 let isCodeGenOnly = 0 in {
 144 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 145 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 146 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 147 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 148 }
 149
 150 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 151                       bits<3> MinOp, bit OpsRev, bit IsComm>
 152   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 153   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 154 }
 155
 156 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 157     isCodeGenOnly = 0 in {
 158   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 159   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 160 }
 161
 162 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 163                          bit OpsRev> {
 164   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 165   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 166   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 167   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 168 }
 169
 170 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 171                           bit OpsRev, bit IsComm> {
 172   let isPredicable = 1 in
 173   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 174   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 175 }
 176
 177 let isCodeGenOnly = 0 in {
 178 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 179 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 180 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 181 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 182 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 183 }
 184
 185 // Pats for instruction selection.
 186 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 187   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 188         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 189
 190 def: BinOp32_pat<add, A2_add, i32>;
 191 def: BinOp32_pat<and, A2_and, i32>;
 192 def: BinOp32_pat<or,  A2_or,  i32>;
 193 def: BinOp32_pat<sub, A2_sub, i32>;
 194 def: BinOp32_pat<xor, A2_xor, i32>;
 195
 196 // A few special cases producing register pairs:
 197 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 198     isCodeGenOnly = 0 in {
 199   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 200
 201   let isPredicable = 1 in
 202     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 203
 204   // Conditional combinew uses "newt/f" instead of "t/fnew".
 205   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 206   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 207   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 208   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 209 }
 210
 211 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 212 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 213   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 214              "$Pd = "#mnemonic#"($Rs, $Rt)",
 215              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 216   let CextOpcode = mnemonic;
 217   let isCommutable = IsComm;
 218   bits<5> Rs;
 219   bits<5> Rt;
 220   bits<2> Pd;
 221
 222   let IClass = 0b1111;
 223   let Inst{27-24} = 0b0010;
 224   let Inst{22-21} = MinOp;
 225   let Inst{20-16} = Rs;
 226   let Inst{12-8} = Rt;
 227   let Inst{4} = IsNeg;
 228   let Inst{3-2} = 0b00;
 229   let Inst{1-0} = Pd;
 230 }
 231
 232 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 233   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 234   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 235   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 236 }
 237
 238 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 239 // that reverse the order of the operands.
 240 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 241
 242 // Pats for compares. They use PatFrags as operands, not SDNodes,
 243 // since seteq/setgt/etc. are defined as ParFrags.
 244 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 245   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 246         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 247
 248 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 249 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 250 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 251
 252 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 253 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 254
 255 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 256   isCodeGenOnly = 0 in
 257 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 258                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 259       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 260   bits<5> Rd;
 261   bits<2> Pu;
 262   bits<5> Rs;
 263   bits<5> Rt;
 264
 265   let CextOpcode = "mux";
 266   let InputType = "reg";
 267   let hasSideEffects = 0;
 268   let IClass = 0b1111;
 269
 270   let Inst{27-24} = 0b0100;
 271   let Inst{20-16} = Rs;
 272   let Inst{12-8} = Rt;
 273   let Inst{6-5} = Pu;
 274   let Inst{4-0} = Rd;
 275 }
 276
 277 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 278          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 279
 280 // Combines the two immediates into a double register.
 281 // Increase complexity to make it greater than any complexity of a combine
 282 // that involves a register.
 283
 284 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 285     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 286     AddedComplexity = 75, isCodeGenOnly = 0 in
 287 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 288   "$Rdd = combine(#$s8, #$S8)",
 289   [(set (i64 DoubleRegs:$Rdd),
 290         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 291     bits<5> Rdd;
 292     bits<8> s8;
 293     bits<8> S8;
 294
 295     let IClass = 0b0111;
 296     let Inst{27-23} = 0b11000;
 297     let Inst{22-16} = S8{7-1};
 298     let Inst{13}    = S8{0};
 299     let Inst{12-5}  = s8;
 300     let Inst{4-0}   = Rdd;
 301   }
 302
 303 //===----------------------------------------------------------------------===//
 304 // Template class for predicated ADD of a reg and an Immediate value.
 305 //===----------------------------------------------------------------------===//
 306 let hasNewValue = 1 in
 307 class T_Addri_Pred <bit PredNot, bit PredNew>
 308   : ALU32_ri <(outs IntRegs:$Rd),
 309               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 310   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 311   ") $Rd = ")#"add($Rs, #$s8)"> {
 312     bits<5> Rd;
 313     bits<2> Pu;
 314     bits<5> Rs;
 315     bits<8> s8;
 316
 317     let isPredicatedNew = PredNew;
 318     let IClass = 0b0111;
 319
 320     let Inst{27-24} = 0b0100;
 321     let Inst{23}    = PredNot;
 322     let Inst{22-21} = Pu;
 323     let Inst{20-16} = Rs;
 324     let Inst{13}    = PredNew;
 325     let Inst{12-5}  = s8;
 326     let Inst{4-0}   = Rd;
 327   }
 328
 329 //===----------------------------------------------------------------------===//
 330 // A2_addi: Add a signed immediate to a register.
 331 //===----------------------------------------------------------------------===//
 332 let hasNewValue = 1 in
 333 class T_Addri <Operand immOp, list<dag> pattern = [] >
 334   : ALU32_ri <(outs IntRegs:$Rd),
 335               (ins IntRegs:$Rs, immOp:$s16),
 336   "$Rd = add($Rs, #$s16)", pattern,
 337   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 338   "", ALU32_ADDI_tc_1_SLOT0123> {
 339     bits<5> Rd;
 340     bits<5> Rs;
 341     bits<16> s16;
 342
 343     let IClass = 0b1011;
 344
 345     let Inst{27-21} = s16{15-9};
 346     let Inst{20-16} = Rs;
 347     let Inst{13-5}  = s16{8-0};
 348     let Inst{4-0}   = Rd;
 349   }
 350
 351 //===----------------------------------------------------------------------===//
 352 // Multiclass for ADD of a register and an immediate value.
 353 //===----------------------------------------------------------------------===//
 354 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 355   let isPredicatedFalse = PredNot in {
 356     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 357     // Predicate new
 358     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 359   }
 360 }
 361
 362 let isExtendable = 1, InputType = "imm" in
 363 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 364   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 365     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 366     isPredicable = 1 in
 367     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 368                         [(set (i32 IntRegs:$Rd),
 369                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 370
 371     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 372     hasSideEffects = 0, isPredicated = 1 in {
 373       defm Pt : Addri_Pred<mnemonic, 0>;
 374       defm NotPt : Addri_Pred<mnemonic, 1>;
 375     }
 376   }
 377 }
 378
 379 let isCodeGenOnly = 0 in
 380 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 381
 382 //===----------------------------------------------------------------------===//
 383 // Template class used for the following ALU32 instructions.
 384 // Rd=and(Rs,#s10)
 385 // Rd=or(Rs,#s10)
 386 //===----------------------------------------------------------------------===//
 387 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 388 InputType = "imm", hasNewValue = 1 in
 389 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 390   : ALU32_ri <(outs IntRegs:$Rd),
 391               (ins IntRegs:$Rs, s10Ext:$s10),
 392   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 393   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 394     bits<5> Rd;
 395     bits<5> Rs;
 396     bits<10> s10;
 397     let CextOpcode = mnemonic;
 398
 399     let IClass = 0b0111;
 400
 401     let Inst{27-24} = 0b0110;
 402     let Inst{23-22} = MinOp;
 403     let Inst{21}    = s10{9};
 404     let Inst{20-16} = Rs;
 405     let Inst{13-5}  = s10{8-0};
 406     let Inst{4-0}   = Rd;
 407   }
 408
 409 let isCodeGenOnly = 0 in {
 410 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 411 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 412 }
 413
 414 // Subtract register from immediate
 415 // Rd32=sub(#s10,Rs32)
 416 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 417 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 418 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 419   "$Rd = sub(#$s10, $Rs)" ,
 420   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 421   ImmRegRel {
 422     bits<5> Rd;
 423     bits<10> s10;
 424     bits<5> Rs;
 425
 426     let IClass = 0b0111;
 427
 428     let Inst{27-22} = 0b011001;
 429     let Inst{21}    = s10{9};
 430     let Inst{20-16} = Rs;
 431     let Inst{13-5}  = s10{8-0};
 432     let Inst{4-0}   = Rd;
 433   }
 434
 435 // Nop.
 436 let hasSideEffects = 0, isCodeGenOnly = 0 in
 437 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 438   let IClass = 0b0111;
 439   let Inst{27-24} = 0b1111;
 440 }
 441 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 442 def : Pat<(not (i32 IntRegs:$src1)),
 443           (SUB_ri -1, (i32 IntRegs:$src1))>;
 444
 445 let hasSideEffects = 0, hasNewValue = 1 in
 446 class T_tfr16<bit isHi>
 447   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 448   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 449   [], "$src1 = $Rx" > {
 450     bits<5> Rx;
 451     bits<16> u16;
 452
 453     let IClass = 0b0111;
 454     let Inst{27-26} = 0b00;
 455     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 456     let Inst{23-22} = u16{15-14};
 457     let Inst{21}    = 0b1;
 458     let Inst{20-16} = Rx;
 459     let Inst{13-0}  = u16{13-0};
 460   }
 461
 462 let isCodeGenOnly = 0 in {
 463 def A2_tfril: T_tfr16<0>;
 464 def A2_tfrih: T_tfr16<1>;
 465 }
 466
 467 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 468 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 469 class T_tfr_pred<bit isPredNot, bit isPredNew>
 470   : ALU32Inst<(outs IntRegs:$dst),
 471               (ins PredRegs:$src1, IntRegs:$src2),
 472               "if ("#!if(isPredNot, "!", "")#
 473               "$src1"#!if(isPredNew, ".new", "")#
 474               ") $dst = $src2"> {
 475     bits<5> dst;
 476     bits<2> src1;
 477     bits<5> src2;
 478
 479     let isPredicatedFalse = isPredNot;
 480     let isPredicatedNew = isPredNew;
 481     let IClass = 0b0111;
 482
 483     let Inst{27-24} = 0b0100;
 484     let Inst{23} = isPredNot;
 485     let Inst{13} = isPredNew;
 486     let Inst{12-5} = 0;
 487     let Inst{4-0} = dst;
 488     let Inst{22-21} = src1;
 489     let Inst{20-16} = src2;
 490   }
 491
 492 let isPredicable = 1 in
 493 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 494               "$dst = $src"> {
 495     bits<5> dst;
 496     bits<5> src;
 497
 498     let IClass = 0b0111;
 499
 500     let Inst{27-21} = 0b0000011;
 501     let Inst{20-16} = src;
 502     let Inst{13}    = 0b0;
 503     let Inst{4-0}   = dst;
 504   }
 505
 506 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 507 multiclass tfr_base<string CextOp> {
 508   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 509     def NAME : T_tfr;
 510
 511     // Predicate
 512     def t : T_tfr_pred<0, 0>;
 513     def f : T_tfr_pred<1, 0>;
 514     // Predicate new
 515     def tnew : T_tfr_pred<0, 1>;
 516     def fnew : T_tfr_pred<1, 1>;
 517   }
 518 }
 519
 520 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 521 // Please don't add bits to this instruction as it'll be converted into
 522 // 'combine' before object code emission.
 523 let isPredicated = 1 in
 524 class T_tfrp_pred<bit PredNot, bit PredNew>
 525   : ALU32_rr <(outs DoubleRegs:$dst),
 526               (ins PredRegs:$src1, DoubleRegs:$src2),
 527   "if ("#!if(PredNot, "!", "")#"$src1"
 528         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 529     let isPredicatedFalse = PredNot;
 530     let isPredicatedNew = PredNew;
 531   }
 532
 533 // Assembler mapped to A2_combinew.
 534 // Please don't add bits to this instruction as it'll be converted into
 535 // 'combine' before object code emission.
 536 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 537                (ins DoubleRegs:$src),
 538     "$dst = $src">;
 539
 540 let hasSideEffects = 0 in
 541 multiclass TFR64_base<string BaseName> {
 542   let BaseOpcode = BaseName in {
 543     let isPredicable = 1 in
 544     def NAME : T_tfrp;
 545     // Predicate
 546     def t : T_tfrp_pred <0, 0>;
 547     def f : T_tfrp_pred <1, 0>;
 548     // Predicate new
 549     def tnew : T_tfrp_pred <0, 1>;
 550     def fnew : T_tfrp_pred <1, 1>;
 551   }
 552 }
 553
 554 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 555     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 556     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 557 class T_TFRI_Pred<bit PredNot, bit PredNew>
 558   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 559     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 560     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 561   let isPredicatedFalse = PredNot;
 562   let isPredicatedNew = PredNew;
 563
 564   bits<5> Rd;
 565   bits<2> Pu;
 566   bits<12> s12;
 567
 568   let IClass = 0b0111;
 569   let Inst{27-24} = 0b1110;
 570   let Inst{23} = PredNot;
 571   let Inst{22-21} = Pu;
 572   let Inst{20} = 0b0;
 573   let Inst{19-16,12-5} = s12;
 574   let Inst{13} = PredNew;
 575   let Inst{4-0} = Rd;
 576 }
 577
 578 let isCodeGenOnly = 0 in {
 579 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 580 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 581 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 582 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 583 }
 584
 585 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 586     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 587     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 588     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 589     isCodeGenOnly = 0 in
 590 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 591     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 592     ImmRegRel, PredRel {
 593   bits<5> Rd;
 594   bits<16> s16;
 595
 596   let IClass = 0b0111;
 597   let Inst{27-24} = 0b1000;
 598   let Inst{23-22,20-16,13-5} = s16;
 599   let Inst{4-0} = Rd;
 600 }
 601
 602 let isCodeGenOnly = 0 in
 603 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 604 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 605
 606 // Assembler mapped
 607 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1 in
 608 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 609                       "$dst = #$src1",
 610                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 611
 612 // TODO: see if this instruction can be deleted..
 613 let isExtendable = 1, opExtendable = 1, opExtentBits = 6 in
 614 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 615                          "$dst = #$src1">;
 616
 617 //===----------------------------------------------------------------------===//
 618 // ALU32/ALU -
 619 //===----------------------------------------------------------------------===//
 620
 621
 622 //===----------------------------------------------------------------------===//
 623 // ALU32/PERM +
 624 //===----------------------------------------------------------------------===//
 625 // Scalar mux register immediate.
 626 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 627     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 628 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 629       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 630   bits<5> Rd;
 631   bits<2> Pu;
 632   bits<8> s8;
 633   bits<5> Rs;
 634
 635   let IClass = 0b0111;
 636   let Inst{27-24} = 0b0011;
 637   let Inst{23} = MajOp;
 638   let Inst{22-21} = Pu;
 639   let Inst{20-16} = Rs;
 640   let Inst{13}    = 0b0;
 641   let Inst{12-5}  = s8;
 642   let Inst{4-0}   = Rd;
 643 }
 644
 645 let opExtendable = 2, isCodeGenOnly = 0 in
 646 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 647                            "$Rd = mux($Pu, #$s8, $Rs)">;
 648
 649 let opExtendable = 3, isCodeGenOnly = 0 in
 650 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 651                            "$Rd = mux($Pu, $Rs, #$s8)">;
 652
 653 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 654           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 655
 656 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 657           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 658
 659 // C2_muxii: Scalar mux immediates.
 660 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 661     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 662 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 663                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 664   "$Rd = mux($Pu, #$s8, #$S8)" ,
 665   [(set (i32 IntRegs:$Rd),
 666         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 667     bits<5> Rd;
 668     bits<2> Pu;
 669     bits<8> s8;
 670     bits<8> S8;
 671
 672     let IClass = 0b0111;
 673
 674     let Inst{27-25} = 0b101;
 675     let Inst{24-23} = Pu;
 676     let Inst{22-16} = S8{7-1};
 677     let Inst{13}    = S8{0};
 678     let Inst{12-5}  = s8;
 679     let Inst{4-0}   = Rd;
 680   }
 681
 682 //===----------------------------------------------------------------------===//
 683 // template class for non-predicated alu32_2op instructions
 684 // - aslh, asrh, sxtb, sxth, zxth
 685 //===----------------------------------------------------------------------===//
 686 let hasNewValue = 1, opNewValue = 0 in
 687 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 688     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 689     "$Rd = "#mnemonic#"($Rs)", [] > {
 690   bits<5> Rd;
 691   bits<5> Rs;
 692
 693   let IClass = 0b0111;
 694
 695   let Inst{27-24} = 0b0000;
 696   let Inst{23-21} = minOp;
 697   let Inst{13} = 0b0;
 698   let Inst{4-0} = Rd;
 699   let Inst{20-16} = Rs;
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // template class for predicated alu32_2op instructions
 704 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 705 //===----------------------------------------------------------------------===//
 706 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 707     hasNewValue = 1, opNewValue = 0 in
 708 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 709     bit isPredNew > :
 710     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 711     !if(isPredNot, "if (!$Pu", "if ($Pu")
 712     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 713   bits<5> Rd;
 714   bits<2> Pu;
 715   bits<5> Rs;
 716
 717   let IClass = 0b0111;
 718
 719   let Inst{27-24} = 0b0000;
 720   let Inst{23-21} = minOp;
 721   let Inst{13} = 0b1;
 722   let Inst{11} = isPredNot;
 723   let Inst{10} = isPredNew;
 724   let Inst{4-0} = Rd;
 725   let Inst{9-8} = Pu;
 726   let Inst{20-16} = Rs;
 727 }
 728
 729 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 730   let isPredicatedFalse = PredNot in {
 731     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 732
 733     // Predicate new
 734     let isPredicatedNew = 1 in
 735     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 736   }
 737 }
 738
 739 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 740   let BaseOpcode = mnemonic in {
 741     let isPredicable = 1, hasSideEffects = 0 in
 742     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 743
 744     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 745       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 746       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 747     }
 748   }
 749 }
 750
 751 let isCodeGenOnly = 0 in {
 752 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 753 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 754 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 755 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 756 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 757 }
 758
 759 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 760 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 761 // predicated forms while 'and' doesn't. Since integrated assembler can't
 762 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 763 // immediate operand is set to '255'.
 764
 765 let hasNewValue = 1, opNewValue = 0 in
 766 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 767   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 768     bits<5> Rd;
 769     bits<5> Rs;
 770     bits<10> s10 = 255;
 771
 772     let IClass = 0b0111;
 773
 774     let Inst{27-22} = 0b011000;
 775     let Inst{4-0} = Rd;
 776     let Inst{20-16} = Rs;
 777     let Inst{21} = s10{9};
 778     let Inst{13-5} = s10{8-0};
 779 }
 780
 781 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 782 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 783   let BaseOpcode = mnemonic in {
 784     let isPredicable = 1, hasSideEffects = 0 in
 785     def A2_#NAME : T_ZXTB;
 786
 787     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 788       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 789       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 790     }
 791   }
 792 }
 793
 794 let isCodeGenOnly=0 in
 795 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 796
 797 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 798 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 799 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 800 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 801
 802 // Mux.
 803 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 804                                                    DoubleRegs:$src2,
 805                                                    DoubleRegs:$src3),
 806             "$dst = vmux($src1, $src2, $src3)",
 807             []>;
 808
 809
 810 //===----------------------------------------------------------------------===//
 811 // ALU32/PERM -
 812 //===----------------------------------------------------------------------===//
 813
 814
 815 //===----------------------------------------------------------------------===//
 816 // ALU32/PRED +
 817 //===----------------------------------------------------------------------===//
 818
 819 // SDNode for converting immediate C to C-1.
 820 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 821    // Return the byte immediate const-1 as an SDNode.
 822    int32_t imm = N->getSExtValue();
 823    return XformSToSM1Imm(imm);
 824 }]>;
 825
 826 // SDNode for converting immediate C to C-1.
 827 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 828    // Return the byte immediate const-1 as an SDNode.
 829    uint32_t imm = N->getZExtValue();
 830    return XformUToUM1Imm(imm);
 831 }]>;
 832
 833 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 834     "$dst = cl0($src1)",
 835     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 836
 837 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 838     "$dst = ct0($src1)",
 839     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 840
 841 //===----------------------------------------------------------------------===//
 842 // ALU32/PRED -
 843 //===----------------------------------------------------------------------===//
 844
 845
 846 //===----------------------------------------------------------------------===//
 847 // ALU64/ALU +
 848 //===----------------------------------------------------------------------===//// Add.
 849 //===----------------------------------------------------------------------===//
 850 // Template Class
 851 // Add/Subtract halfword
 852 // Rd=add(Rt.L,Rs.[HL])[:sat]
 853 // Rd=sub(Rt.L,Rs.[HL])[:sat]
 854 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
 855 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
 856 //===----------------------------------------------------------------------===//
 857
 858 let  hasNewValue = 1, opNewValue = 0 in
 859 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
 860   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 861   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
 862           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
 863           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
 864           #!if(isSat,":sat","")
 865           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
 866     bits<5> Rd;
 867     bits<5> Rt;
 868     bits<5> Rs;
 869     let IClass = 0b1101;
 870
 871     let Inst{27-23} = 0b01010;
 872     let Inst{22} = hasShift;
 873     let Inst{21} = isSub;
 874     let Inst{7} = isSat;
 875     let Inst{6-5} = LHbits;
 876     let Inst{4-0} = Rd;
 877     let Inst{12-8} = Rt;
 878     let Inst{20-16} = Rs;
 879   }
 880
 881 //Rd=sub(Rt.L,Rs.[LH])
 882 let isCodeGenOnly = 0 in {
 883 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
 884 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
 885 }
 886
 887 let isCodeGenOnly = 0 in {
 888 //Rd=add(Rt.L,Rs.[LH])
 889 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
 890 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
 891 }
 892
 893 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 894   //Rd=sub(Rt.L,Rs.[LH]):sat
 895   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
 896   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
 897
 898   //Rd=add(Rt.L,Rs.[LH]):sat
 899   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
 900   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
 901 }
 902
 903 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
 904 let isCodeGenOnly = 0 in {
 905 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
 906 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
 907 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
 908 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
 909 }
 910
 911 //Rd=add(Rt.[LH],Rs.[LH]):<<16
 912 let isCodeGenOnly = 0 in {
 913 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
 914 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
 915 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
 916 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
 917 }
 918
 919 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
 920   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
 921   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
 922   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
 923   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
 924   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
 925
 926   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
 927   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
 928   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
 929   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
 930   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
 931 }
 932
 933 // Add halfword.
 934 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
 935          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
 936
 937 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
 938          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
 939
 940 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
 941          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
 942
 943 // Subtract halfword.
 944 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
 945          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
 946
 947 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
 948          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
 949
 950 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
 951 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
 952       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 953       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
 954   bits<5> Rd;
 955   bits<5> Rs;
 956   bits<5> Rt;
 957
 958   let IClass = 0b1101;
 959   let Inst{27-24} = 0b0000;
 960   let Inst{20-16} = Rs;
 961   let Inst{12-8} = Rt;
 962   let Inst{4-0} = Rd;
 963 }
 964
 965 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
 966 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
 967   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
 968   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
 969           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
 970     bits<5> Rd;
 971     bits<5> Rt;
 972     bits<5> Rs;
 973
 974     let IClass = 0b1101;
 975
 976     let Inst{27-23} = 0b01011;
 977     let Inst{22-21} = !if(isMax, 0b10, 0b01);
 978     let Inst{7} = isUnsigned;
 979     let Inst{4-0} = Rd;
 980     let Inst{12-8} = !if(isMax, Rs, Rt);
 981     let Inst{20-16} = !if(isMax, Rt, Rs);
 982   }
 983
 984 let isCodeGenOnly = 0 in {
 985 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
 986 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
 987 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
 988 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
 989 }
 990
 991 // Here, depending on  the operand being selected, we'll either generate a
 992 // min or max instruction.
 993 // Ex:
 994 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
 995 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
 996 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
 997 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
 998
 999 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1000                           InstHexagon Inst, InstHexagon SwapInst> {
1001   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1002                    (VT RC:$src1), (VT RC:$src2)),
1003            (Inst RC:$src1, RC:$src2)>;
1004   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1005                    (VT RC:$src2), (VT RC:$src1)),
1006            (SwapInst RC:$src1, RC:$src2)>;
1007 }
1008
1009
1010 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1011   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1012
1013   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1014                                             (i32 PositiveHalfWord:$src2))),
1015                                     (i32 PositiveHalfWord:$src1),
1016                                     (i32 PositiveHalfWord:$src2))), i16),
1017            (Inst IntRegs:$src1, IntRegs:$src2)>;
1018
1019   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1020                                             (i32 PositiveHalfWord:$src2))),
1021                                     (i32 PositiveHalfWord:$src2),
1022                                     (i32 PositiveHalfWord:$src1))), i16),
1023            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1024 }
1025
1026 let AddedComplexity = 200 in {
1027   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1028   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1029   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1030   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1031   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1032   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1033   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1034   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1035 }
1036
1037 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1038   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1039              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1040   let isCompare = 1;
1041   let isCommutable = IsComm;
1042   let hasSideEffects = 0;
1043
1044   bits<2> Pd;
1045   bits<5> Rs;
1046   bits<5> Rt;
1047
1048   let IClass = 0b1101;
1049   let Inst{27-21} = 0b0010100;
1050   let Inst{20-16} = Rs;
1051   let Inst{12-8} = Rt;
1052   let Inst{7-5} = MinOp;
1053   let Inst{1-0} = Pd;
1054 }
1055
1056 let isCodeGenOnly = 0 in {
1057 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1058 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1059 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1060 }
1061
1062 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1063   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1064         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1065
1066 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1067 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1068 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1069 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1070 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1071
1072 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1073                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1074                  string Op2Pfx>
1075   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1076              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1077              "", ALU64_tc_1_SLOT23> {
1078   let hasSideEffects = 0;
1079   let isCommutable = IsComm;
1080
1081   bits<5> Rs;
1082   bits<5> Rt;
1083   bits<5> Rd;
1084
1085   let IClass = 0b1101;
1086   let Inst{27-24} = RegType;
1087   let Inst{23-21} = MajOp;
1088   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1089   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1090   let Inst{7-5} = MinOp;
1091   let Inst{4-0} = Rd;
1092 }
1093
1094 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1095                     bit OpsRev, bit IsComm>
1096   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1097                IsComm, "">;
1098
1099 let isCodeGenOnly = 0 in {
1100 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1101 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1102 }
1103
1104 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1105 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1106
1107 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1108                       bit IsNeg>
1109   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1110                !if(IsNeg,"~","")>;
1111
1112 let isCodeGenOnly = 0 in {
1113 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1114 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1115 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1116 }
1117
1118 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1119 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1120 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1121
1122 //===----------------------------------------------------------------------===//
1123 // ALU64/ALU -
1124 //===----------------------------------------------------------------------===//
1125
1126 //===----------------------------------------------------------------------===//
1127 // ALU64/BIT +
1128 //===----------------------------------------------------------------------===//
1129 //
1130 //===----------------------------------------------------------------------===//
1131 // ALU64/BIT -
1132 //===----------------------------------------------------------------------===//
1133
1134 //===----------------------------------------------------------------------===//
1135 // ALU64/PERM +
1136 //===----------------------------------------------------------------------===//
1137 //
1138 //===----------------------------------------------------------------------===//
1139 // ALU64/PERM -
1140 //===----------------------------------------------------------------------===//
1141
1142 //===----------------------------------------------------------------------===//
1143 // CR +
1144 //===----------------------------------------------------------------------===//
1145 // Logical reductions on predicates.
1146
1147 // Looping instructions.
1148
1149 // Pipelined looping instructions.
1150
1151 // Logical operations on predicates.
1152 let hasSideEffects = 0 in
1153 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1154     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1155              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1156   bits<2> Pd;
1157   bits<2> Ps;
1158
1159   let IClass = 0b0110;
1160   let Inst{27-23} = 0b10111;
1161   let Inst{22-21} = OpBits;
1162   let Inst{20} = 0b0;
1163   let Inst{17-16} = Ps;
1164   let Inst{13} = 0b0;
1165   let Inst{1-0} = Pd;
1166 }
1167
1168 let isCodeGenOnly = 0 in {
1169 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1170 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1171 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1172 }
1173
1174 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1175          (C2_not PredRegs:$Ps)>;
1176
1177 let hasSideEffects = 0 in
1178 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1179     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1180              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1181              [], "", CR_tc_2early_SLOT23> {
1182   bits<2> Pd;
1183   bits<2> Ps;
1184   bits<2> Pt;
1185
1186   let IClass = 0b0110;
1187   let Inst{27-24} = 0b1011;
1188   let Inst{23-21} = OpBits;
1189   let Inst{20} = 0b0;
1190   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1191   let Inst{13} = 0b0;                // instructions.
1192   let Inst{9-8} = !if(Rev,Ps,Pt);
1193   let Inst{1-0} = Pd;
1194 }
1195
1196 let isCodeGenOnly = 0 in {
1197 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1198 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1199 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1200 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1201 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1202 }
1203
1204 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1205 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1206 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1207 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1208 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1209
1210 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1211 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1212       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1213   bits<5> Rd;
1214   bits<2> Ps;
1215   bits<2> Pt;
1216
1217   let IClass = 0b1000;
1218   let Inst{27-24} = 0b1001;
1219   let Inst{22-21} = 0b00;
1220   let Inst{17-16} = Ps;
1221   let Inst{9-8} = Pt;
1222   let Inst{4-0} = Rd;
1223 }
1224
1225 let hasSideEffects = 0, isCodeGenOnly = 0 in
1226 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1227       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1228   bits<5> Rd;
1229   bits<2> Pt;
1230
1231   let IClass = 0b1000;
1232   let Inst{27-24} = 0b0110;
1233   let Inst{9-8} = Pt;
1234   let Inst{4-0} = Rd;
1235 }
1236
1237 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1238                                                     DoubleRegs:$src2,
1239                                                     PredRegs:$src3),
1240              "$dst = valignb($src1, $src2, $src3)",
1241              []>;
1242
1243 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1244                                                      DoubleRegs:$src2,
1245                                                      PredRegs:$src3),
1246              "$dst = vspliceb($src1, $src2, $src3)",
1247              []>;
1248
1249 // User control register transfer.
1250 //===----------------------------------------------------------------------===//
1251 // CR -
1252 //===----------------------------------------------------------------------===//
1253
1254 //===----------------------------------------------------------------------===//
1255 // JR +
1256 //===----------------------------------------------------------------------===//
1257
1258 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1259                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1260 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1261
1262 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1263 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1264
1265 class CondStr<string CReg, bit True, bit New> {
1266   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1267 }
1268 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1269   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1270 }
1271
1272 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1273     isPredicable = 1,
1274     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1275     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1276 class T_JMP<string ExtStr>
1277   : JInst<(outs), (ins brtarget:$dst),
1278       "jump " # ExtStr # "$dst",
1279       [], "", J_tc_2early_SLOT23> {
1280     bits<24> dst;
1281     let IClass = 0b0101;
1282
1283     let Inst{27-25} = 0b100;
1284     let Inst{24-16} = dst{23-15};
1285     let Inst{13-1} = dst{14-2};
1286 }
1287
1288 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1289     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1290     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1291 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1292   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1293       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1294         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1295         ExtStr # "$dst",
1296       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1297     let isTaken = isTak;
1298     let isPredicatedFalse = PredNot;
1299     let isPredicatedNew = isPredNew;
1300     bits<2> src;
1301     bits<17> dst;
1302
1303     let IClass = 0b0101;
1304
1305     let Inst{27-24} = 0b1100;
1306     let Inst{21} = PredNot;
1307     let Inst{12} = !if(isPredNew, isTak, zero);
1308     let Inst{11} = isPredNew;
1309     let Inst{9-8} = src;
1310     let Inst{23-22} = dst{16-15};
1311     let Inst{20-16} = dst{14-10};
1312     let Inst{13} = dst{9};
1313     let Inst{7-1} = dst{8-2};
1314   }
1315
1316 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1317   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1318   // Predicate new
1319   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1320   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1321 }
1322
1323 multiclass JMP_base<string BaseOp, string ExtStr> {
1324   let BaseOpcode = BaseOp in {
1325     def NAME : T_JMP<ExtStr>;
1326     defm t : JMP_Pred<0, ExtStr>;
1327     defm f : JMP_Pred<1, ExtStr>;
1328   }
1329 }
1330
1331 // Jumps to address stored in a register, JUMPR_MISC
1332 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1333 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1334     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1335 class T_JMPr
1336   : JRInst<(outs), (ins IntRegs:$dst),
1337       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1338     bits<5> dst;
1339
1340     let IClass = 0b0101;
1341     let Inst{27-21} = 0b0010100;
1342     let Inst{20-16} = dst;
1343 }
1344
1345 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1346     hasSideEffects = 0, InputType = "reg" in
1347 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1348   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1349       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1350         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1351       "", J_tc_2early_SLOT2> {
1352
1353     let isTaken = isTak;
1354     let isPredicatedFalse = PredNot;
1355     let isPredicatedNew = isPredNew;
1356     bits<2> src;
1357     bits<5> dst;
1358
1359     let IClass = 0b0101;
1360
1361     let Inst{27-22} = 0b001101;
1362     let Inst{21} = PredNot;
1363     let Inst{20-16} = dst;
1364     let Inst{12} = !if(isPredNew, isTak, zero);
1365     let Inst{11} = isPredNew;
1366     let Inst{9-8} = src;
1367 }
1368
1369 multiclass JMPR_Pred<bit PredNot> {
1370   def NAME: T_JMPr_c<PredNot, 0, 0>;
1371   // Predicate new
1372   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1373   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1374 }
1375
1376 multiclass JMPR_base<string BaseOp> {
1377   let BaseOpcode = BaseOp in {
1378     def NAME : T_JMPr;
1379     defm t : JMPR_Pred<0>;
1380     defm f : JMPR_Pred<1>;
1381   }
1382 }
1383
1384 let isCall = 1, hasSideEffects = 1 in
1385 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1386                dag InputDag = (ins IntRegs:$Rs)>
1387   : JRInst<(outs), InputDag,
1388       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1389                                  "if ($Pu) callr $Rs"),
1390                                  "callr $Rs"),
1391       [], "", J_tc_2early_SLOT2> {
1392     bits<5> Rs;
1393     bits<2> Pu;
1394     let isPredicated = isPred;
1395     let isPredicatedFalse = isPredNot;
1396
1397     let IClass = 0b0101;
1398     let Inst{27-25} = 0b000;
1399     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1400     let Inst{22} = 0;
1401     let Inst{21} = isPredNot;
1402     let Inst{9-8} = !if (isPred, Pu, 0b00);
1403     let Inst{20-16} = Rs;
1404
1405   }
1406
1407 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1408   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1409   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1410 }
1411
1412 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1413   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1414
1415   // Deal with explicit assembly
1416   //  - never extened a jump #,  always extend a jump ##
1417   let isAsmParserOnly = 1 in {
1418     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1419     defm J2_jump_noext : JMP_base<"JMP", "#">;
1420   }
1421
1422   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1423
1424   let isReturn = 1, isCodeGenOnly = 1 in
1425   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1426 }
1427
1428 def: Pat<(br bb:$dst),
1429          (J2_jump brtarget:$dst)>;
1430 def: Pat<(retflag),
1431          (JMPret (i32 R31))>;
1432 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1433          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1434
1435 // A return through builtin_eh_return.
1436 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1437     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1438 def EH_RETURN_JMPR : T_JMPr;
1439
1440 def: Pat<(eh_return),
1441          (EH_RETURN_JMPR (i32 R31))>;
1442 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1443          (J2_jumpr IntRegs:$dst)>;
1444 def: Pat<(brind (i32 IntRegs:$dst)),
1445          (J2_jumpr IntRegs:$dst)>;
1446
1447 //===----------------------------------------------------------------------===//
1448 // JR -
1449 //===----------------------------------------------------------------------===//
1450
1451 //===----------------------------------------------------------------------===//
1452 // LD +
1453 //===----------------------------------------------------------------------===//
1454 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, AddedComplexity = 20 in
1455 class T_load_io <string mnemonic, RegisterClass RC, bits<4> MajOp,
1456                  Operand ImmOp>
1457   : LDInst<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1458   "$dst = "#mnemonic#"($src1 + #$offset)", []>, AddrModeRel {
1459     bits<4> name;
1460     bits<5> dst;
1461     bits<5> src1;
1462     bits<14> offset;
1463     bits<11> offsetBits;
1464
1465     string ImmOpStr = !cast<string>(ImmOp);
1466     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), offset{13-3},
1467                      !if (!eq(ImmOpStr, "s11_2Ext"), offset{12-2},
1468                      !if (!eq(ImmOpStr, "s11_1Ext"), offset{11-1},
1469                                       /* s11_0Ext */ offset{10-0})));
1470     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
1471                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
1472                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
1473                                         /* s11_0Ext */ 11)));
1474     let hasNewValue = !if (!eq(ImmOpStr, "s11_3Ext"), 0, 1);
1475
1476     let IClass = 0b1001;
1477
1478     let Inst{27}    = 0b0;
1479     let Inst{26-25} = offsetBits{10-9};
1480     let Inst{24-21} = MajOp;
1481     let Inst{20-16} = src1;
1482     let Inst{13-5}  = offsetBits{8-0};
1483     let Inst{4-0}   = dst;
1484   }
1485
1486 let opExtendable = 3, isExtentSigned = 0, isPredicated = 1 in
1487 class T_pload_io <string mnemonic, RegisterClass RC, bits<4>MajOp,
1488                   Operand ImmOp, bit isNot, bit isPredNew>
1489   : LDInst<(outs RC:$dst),
1490            (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1491   "if ("#!if(isNot, "!$src1", "$src1")
1492        #!if(isPredNew, ".new", "")
1493        #") $dst = "#mnemonic#"($src2 + #$offset)",
1494   [],"", V2LDST_tc_ld_SLOT01> , AddrModeRel {
1495     bits<5> dst;
1496     bits<2> src1;
1497     bits<5> src2;
1498     bits<9> offset;
1499     bits<6> offsetBits;
1500     string ImmOpStr = !cast<string>(ImmOp);
1501
1502     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), offset{8-3},
1503                      !if (!eq(ImmOpStr, "u6_2Ext"), offset{7-2},
1504                      !if (!eq(ImmOpStr, "u6_1Ext"), offset{6-1},
1505                                       /* u6_0Ext */ offset{5-0})));
1506     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
1507                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
1508                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
1509                                         /* u6_0Ext */ 6)));
1510     let hasNewValue = !if (!eq(ImmOpStr, "u6_3Ext"), 0, 1);
1511     let isPredicatedNew = isPredNew;
1512     let isPredicatedFalse = isNot;
1513
1514     let IClass = 0b0100;
1515
1516     let Inst{27}    = 0b0;
1517     let Inst{27}    = 0b0;
1518     let Inst{26}    = isNot;
1519     let Inst{25}    = isPredNew;
1520     let Inst{24-21} = MajOp;
1521     let Inst{20-16} = src2;
1522     let Inst{13}    = 0b0;
1523     let Inst{12-11} = src1;
1524     let Inst{10-5}  = offsetBits;
1525     let Inst{4-0}   = dst;
1526   }
1527
1528 let isExtendable = 1, hasSideEffects = 0, addrMode = BaseImmOffset in
1529 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1530                    Operand ImmOp, Operand predImmOp, bits<4>MajOp> {
1531   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1532     let isPredicable = 1 in
1533     def L2_#NAME#_io : T_load_io <mnemonic, RC, MajOp, ImmOp>;
1534
1535     // Predicated
1536     def L2_p#NAME#t_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 0>;
1537     def L2_p#NAME#f_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 0>;
1538
1539     // Predicated new
1540     def L2_p#NAME#tnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 1>;
1541     def L2_p#NAME#fnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 1>;
1542   }
1543 }
1544
1545 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1546   defm loadrb:  LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext, 0b1000>;
1547   defm loadrub: LD_Idxd <"memub", "LDriub", IntRegs, s11_0Ext, u6_0Ext, 0b1001>;
1548 }
1549
1550 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1551   defm loadrh:  LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext, 0b1010>;
1552   defm loadruh: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext, 0b1011>;
1553 }
1554
1555 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in
1556 defm loadri: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext, 0b1100>;
1557
1558 let accessSize = DoubleWordAccess, opExtentAlign = 3, isCodeGenOnly = 0 in
1559 defm loadrd: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext, 0b1110>;
1560
1561 ///
1562 // Load -- MEMri operand
1563 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1564                           bit isNot, bit isPredNew> {
1565   let isPredicatedNew = isPredNew in
1566   def NAME : LDInst2<(outs RC:$dst),
1567                        (ins PredRegs:$src1, MEMri:$addr),
1568             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1569             ") ")#"$dst = "#mnemonic#"($addr)",
1570             []>;
1571 }
1572
1573 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1574   let isPredicatedFalse = PredNot in {
1575     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1576     // Predicate new
1577     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1578   }
1579 }
1580
1581 let isExtendable = 1, hasSideEffects = 0 in
1582 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1583                     bits<5> ImmBits, bits<5> PredImmBits> {
1584
1585   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1586     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1587         isPredicable = 1 in
1588       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1589                    "$dst = "#mnemonic#"($addr)",
1590                    []>;
1591
1592     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1593         isPredicated = 1 in {
1594       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1595       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1596     }
1597   }
1598 }
1599
1600 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1601             (L2_loadrb_io AddrFI:$addr, 0) >;
1602
1603 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1604             (L2_loadrub_io AddrFI:$addr, 0) >;
1605
1606 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1607             (L2_loadrh_io AddrFI:$addr, 0) >;
1608
1609 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1610             (L2_loadruh_io AddrFI:$addr, 0) >;
1611
1612 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1613             (L2_loadri_io AddrFI:$addr, 0) >;
1614
1615 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1616             (L2_loadrd_io AddrFI:$addr, 0) >;
1617
1618
1619 // Load - Base with Immediate offset addressing mode
1620 multiclass LD_Idxd_Pbase2<string mnemonic, RegisterClass RC, Operand predImmOp,
1621                         bit isNot, bit isPredNew> {
1622   let isPredicatedNew = isPredNew in
1623   def NAME : LDInst2<(outs RC:$dst),
1624                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1625             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1626             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1627             []>;
1628 }
1629
1630 multiclass LD_Idxd_Pred2<string mnemonic, RegisterClass RC, Operand predImmOp,
1631                         bit PredNot> {
1632   let isPredicatedFalse = PredNot in {
1633     defm _c#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 0>;
1634     // Predicate new
1635     defm _cdn#NAME : LD_Idxd_Pbase2<mnemonic, RC, predImmOp, PredNot, 1>;
1636   }
1637 }
1638
1639 let isExtendable = 1, hasSideEffects = 0 in
1640 multiclass LD_Idxd2<string mnemonic, string CextOp, RegisterClass RC,
1641                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1642                    bits<5> PredImmBits> {
1643
1644   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1645     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1646         isPredicable = 1, AddedComplexity = 20 in
1647       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1648                    "$dst = "#mnemonic#"($src1+#$offset)",
1649                    []>;
1650
1651     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1652         isPredicated = 1 in {
1653       defm Pt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 0 >;
1654       defm NotPt : LD_Idxd_Pred2<mnemonic, RC, predImmOp, 1 >;
1655     }
1656   }
1657 }
1658
1659 let AddedComplexity = 20 in {
1660 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1661             (L2_loadrb_io IntRegs:$src1, s11_0ExtPred:$offset) >;
1662
1663 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1664             (L2_loadrub_io IntRegs:$src1, s11_0ExtPred:$offset) >;
1665
1666 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1667             (L2_loadrh_io IntRegs:$src1, s11_1ExtPred:$offset) >;
1668
1669 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1670             (L2_loadruh_io IntRegs:$src1, s11_1ExtPred:$offset) >;
1671
1672 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1673             (L2_loadri_io IntRegs:$src1, s11_2ExtPred:$offset) >;
1674
1675 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1676             (L2_loadrd_io IntRegs:$src1, s11_3ExtPred:$offset) >;
1677 }
1678
1679 //===----------------------------------------------------------------------===//
1680 // Post increment load
1681 //===----------------------------------------------------------------------===//
1682
1683 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1684                             bit isNot, bit isPredNew> {
1685   let isPredicatedNew = isPredNew in
1686   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1687                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1688             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1689             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1690             [],
1691             "$src2 = $dst2">;
1692 }
1693
1694 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1695                            Operand ImmOp, bit PredNot> {
1696   let isPredicatedFalse = PredNot in {
1697     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1698     // Predicate new
1699     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1700     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1701   }
1702 }
1703
1704 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1705                       Operand ImmOp> {
1706
1707   let BaseOpcode = "POST_"#BaseOp in {
1708     let isPredicable = 1 in
1709     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1710                          (ins IntRegs:$src1, ImmOp:$offset),
1711                  "$dst = "#mnemonic#"($src1++#$offset)",
1712                  [],
1713                  "$src1 = $dst2">;
1714
1715     let isPredicated = 1 in {
1716       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1717       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1718     }
1719   }
1720 }
1721
1722 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1723   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1724                     PredNewRel;
1725   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1726                     PredNewRel;
1727   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1728                     PredNewRel;
1729   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1730                     PredNewRel;
1731   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1732                     PredNewRel;
1733   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1734                     PredNewRel;
1735 }
1736
1737 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1738            (i32 (L2_loadrb_io AddrFI:$addr, 0)) >;
1739
1740 // Load byte any-extend.
1741 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1742             (i32 (L2_loadrb_io AddrFI:$addr, 0)) >;
1743
1744 // Indexed load byte any-extend.
1745 let AddedComplexity = 20 in
1746 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1747             (i32 (L2_loadrb_io IntRegs:$src1, s11_0ImmPred:$offset)) >;
1748
1749 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1750             (i32 (L2_loadrh_io AddrFI:$addr, 0))>;
1751
1752 let AddedComplexity = 20 in
1753 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1754             (i32 (L2_loadrh_io IntRegs:$src1, s11_1ImmPred:$offset)) >;
1755
1756 let AddedComplexity = 10 in
1757 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1758             (i32 (L2_loadrub_io AddrFI:$addr, 0))>;
1759
1760 let AddedComplexity = 20 in
1761 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1762             (i32 (L2_loadrub_io IntRegs:$src1, s11_0ImmPred:$offset))>;
1763
1764 // Load predicate.
1765 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1766 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1767 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1768             (ins MEMri:$addr),
1769             "Error; should not emit",
1770             []>;
1771
1772 // Deallocate stack frame.
1773 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1774   def DEALLOCFRAME : LDInst2<(outs), (ins),
1775                      "deallocframe",
1776                      []>;
1777 }
1778
1779 // Load and unpack bytes to halfwords.
1780 //===----------------------------------------------------------------------===//
1781 // LD -
1782 //===----------------------------------------------------------------------===//
1783
1784 //===----------------------------------------------------------------------===//
1785 // MTYPE/ALU +
1786 //===----------------------------------------------------------------------===//
1787 //===----------------------------------------------------------------------===//
1788 // MTYPE/ALU -
1789 //===----------------------------------------------------------------------===//
1790
1791 //===----------------------------------------------------------------------===//
1792 // MTYPE/COMPLEX +
1793 //===----------------------------------------------------------------------===//
1794 //===----------------------------------------------------------------------===//
1795 // MTYPE/COMPLEX -
1796 //===----------------------------------------------------------------------===//
1797
1798 //===----------------------------------------------------------------------===//
1799 // MTYPE/MPYH +
1800 //===----------------------------------------------------------------------===//
1801
1802 //===----------------------------------------------------------------------===//
1803 // Template Class
1804 // MPYS / Multipy signed/unsigned halfwords
1805 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1806 //===----------------------------------------------------------------------===//
1807
1808 let hasNewValue = 1, opNewValue = 0 in
1809 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
1810                  bit hasShift, bit isUnsigned>
1811   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1812   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
1813                                        #", $Rt."#!if(LHbits{0},"h)","l)")
1814                                        #!if(hasShift,":<<1","")
1815                                        #!if(isRnd,":rnd","")
1816                                        #!if(isSat,":sat",""),
1817   [], "", M_tc_3x_SLOT23 > {
1818     bits<5> Rd;
1819     bits<5> Rs;
1820     bits<5> Rt;
1821
1822     let IClass = 0b1110;
1823
1824     let Inst{27-24} = 0b1100;
1825     let Inst{23} = hasShift;
1826     let Inst{22} = isUnsigned;
1827     let Inst{21} = isRnd;
1828     let Inst{7} = isSat;
1829     let Inst{6-5} = LHbits;
1830     let Inst{4-0} = Rd;
1831     let Inst{20-16} = Rs;
1832     let Inst{12-8} = Rt;
1833   }
1834
1835 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1836 let isCodeGenOnly = 0 in {
1837 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
1838 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
1839 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
1840 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
1841 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
1842 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
1843 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
1844 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
1845 }
1846
1847 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1848 let isCodeGenOnly = 0 in {
1849 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
1850 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
1851 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
1852 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
1853 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
1854 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
1855 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
1856 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
1857 }
1858
1859 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
1860 let isCodeGenOnly = 0 in {
1861 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
1862 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
1863 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
1864 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
1865 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
1866 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
1867 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
1868 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
1869 }
1870
1871 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1872 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
1873 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
1874   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
1875   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
1876   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
1877   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
1878   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
1879   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
1880   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
1881   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
1882
1883   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
1884   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
1885   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
1886   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
1887   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
1888   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
1889   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
1890   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
1891 }
1892
1893 //===----------------------------------------------------------------------===//
1894 // Template Class
1895 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
1896 // result from the accumulator.
1897 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
1898 //===----------------------------------------------------------------------===//
1899
1900 let hasNewValue = 1, opNewValue = 0 in
1901 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
1902                  bit hasShift, bit isUnsigned >
1903   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
1904   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
1905                               #"($Rs."#!if(LHbits{1},"h","l")
1906                               #", $Rt."#!if(LHbits{0},"h)","l)")
1907                               #!if(hasShift,":<<1","")
1908                               #!if(isSat,":sat",""),
1909   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
1910     bits<5> Rx;
1911     bits<5> Rs;
1912     bits<5> Rt;
1913
1914     let IClass = 0b1110;
1915     let Inst{27-24} = 0b1110;
1916     let Inst{23} = hasShift;
1917     let Inst{22} = isUnsigned;
1918     let Inst{21} = isNac;
1919     let Inst{7} = isSat;
1920     let Inst{6-5} = LHbits;
1921     let Inst{4-0} = Rx;
1922     let Inst{20-16} = Rs;
1923     let Inst{12-8} = Rt;
1924   }
1925
1926 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1927 let isCodeGenOnly = 0 in {
1928 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
1929 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
1930 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
1931 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
1932 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
1933 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
1934 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
1935 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
1936 }
1937
1938 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1939 let isCodeGenOnly = 0 in {
1940 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
1941 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
1942 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
1943 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
1944 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
1945 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
1946 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
1947 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
1948 }
1949
1950 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
1951 let isCodeGenOnly = 0 in {
1952 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
1953 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
1954 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
1955 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
1956 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
1957 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
1958 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
1959 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
1960 }
1961
1962 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
1963 let isCodeGenOnly = 0 in {
1964 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
1965 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
1966 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
1967 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
1968 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
1969 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
1970 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
1971 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
1972 }
1973
1974 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1975 let isCodeGenOnly = 0 in {
1976 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
1977 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
1978 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
1979 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
1980 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
1981 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
1982 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
1983 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
1984 }
1985
1986 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
1987 let isCodeGenOnly = 0 in {
1988 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
1989 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
1990 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
1991 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
1992 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
1993 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
1994 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
1995 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
1996 }
1997
1998 //===----------------------------------------------------------------------===//
1999 // Template Class
2000 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2001 // result from the 64-bit destination register.
2002 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2003 //===----------------------------------------------------------------------===//
2004
2005 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
2006   : MInst_acc<(outs DoubleRegs:$Rxx),
2007               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2008   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2009                                 #"($Rs."#!if(LHbits{1},"h","l")
2010                                 #", $Rt."#!if(LHbits{0},"h)","l)")
2011                                 #!if(hasShift,":<<1",""),
2012   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
2013     bits<5> Rxx;
2014     bits<5> Rs;
2015     bits<5> Rt;
2016
2017     let IClass = 0b1110;
2018
2019     let Inst{27-24} = 0b0110;
2020     let Inst{23} = hasShift;
2021     let Inst{22} = isUnsigned;
2022     let Inst{21} = isNac;
2023     let Inst{7} = 0;
2024     let Inst{6-5} = LHbits;
2025     let Inst{4-0} = Rxx;
2026     let Inst{20-16} = Rs;
2027     let Inst{12-8} = Rt;
2028   }
2029
2030 let isCodeGenOnly = 0 in {
2031 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
2032 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
2033 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
2034 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
2035
2036 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
2037 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
2038 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
2039 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
2040
2041 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
2042 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
2043 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
2044 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
2045
2046 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
2047 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
2048 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
2049 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
2050
2051 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
2052 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
2053 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
2054 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
2055
2056 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
2057 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
2058 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
2059 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
2060
2061 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2062 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2063 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2064 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2065
2066 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2067 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2068 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2069 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2070 }
2071
2072 let hasNewValue = 1, opNewValue = 0 in
2073 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2074                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2075                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2076   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2077   "$dst = "#mnemonic
2078            #"($src1, $src2"#op2Suffix#")"
2079            #!if(MajOp{2}, ":<<1", "")
2080            #!if(isRnd, ":rnd", "")
2081            #!if(isSat, ":sat", "")
2082            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2083     bits<5> dst;
2084     bits<5> src1;
2085     bits<5> src2;
2086
2087     let IClass = 0b1110;
2088
2089     let Inst{27-24} = RegTyBits;
2090     let Inst{23-21} = MajOp;
2091     let Inst{20-16} = src1;
2092     let Inst{13}    = 0b0;
2093     let Inst{12-8}  = src2;
2094     let Inst{7-5}   = MinOp;
2095     let Inst{4-0}   = dst;
2096   }
2097
2098 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2099                    bit isSat = 0, bit isRnd = 0 >
2100   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2101
2102 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2103                     bit isSat = 0, bit isRnd = 0 >
2104   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2105
2106 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2107                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2108   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2109
2110 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2111 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2112
2113 let isCodeGenOnly = 0 in {
2114 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2115 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2116 }
2117
2118 let isCodeGenOnly = 0 in
2119 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2120
2121 let isCodeGenOnly = 0 in {
2122 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2123 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2124 }
2125
2126 // V4 Instructions
2127 let isCodeGenOnly = 0 in {
2128 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2129 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2130
2131 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2132 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2133 }
2134
2135 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2136 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2137 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2138
2139 let hasNewValue = 1, opNewValue = 0 in
2140 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2141   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2142   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2143    pattern, "", M_tc_3x_SLOT23> {
2144     bits<5> Rd;
2145     bits<5> Rs;
2146     bits<8> u8;
2147
2148     let IClass = 0b1110;
2149
2150     let Inst{27-24} = 0b0000;
2151     let Inst{23} = isNeg;
2152     let Inst{13} = 0b0;
2153     let Inst{4-0} = Rd;
2154     let Inst{20-16} = Rs;
2155     let Inst{12-5} = u8;
2156   }
2157
2158 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2159 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2160                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2161
2162 let isCodeGenOnly = 0 in
2163 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2164                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2165                                                     u8ImmPred:$u8)))]>;
2166
2167 // Assember mapped to M2_mpyi
2168 let isAsmParserOnly = 1 in
2169 def M2_mpyui : MInst<(outs IntRegs:$dst),
2170                      (ins IntRegs:$src1, IntRegs:$src2),
2171   "$dst = mpyui($src1, $src2)">;
2172
2173 // Rd=mpyi(Rs,#m9)
2174 // s9 is NOT the same as m9 - but it works.. so far.
2175 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2176 // depending on the value of m9. See Arch Spec.
2177 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2178     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1 in
2179 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2180     "$dst = mpyi($src1, #$src2)",
2181     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2182                                    s9ExtPred:$src2))]>, ImmRegRel;
2183
2184 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2185     InputType = "imm" in
2186 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2187                       list<dag> pattern = []>
2188  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2189   "$dst "#mnemonic#"($src2, #$src3)",
2190   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2191     bits<5> dst;
2192     bits<5> src2;
2193     bits<8> src3;
2194
2195     let IClass = 0b1110;
2196
2197     let Inst{27-26} = 0b00;
2198     let Inst{25-23} = MajOp;
2199     let Inst{20-16} = src2;
2200     let Inst{13} = 0b0;
2201     let Inst{12-5} = src3;
2202     let Inst{4-0} = dst;
2203   }
2204
2205 let InputType = "reg", hasNewValue = 1 in
2206 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2207                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2208                       bit isSat = 0, bit isShift = 0>
2209   : MInst < (outs IntRegs:$dst),
2210             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2211   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2212                           #!if(isShift, ":<<1", "")
2213                           #!if(isSat, ":sat", ""),
2214   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2215     bits<5> dst;
2216     bits<5> src2;
2217     bits<5> src3;
2218
2219     let IClass = 0b1110;
2220
2221     let Inst{27-24} = 0b1111;
2222     let Inst{23-21} = MajOp;
2223     let Inst{20-16} = !if(isSwap, src3, src2);
2224     let Inst{13} = 0b0;
2225     let Inst{12-8} = !if(isSwap, src2, src3);
2226     let Inst{7-5} = MinOp;
2227     let Inst{4-0} = dst;
2228   }
2229
2230 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2231   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2232                   [(set (i32 IntRegs:$dst),
2233                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2234                              IntRegs:$src1))]>, ImmRegRel;
2235
2236   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2237                  [(set (i32 IntRegs:$dst),
2238                        (add (mul IntRegs:$src2, IntRegs:$src3),
2239                             IntRegs:$src1))]>, ImmRegRel;
2240 }
2241
2242 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2243   let isExtentSigned = 1 in
2244   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2245                  [(set (i32 IntRegs:$dst),
2246                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2247                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2248
2249   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2250                  [(set (i32 IntRegs:$dst),
2251                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2252                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2253 }
2254
2255 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2256   let isExtentSigned = 1 in
2257   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2258
2259   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2260 }
2261
2262 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2263 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2264
2265 let isCodeGenOnly = 0 in {
2266 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2267 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2268 }
2269
2270 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2271                         PatLeaf ImmPred>
2272   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2273          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2274
2275 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2276   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2277          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2278
2279 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2280 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2281
2282 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2283 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2284 //===----------------------------------------------------------------------===//
2285 // Template Class -- Multiply signed/unsigned halfwords with and without
2286 // saturation and rounding
2287 //===----------------------------------------------------------------------===//
2288 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
2289   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
2290   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2291                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2292                                        #!if(hasShift,":<<1","")
2293                                        #!if(isRnd,":rnd",""),
2294   [] > {
2295     bits<5> Rdd;
2296     bits<5> Rs;
2297     bits<5> Rt;
2298
2299     let IClass = 0b1110;
2300
2301     let Inst{27-24} = 0b0100;
2302     let Inst{23} = hasShift;
2303     let Inst{22} = isUnsigned;
2304     let Inst{21} = isRnd;
2305     let Inst{6-5} = LHbits;
2306     let Inst{4-0} = Rdd;
2307     let Inst{20-16} = Rs;
2308     let Inst{12-8} = Rt;
2309 }
2310
2311 let isCodeGenOnly = 0 in {
2312 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
2313 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
2314 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
2315 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
2316
2317 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
2318 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
2319 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
2320 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
2321
2322 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
2323 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
2324 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
2325 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
2326
2327 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
2328 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
2329 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
2330 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
2331
2332 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
2333 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
2334 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
2335 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
2336 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
2337
2338 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
2339 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
2340 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
2341 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
2342 }
2343 //===----------------------------------------------------------------------===//
2344 // Template Class for xtype mpy:
2345 // Vector multiply
2346 // Complex multiply
2347 // multiply 32X32 and use full result
2348 //===----------------------------------------------------------------------===//
2349 let hasSideEffects = 0 in
2350 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2351                      bit isSat, bit hasShift, bit isConj>
2352    : MInst <(outs DoubleRegs:$Rdd),
2353             (ins IntRegs:$Rs, IntRegs:$Rt),
2354   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
2355                                 #!if(hasShift,":<<1","")
2356                                 #!if(isSat,":sat",""),
2357   [] > {
2358     bits<5> Rdd;
2359     bits<5> Rs;
2360     bits<5> Rt;
2361
2362     let IClass = 0b1110;
2363
2364     let Inst{27-24} = 0b0101;
2365     let Inst{23-21} = MajOp;
2366     let Inst{20-16} = Rs;
2367     let Inst{12-8} = Rt;
2368     let Inst{7-5} = MinOp;
2369     let Inst{4-0} = Rdd;
2370   }
2371
2372 //===----------------------------------------------------------------------===//
2373 // Template Class for xtype mpy with accumulation into 64-bit:
2374 // Vector multiply
2375 // Complex multiply
2376 // multiply 32X32 and use full result
2377 //===----------------------------------------------------------------------===//
2378 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
2379                          bit isSat, bit hasShift, bit isConj>
2380   : MInst <(outs DoubleRegs:$Rxx),
2381            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2382   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
2383                                    #!if(hasShift,":<<1","")
2384                                    #!if(isSat,":sat",""),
2385
2386   [] , "$dst2 = $Rxx" > {
2387     bits<5> Rxx;
2388     bits<5> Rs;
2389     bits<5> Rt;
2390
2391     let IClass = 0b1110;
2392
2393     let Inst{27-24} = 0b0111;
2394     let Inst{23-21} = MajOp;
2395     let Inst{20-16} = Rs;
2396     let Inst{12-8} = Rt;
2397     let Inst{7-5} = MinOp;
2398     let Inst{4-0} = Rxx;
2399   }
2400
2401 // MPY - Multiply and use full result
2402 // Rdd = mpy[u](Rs,Rt)
2403 let isCodeGenOnly = 0 in {
2404 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
2405 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
2406
2407 // Rxx[+-]= mpy[u](Rs,Rt)
2408 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
2409 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
2410 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
2411 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
2412 }
2413
2414 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
2415                    (i64 (anyext (i32 IntRegs:$src2))))),
2416          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
2417
2418 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2419                    (i64 (sext (i32 IntRegs:$src2))))),
2420          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
2421
2422 def: Pat<(i64 (mul (is_sext_i32:$src1),
2423                    (is_sext_i32:$src2))),
2424          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
2425
2426 // Multiply and accumulate, use full result.
2427 // Rxx[+-]=mpy(Rs,Rt)
2428
2429 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2430                    (mul (i64 (sext (i32 IntRegs:$src2))),
2431                         (i64 (sext (i32 IntRegs:$src3)))))),
2432          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2433
2434 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2435                    (mul (i64 (sext (i32 IntRegs:$src2))),
2436                         (i64 (sext (i32 IntRegs:$src3)))))),
2437          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2438
2439 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2440                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2441                         (i64 (anyext (i32 IntRegs:$src3)))))),
2442          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2443
2444 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
2445                    (mul (i64 (zext (i32 IntRegs:$src2))),
2446                         (i64 (zext (i32 IntRegs:$src3)))))),
2447          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2448
2449 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2450                    (mul (i64 (anyext (i32 IntRegs:$src2))),
2451                         (i64 (anyext (i32 IntRegs:$src3)))))),
2452          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2453
2454 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
2455                    (mul (i64 (zext (i32 IntRegs:$src2))),
2456                         (i64 (zext (i32 IntRegs:$src3)))))),
2457          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2458
2459 //===----------------------------------------------------------------------===//
2460 // MTYPE/MPYH -
2461 //===----------------------------------------------------------------------===//
2462
2463 //===----------------------------------------------------------------------===//
2464 // MTYPE/MPYS +
2465 //===----------------------------------------------------------------------===//
2466 //===----------------------------------------------------------------------===//
2467 // MTYPE/MPYS -
2468 //===----------------------------------------------------------------------===//
2469
2470 //===----------------------------------------------------------------------===//
2471 // MTYPE/VB +
2472 //===----------------------------------------------------------------------===//
2473 //===----------------------------------------------------------------------===//
2474 // MTYPE/VB -
2475 //===----------------------------------------------------------------------===//
2476
2477 //===----------------------------------------------------------------------===//
2478 // MTYPE/VH  +
2479 //===----------------------------------------------------------------------===//
2480 //===----------------------------------------------------------------------===//
2481 // MTYPE/VH  -
2482 //===----------------------------------------------------------------------===//
2483
2484 //===----------------------------------------------------------------------===//
2485 // ST +
2486 //===----------------------------------------------------------------------===//
2487 ///
2488 // Store doubleword.
2489
2490 //===----------------------------------------------------------------------===//
2491 // Post increment store
2492 //===----------------------------------------------------------------------===//
2493
2494 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
2495                             bit isNot, bit isPredNew> {
2496   let isPredicatedNew = isPredNew in
2497   def NAME : STInst2PI<(outs IntRegs:$dst),
2498             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
2499             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2500             ") ")#mnemonic#"($src2++#$offset) = $src3",
2501             [],
2502             "$src2 = $dst">;
2503 }
2504
2505 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
2506                            Operand ImmOp, bit PredNot> {
2507   let isPredicatedFalse = PredNot in {
2508     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
2509     // Predicate new
2510     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
2511     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
2512   }
2513 }
2514
2515 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
2516 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
2517                       Operand ImmOp> {
2518
2519   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
2520     let isPredicable = 1 in
2521     def NAME : STInst2PI<(outs IntRegs:$dst),
2522                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
2523                 mnemonic#"($src1++#$offset) = $src2",
2524                 [],
2525                 "$src1 = $dst">;
2526
2527     let isPredicated = 1 in {
2528       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
2529       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
2530     }
2531   }
2532 }
2533
2534 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
2535 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
2536 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
2537
2538 let isNVStorable = 0 in
2539 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
2540
2541 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
2542                            s4_3ImmPred:$offset),
2543           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
2544
2545 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
2546                             s4_3ImmPred:$offset),
2547           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2548
2549 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
2550           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
2551
2552 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
2553                        s4_3ImmPred:$offset),
2554           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
2555
2556 //===----------------------------------------------------------------------===//
2557 // multiclass for the store instructions with MEMri operand.
2558 //===----------------------------------------------------------------------===//
2559 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
2560                           bit isPredNew> {
2561   let isPredicatedNew = isPredNew in
2562   def NAME : STInst2<(outs),
2563             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
2564             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2565             ") ")#mnemonic#"($addr) = $src2",
2566             []>;
2567 }
2568
2569 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2570   let isPredicatedFalse = PredNot in {
2571     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
2572
2573     // Predicate new
2574     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2575     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
2576   }
2577 }
2578
2579 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2580 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
2581                     bits<5> ImmBits, bits<5> PredImmBits> {
2582
2583   let CextOpcode = CextOp, BaseOpcode = CextOp in {
2584     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2585          isPredicable = 1 in
2586     def NAME : STInst2<(outs),
2587             (ins MEMri:$addr, RC:$src),
2588             mnemonic#"($addr) = $src",
2589             []>;
2590
2591     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
2592         isPredicated = 1 in {
2593       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
2594       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
2595     }
2596   }
2597 }
2598
2599 let addrMode = BaseImmOffset, isMEMri = "true" in {
2600   let accessSize = ByteAccess in
2601     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
2602
2603   let accessSize = HalfWordAccess in
2604     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
2605
2606   let accessSize = WordAccess in
2607     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
2608
2609   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2610     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
2611 }
2612
2613 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
2614           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
2615
2616 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
2617           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
2618
2619 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
2620           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
2621
2622 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
2623           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
2624
2625
2626 //===----------------------------------------------------------------------===//
2627 // multiclass for the store instructions with base+immediate offset
2628 // addressing mode
2629 //===----------------------------------------------------------------------===//
2630 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
2631                         bit isNot, bit isPredNew> {
2632   let isPredicatedNew = isPredNew in
2633   def NAME : STInst2<(outs),
2634             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
2635             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2636             ") ")#mnemonic#"($src2+#$src3) = $src4",
2637             []>;
2638 }
2639
2640 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
2641                         bit PredNot> {
2642   let isPredicatedFalse = PredNot, isPredicated = 1 in {
2643     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
2644
2645     // Predicate new
2646     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
2647     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
2648   }
2649 }
2650
2651 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
2652 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
2653                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
2654                    bits<5> PredImmBits> {
2655
2656   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
2657     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
2658          isPredicable = 1 in
2659     def NAME : STInst2<(outs),
2660             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
2661             mnemonic#"($src1+#$src2) = $src3",
2662             []>;
2663
2664     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
2665       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
2666       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
2667     }
2668   }
2669 }
2670
2671 let addrMode = BaseImmOffset, InputType = "reg" in {
2672   let accessSize = ByteAccess in
2673     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
2674                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
2675
2676   let accessSize = HalfWordAccess in
2677     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
2678                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
2679
2680   let accessSize = WordAccess in
2681     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
2682                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
2683
2684   let accessSize = DoubleWordAccess, isNVStorable = 0 in
2685     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
2686                                   u6_3Ext, 14, 9>, AddrModeRel;
2687 }
2688
2689 let AddedComplexity = 10 in {
2690 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
2691                                                   s11_0ExtPred:$offset)),
2692           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
2693                          (i32 IntRegs:$src1))>;
2694
2695 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
2696                                                    s11_1ExtPred:$offset)),
2697           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
2698                          (i32 IntRegs:$src1))>;
2699
2700 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
2701                                            s11_2ExtPred:$offset)),
2702           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
2703                          (i32 IntRegs:$src1))>;
2704
2705 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
2706                                               s11_3ExtPred:$offset)),
2707           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
2708                          (i64 DoubleRegs:$src1))>;
2709 }
2710
2711 // memh(Rx++#s4:1)=Rt.H
2712
2713 // Store word.
2714 // Store predicate.
2715 let Defs = [R10,R11,D5], hasSideEffects = 0 in
2716 def STriw_pred : STInst2<(outs),
2717             (ins MEMri:$addr, PredRegs:$src1),
2718             "Error; should not emit",
2719             []>;
2720
2721 // Allocate stack frame.
2722 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
2723   def ALLOCFRAME : STInst2<(outs),
2724              (ins i32imm:$amt),
2725              "allocframe(#$amt)",
2726              []>;
2727 }
2728 //===----------------------------------------------------------------------===//
2729 // ST -
2730 //===----------------------------------------------------------------------===//
2731
2732 //===----------------------------------------------------------------------===//
2733 // STYPE/ALU +
2734 //===----------------------------------------------------------------------===//
2735 // Logical NOT.
2736 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2737                "$dst = not($src1)",
2738                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2739
2740
2741 //===----------------------------------------------------------------------===//
2742 // STYPE/ALU -
2743 //===----------------------------------------------------------------------===//
2744
2745 let hasSideEffects = 0 in
2746 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2747                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
2748   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
2749   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
2750   [], "", S_2op_tc_1_SLOT23 > {
2751     bits<5> dst;
2752     bits<5> src;
2753
2754     let IClass = 0b1000;
2755
2756     let Inst{27-24} = RegTyBits;
2757     let Inst{23-22} = MajOp;
2758     let Inst{21} = 0b0;
2759     let Inst{20-16} = src;
2760     let Inst{7-5} = MinOp;
2761     let Inst{4-0} = dst;
2762   }
2763
2764 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
2765   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
2766
2767 let hasNewValue = 1 in
2768 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2769   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
2770
2771 let hasNewValue = 1 in
2772 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
2773   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
2774
2775 // Sign extend word to doubleword
2776 let isCodeGenOnly = 0 in
2777 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
2778
2779 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
2780
2781 // Swizzle the bytes of a word
2782 let isCodeGenOnly = 0 in
2783 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
2784
2785 // Saturate
2786 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2787   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
2788   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
2789   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
2790   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
2791   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
2792 }
2793
2794 let Itinerary = S_2op_tc_2_SLOT23, isCodeGenOnly = 0 in {
2795   // Absolute value word
2796   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
2797
2798   let Defs = [USR_OVF] in
2799   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
2800
2801   // Negate with saturation
2802   let Defs = [USR_OVF] in
2803   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
2804 }
2805
2806 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
2807                       (i32 (sub 0, (i32 IntRegs:$src))),
2808                       (i32 IntRegs:$src))),
2809          (A2_abs IntRegs:$src)>;
2810
2811 let AddedComplexity = 50 in
2812 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
2813                         (i32 IntRegs:$src)),
2814                    (sra (i32 IntRegs:$src), (i32 31)))),
2815          (A2_abs IntRegs:$src)>;
2816
2817 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
2818                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
2819                 bit isSat, bit isRnd, list<dag> pattern = []>
2820   : SInst <(outs RCOut:$dst),
2821   (ins RCIn:$src, u5Imm:$u5),
2822   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
2823                                    #!if(isRnd, ":rnd", ""),
2824   pattern, "", S_2op_tc_2_SLOT23> {
2825     bits<5> dst;
2826     bits<5> src;
2827     bits<5> u5;
2828
2829     let IClass = 0b1000;
2830
2831     let Inst{27-24} = RegTyBits;
2832     let Inst{23-21} = MajOp;
2833     let Inst{20-16} = src;
2834     let Inst{13} = 0b0;
2835     let Inst{12-8} = u5;
2836     let Inst{7-5} = MinOp;
2837     let Inst{4-0} = dst;
2838   }
2839
2840 let hasNewValue = 1 in
2841 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2842                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
2843   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
2844               isSat, isRnd, pattern>;
2845
2846 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
2847   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
2848     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
2849                                     (u5ImmPred:$u5)))]>;
2850
2851 // Arithmetic/logical shift right/left by immediate
2852 let Itinerary = S_2op_tc_1_SLOT23, isCodeGenOnly = 0 in {
2853   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
2854   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
2855   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
2856 }
2857
2858 // Shift left by immediate with saturation
2859 let Defs = [USR_OVF], isCodeGenOnly = 0 in
2860 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
2861
2862 // Shift right with round
2863 let isCodeGenOnly = 0 in
2864 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
2865
2866 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
2867                              (i32 1))),
2868                    (i32 1))),
2869          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
2870
2871 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
2872   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
2873            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
2874   bits<5> Rss;
2875   bits<5> Rdd;
2876   let IClass = 0b1000;
2877   let Inst{27-24} = 0;
2878   let Inst{23-22} = MajOp;
2879   let Inst{20-16} = Rss;
2880   let Inst{7-5} = minOp;
2881   let Inst{4-0} = Rdd;
2882 }
2883
2884 let isCodeGenOnly = 0 in {
2885 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
2886 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
2887 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
2888 }
2889
2890 // Innterleave/deinterleave
2891 let isCodeGenOnly = 0 in {
2892 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
2893 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
2894 }
2895
2896 //===----------------------------------------------------------------------===//
2897 // STYPE/BIT +
2898 //===----------------------------------------------------------------------===//
2899 // Bit count
2900
2901 let hasSideEffects = 0, hasNewValue = 1 in
2902 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
2903                 dag Out, dag Inp>
2904     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
2905   bits<5> Rs;
2906   bits<5> Rd;
2907   let IClass = 0b1000;
2908   let Inst{27} = 0b1;
2909   let Inst{26} = Is32;
2910   let Inst{25-24} = 0b00;
2911   let Inst{23-21} = MajOp;
2912   let Inst{20-16} = Rs;
2913   let Inst{7-5} = MinOp;
2914   let Inst{4-0} = Rd;
2915 }
2916
2917 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
2918     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
2919                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
2920
2921 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
2922     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
2923                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
2924
2925 let isCodeGenOnly = 0 in {
2926 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
2927 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
2928 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
2929 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
2930 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
2931 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
2932 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
2933 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
2934 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
2935 }
2936
2937 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
2938 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
2939 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
2940 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
2941 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
2942 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
2943
2944 // Bit set/clear/toggle
2945
2946 let hasSideEffects = 0, hasNewValue = 1 in
2947 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
2948     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
2949             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
2950   bits<5> Rd;
2951   bits<5> Rs;
2952   bits<5> u5;
2953   let IClass = 0b1000;
2954   let Inst{27-21} = 0b1100110;
2955   let Inst{20-16} = Rs;
2956   let Inst{13} = 0b0;
2957   let Inst{12-8} = u5;
2958   let Inst{7-5} = MinOp;
2959   let Inst{4-0} = Rd;
2960 }
2961
2962 let hasSideEffects = 0, hasNewValue = 1 in
2963 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
2964     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
2965             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
2966   bits<5> Rd;
2967   bits<5> Rs;
2968   bits<5> Rt;
2969   let IClass = 0b1100;
2970   let Inst{27-22} = 0b011010;
2971   let Inst{20-16} = Rs;
2972   let Inst{12-8} = Rt;
2973   let Inst{7-6} = MinOp;
2974   let Inst{4-0} = Rd;
2975 }
2976
2977 let isCodeGenOnly = 0 in {
2978 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
2979 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
2980 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
2981 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
2982 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
2983 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
2984 }
2985
2986 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
2987          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2988 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
2989          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2990 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
2991          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
2992 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
2993          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2994 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
2995          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
2996 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
2997          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
2998
2999 // Bit test
3000
3001 let hasSideEffects = 0 in
3002 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
3003     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
3004             "$Pd = "#MnOp#"($Rs, #$u5)",
3005             [], "", S_2op_tc_2early_SLOT23> {
3006   bits<2> Pd;
3007   bits<5> Rs;
3008   bits<5> u5;
3009   let IClass = 0b1000;
3010   let Inst{27-24} = 0b0101;
3011   let Inst{23-21} = MajOp;
3012   let Inst{20-16} = Rs;
3013   let Inst{13} = 0;
3014   let Inst{12-8} = u5;
3015   let Inst{1-0} = Pd;
3016 }
3017
3018 let hasSideEffects = 0 in
3019 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
3020     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3021             "$Pd = "#MnOp#"($Rs, $Rt)",
3022             [], "", S_3op_tc_2early_SLOT23> {
3023   bits<2> Pd;
3024   bits<5> Rs;
3025   bits<5> Rt;
3026   let IClass = 0b1100;
3027   let Inst{27-22} = 0b011100;
3028   let Inst{21} = IsNeg;
3029   let Inst{20-16} = Rs;
3030   let Inst{12-8} = Rt;
3031   let Inst{1-0} = Pd;
3032 }
3033
3034 let isCodeGenOnly = 0 in {
3035 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
3036 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
3037 }
3038
3039 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
3040   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
3041            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
3042   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
3043            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
3044   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
3045            (S2_tstbit_i IntRegs:$Rs, 0)>;
3046   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
3047            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
3048 }
3049 let hasSideEffects = 0 in
3050 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
3051     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
3052             "$Pd = "#MnOp#"($Rs, #$u6)",
3053             [], "", S_2op_tc_2early_SLOT23> {
3054   bits<2> Pd;
3055   bits<5> Rs;
3056   bits<6> u6;
3057   let IClass = 0b1000;
3058   let Inst{27-24} = 0b0101;
3059   let Inst{23-22} = MajOp;
3060   let Inst{21} = IsNeg;
3061   let Inst{20-16} = Rs;
3062   let Inst{13-8} = u6;
3063   let Inst{1-0} = Pd;
3064 }
3065
3066 let hasSideEffects = 0 in
3067 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
3068     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
3069             "$Pd = "#MnOp#"($Rs, $Rt)",
3070             [], "", S_3op_tc_2early_SLOT23> {
3071   bits<2> Pd;
3072   bits<5> Rs;
3073   bits<5> Rt;
3074   let IClass = 0b1100;
3075   let Inst{27-24} = 0b0111;
3076   let Inst{23-22} = MajOp;
3077   let Inst{21} = IsNeg;
3078   let Inst{20-16} = Rs;
3079   let Inst{12-8} = Rt;
3080   let Inst{1-0} = Pd;
3081 }
3082
3083 let isCodeGenOnly = 0 in {
3084 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
3085 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
3086 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
3087 }
3088
3089 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
3090   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
3091            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
3092   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
3093            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
3094 }
3095
3096 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
3097 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
3098          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
3099
3100 //===----------------------------------------------------------------------===//
3101 // STYPE/BIT -
3102 //===----------------------------------------------------------------------===//
3103
3104 //===----------------------------------------------------------------------===//
3105 // STYPE/COMPLEX +
3106 //===----------------------------------------------------------------------===//
3107 //===----------------------------------------------------------------------===//
3108 // STYPE/COMPLEX -
3109 //===----------------------------------------------------------------------===//
3110
3111 //===----------------------------------------------------------------------===//
3112 // XTYPE/PERM +
3113 //===----------------------------------------------------------------------===//
3114
3115 //===----------------------------------------------------------------------===//
3116 // XTYPE/PERM -
3117 //===----------------------------------------------------------------------===//
3118
3119 //===----------------------------------------------------------------------===//
3120 // STYPE/PRED +
3121 //===----------------------------------------------------------------------===//
3122
3123 // Predicate transfer.
3124 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
3125 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
3126       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
3127   bits<5> Rd;
3128   bits<2> Ps;
3129
3130   let IClass = 0b1000;
3131   let Inst{27-24} = 0b1001;
3132   let Inst{22} = 0b1;
3133   let Inst{17-16} = Ps;
3134   let Inst{4-0} = Rd;
3135 }
3136
3137 // Transfer general register to predicate.
3138 let hasSideEffects = 0, isCodeGenOnly = 0 in
3139 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
3140       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
3141   bits<2> Pd;
3142   bits<5> Rs;
3143
3144   let IClass = 0b1000;
3145   let Inst{27-21} = 0b0101010;
3146   let Inst{20-16} = Rs;
3147   let Inst{1-0} = Pd;
3148 }
3149
3150
3151 //===----------------------------------------------------------------------===//
3152 // STYPE/PRED -
3153 //===----------------------------------------------------------------------===//
3154
3155 //===----------------------------------------------------------------------===//
3156 // STYPE/SHIFT +
3157 //===----------------------------------------------------------------------===//
3158 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
3159                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
3160   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
3161            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
3162            pattern> {
3163   bits<5> src1;
3164   bits<5> dst;
3165   let IClass = 0b1000;
3166   let Inst{27-24} = 0;
3167   let Inst{23-21} = MajOp;
3168   let Inst{20-16} = src1;
3169   let Inst{7-5} = MinOp;
3170   let Inst{4-0} = dst;
3171 }
3172
3173 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
3174   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
3175   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
3176                                         u6ImmPred:$src2))]> {
3177   bits<6> src2;
3178   let Inst{13-8} = src2;
3179 }
3180
3181 // Shift by immediate.
3182 let isCodeGenOnly = 0 in {
3183 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
3184 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
3185 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
3186 }
3187
3188 // Shift left by small amount and add.
3189 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0,
3190     isCodeGenOnly = 0 in
3191 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
3192                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
3193   "$Rd = addasl($Rt, $Rs, #$u3)" ,
3194   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
3195                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
3196   "", S_3op_tc_2_SLOT23> {
3197     bits<5> Rd;
3198     bits<5> Rt;
3199     bits<5> Rs;
3200     bits<3> u3;
3201
3202     let IClass = 0b1100;
3203
3204     let Inst{27-21} = 0b0100000;
3205     let Inst{20-16} = Rs;
3206     let Inst{13}    = 0b0;
3207     let Inst{12-8}  = Rt;
3208     let Inst{7-5}   = u3;
3209     let Inst{4-0}   = Rd;
3210   }
3211
3212 //===----------------------------------------------------------------------===//
3213 // STYPE/SHIFT -
3214 //===----------------------------------------------------------------------===//
3215
3216 //===----------------------------------------------------------------------===//
3217 // STYPE/VH +
3218 //===----------------------------------------------------------------------===//
3219 //===----------------------------------------------------------------------===//
3220 // STYPE/VH -
3221 //===----------------------------------------------------------------------===//
3222
3223 //===----------------------------------------------------------------------===//
3224 // STYPE/VW +
3225 //===----------------------------------------------------------------------===//
3226 //===----------------------------------------------------------------------===//
3227 // STYPE/VW -
3228 //===----------------------------------------------------------------------===//
3229
3230 //===----------------------------------------------------------------------===//
3231 // SYSTEM/SUPER +
3232 //===----------------------------------------------------------------------===//
3233
3234 //===----------------------------------------------------------------------===//
3235 // SYSTEM/USER +
3236 //===----------------------------------------------------------------------===//
3237 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDTNone, [SDNPHasChain]>;
3238
3239 let hasSideEffects = 1, isSoloAX = 1, isCodeGenOnly = 0 in
3240 def BARRIER : SYSInst<(outs), (ins),
3241                      "barrier",
3242                      [(HexagonBARRIER)],"",ST_tc_st_SLOT0> {
3243   let Inst{31-28} = 0b1010;
3244   let Inst{27-21} = 0b1000000;
3245 }
3246
3247 //===----------------------------------------------------------------------===//
3248 // SYSTEM/SUPER -
3249 //===----------------------------------------------------------------------===//
3250 //===----------------------------------------------------------------------===//
3251 // CRUSER - Type.
3252 //===----------------------------------------------------------------------===//
3253 // HW loop
3254 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3255     opExtendable = 0, hasSideEffects = 0 in
3256 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3257          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
3258            #mnemonic#"($offset, #$src2)",
3259            [], "" , CR_tc_3x_SLOT3> {
3260     bits<9> offset;
3261     bits<10> src2;
3262
3263     let IClass = 0b0110;
3264
3265     let Inst{27-22} = 0b100100;
3266     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3267     let Inst{20-16} = src2{9-5};
3268     let Inst{12-8} = offset{8-4};
3269     let Inst{7-5} = src2{4-2};
3270     let Inst{4-3} = offset{3-2};
3271     let Inst{1-0} = src2{1-0};
3272 }
3273
3274 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
3275     opExtendable = 0, hasSideEffects = 0 in
3276 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
3277          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
3278            #mnemonic#"($offset, $src2)",
3279            [], "" ,CR_tc_3x_SLOT3> {
3280     bits<9> offset;
3281     bits<5> src2;
3282
3283     let IClass = 0b0110;
3284
3285     let Inst{27-22} = 0b000000;
3286     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
3287     let Inst{20-16} = src2;
3288     let Inst{12-8} = offset{8-4};
3289     let Inst{4-3} = offset{3-2};
3290   }
3291
3292 multiclass LOOP_ri<string mnemonic> {
3293   def i : LOOP_iBase<mnemonic, brtarget>;
3294   def r : LOOP_rBase<mnemonic, brtarget>;
3295 }
3296
3297
3298 let Defs = [SA0, LC0, USR], isCodeGenOnly = 0 in
3299 defm J2_loop0 : LOOP_ri<"loop0">;
3300
3301 // Interestingly only loop0's appear to set usr.lpcfg
3302 let Defs = [SA1, LC1], isCodeGenOnly = 0 in
3303 defm J2_loop1 : LOOP_ri<"loop1">;
3304
3305 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3306     Defs = [PC, LC0], Uses = [SA0, LC0] in {
3307 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
3308                        ":endloop0",
3309                        []>;
3310 }
3311
3312 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
3313     Defs = [PC, LC1], Uses = [SA1, LC1] in {
3314 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
3315                        ":endloop1",
3316                        []>;
3317 }
3318
3319 // Pipelined loop instructions, sp[123]loop0
3320 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3321     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3322     opExtendable = 0, isPredicateLate = 1 in
3323 class SPLOOP_iBase<string SP, bits<2> op>
3324   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
3325   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
3326     bits<9> r7_2;
3327     bits<10> U10;
3328
3329     let IClass = 0b0110;
3330
3331     let Inst{22-21} = op;
3332     let Inst{27-23} = 0b10011;
3333     let Inst{20-16} = U10{9-5};
3334     let Inst{12-8} = r7_2{8-4};
3335     let Inst{7-5} = U10{4-2};
3336     let Inst{4-3} = r7_2{3-2};
3337     let Inst{1-0} = U10{1-0};
3338   }
3339
3340 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
3341     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
3342     opExtendable = 0, isPredicateLate = 1 in
3343 class SPLOOP_rBase<string SP, bits<2> op>
3344   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
3345   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
3346     bits<9> r7_2;
3347     bits<5> Rs;
3348
3349     let IClass = 0b0110;
3350
3351     let Inst{22-21} = op;
3352     let Inst{27-23} = 0b00001;
3353     let Inst{20-16} = Rs;
3354     let Inst{12-8} = r7_2{8-4};
3355     let Inst{4-3} = r7_2{3-2};
3356   }
3357
3358 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
3359   def i : SPLOOP_iBase<mnemonic, op>;
3360   def r : SPLOOP_rBase<mnemonic, op>;
3361 }
3362
3363 let isCodeGenOnly = 0 in {
3364 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
3365 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
3366 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
3367 }
3368
3369 // Transfer to/from Control/GPR Guest/GPR
3370 let hasSideEffects = 0 in
3371 class TFR_CR_RS_base<RegisterClass CTRC, RegisterClass RC, bit isDouble>
3372   : CRInst <(outs CTRC:$dst), (ins RC:$src),
3373   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3374     bits<5> dst;
3375     bits<5> src;
3376
3377     let IClass = 0b0110;
3378
3379     let Inst{27-25} = 0b001;
3380     let Inst{24} = isDouble;
3381     let Inst{23-21} = 0b001;
3382     let Inst{20-16} = src;
3383     let Inst{4-0} = dst;
3384   }
3385 let isCodeGenOnly = 0 in
3386 def A2_tfrrcr : TFR_CR_RS_base<CtrRegs, IntRegs, 0b0>;
3387 def : InstAlias<"m0 = $Rs", (A2_tfrrcr C6, IntRegs:$Rs)>;
3388 def : InstAlias<"m1 = $Rs", (A2_tfrrcr C7, IntRegs:$Rs)>;
3389
3390 let hasSideEffects = 0 in
3391 class TFR_RD_CR_base<RegisterClass RC, RegisterClass CTRC, bit isSingle>
3392   : CRInst <(outs RC:$dst), (ins CTRC:$src),
3393   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
3394     bits<5> dst;
3395     bits<5> src;
3396
3397     let IClass = 0b0110;
3398
3399     let Inst{27-26} = 0b10;
3400     let Inst{25} = isSingle;
3401     let Inst{24-21} = 0b0000;
3402     let Inst{20-16} = src;
3403     let Inst{4-0} = dst;
3404   }
3405
3406 let hasNewValue = 1, opNewValue = 0, isCodeGenOnly = 0 in
3407 def A2_tfrcrr : TFR_RD_CR_base<IntRegs, CtrRegs, 1>;
3408 def : InstAlias<"$Rd = m0", (A2_tfrcrr IntRegs:$Rd, C6)>;
3409 def : InstAlias<"$Rd = m1", (A2_tfrcrr IntRegs:$Rd, C7)>;
3410
3411 // Y4_trace: Send value to etm trace.
3412 let isSoloAX = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
3413 def Y4_trace: CRInst <(outs), (ins IntRegs:$Rs),
3414   "trace($Rs)"> {
3415     bits<5> Rs;
3416
3417     let IClass = 0b0110;
3418     let Inst{27-21} = 0b0010010;
3419     let Inst{20-16} = Rs;
3420   }
3421
3422 let AddedComplexity = 100, isPredicated = 1 in
3423 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
3424             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
3425             "Error; should not emit",
3426             [(set (i32 IntRegs:$dst),
3427              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
3428                           s12ImmPred:$src3)))]>;
3429
3430 let AddedComplexity = 100, isPredicated = 1 in
3431 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
3432             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
3433             "Error; should not emit",
3434             [(set (i32 IntRegs:$dst),
3435              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3436                           (i32 IntRegs:$src3))))]>;
3437
3438 let AddedComplexity = 100, isPredicated = 1 in
3439 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
3440                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
3441                      "Error; should not emit",
3442                      [(set (i32 IntRegs:$dst),
3443                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
3444                                         s12ImmPred:$src3)))]>;
3445
3446 // Generate frameindex addresses.
3447 let isReMaterializable = 1 in
3448 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
3449              "$dst = add($src1)",
3450              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
3451
3452 // Support for generating global address.
3453 // Taken from X86InstrInfo.td.
3454 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
3455                                             SDTCisVT<0, i32>,
3456                                             SDTCisVT<1, i32>,
3457                                             SDTCisPtrTy<0>]>;
3458 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
3459 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
3460
3461 // HI/LO Instructions
3462 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3463 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3464                   "$dst.l = #LO($global)",
3465                   []>;
3466
3467 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3468 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
3469                   "$dst.h = #HI($global)",
3470                   []>;
3471
3472 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3473 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3474                   "$dst.l = #LO($imm_value)",
3475                   []>;
3476
3477
3478 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3479 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
3480                   "$dst.h = #HI($imm_value)",
3481                   []>;
3482
3483 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3484 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3485                   "$dst.l = #LO($jt)",
3486                   []>;
3487
3488 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3489 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3490                   "$dst.h = #HI($jt)",
3491                   []>;
3492
3493
3494 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
3495 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3496                   "$dst.l = #LO($label)",
3497                   []>;
3498
3499 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
3500 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
3501                   "$dst.h = #HI($label)",
3502                   []>;
3503
3504 // This pattern is incorrect. When we add small data, we should change
3505 // this pattern to use memw(#foo).
3506 // This is for sdata.
3507 let isMoveImm = 1 in
3508 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
3509               "$dst = CONST32(#$global)",
3510               [(set (i32 IntRegs:$dst),
3511                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
3512
3513 // This is for non-sdata.
3514 let isReMaterializable = 1, isMoveImm = 1 in
3515 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3516                   "$dst = CONST32(#$global)",
3517                   [(set (i32 IntRegs:$dst),
3518                         (HexagonCONST32 tglobaladdr:$global))]>;
3519
3520 let isReMaterializable = 1, isMoveImm = 1 in
3521 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
3522                      "$dst = CONST32(#$jt)",
3523                      [(set (i32 IntRegs:$dst),
3524                            (HexagonCONST32 tjumptable:$jt))]>;
3525
3526 let isReMaterializable = 1, isMoveImm = 1 in
3527 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
3528                     "$dst = CONST32(#$global)",
3529                     [(set (i32 IntRegs:$dst),
3530                           (HexagonCONST32_GP tglobaladdr:$global))]>;
3531
3532 let isReMaterializable = 1, isMoveImm = 1 in
3533 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
3534                        "$dst = CONST32(#$global)",
3535                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
3536
3537 // Map BlockAddress lowering to CONST32_Int_Real
3538 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
3539           (CONST32_Int_Real tblockaddress:$addr)>;
3540
3541 let isReMaterializable = 1, isMoveImm = 1 in
3542 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
3543                     "$dst = CONST32($label)",
3544                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
3545
3546 let isReMaterializable = 1, isMoveImm = 1 in
3547 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
3548                        "$dst = CONST64(#$global)",
3549                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
3550
3551 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
3552                   "$dst = xor($dst, $dst)",
3553                   [(set (i1 PredRegs:$dst), 0)]>;
3554
3555 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3556        "$dst = mpy($src1, $src2)",
3557        [(set (i32 IntRegs:$dst),
3558              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3559                                         (i64 (sext (i32 IntRegs:$src2))))),
3560                               (i32 32)))))]>;
3561
3562 // Pseudo instructions.
3563 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
3564
3565 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
3566                                         SDTCisVT<1, i32> ]>;
3567
3568 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
3569                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
3570
3571 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
3572                     [SDNPHasChain, SDNPOutGlue]>;
3573
3574 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3575
3576 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
3577            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
3578
3579 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
3580 // Optional Flag and Variable Arguments.
3581 // Its 1 Operand has pointer type.
3582 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
3583                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
3584
3585 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
3586  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
3587                         "Should never be emitted",
3588                         [(callseq_start timm:$amt)]>;
3589 }
3590
3591 let Defs = [R29, R30, R31], Uses = [R29] in {
3592  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
3593                       "Should never be emitted",
3594                       [(callseq_end timm:$amt1, timm:$amt2)]>;
3595 }
3596 // Call subroutine.
3597 let isCall = 1, hasSideEffects = 0,
3598   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
3599           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
3600   def CALL : JInst<(outs), (ins calltarget:$dst),
3601              "call $dst", []>;
3602 }
3603
3604 // Call subroutine indirectly.
3605 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
3606 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
3607
3608 // Indirect tail-call.
3609 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
3610 def TCRETURNR : T_JMPr;
3611
3612 // Direct tail-calls.
3613 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
3614 isTerminator = 1, isCodeGenOnly = 1 in {
3615   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3616       [], "", J_tc_2early_SLOT23>;
3617   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
3618       [], "", J_tc_2early_SLOT23>;
3619 }
3620
3621 // Map call instruction.
3622 def : Pat<(call (i32 IntRegs:$dst)),
3623       (J2_callr (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
3624 def : Pat<(call tglobaladdr:$dst),
3625       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
3626 def : Pat<(call texternalsym:$dst),
3627       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
3628 //Tail calls.
3629 def : Pat<(HexagonTCRet tglobaladdr:$dst),
3630       (TCRETURNtg tglobaladdr:$dst)>;
3631 def : Pat<(HexagonTCRet texternalsym:$dst),
3632       (TCRETURNtext texternalsym:$dst)>;
3633 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
3634       (TCRETURNR (i32 IntRegs:$dst))>;
3635
3636 // Atomic load and store support
3637 // 8 bit atomic load
3638 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
3639           (i32 (L2_loadrub_io AddrFI:$src1, 0))>;
3640
3641 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
3642           (i32 (L2_loadrub_io (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
3643
3644 // 16 bit atomic load
3645 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
3646           (i32 (L2_loadruh_io AddrFI:$src1, 0))>;
3647
3648 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
3649           (i32 (L2_loadruh_io (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
3650
3651 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
3652           (i32 (L2_loadri_io AddrFI:$src1, 0))>;
3653
3654 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
3655           (i32 (L2_loadri_io (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
3656
3657 // 64 bit atomic load
3658 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
3659           (i64 (L2_loadrd_io AddrFI:$src1, 0))>;
3660
3661 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
3662           (i64 (L2_loadrd_io (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
3663
3664
3665 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
3666           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
3667
3668 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
3669                           (i32 IntRegs:$src1)),
3670           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
3671                          (i32 IntRegs:$src1))>;
3672
3673
3674 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
3675           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
3676
3677 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
3678                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
3679           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
3680                          (i32 IntRegs:$src1))>;
3681
3682 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
3683           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
3684
3685 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
3686                            (i32 IntRegs:$src1)),
3687           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
3688                          (i32 IntRegs:$src1))>;
3689
3690
3691
3692
3693 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
3694           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
3695
3696 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
3697                            (i64 DoubleRegs:$src1)),
3698           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
3699                          (i64 DoubleRegs:$src1))>;
3700
3701 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
3702 def : Pat <(and (i32 IntRegs:$src1), 65535),
3703       (A2_zxth (i32 IntRegs:$src1))>;
3704
3705 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
3706 def : Pat <(and (i32 IntRegs:$src1), 255),
3707       (A2_zxtb (i32 IntRegs:$src1))>;
3708
3709 // Map Add(p1, true) to p1 = not(p1).
3710 //     Add(p1, false) should never be produced,
3711 //     if it does, it got to be mapped to NOOP.
3712 def : Pat <(add (i1 PredRegs:$src1), -1),
3713       (C2_not (i1 PredRegs:$src1))>;
3714
3715 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
3716 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
3717       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
3718                            s8ImmPred:$src2))>;
3719
3720 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
3721 // => r0 = TFR_condset_ri(p0, r1, #i)
3722 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
3723                    (i32 IntRegs:$src3)),
3724       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
3725                            s12ImmPred:$src2))>;
3726
3727 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
3728 // => r0 = TFR_condset_ir(p0, #i, r1)
3729 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
3730       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
3731                            (i32 IntRegs:$src2)))>;
3732
3733 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
3734 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
3735       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3736
3737 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
3738 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
3739       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3740
3741
3742 let AddedComplexity = 100 in
3743 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
3744       (i64 (A2_combinew (A2_tfrsi 0),
3745                        (L2_loadrub_io (CONST32_set tglobaladdr:$global), 0)))>,
3746       Requires<[NoV4T]>;
3747
3748 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
3749 let AddedComplexity = 10 in
3750 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
3751       (i32 (A2_and (i32 (L2_loadrb_io AddrFI:$addr, 0)), (A2_tfrsi 0x1)))>;
3752
3753 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
3754 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
3755       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
3756
3757 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
3758 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
3759       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3760                                                  subreg_loreg))))))>;
3761
3762 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
3763 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
3764       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3765                                                  subreg_loreg))))))>;
3766
3767 // We want to prevent emitting pnot's as much as possible.
3768 // Map brcond with an unsupported setcc to a J2_jumpf.
3769 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3770                         bb:$offset),
3771       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3772                 bb:$offset)>;
3773
3774 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
3775                         bb:$offset),
3776       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
3777
3778 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
3779       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
3780
3781 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
3782       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
3783
3784 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
3785 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
3786                         bb:$offset),
3787       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
3788                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
3789
3790 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
3791 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3792                         bb:$offset),
3793       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
3794
3795 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3796                    bb:$offset),
3797       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
3798                    bb:$offset)>;
3799
3800 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3801                         bb:$offset),
3802       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
3803                 bb:$offset)>;
3804
3805 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3806                    bb:$offset),
3807       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3808                 bb:$offset)>;
3809
3810 // Map from a 64-bit select to an emulated 64-bit mux.
3811 // Hexagon does not support 64-bit MUXes; so emulate with combines.
3812 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
3813                    (i64 DoubleRegs:$src3)),
3814       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
3815                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3816                                                          subreg_hireg)),
3817                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3818                                                          subreg_hireg)))),
3819                        (i32 (C2_mux (i1 PredRegs:$src1),
3820                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3821                                                          subreg_loreg)),
3822                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
3823                                                          subreg_loreg))))))>;
3824
3825 // Map from a 1-bit select to logical ops.
3826 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
3827 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
3828                    (i1 PredRegs:$src3)),
3829       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
3830              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
3831
3832 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
3833 def : Pat<(i1 (load ADDRriS11_2:$addr)),
3834       (i1 (C2_tfrrp (i32 (L2_loadrb_io AddrFI:$addr, 0))))>;
3835
3836 // Map for truncating from 64 immediates to 32 bit immediates.
3837 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
3838       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
3839
3840 // Map for truncating from i64 immediates to i1 bit immediates.
3841 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
3842        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3843                                           subreg_loreg))))>;
3844
3845 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
3846 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3847       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3848                                                      subreg_loreg)))>;
3849
3850 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
3851 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3852       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3853                                                      subreg_loreg)))>;
3854 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
3855 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
3856       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3857                                                      subreg_loreg)))>;
3858
3859 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
3860 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3861       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3862                                                      subreg_loreg)))>;
3863
3864 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
3865 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3866       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3867
3868
3869 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
3870 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3871       (STrib ADDRriS11_2:$addr, (A2_tfrsi 1))>;
3872
3873 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
3874 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
3875       (STrib ADDRriS11_2:$addr, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
3876
3877 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
3878 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
3879 // Better way to do this?
3880 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
3881       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
3882
3883 // Map cmple -> cmpgt.
3884 // rs <= rt -> !(rs > rt).
3885 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
3886       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
3887
3888 // rs <= rt -> !(rs > rt).
3889 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3890       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3891
3892 // Rss <= Rtt -> !(Rss > Rtt).
3893 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3894       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3895
3896 // Map cmpne -> cmpeq.
3897 // Hexagon_TODO: We should improve on this.
3898 // rs != rt -> !(rs == rt).
3899 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
3900       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
3901
3902 // Map cmpne(Rs) -> !cmpeqe(Rs).
3903 // rs != rt -> !(rs == rt).
3904 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3905       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
3906
3907 // Convert setne back to xor for hexagon since we compute w/ pred registers.
3908 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
3909       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3910
3911 // Map cmpne(Rss) -> !cmpew(Rss).
3912 // rs != rt -> !(rs == rt).
3913 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3914       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
3915                                      (i64 DoubleRegs:$src2)))))>;
3916
3917 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
3918 // rs >= rt -> !(rt > rs).
3919 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3920       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
3921
3922 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
3923 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
3924       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
3925
3926 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
3927 // rss >= rtt -> !(rtt > rss).
3928 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3929       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
3930                                 (i64 DoubleRegs:$src1)))))>;
3931
3932 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
3933 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
3934 // rs < rt -> !(rs >= rt).
3935 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
3936       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
3937
3938 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
3939 // rs < rt -> rt > rs.
3940 // We can let assembler map it, or we can do in the compiler itself.
3941 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3942       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3943
3944 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
3945 // rss < rtt -> (rtt > rss).
3946 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3947       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3948
3949 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
3950 // rs < rt -> rt > rs.
3951 // We can let assembler map it, or we can do in the compiler itself.
3952 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3953       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3954
3955 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3956 // rs < rt -> rt > rs.
3957 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3958       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3959
3960 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
3961 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
3962       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
3963
3964 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
3965 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
3966       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
3967
3968 // Generate cmpgtu(Rs, #u9)
3969 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
3970       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
3971
3972 // Map from Rs >= Rt -> !(Rt > Rs).
3973 // rs >= rt -> !(rt > rs).
3974 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3975       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3976
3977 // Map from Rs >= Rt -> !(Rt > Rs).
3978 // rs >= rt -> !(rt > rs).
3979 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3980       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3981
3982 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
3983 // Map from (Rs <= Rt) -> !(Rs > Rt).
3984 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3985       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3986
3987 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
3988 // Map from (Rs <= Rt) -> !(Rs > Rt).
3989 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3990       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3991
3992 // Sign extends.
3993 // i1 -> i32
3994 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3995       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
3996
3997 // i1 -> i64
3998 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3999       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
4000
4001 // Convert sign-extended load back to load and sign extend.
4002 // i8 -> i64
4003 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
4004       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
4005
4006 // Convert any-extended load back to load and sign extend.
4007 // i8 -> i64
4008 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
4009       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
4010
4011 // Convert sign-extended load back to load and sign extend.
4012 // i16 -> i64
4013 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
4014       (i64 (A2_sxtw (L2_loadrh_io AddrFI:$src1, 0)))>;
4015
4016 // Convert sign-extended load back to load and sign extend.
4017 // i32 -> i64
4018 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
4019       (i64 (A2_sxtw (L2_loadri_io AddrFI:$src1, 0)))>;
4020
4021
4022 // Zero extends.
4023 // i1 -> i32
4024 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4025       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4026
4027 // i1 -> i64
4028 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
4029       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
4030       Requires<[NoV4T]>;
4031
4032 // i32 -> i64
4033 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
4034       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4035       Requires<[NoV4T]>;
4036
4037 // i8 -> i64
4038 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
4039       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4040       Requires<[NoV4T]>;
4041
4042 let AddedComplexity = 20 in
4043 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
4044                                 s11_0ExtPred:$offset))),
4045       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4046                                   s11_0ExtPred:$offset)))>,
4047       Requires<[NoV4T]>;
4048
4049 // i1 -> i64
4050 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
4051       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
4052       Requires<[NoV4T]>;
4053
4054 let AddedComplexity = 20 in
4055 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
4056                                 s11_0ExtPred:$offset))),
4057       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
4058                                   s11_0ExtPred:$offset)))>,
4059       Requires<[NoV4T]>;
4060
4061 // i16 -> i64
4062 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
4063       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io AddrFI:$src1, 0)))>,
4064       Requires<[NoV4T]>;
4065
4066 let AddedComplexity = 20 in
4067 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
4068                                   s11_1ExtPred:$offset))),
4069       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io IntRegs:$src1,
4070                                   s11_1ExtPred:$offset)))>,
4071       Requires<[NoV4T]>;
4072
4073 // i32 -> i64
4074 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
4075       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
4076       Requires<[NoV4T]>;
4077
4078 let AddedComplexity = 100 in
4079 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4080       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
4081                                   s11_2ExtPred:$offset)))>,
4082       Requires<[NoV4T]>;
4083
4084 let AddedComplexity = 10 in
4085 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
4086       (i32 (L2_loadri_io AddrFI:$src1, 0))>;
4087
4088 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4089 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
4090       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4091
4092 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
4093 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
4094       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
4095
4096 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
4097 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
4098       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
4099
4100
4101 let AddedComplexity = 100 in
4102 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4103                            (i32 32))),
4104                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4105                                          s11_2ExtPred:$offset2)))))),
4106         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4107                         (L2_loadri_io IntRegs:$src2,
4108                                        s11_2ExtPred:$offset2)))>;
4109
4110 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4111                            (i32 32))),
4112                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4113         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4114                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
4115
4116 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4117                            (i32 32))),
4118                (i64 (zext (i32 IntRegs:$srcLow))))),
4119         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4120                         IntRegs:$srcLow))>;
4121
4122 let AddedComplexity = 100 in
4123 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4124                            (i32 32))),
4125                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
4126                                          s11_2ExtPred:$offset2)))))),
4127         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4128                         (L2_loadri_io IntRegs:$src2,
4129                                        s11_2ExtPred:$offset2)))>;
4130
4131 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4132                            (i32 32))),
4133                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
4134         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4135                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
4136
4137 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
4138                            (i32 32))),
4139                (i64 (zext (i32 IntRegs:$srcLow))))),
4140         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
4141                         IntRegs:$srcLow))>;
4142
4143 // Any extended 64-bit load.
4144 // anyext i32 -> i64
4145 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
4146       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
4147       Requires<[NoV4T]>;
4148
4149 // When there is an offset we should prefer the pattern below over the pattern above.
4150 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
4151 // So this complexity below is comfortably higher to allow for choosing the below.
4152 // If this is not done then we generate addresses such as
4153 // ********************************************
4154 //        r1 = add (r0, #4)
4155 //        r1 = memw(r1 + #0)
4156 //  instead of
4157 //        r1 = memw(r0 + #4)
4158 // ********************************************
4159 let AddedComplexity = 100 in
4160 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
4161       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
4162                                   s11_2ExtPred:$offset)))>,
4163       Requires<[NoV4T]>;
4164
4165 // anyext i16 -> i64.
4166 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
4167       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io AddrFI:$src1, 0)))>,
4168       Requires<[NoV4T]>;
4169
4170 let AddedComplexity = 20 in
4171 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
4172                                   s11_1ExtPred:$offset))),
4173       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io IntRegs:$src1,
4174                                   s11_1ExtPred:$offset)))>,
4175       Requires<[NoV4T]>;
4176
4177 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
4178 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
4179       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
4180       Requires<[NoV4T]>;
4181
4182 // Multiply 64-bit unsigned and use upper result.
4183 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4184       (i64
4185        (M2_dpmpyuu_acc_s0
4186         (i64
4187          (A2_combinew
4188           (A2_tfrsi 0),
4189            (i32
4190             (EXTRACT_SUBREG
4191              (i64
4192               (S2_lsr_i_p
4193                (i64
4194                 (M2_dpmpyuu_acc_s0
4195                  (i64
4196                   (M2_dpmpyuu_acc_s0
4197                    (i64
4198                     (A2_combinew (A2_tfrsi 0),
4199                      (i32
4200                       (EXTRACT_SUBREG
4201                        (i64
4202                         (S2_lsr_i_p
4203                          (i64
4204                           (M2_dpmpyuu_s0
4205                             (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4206                                                        subreg_loreg)),
4207                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4208                                                        subreg_loreg)))), 32)),
4209                        subreg_loreg)))),
4210                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4211                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4212                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4213                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4214                32)), subreg_loreg)))),
4215         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4216         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4217
4218 // Multiply 64-bit signed and use upper result.
4219 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4220       (i64
4221        (M2_dpmpyss_acc_s0
4222         (i64
4223          (A2_combinew (A2_tfrsi 0),
4224           (i32
4225            (EXTRACT_SUBREG
4226             (i64
4227              (S2_lsr_i_p
4228               (i64
4229                (M2_dpmpyss_acc_s0
4230                 (i64
4231                  (M2_dpmpyss_acc_s0
4232                   (i64
4233                    (A2_combinew (A2_tfrsi 0),
4234                     (i32
4235                      (EXTRACT_SUBREG
4236                       (i64
4237                        (S2_lsr_i_p
4238                         (i64
4239                          (M2_dpmpyuu_s0
4240                            (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4241                                                       subreg_loreg)),
4242                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4243                                                       subreg_loreg)))), 32)),
4244                       subreg_loreg)))),
4245                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4246                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
4247                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
4248                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
4249               32)), subreg_loreg)))),
4250         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
4251         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
4252
4253 // Hexagon specific ISD nodes.
4254 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
4255 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
4256                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
4257 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
4258                                   SDTHexagonADJDYNALLOC>;
4259 // Needed to tag these instructions for stack layout.
4260 let usesCustomInserter = 1 in
4261 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
4262                                                      s16Imm:$src2),
4263                   "$dst = add($src1, #$src2)",
4264                   [(set (i32 IntRegs:$dst),
4265                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
4266                                              s16ImmPred:$src2))]>;
4267
4268 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
4269 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
4270 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
4271                 "$dst = $src1",
4272                 [(set (i32 IntRegs:$dst),
4273                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
4274
4275 let AddedComplexity = 100 in
4276 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
4277       (COPY (i32 IntRegs:$src1))>;
4278
4279 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
4280
4281 def : Pat<(HexagonWrapperJT tjumptable:$dst),
4282           (i32 (CONST32_set_jt tjumptable:$dst))>;
4283
4284 // XTYPE/SHIFT
4285 //
4286 //===----------------------------------------------------------------------===//
4287 // Template Class
4288 // Shift by immediate/register and accumulate/logical
4289 //===----------------------------------------------------------------------===//
4290
4291 // Rx[+-&|]=asr(Rs,#u5)
4292 // Rx[+-&|^]=lsr(Rs,#u5)
4293 // Rx[+-&|^]=asl(Rs,#u5)
4294
4295 let hasNewValue = 1, opNewValue = 0 in
4296 class T_shift_imm_acc_r <string opc1, string opc2, SDNode OpNode1,
4297                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4298   : SInst_acc<(outs IntRegs:$Rx),
4299               (ins IntRegs:$src1, IntRegs:$Rs, u5Imm:$u5),
4300   "$Rx "#opc2#opc1#"($Rs, #$u5)",
4301   [(set (i32 IntRegs:$Rx),
4302          (OpNode2 (i32 IntRegs:$src1),
4303                   (OpNode1 (i32 IntRegs:$Rs), u5ImmPred:$u5)))],
4304   "$src1 = $Rx", S_2op_tc_2_SLOT23> {
4305     bits<5> Rx;
4306     bits<5> Rs;
4307     bits<5> u5;
4308
4309     let IClass = 0b1000;
4310
4311     let Inst{27-24} = 0b1110;
4312     let Inst{23-22} = majOp{2-1};
4313     let Inst{13} = 0b0;
4314     let Inst{7} = majOp{0};
4315     let Inst{6-5} = minOp;
4316     let Inst{4-0} = Rx;
4317     let Inst{20-16} = Rs;
4318     let Inst{12-8} = u5;
4319   }
4320
4321 // Rx[+-&|]=asr(Rs,Rt)
4322 // Rx[+-&|^]=lsr(Rs,Rt)
4323 // Rx[+-&|^]=asl(Rs,Rt)
4324
4325 let hasNewValue = 1, opNewValue = 0 in
4326 class T_shift_reg_acc_r <string opc1, string opc2, SDNode OpNode1,
4327                          SDNode OpNode2, bits<2> majOp, bits<2> minOp>
4328   : SInst_acc<(outs IntRegs:$Rx),
4329               (ins IntRegs:$src1, IntRegs:$Rs, IntRegs:$Rt),
4330   "$Rx "#opc2#opc1#"($Rs, $Rt)",
4331   [(set (i32 IntRegs:$Rx),
4332          (OpNode2 (i32 IntRegs:$src1),
4333                   (OpNode1 (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))],
4334   "$src1 = $Rx", S_3op_tc_2_SLOT23 > {
4335     bits<5> Rx;
4336     bits<5> Rs;
4337     bits<5> Rt;
4338
4339     let IClass = 0b1100;
4340
4341     let Inst{27-24} = 0b1100;
4342     let Inst{23-22} = majOp;
4343     let Inst{7-6} = minOp;
4344     let Inst{4-0} = Rx;
4345     let Inst{20-16} = Rs;
4346     let Inst{12-8} = Rt;
4347   }
4348
4349 // Rxx[+-&|]=asr(Rss,#u6)
4350 // Rxx[+-&|^]=lsr(Rss,#u6)
4351 // Rxx[+-&|^]=asl(Rss,#u6)
4352
4353 class T_shift_imm_acc_p <string opc1, string opc2, SDNode OpNode1,
4354                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4355   : SInst_acc<(outs DoubleRegs:$Rxx),
4356               (ins DoubleRegs:$src1, DoubleRegs:$Rss, u6Imm:$u6),
4357   "$Rxx "#opc2#opc1#"($Rss, #$u6)",
4358   [(set (i64 DoubleRegs:$Rxx),
4359         (OpNode2 (i64 DoubleRegs:$src1),
4360                  (OpNode1 (i64 DoubleRegs:$Rss), u6ImmPred:$u6)))],
4361   "$src1 = $Rxx", S_2op_tc_2_SLOT23> {
4362     bits<5> Rxx;
4363     bits<5> Rss;
4364     bits<6> u6;
4365
4366     let IClass = 0b1000;
4367
4368     let Inst{27-24} = 0b0010;
4369     let Inst{23-22} = majOp{2-1};
4370     let Inst{7} = majOp{0};
4371     let Inst{6-5} = minOp;
4372     let Inst{4-0} = Rxx;
4373     let Inst{20-16} = Rss;
4374     let Inst{13-8} = u6;
4375   }
4376
4377
4378 // Rxx[+-&|]=asr(Rss,Rt)
4379 // Rxx[+-&|^]=lsr(Rss,Rt)
4380 // Rxx[+-&|^]=asl(Rss,Rt)
4381 // Rxx[+-&|^]=lsl(Rss,Rt)
4382
4383 class T_shift_reg_acc_p <string opc1, string opc2, SDNode OpNode1,
4384                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
4385   : SInst_acc<(outs DoubleRegs:$Rxx),
4386               (ins DoubleRegs:$src1, DoubleRegs:$Rss, IntRegs:$Rt),
4387   "$Rxx "#opc2#opc1#"($Rss, $Rt)",
4388   [(set (i64 DoubleRegs:$Rxx),
4389         (OpNode2 (i64 DoubleRegs:$src1),
4390                  (OpNode1 (i64 DoubleRegs:$Rss), (i32 IntRegs:$Rt))))],
4391   "$src1 = $Rxx", S_3op_tc_2_SLOT23> {
4392     bits<5> Rxx;
4393     bits<5> Rss;
4394     bits<5> Rt;
4395
4396     let IClass = 0b1100;
4397
4398     let Inst{27-24} = 0b1011;
4399     let Inst{23-21} = majOp;
4400     let Inst{20-16} = Rss;
4401     let Inst{12-8} = Rt;
4402     let Inst{7-6} = minOp;
4403     let Inst{4-0} = Rxx;
4404   }
4405
4406 //===----------------------------------------------------------------------===//
4407 // Multi-class for the shift instructions with logical/arithmetic operators.
4408 //===----------------------------------------------------------------------===//
4409
4410 multiclass xtype_imm_base<string OpcStr1, string OpcStr2, SDNode OpNode1,
4411                          SDNode OpNode2, bits<3> majOp, bits<2> minOp > {
4412   def _i_r#NAME : T_shift_imm_acc_r< OpcStr1, OpcStr2, OpNode1,
4413                                      OpNode2, majOp, minOp >;
4414   def _i_p#NAME : T_shift_imm_acc_p< OpcStr1, OpcStr2, OpNode1,
4415                                      OpNode2, majOp, minOp >;
4416 }
4417
4418 multiclass xtype_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4419   let AddedComplexity = 100 in
4420   defm _acc  : xtype_imm_base< opc1, "+= ", OpNode, add, 0b001, minOp>;
4421
4422   defm _nac  : xtype_imm_base< opc1, "-= ", OpNode, sub, 0b000, minOp>;
4423   defm _and  : xtype_imm_base< opc1, "&= ", OpNode, and, 0b010, minOp>;
4424   defm _or   : xtype_imm_base< opc1, "|= ", OpNode,  or, 0b011, minOp>;
4425 }
4426
4427 multiclass xtype_xor_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
4428 let AddedComplexity = 100 in
4429   defm _xacc  : xtype_imm_base< opc1, "^= ", OpNode, xor, 0b100, minOp>;
4430 }
4431
4432 let isCodeGenOnly = 0 in {
4433 defm S2_asr : xtype_imm_acc<"asr", sra, 0b00>;
4434
4435 defm S2_lsr : xtype_imm_acc<"lsr", srl, 0b01>,
4436               xtype_xor_imm_acc<"lsr", srl, 0b01>;
4437
4438 defm S2_asl : xtype_imm_acc<"asl", shl, 0b10>,
4439               xtype_xor_imm_acc<"asl", shl, 0b10>;
4440 }
4441
4442 multiclass xtype_reg_acc_r<string opc1, SDNode OpNode, bits<2>minOp> {
4443   let AddedComplexity = 100 in
4444   def _acc : T_shift_reg_acc_r <opc1, "+= ", OpNode, add, 0b11, minOp>;
4445
4446   def _nac : T_shift_reg_acc_r <opc1, "-= ", OpNode, sub, 0b10, minOp>;
4447   def _and : T_shift_reg_acc_r <opc1, "&= ", OpNode, and, 0b01, minOp>;
4448   def _or  : T_shift_reg_acc_r <opc1, "|= ", OpNode,  or, 0b00, minOp>;
4449 }
4450
4451 multiclass xtype_reg_acc_p<string opc1, SDNode OpNode, bits<2>minOp> {
4452   let AddedComplexity = 100 in
4453   def _acc : T_shift_reg_acc_p <opc1, "+= ", OpNode, add, 0b110, minOp>;
4454
4455   def _nac : T_shift_reg_acc_p <opc1, "-= ", OpNode, sub, 0b100, minOp>;
4456   def _and : T_shift_reg_acc_p <opc1, "&= ", OpNode, and, 0b010, minOp>;
4457   def _or  : T_shift_reg_acc_p <opc1, "|= ", OpNode,  or, 0b000, minOp>;
4458   def _xor : T_shift_reg_acc_p <opc1, "^= ", OpNode, xor, 0b011, minOp>;
4459 }
4460
4461 multiclass xtype_reg_acc<string OpcStr, SDNode OpNode, bits<2> minOp > {
4462   defm _r_r : xtype_reg_acc_r <OpcStr, OpNode, minOp>;
4463   defm _r_p : xtype_reg_acc_p <OpcStr, OpNode, minOp>;
4464 }
4465
4466 let isCodeGenOnly = 0 in {
4467 defm S2_asl : xtype_reg_acc<"asl", shl, 0b10>;
4468 defm S2_asr : xtype_reg_acc<"asr", sra, 0b00>;
4469 defm S2_lsr : xtype_reg_acc<"lsr", srl, 0b01>;
4470 defm S2_lsl : xtype_reg_acc<"lsl", shl, 0b11>;
4471 }
4472
4473 //===----------------------------------------------------------------------===//
4474 let hasSideEffects = 0 in
4475 class T_S3op_1 <string mnemonic, RegisterClass RC, bits<2> MajOp, bits<3> MinOp,
4476                 bit SwapOps, bit isSat = 0, bit isRnd = 0, bit hasShift = 0>
4477   : SInst <(outs RC:$dst),
4478            (ins DoubleRegs:$src1, DoubleRegs:$src2),
4479   "$dst = "#mnemonic#"($src1, $src2)"#!if(isRnd, ":rnd", "")
4480                                      #!if(hasShift,":>>1","")
4481                                      #!if(isSat, ":sat", ""),
4482   [], "", S_3op_tc_2_SLOT23 > {
4483     bits<5> dst;
4484     bits<5> src1;
4485     bits<5> src2;
4486
4487     let IClass = 0b1100;
4488
4489     let Inst{27-24} = 0b0001;
4490     let Inst{23-22} = MajOp;
4491     let Inst{20-16} = !if (SwapOps, src2, src1);
4492     let Inst{12-8}  = !if (SwapOps, src1, src2);
4493     let Inst{7-5}   = MinOp;
4494     let Inst{4-0}   = dst;
4495   }
4496
4497 class T_S3op_64 <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit SwapOps,
4498                  bit isSat = 0, bit isRnd = 0, bit hasShift = 0 >
4499   : T_S3op_1 <mnemonic, DoubleRegs, MajOp, MinOp, SwapOps,
4500               isSat, isRnd, hasShift>;
4501
4502 let isCodeGenOnly = 0 in
4503 def S2_lfsp : T_S3op_64 < "lfs", 0b10, 0b110, 0>;
4504
4505 //===----------------------------------------------------------------------===//
4506 // Template class used by vector shift, vector rotate, vector neg,
4507 // 32-bit shift, 64-bit shifts, etc.
4508 //===----------------------------------------------------------------------===//
4509
4510 let hasSideEffects = 0 in
4511 class T_S3op_3 <string mnemonic, RegisterClass RC, bits<2> MajOp,
4512                  bits<2> MinOp, bit isSat = 0, list<dag> pattern = [] >
4513   : SInst <(outs RC:$dst),
4514            (ins RC:$src1, IntRegs:$src2),
4515   "$dst = "#mnemonic#"($src1, $src2)"#!if(isSat, ":sat", ""),
4516   pattern, "", S_3op_tc_1_SLOT23> {
4517     bits<5> dst;
4518     bits<5> src1;
4519     bits<5> src2;
4520
4521     let IClass = 0b1100;
4522
4523     let Inst{27-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b0110, 0b0011);
4524     let Inst{23-22} = MajOp;
4525     let Inst{20-16} = src1;
4526     let Inst{12-8} = src2;
4527     let Inst{7-6} = MinOp;
4528     let Inst{4-0} = dst;
4529   }
4530
4531 let hasNewValue = 1 in
4532 class T_S3op_shift32 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4533   : T_S3op_3 <mnemonic, IntRegs, 0b01, MinOp, 0,
4534     [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
4535                                       (i32 IntRegs:$src2)))]>;
4536
4537 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23 in
4538 class T_S3op_shift32_Sat <string mnemonic, bits<2> MinOp>
4539   : T_S3op_3 <mnemonic, IntRegs, 0b00, MinOp, 1, []>;
4540
4541
4542 class T_S3op_shift64 <string mnemonic, SDNode OpNode, bits<2> MinOp>
4543   : T_S3op_3 <mnemonic, DoubleRegs, 0b10, MinOp, 0,
4544     [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
4545                                          (i32 IntRegs:$src2)))]>;
4546
4547
4548 class T_S3op_shiftVect <string mnemonic, bits<2> MajOp, bits<2> MinOp>
4549   : T_S3op_3 <mnemonic, DoubleRegs, MajOp, MinOp, 0, []>;
4550
4551
4552 // Shift by register
4553 // Rdd=[asr|lsr|asl|lsl](Rss,Rt)
4554
4555 let isCodeGenOnly = 0 in {
4556 def S2_asr_r_p : T_S3op_shift64 < "asr", sra, 0b00>;
4557 def S2_lsr_r_p : T_S3op_shift64 < "lsr", srl, 0b01>;
4558 def S2_asl_r_p : T_S3op_shift64 < "asl", shl, 0b10>;
4559 def S2_lsl_r_p : T_S3op_shift64 < "lsl", shl, 0b11>;
4560 }
4561
4562 // Rd=[asr|lsr|asl|lsl](Rs,Rt)
4563
4564 let isCodeGenOnly = 0 in {
4565 def S2_asr_r_r : T_S3op_shift32<"asr", sra, 0b00>;
4566 def S2_lsr_r_r : T_S3op_shift32<"lsr", srl, 0b01>;
4567 def S2_asl_r_r : T_S3op_shift32<"asl", shl, 0b10>;
4568 def S2_lsl_r_r : T_S3op_shift32<"lsl", shl, 0b11>;
4569 }
4570
4571 // Shift by register with saturation
4572 // Rd=asr(Rs,Rt):sat
4573 // Rd=asl(Rs,Rt):sat
4574
4575 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
4576   def S2_asr_r_r_sat : T_S3op_shift32_Sat<"asr", 0b00>;
4577   def S2_asl_r_r_sat : T_S3op_shift32_Sat<"asl", 0b10>;
4578 }
4579
4580 //===----------------------------------------------------------------------===//
4581 // Template class for 'insert bitfield' instructions
4582 //===----------------------------------------------------------------------===//
4583 let hasSideEffects = 0 in
4584 class T_S3op_insert <string mnemonic, RegisterClass RC>
4585   : SInst <(outs RC:$dst),
4586            (ins RC:$src1, RC:$src2, DoubleRegs:$src3),
4587   "$dst = "#mnemonic#"($src2, $src3)" ,
4588   [], "$src1 = $dst", S_3op_tc_1_SLOT23 > {
4589     bits<5> dst;
4590     bits<5> src2;
4591     bits<5> src3;
4592
4593     let IClass = 0b1100;
4594
4595     let Inst{27-26} = 0b10;
4596     let Inst{25-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b00, 0b10);
4597     let Inst{23}    = 0b0;
4598     let Inst{20-16} = src2;
4599     let Inst{12-8}  = src3;
4600     let Inst{4-0}   = dst;
4601   }
4602
4603 let hasSideEffects = 0 in
4604 class T_S2op_insert <bits<4> RegTyBits, RegisterClass RC, Operand ImmOp>
4605   : SInst <(outs RC:$dst), (ins RC:$dst2, RC:$src1, ImmOp:$src2, ImmOp:$src3),
4606   "$dst = insert($src1, #$src2, #$src3)",
4607   [], "$dst2 = $dst", S_2op_tc_2_SLOT23> {
4608     bits<5> dst;
4609     bits<5> src1;
4610     bits<6> src2;
4611     bits<6> src3;
4612     bit bit23;
4613     bit bit13;
4614     string ImmOpStr = !cast<string>(ImmOp);
4615
4616     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5}, 0);
4617     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4618
4619     let IClass = 0b1000;
4620
4621     let Inst{27-24} = RegTyBits;
4622     let Inst{23}    = bit23;
4623     let Inst{22-21} = src3{4-3};
4624     let Inst{20-16} = src1;
4625     let Inst{13}    = bit13;
4626     let Inst{12-8}  = src2{4-0};
4627     let Inst{7-5}   = src3{2-0};
4628     let Inst{4-0}   = dst;
4629   }
4630
4631 // Rx=insert(Rs,Rtt)
4632 // Rx=insert(Rs,#u5,#U5)
4633 let hasNewValue = 1, isCodeGenOnly = 0 in {
4634   def S2_insert_rp : T_S3op_insert <"insert", IntRegs>;
4635   def S2_insert    : T_S2op_insert <0b1111, IntRegs, u5Imm>;
4636 }
4637
4638 // Rxx=insert(Rss,Rtt)
4639 // Rxx=insert(Rss,#u6,#U6)
4640 let isCodeGenOnly = 0 in {
4641 def S2_insertp_rp : T_S3op_insert<"insert", DoubleRegs>;
4642 def S2_insertp    : T_S2op_insert <0b0011, DoubleRegs, u6Imm>;
4643 }
4644
4645 //===----------------------------------------------------------------------===//
4646 // Template class for 'extract bitfield' instructions
4647 //===----------------------------------------------------------------------===//
4648 let hasNewValue = 1, hasSideEffects = 0 in
4649 class T_S3op_extract <string mnemonic, bits<2> MinOp>
4650   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
4651   "$Rd = "#mnemonic#"($Rs, $Rtt)",
4652   [], "", S_3op_tc_2_SLOT23 > {
4653     bits<5> Rd;
4654     bits<5> Rs;
4655     bits<5> Rtt;
4656
4657     let IClass = 0b1100;
4658
4659     let Inst{27-22} = 0b100100;
4660     let Inst{20-16} = Rs;
4661     let Inst{12-8}  = Rtt;
4662     let Inst{7-6}   = MinOp;
4663     let Inst{4-0}   = Rd;
4664   }
4665
4666 let hasSideEffects = 0 in
4667 class T_S2op_extract <string mnemonic, bits<4> RegTyBits,
4668                       RegisterClass RC, Operand ImmOp>
4669   : SInst <(outs RC:$dst), (ins RC:$src1, ImmOp:$src2, ImmOp:$src3),
4670   "$dst = "#mnemonic#"($src1, #$src2, #$src3)",
4671   [], "", S_2op_tc_2_SLOT23> {
4672     bits<5> dst;
4673     bits<5> src1;
4674     bits<6> src2;
4675     bits<6> src3;
4676     bit bit23;
4677     bit bit13;
4678     string ImmOpStr = !cast<string>(ImmOp);
4679
4680     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5},
4681                 !if (!eq(mnemonic, "extractu"), 0, 1));
4682
4683     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
4684
4685     let IClass = 0b1000;
4686
4687     let Inst{27-24} = RegTyBits;
4688     let Inst{23}    = bit23;
4689     let Inst{22-21} = src3{4-3};
4690     let Inst{20-16} = src1;
4691     let Inst{13}    = bit13;
4692     let Inst{12-8}  = src2{4-0};
4693     let Inst{7-5}   = src3{2-0};
4694     let Inst{4-0}   = dst;
4695   }
4696
4697 // Extract bitfield
4698
4699 // Rdd=extractu(Rss,Rtt)
4700 // Rdd=extractu(Rss,#u6,#U6)
4701 let isCodeGenOnly = 0 in {
4702 def S2_extractup_rp : T_S3op_64 < "extractu", 0b00, 0b000, 0>;
4703 def S2_extractup    : T_S2op_extract <"extractu", 0b0001, DoubleRegs, u6Imm>;
4704 }
4705
4706 // Rd=extractu(Rs,Rtt)
4707 // Rd=extractu(Rs,#u5,#U5)
4708 let hasNewValue = 1, isCodeGenOnly = 0 in {
4709   def S2_extractu_rp : T_S3op_extract<"extractu", 0b00>;
4710   def S2_extractu    : T_S2op_extract <"extractu", 0b1101, IntRegs, u5Imm>;
4711 }
4712
4713 //===----------------------------------------------------------------------===//
4714 // :raw for of tableindx[bdhw] insns
4715 //===----------------------------------------------------------------------===//
4716
4717 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
4718 class tableidxRaw<string OpStr, bits<2>MinOp>
4719   : SInst <(outs IntRegs:$Rx),
4720            (ins IntRegs:$_dst_, IntRegs:$Rs, u4Imm:$u4, s6Imm:$S6),
4721            "$Rx = "#OpStr#"($Rs, #$u4, #$S6):raw",
4722     [], "$Rx = $_dst_" > {
4723     bits<5> Rx;
4724     bits<5> Rs;
4725     bits<4> u4;
4726     bits<6> S6;
4727
4728     let IClass = 0b1000;
4729
4730     let Inst{27-24} = 0b0111;
4731     let Inst{23-22} = MinOp;
4732     let Inst{21}    = u4{3};
4733     let Inst{20-16} = Rs;
4734     let Inst{13-8}  = S6;
4735     let Inst{7-5}   = u4{2-0};
4736     let Inst{4-0}   = Rx;
4737   }
4738
4739 let isCodeGenOnly = 0 in {
4740 def S2_tableidxb : tableidxRaw<"tableidxb", 0b00>;
4741 def S2_tableidxh : tableidxRaw<"tableidxh", 0b01>;
4742 def S2_tableidxw : tableidxRaw<"tableidxw", 0b10>;
4743 def S2_tableidxd : tableidxRaw<"tableidxd", 0b11>;
4744 }
4745
4746 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
4747 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
4748       (i32 (M2_mpysin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
4749
4750 //===----------------------------------------------------------------------===//
4751 // V3 Instructions +
4752 //===----------------------------------------------------------------------===//
4753
4754 include "HexagonInstrInfoV3.td"
4755
4756 //===----------------------------------------------------------------------===//
4757 // V3 Instructions -
4758 //===----------------------------------------------------------------------===//
4759
4760 //===----------------------------------------------------------------------===//
4761 // V4 Instructions +
4762 //===----------------------------------------------------------------------===//
4763
4764 include "HexagonInstrInfoV4.td"
4765
4766 //===----------------------------------------------------------------------===//
4767 // V4 Instructions -
4768 //===----------------------------------------------------------------------===//
4769
4770 //===----------------------------------------------------------------------===//
4771 // V5 Instructions +
4772 //===----------------------------------------------------------------------===//
4773
4774 include "HexagonInstrInfoV5.td"
4775
4776 //===----------------------------------------------------------------------===//
4777 // V5 Instructions -
4778 //===----------------------------------------------------------------------===//