lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonImmediates.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // Hexagon Instruction Predicate Definitions.
  19 //===----------------------------------------------------------------------===//
  20 def HasV2T                      : Predicate<"Subtarget.hasV2TOps()">;
  21 def HasV2TOnly                  : Predicate<"Subtarget.hasV2TOpsOnly()">;
  22 def NoV2T                       : Predicate<"!Subtarget.hasV2TOps()">;
  23 def HasV3T                      : Predicate<"Subtarget.hasV3TOps()">;
  24 def HasV3TOnly                  : Predicate<"Subtarget.hasV3TOpsOnly()">;
  25 def NoV3T                       : Predicate<"!Subtarget.hasV3TOps()">;
  26 def HasV4T                      : Predicate<"Subtarget.hasV4TOps()">;
  27 def NoV4T                       : Predicate<"!Subtarget.hasV4TOps()">;
  28 def UseMEMOP                    : Predicate<"Subtarget.useMemOps()">;
  29
  30 // Addressing modes.
  31 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", [], []>;
  32 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", [frameindex], []>;
  33 def ADDRriS11_0 : ComplexPattern<i32, 2, "SelectADDRriS11_0", [frameindex], []>;
  34 def ADDRriS11_1 : ComplexPattern<i32, 2, "SelectADDRriS11_1", [frameindex], []>;
  35 def ADDRriS11_2 : ComplexPattern<i32, 2, "SelectADDRriS11_2", [frameindex], []>;
  36 def ADDRriS11_3 : ComplexPattern<i32, 2, "SelectADDRriS11_3", [frameindex], []>;
  37 def ADDRriU6_0 : ComplexPattern<i32, 2, "SelectADDRriU6_0", [frameindex], []>;
  38 def ADDRriU6_1 : ComplexPattern<i32, 2, "SelectADDRriU6_1", [frameindex], []>;
  39 def ADDRriU6_2 : ComplexPattern<i32, 2, "SelectADDRriU6_2", [frameindex], []>;
  40
  41 // Address operands.
  42 def MEMrr : Operand<i32> {
  43   let PrintMethod = "printMEMrrOperand";
  44   let MIOperandInfo = (ops IntRegs, IntRegs);
  45 }
  46
  47 // Address operands
  48 def MEMri : Operand<i32> {
  49   let PrintMethod = "printMEMriOperand";
  50   let MIOperandInfo = (ops IntRegs, IntRegs);
  51 }
  52
  53 def MEMri_s11_2 : Operand<i32>,
  54   ComplexPattern<i32, 2, "SelectMEMriS11_2", []> {
  55   let PrintMethod = "printMEMriOperand";
  56   let MIOperandInfo = (ops IntRegs, s11Imm);
  57 }
  58
  59 def FrameIndex : Operand<i32> {
  60   let PrintMethod = "printFrameIndexOperand";
  61   let MIOperandInfo = (ops IntRegs, s11Imm);
  62 }
  63
  64 let PrintMethod = "printGlobalOperand" in
  65   def globaladdress : Operand<i32>;
  66
  67 let PrintMethod = "printJumpTable" in
  68  def jumptablebase : Operand<i32>;
  69
  70 def brtarget : Operand<OtherVT>;
  71 def calltarget : Operand<i32>;
  72
  73 def bblabel : Operand<i32>;
  74 def bbl   : SDNode<"ISD::BasicBlock", SDTPtrLeaf   , [], "BasicBlockSDNode">;
  75
  76 def symbolHi32 : Operand<i32> {
  77   let PrintMethod = "printSymbolHi";
  78 }
  79 def symbolLo32 : Operand<i32> {
  80   let PrintMethod = "printSymbolLo";
  81 }
  82
  83 // Multi-class for logical operators.
  84 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  85   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  86                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  87                  [(set IntRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
  88   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  89                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  90                  [(set IntRegs:$dst, (OpNode s10Imm:$b, IntRegs:$c))]>;
  91 }
  92
  93 // Multi-class for compare ops.
  94 let isCompare = 1 in {
  95 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  96   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  97                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  98                  [(set PredRegs:$dst, (OpNode DoubleRegs:$b, DoubleRegs:$c))]>;
  99 }
 100 multiclass CMP32_rr<string OpcStr, PatFrag OpNode> {
 101   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 102                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 103                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 104 }
 105
 106 multiclass CMP32_rr_ri_s10<string OpcStr, PatFrag OpNode> {
 107   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 108                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 109                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 110   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Imm:$c),
 111                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 112                  [(set PredRegs:$dst, (OpNode IntRegs:$b, s10ImmPred:$c))]>;
 113 }
 114
 115 multiclass CMP32_rr_ri_u9<string OpcStr, PatFrag OpNode> {
 116   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 117                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 118                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 119   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Imm:$c),
 120                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 121                  [(set PredRegs:$dst, (OpNode IntRegs:$b, u9ImmPred:$c))]>;
 122 }
 123
 124 multiclass CMP32_ri_u9<string OpcStr, PatFrag OpNode> {
 125   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Imm:$c),
 126                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 127                  [(set PredRegs:$dst, (OpNode IntRegs:$b, u9ImmPred:$c))]>;
 128 }
 129
 130 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
 131   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Imm:$c),
 132                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 133                  [(set PredRegs:$dst, (OpNode IntRegs:$b, s8ImmPred:$c))]>;
 134 }
 135 }
 136
 137 //===----------------------------------------------------------------------===//
 138 // Instructions
 139 //===----------------------------------------------------------------------===//
 140
 141 //===----------------------------------------------------------------------===//
 142 // http://qualnet.qualcomm.com/~erich/v1/htmldocs/index.html
 143 // http://qualnet.qualcomm.com/~erich/v2/htmldocs/index.html
 144 // http://qualnet.qualcomm.com/~erich/v3/htmldocs/index.html
 145 // http://qualnet.qualcomm.com/~erich/v4/htmldocs/index.html
 146 // http://qualnet.qualcomm.com/~erich/v5/htmldocs/index.html
 147 //===----------------------------------------------------------------------===//
 148
 149 //===----------------------------------------------------------------------===//
 150 // ALU32/ALU +
 151 //===----------------------------------------------------------------------===//
 152 // Add.
 153 let isPredicable = 1 in
 154 def ADD_rr : ALU32_rr<(outs IntRegs:$dst),
 155             (ins IntRegs:$src1, IntRegs:$src2),
 156             "$dst = add($src1, $src2)",
 157             [(set IntRegs:$dst, (add IntRegs:$src1, IntRegs:$src2))]>;
 158
 159 let isPredicable = 1 in
 160 def ADD_ri : ALU32_ri<(outs IntRegs:$dst),
 161             (ins IntRegs:$src1, s16Imm:$src2),
 162             "$dst = add($src1, #$src2)",
 163             [(set IntRegs:$dst, (add IntRegs:$src1, s16ImmPred:$src2))]>;
 164
 165 // Logical operations.
 166 let isPredicable = 1 in
 167 def XOR_rr : ALU32_rr<(outs IntRegs:$dst),
 168             (ins IntRegs:$src1, IntRegs:$src2),
 169             "$dst = xor($src1, $src2)",
 170             [(set IntRegs:$dst, (xor IntRegs:$src1, IntRegs:$src2))]>;
 171
 172 let isPredicable = 1 in
 173 def AND_rr : ALU32_rr<(outs IntRegs:$dst),
 174             (ins IntRegs:$src1, IntRegs:$src2),
 175             "$dst = and($src1, $src2)",
 176             [(set IntRegs:$dst, (and IntRegs:$src1, IntRegs:$src2))]>;
 177
 178 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 179             (ins IntRegs:$src1, s8Imm:$src2),
 180             "$dst = or($src1, #$src2)",
 181             [(set IntRegs:$dst, (or IntRegs:$src1, s8ImmPred:$src2))]>;
 182
 183 def NOT_rr : ALU32_rr<(outs IntRegs:$dst),
 184             (ins IntRegs:$src1),
 185             "$dst = not($src1)",
 186             [(set IntRegs:$dst, (not IntRegs:$src1))]>;
 187
 188 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 189             (ins IntRegs:$src1, s10Imm:$src2),
 190             "$dst = and($src1, #$src2)",
 191             [(set IntRegs:$dst, (and IntRegs:$src1, s10ImmPred:$src2))]>;
 192
 193 let isPredicable = 1 in
 194 def OR_rr : ALU32_rr<(outs IntRegs:$dst),
 195             (ins IntRegs:$src1, IntRegs:$src2),
 196             "$dst = or($src1, $src2)",
 197             [(set IntRegs:$dst, (or IntRegs:$src1, IntRegs:$src2))]>;
 198
 199 // Negate.
 200 def NEG : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 201           "$dst = neg($src1)",
 202           [(set IntRegs:$dst, (ineg IntRegs:$src1))]>;
 203 // Nop.
 204 let neverHasSideEffects = 1 in
 205 def NOP : ALU32_rr<(outs), (ins),
 206           "nop",
 207           []>;
 208
 209 // Subtract.
 210 let isPredicable = 1 in
 211 def SUB_rr : ALU32_rr<(outs IntRegs:$dst),
 212             (ins IntRegs:$src1, IntRegs:$src2),
 213             "$dst = sub($src1, $src2)",
 214             [(set IntRegs:$dst, (sub IntRegs:$src1, IntRegs:$src2))]>;
 215
 216 // Transfer immediate.
 217 let isReMaterializable = 1, isPredicable = 1 in
 218 def TFRI : ALU32_ri<(outs IntRegs:$dst), (ins s16Imm:$src1),
 219            "$dst = #$src1",
 220            [(set IntRegs:$dst, s16ImmPred:$src1)]>;
 221
 222 // Transfer register.
 223 let neverHasSideEffects = 1, isPredicable = 1 in
 224 def TFR : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1),
 225           "$dst = $src1",
 226           []>;
 227
 228 // Transfer control register.
 229 let neverHasSideEffects = 1 in
 230 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 231            "$dst = $src1",
 232            []>;
 233 //===----------------------------------------------------------------------===//
 234 // ALU32/ALU -
 235 //===----------------------------------------------------------------------===//
 236
 237
 238 //===----------------------------------------------------------------------===//
 239 // ALU32/PERM +
 240 //===----------------------------------------------------------------------===//
 241
 242 // Combine.
 243 let isPredicable = 1, neverHasSideEffects = 1 in
 244 def COMBINE_rr : ALU32_rr<(outs DoubleRegs:$dst),
 245             (ins IntRegs:$src1, IntRegs:$src2),
 246             "$dst = combine($src1, $src2)",
 247             []>;
 248
 249 let neverHasSideEffects = 1 in
 250 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 251             (ins s8Imm:$src1, s8Imm:$src2),
 252             "$dst = combine(#$src1, #$src2)",
 253             []>;
 254
 255 // Mux.
 256 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 257                                                    DoubleRegs:$src2,
 258                                                    DoubleRegs:$src3),
 259             "$dst = vmux($src1, $src2, $src3)",
 260             []>;
 261
 262 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 263                                             IntRegs:$src2, IntRegs:$src3),
 264              "$dst = mux($src1, $src2, $src3)",
 265              [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
 266                                          IntRegs:$src3))]>;
 267
 268 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 269                                                 IntRegs:$src3),
 270              "$dst = mux($src1, #$src2, $src3)",
 271              [(set IntRegs:$dst, (select PredRegs:$src1,
 272                                          s8ImmPred:$src2, IntRegs:$src3))]>;
 273
 274 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 275                                                 s8Imm:$src3),
 276              "$dst = mux($src1, $src2, #$src3)",
 277              [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
 278                                          s8ImmPred:$src3))]>;
 279
 280 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 281                                                 s8Imm:$src3),
 282              "$dst = mux($src1, #$src2, #$src3)",
 283              [(set IntRegs:$dst, (select PredRegs:$src1, s8ImmPred:$src2,
 284                                          s8ImmPred:$src3))]>;
 285
 286 // Shift halfword.
 287 let isPredicable = 1 in
 288 def ASLH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 289            "$dst = aslh($src1)",
 290            [(set IntRegs:$dst, (shl 16, IntRegs:$src1))]>;
 291
 292 let isPredicable = 1 in
 293 def ASRH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 294            "$dst = asrh($src1)",
 295            [(set IntRegs:$dst, (sra 16, IntRegs:$src1))]>;
 296
 297 // Sign extend.
 298 let isPredicable = 1 in
 299 def SXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 300            "$dst = sxtb($src1)",
 301            [(set IntRegs:$dst, (sext_inreg IntRegs:$src1, i8))]>;
 302
 303 let isPredicable = 1 in
 304 def SXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 305            "$dst = sxth($src1)",
 306            [(set IntRegs:$dst, (sext_inreg IntRegs:$src1, i16))]>;
 307
 308 // Zero extend.
 309 let isPredicable = 1, neverHasSideEffects = 1 in
 310 def ZXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 311            "$dst = zxtb($src1)",
 312            []>;
 313
 314 let isPredicable = 1, neverHasSideEffects = 1 in
 315 def ZXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 316                     "$dst = zxth($src1)",
 317                     []>;
 318 //===----------------------------------------------------------------------===//
 319 // ALU32/PERM -
 320 //===----------------------------------------------------------------------===//
 321
 322
 323 //===----------------------------------------------------------------------===//
 324 // ALU32/PRED +
 325 //===----------------------------------------------------------------------===//
 326
 327 // Conditional add.
 328 let neverHasSideEffects = 1, isPredicated = 1 in
 329 def ADD_ri_cPt : ALU32_ri<(outs IntRegs:$dst),
 330             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 331             "if ($src1) $dst = add($src2, #$src3)",
 332             []>;
 333
 334 let neverHasSideEffects = 1, isPredicated = 1 in
 335 def ADD_ri_cNotPt : ALU32_ri<(outs IntRegs:$dst),
 336             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 337             "if (!$src1) $dst = add($src2, #$src3)",
 338             []>;
 339
 340 let neverHasSideEffects = 1, isPredicated = 1 in
 341 def ADD_ri_cdnPt : ALU32_ri<(outs IntRegs:$dst),
 342             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 343             "if ($src1.new) $dst = add($src2, #$src3)",
 344             []>;
 345
 346 let neverHasSideEffects = 1, isPredicated = 1 in
 347 def ADD_ri_cdnNotPt : ALU32_ri<(outs IntRegs:$dst),
 348             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 349             "if (!$src1.new) $dst = add($src2, #$src3)",
 350             []>;
 351
 352 let neverHasSideEffects = 1, isPredicated = 1 in
 353 def ADD_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 354             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 355             "if ($src1) $dst = add($src2, $src3)",
 356             []>;
 357
 358 let neverHasSideEffects = 1, isPredicated = 1 in
 359 def ADD_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 360             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 361             "if (!$src1) $dst = add($src2, $src3)",
 362             []>;
 363
 364 let neverHasSideEffects = 1, isPredicated = 1 in
 365 def ADD_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 366             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 367             "if ($src1.new) $dst = add($src2, $src3)",
 368             []>;
 369
 370 let neverHasSideEffects = 1, isPredicated = 1 in
 371 def ADD_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 372             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 373             "if (!$src1.new) $dst = add($src2, $src3)",
 374             []>;
 375
 376
 377 // Conditional combine.
 378
 379 let neverHasSideEffects = 1, isPredicated = 1 in
 380 def COMBINE_rr_cPt : ALU32_rr<(outs DoubleRegs:$dst),
 381             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 382             "if ($src1) $dst = combine($src2, $src3)",
 383             []>;
 384
 385 let neverHasSideEffects = 1, isPredicated = 1 in
 386 def COMBINE_rr_cNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 387             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 388             "if (!$src1) $dst = combine($src2, $src3)",
 389             []>;
 390
 391 let neverHasSideEffects = 1, isPredicated = 1 in
 392 def COMBINE_rr_cdnPt : ALU32_rr<(outs DoubleRegs:$dst),
 393             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 394             "if ($src1.new) $dst = combine($src2, $src3)",
 395             []>;
 396
 397 let neverHasSideEffects = 1, isPredicated = 1 in
 398 def COMBINE_rr_cdnNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 399             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 400             "if (!$src1.new) $dst = combine($src2, $src3)",
 401             []>;
 402
 403 // Conditional logical operations.
 404
 405 let isPredicated = 1 in
 406 def XOR_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 407             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 408             "if ($src1) $dst = xor($src2, $src3)",
 409             []>;
 410
 411 let isPredicated = 1 in
 412 def XOR_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 413             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 414             "if (!$src1) $dst = xor($src2, $src3)",
 415             []>;
 416
 417 let isPredicated = 1 in
 418 def XOR_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 419             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 420             "if ($src1.new) $dst = xor($src2, $src3)",
 421             []>;
 422
 423 let isPredicated = 1 in
 424 def XOR_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 425             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 426             "if (!$src1.new) $dst = xor($src2, $src3)",
 427             []>;
 428
 429 let isPredicated = 1 in
 430 def AND_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 431             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 432             "if ($src1) $dst = and($src2, $src3)",
 433             []>;
 434
 435 let isPredicated = 1 in
 436 def AND_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 437             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 438             "if (!$src1) $dst = and($src2, $src3)",
 439             []>;
 440
 441 let isPredicated = 1 in
 442 def AND_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 443             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 444             "if ($src1.new) $dst = and($src2, $src3)",
 445             []>;
 446
 447 let isPredicated = 1 in
 448 def AND_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 449             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 450             "if (!$src1.new) $dst = and($src2, $src3)",
 451             []>;
 452
 453 let isPredicated = 1 in
 454 def OR_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 455             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 456             "if ($src1) $dst = or($src2, $src3)",
 457             []>;
 458
 459 let isPredicated = 1 in
 460 def OR_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 461             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 462             "if (!$src1) $dst = or($src2, $src3)",
 463             []>;
 464
 465 let isPredicated = 1 in
 466 def OR_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 467             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 468             "if ($src1.new) $dst = or($src2, $src3)",
 469             []>;
 470
 471 let isPredicated = 1 in
 472 def OR_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 473             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 474             "if (!$src1.new) $dst = or($src2, $src3)",
 475             []>;
 476
 477
 478 // Conditional subtract.
 479
 480 let isPredicated = 1 in
 481 def SUB_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 482             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 483             "if ($src1) $dst = sub($src2, $src3)",
 484             []>;
 485
 486 let isPredicated = 1 in
 487 def SUB_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 488             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 489             "if (!$src1) $dst = sub($src2, $src3)",
 490             []>;
 491
 492 let isPredicated = 1 in
 493 def SUB_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 494             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 495             "if ($src1.new) $dst = sub($src2, $src3)",
 496             []>;
 497
 498 let isPredicated = 1 in
 499 def SUB_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 500             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 501             "if (!$src1.new) $dst = sub($src2, $src3)",
 502             []>;
 503
 504
 505 // Conditional transfer.
 506
 507 let neverHasSideEffects = 1, isPredicated = 1 in
 508 def TFR_cPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2),
 509               "if ($src1) $dst = $src2",
 510               []>;
 511
 512 let neverHasSideEffects = 1, isPredicated = 1 in
 513 def TFR_cNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 514                                                     IntRegs:$src2),
 515                  "if (!$src1) $dst = $src2",
 516                  []>;
 517
 518 let neverHasSideEffects = 1, isPredicated = 1 in
 519 def TFRI_cPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, s12Imm:$src2),
 520                "if ($src1) $dst = #$src2",
 521                []>;
 522
 523 let neverHasSideEffects = 1, isPredicated = 1 in
 524 def TFRI_cNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 525                                                      s12Imm:$src2),
 526                   "if (!$src1) $dst = #$src2",
 527                   []>;
 528
 529 let neverHasSideEffects = 1, isPredicated = 1 in
 530 def TFR_cdnPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 531                                                    IntRegs:$src2),
 532                 "if ($src1.new) $dst = $src2",
 533                 []>;
 534
 535 let neverHasSideEffects = 1, isPredicated = 1 in
 536 def TFR_cdnNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 537                                                       IntRegs:$src2),
 538                    "if (!$src1.new) $dst = $src2",
 539                    []>;
 540
 541 let neverHasSideEffects = 1, isPredicated = 1 in
 542 def TFRI_cdnPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 543                                                     s12Imm:$src2),
 544                  "if ($src1.new) $dst = #$src2",
 545                  []>;
 546
 547 let neverHasSideEffects = 1, isPredicated = 1 in
 548 def TFRI_cdnNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 549                                                        s12Imm:$src2),
 550                     "if (!$src1.new) $dst = #$src2",
 551                     []>;
 552
 553 // Compare.
 554 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", setugt>;
 555 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", setgt>;
 556 defm CMPLT : CMP32_rr<"cmp.lt", setlt>;
 557 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", seteq>;
 558 defm CMPGE : CMP32_ri_s8<"cmp.ge", setge>;
 559 defm CMPGEU : CMP32_ri_u9<"cmp.geu", setuge>;
 560 //===----------------------------------------------------------------------===//
 561 // ALU32/PRED -
 562 //===----------------------------------------------------------------------===//
 563
 564 //===----------------------------------------------------------------------===//
 565 // ALU32/VH +
 566 //===----------------------------------------------------------------------===//
 567 // Vector add halfwords
 568
 569 // Vector averagehalfwords
 570
 571 // Vector subtract halfwords
 572 //===----------------------------------------------------------------------===//
 573 // ALU32/VH -
 574 //===----------------------------------------------------------------------===//
 575
 576
 577 //===----------------------------------------------------------------------===//
 578 // ALU64/ALU +
 579 //===----------------------------------------------------------------------===//
 580 // Add.
 581 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 582                                                      DoubleRegs:$src2),
 583                "$dst = add($src1, $src2)",
 584                [(set DoubleRegs:$dst, (add DoubleRegs:$src1,
 585                                            DoubleRegs:$src2))]>;
 586
 587 // Add halfword.
 588
 589 // Compare.
 590 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 591 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 592 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 593
 594 // Logical operations.
 595 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 596                                                      DoubleRegs:$src2),
 597                "$dst = and($src1, $src2)",
 598                [(set DoubleRegs:$dst, (and DoubleRegs:$src1,
 599                                            DoubleRegs:$src2))]>;
 600
 601 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 602                                                     DoubleRegs:$src2),
 603               "$dst = or($src1, $src2)",
 604               [(set DoubleRegs:$dst, (or DoubleRegs:$src1, DoubleRegs:$src2))]>;
 605
 606 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 607                                                      DoubleRegs:$src2),
 608                "$dst = xor($src1, $src2)",
 609                [(set DoubleRegs:$dst, (xor DoubleRegs:$src1,
 610                                            DoubleRegs:$src2))]>;
 611
 612 // Maximum.
 613 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 614               "$dst = max($src2, $src1)",
 615               [(set IntRegs:$dst, (select (i1 (setlt IntRegs:$src2,
 616                                                      IntRegs:$src1)),
 617                                           IntRegs:$src1, IntRegs:$src2))]>;
 618
 619 // Minimum.
 620 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 621               "$dst = min($src2, $src1)",
 622               [(set IntRegs:$dst, (select (i1 (setgt IntRegs:$src2,
 623                                                      IntRegs:$src1)),
 624                                           IntRegs:$src1, IntRegs:$src2))]>;
 625
 626 // Subtract.
 627 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 628                                                      DoubleRegs:$src2),
 629                "$dst = sub($src1, $src2)",
 630                [(set DoubleRegs:$dst, (sub DoubleRegs:$src1,
 631                                            DoubleRegs:$src2))]>;
 632
 633 // Subtract halfword.
 634
 635 // Transfer register.
 636 let neverHasSideEffects = 1 in
 637 def TFR_64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
 638              "$dst = $src1",
 639              []>;
 640 //===----------------------------------------------------------------------===//
 641 // ALU64/ALU -
 642 //===----------------------------------------------------------------------===//
 643
 644 //===----------------------------------------------------------------------===//
 645 // ALU64/BIT +
 646 //===----------------------------------------------------------------------===//
 647 //
 648 //===----------------------------------------------------------------------===//
 649 // ALU64/BIT -
 650 //===----------------------------------------------------------------------===//
 651
 652 //===----------------------------------------------------------------------===//
 653 // ALU64/PERM +
 654 //===----------------------------------------------------------------------===//
 655 //
 656 //===----------------------------------------------------------------------===//
 657 // ALU64/PERM -
 658 //===----------------------------------------------------------------------===//
 659
 660 //===----------------------------------------------------------------------===//
 661 // ALU64/VB +
 662 //===----------------------------------------------------------------------===//
 663 //
 664 //===----------------------------------------------------------------------===//
 665 // ALU64/VB -
 666 //===----------------------------------------------------------------------===//
 667
 668 //===----------------------------------------------------------------------===//
 669 // ALU64/VH +
 670 //===----------------------------------------------------------------------===//
 671 //
 672 //===----------------------------------------------------------------------===//
 673 // ALU64/VH -
 674 //===----------------------------------------------------------------------===//
 675
 676 //===----------------------------------------------------------------------===//
 677 // ALU64/VW +
 678 //===----------------------------------------------------------------------===//
 679 //
 680 //===----------------------------------------------------------------------===//
 681 // ALU64/VW -
 682 //===----------------------------------------------------------------------===//
 683
 684 //===----------------------------------------------------------------------===//
 685 // CR +
 686 //===----------------------------------------------------------------------===//
 687 // Logical reductions on predicates.
 688
 689 // Looping instructions.
 690
 691 // Pipelined looping instructions.
 692
 693 // Logical operations on predicates.
 694 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 695              "$dst = and($src1, $src2)",
 696              [(set PredRegs:$dst, (and PredRegs:$src1, PredRegs:$src2))]>;
 697
 698 let neverHasSideEffects = 1 in
 699 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 700                                                  PredRegs:$src2),
 701                 "$dst = and($src1, !$src2)",
 702                 []>;
 703
 704 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 705              "$dst = any8($src1)",
 706              []>;
 707
 708 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 709              "$dst = all8($src1)",
 710              []>;
 711
 712 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 713                                                  PredRegs:$src2),
 714              "$dst = vitpack($src1, $src2)",
 715              []>;
 716
 717 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 718                                                     DoubleRegs:$src2,
 719                                                     PredRegs:$src3),
 720              "$dst = valignb($src1, $src2, $src3)",
 721              []>;
 722
 723 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 724                                                      DoubleRegs:$src2,
 725                                                      PredRegs:$src3),
 726              "$dst = vspliceb($src1, $src2, $src3)",
 727              []>;
 728
 729 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 730              "$dst = mask($src1)",
 731              []>;
 732
 733 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 734              "$dst = not($src1)",
 735              [(set PredRegs:$dst, (not PredRegs:$src1))]>;
 736
 737 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 738             "$dst = or($src1, $src2)",
 739             [(set PredRegs:$dst, (or PredRegs:$src1, PredRegs:$src2))]>;
 740
 741 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 742              "$dst = xor($src1, $src2)",
 743              [(set PredRegs:$dst, (xor PredRegs:$src1, PredRegs:$src2))]>;
 744
 745
 746 // User control register transfer.
 747 //===----------------------------------------------------------------------===//
 748 // CR -
 749 //===----------------------------------------------------------------------===//
 750
 751
 752 //===----------------------------------------------------------------------===//
 753 // J +
 754 //===----------------------------------------------------------------------===//
 755 // Jump to address.
 756 let isBranch = 1, isTerminator=1, isBarrier = 1, isPredicable = 1 in {
 757   def JMP : JInst< (outs),
 758             (ins brtarget:$offset),
 759             "jump $offset",
 760             [(br bb:$offset)]>;
 761 }
 762
 763 // if (p0) jump
 764 let isBranch = 1, isTerminator=1, Defs = [PC],
 765     isPredicated = 1 in {
 766   def JMP_c : JInst< (outs),
 767                  (ins PredRegs:$src, brtarget:$offset),
 768                  "if ($src) jump $offset",
 769                  [(brcond PredRegs:$src, bb:$offset)]>;
 770 }
 771
 772 // if (!p0) jump
 773 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 774     isPredicated = 1 in {
 775   def JMP_cNot : JInst< (outs),
 776                     (ins PredRegs:$src, brtarget:$offset),
 777                     "if (!$src) jump $offset",
 778                     []>;
 779 }
 780
 781 let isTerminator = 1, isBranch = 1, neverHasSideEffects = 1, Defs = [PC],
 782     isPredicated = 1 in {
 783   def BRCOND : JInst < (outs), (ins PredRegs:$pred, brtarget:$dst),
 784                "if ($pred) jump $dst",
 785                []>;
 786 }
 787
 788 // Jump to address conditioned on new predicate.
 789 // if (p0) jump:t
 790 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 791     isPredicated = 1 in {
 792   def JMP_cdnPt : JInst< (outs),
 793                    (ins PredRegs:$src, brtarget:$offset),
 794                    "if ($src.new) jump:t $offset",
 795                    []>;
 796 }
 797
 798 // if (!p0) jump:t
 799 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 800     isPredicated = 1 in {
 801   def JMP_cdnNotPt : JInst< (outs),
 802                       (ins PredRegs:$src, brtarget:$offset),
 803                       "if (!$src.new) jump:t $offset",
 804                       []>;
 805 }
 806
 807 // Not taken.
 808 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 809     isPredicated = 1 in {
 810   def JMP_cdnPnt : JInst< (outs),
 811                     (ins PredRegs:$src, brtarget:$offset),
 812                     "if ($src.new) jump:nt $offset",
 813                     []>;
 814 }
 815
 816 // Not taken.
 817 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 818     isPredicated = 1 in {
 819   def JMP_cdnNotPnt : JInst< (outs),
 820                        (ins PredRegs:$src, brtarget:$offset),
 821                        "if (!$src.new) jump:nt $offset",
 822                        []>;
 823 }
 824 //===----------------------------------------------------------------------===//
 825 // J -
 826 //===----------------------------------------------------------------------===//
 827
 828 //===----------------------------------------------------------------------===//
 829 // JR +
 830 //===----------------------------------------------------------------------===//
 831 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 832                                [SDNPHasChain, SDNPOptInGlue]>;
 833
 834 // Jump to address from register.
 835 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 836   Defs = [PC], Uses = [R31] in {
 837   def JMPR: JRInst<(outs), (ins),
 838                    "jumpr r31",
 839                    [(retflag)]>;
 840 }
 841
 842 // Jump to address from register.
 843 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 844   Defs = [PC], Uses = [R31] in {
 845   def JMPR_cPt: JRInst<(outs), (ins PredRegs:$src1),
 846                        "if ($src1) jumpr r31",
 847                        []>;
 848 }
 849
 850 // Jump to address from register.
 851 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 852   Defs = [PC], Uses = [R31] in {
 853   def JMPR_cNotPt: JRInst<(outs), (ins PredRegs:$src1),
 854                           "if (!$src1) jumpr r31",
 855                           []>;
 856 }
 857
 858 //===----------------------------------------------------------------------===//
 859 // JR -
 860 //===----------------------------------------------------------------------===//
 861
 862 //===----------------------------------------------------------------------===//
 863 // LD +
 864 //===----------------------------------------------------------------------===//
 865 ///
 866 /// Make sure that in post increment load, the first operand is always the post
 867 /// increment operand.
 868 ///
 869 // Load doubleword.
 870 let isPredicable = 1 in
 871 def LDrid : LDInst<(outs DoubleRegs:$dst),
 872             (ins MEMri:$addr),
 873             "$dst = memd($addr)",
 874             [(set DoubleRegs:$dst, (load ADDRriS11_3:$addr))]>;
 875
 876 let isPredicable = 1, AddedComplexity = 20 in
 877 def LDrid_indexed : LDInst<(outs DoubleRegs:$dst),
 878             (ins IntRegs:$src1, s11_3Imm:$offset),
 879             "$dst=memd($src1+#$offset)",
 880             [(set DoubleRegs:$dst, (load (add IntRegs:$src1,
 881                                               s11_3ImmPred:$offset)))]>;
 882
 883 let mayLoad = 1, neverHasSideEffects = 1 in
 884 def LDrid_GP : LDInst<(outs DoubleRegs:$dst),
 885             (ins globaladdress:$global, u16Imm:$offset),
 886             "$dst=memd(#$global+$offset)",
 887             []>;
 888
 889 let mayLoad = 1, neverHasSideEffects = 1 in
 890 def LDd_GP : LDInst<(outs DoubleRegs:$dst),
 891             (ins globaladdress:$global),
 892             "$dst=memd(#$global)",
 893             []>;
 894
 895 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 896 def POST_LDrid : LDInstPI<(outs DoubleRegs:$dst, IntRegs:$dst2),
 897             (ins IntRegs:$src1, s4Imm:$offset),
 898             "$dst = memd($src1++#$offset)",
 899             [],
 900             "$src1 = $dst2">;
 901
 902 // Load doubleword conditionally.
 903 let mayLoad = 1, neverHasSideEffects = 1 in
 904 def LDrid_cPt : LDInst<(outs DoubleRegs:$dst),
 905             (ins PredRegs:$src1, MEMri:$addr),
 906             "if ($src1) $dst = memd($addr)",
 907             []>;
 908
 909
 910 let mayLoad = 1, neverHasSideEffects = 1 in
 911 def LDrid_cNotPt : LDInst<(outs DoubleRegs:$dst),
 912             (ins PredRegs:$src1, MEMri:$addr),
 913             "if (!$src1) $dst = memd($addr)",
 914             []>;
 915
 916 let mayLoad = 1, neverHasSideEffects = 1 in
 917 def LDrid_indexed_cPt : LDInst<(outs DoubleRegs:$dst),
 918             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 919             "if ($src1) $dst=memd($src2+#$src3)",
 920             []>;
 921
 922 let mayLoad = 1, neverHasSideEffects = 1 in
 923 def LDrid_indexed_cNotPt : LDInst<(outs DoubleRegs:$dst),
 924             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 925             "if (!$src1) $dst=memd($src2+#$src3)",
 926             []>;
 927
 928 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 929 def POST_LDrid_cPt : LDInstPI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 930             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 931             "if ($src1) $dst1 = memd($src2++#$src3)",
 932             [],
 933             "$src2 = $dst2">;
 934
 935 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 936 def POST_LDrid_cNotPt : LDInstPI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 937             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 938             "if (!$src1) $dst1 = memd($src2++#$src3)",
 939             [],
 940             "$src2 = $dst2">;
 941
 942 let mayLoad = 1, neverHasSideEffects = 1 in
 943 def LDrid_cdnPt : LDInst<(outs DoubleRegs:$dst),
 944             (ins PredRegs:$src1, MEMri:$addr),
 945             "if ($src1.new) $dst = memd($addr)",
 946             []>;
 947
 948 let mayLoad = 1, neverHasSideEffects = 1 in
 949 def LDrid_cdnNotPt : LDInst<(outs DoubleRegs:$dst),
 950             (ins PredRegs:$src1, MEMri:$addr),
 951             "if (!$src1.new) $dst = memd($addr)",
 952             []>;
 953
 954 let mayLoad = 1, neverHasSideEffects = 1 in
 955 def LDrid_indexed_cdnPt : LDInst<(outs DoubleRegs:$dst),
 956             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 957             "if ($src1.new) $dst=memd($src2+#$src3)",
 958             []>;
 959
 960 let mayLoad = 1, neverHasSideEffects = 1 in
 961 def LDrid_indexed_cdnNotPt : LDInst<(outs DoubleRegs:$dst),
 962             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 963             "if (!$src1.new) $dst=memd($src2+#$src3)",
 964             []>;
 965
 966
 967 // Load byte.
 968 let isPredicable = 1 in
 969 def LDrib : LDInst<(outs IntRegs:$dst),
 970             (ins MEMri:$addr),
 971             "$dst = memb($addr)",
 972             [(set IntRegs:$dst, (sextloadi8 ADDRriS11_0:$addr))]>;
 973
 974 def LDrib_ae : LDInst<(outs IntRegs:$dst),
 975             (ins MEMri:$addr),
 976             "$dst = memb($addr)",
 977             [(set IntRegs:$dst, (extloadi8 ADDRriS11_0:$addr))]>;
 978
 979 // Indexed load byte.
 980 let isPredicable = 1, AddedComplexity = 20 in
 981 def LDrib_indexed : LDInst<(outs IntRegs:$dst),
 982             (ins IntRegs:$src1, s11_0Imm:$offset),
 983             "$dst=memb($src1+#$offset)",
 984             [(set IntRegs:$dst, (sextloadi8 (add IntRegs:$src1,
 985                                                  s11_0ImmPred:$offset)))]>;
 986
 987
 988 // Indexed load byte any-extend.
 989 let AddedComplexity = 20 in
 990 def LDrib_ae_indexed : LDInst<(outs IntRegs:$dst),
 991             (ins IntRegs:$src1, s11_0Imm:$offset),
 992             "$dst=memb($src1+#$offset)",
 993             [(set IntRegs:$dst, (extloadi8 (add IntRegs:$src1,
 994                                                 s11_0ImmPred:$offset)))]>;
 995
 996 let mayLoad = 1, neverHasSideEffects = 1 in
 997 def LDrib_GP : LDInst<(outs IntRegs:$dst),
 998             (ins globaladdress:$global, u16Imm:$offset),
 999             "$dst=memb(#$global+$offset)",
1000             []>;
1001
1002 let mayLoad = 1, neverHasSideEffects = 1 in
1003 def LDb_GP : LDInst<(outs IntRegs:$dst),
1004             (ins globaladdress:$global),
1005             "$dst=memb(#$global)",
1006             []>;
1007
1008 let mayLoad = 1, neverHasSideEffects = 1 in
1009 def LDub_GP : LDInst<(outs IntRegs:$dst),
1010             (ins globaladdress:$global),
1011             "$dst=memub(#$global)",
1012             []>;
1013
1014 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1015 def POST_LDrib : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1016             (ins IntRegs:$src1, s4Imm:$offset),
1017             "$dst = memb($src1++#$offset)",
1018             [],
1019             "$src1 = $dst2">;
1020
1021 // Load byte conditionally.
1022 let mayLoad = 1, neverHasSideEffects = 1 in
1023 def LDrib_cPt : LDInst<(outs IntRegs:$dst),
1024             (ins PredRegs:$src1, MEMri:$addr),
1025             "if ($src1) $dst = memb($addr)",
1026             []>;
1027
1028 let mayLoad = 1, neverHasSideEffects = 1 in
1029 def LDrib_cNotPt : LDInst<(outs IntRegs:$dst),
1030             (ins PredRegs:$src1, MEMri:$addr),
1031             "if (!$src1) $dst = memb($addr)",
1032             []>;
1033
1034 let mayLoad = 1, neverHasSideEffects = 1 in
1035 def LDrib_indexed_cPt : LDInst<(outs IntRegs:$dst),
1036             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1037             "if ($src1) $dst = memb($src2+#$src3)",
1038             []>;
1039
1040 let mayLoad = 1, neverHasSideEffects = 1 in
1041 def LDrib_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1042             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1043             "if (!$src1) $dst = memb($src2+#$src3)",
1044             []>;
1045
1046 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1047 def POST_LDrib_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1048             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1049             "if ($src1) $dst1 = memb($src2++#$src3)",
1050             [],
1051             "$src2 = $dst2">;
1052
1053 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1054 def POST_LDrib_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1055             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1056             "if (!$src1) $dst1 = memb($src2++#$src3)",
1057             [],
1058             "$src2 = $dst2">;
1059
1060 let mayLoad = 1, neverHasSideEffects = 1 in
1061 def LDrib_cdnPt : LDInst<(outs IntRegs:$dst),
1062             (ins PredRegs:$src1, MEMri:$addr),
1063             "if ($src1.new) $dst = memb($addr)",
1064             []>;
1065
1066 let mayLoad = 1, neverHasSideEffects = 1 in
1067 def LDrib_cdnNotPt : LDInst<(outs IntRegs:$dst),
1068             (ins PredRegs:$src1, MEMri:$addr),
1069             "if (!$src1.new) $dst = memb($addr)",
1070             []>;
1071
1072 let mayLoad = 1, neverHasSideEffects = 1 in
1073 def LDrib_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1074             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1075             "if ($src1.new) $dst = memb($src2+#$src3)",
1076             []>;
1077
1078 let mayLoad = 1, neverHasSideEffects = 1 in
1079 def LDrib_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1080             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1081             "if (!$src1.new) $dst = memb($src2+#$src3)",
1082             []>;
1083
1084
1085 // Load halfword.
1086 let isPredicable = 1 in
1087 def LDrih : LDInst<(outs IntRegs:$dst),
1088             (ins MEMri:$addr),
1089             "$dst = memh($addr)",
1090             [(set IntRegs:$dst, (sextloadi16 ADDRriS11_1:$addr))]>;
1091
1092 let isPredicable = 1, AddedComplexity = 20 in
1093 def LDrih_indexed : LDInst<(outs IntRegs:$dst),
1094             (ins IntRegs:$src1, s11_1Imm:$offset),
1095             "$dst=memh($src1+#$offset)",
1096             [(set IntRegs:$dst, (sextloadi16 (add IntRegs:$src1,
1097                                                   s11_1ImmPred:$offset)))] >;
1098
1099 def LDrih_ae : LDInst<(outs IntRegs:$dst),
1100             (ins MEMri:$addr),
1101             "$dst = memh($addr)",
1102             [(set IntRegs:$dst, (extloadi16 ADDRriS11_1:$addr))]>;
1103
1104 let AddedComplexity = 20 in
1105 def LDrih_ae_indexed : LDInst<(outs IntRegs:$dst),
1106             (ins IntRegs:$src1, s11_1Imm:$offset),
1107             "$dst=memh($src1+#$offset)",
1108             [(set IntRegs:$dst, (extloadi16 (add IntRegs:$src1,
1109                                                  s11_1ImmPred:$offset)))] >;
1110
1111 let mayLoad = 1, neverHasSideEffects = 1 in
1112 def LDrih_GP : LDInst<(outs IntRegs:$dst),
1113             (ins globaladdress:$global, u16Imm:$offset),
1114             "$dst=memh(#$global+$offset)",
1115             []>;
1116
1117 let mayLoad = 1, neverHasSideEffects = 1 in
1118 def LDh_GP : LDInst<(outs IntRegs:$dst),
1119             (ins globaladdress:$global),
1120             "$dst=memh(#$global)",
1121             []>;
1122
1123 let mayLoad = 1, neverHasSideEffects = 1 in
1124 def LDuh_GP : LDInst<(outs IntRegs:$dst),
1125             (ins globaladdress:$global),
1126             "$dst=memuh(#$global)",
1127             []>;
1128
1129
1130 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1131 def POST_LDrih : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1132             (ins IntRegs:$src1, s4Imm:$offset),
1133             "$dst = memh($src1++#$offset)",
1134             [],
1135             "$src1 = $dst2">;
1136
1137 // Load halfword conditionally.
1138 let mayLoad = 1, neverHasSideEffects = 1 in
1139 def LDrih_cPt : LDInst<(outs IntRegs:$dst),
1140             (ins PredRegs:$src1, MEMri:$addr),
1141             "if ($src1) $dst = memh($addr)",
1142             []>;
1143
1144 let mayLoad = 1, neverHasSideEffects = 1 in
1145 def LDrih_cNotPt : LDInst<(outs IntRegs:$dst),
1146             (ins PredRegs:$src1, MEMri:$addr),
1147             "if (!$src1) $dst = memh($addr)",
1148             []>;
1149
1150 let mayLoad = 1, neverHasSideEffects = 1 in
1151 def LDrih_indexed_cPt : LDInst<(outs IntRegs:$dst),
1152             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1153             "if ($src1) $dst = memh($src2+#$src3)",
1154             []>;
1155
1156 let mayLoad = 1, neverHasSideEffects = 1 in
1157 def LDrih_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1158             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1159             "if (!$src1) $dst = memh($src2+#$src3)",
1160             []>;
1161
1162 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1163 def POST_LDrih_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1164             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1165             "if ($src1) $dst1 = memh($src2++#$src3)",
1166             [],
1167             "$src2 = $dst2">;
1168
1169 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1170 def POST_LDrih_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1171             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1172             "if (!$src1) $dst1 = memh($src2++#$src3)",
1173             [],
1174             "$src2 = $dst2">;
1175
1176 let mayLoad = 1, neverHasSideEffects = 1 in
1177 def LDrih_cdnPt : LDInst<(outs IntRegs:$dst),
1178             (ins PredRegs:$src1, MEMri:$addr),
1179             "if ($src1.new) $dst = memh($addr)",
1180             []>;
1181
1182 let mayLoad = 1, neverHasSideEffects = 1 in
1183 def LDrih_cdnNotPt : LDInst<(outs IntRegs:$dst),
1184             (ins PredRegs:$src1, MEMri:$addr),
1185             "if (!$src1.new) $dst = memh($addr)",
1186             []>;
1187
1188 let mayLoad = 1, neverHasSideEffects = 1 in
1189 def LDrih_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1190             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1191             "if ($src1.new) $dst = memh($src2+#$src3)",
1192             []>;
1193
1194 let mayLoad = 1, neverHasSideEffects = 1 in
1195 def LDrih_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1196             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1197             "if (!$src1.new) $dst = memh($src2+#$src3)",
1198             []>;
1199
1200 // Load unsigned byte.
1201 let isPredicable = 1 in
1202 def LDriub : LDInst<(outs IntRegs:$dst),
1203             (ins MEMri:$addr),
1204             "$dst = memub($addr)",
1205             [(set IntRegs:$dst, (zextloadi8 ADDRriS11_0:$addr))]>;
1206
1207 let isPredicable = 1 in
1208 def LDriubit : LDInst<(outs IntRegs:$dst),
1209             (ins MEMri:$addr),
1210             "$dst = memub($addr)",
1211             [(set IntRegs:$dst, (zextloadi1 ADDRriS11_0:$addr))]>;
1212
1213 let isPredicable = 1, AddedComplexity = 20 in
1214 def LDriub_indexed : LDInst<(outs IntRegs:$dst),
1215             (ins IntRegs:$src1, s11_0Imm:$offset),
1216             "$dst=memub($src1+#$offset)",
1217             [(set IntRegs:$dst, (zextloadi8 (add IntRegs:$src1,
1218                                                  s11_0ImmPred:$offset)))]>;
1219
1220 let AddedComplexity = 20 in
1221 def LDriubit_indexed : LDInst<(outs IntRegs:$dst),
1222             (ins IntRegs:$src1, s11_0Imm:$offset),
1223             "$dst=memub($src1+#$offset)",
1224             [(set IntRegs:$dst, (zextloadi1 (add IntRegs:$src1,
1225                                                  s11_0ImmPred:$offset)))]>;
1226
1227 def LDriub_ae : LDInst<(outs IntRegs:$dst),
1228             (ins MEMri:$addr),
1229             "$dst = memub($addr)",
1230             [(set IntRegs:$dst, (extloadi8 ADDRriS11_0:$addr))]>;
1231
1232
1233 let AddedComplexity = 20 in
1234 def LDriub_ae_indexed : LDInst<(outs IntRegs:$dst),
1235             (ins IntRegs:$src1, s11_0Imm:$offset),
1236             "$dst=memub($src1+#$offset)",
1237             [(set IntRegs:$dst, (extloadi8 (add IntRegs:$src1,
1238                                                 s11_0ImmPred:$offset)))]>;
1239
1240 let mayLoad = 1, neverHasSideEffects = 1 in
1241 def LDriub_GP : LDInst<(outs IntRegs:$dst),
1242             (ins globaladdress:$global, u16Imm:$offset),
1243             "$dst=memub(#$global+$offset)",
1244             []>;
1245
1246 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1247 def POST_LDriub : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1248             (ins IntRegs:$src1, s4Imm:$offset),
1249             "$dst = memub($src1++#$offset)",
1250             [],
1251             "$src1 = $dst2">;
1252
1253 // Load unsigned byte conditionally.
1254 let mayLoad = 1, neverHasSideEffects = 1 in
1255 def LDriub_cPt : LDInst<(outs IntRegs:$dst),
1256             (ins PredRegs:$src1, MEMri:$addr),
1257             "if ($src1) $dst = memub($addr)",
1258             []>;
1259
1260 let mayLoad = 1, neverHasSideEffects = 1 in
1261 def LDriub_cNotPt : LDInst<(outs IntRegs:$dst),
1262             (ins PredRegs:$src1, MEMri:$addr),
1263             "if (!$src1) $dst = memub($addr)",
1264             []>;
1265
1266 let mayLoad = 1, neverHasSideEffects = 1 in
1267 def LDriub_indexed_cPt : LDInst<(outs IntRegs:$dst),
1268             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1269             "if ($src1) $dst = memub($src2+#$src3)",
1270             []>;
1271
1272 let mayLoad = 1, neverHasSideEffects = 1 in
1273 def LDriub_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1274             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1275             "if (!$src1) $dst = memub($src2+#$src3)",
1276             []>;
1277
1278 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1279 def POST_LDriub_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1280             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1281             "if ($src1) $dst1 = memub($src2++#$src3)",
1282             [],
1283             "$src2 = $dst2">;
1284
1285 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1286 def POST_LDriub_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1287             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1288             "if (!$src1) $dst1 = memub($src2++#$src3)",
1289             [],
1290             "$src2 = $dst2">;
1291
1292 let mayLoad = 1, neverHasSideEffects = 1 in
1293 def LDriub_cdnPt : LDInst<(outs IntRegs:$dst),
1294             (ins PredRegs:$src1, MEMri:$addr),
1295             "if ($src1.new) $dst = memub($addr)",
1296             []>;
1297
1298 let mayLoad = 1, neverHasSideEffects = 1 in
1299 def LDriub_cdnNotPt : LDInst<(outs IntRegs:$dst),
1300             (ins PredRegs:$src1, MEMri:$addr),
1301             "if (!$src1.new) $dst = memub($addr)",
1302             []>;
1303
1304 let mayLoad = 1, neverHasSideEffects = 1 in
1305 def LDriub_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1306             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1307             "if ($src1.new) $dst = memub($src2+#$src3)",
1308             []>;
1309
1310 let mayLoad = 1, neverHasSideEffects = 1 in
1311 def LDriub_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1312             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1313             "if (!$src1.new) $dst = memub($src2+#$src3)",
1314             []>;
1315
1316 // Load unsigned halfword.
1317 let isPredicable = 1 in
1318 def LDriuh : LDInst<(outs IntRegs:$dst),
1319             (ins MEMri:$addr),
1320             "$dst = memuh($addr)",
1321             [(set IntRegs:$dst, (zextloadi16 ADDRriS11_1:$addr))]>;
1322
1323 // Indexed load unsigned halfword.
1324 let isPredicable = 1, AddedComplexity = 20 in
1325 def LDriuh_indexed : LDInst<(outs IntRegs:$dst),
1326             (ins IntRegs:$src1, s11_1Imm:$offset),
1327             "$dst=memuh($src1+#$offset)",
1328             [(set IntRegs:$dst, (zextloadi16 (add IntRegs:$src1,
1329                                                   s11_1ImmPred:$offset)))]>;
1330
1331 def LDriuh_ae : LDInst<(outs IntRegs:$dst),
1332             (ins MEMri:$addr),
1333             "$dst = memuh($addr)",
1334             [(set IntRegs:$dst, (extloadi16 ADDRriS11_1:$addr))]>;
1335
1336
1337 // Indexed load unsigned halfword any-extend.
1338 let AddedComplexity = 20 in
1339 def LDriuh_ae_indexed : LDInst<(outs IntRegs:$dst),
1340             (ins IntRegs:$src1, s11_1Imm:$offset),
1341             "$dst=memuh($src1+#$offset)",
1342             [(set IntRegs:$dst, (extloadi16 (add IntRegs:$src1,
1343                                                  s11_1ImmPred:$offset)))] >;
1344
1345 let mayLoad = 1, neverHasSideEffects = 1 in
1346 def LDriuh_GP : LDInst<(outs IntRegs:$dst),
1347             (ins globaladdress:$global, u16Imm:$offset),
1348             "$dst=memuh(#$global+$offset)",
1349             []>;
1350
1351 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1352 def POST_LDriuh : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1353             (ins IntRegs:$src1, s4Imm:$offset),
1354             "$dst = memuh($src1++#$offset)",
1355             [],
1356             "$src1 = $dst2">;
1357
1358 // Load unsigned halfword conditionally.
1359 let mayLoad = 1, neverHasSideEffects = 1 in
1360 def LDriuh_cPt : LDInst<(outs IntRegs:$dst),
1361             (ins PredRegs:$src1, MEMri:$addr),
1362             "if ($src1) $dst = memuh($addr)",
1363             []>;
1364
1365 let mayLoad = 1, neverHasSideEffects = 1 in
1366 def LDriuh_cNotPt : LDInst<(outs IntRegs:$dst),
1367             (ins PredRegs:$src1, MEMri:$addr),
1368             "if (!$src1) $dst = memuh($addr)",
1369             []>;
1370
1371 let mayLoad = 1, neverHasSideEffects = 1 in
1372 def LDriuh_indexed_cPt : LDInst<(outs IntRegs:$dst),
1373             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1374             "if ($src1) $dst = memuh($src2+#$src3)",
1375             []>;
1376
1377 let mayLoad = 1, neverHasSideEffects = 1 in
1378 def LDriuh_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1379             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1380             "if (!$src1) $dst = memuh($src2+#$src3)",
1381             []>;
1382
1383 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1384 def POST_LDriuh_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1385             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1386             "if ($src1) $dst1 = memuh($src2++#$src3)",
1387             [],
1388             "$src2 = $dst2">;
1389
1390 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1391 def POST_LDriuh_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1392             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1393             "if (!$src1) $dst1 = memuh($src2++#$src3)",
1394             [],
1395             "$src2 = $dst2">;
1396
1397 let mayLoad = 1, neverHasSideEffects = 1 in
1398 def LDriuh_cdnPt : LDInst<(outs IntRegs:$dst),
1399             (ins PredRegs:$src1, MEMri:$addr),
1400             "if ($src1.new) $dst = memuh($addr)",
1401             []>;
1402
1403 let mayLoad = 1, neverHasSideEffects = 1 in
1404 def LDriuh_cdnNotPt : LDInst<(outs IntRegs:$dst),
1405             (ins PredRegs:$src1, MEMri:$addr),
1406             "if (!$src1.new) $dst = memuh($addr)",
1407             []>;
1408
1409 let mayLoad = 1, neverHasSideEffects = 1 in
1410 def LDriuh_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1411             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1412             "if ($src1.new) $dst = memuh($src2+#$src3)",
1413             []>;
1414
1415 let mayLoad = 1, neverHasSideEffects = 1 in
1416 def LDriuh_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1417             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1418             "if (!$src1.new) $dst = memuh($src2+#$src3)",
1419             []>;
1420
1421
1422 // Load word.
1423 let isPredicable = 1 in
1424 def LDriw : LDInst<(outs IntRegs:$dst),
1425             (ins MEMri:$addr), "$dst = memw($addr)",
1426             [(set IntRegs:$dst, (load ADDRriS11_2:$addr))]>;
1427
1428 // Load predicate.
1429 let mayLoad = 1, Defs = [R10,R11] in
1430 def LDriw_pred : LDInst<(outs PredRegs:$dst),
1431             (ins MEMri:$addr),
1432             "Error; should not emit",
1433             []>;
1434
1435 // Indexed load.
1436 let isPredicable = 1, AddedComplexity = 20 in
1437 def LDriw_indexed : LDInst<(outs IntRegs:$dst),
1438             (ins IntRegs:$src1, s11_2Imm:$offset),
1439             "$dst=memw($src1+#$offset)",
1440             [(set IntRegs:$dst, (load (add IntRegs:$src1,
1441                                            s11_2ImmPred:$offset)))]>;
1442
1443 let mayLoad = 1, neverHasSideEffects = 1 in
1444 def LDriw_GP : LDInst<(outs IntRegs:$dst),
1445             (ins globaladdress:$global, u16Imm:$offset),
1446             "$dst=memw(#$global+$offset)",
1447             []>;
1448
1449 let mayLoad = 1, neverHasSideEffects = 1 in
1450 def LDw_GP : LDInst<(outs IntRegs:$dst),
1451             (ins globaladdress:$global),
1452             "$dst=memw(#$global)",
1453             []>;
1454
1455 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1456 def POST_LDriw : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1457             (ins IntRegs:$src1, s4Imm:$offset),
1458             "$dst = memw($src1++#$offset)",
1459             [],
1460             "$src1 = $dst2">;
1461
1462 // Load word conditionally.
1463
1464 let mayLoad = 1, neverHasSideEffects = 1 in
1465 def LDriw_cPt : LDInst<(outs IntRegs:$dst),
1466             (ins PredRegs:$src1, MEMri:$addr),
1467             "if ($src1) $dst = memw($addr)",
1468             []>;
1469
1470 let mayLoad = 1, neverHasSideEffects = 1 in
1471 def LDriw_cNotPt : LDInst<(outs IntRegs:$dst),
1472             (ins PredRegs:$src1, MEMri:$addr),
1473             "if (!$src1) $dst = memw($addr)",
1474             []>;
1475
1476 let mayLoad = 1, neverHasSideEffects = 1 in
1477 def LDriw_indexed_cPt : LDInst<(outs IntRegs:$dst),
1478             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1479             "if ($src1) $dst=memw($src2+#$src3)",
1480             []>;
1481
1482 let mayLoad = 1, neverHasSideEffects = 1 in
1483 def LDriw_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1484             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1485             "if (!$src1) $dst=memw($src2+#$src3)",
1486             []>;
1487
1488 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1489 def POST_LDriw_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1490             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1491             "if ($src1) $dst1 = memw($src2++#$src3)",
1492             [],
1493             "$src2 = $dst2">;
1494
1495 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1496 def POST_LDriw_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1497             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1498             "if (!$src1) $dst1 = memw($src2++#$src3)",
1499             [],
1500             "$src2 = $dst2">;
1501
1502 let mayLoad = 1, neverHasSideEffects = 1 in
1503 def LDriw_cdnPt : LDInst<(outs IntRegs:$dst),
1504             (ins PredRegs:$src1, MEMri:$addr),
1505             "if ($src1.new) $dst = memw($addr)",
1506             []>;
1507
1508 let mayLoad = 1, neverHasSideEffects = 1 in
1509 def LDriw_cdnNotPt : LDInst<(outs IntRegs:$dst),
1510             (ins PredRegs:$src1, MEMri:$addr),
1511             "if (!$src1.new) $dst = memw($addr)",
1512             []>;
1513
1514 let mayLoad = 1, neverHasSideEffects = 1 in
1515 def LDriw_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1516             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1517             "if ($src1.new) $dst=memw($src2+#$src3)",
1518             []>;
1519
1520 let mayLoad = 1, neverHasSideEffects = 1 in
1521 def LDriw_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1522             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1523             "if (!$src1.new) $dst=memw($src2+#$src3)",
1524             []>;
1525
1526 // Deallocate stack frame.
1527 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1528   def DEALLOCFRAME : LDInst<(outs), (ins i32imm:$amt1),
1529                      "deallocframe",
1530                      []>;
1531 }
1532
1533 // Load and unpack bytes to halfwords.
1534 //===----------------------------------------------------------------------===//
1535 // LD -
1536 //===----------------------------------------------------------------------===//
1537
1538 //===----------------------------------------------------------------------===//
1539 // MTYPE/ALU +
1540 //===----------------------------------------------------------------------===//
1541 //===----------------------------------------------------------------------===//
1542 // MTYPE/ALU -
1543 //===----------------------------------------------------------------------===//
1544
1545 //===----------------------------------------------------------------------===//
1546 // MTYPE/COMPLEX +
1547 //===----------------------------------------------------------------------===//
1548 //===----------------------------------------------------------------------===//
1549 // MTYPE/COMPLEX -
1550 //===----------------------------------------------------------------------===//
1551
1552 //===----------------------------------------------------------------------===//
1553 // MTYPE/MPYH +
1554 //===----------------------------------------------------------------------===//
1555 // Multiply and use lower result.
1556 // Rd=+mpyi(Rs,#u8)
1557 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1558               "$dst =+ mpyi($src1, #$src2)",
1559               [(set IntRegs:$dst, (mul IntRegs:$src1, u8ImmPred:$src2))]>;
1560
1561 // Rd=-mpyi(Rs,#u8)
1562 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, n8Imm:$src2),
1563               "$dst =- mpyi($src1, #$src2)",
1564               [(set IntRegs:$dst,
1565                (mul IntRegs:$src1, n8ImmPred:$src2))]>;
1566
1567 // Rd=mpyi(Rs,#m9)
1568 // s9 is NOT the same as m9 - but it works.. so far.
1569 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1570 // depending on the value of m9. See Arch Spec.
1571 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Imm:$src2),
1572               "$dst = mpyi($src1, #$src2)",
1573               [(set IntRegs:$dst, (mul IntRegs:$src1, s9ImmPred:$src2))]>;
1574
1575 // Rd=mpyi(Rs,Rt)
1576 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1577            "$dst = mpyi($src1, $src2)",
1578            [(set IntRegs:$dst, (mul IntRegs:$src1, IntRegs:$src2))]>;
1579
1580 // Rx+=mpyi(Rs,#u8)
1581 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1582             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1583             "$dst += mpyi($src2, #$src3)",
1584             [(set IntRegs:$dst,
1585             (add (mul IntRegs:$src2, u8ImmPred:$src3), IntRegs:$src1))],
1586             "$src1 = $dst">;
1587
1588 // Rx+=mpyi(Rs,Rt)
1589 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1590             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1591             "$dst += mpyi($src2, $src3)",
1592             [(set IntRegs:$dst,
1593             (add (mul IntRegs:$src2, IntRegs:$src3), IntRegs:$src1))],
1594             "$src1 = $dst">;
1595
1596 // Rx-=mpyi(Rs,#u8)
1597 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1598             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1599             "$dst -= mpyi($src2, #$src3)",
1600             [(set IntRegs:$dst,
1601             (sub IntRegs:$src1, (mul IntRegs:$src2, u8ImmPred:$src3)))],
1602             "$src1 = $dst">;
1603
1604 // Multiply and use upper result.
1605 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1606 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1607 // Rd=mpy(Rs,Rt)
1608 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1609           "$dst = mpy($src1, $src2)",
1610           [(set IntRegs:$dst, (mulhs IntRegs:$src1, IntRegs:$src2))]>;
1611
1612 // Rd=mpy(Rs,Rt):rnd
1613 // Rd=mpyu(Rs,Rt)
1614 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1615            "$dst = mpyu($src1, $src2)",
1616            [(set IntRegs:$dst, (mulhu IntRegs:$src1, IntRegs:$src2))]>;
1617
1618 // Multiply and use full result.
1619 // Rdd=mpyu(Rs,Rt)
1620 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1621              "$dst = mpyu($src1, $src2)",
1622              [(set DoubleRegs:$dst, (mul (i64 (anyext IntRegs:$src1)),
1623               (i64 (anyext IntRegs:$src2))))]>;
1624
1625 // Rdd=mpy(Rs,Rt)
1626 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1627              "$dst = mpy($src1, $src2)",
1628              [(set DoubleRegs:$dst, (mul (i64 (sext IntRegs:$src1)),
1629               (i64 (sext IntRegs:$src2))))]>;
1630
1631
1632 // Multiply and accumulate, use full result.
1633 // Rxx[+-]=mpy(Rs,Rt)
1634 // Rxx+=mpy(Rs,Rt)
1635 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1636             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1637             "$dst += mpy($src2, $src3)",
1638             [(set DoubleRegs:$dst,
1639             (add (mul (i64 (sext IntRegs:$src2)), (i64 (sext IntRegs:$src3))),
1640                DoubleRegs:$src1))],
1641             "$src1 = $dst">;
1642
1643 // Rxx-=mpy(Rs,Rt)
1644 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1645             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1646             "$dst -= mpy($src2, $src3)",
1647             [(set DoubleRegs:$dst,
1648             (sub DoubleRegs:$src1,
1649                 (mul (i64 (sext IntRegs:$src2)), (i64 (sext IntRegs:$src3)))))],
1650             "$src1 = $dst">;
1651
1652 // Rxx[+-]=mpyu(Rs,Rt)
1653 // Rxx+=mpyu(Rs,Rt)
1654 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1655                             IntRegs:$src2, IntRegs:$src3),
1656              "$dst += mpyu($src2, $src3)",
1657              [(set DoubleRegs:$dst, (add (mul (i64 (anyext IntRegs:$src2)),
1658               (i64 (anyext IntRegs:$src3))),
1659                DoubleRegs:$src1))],"$src1 = $dst">;
1660
1661 // Rxx-=mpyu(Rs,Rt)
1662 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1663             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1664             "$dst += mpyu($src2, $src3)",
1665             [(set DoubleRegs:$dst,
1666             (sub DoubleRegs:$src1,
1667                     (mul (i64 (anyext IntRegs:$src2)),
1668                          (i64 (anyext IntRegs:$src3)))))],
1669             "$src1 = $dst">;
1670
1671
1672 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1673                             IntRegs:$src2, IntRegs:$src3),
1674              "$dst += add($src2, $src3)",
1675              [(set IntRegs:$dst, (add (add IntRegs:$src2, IntRegs:$src3),
1676                                       IntRegs:$src1))],
1677              "$src1 = $dst">;
1678
1679 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1680                             IntRegs:$src2, s8Imm:$src3),
1681              "$dst += add($src2, #$src3)",
1682              [(set IntRegs:$dst, (add (add IntRegs:$src2, s8ImmPred:$src3),
1683                                       IntRegs:$src1))],
1684              "$src1 = $dst">;
1685
1686 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1687                             IntRegs:$src2, IntRegs:$src3),
1688              "$dst -= add($src2, $src3)",
1689              [(set IntRegs:$dst, (sub IntRegs:$src1, (add IntRegs:$src2,
1690                                                      IntRegs:$src3)))],
1691              "$src1 = $dst">;
1692
1693 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1694                             IntRegs:$src2, s8Imm:$src3),
1695              "$dst -= add($src2, #$src3)",
1696              [(set IntRegs:$dst, (sub IntRegs:$src1,
1697                                       (add IntRegs:$src2, s8ImmPred:$src3)))],
1698              "$src1 = $dst">;
1699
1700 //===----------------------------------------------------------------------===//
1701 // MTYPE/MPYH -
1702 //===----------------------------------------------------------------------===//
1703
1704 //===----------------------------------------------------------------------===//
1705 // MTYPE/MPYS +
1706 //===----------------------------------------------------------------------===//
1707 //===----------------------------------------------------------------------===//
1708 // MTYPE/MPYS -
1709 //===----------------------------------------------------------------------===//
1710
1711 //===----------------------------------------------------------------------===//
1712 // MTYPE/VB +
1713 //===----------------------------------------------------------------------===//
1714 //===----------------------------------------------------------------------===//
1715 // MTYPE/VB -
1716 //===----------------------------------------------------------------------===//
1717
1718 //===----------------------------------------------------------------------===//
1719 // MTYPE/VH  +
1720 //===----------------------------------------------------------------------===//
1721 //===----------------------------------------------------------------------===//
1722 // MTYPE/VH  -
1723 //===----------------------------------------------------------------------===//
1724
1725 //===----------------------------------------------------------------------===//
1726 // ST +
1727 //===----------------------------------------------------------------------===//
1728 ///
1729 /// Assumptions::: ****** DO NOT IGNORE ********
1730 /// 1. Make sure that in post increment store, the zero'th operand is always the
1731 ///    post increment operand.
1732 /// 2. Make sure that the store value operand(Rt/Rtt) in a store is always the
1733 ///    last operand.
1734 ///
1735 // Store doubleword.
1736 let isPredicable = 1 in
1737 def STrid : STInst<(outs),
1738             (ins MEMri:$addr, DoubleRegs:$src1),
1739             "memd($addr) = $src1",
1740             [(store DoubleRegs:$src1, ADDRriS11_3:$addr)]>;
1741
1742 // Indexed store double word.
1743 let AddedComplexity = 10, isPredicable = 1 in
1744 def STrid_indexed : STInst<(outs),
1745             (ins IntRegs:$src1, s11_3Imm:$src2,  DoubleRegs:$src3),
1746             "memd($src1+#$src2) = $src3",
1747             [(store DoubleRegs:$src3,
1748                                 (add IntRegs:$src1, s11_3ImmPred:$src2))]>;
1749
1750 let mayStore = 1, neverHasSideEffects = 1 in
1751 def STrid_GP : STInst<(outs),
1752             (ins globaladdress:$global, u16Imm:$offset, DoubleRegs:$src),
1753             "memd(#$global+$offset) = $src",
1754             []>;
1755
1756 let hasCtrlDep = 1, isPredicable = 1 in
1757 def POST_STdri : STInstPI<(outs IntRegs:$dst),
1758             (ins DoubleRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1759             "memd($src2++#$offset) = $src1",
1760             [(set IntRegs:$dst,
1761             (post_store DoubleRegs:$src1, IntRegs:$src2, s4_3ImmPred:$offset))],
1762             "$src2 = $dst">;
1763
1764 // Store doubleword conditionally.
1765 // if ([!]Pv) memd(Rs+#u6:3)=Rtt
1766 // if (Pv) memd(Rs+#u6:3)=Rtt
1767 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1768 def STrid_cPt : STInst<(outs),
1769             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1770             "if ($src1) memd($addr) = $src2",
1771             []>;
1772
1773 // if (!Pv) memd(Rs+#u6:3)=Rtt
1774 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1775 def STrid_cNotPt : STInst<(outs),
1776             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1777             "if (!$src1) memd($addr) = $src2",
1778             []>;
1779
1780 // if (Pv) memd(Rs+#u6:3)=Rtt
1781 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1782 def STrid_indexed_cPt : STInst<(outs),
1783             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1784                  DoubleRegs:$src4),
1785             "if ($src1) memd($src2+#$src3) = $src4",
1786             []>;
1787
1788 // if (!Pv) memd(Rs+#u6:3)=Rtt
1789 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1790 def STrid_indexed_cNotPt : STInst<(outs),
1791             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1792                  DoubleRegs:$src4),
1793             "if (!$src1) memd($src2+#$src3) = $src4",
1794             []>;
1795
1796 // if ([!]Pv) memd(Rx++#s4:3)=Rtt
1797 // if (Pv) memd(Rx++#s4:3)=Rtt
1798 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1799 def POST_STdri_cPt : STInstPI<(outs IntRegs:$dst),
1800             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1801                  s4_3Imm:$offset),
1802             "if ($src1) memd($src3++#$offset) = $src2",
1803             [],
1804             "$src3 = $dst">;
1805
1806 // if (!Pv) memd(Rx++#s4:3)=Rtt
1807 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1,
1808     isPredicated = 1 in
1809 def POST_STdri_cNotPt : STInstPI<(outs IntRegs:$dst),
1810             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1811                  s4_3Imm:$offset),
1812             "if (!$src1) memd($src3++#$offset) = $src2",
1813             [],
1814             "$src3 = $dst">;
1815
1816
1817 // Store byte.
1818 // memb(Rs+#s11:0)=Rt
1819 let isPredicable = 1 in
1820 def STrib : STInst<(outs),
1821             (ins MEMri:$addr, IntRegs:$src1),
1822             "memb($addr) = $src1",
1823             [(truncstorei8 IntRegs:$src1, ADDRriS11_0:$addr)]>;
1824
1825 let AddedComplexity = 10, isPredicable = 1 in
1826 def STrib_indexed : STInst<(outs),
1827             (ins IntRegs:$src1, s11_0Imm:$src2, IntRegs:$src3),
1828             "memb($src1+#$src2) = $src3",
1829             [(truncstorei8 IntRegs:$src3, (add IntRegs:$src1,
1830                                                s11_0ImmPred:$src2))]>;
1831
1832 // memb(gp+#u16:0)=Rt
1833 let mayStore = 1, neverHasSideEffects = 1 in
1834 def STrib_GP : STInst<(outs),
1835             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1836             "memb(#$global+$offset) = $src",
1837             []>;
1838
1839 let mayStore = 1, neverHasSideEffects = 1 in
1840 def STb_GP   : STInst<(outs),
1841             (ins globaladdress:$global, IntRegs:$src),
1842             "memb(#$global) = $src",
1843             []>;
1844
1845 // memb(Rx++#s4:0)=Rt
1846 let hasCtrlDep = 1, isPredicable = 1 in
1847 def POST_STbri : STInstPI<(outs IntRegs:$dst), (ins IntRegs:$src1,
1848                                                     IntRegs:$src2,
1849                                                     s4Imm:$offset),
1850             "memb($src2++#$offset) = $src1",
1851             [(set IntRegs:$dst,
1852             (post_truncsti8 IntRegs:$src1, IntRegs:$src2,
1853                             s4_0ImmPred:$offset))],
1854             "$src2 = $dst">;
1855
1856 // Store byte conditionally.
1857 // if ([!]Pv) memb(Rs+#u6:0)=Rt
1858 // if (Pv) memb(Rs+#u6:0)=Rt
1859 let mayStore = 1, neverHasSideEffects = 1 in
1860 def STrib_cPt : STInst<(outs),
1861             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1862             "if ($src1) memb($addr) = $src2",
1863             []>;
1864
1865 // if (!Pv) memb(Rs+#u6:0)=Rt
1866 let mayStore = 1, neverHasSideEffects = 1 in
1867 def STrib_cNotPt : STInst<(outs),
1868             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1869             "if (!$src1) memb($addr) = $src2",
1870             []>;
1871
1872 // if (Pv) memb(Rs+#u6:0)=Rt
1873 let mayStore = 1, neverHasSideEffects = 1 in
1874 def STrib_indexed_cPt : STInst<(outs),
1875             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1876             "if ($src1) memb($src2+#$src3) = $src4",
1877             []>;
1878
1879 // if (!Pv) memb(Rs+#u6:0)=Rt
1880 let mayStore = 1, neverHasSideEffects = 1 in
1881 def STrib_indexed_cNotPt : STInst<(outs),
1882             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1883             "if (!$src1) memb($src2+#$src3) = $src4",
1884             []>;
1885
1886 // if ([!]Pv) memb(Rx++#s4:0)=Rt
1887 // if (Pv) memb(Rx++#s4:0)=Rt
1888 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1889 def POST_STbri_cPt : STInstPI<(outs IntRegs:$dst),
1890             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1891             "if ($src1) memb($src3++#$offset) = $src2",
1892             [],"$src3 = $dst">;
1893
1894 // if (!Pv) memb(Rx++#s4:0)=Rt
1895 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1896 def POST_STbri_cNotPt : STInstPI<(outs IntRegs:$dst),
1897             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1898             "if (!$src1) memb($src3++#$offset) = $src2",
1899             [],"$src3 = $dst">;
1900
1901
1902 // Store halfword.
1903 // memh(Rs+#s11:1)=Rt
1904 let isPredicable = 1 in
1905 def STrih : STInst<(outs),
1906             (ins MEMri:$addr, IntRegs:$src1),
1907             "memh($addr) = $src1",
1908             [(truncstorei16 IntRegs:$src1, ADDRriS11_1:$addr)]>;
1909
1910
1911 let AddedComplexity = 10, isPredicable = 1 in
1912 def STrih_indexed : STInst<(outs),
1913             (ins IntRegs:$src1, s11_1Imm:$src2,  IntRegs:$src3),
1914             "memh($src1+#$src2) = $src3",
1915             [(truncstorei16 IntRegs:$src3, (add IntRegs:$src1,
1916                                                 s11_1ImmPred:$src2))]>;
1917
1918 let mayStore = 1, neverHasSideEffects = 1 in
1919 def STrih_GP : STInst<(outs),
1920             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1921             "memh(#$global+$offset) = $src",
1922             []>;
1923
1924 let mayStore = 1, neverHasSideEffects = 1 in
1925 def STh_GP   : STInst<(outs),
1926             (ins globaladdress:$global, IntRegs:$src),
1927             "memh(#$global) = $src",
1928             []>;
1929
1930 // memh(Rx++#s4:1)=Rt.H
1931 // memh(Rx++#s4:1)=Rt
1932 let hasCtrlDep = 1, isPredicable = 1 in
1933 def POST_SThri : STInstPI<(outs IntRegs:$dst),
1934             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1935             "memh($src2++#$offset) = $src1",
1936             [(set IntRegs:$dst,
1937             (post_truncsti16 IntRegs:$src1, IntRegs:$src2,
1938                              s4_1ImmPred:$offset))],
1939             "$src2 = $dst">;
1940
1941 // Store halfword conditionally.
1942 // if ([!]Pv) memh(Rs+#u6:1)=Rt
1943 // if (Pv) memh(Rs+#u6:1)=Rt
1944 let mayStore = 1, neverHasSideEffects = 1 in
1945 def STrih_cPt : STInst<(outs),
1946             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1947             "if ($src1) memh($addr) = $src2",
1948             []>;
1949
1950 // if (!Pv) memh(Rs+#u6:1)=Rt
1951 let mayStore = 1, neverHasSideEffects = 1 in
1952 def STrih_cNotPt : STInst<(outs),
1953             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1954             "if (!$src1) memh($addr) = $src2",
1955             []>;
1956
1957 // if (Pv) memh(Rs+#u6:1)=Rt
1958 let mayStore = 1, neverHasSideEffects = 1 in
1959 def STrih_indexed_cPt : STInst<(outs),
1960             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1961             "if ($src1) memh($src2+#$src3) = $src4",
1962             []>;
1963
1964 // if (!Pv) memh(Rs+#u6:1)=Rt
1965 let mayStore = 1, neverHasSideEffects = 1 in
1966 def STrih_indexed_cNotPt : STInst<(outs),
1967             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1968             "if (!$src1) memh($src2+#$src3) = $src4",
1969             []>;
1970
1971 // if ([!]Pv) memh(Rx++#s4:1)=Rt
1972 // if (Pv) memh(Rx++#s4:1)=Rt
1973 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1974 def POST_SThri_cPt : STInstPI<(outs IntRegs:$dst),
1975             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1976             "if ($src1) memh($src3++#$offset) = $src2",
1977             [],"$src3 = $dst">;
1978
1979 // if (!Pv) memh(Rx++#s4:1)=Rt
1980 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1981 def POST_SThri_cNotPt : STInstPI<(outs IntRegs:$dst),
1982             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1983             "if (!$src1) memh($src3++#$offset) = $src2",
1984             [],"$src3 = $dst">;
1985
1986
1987 // Store word.
1988 // Store predicate.
1989 let Defs = [R10,R11] in
1990 def STriw_pred : STInst<(outs),
1991             (ins MEMri:$addr, PredRegs:$src1),
1992             "Error; should not emit",
1993             []>;
1994
1995 // memw(Rs+#s11:2)=Rt
1996 let isPredicable = 1 in
1997 def STriw : STInst<(outs),
1998             (ins MEMri:$addr, IntRegs:$src1),
1999             "memw($addr) = $src1",
2000             [(store IntRegs:$src1, ADDRriS11_2:$addr)]>;
2001
2002 let AddedComplexity = 10, isPredicable = 1 in
2003 def STriw_indexed : STInst<(outs),
2004             (ins IntRegs:$src1, s11_2Imm:$src2, IntRegs:$src3),
2005             "memw($src1+#$src2) = $src3",
2006             [(store IntRegs:$src3, (add IntRegs:$src1, s11_2ImmPred:$src2))]>;
2007
2008 let mayStore = 1, neverHasSideEffects = 1 in
2009 def STriw_GP : STInst<(outs),
2010             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
2011             "memw(#$global+$offset) = $src",
2012             []>;
2013
2014 let hasCtrlDep = 1, isPredicable = 1  in
2015 def POST_STwri : STInstPI<(outs IntRegs:$dst),
2016             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
2017             "memw($src2++#$offset) = $src1",
2018             [(set IntRegs:$dst,
2019             (post_store IntRegs:$src1, IntRegs:$src2, s4_2ImmPred:$offset))],
2020             "$src2 = $dst">;
2021
2022 // Store word conditionally.
2023 // if ([!]Pv) memw(Rs+#u6:2)=Rt
2024 // if (Pv) memw(Rs+#u6:2)=Rt
2025 let mayStore = 1, neverHasSideEffects = 1 in
2026 def STriw_cPt : STInst<(outs),
2027             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2028             "if ($src1) memw($addr) = $src2",
2029             []>;
2030
2031 // if (!Pv) memw(Rs+#u6:2)=Rt
2032 let mayStore = 1, neverHasSideEffects = 1 in
2033 def STriw_cNotPt : STInst<(outs),
2034             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2035             "if (!$src1) memw($addr) = $src2",
2036             []>;
2037
2038 // if (Pv) memw(Rs+#u6:2)=Rt
2039 let mayStore = 1, neverHasSideEffects = 1 in
2040 def STriw_indexed_cPt : STInst<(outs),
2041             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2042             "if ($src1) memw($src2+#$src3) = $src4",
2043             []>;
2044
2045 // if (!Pv) memw(Rs+#u6:2)=Rt
2046 let mayStore = 1, neverHasSideEffects = 1 in
2047 def STriw_indexed_cNotPt : STInst<(outs),
2048             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2049             "if (!$src1) memw($src2+#$src3) = $src4",
2050             []>;
2051
2052 // if ([!]Pv) memw(Rx++#s4:2)=Rt
2053 // if (Pv) memw(Rx++#s4:2)=Rt
2054 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
2055 def POST_STwri_cPt : STInstPI<(outs IntRegs:$dst),
2056             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2057             "if ($src1) memw($src3++#$offset) = $src2",
2058             [],"$src3 = $dst">;
2059
2060 // if (!Pv) memw(Rx++#s4:2)=Rt
2061 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
2062 def POST_STwri_cNotPt : STInstPI<(outs IntRegs:$dst),
2063             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2064             "if (!$src1) memw($src3++#$offset) = $src2",
2065             [],"$src3 = $dst">;
2066
2067
2068
2069 // Allocate stack frame.
2070 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
2071   def ALLOCFRAME : STInst<(outs),
2072              (ins i32imm:$amt),
2073              "allocframe(#$amt)",
2074              []>;
2075 }
2076 //===----------------------------------------------------------------------===//
2077 // ST -
2078 //===----------------------------------------------------------------------===//
2079
2080 //===----------------------------------------------------------------------===//
2081 // STYPE/ALU +
2082 //===----------------------------------------------------------------------===//
2083 // Logical NOT.
2084 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2085                "$dst = not($src1)",
2086                [(set DoubleRegs:$dst, (not DoubleRegs:$src1))]>;
2087
2088
2089 // Sign extend word to doubleword.
2090 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
2091            "$dst = sxtw($src1)",
2092            [(set DoubleRegs:$dst, (sext IntRegs:$src1))]>;
2093 //===----------------------------------------------------------------------===//
2094 // STYPE/ALU -
2095 //===----------------------------------------------------------------------===//
2096
2097 //===----------------------------------------------------------------------===//
2098 // STYPE/BIT +
2099 //===----------------------------------------------------------------------===//
2100 //===----------------------------------------------------------------------===//
2101 // STYPE/BIT -
2102 //===----------------------------------------------------------------------===//
2103
2104
2105 //===----------------------------------------------------------------------===//
2106 // STYPE/COMPLEX +
2107 //===----------------------------------------------------------------------===//
2108 //===----------------------------------------------------------------------===//
2109 // STYPE/COMPLEX -
2110 //===----------------------------------------------------------------------===//
2111
2112 //===----------------------------------------------------------------------===//
2113 // STYPE/PERM +
2114 //===----------------------------------------------------------------------===//
2115 //===----------------------------------------------------------------------===//
2116 // STYPE/PERM -
2117 //===----------------------------------------------------------------------===//
2118
2119 //===----------------------------------------------------------------------===//
2120 // STYPE/PRED +
2121 //===----------------------------------------------------------------------===//
2122 // Predicate transfer.
2123 let neverHasSideEffects = 1 in
2124 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2125                "$dst = $src1  // Should almost never emit this",
2126                []>;
2127
2128 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2129                "$dst = $src1  // Should almost never emit!",
2130                [(set PredRegs:$dst, (trunc IntRegs:$src1))]>;
2131 //===----------------------------------------------------------------------===//
2132 // STYPE/PRED -
2133 //===----------------------------------------------------------------------===//
2134
2135 //===----------------------------------------------------------------------===//
2136 // STYPE/SHIFT +
2137 //===----------------------------------------------------------------------===//
2138 // Shift by immediate.
2139 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2140              "$dst = asr($src1, #$src2)",
2141              [(set IntRegs:$dst, (sra IntRegs:$src1, u5ImmPred:$src2))]>;
2142
2143 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2144               "$dst = asr($src1, #$src2)",
2145               [(set DoubleRegs:$dst, (sra DoubleRegs:$src1, u6ImmPred:$src2))]>;
2146
2147 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2148           "$dst = asl($src1, #$src2)",
2149           [(set IntRegs:$dst, (shl IntRegs:$src1, u5ImmPred:$src2))]>;
2150
2151 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2152              "$dst = lsr($src1, #$src2)",
2153              [(set IntRegs:$dst, (srl IntRegs:$src1, u5ImmPred:$src2))]>;
2154
2155 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2156               "$dst = lsr($src1, #$src2)",
2157               [(set DoubleRegs:$dst, (srl DoubleRegs:$src1, u6ImmPred:$src2))]>;
2158
2159 def LSRd_ri_acc : SInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2160                                                      DoubleRegs:$src2,
2161                                                      u6Imm:$src3),
2162               "$dst += lsr($src2, #$src3)",
2163               [(set DoubleRegs:$dst, (add DoubleRegs:$src1,
2164                                           (srl DoubleRegs:$src2,
2165                                            u6ImmPred:$src3)))],
2166               "$src1 = $dst">;
2167
2168 // Shift by immediate and accumulate.
2169 def ASR_rr_acc : SInst_acc<(outs IntRegs:$dst), (ins IntRegs:$src1,
2170                                                      IntRegs:$src2,
2171                                                      IntRegs:$src3),
2172                  "$dst += asr($src2, $src3)",
2173                  [], "$src1 = $dst">;
2174
2175 // Shift by immediate and add.
2176 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2177                                              u3Imm:$src3),
2178              "$dst = addasl($src1, $src2, #$src3)",
2179              [(set IntRegs:$dst, (add IntRegs:$src1,
2180                                       (shl IntRegs:$src2,
2181                                            u3ImmPred:$src3)))]>;
2182
2183 // Shift by register.
2184 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2185              "$dst = asl($src1, $src2)",
2186              [(set IntRegs:$dst, (shl IntRegs:$src1, IntRegs:$src2))]>;
2187
2188 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2189              "$dst = asr($src1, $src2)",
2190              [(set IntRegs:$dst, (sra IntRegs:$src1, IntRegs:$src2))]>;
2191
2192
2193 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2194              "$dst = lsr($src1, $src2)",
2195              [(set IntRegs:$dst, (srl IntRegs:$src1, IntRegs:$src2))]>;
2196
2197 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2198            "$dst = lsl($src1, $src2)",
2199            [(set DoubleRegs:$dst, (shl DoubleRegs:$src1, IntRegs:$src2))]>;
2200
2201 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2202                                                  IntRegs:$src2),
2203               "$dst = asr($src1, $src2)",
2204               [(set DoubleRegs:$dst, (sra DoubleRegs:$src1, IntRegs:$src2))]>;
2205
2206 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2207                                                  IntRegs:$src2),
2208               "$dst = lsr($src1, $src2)",
2209               [(set DoubleRegs:$dst, (srl DoubleRegs:$src1, IntRegs:$src2))]>;
2210
2211 //===----------------------------------------------------------------------===//
2212 // STYPE/SHIFT -
2213 //===----------------------------------------------------------------------===//
2214
2215 //===----------------------------------------------------------------------===//
2216 // STYPE/VH +
2217 //===----------------------------------------------------------------------===//
2218 //===----------------------------------------------------------------------===//
2219 // STYPE/VH -
2220 //===----------------------------------------------------------------------===//
2221
2222 //===----------------------------------------------------------------------===//
2223 // STYPE/VW +
2224 //===----------------------------------------------------------------------===//
2225 //===----------------------------------------------------------------------===//
2226 // STYPE/VW -
2227 //===----------------------------------------------------------------------===//
2228
2229 //===----------------------------------------------------------------------===//
2230 // SYSTEM/SUPER +
2231 //===----------------------------------------------------------------------===//
2232
2233 //===----------------------------------------------------------------------===//
2234 // SYSTEM/USER +
2235 //===----------------------------------------------------------------------===//
2236 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2237 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2238                            [SDNPHasChain]>;
2239
2240 let hasSideEffects = 1 in
2241 def BARRIER : STInst<(outs), (ins),
2242                      "barrier",
2243                      [(HexagonBARRIER)]>;
2244
2245 //===----------------------------------------------------------------------===//
2246 // SYSTEM/SUPER -
2247 //===----------------------------------------------------------------------===//
2248
2249 // TFRI64 - assembly mapped.
2250 let isReMaterializable = 1 in
2251 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2252              "$dst = #$src1",
2253              [(set DoubleRegs:$dst, s8Imm64Pred:$src1)]>;
2254
2255 // Pseudo instruction to encode a set of conditional transfers.
2256 // This instruction is used instead of a mux and trades-off codesize
2257 // for performance. We conduct this transformation optimistically in
2258 // the hope that these instructions get promoted to dot-new transfers.
2259 let AddedComplexity = 100 in
2260 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
2261                                                         IntRegs:$src2,
2262                                                         IntRegs:$src3),
2263                      "Error; should not emit",
2264                      [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
2265                                                  IntRegs:$src3))]>;
2266
2267 let AddedComplexity = 100 in
2268 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2269             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2270             "Error; should not emit",
2271             [(set IntRegs:$dst,
2272             (select PredRegs:$src1, IntRegs:$src2, s12ImmPred:$src3))]>;
2273
2274 let AddedComplexity = 100 in
2275 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2276             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2277             "Error; should not emit",
2278             [(set IntRegs:$dst,
2279             (select PredRegs:$src1, s12ImmPred:$src2, IntRegs:$src3))]>;
2280
2281 let AddedComplexity = 100 in
2282 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2283                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2284                      "Error; should not emit",
2285                      [(set IntRegs:$dst, (select PredRegs:$src1,
2286                                                  s12ImmPred:$src2,
2287                                                  s12ImmPred:$src3))]>;
2288
2289 // Generate frameindex addresses.
2290 let isReMaterializable = 1 in
2291 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2292              "$dst = add($src1)",
2293              [(set IntRegs:$dst, ADDRri:$src1)]>;
2294
2295 //
2296 // CR - Type.
2297 //
2298 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2299 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2300                       "loop0($offset, #$src2)",
2301                       []>;
2302 }
2303
2304 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2305 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2306                       "loop0($offset, $src2)",
2307                       []>;
2308 }
2309
2310 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2311     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2312 def ENDLOOP0 : CRInst<(outs), (ins brtarget:$offset),
2313                       ":endloop0",
2314                       []>;
2315 }
2316
2317 // Support for generating global address.
2318 // Taken from X86InstrInfo.td.
2319 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>,
2320                                              SDTCisPtrTy<0>]>;
2321 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2322 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2323
2324 // This pattern is incorrect. When we add small data, we should change
2325 // this pattern to use memw(#foo).
2326 let isMoveImm = 1 in
2327 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2328               "$dst = CONST32(#$global)",
2329               [(set IntRegs:$dst,
2330               (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2331
2332 let isReMaterializable = 1, isMoveImm = 1 in
2333 def CONST32_set : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2334                   "$dst = CONST32(#$global)",
2335                   [(set IntRegs:$dst,
2336                   (HexagonCONST32 tglobaladdr:$global))]>;
2337
2338 let isReMaterializable = 1, isMoveImm = 1 in
2339 def CONST32_set_jt : LDInst<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2340                      "$dst = CONST32(#$jt)",
2341                      [(set IntRegs:$dst,
2342                      (HexagonCONST32 tjumptable:$jt))]>;
2343
2344 let isReMaterializable = 1, isMoveImm = 1 in
2345 def CONST32GP_set : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2346                     "$dst = CONST32(#$global)",
2347                     [(set IntRegs:$dst,
2348                     (HexagonCONST32_GP tglobaladdr:$global))]>;
2349
2350 let isReMaterializable = 1, isMoveImm = 1 in
2351 def CONST32_Int_Real : LDInst<(outs IntRegs:$dst), (ins i32imm:$global),
2352                        "$dst = CONST32(#$global)",
2353                        [(set IntRegs:$dst, imm:$global) ]>;
2354
2355 let isReMaterializable = 1, isMoveImm = 1 in
2356 def CONST32_Label : LDInst<(outs IntRegs:$dst), (ins bblabel:$label),
2357                     "$dst = CONST32($label)",
2358                     [(set IntRegs:$dst, (HexagonCONST32 bbl:$label))]>;
2359
2360 let isReMaterializable = 1, isMoveImm = 1 in
2361 def CONST64_Int_Real : LDInst<(outs DoubleRegs:$dst), (ins i64imm:$global),
2362                        "$dst = CONST64(#$global)",
2363                        [(set DoubleRegs:$dst, imm:$global) ]>;
2364
2365 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2366                   "$dst = xor($dst, $dst)",
2367                   [(set PredRegs:$dst, 0)]>;
2368
2369 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2370                  "$dst = mpy($src1, $src2)",
2371                  [(set IntRegs:$dst,
2372                        (trunc (i64 (srl (i64 (mul (i64 (sext IntRegs:$src1)),
2373                                              (i64 (sext IntRegs:$src2)))),
2374                                         (i32 32)))))]>;
2375
2376 // Pseudo instructions.
2377 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2378
2379 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2380                                         SDTCisVT<1, i32> ]>;
2381
2382 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2383                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2384
2385 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2386                     [SDNPHasChain, SDNPOutGlue]>;
2387
2388 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2389
2390 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2391            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2392
2393 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2394 // Optional Flag and Variable Arguments.
2395 // Its 1 Operand has pointer type.
2396 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2397                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2398
2399 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2400  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2401                         "Should never be emitted",
2402                         [(callseq_start timm:$amt)]>;
2403 }
2404
2405 let Defs = [R29, R30, R31], Uses = [R29] in {
2406  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2407                       "Should never be emitted",
2408                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2409 }
2410 // Call subroutine.
2411 let isCall = 1, neverHasSideEffects = 1,
2412   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2413           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2414   def CALL : JInst<(outs), (ins calltarget:$dst, variable_ops),
2415              "call $dst", []>;
2416 }
2417
2418 // Call subroutine from register.
2419 let isCall = 1, neverHasSideEffects = 1,
2420   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2421           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2422   def CALLR : JRInst<(outs), (ins IntRegs:$dst, variable_ops),
2423               "callr $dst",
2424               []>;
2425  }
2426
2427 // Tail Calls.
2428 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2429   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2430           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2431   def TCRETURNtg : JInst<(outs), (ins calltarget:$dst, variable_ops),
2432              "jump $dst // TAILCALL", []>;
2433 }
2434 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2435   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2436           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2437   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst, variable_ops),
2438              "jump $dst // TAILCALL", []>;
2439 }
2440
2441 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2442   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2443           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2444   def TCRETURNR : JInst<(outs), (ins IntRegs:$dst, variable_ops),
2445              "jumpr $dst // TAILCALL", []>;
2446 }
2447 // Map call instruction.
2448 def : Pat<(call IntRegs:$dst),
2449       (CALLR IntRegs:$dst)>, Requires<[HasV2TOnly]>;
2450 def : Pat<(call tglobaladdr:$dst),
2451       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2452 def : Pat<(call texternalsym:$dst),
2453       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2454 //Tail calls.
2455 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2456       (TCRETURNtg tglobaladdr:$dst)>;
2457 def : Pat<(HexagonTCRet texternalsym:$dst),
2458       (TCRETURNtext texternalsym:$dst)>;
2459 def : Pat<(HexagonTCRet IntRegs:$dst),
2460       (TCRETURNR IntRegs:$dst)>;
2461
2462 // Map from r0 = and(r1, 65535) to r0 = zxth(r1).
2463 def : Pat <(and IntRegs:$src1, 65535),
2464       (ZXTH IntRegs:$src1)>;
2465
2466 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2467 def : Pat <(and IntRegs:$src1, 255),
2468       (ZXTB IntRegs:$src1)>;
2469
2470 // Map Add(p1, true) to p1 = not(p1).
2471 //     Add(p1, false) should never be produced,
2472 //     if it does, it got to be mapped to NOOP.
2473 def : Pat <(add PredRegs:$src1, -1),
2474       (NOT_p PredRegs:$src1)>;
2475
2476 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2477 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2478 def : Pat <(select (i1 (setlt IntRegs:$src1, IntRegs:$src2)), IntRegs:$src3,
2479                    IntRegs:$src4),
2480       (TFR_condset_rr (CMPLTrr IntRegs:$src1, IntRegs:$src2), IntRegs:$src4,
2481                       IntRegs:$src3)>, Requires<[HasV2TOnly]>;
2482
2483 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2484 def : Pat <(select (not PredRegs:$src1), s8ImmPred:$src2, s8ImmPred:$src3),
2485       (TFR_condset_ii PredRegs:$src1, s8ImmPred:$src3, s8ImmPred:$src2)>;
2486
2487 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2488 def : Pat <(brcond (not PredRegs:$src1), bb:$offset),
2489       (JMP_cNot PredRegs:$src1, bb:$offset)>;
2490
2491 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2492 def : Pat <(and PredRegs:$src1, (not PredRegs:$src2)),
2493       (AND_pnotp PredRegs:$src1, PredRegs:$src2)>;
2494
2495 // Map from store(globaladdress + x) -> memd(#foo + x).
2496 let AddedComplexity = 100 in
2497 def : Pat <(store DoubleRegs:$src1,
2498                   (add (HexagonCONST32_GP tglobaladdr:$global),
2499                        u16ImmPred:$offset)),
2500       (STrid_GP tglobaladdr:$global, u16ImmPred:$offset, DoubleRegs:$src1)>;
2501
2502 // Map from store(globaladdress) -> memd(#foo + 0).
2503 let AddedComplexity = 100 in
2504 def : Pat <(store DoubleRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2505       (STrid_GP tglobaladdr:$global, 0, DoubleRegs:$src1)>;
2506
2507 // Map from store(globaladdress + x) -> memw(#foo + x).
2508 let AddedComplexity = 100 in
2509 def : Pat <(store IntRegs:$src1, (add (HexagonCONST32_GP tglobaladdr:$global),
2510                                       u16ImmPred:$offset)),
2511       (STriw_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2512
2513 // Map from store(globaladdress) -> memw(#foo + 0).
2514 let AddedComplexity = 100 in
2515 def : Pat <(store IntRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2516       (STriw_GP tglobaladdr:$global, 0, IntRegs:$src1)>;
2517
2518 // Map from store(globaladdress) -> memw(#foo + 0).
2519 let AddedComplexity = 100 in
2520 def : Pat <(store IntRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2521       (STriw_GP tglobaladdr:$global, 0, IntRegs:$src1)>;
2522
2523 // Map from store(globaladdress + x) -> memh(#foo + x).
2524 let AddedComplexity = 100 in
2525 def : Pat <(truncstorei16 IntRegs:$src1,
2526                           (add (HexagonCONST32_GP tglobaladdr:$global),
2527                                u16ImmPred:$offset)),
2528       (STrih_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2529
2530 // Map from store(globaladdress) -> memh(#foo).
2531 let AddedComplexity = 100 in
2532 def : Pat <(truncstorei16 IntRegs:$src1,
2533                           (HexagonCONST32_GP tglobaladdr:$global)),
2534       (STh_GP tglobaladdr:$global, IntRegs:$src1)>;
2535
2536 // Map from store(globaladdress + x) -> memb(#foo + x).
2537 let AddedComplexity = 100 in
2538 def : Pat <(truncstorei8 IntRegs:$src1,
2539                          (add (HexagonCONST32_GP tglobaladdr:$global),
2540                               u16ImmPred:$offset)),
2541       (STrib_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2542
2543 // Map from store(globaladdress) -> memb(#foo).
2544 let AddedComplexity = 100 in
2545 def : Pat <(truncstorei8 IntRegs:$src1,
2546                          (HexagonCONST32_GP tglobaladdr:$global)),
2547       (STb_GP tglobaladdr:$global, IntRegs:$src1)>;
2548
2549 // Map from load(globaladdress + x) -> memw(#foo + x).
2550 let AddedComplexity = 100 in
2551 def : Pat <(load (add (HexagonCONST32_GP tglobaladdr:$global),
2552                       u16ImmPred:$offset)),
2553       (LDriw_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2554
2555 // Map from load(globaladdress) -> memw(#foo + 0).
2556 let AddedComplexity = 100 in
2557 def : Pat <(load (HexagonCONST32_GP tglobaladdr:$global)),
2558       (LDw_GP tglobaladdr:$global)>;
2559
2560 // Map from load(globaladdress + x) -> memd(#foo + x).
2561 let AddedComplexity = 100 in
2562 def : Pat <(i64 (load (add (HexagonCONST32_GP tglobaladdr:$global),
2563                            u16ImmPred:$offset))),
2564       (LDrid_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2565
2566 // Map from load(globaladdress) -> memw(#foo + 0).
2567 let AddedComplexity = 100 in
2568 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
2569       (LDd_GP tglobaladdr:$global)>;
2570
2571
2572 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress + 0), Pd = Rd.
2573 let AddedComplexity = 100 in
2574 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
2575       (TFR_PdRs (LDrib_GP tglobaladdr:$global, 0))>;
2576
2577 // Map from load(globaladdress + x) -> memh(#foo + x).
2578 let AddedComplexity = 100 in
2579 def : Pat <(sextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2580                              u16ImmPred:$offset)),
2581       (LDrih_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2582
2583 // Map from load(globaladdress) -> memh(#foo + 0).
2584 let AddedComplexity = 100 in
2585 def : Pat <(sextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2586       (LDrih_GP tglobaladdr:$global, 0)>;
2587
2588 // Map from load(globaladdress + x) -> memuh(#foo + x).
2589 let AddedComplexity = 100 in
2590 def : Pat <(zextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2591                              u16ImmPred:$offset)),
2592       (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2593
2594 // Map from load(globaladdress) -> memuh(#foo + 0).
2595 let AddedComplexity = 100 in
2596 def : Pat <(zextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2597       (LDriuh_GP tglobaladdr:$global, 0)>;
2598
2599 // Map from load(globaladdress + x) -> memuh(#foo + x).
2600 let AddedComplexity = 100 in
2601 def : Pat <(extloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2602                             u16ImmPred:$offset)),
2603       (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2604
2605 // Map from load(globaladdress) -> memuh(#foo + 0).
2606 let AddedComplexity = 100 in
2607 def : Pat <(extloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2608       (LDriuh_GP tglobaladdr:$global, 0)>;
2609 // Map from load(globaladdress + x) -> memub(#foo + x).
2610 let AddedComplexity = 100 in
2611 def : Pat <(zextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2612                             u16ImmPred:$offset)),
2613       (LDriub_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2614
2615 // Map from load(globaladdress) -> memuh(#foo + 0).
2616 let AddedComplexity = 100 in
2617 def : Pat <(zextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2618       (LDriub_GP tglobaladdr:$global, 0)>;
2619
2620 // Map from load(globaladdress + x) -> memb(#foo + x).
2621 let AddedComplexity = 100 in
2622 def : Pat <(sextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2623                             u16ImmPred:$offset)),
2624       (LDrib_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2625
2626 // Map from load(globaladdress) -> memb(#foo).
2627 let AddedComplexity = 100 in
2628 def : Pat <(extloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2629       (LDb_GP tglobaladdr:$global)>;
2630
2631 // Map from load(globaladdress) -> memb(#foo).
2632 let AddedComplexity = 100 in
2633 def : Pat <(sextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2634       (LDb_GP tglobaladdr:$global)>;
2635
2636 // Map from load(globaladdress) -> memub(#foo).
2637 let AddedComplexity = 100 in
2638 def : Pat <(zextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2639       (LDub_GP tglobaladdr:$global)>;
2640
2641 // When the Interprocedural Global Variable optimizer realizes that a
2642 // certain global variable takes only two constant values, it shrinks the
2643 // global to a boolean. Catch those loads here in the following 3 patterns.
2644 let AddedComplexity = 100 in
2645 def : Pat <(extloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2646       (LDb_GP tglobaladdr:$global)>;
2647
2648 let AddedComplexity = 100 in
2649 def : Pat <(sextloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2650       (LDb_GP tglobaladdr:$global)>;
2651
2652 let AddedComplexity = 100 in
2653 def : Pat <(zextloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2654       (LDub_GP tglobaladdr:$global)>;
2655
2656 // Map from load(globaladdress) -> memh(#foo).
2657 let AddedComplexity = 100 in
2658 def : Pat <(extloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2659       (LDh_GP tglobaladdr:$global)>;
2660
2661 // Map from load(globaladdress) -> memh(#foo).
2662 let AddedComplexity = 100 in
2663 def : Pat <(sextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2664       (LDh_GP tglobaladdr:$global)>;
2665
2666 // Map from load(globaladdress) -> memuh(#foo).
2667 let AddedComplexity = 100 in
2668 def : Pat <(zextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2669       (LDuh_GP tglobaladdr:$global)>;
2670
2671 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2672 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2673       (AND_rr (LDrib ADDRriS11_0:$addr), (TFRI 0x1))>;
2674
2675 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2676 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i32)),
2677       (i64 (SXTW (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg)))>;
2678
2679 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2680 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i16)),
2681       (i64 (SXTW (SXTH (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg))))>;
2682
2683 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2684 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i8)),
2685       (i64 (SXTW (SXTB (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg))))>;
2686
2687 // We want to prevent emiting pnot's as much as possible.
2688 // Map brcond with an unsupported setcc to a JMP_cNot.
2689 def : Pat <(brcond (i1 (setne IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2690       (JMP_cNot (CMPEQrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2691
2692 def : Pat <(brcond (i1 (setne IntRegs:$src1, s10ImmPred:$src2)), bb:$offset),
2693       (JMP_cNot (CMPEQri IntRegs:$src1, s10ImmPred:$src2), bb:$offset)>;
2694
2695 def : Pat <(brcond (i1 (setne PredRegs:$src1, (i1 -1))), bb:$offset),
2696       (JMP_cNot PredRegs:$src1, bb:$offset)>;
2697
2698 def : Pat <(brcond (i1 (setne PredRegs:$src1, (i1 0))), bb:$offset),
2699       (JMP_c PredRegs:$src1, bb:$offset)>;
2700
2701 def : Pat <(brcond (i1 (setlt IntRegs:$src1, s8ImmPred:$src2)), bb:$offset),
2702       (JMP_cNot (CMPGEri IntRegs:$src1, s8ImmPred:$src2), bb:$offset)>;
2703
2704 def : Pat <(brcond (i1 (setlt IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2705       (JMP_c (CMPLTrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2706
2707 def : Pat <(brcond (i1 (setuge DoubleRegs:$src1, DoubleRegs:$src2)),
2708                    bb:$offset),
2709       (JMP_cNot (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1),
2710                    bb:$offset)>;
2711
2712 def : Pat <(brcond (i1 (setule IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2713       (JMP_cNot (CMPGTUrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2714
2715 def : Pat <(brcond (i1 (setule DoubleRegs:$src1, DoubleRegs:$src2)),
2716                    bb:$offset),
2717       (JMP_cNot (CMPGTU64rr DoubleRegs:$src1, DoubleRegs:$src2),
2718                    bb:$offset)>;
2719
2720 // Map from a 64-bit select to an emulated 64-bit mux.
2721 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2722 def : Pat <(select PredRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
2723       (COMBINE_rr
2724       (MUX_rr PredRegs:$src1,
2725       (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg),
2726       (EXTRACT_SUBREG DoubleRegs:$src3, subreg_hireg)),
2727       (MUX_rr PredRegs:$src1,
2728       (EXTRACT_SUBREG DoubleRegs:$src2, subreg_loreg),
2729       (EXTRACT_SUBREG DoubleRegs:$src3, subreg_loreg)))>;
2730
2731 // Map from a 1-bit select to logical ops.
2732 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2733 def : Pat <(select PredRegs:$src1, PredRegs:$src2, PredRegs:$src3),
2734       (OR_pp (AND_pp PredRegs:$src1, PredRegs:$src2),
2735              (AND_pp (NOT_p PredRegs:$src1), PredRegs:$src3))>;
2736
2737 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2738 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2739       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2740
2741 // Map for truncating from 64 immediates to 32 bit immediates.
2742 def : Pat<(i32 (trunc DoubleRegs:$src)),
2743       (i32 (EXTRACT_SUBREG DoubleRegs:$src, subreg_loreg))>;
2744
2745 // Map for truncating from i64 immediates to i1 bit immediates.
2746 def :  Pat<(i1 (trunc DoubleRegs:$src)),
2747        (i1 (TFR_PdRs (i32(EXTRACT_SUBREG DoubleRegs:$src, subreg_loreg))))>;
2748
2749 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2750 def : Pat<(truncstorei8 DoubleRegs:$src, ADDRriS11_0:$addr),
2751       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2752                                                      subreg_loreg)))>;
2753
2754 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2755 def : Pat<(truncstorei16 DoubleRegs:$src, ADDRriS11_0:$addr),
2756       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2757                                                      subreg_loreg)))>;
2758
2759 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2760 def : Pat<(truncstorei32 DoubleRegs:$src, ADDRriS11_0:$addr),
2761       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2762                                                      subreg_loreg)))>;
2763
2764 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2765 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2766       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2767
2768 let AddedComplexity = 100 in
2769 // Map from i1 = constant<-1>; memw(CONST32(#foo)) = i1 -> r0 = 1;
2770 // memw(#foo) = r0
2771 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
2772       (STb_GP tglobaladdr:$global, (TFRI 1))>;
2773
2774
2775 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2776 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2777       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2778
2779 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2780 def : Pat<(store PredRegs:$src1, ADDRriS11_2:$addr),
2781       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii PredRegs:$src1, 1, 0)) )>;
2782
2783 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2784 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2785 // Better way to do this?
2786 def : Pat<(i64 (anyext IntRegs:$src1)),
2787       (i64 (SXTW IntRegs:$src1))>;
2788
2789 // Map cmple -> cmpgt.
2790 // rs <= rt -> !(rs > rt).
2791 def : Pat<(i1 (setle IntRegs:$src1, s10ImmPred:$src2)),
2792       (i1 (NOT_p (CMPGTri IntRegs:$src1, s10ImmPred:$src2)))>;
2793
2794 // rs <= rt -> !(rs > rt).
2795 def : Pat<(i1 (setle IntRegs:$src1, IntRegs:$src2)),
2796       (i1 (NOT_p (CMPGTrr IntRegs:$src1, IntRegs:$src2)))>;
2797
2798 // Rss <= Rtt -> !(Rss > Rtt).
2799 def : Pat<(i1 (setle DoubleRegs:$src1, DoubleRegs:$src2)),
2800       (i1 (NOT_p (CMPGT64rr DoubleRegs:$src1, DoubleRegs:$src2)))>;
2801
2802 // Map cmpne -> cmpeq.
2803 // Hexagon_TODO: We should improve on this.
2804 // rs != rt -> !(rs == rt).
2805 def : Pat <(i1 (setne IntRegs:$src1, s10ImmPred:$src2)),
2806       (i1 (NOT_p(i1 (CMPEQri IntRegs:$src1, s10ImmPred:$src2))))>;
2807
2808 // Map cmpne(Rs) -> !cmpeqe(Rs).
2809 // rs != rt -> !(rs == rt).
2810 def : Pat <(i1 (setne IntRegs:$src1, IntRegs:$src2)),
2811       (i1 (NOT_p(i1 (CMPEQrr IntRegs:$src1, IntRegs:$src2))))>;
2812
2813 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2814 def : Pat <(i1 (setne PredRegs:$src1, PredRegs:$src2)),
2815       (i1 (XOR_pp PredRegs:$src1, PredRegs:$src2))>;
2816
2817 // Map cmpne(Rss) -> !cmpew(Rss).
2818 // rs != rt -> !(rs == rt).
2819 def : Pat <(i1 (setne DoubleRegs:$src1, DoubleRegs:$src2)),
2820       (i1 (NOT_p(i1 (CMPEHexagon4rr DoubleRegs:$src1, DoubleRegs:$src2))))>;
2821
2822 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2823 // rs >= rt -> !(rt > rs).
2824 def : Pat <(i1 (setge IntRegs:$src1, IntRegs:$src2)),
2825       (i1 (NOT_p(i1 (CMPGTrr IntRegs:$src2, IntRegs:$src1))))>;
2826
2827 def : Pat <(i1 (setge IntRegs:$src1, s8ImmPred:$src2)),
2828       (i1 (CMPGEri IntRegs:$src1, s8ImmPred:$src2))>;
2829
2830 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2831 // rss >= rtt -> !(rtt > rss).
2832 def : Pat <(i1 (setge DoubleRegs:$src1, DoubleRegs:$src2)),
2833       (i1 (NOT_p(i1 (CMPGT64rr DoubleRegs:$src2, DoubleRegs:$src1))))>;
2834
2835 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2836 // rs < rt -> !(rs >= rt).
2837 def : Pat <(i1 (setlt IntRegs:$src1, s8ImmPred:$src2)),
2838       (i1 (NOT_p (CMPGEri IntRegs:$src1, s8ImmPred:$src2)))>;
2839
2840 // Map cmplt(Rs, Rt) -> cmplt(Rs, Rt).
2841 // rs < rt -> rs < rt. Let assembler map it.
2842 def : Pat <(i1 (setlt IntRegs:$src1, IntRegs:$src2)),
2843       (i1 (CMPLTrr IntRegs:$src2, IntRegs:$src1))>;
2844
2845 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2846 // rss < rtt -> (rtt > rss).
2847 def : Pat <(i1 (setlt DoubleRegs:$src1, DoubleRegs:$src2)),
2848       (i1 (CMPGT64rr DoubleRegs:$src2, DoubleRegs:$src1))>;
2849
2850 // Map from cmpltu(Rs, Rd) -> !cmpgtu(Rs, Rd - 1).
2851 // rs < rt -> rt > rs.
2852 def : Pat <(i1 (setult IntRegs:$src1, IntRegs:$src2)),
2853       (i1 (CMPGTUrr IntRegs:$src2, IntRegs:$src1))>;
2854
2855 // Map from cmpltu(Rss, Rdd) -> !cmpgtu(Rss, Rdd - 1).
2856 // rs < rt -> rt > rs.
2857 def : Pat <(i1 (setult DoubleRegs:$src1, DoubleRegs:$src2)),
2858       (i1 (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1))>;
2859
2860 // Map from Rs >= Rt -> !(Rt > Rs).
2861 // rs >= rt -> !(rt > rs).
2862 def : Pat <(i1 (setuge IntRegs:$src1, IntRegs:$src2)),
2863       (i1 (NOT_p (CMPGTUrr IntRegs:$src2, IntRegs:$src1)))>;
2864
2865 // Map from Rs >= Rt -> !(Rt > Rs).
2866 // rs >= rt -> !(rt > rs).
2867 def : Pat <(i1 (setuge DoubleRegs:$src1, DoubleRegs:$src2)),
2868       (i1 (NOT_p (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1)))>;
2869
2870 // Map from cmpleu(Rs, Rs) -> !cmpgtu(Rs, Rs).
2871 // Map from (Rs <= Rt) -> !(Rs > Rt).
2872 def : Pat <(i1 (setule IntRegs:$src1, IntRegs:$src2)),
2873       (i1 (NOT_p (CMPGTUrr IntRegs:$src1, IntRegs:$src2)))>;
2874
2875 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2876 // Map from (Rs <= Rt) -> !(Rs > Rt).
2877 def : Pat <(i1 (setule DoubleRegs:$src1, DoubleRegs:$src2)),
2878       (i1 (NOT_p (CMPGTU64rr DoubleRegs:$src1, DoubleRegs:$src2)))>;
2879
2880 // Sign extends.
2881 // i1 -> i32
2882 def : Pat <(i32 (sext PredRegs:$src1)),
2883       (i32 (MUX_ii PredRegs:$src1, -1, 0))>;
2884
2885 // Convert sign-extended load back to load and sign extend.
2886 // i8 -> i64
2887 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2888       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2889
2890 // Convert any-extended load back to load and sign extend.
2891 // i8 -> i64
2892 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2893       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2894
2895 // Convert sign-extended load back to load and sign extend.
2896 // i16 -> i64
2897 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2898       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2899
2900 // Convert sign-extended load back to load and sign extend.
2901 // i32 -> i64
2902 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2903       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2904
2905
2906 // Zero extends.
2907 // i1 -> i32
2908 def : Pat <(i32 (zext PredRegs:$src1)),
2909       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2910
2911 // i1 -> i64
2912 def : Pat <(i64 (zext PredRegs:$src1)),
2913       (i64 (COMBINE_rr (TFRI 0), (MUX_ii PredRegs:$src1, 1, 0)))>;
2914
2915 // i32 -> i64
2916 def : Pat <(i64 (zext IntRegs:$src1)),
2917       (i64 (COMBINE_rr (TFRI 0), IntRegs:$src1))>;
2918
2919 // i8 -> i64
2920 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2921       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>;
2922
2923 // i16 -> i64
2924 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2925       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>;
2926
2927 // i32 -> i64
2928 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2929       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2930
2931 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2932       (i32 (LDriw ADDRriS11_0:$src1))>;
2933
2934 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2935 def : Pat <(i32 (zext PredRegs:$src1)),
2936       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2937
2938 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2939 def : Pat <(i32 (anyext PredRegs:$src1)),
2940       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2941
2942 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2943 def : Pat <(i64 (anyext PredRegs:$src1)),
2944       (i64 (SXTW (i32 (MUX_ii PredRegs:$src1, 1, 0))))>;
2945
2946
2947 // Any extended 64-bit load.
2948 // anyext i32 -> i64
2949 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2950       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2951
2952 // anyext i16 -> i64.
2953 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2954       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>;
2955
2956 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2957 def : Pat<(i64 (zext IntRegs:$src1)),
2958       (i64 (COMBINE_rr (TFRI 0), IntRegs:$src1))>;
2959
2960 // Multiply 64-bit unsigned and use upper result.
2961 def : Pat <(mulhu DoubleRegs:$src1, DoubleRegs:$src2),
2962       (MPYU64_acc(COMBINE_rr (TFRI 0),
2963                  (EXTRACT_SUBREG
2964                  (LSRd_ri(MPYU64_acc(MPYU64_acc(COMBINE_rr (TFRI 0),
2965                                  (EXTRACT_SUBREG (LSRd_ri(MPYU64
2966                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2967                                                  subreg_loreg),
2968                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2969                                                  subreg_loreg)),
2970                                   32) ,subreg_loreg)),
2971                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2972                                                  subreg_hireg),
2973                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2974                                                  subreg_loreg)),
2975                               (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg),
2976                               (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)),
2977                           32),subreg_loreg)),
2978                  (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg),
2979                  (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)
2980       )>;
2981
2982 // Multiply 64-bit signed and use upper result.
2983 def : Pat <(mulhs DoubleRegs:$src1, DoubleRegs:$src2),
2984       (MPY64_acc(COMBINE_rr (TFRI 0),
2985                  (EXTRACT_SUBREG
2986                  (LSRd_ri(MPY64_acc(MPY64_acc(COMBINE_rr (TFRI 0),
2987                                  (EXTRACT_SUBREG (LSRd_ri(MPYU64
2988                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2989                                                  subreg_loreg),
2990                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2991                                                  subreg_loreg)),
2992                                   32) ,subreg_loreg)),
2993                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2994                                                  subreg_hireg),
2995                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2996                                                  subreg_loreg)),
2997                               (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg),
2998                               (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)),
2999                           32),subreg_loreg)),
3000                  (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg),
3001                  (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)
3002       )>;
3003
3004 // Hexagon specific ISD nodes.
3005 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3006 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3007                                  SDTHexagonADJDYNALLOC>;
3008 // Needed to tag these instructions for stack layout.
3009 let usesCustomInserter = 1 in
3010 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3011                                                      s16Imm:$src2),
3012                   "$dst = add($src1, #$src2)",
3013                   [(set IntRegs:$dst, (Hexagon_ADJDYNALLOC IntRegs:$src1,
3014                                                            s16ImmPred:$src2))]>;
3015
3016 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, []>;
3017 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3018 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3019                 "$dst = $src1",
3020                 [(set IntRegs:$dst, (Hexagon_ARGEXTEND IntRegs:$src1))]>;
3021
3022 let AddedComplexity = 100 in
3023 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND IntRegs:$src1), i16)),
3024       (TFR IntRegs:$src1)>;
3025
3026
3027 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3028 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
3029
3030 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
3031 def BR_JT : JRInst<(outs), (ins IntRegs:$src),
3032                    "jumpr $src",
3033                    [(HexagonBR_JT IntRegs:$src)]>;
3034 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3035
3036 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3037           (CONST32_set_jt tjumptable:$dst)>;
3038
3039
3040 //===----------------------------------------------------------------------===//
3041 // V3 Instructions +
3042 //===----------------------------------------------------------------------===//
3043
3044 include "HexagonInstrInfoV3.td"
3045
3046 //===----------------------------------------------------------------------===//
3047 // V3 Instructions -
3048 //===----------------------------------------------------------------------===//
3049
3050 //===----------------------------------------------------------------------===//
3051 // V4 Instructions +
3052 //===----------------------------------------------------------------------===//
3053
3054 include "HexagonInstrInfoV4.td"
3055
3056 //===----------------------------------------------------------------------===//
3057 // V4 Instructions -
3058 //===----------------------------------------------------------------------===//