lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 //===----------------------------------------------------------------------===//
  18
  19 // Multi-class for logical operators.
  20 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  21   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  22                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  23                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  24                                                    (i32 IntRegs:$c)))]>;
  25   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  26                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  27                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  28                                                    (i32 IntRegs:$c)))]>;
  29 }
  30
  31 // Multi-class for compare ops.
  32 let isCompare = 1 in {
  33 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  34   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  35                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  36                  [(set (i1 PredRegs:$dst),
  37                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  38 }
  39
  40 multiclass CMP32_rr_ri_s10<string OpcStr, string CextOp, PatFrag OpNode> {
  41   let CextOpcode = CextOp in {
  42     let InputType = "reg" in
  43     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  44                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  45                    [(set (i1 PredRegs:$dst),
  46                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  47
  48     let isExtendable = 1, opExtendable = 2, isExtentSigned = 1,
  49     opExtentBits = 10, InputType = "imm" in
  50     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Ext:$c),
  51                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  52                    [(set (i1 PredRegs:$dst),
  53                          (OpNode (i32 IntRegs:$b), s10ExtPred:$c))]>;
  54   }
  55 }
  56
  57 multiclass CMP32_rr_ri_u9<string OpcStr, string CextOp, PatFrag OpNode> {
  58   let CextOpcode = CextOp in {
  59     let InputType = "reg" in
  60     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  61                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  62                    [(set (i1 PredRegs:$dst),
  63                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  64
  65     let isExtendable = 1, opExtendable = 2, isExtentSigned = 0,
  66     opExtentBits = 9, InputType = "imm" in
  67     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Ext:$c),
  68                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  69                    [(set (i1 PredRegs:$dst),
  70                          (OpNode (i32 IntRegs:$b), u9ExtPred:$c))]>;
  71   }
  72 }
  73
  74 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
  75 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
  76   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Ext:$c),
  77                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  78                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
  79                                                    s8ExtPred:$c))]>;
  80 }
  81 }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ALU32/ALU (Instructions with register-register form)
  85 //===----------------------------------------------------------------------===//
  86 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  87   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  88
  89 def HexagonWrapperCombineII :
  90   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
  91
  92 def HexagonWrapperCombineRR :
  93   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
  94
  95 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
  96 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
  97                   bit IsComm>
  98   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
  99              "$Rd = "#mnemonic#"($Rs, $Rt)",
 100              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 101   let isCommutable = IsComm;
 102   let BaseOpcode = mnemonic#_rr;
 103   let CextOpcode = mnemonic;
 104
 105   bits<5> Rs;
 106   bits<5> Rt;
 107   bits<5> Rd;
 108
 109   let IClass = 0b1111;
 110   let Inst{27} = 0b0;
 111   let Inst{26-24} = MajOp;
 112   let Inst{23-21} = MinOp;
 113   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 114   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 115   let Inst{4-0} = Rd;
 116 }
 117
 118 let hasSideEffects = 0, hasNewValue = 1 in
 119 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 120                        bit OpsRev, bit PredNot, bit PredNew>
 121   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 122              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 123              "$Rd = "#mnemonic#"($Rs, $Rt)",
 124              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 125   let isPredicated = 1;
 126   let isPredicatedFalse = PredNot;
 127   let isPredicatedNew = PredNew;
 128   let BaseOpcode = mnemonic#_rr;
 129   let CextOpcode = mnemonic;
 130
 131   bits<2> Pu;
 132   bits<5> Rs;
 133   bits<5> Rt;
 134   bits<5> Rd;
 135
 136   let IClass = 0b1111;
 137   let Inst{27} = 0b1;
 138   let Inst{26-24} = MajOp;
 139   let Inst{23-21} = MinOp;
 140   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 141   let Inst{13} = PredNew;
 142   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 143   let Inst{7} = PredNot;
 144   let Inst{6-5} = Pu;
 145   let Inst{4-0} = Rd;
 146 }
 147
 148 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 149                          bit OpsRev> {
 150   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 151   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 152   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 153   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 154 }
 155
 156 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 157                           bit OpsRev, bit IsComm> {
 158   let isPredicable = 1 in
 159   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 160   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 161 }
 162
 163 let isCodeGenOnly = 0 in
 164 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 165 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 166 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 167 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 168 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 169
 170 // Pats for instruction selection.
 171 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 172   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 173         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 174
 175 def: BinOp32_pat<add, A2_add, i32>;
 176 def: BinOp32_pat<and, A2_and, i32>;
 177 def: BinOp32_pat<or,  A2_or,  i32>;
 178 def: BinOp32_pat<sub, A2_sub, i32>;
 179 def: BinOp32_pat<xor, A2_xor, i32>;
 180
 181 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 182                        bit isPredNew> {
 183   let isPredicatedNew = isPredNew in
 184   def NAME : ALU32_rr<(outs RC:$dst),
 185             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 186             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 187             ") $dst = ")#mnemonic#"($src2, $src3)",
 188             []>;
 189 }
 190
 191 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 192   let isPredicatedFalse = PredNot in {
 193     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 194     // Predicate new
 195     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 196   }
 197 }
 198
 199 //===----------------------------------------------------------------------===//
 200 // template class for non-predicated alu32_2op instructions
 201 // - aslh, asrh, sxtb, sxth, zxth
 202 //===----------------------------------------------------------------------===//
 203 let hasNewValue = 1, opNewValue = 0 in
 204 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 205     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 206     "$Rd = "#mnemonic#"($Rs)", [] > {
 207   bits<5> Rd;
 208   bits<5> Rs;
 209
 210   let IClass = 0b0111;
 211
 212   let Inst{27-24} = 0b0000;
 213   let Inst{23-21} = minOp;
 214   let Inst{13} = 0b0;
 215   let Inst{4-0} = Rd;
 216   let Inst{20-16} = Rs;
 217 }
 218
 219 //===----------------------------------------------------------------------===//
 220 // template class for predicated alu32_2op instructions
 221 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 222 //===----------------------------------------------------------------------===//
 223 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 224     hasNewValue = 1, opNewValue = 0 in
 225 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 226     bit isPredNew > :
 227     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 228     !if(isPredNot, "if (!$Pu", "if ($Pu")
 229     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 230   bits<5> Rd;
 231   bits<2> Pu;
 232   bits<5> Rs;
 233
 234   let IClass = 0b0111;
 235
 236   let Inst{27-24} = 0b0000;
 237   let Inst{23-21} = minOp;
 238   let Inst{13} = 0b1;
 239   let Inst{11} = isPredNot;
 240   let Inst{10} = isPredNew;
 241   let Inst{4-0} = Rd;
 242   let Inst{9-8} = Pu;
 243   let Inst{20-16} = Rs;
 244 }
 245
 246 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 247   let isPredicatedFalse = PredNot in {
 248     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 249
 250     // Predicate new
 251     let isPredicatedNew = 1 in
 252     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 253   }
 254 }
 255
 256 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 257   let BaseOpcode = mnemonic in {
 258     let isPredicable = 1, hasSideEffects = 0 in
 259     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 260
 261     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 262       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 263       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 264     }
 265   }
 266 }
 267
 268 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 269 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 270
 271 // Combines the two integer registers SRC1 and SRC2 into a double register.
 272 let isPredicable = 1 in
 273 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 274                            (ins IntRegs:$src1, IntRegs:$src2),
 275             "$dst = combine($src1, $src2)",
 276             [(set (i64 DoubleRegs:$dst),
 277               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 278                                             (i32 IntRegs:$src2))))]>;
 279
 280 multiclass Combine_base {
 281   let BaseOpcode = "combine" in {
 282     def NAME : T_Combine;
 283     let neverHasSideEffects = 1, isPredicated = 1 in {
 284       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 285       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 286     }
 287   }
 288 }
 289
 290 defm COMBINE_rr : Combine_base, PredNewRel;
 291
 292 // Combines the two immediates SRC1 and SRC2 into a double register.
 293 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 294   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 295   "$dst = combine(#$src1, #$src2)",
 296   [(set (i64 DoubleRegs:$dst),
 297         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 298
 299 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 300 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 301
 302 //===----------------------------------------------------------------------===//
 303 // ALU32/ALU (ADD with register-immediate form)
 304 //===----------------------------------------------------------------------===//
 305 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 306   let isPredicatedNew = isPredNew in
 307   def NAME : ALU32_ri<(outs IntRegs:$dst),
 308             (ins PredRegs:$src1, IntRegs:$src2, s8Ext: $src3),
 309             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 310             ") $dst = ")#mnemonic#"($src2, #$src3)",
 311             []>;
 312 }
 313
 314 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 315   let isPredicatedFalse = PredNot in {
 316     defm _c#NAME : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 317     // Predicate new
 318     defm _cdn#NAME : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 319   }
 320 }
 321
 322 let isExtendable = 1, InputType = "imm" in
 323 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 324   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 325     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 326     isPredicable = 1 in
 327     def NAME : ALU32_ri<(outs IntRegs:$dst),
 328             (ins IntRegs:$src1, s16Ext:$src2),
 329             "$dst = "#mnemonic#"($src1, #$src2)",
 330             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 331                                               (s16ExtPred:$src2)))]>;
 332
 333     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 334     neverHasSideEffects = 1, isPredicated = 1 in {
 335       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 336       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 337     }
 338   }
 339 }
 340
 341 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 342
 343 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 344 CextOpcode = "OR", InputType = "imm" in
 345 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 346             (ins IntRegs:$src1, s10Ext:$src2),
 347             "$dst = or($src1, #$src2)",
 348             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 349                                           s10ExtPred:$src2))]>, ImmRegRel;
 350
 351 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 352 InputType = "imm", CextOpcode = "AND" in
 353 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 354             (ins IntRegs:$src1, s10Ext:$src2),
 355             "$dst = and($src1, #$src2)",
 356             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 357                                            s10ExtPred:$src2))]>, ImmRegRel;
 358
 359 // Nop.
 360 let neverHasSideEffects = 1, isCodeGenOnly = 0 in
 361 def NOP : ALU32_rr<(outs), (ins),
 362           "nop",
 363           []>;
 364
 365 // Rd32=sub(#s10,Rs32)
 366 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 367 CextOpcode = "SUB", InputType = "imm" in
 368 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 369             (ins s10Ext:$src1, IntRegs:$src2),
 370             "$dst = sub(#$src1, $src2)",
 371             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 372             ImmRegRel;
 373
 374 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 375 def : Pat<(not (i32 IntRegs:$src1)),
 376           (SUB_ri -1, (i32 IntRegs:$src1))>;
 377
 378 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 379 // Pattern definition for 'neg' was not necessary.
 380
 381 multiclass TFR_Pred<bit PredNot> {
 382   let isPredicatedFalse = PredNot in {
 383     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 384                            (ins PredRegs:$src1, IntRegs:$src2),
 385             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 386             []>;
 387     // Predicate new
 388     let isPredicatedNew = 1 in
 389     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 390                              (ins PredRegs:$src1, IntRegs:$src2),
 391             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 392             []>;
 393   }
 394 }
 395
 396 let InputType = "reg", neverHasSideEffects = 1 in
 397 multiclass TFR_base<string CextOp> {
 398   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 399     let isPredicable = 1 in
 400     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 401             "$dst = $src1",
 402             []>;
 403
 404     let  isPredicated = 1 in {
 405       defm Pt : TFR_Pred<0>;
 406       defm NotPt : TFR_Pred<1>;
 407     }
 408   }
 409 }
 410
 411 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 412             : ALU32_rr<(outs DoubleRegs:$dst),
 413                        (ins PredRegs:$src1, DoubleRegs:$src2),
 414             !if(PredNot, "if (!$src1", "if ($src1")#
 415             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 416 {
 417     bits<5> dst;
 418     bits<2> src1;
 419     bits<5> src2;
 420
 421     let IClass = 0b1111;
 422     let Inst{27-24} = 0b1101;
 423     let Inst{13} = isPredNew;
 424     let Inst{7} = PredNot;
 425     let Inst{4-0} = dst;
 426     let Inst{6-5} = src1;
 427     let Inst{20-17} = src2{4-1};
 428     let Inst{16} = 0b1;
 429     let Inst{12-9} = src2{4-1};
 430     let Inst{8} = 0b0;
 431 }
 432
 433 multiclass TFR64_Pred<bit PredNot> {
 434   let isPredicatedFalse = PredNot in {
 435     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 436
 437     let isPredicatedNew = 1 in
 438     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 439   }
 440 }
 441
 442 let neverHasSideEffects = 1 in
 443 multiclass TFR64_base<string BaseName> {
 444   let BaseOpcode = BaseName in {
 445     let isPredicable = 1 in
 446     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 447                           (ins DoubleRegs:$src1),
 448                           "$dst = $src1" > {
 449         bits<5> dst;
 450         bits<5> src1;
 451
 452         let IClass = 0b1111;
 453         let Inst{27-23} = 0b01010;
 454         let Inst{4-0} = dst;
 455         let Inst{20-17} = src1{4-1};
 456         let Inst{16} = 0b1;
 457         let Inst{12-9} = src1{4-1};
 458         let Inst{8} = 0b0;
 459     }
 460
 461     let  isPredicated = 1 in {
 462       defm Pt : TFR64_Pred<0>;
 463       defm NotPt : TFR64_Pred<1>;
 464     }
 465   }
 466 }
 467
 468 multiclass TFRI_Pred<bit PredNot> {
 469   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 470     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 471                            (ins PredRegs:$src1, s12Ext:$src2),
 472             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 473             []>;
 474
 475     // Predicate new
 476     let isPredicatedNew = 1 in
 477     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 478                              (ins PredRegs:$src1, s12Ext:$src2),
 479             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 480             []>;
 481   }
 482 }
 483
 484 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 485 multiclass TFRI_base<string CextOp> {
 486   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 487     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 488     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 489     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 490             "$dst = #$src1",
 491             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 492
 493     let opExtendable = 2,  opExtentBits = 12, neverHasSideEffects = 1,
 494     isPredicated = 1 in {
 495       defm Pt    : TFRI_Pred<0>;
 496       defm NotPt : TFRI_Pred<1>;
 497     }
 498   }
 499 }
 500
 501 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 502 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 503 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 504
 505 // Transfer control register.
 506 let neverHasSideEffects = 1 in
 507 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 508            "$dst = $src1",
 509            []>;
 510 //===----------------------------------------------------------------------===//
 511 // ALU32/ALU -
 512 //===----------------------------------------------------------------------===//
 513
 514
 515 //===----------------------------------------------------------------------===//
 516 // ALU32/PERM +
 517 //===----------------------------------------------------------------------===//
 518
 519 let neverHasSideEffects = 1 in
 520 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 521             (ins s8Imm:$src1, s8Imm:$src2),
 522             "$dst = combine(#$src1, #$src2)",
 523             []>;
 524
 525 // Mux.
 526 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 527                                                    DoubleRegs:$src2,
 528                                                    DoubleRegs:$src3),
 529             "$dst = vmux($src1, $src2, $src3)",
 530             []>;
 531
 532 let CextOpcode = "MUX", InputType = "reg" in
 533 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 534                                             IntRegs:$src2, IntRegs:$src3),
 535              "$dst = mux($src1, $src2, $src3)",
 536              [(set (i32 IntRegs:$dst),
 537                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 538                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 539
 540 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 541 CextOpcode = "MUX", InputType = "imm" in
 542 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 543                                                 IntRegs:$src3),
 544              "$dst = mux($src1, #$src2, $src3)",
 545              [(set (i32 IntRegs:$dst),
 546                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 547                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 548
 549 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 550 CextOpcode = "MUX", InputType = "imm" in
 551 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 552                                                 s8Ext:$src3),
 553              "$dst = mux($src1, $src2, #$src3)",
 554              [(set (i32 IntRegs:$dst),
 555                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 556                                  s8ExtPred:$src3)))]>, ImmRegRel;
 557
 558 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 559 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 560                                                 s8Imm:$src3),
 561              "$dst = mux($src1, #$src2, #$src3)",
 562              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 563                                                     s8ExtPred:$src2,
 564                                                     s8ImmPred:$src3)))]>;
 565
 566 // ALU32 - aslh, asrh, sxtb, sxth, zxtb, zxth
 567 multiclass ALU32_2op_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 568   let isPredicatedNew = isPredNew in
 569   def NAME : ALU32Inst<(outs IntRegs:$dst),
 570                        (ins PredRegs:$src1, IntRegs:$src2),
 571             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 572             ") $dst = ")#mnemonic#"($src2)">,
 573             Requires<[HasV4T]>;
 574 }
 575
 576 multiclass ALU32_2op_Pred2<string mnemonic, bit PredNot> {
 577   let isPredicatedFalse = PredNot in {
 578     defm _c#NAME : ALU32_2op_Pbase<mnemonic, PredNot, 0>;
 579     // Predicate new
 580     defm _cdn#NAME : ALU32_2op_Pbase<mnemonic, PredNot, 1>;
 581   }
 582 }
 583
 584 multiclass ALU32_2op_base2<string mnemonic> {
 585   let BaseOpcode = mnemonic in {
 586     let isPredicable = 1, neverHasSideEffects = 1 in
 587     def NAME : ALU32Inst<(outs IntRegs:$dst),
 588                          (ins IntRegs:$src1),
 589             "$dst = "#mnemonic#"($src1)">;
 590
 591     let Predicates = [HasV4T], validSubTargets = HasV4SubT, isPredicated = 1,
 592     neverHasSideEffects = 1 in {
 593       defm Pt_V4    : ALU32_2op_Pred2<mnemonic, 0>;
 594       defm NotPt_V4 : ALU32_2op_Pred2<mnemonic, 1>;
 595     }
 596   }
 597 }
 598
 599 defm ASLH : ALU32_2op_base2<"aslh">, PredNewRel;
 600 defm ASRH : ALU32_2op_base2<"asrh">, PredNewRel;
 601 defm ZXTB : ALU32_2op_base2<"zxtb">, PredNewRel;
 602 defm ZXTH : ALU32_2op_base2<"zxth">,  PredNewRel;
 603
 604 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 605            (ASLH IntRegs:$src1)>;
 606
 607 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 608            (ASRH IntRegs:$src1)>;
 609
 610 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 611            (A2_sxtb IntRegs:$src1)>;
 612
 613 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 614            (A2_sxth IntRegs:$src1)>;
 615
 616 //===----------------------------------------------------------------------===//
 617 // ALU32/PERM -
 618 //===----------------------------------------------------------------------===//
 619
 620
 621 //===----------------------------------------------------------------------===//
 622 // ALU32/PRED +
 623 //===----------------------------------------------------------------------===//
 624
 625 // Compare.
 626 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", "CMPGTU", setugt>, ImmRegRel;
 627 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", "CMPGT", setgt>, ImmRegRel;
 628 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", "CMPEQ", seteq>, ImmRegRel;
 629
 630 // SDNode for converting immediate C to C-1.
 631 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 632    // Return the byte immediate const-1 as an SDNode.
 633    int32_t imm = N->getSExtValue();
 634    return XformSToSM1Imm(imm);
 635 }]>;
 636
 637 // SDNode for converting immediate C to C-1.
 638 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 639    // Return the byte immediate const-1 as an SDNode.
 640    uint32_t imm = N->getZExtValue();
 641    return XformUToUM1Imm(imm);
 642 }]>;
 643
 644 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 645     "$dst = cl0($src1)",
 646     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 647
 648 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 649     "$dst = ct0($src1)",
 650     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 651
 652 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 653     "$dst = cl0($src1)",
 654     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 655
 656 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 657     "$dst = ct0($src1)",
 658     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 659
 660 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 661     "$dst = tstbit($src1, $src2)",
 662     [(set (i1 PredRegs:$dst),
 663           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 664
 665 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 666     "$dst = tstbit($src1, $src2)",
 667     [(set (i1 PredRegs:$dst),
 668           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 669
 670 //===----------------------------------------------------------------------===//
 671 // ALU32/PRED -
 672 //===----------------------------------------------------------------------===//
 673
 674
 675 //===----------------------------------------------------------------------===//
 676 // ALU64/ALU +
 677 //===----------------------------------------------------------------------===//
 678 // Add.
 679 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 680                                                      DoubleRegs:$src2),
 681                "$dst = add($src1, $src2)",
 682                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 683                                                  (i64 DoubleRegs:$src2)))]>;
 684
 685 // Add halfword.
 686
 687 // Compare.
 688 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 689 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 690 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 691
 692 // Logical operations.
 693 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 694                                                      DoubleRegs:$src2),
 695                "$dst = and($src1, $src2)",
 696                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 697                                                  (i64 DoubleRegs:$src2)))]>;
 698
 699 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 700                                                     DoubleRegs:$src2),
 701               "$dst = or($src1, $src2)",
 702               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 703                                                (i64 DoubleRegs:$src2)))]>;
 704
 705 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 706                                                      DoubleRegs:$src2),
 707                "$dst = xor($src1, $src2)",
 708                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 709                                                  (i64 DoubleRegs:$src2)))]>;
 710
 711 // Maximum.
 712 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 713               "$dst = max($src2, $src1)",
 714               [(set (i32 IntRegs:$dst),
 715                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 716                                             (i32 IntRegs:$src1))),
 717                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 718
 719 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 720               "$dst = maxu($src2, $src1)",
 721               [(set (i32 IntRegs:$dst),
 722                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 723                                              (i32 IntRegs:$src1))),
 724                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 725
 726 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 727                                                     DoubleRegs:$src2),
 728               "$dst = max($src2, $src1)",
 729               [(set (i64 DoubleRegs:$dst),
 730                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 731                                             (i64 DoubleRegs:$src1))),
 732                                  (i64 DoubleRegs:$src1),
 733                                  (i64 DoubleRegs:$src2))))]>;
 734
 735 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 736                                                      DoubleRegs:$src2),
 737               "$dst = maxu($src2, $src1)",
 738               [(set (i64 DoubleRegs:$dst),
 739                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 740                                              (i64 DoubleRegs:$src1))),
 741                                  (i64 DoubleRegs:$src1),
 742                                  (i64 DoubleRegs:$src2))))]>;
 743
 744 // Minimum.
 745 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 746               "$dst = min($src2, $src1)",
 747               [(set (i32 IntRegs:$dst),
 748                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 749                                             (i32 IntRegs:$src1))),
 750                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 751
 752 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 753               "$dst = minu($src2, $src1)",
 754               [(set (i32 IntRegs:$dst),
 755                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 756                                              (i32 IntRegs:$src1))),
 757                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 758
 759 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 760                                                     DoubleRegs:$src2),
 761               "$dst = min($src2, $src1)",
 762               [(set (i64 DoubleRegs:$dst),
 763                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 764                                             (i64 DoubleRegs:$src1))),
 765                                  (i64 DoubleRegs:$src1),
 766                                  (i64 DoubleRegs:$src2))))]>;
 767
 768 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 769                                                      DoubleRegs:$src2),
 770               "$dst = minu($src2, $src1)",
 771               [(set (i64 DoubleRegs:$dst),
 772                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 773                                              (i64 DoubleRegs:$src1))),
 774                                  (i64 DoubleRegs:$src1),
 775                                  (i64 DoubleRegs:$src2))))]>;
 776
 777 // Subtract.
 778 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 779                                                      DoubleRegs:$src2),
 780                "$dst = sub($src1, $src2)",
 781                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 782                                                  (i64 DoubleRegs:$src2)))]>;
 783
 784 // Subtract halfword.
 785
 786 //===----------------------------------------------------------------------===//
 787 // ALU64/ALU -
 788 //===----------------------------------------------------------------------===//
 789
 790 //===----------------------------------------------------------------------===//
 791 // ALU64/BIT +
 792 //===----------------------------------------------------------------------===//
 793 //
 794 //===----------------------------------------------------------------------===//
 795 // ALU64/BIT -
 796 //===----------------------------------------------------------------------===//
 797
 798 //===----------------------------------------------------------------------===//
 799 // ALU64/PERM +
 800 //===----------------------------------------------------------------------===//
 801 //
 802 //===----------------------------------------------------------------------===//
 803 // ALU64/PERM -
 804 //===----------------------------------------------------------------------===//
 805
 806 //===----------------------------------------------------------------------===//
 807 // CR +
 808 //===----------------------------------------------------------------------===//
 809 // Logical reductions on predicates.
 810
 811 // Looping instructions.
 812
 813 // Pipelined looping instructions.
 814
 815 // Logical operations on predicates.
 816 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 817              "$dst = and($src1, $src2)",
 818              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 819                                             (i1 PredRegs:$src2)))]>;
 820
 821 let neverHasSideEffects = 1 in
 822 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 823                                                  PredRegs:$src2),
 824                 "$dst = and($src1, !$src2)",
 825                 []>;
 826
 827 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 828              "$dst = any8($src1)",
 829              []>;
 830
 831 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 832              "$dst = all8($src1)",
 833              []>;
 834
 835 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 836                                                  PredRegs:$src2),
 837              "$dst = vitpack($src1, $src2)",
 838              []>;
 839
 840 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 841                                                     DoubleRegs:$src2,
 842                                                     PredRegs:$src3),
 843              "$dst = valignb($src1, $src2, $src3)",
 844              []>;
 845
 846 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 847                                                      DoubleRegs:$src2,
 848                                                      PredRegs:$src3),
 849              "$dst = vspliceb($src1, $src2, $src3)",
 850              []>;
 851
 852 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 853              "$dst = mask($src1)",
 854              []>;
 855
 856 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 857              "$dst = not($src1)",
 858              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 859
 860 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 861             "$dst = or($src1, $src2)",
 862             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 863                                           (i1 PredRegs:$src2)))]>;
 864
 865 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 866              "$dst = xor($src1, $src2)",
 867              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 868                                             (i1 PredRegs:$src2)))]>;
 869
 870
 871 // User control register transfer.
 872 //===----------------------------------------------------------------------===//
 873 // CR -
 874 //===----------------------------------------------------------------------===//
 875
 876 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 877                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 878 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
 879                       [SDNPHasChain]>;
 880
 881 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 882 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
 883
 884 let InputType = "imm", isBarrier = 1, isPredicable = 1,
 885 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
 886 opExtentBits = 24, isCodeGenOnly = 0 in
 887 class T_JMP <dag InsDag, list<dag> JumpList = []>
 888             : JInst<(outs), InsDag,
 889             "jump $dst" , JumpList> {
 890     bits<24> dst;
 891
 892     let IClass = 0b0101;
 893
 894     let Inst{27-25} = 0b100;
 895     let Inst{24-16} = dst{23-15};
 896     let Inst{13-1} = dst{14-2};
 897 }
 898
 899 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
 900 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
 901 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
 902             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
 903             !if(PredNot, "if (!$src", "if ($src")#
 904             !if(isPredNew, ".new) ", ") ")#"jump"#
 905             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 906
 907     let isTaken = isTak;
 908     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 909     let isPredicatedFalse = PredNot;
 910     let isPredicatedNew = isPredNew;
 911     bits<2> src;
 912     bits<17> dst;
 913
 914     let IClass = 0b0101;
 915
 916     let Inst{27-24} = 0b1100;
 917     let Inst{21} = PredNot;
 918     let Inst{12} = !if(isPredNew, isTak, zero);
 919     let Inst{11} = isPredNew;
 920     let Inst{9-8} = src;
 921     let Inst{23-22} = dst{16-15};
 922     let Inst{20-16} = dst{14-10};
 923     let Inst{13} = dst{9};
 924     let Inst{7-1} = dst{8-2};
 925   }
 926
 927 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
 928 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
 929             : JRInst<(outs ), InsDag,
 930             "jumpr $dst" ,
 931             []> {
 932     bits<5> dst;
 933
 934     let IClass = 0b0101;
 935     let Inst{27-21} = 0b0010100;
 936     let Inst{20-16} = dst;
 937 }
 938
 939 let Defs = [PC], isPredicated = 1, InputType = "reg" in
 940 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
 941             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
 942             !if(PredNot, "if (!$src", "if ($src")#
 943             !if(isPredNew, ".new) ", ") ")#"jumpr"#
 944             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
 945
 946     let isTaken = isTak;
 947     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 948     let isPredicatedFalse = PredNot;
 949     let isPredicatedNew = isPredNew;
 950     bits<2> src;
 951     bits<5> dst;
 952
 953     let IClass = 0b0101;
 954
 955     let Inst{27-22} = 0b001101;
 956     let Inst{21} = PredNot;
 957     let Inst{20-16} = dst;
 958     let Inst{12} = !if(isPredNew, isTak, zero);
 959     let Inst{11} = isPredNew;
 960     let Inst{9-8} = src;
 961     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
 962     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
 963 }
 964
 965 multiclass JMP_Pred<bit PredNot> {
 966   def _#NAME : T_JMP_c<PredNot, 0, 0>;
 967   // Predicate new
 968   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
 969   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
 970 }
 971
 972 multiclass JMP_base<string BaseOp> {
 973   let BaseOpcode = BaseOp in {
 974     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
 975     defm t : JMP_Pred<0>;
 976     defm f : JMP_Pred<1>;
 977   }
 978 }
 979
 980 multiclass JMPR_Pred<bit PredNot> {
 981   def NAME: T_JMPr_c<PredNot, 0, 0>;
 982   // Predicate new
 983   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
 984   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
 985 }
 986
 987 multiclass JMPR_base<string BaseOp> {
 988   let BaseOpcode = BaseOp in {
 989     def NAME : T_JMPr;
 990     defm _t : JMPR_Pred<0>;
 991     defm _f : JMPR_Pred<1>;
 992   }
 993 }
 994
 995 let isTerminator = 1, neverHasSideEffects = 1 in {
 996 let isBranch = 1 in
 997 defm JMP : JMP_base<"JMP">, PredNewRel;
 998
 999 let isBranch = 1, isIndirectBranch = 1 in
1000 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1001
1002 let isReturn = 1, isCodeGenOnly = 1 in
1003 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1004 }
1005
1006 def : Pat<(retflag),
1007           (JMPret (i32 R31))>;
1008
1009 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1010       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1011
1012 // A return through builtin_eh_return.
1013 let isReturn = 1, isTerminator = 1, isBarrier = 1, neverHasSideEffects = 1,
1014 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1015 def EH_RETURN_JMPR : T_JMPr;
1016
1017 def : Pat<(eh_return),
1018           (EH_RETURN_JMPR (i32 R31))>;
1019
1020 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1021           (JMPR (i32 IntRegs:$dst))>;
1022
1023 def : Pat<(brind (i32 IntRegs:$dst)),
1024           (JMPR (i32 IntRegs:$dst))>;
1025
1026 //===----------------------------------------------------------------------===//
1027 // JR -
1028 //===----------------------------------------------------------------------===//
1029
1030 //===----------------------------------------------------------------------===//
1031 // LD +
1032 //===----------------------------------------------------------------------===//
1033 ///
1034 // Load -- MEMri operand
1035 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1036                           bit isNot, bit isPredNew> {
1037   let isPredicatedNew = isPredNew in
1038   def NAME : LDInst2<(outs RC:$dst),
1039                        (ins PredRegs:$src1, MEMri:$addr),
1040             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1041             ") ")#"$dst = "#mnemonic#"($addr)",
1042             []>;
1043 }
1044
1045 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1046   let isPredicatedFalse = PredNot in {
1047     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1048     // Predicate new
1049     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1050   }
1051 }
1052
1053 let isExtendable = 1, neverHasSideEffects = 1 in
1054 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1055                     bits<5> ImmBits, bits<5> PredImmBits> {
1056
1057   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1058     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1059         isPredicable = 1 in
1060       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1061                    "$dst = "#mnemonic#"($addr)",
1062                    []>;
1063
1064     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1065         isPredicated = 1 in {
1066       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1067       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1068     }
1069   }
1070 }
1071
1072 let addrMode = BaseImmOffset, isMEMri = "true" in {
1073   let accessSize = ByteAccess in {
1074     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1075     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1076  }
1077
1078   let accessSize = HalfWordAccess in {
1079     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1080     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1081  }
1082
1083   let accessSize = WordAccess in
1084     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1085
1086   let accessSize = DoubleWordAccess in
1087     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1088 }
1089
1090 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1091             (LDrib ADDRriS11_0:$addr) >;
1092
1093 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1094             (LDriub ADDRriS11_0:$addr) >;
1095
1096 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1097             (LDrih ADDRriS11_1:$addr) >;
1098
1099 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1100             (LDriuh ADDRriS11_1:$addr) >;
1101
1102 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1103             (LDriw ADDRriS11_2:$addr) >;
1104
1105 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1106             (LDrid ADDRriS11_3:$addr) >;
1107
1108
1109 // Load - Base with Immediate offset addressing mode
1110 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1111                         bit isNot, bit isPredNew> {
1112   let isPredicatedNew = isPredNew in
1113   def NAME : LDInst2<(outs RC:$dst),
1114                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1115             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1116             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1117             []>;
1118 }
1119
1120 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1121                         bit PredNot> {
1122   let isPredicatedFalse = PredNot in {
1123     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1124     // Predicate new
1125     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1126   }
1127 }
1128
1129 let isExtendable = 1, neverHasSideEffects = 1 in
1130 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1131                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1132                    bits<5> PredImmBits> {
1133
1134   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1135     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1136         isPredicable = 1, AddedComplexity = 20 in
1137       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1138                    "$dst = "#mnemonic#"($src1+#$offset)",
1139                    []>;
1140
1141     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1142         isPredicated = 1 in {
1143       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1144       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1145     }
1146   }
1147 }
1148
1149 let addrMode = BaseImmOffset in {
1150   let accessSize = ByteAccess in {
1151     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1152                                   11, 6>, AddrModeRel;
1153     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1154                                    11, 6>, AddrModeRel;
1155   }
1156   let accessSize = HalfWordAccess in {
1157     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1158                                  12, 7>, AddrModeRel;
1159     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1160                                   12, 7>, AddrModeRel;
1161   }
1162   let accessSize = WordAccess in
1163     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1164                                  13, 8>, AddrModeRel;
1165
1166   let accessSize = DoubleWordAccess in
1167     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1168                                  14, 9>, AddrModeRel;
1169 }
1170
1171 let AddedComplexity = 20 in {
1172 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1173             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1174
1175 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1176             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1177
1178 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1179             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1180
1181 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1182             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1183
1184 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1185             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1186
1187 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1188             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1189 }
1190
1191 //===----------------------------------------------------------------------===//
1192 // Post increment load
1193 //===----------------------------------------------------------------------===//
1194
1195 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1196                             bit isNot, bit isPredNew> {
1197   let isPredicatedNew = isPredNew in
1198   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1199                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1200             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1201             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1202             [],
1203             "$src2 = $dst2">;
1204 }
1205
1206 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1207                            Operand ImmOp, bit PredNot> {
1208   let isPredicatedFalse = PredNot in {
1209     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1210     // Predicate new
1211     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1212     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1213   }
1214 }
1215
1216 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1217                       Operand ImmOp> {
1218
1219   let BaseOpcode = "POST_"#BaseOp in {
1220     let isPredicable = 1 in
1221     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1222                          (ins IntRegs:$src1, ImmOp:$offset),
1223                  "$dst = "#mnemonic#"($src1++#$offset)",
1224                  [],
1225                  "$src1 = $dst2">;
1226
1227     let isPredicated = 1 in {
1228       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1229       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1230     }
1231   }
1232 }
1233
1234 let hasCtrlDep = 1, neverHasSideEffects = 1, addrMode = PostInc in {
1235   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1236                     PredNewRel;
1237   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1238                     PredNewRel;
1239   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1240                     PredNewRel;
1241   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1242                     PredNewRel;
1243   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1244                     PredNewRel;
1245   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1246                     PredNewRel;
1247 }
1248
1249 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1250            (i32 (LDrib ADDRriS11_0:$addr)) >;
1251
1252 // Load byte any-extend.
1253 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1254             (i32 (LDrib ADDRriS11_0:$addr)) >;
1255
1256 // Indexed load byte any-extend.
1257 let AddedComplexity = 20 in
1258 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1259             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1260
1261 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1262             (i32 (LDrih ADDRriS11_1:$addr))>;
1263
1264 let AddedComplexity = 20 in
1265 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1266             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1267
1268 let AddedComplexity = 10 in
1269 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1270             (i32 (LDriub ADDRriS11_0:$addr))>;
1271
1272 let AddedComplexity = 20 in
1273 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1274             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1275
1276 // Load predicate.
1277 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1278 isPseudo = 1, Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1279 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1280             (ins MEMri:$addr),
1281             "Error; should not emit",
1282             []>;
1283
1284 // Deallocate stack frame.
1285 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1286   def DEALLOCFRAME : LDInst2<(outs), (ins),
1287                      "deallocframe",
1288                      []>;
1289 }
1290
1291 // Load and unpack bytes to halfwords.
1292 //===----------------------------------------------------------------------===//
1293 // LD -
1294 //===----------------------------------------------------------------------===//
1295
1296 //===----------------------------------------------------------------------===//
1297 // MTYPE/ALU +
1298 //===----------------------------------------------------------------------===//
1299 //===----------------------------------------------------------------------===//
1300 // MTYPE/ALU -
1301 //===----------------------------------------------------------------------===//
1302
1303 //===----------------------------------------------------------------------===//
1304 // MTYPE/COMPLEX +
1305 //===----------------------------------------------------------------------===//
1306 //===----------------------------------------------------------------------===//
1307 // MTYPE/COMPLEX -
1308 //===----------------------------------------------------------------------===//
1309
1310 //===----------------------------------------------------------------------===//
1311 // MTYPE/MPYH +
1312 //===----------------------------------------------------------------------===//
1313 // Multiply and use lower result.
1314 // Rd=+mpyi(Rs,#u8)
1315 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1316 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1317               "$dst =+ mpyi($src1, #$src2)",
1318               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1319                                              u8ExtPred:$src2))]>;
1320
1321 // Rd=-mpyi(Rs,#u8)
1322 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1323               "$dst =- mpyi($src1, #$src2)",
1324               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1325                                                    u8ImmPred:$src2)))]>;
1326
1327 // Rd=mpyi(Rs,#m9)
1328 // s9 is NOT the same as m9 - but it works.. so far.
1329 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1330 // depending on the value of m9. See Arch Spec.
1331 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1332 CextOpcode = "MPYI", InputType = "imm" in
1333 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1334               "$dst = mpyi($src1, #$src2)",
1335               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1336                                              s9ExtPred:$src2))]>, ImmRegRel;
1337
1338 // Rd=mpyi(Rs,Rt)
1339 let CextOpcode = "MPYI", InputType = "reg" in
1340 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1341            "$dst = mpyi($src1, $src2)",
1342            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1343                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1344
1345 // Rx+=mpyi(Rs,#u8)
1346 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1347 CextOpcode = "MPYI_acc", InputType = "imm" in
1348 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1349             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1350             "$dst += mpyi($src2, #$src3)",
1351             [(set (i32 IntRegs:$dst),
1352                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1353                        (i32 IntRegs:$src1)))],
1354             "$src1 = $dst">, ImmRegRel;
1355
1356 // Rx+=mpyi(Rs,Rt)
1357 let CextOpcode = "MPYI_acc", InputType = "reg" in
1358 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1359             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1360             "$dst += mpyi($src2, $src3)",
1361             [(set (i32 IntRegs:$dst),
1362                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1363                        (i32 IntRegs:$src1)))],
1364             "$src1 = $dst">, ImmRegRel;
1365
1366 // Rx-=mpyi(Rs,#u8)
1367 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1368 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1369             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1370             "$dst -= mpyi($src2, #$src3)",
1371             [(set (i32 IntRegs:$dst),
1372                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1373                                                  u8ExtPred:$src3)))],
1374             "$src1 = $dst">;
1375
1376 // Multiply and use upper result.
1377 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1378 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1379 // Rd=mpy(Rs,Rt)
1380 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1381           "$dst = mpy($src1, $src2)",
1382           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1383                                            (i32 IntRegs:$src2)))]>;
1384
1385 // Rd=mpy(Rs,Rt):rnd
1386 // Rd=mpyu(Rs,Rt)
1387 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1388            "$dst = mpyu($src1, $src2)",
1389            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1390                                             (i32 IntRegs:$src2)))]>;
1391
1392 // Multiply and use full result.
1393 // Rdd=mpyu(Rs,Rt)
1394 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1395              "$dst = mpyu($src1, $src2)",
1396              [(set (i64 DoubleRegs:$dst),
1397                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1398                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1399
1400 // Rdd=mpy(Rs,Rt)
1401 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1402              "$dst = mpy($src1, $src2)",
1403              [(set (i64 DoubleRegs:$dst),
1404                    (mul (i64 (sext (i32 IntRegs:$src1))),
1405                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1406
1407 // Multiply and accumulate, use full result.
1408 // Rxx[+-]=mpy(Rs,Rt)
1409 // Rxx+=mpy(Rs,Rt)
1410 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1411             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1412             "$dst += mpy($src2, $src3)",
1413             [(set (i64 DoubleRegs:$dst),
1414             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1415                       (i64 (sext (i32 IntRegs:$src3)))),
1416                  (i64 DoubleRegs:$src1)))],
1417             "$src1 = $dst">;
1418
1419 // Rxx-=mpy(Rs,Rt)
1420 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1421             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1422             "$dst -= mpy($src2, $src3)",
1423             [(set (i64 DoubleRegs:$dst),
1424                   (sub (i64 DoubleRegs:$src1),
1425                        (mul (i64 (sext (i32 IntRegs:$src2))),
1426                             (i64 (sext (i32 IntRegs:$src3))))))],
1427             "$src1 = $dst">;
1428
1429 // Rxx[+-]=mpyu(Rs,Rt)
1430 // Rxx+=mpyu(Rs,Rt)
1431 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1432                             IntRegs:$src2, IntRegs:$src3),
1433              "$dst += mpyu($src2, $src3)",
1434              [(set (i64 DoubleRegs:$dst),
1435                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1436                              (i64 (anyext (i32 IntRegs:$src3)))),
1437                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1438
1439 // Rxx-=mpyu(Rs,Rt)
1440 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1441             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1442             "$dst -= mpyu($src2, $src3)",
1443             [(set (i64 DoubleRegs:$dst),
1444                   (sub (i64 DoubleRegs:$src1),
1445                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1446                             (i64 (anyext (i32 IntRegs:$src3))))))],
1447             "$src1 = $dst">;
1448
1449
1450 let InputType = "reg", CextOpcode = "ADD_acc" in
1451 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1452                             IntRegs:$src2, IntRegs:$src3),
1453              "$dst += add($src2, $src3)",
1454              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1455                                                  (i32 IntRegs:$src3)),
1456                                             (i32 IntRegs:$src1)))],
1457              "$src1 = $dst">, ImmRegRel;
1458
1459 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1460 InputType = "imm", CextOpcode = "ADD_acc" in
1461 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1462                             IntRegs:$src2, s8Ext:$src3),
1463              "$dst += add($src2, #$src3)",
1464              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1465                                                  s8_16ExtPred:$src3),
1466                                             (i32 IntRegs:$src1)))],
1467              "$src1 = $dst">, ImmRegRel;
1468
1469 let CextOpcode = "SUB_acc", InputType = "reg" in
1470 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1471                             IntRegs:$src2, IntRegs:$src3),
1472              "$dst -= add($src2, $src3)",
1473              [(set (i32 IntRegs:$dst),
1474                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1475                                                   (i32 IntRegs:$src3))))],
1476              "$src1 = $dst">, ImmRegRel;
1477
1478 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1479 CextOpcode = "SUB_acc", InputType = "imm" in
1480 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1481                             IntRegs:$src2, s8Ext:$src3),
1482              "$dst -= add($src2, #$src3)",
1483              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1484                                             (add (i32 IntRegs:$src2),
1485                                                  s8_16ExtPred:$src3)))],
1486              "$src1 = $dst">, ImmRegRel;
1487
1488 //===----------------------------------------------------------------------===//
1489 // MTYPE/MPYH -
1490 //===----------------------------------------------------------------------===//
1491
1492 //===----------------------------------------------------------------------===//
1493 // MTYPE/MPYS +
1494 //===----------------------------------------------------------------------===//
1495 //===----------------------------------------------------------------------===//
1496 // MTYPE/MPYS -
1497 //===----------------------------------------------------------------------===//
1498
1499 //===----------------------------------------------------------------------===//
1500 // MTYPE/VB +
1501 //===----------------------------------------------------------------------===//
1502 //===----------------------------------------------------------------------===//
1503 // MTYPE/VB -
1504 //===----------------------------------------------------------------------===//
1505
1506 //===----------------------------------------------------------------------===//
1507 // MTYPE/VH  +
1508 //===----------------------------------------------------------------------===//
1509 //===----------------------------------------------------------------------===//
1510 // MTYPE/VH  -
1511 //===----------------------------------------------------------------------===//
1512
1513 //===----------------------------------------------------------------------===//
1514 // ST +
1515 //===----------------------------------------------------------------------===//
1516 ///
1517 // Store doubleword.
1518
1519 //===----------------------------------------------------------------------===//
1520 // Post increment store
1521 //===----------------------------------------------------------------------===//
1522
1523 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1524                             bit isNot, bit isPredNew> {
1525   let isPredicatedNew = isPredNew in
1526   def NAME : STInst2PI<(outs IntRegs:$dst),
1527             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1528             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1529             ") ")#mnemonic#"($src2++#$offset) = $src3",
1530             [],
1531             "$src2 = $dst">;
1532 }
1533
1534 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1535                            Operand ImmOp, bit PredNot> {
1536   let isPredicatedFalse = PredNot in {
1537     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1538     // Predicate new
1539     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1540     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1541   }
1542 }
1543
1544 let hasCtrlDep = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1545 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1546                       Operand ImmOp> {
1547
1548   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1549     let isPredicable = 1 in
1550     def NAME : STInst2PI<(outs IntRegs:$dst),
1551                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1552                 mnemonic#"($src1++#$offset) = $src2",
1553                 [],
1554                 "$src1 = $dst">;
1555
1556     let isPredicated = 1 in {
1557       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1558       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1559     }
1560   }
1561 }
1562
1563 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1564 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1565 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1566
1567 let isNVStorable = 0 in
1568 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1569
1570 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1571                            s4_3ImmPred:$offset),
1572           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1573
1574 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1575                             s4_3ImmPred:$offset),
1576           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1577
1578 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1579           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1580
1581 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1582                        s4_3ImmPred:$offset),
1583           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1584
1585 //===----------------------------------------------------------------------===//
1586 // multiclass for the store instructions with MEMri operand.
1587 //===----------------------------------------------------------------------===//
1588 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1589                           bit isPredNew> {
1590   let isPredicatedNew = isPredNew in
1591   def NAME : STInst2<(outs),
1592             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1593             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1594             ") ")#mnemonic#"($addr) = $src2",
1595             []>;
1596 }
1597
1598 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1599   let isPredicatedFalse = PredNot in {
1600     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1601
1602     // Predicate new
1603     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1604     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1605   }
1606 }
1607
1608 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1609 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1610                     bits<5> ImmBits, bits<5> PredImmBits> {
1611
1612   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1613     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1614          isPredicable = 1 in
1615     def NAME : STInst2<(outs),
1616             (ins MEMri:$addr, RC:$src),
1617             mnemonic#"($addr) = $src",
1618             []>;
1619
1620     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1621         isPredicated = 1 in {
1622       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1623       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1624     }
1625   }
1626 }
1627
1628 let addrMode = BaseImmOffset, isMEMri = "true" in {
1629   let accessSize = ByteAccess in
1630     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1631
1632   let accessSize = HalfWordAccess in
1633     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1634
1635   let accessSize = WordAccess in
1636     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1637
1638   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1639     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1640 }
1641
1642 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1643           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1644
1645 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1646           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1647
1648 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1649           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1650
1651 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1652           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1653
1654
1655 //===----------------------------------------------------------------------===//
1656 // multiclass for the store instructions with base+immediate offset
1657 // addressing mode
1658 //===----------------------------------------------------------------------===//
1659 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1660                         bit isNot, bit isPredNew> {
1661   let isPredicatedNew = isPredNew in
1662   def NAME : STInst2<(outs),
1663             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1664             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1665             ") ")#mnemonic#"($src2+#$src3) = $src4",
1666             []>;
1667 }
1668
1669 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1670                         bit PredNot> {
1671   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1672     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1673
1674     // Predicate new
1675     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1676     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1677   }
1678 }
1679
1680 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1681 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1682                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1683                    bits<5> PredImmBits> {
1684
1685   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1686     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1687          isPredicable = 1 in
1688     def NAME : STInst2<(outs),
1689             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1690             mnemonic#"($src1+#$src2) = $src3",
1691             []>;
1692
1693     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1694       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1695       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1696     }
1697   }
1698 }
1699
1700 let addrMode = BaseImmOffset, InputType = "reg" in {
1701   let accessSize = ByteAccess in
1702     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1703                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1704
1705   let accessSize = HalfWordAccess in
1706     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1707                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1708
1709   let accessSize = WordAccess in
1710     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1711                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1712
1713   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1714     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1715                                   u6_3Ext, 14, 9>, AddrModeRel;
1716 }
1717
1718 let AddedComplexity = 10 in {
1719 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1720                                                   s11_0ExtPred:$offset)),
1721           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1722                          (i32 IntRegs:$src1))>;
1723
1724 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1725                                                    s11_1ExtPred:$offset)),
1726           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1727                          (i32 IntRegs:$src1))>;
1728
1729 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1730                                            s11_2ExtPred:$offset)),
1731           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1732                          (i32 IntRegs:$src1))>;
1733
1734 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1735                                               s11_3ExtPred:$offset)),
1736           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1737                          (i64 DoubleRegs:$src1))>;
1738 }
1739
1740 // memh(Rx++#s4:1)=Rt.H
1741
1742 // Store word.
1743 // Store predicate.
1744 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1745 def STriw_pred : STInst2<(outs),
1746             (ins MEMri:$addr, PredRegs:$src1),
1747             "Error; should not emit",
1748             []>;
1749
1750 // Allocate stack frame.
1751 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
1752   def ALLOCFRAME : STInst2<(outs),
1753              (ins i32imm:$amt),
1754              "allocframe(#$amt)",
1755              []>;
1756 }
1757 //===----------------------------------------------------------------------===//
1758 // ST -
1759 //===----------------------------------------------------------------------===//
1760
1761 //===----------------------------------------------------------------------===//
1762 // STYPE/ALU +
1763 //===----------------------------------------------------------------------===//
1764 // Logical NOT.
1765 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1766                "$dst = not($src1)",
1767                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1768
1769
1770 // Sign extend word to doubleword.
1771 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1772            "$dst = sxtw($src1)",
1773            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1774 //===----------------------------------------------------------------------===//
1775 // STYPE/ALU -
1776 //===----------------------------------------------------------------------===//
1777
1778 //===----------------------------------------------------------------------===//
1779 // STYPE/BIT +
1780 //===----------------------------------------------------------------------===//
1781 // clrbit.
1782 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1783             "$dst = clrbit($src1, #$src2)",
1784             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1785                                            (not
1786                                               (shl 1, u5ImmPred:$src2))))]>;
1787
1788 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1789             "$dst = clrbit($src1, #$src2)",
1790             []>;
1791
1792 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1793 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1794       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1795
1796 // setbit.
1797 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1798             "$dst = setbit($src1, #$src2)",
1799             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1800                                           (shl 1, u5ImmPred:$src2)))]>;
1801
1802 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1803 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1804             "$dst = setbit($src1, #$src2)",
1805             []>;
1806
1807 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
1808       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
1809
1810 // togglebit.
1811 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1812             "$dst = setbit($src1, #$src2)",
1813             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
1814                                           (shl 1, u5ImmPred:$src2)))]>;
1815
1816 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
1817 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1818             "$dst = togglebit($src1, #$src2)",
1819             []>;
1820
1821 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
1822       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
1823
1824 // Predicate transfer.
1825 let neverHasSideEffects = 1 in
1826 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
1827                "$dst = $src1  /* Should almost never emit this. */",
1828                []>;
1829
1830 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
1831                "$dst = $src1  /* Should almost never emit this. */",
1832                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
1833 //===----------------------------------------------------------------------===//
1834 // STYPE/PRED -
1835 //===----------------------------------------------------------------------===//
1836
1837 //===----------------------------------------------------------------------===//
1838 // STYPE/SHIFT +
1839 //===----------------------------------------------------------------------===//
1840 // Shift by immediate.
1841 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1842              "$dst = asr($src1, #$src2)",
1843              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1844                                             u5ImmPred:$src2))]>;
1845
1846 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1847               "$dst = asr($src1, #$src2)",
1848               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1849                                                 u6ImmPred:$src2))]>;
1850
1851 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1852           "$dst = asl($src1, #$src2)",
1853           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1854                                          u5ImmPred:$src2))]>;
1855
1856 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1857               "$dst = asl($src1, #$src2)",
1858               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1859                                                 u6ImmPred:$src2))]>;
1860
1861 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1862              "$dst = lsr($src1, #$src2)",
1863              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1864                                             u5ImmPred:$src2))]>;
1865
1866 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1867               "$dst = lsr($src1, #$src2)",
1868               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1869                                                 u6ImmPred:$src2))]>;
1870
1871 // Shift by immediate and add.
1872 let AddedComplexity = 100 in
1873 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
1874                                              u3Imm:$src3),
1875              "$dst = addasl($src1, $src2, #$src3)",
1876              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
1877                                        (shl (i32 IntRegs:$src2),
1878                                             u3ImmPred:$src3)))]>;
1879
1880 // Shift by register.
1881 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1882              "$dst = asl($src1, $src2)",
1883              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1884                                             (i32 IntRegs:$src2)))]>;
1885
1886 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1887              "$dst = asr($src1, $src2)",
1888              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1889                                             (i32 IntRegs:$src2)))]>;
1890
1891 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1892              "$dst = lsl($src1, $src2)",
1893              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1894                                             (i32 IntRegs:$src2)))]>;
1895
1896 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1897              "$dst = lsr($src1, $src2)",
1898              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1899                                             (i32 IntRegs:$src2)))]>;
1900
1901 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1902            "$dst = asl($src1, $src2)",
1903            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1904                                              (i32 IntRegs:$src2)))]>;
1905
1906 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1907            "$dst = lsl($src1, $src2)",
1908            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1909                                              (i32 IntRegs:$src2)))]>;
1910
1911 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1912                                                  IntRegs:$src2),
1913               "$dst = asr($src1, $src2)",
1914               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1915                                                 (i32 IntRegs:$src2)))]>;
1916
1917 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1918                                                  IntRegs:$src2),
1919               "$dst = lsr($src1, $src2)",
1920               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1921                                                 (i32 IntRegs:$src2)))]>;
1922
1923 //===----------------------------------------------------------------------===//
1924 // STYPE/SHIFT -
1925 //===----------------------------------------------------------------------===//
1926
1927 //===----------------------------------------------------------------------===//
1928 // STYPE/VH +
1929 //===----------------------------------------------------------------------===//
1930 //===----------------------------------------------------------------------===//
1931 // STYPE/VH -
1932 //===----------------------------------------------------------------------===//
1933
1934 //===----------------------------------------------------------------------===//
1935 // STYPE/VW +
1936 //===----------------------------------------------------------------------===//
1937 //===----------------------------------------------------------------------===//
1938 // STYPE/VW -
1939 //===----------------------------------------------------------------------===//
1940
1941 //===----------------------------------------------------------------------===//
1942 // SYSTEM/SUPER +
1943 //===----------------------------------------------------------------------===//
1944
1945 //===----------------------------------------------------------------------===//
1946 // SYSTEM/USER +
1947 //===----------------------------------------------------------------------===//
1948 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
1949 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
1950                            [SDNPHasChain]>;
1951
1952 let hasSideEffects = 1, isSolo = 1 in
1953 def BARRIER : SYSInst<(outs), (ins),
1954                      "barrier",
1955                      [(HexagonBARRIER)]>;
1956
1957 //===----------------------------------------------------------------------===//
1958 // SYSTEM/SUPER -
1959 //===----------------------------------------------------------------------===//
1960
1961 // TFRI64 - assembly mapped.
1962 let isReMaterializable = 1 in
1963 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
1964              "$dst = #$src1",
1965              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
1966
1967 // Pseudo instruction to encode a set of conditional transfers.
1968 // This instruction is used instead of a mux and trades-off codesize
1969 // for performance. We conduct this transformation optimistically in
1970 // the hope that these instructions get promoted to dot-new transfers.
1971 let AddedComplexity = 100, isPredicated = 1 in
1972 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
1973                                                         IntRegs:$src2,
1974                                                         IntRegs:$src3),
1975                      "Error; should not emit",
1976                      [(set (i32 IntRegs:$dst),
1977                            (i32 (select (i1 PredRegs:$src1),
1978                                         (i32 IntRegs:$src2),
1979                                         (i32 IntRegs:$src3))))]>;
1980 let AddedComplexity = 100, isPredicated = 1 in
1981 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
1982             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
1983             "Error; should not emit",
1984             [(set (i32 IntRegs:$dst),
1985              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
1986                           s12ImmPred:$src3)))]>;
1987
1988 let AddedComplexity = 100, isPredicated = 1 in
1989 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
1990             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
1991             "Error; should not emit",
1992             [(set (i32 IntRegs:$dst),
1993              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1994                           (i32 IntRegs:$src3))))]>;
1995
1996 let AddedComplexity = 100, isPredicated = 1 in
1997 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
1998                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
1999                      "Error; should not emit",
2000                      [(set (i32 IntRegs:$dst),
2001                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2002                                         s12ImmPred:$src3)))]>;
2003
2004 // Generate frameindex addresses.
2005 let isReMaterializable = 1 in
2006 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2007              "$dst = add($src1)",
2008              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2009
2010 //
2011 // CR - Type.
2012 //
2013 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2014 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2015                       "loop0($offset, #$src2)",
2016                       []>;
2017 }
2018
2019 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2020 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2021                       "loop0($offset, $src2)",
2022                       []>;
2023 }
2024
2025 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2026     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2027 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2028                        ":endloop0",
2029                        []>;
2030 }
2031
2032 // Support for generating global address.
2033 // Taken from X86InstrInfo.td.
2034 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2035                                             SDTCisVT<0, i32>,
2036                                             SDTCisVT<1, i32>,
2037                                             SDTCisPtrTy<0>]>;
2038 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2039 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2040
2041 // HI/LO Instructions
2042 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2043 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2044                   "$dst.l = #LO($global)",
2045                   []>;
2046
2047 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2048 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2049                   "$dst.h = #HI($global)",
2050                   []>;
2051
2052 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2053 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2054                   "$dst.l = #LO($imm_value)",
2055                   []>;
2056
2057
2058 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2059 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2060                   "$dst.h = #HI($imm_value)",
2061                   []>;
2062
2063 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2064 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2065                   "$dst.l = #LO($jt)",
2066                   []>;
2067
2068 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2069 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2070                   "$dst.h = #HI($jt)",
2071                   []>;
2072
2073
2074 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2075 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2076                   "$dst.l = #LO($label)",
2077                   []>;
2078
2079 let isReMaterializable = 1, isMoveImm = 1 , neverHasSideEffects = 1 in
2080 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2081                   "$dst.h = #HI($label)",
2082                   []>;
2083
2084 // This pattern is incorrect. When we add small data, we should change
2085 // this pattern to use memw(#foo).
2086 // This is for sdata.
2087 let isMoveImm = 1 in
2088 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2089               "$dst = CONST32(#$global)",
2090               [(set (i32 IntRegs:$dst),
2091                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2092
2093 // This is for non-sdata.
2094 let isReMaterializable = 1, isMoveImm = 1 in
2095 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2096                   "$dst = CONST32(#$global)",
2097                   [(set (i32 IntRegs:$dst),
2098                         (HexagonCONST32 tglobaladdr:$global))]>;
2099
2100 let isReMaterializable = 1, isMoveImm = 1 in
2101 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2102                      "$dst = CONST32(#$jt)",
2103                      [(set (i32 IntRegs:$dst),
2104                            (HexagonCONST32 tjumptable:$jt))]>;
2105
2106 let isReMaterializable = 1, isMoveImm = 1 in
2107 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2108                     "$dst = CONST32(#$global)",
2109                     [(set (i32 IntRegs:$dst),
2110                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2111
2112 let isReMaterializable = 1, isMoveImm = 1 in
2113 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2114                        "$dst = CONST32(#$global)",
2115                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2116
2117 // Map BlockAddress lowering to CONST32_Int_Real
2118 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2119           (CONST32_Int_Real tblockaddress:$addr)>;
2120
2121 let isReMaterializable = 1, isMoveImm = 1 in
2122 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2123                     "$dst = CONST32($label)",
2124                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2125
2126 let isReMaterializable = 1, isMoveImm = 1 in
2127 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2128                        "$dst = CONST64(#$global)",
2129                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2130
2131 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2132                   "$dst = xor($dst, $dst)",
2133                   [(set (i1 PredRegs:$dst), 0)]>;
2134
2135 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2136        "$dst = mpy($src1, $src2)",
2137        [(set (i32 IntRegs:$dst),
2138              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2139                                         (i64 (sext (i32 IntRegs:$src2))))),
2140                               (i32 32)))))]>;
2141
2142 // Pseudo instructions.
2143 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2144
2145 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2146                                         SDTCisVT<1, i32> ]>;
2147
2148 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2149                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2150
2151 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2152                     [SDNPHasChain, SDNPOutGlue]>;
2153
2154 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2155
2156 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2157            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2158
2159 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2160 // Optional Flag and Variable Arguments.
2161 // Its 1 Operand has pointer type.
2162 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2163                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2164
2165 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2166  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2167                         "Should never be emitted",
2168                         [(callseq_start timm:$amt)]>;
2169 }
2170
2171 let Defs = [R29, R30, R31], Uses = [R29] in {
2172  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2173                       "Should never be emitted",
2174                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2175 }
2176 // Call subroutine.
2177 let isCall = 1, neverHasSideEffects = 1,
2178   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2179           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2180   def CALL : JInst<(outs), (ins calltarget:$dst),
2181              "call $dst", []>;
2182 }
2183
2184 // Call subroutine from register.
2185 let isCall = 1, neverHasSideEffects = 1,
2186   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2187           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2188   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2189               "callr $dst",
2190               []>;
2191  }
2192
2193
2194 // Indirect tail-call.
2195 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2196 def TCRETURNR : T_JMPr;
2197
2198 // Direct tail-calls.
2199 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2200 isTerminator = 1, isCodeGenOnly = 1 in {
2201   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2202   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2203 }
2204
2205 // Map call instruction.
2206 def : Pat<(call (i32 IntRegs:$dst)),
2207       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2208 def : Pat<(call tglobaladdr:$dst),
2209       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2210 def : Pat<(call texternalsym:$dst),
2211       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2212 //Tail calls.
2213 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2214       (TCRETURNtg tglobaladdr:$dst)>;
2215 def : Pat<(HexagonTCRet texternalsym:$dst),
2216       (TCRETURNtext texternalsym:$dst)>;
2217 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2218       (TCRETURNR (i32 IntRegs:$dst))>;
2219
2220 // Atomic load and store support
2221 // 8 bit atomic load
2222 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2223           (i32 (LDriub ADDRriS11_0:$src1))>;
2224
2225 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2226           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2227
2228 // 16 bit atomic load
2229 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2230           (i32 (LDriuh ADDRriS11_1:$src1))>;
2231
2232 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2233           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2234
2235 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2236           (i32 (LDriw ADDRriS11_2:$src1))>;
2237
2238 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2239           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2240
2241 // 64 bit atomic load
2242 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2243           (i64 (LDrid ADDRriS11_3:$src1))>;
2244
2245 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2246           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2247
2248
2249 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2250           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2251
2252 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2253                           (i32 IntRegs:$src1)),
2254           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2255                          (i32 IntRegs:$src1))>;
2256
2257
2258 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2259           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2260
2261 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2262                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2263           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2264                          (i32 IntRegs:$src1))>;
2265
2266 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2267           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2268
2269 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2270                            (i32 IntRegs:$src1)),
2271           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2272                          (i32 IntRegs:$src1))>;
2273
2274
2275
2276
2277 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2278           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2279
2280 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2281                            (i64 DoubleRegs:$src1)),
2282           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2283                          (i64 DoubleRegs:$src1))>;
2284
2285 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2286 def : Pat <(and (i32 IntRegs:$src1), 65535),
2287       (ZXTH (i32 IntRegs:$src1))>;
2288
2289 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2290 def : Pat <(and (i32 IntRegs:$src1), 255),
2291       (ZXTB (i32 IntRegs:$src1))>;
2292
2293 // Map Add(p1, true) to p1 = not(p1).
2294 //     Add(p1, false) should never be produced,
2295 //     if it does, it got to be mapped to NOOP.
2296 def : Pat <(add (i1 PredRegs:$src1), -1),
2297       (NOT_p (i1 PredRegs:$src1))>;
2298
2299 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2300 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2301 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2302 def : Pat <(select (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2303                    (i32 IntRegs:$src3),
2304                    (i32 IntRegs:$src4)),
2305       (i32 (TFR_condset_rr (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)),
2306                            (i32 IntRegs:$src4), (i32 IntRegs:$src3)))>,
2307       Requires<[HasV2TOnly]>;
2308
2309 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2310 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2311       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2312                            s8ImmPred:$src2))>;
2313
2314 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2315 // => r0 = TFR_condset_ri(p0, r1, #i)
2316 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2317                    (i32 IntRegs:$src3)),
2318       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2319                            s12ImmPred:$src2))>;
2320
2321 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2322 // => r0 = TFR_condset_ir(p0, #i, r1)
2323 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2324       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2325                            (i32 IntRegs:$src2)))>;
2326
2327 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2328 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2329       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2330
2331 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2332 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2333       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2334
2335
2336 let AddedComplexity = 100 in
2337 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2338       (i64 (COMBINE_rr (TFRI 0),
2339                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2340       Requires<[NoV4T]>;
2341
2342 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2343 let AddedComplexity = 10 in
2344 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2345       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2346
2347 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2348 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2349       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2350
2351 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2352 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2353       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2354                                                  subreg_loreg))))))>;
2355
2356 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2357 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2358       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2359                                                  subreg_loreg))))))>;
2360
2361 // We want to prevent emitting pnot's as much as possible.
2362 // Map brcond with an unsupported setcc to a JMP_f.
2363 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2364                         bb:$offset),
2365       (JMP_f (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2366                 bb:$offset)>;
2367
2368 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2369                         bb:$offset),
2370       (JMP_f (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2371
2372 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2373       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2374
2375 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2376       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2377
2378 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2379 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2380                         bb:$offset),
2381       (JMP_f (CMPGTri (i32 IntRegs:$src1),
2382                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2383
2384 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2385 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2386                         bb:$offset),
2387       (JMP_t (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2388
2389 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2390                    bb:$offset),
2391       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2392                    bb:$offset)>;
2393
2394 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2395                         bb:$offset),
2396       (JMP_f (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2397                 bb:$offset)>;
2398
2399 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2400                    bb:$offset),
2401       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2402                 bb:$offset)>;
2403
2404 // Map from a 64-bit select to an emulated 64-bit mux.
2405 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2406 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2407                    (i64 DoubleRegs:$src3)),
2408       (i64 (COMBINE_rr (i32 (MUX_rr (i1 PredRegs:$src1),
2409                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2410                                                          subreg_hireg)),
2411                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2412                                                          subreg_hireg)))),
2413                        (i32 (MUX_rr (i1 PredRegs:$src1),
2414                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2415                                                          subreg_loreg)),
2416                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2417                                                          subreg_loreg))))))>;
2418
2419 // Map from a 1-bit select to logical ops.
2420 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2421 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2422                    (i1 PredRegs:$src3)),
2423       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2424              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2425
2426 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2427 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2428       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2429
2430 // Map for truncating from 64 immediates to 32 bit immediates.
2431 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2432       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2433
2434 // Map for truncating from i64 immediates to i1 bit immediates.
2435 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2436        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2437                                           subreg_loreg))))>;
2438
2439 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2440 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2441       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2442                                                      subreg_loreg)))>;
2443
2444 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2445 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2446       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2447                                                      subreg_loreg)))>;
2448 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2449 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2450       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2451                                                      subreg_loreg)))>;
2452
2453 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2454 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2455       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2456                                                      subreg_loreg)))>;
2457
2458 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2459 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2460       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2461
2462
2463 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2464 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2465       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2466
2467 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2468 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2469       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2470
2471 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2472 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2473 // Better way to do this?
2474 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2475       (i64 (SXTW (i32 IntRegs:$src1)))>;
2476
2477 // Map cmple -> cmpgt.
2478 // rs <= rt -> !(rs > rt).
2479 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2480       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2481
2482 // rs <= rt -> !(rs > rt).
2483 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2484       (i1 (NOT_p (CMPGTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2485
2486 // Rss <= Rtt -> !(Rss > Rtt).
2487 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2488       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2489
2490 // Map cmpne -> cmpeq.
2491 // Hexagon_TODO: We should improve on this.
2492 // rs != rt -> !(rs == rt).
2493 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2494       (i1 (NOT_p(i1 (CMPEQri (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2495
2496 // Map cmpne(Rs) -> !cmpeqe(Rs).
2497 // rs != rt -> !(rs == rt).
2498 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2499       (i1 (NOT_p (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2500
2501 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2502 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2503       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2504
2505 // Map cmpne(Rss) -> !cmpew(Rss).
2506 // rs != rt -> !(rs == rt).
2507 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2508       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2509                                      (i64 DoubleRegs:$src2)))))>;
2510
2511 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2512 // rs >= rt -> !(rt > rs).
2513 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2514       (i1 (NOT_p (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2515
2516 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2517 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2518       (i1 (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2519
2520 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2521 // rss >= rtt -> !(rtt > rss).
2522 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2523       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2524                                 (i64 DoubleRegs:$src1)))))>;
2525
2526 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2527 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2528 // rs < rt -> !(rs >= rt).
2529 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2530       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2531
2532 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2533 // rs < rt -> rt > rs.
2534 // We can let assembler map it, or we can do in the compiler itself.
2535 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2536       (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2537
2538 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2539 // rss < rtt -> (rtt > rss).
2540 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2541       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2542
2543 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2544 // rs < rt -> rt > rs.
2545 // We can let assembler map it, or we can do in the compiler itself.
2546 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2547       (i1 (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2548
2549 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2550 // rs < rt -> rt > rs.
2551 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2552       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2553
2554 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2555 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2556       (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2557
2558 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2559 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2560       (i1 (CMPGTUri (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2561
2562 // Generate cmpgtu(Rs, #u9)
2563 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2564       (i1 (CMPGTUri (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2565
2566 // Map from Rs >= Rt -> !(Rt > Rs).
2567 // rs >= rt -> !(rt > rs).
2568 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2569       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2570
2571 // Map from Rs >= Rt -> !(Rt > Rs).
2572 // rs >= rt -> !(rt > rs).
2573 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2574       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2575
2576 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2577 // Map from (Rs <= Rt) -> !(Rs > Rt).
2578 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2579       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2580
2581 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2582 // Map from (Rs <= Rt) -> !(Rs > Rt).
2583 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2584       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2585
2586 // Sign extends.
2587 // i1 -> i32
2588 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2589       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2590
2591 // i1 -> i64
2592 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2593       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2594
2595 // Convert sign-extended load back to load and sign extend.
2596 // i8 -> i64
2597 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2598       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2599
2600 // Convert any-extended load back to load and sign extend.
2601 // i8 -> i64
2602 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2603       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2604
2605 // Convert sign-extended load back to load and sign extend.
2606 // i16 -> i64
2607 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2608       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2609
2610 // Convert sign-extended load back to load and sign extend.
2611 // i32 -> i64
2612 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2613       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2614
2615
2616 // Zero extends.
2617 // i1 -> i32
2618 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2619       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2620
2621 // i1 -> i64
2622 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2623       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2624       Requires<[NoV4T]>;
2625
2626 // i32 -> i64
2627 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2628       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2629       Requires<[NoV4T]>;
2630
2631 // i8 -> i64
2632 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2633       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2634       Requires<[NoV4T]>;
2635
2636 let AddedComplexity = 20 in
2637 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2638                                 s11_0ExtPred:$offset))),
2639       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2640                                   s11_0ExtPred:$offset)))>,
2641       Requires<[NoV4T]>;
2642
2643 // i1 -> i64
2644 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2645       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2646       Requires<[NoV4T]>;
2647
2648 let AddedComplexity = 20 in
2649 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2650                                 s11_0ExtPred:$offset))),
2651       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2652                                   s11_0ExtPred:$offset)))>,
2653       Requires<[NoV4T]>;
2654
2655 // i16 -> i64
2656 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2657       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2658       Requires<[NoV4T]>;
2659
2660 let AddedComplexity = 20 in
2661 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2662                                   s11_1ExtPred:$offset))),
2663       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2664                                   s11_1ExtPred:$offset)))>,
2665       Requires<[NoV4T]>;
2666
2667 // i32 -> i64
2668 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2669       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2670       Requires<[NoV4T]>;
2671
2672 let AddedComplexity = 100 in
2673 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2674       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2675                                   s11_2ExtPred:$offset)))>,
2676       Requires<[NoV4T]>;
2677
2678 let AddedComplexity = 10 in
2679 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2680       (i32 (LDriw ADDRriS11_0:$src1))>;
2681
2682 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2683 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2684       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2685
2686 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2687 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2688       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2689
2690 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2691 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2692       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2693
2694
2695 let AddedComplexity = 100 in
2696 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2697                            (i32 32))),
2698                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2699                                          s11_2ExtPred:$offset2)))))),
2700         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2701                         (LDriw_indexed IntRegs:$src2,
2702                                        s11_2ExtPred:$offset2)))>;
2703
2704 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2705                            (i32 32))),
2706                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2707         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2708                         (LDriw ADDRriS11_2:$srcLow)))>;
2709
2710 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2711                            (i32 32))),
2712                (i64 (zext (i32 IntRegs:$srcLow))))),
2713         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2714                         IntRegs:$srcLow))>;
2715
2716 let AddedComplexity = 100 in
2717 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2718                            (i32 32))),
2719                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2720                                          s11_2ExtPred:$offset2)))))),
2721         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2722                         (LDriw_indexed IntRegs:$src2,
2723                                        s11_2ExtPred:$offset2)))>;
2724
2725 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2726                            (i32 32))),
2727                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2728         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2729                         (LDriw ADDRriS11_2:$srcLow)))>;
2730
2731 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2732                            (i32 32))),
2733                (i64 (zext (i32 IntRegs:$srcLow))))),
2734         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2735                         IntRegs:$srcLow))>;
2736
2737 // Any extended 64-bit load.
2738 // anyext i32 -> i64
2739 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2740       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2741       Requires<[NoV4T]>;
2742
2743 // When there is an offset we should prefer the pattern below over the pattern above.
2744 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2745 // So this complexity below is comfortably higher to allow for choosing the below.
2746 // If this is not done then we generate addresses such as
2747 // ********************************************
2748 //        r1 = add (r0, #4)
2749 //        r1 = memw(r1 + #0)
2750 //  instead of
2751 //        r1 = memw(r0 + #4)
2752 // ********************************************
2753 let AddedComplexity = 100 in
2754 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2755       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2756                                   s11_2ExtPred:$offset)))>,
2757       Requires<[NoV4T]>;
2758
2759 // anyext i16 -> i64.
2760 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2761       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2762       Requires<[NoV4T]>;
2763
2764 let AddedComplexity = 20 in
2765 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2766                                   s11_1ExtPred:$offset))),
2767       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2768                                   s11_1ExtPred:$offset)))>,
2769       Requires<[NoV4T]>;
2770
2771 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2772 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2773       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2774       Requires<[NoV4T]>;
2775
2776 // Multiply 64-bit unsigned and use upper result.
2777 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2778       (i64
2779        (MPYU64_acc
2780         (i64
2781          (COMBINE_rr
2782           (TFRI 0),
2783            (i32
2784             (EXTRACT_SUBREG
2785              (i64
2786               (LSRd_ri
2787                (i64
2788                 (MPYU64_acc
2789                  (i64
2790                   (MPYU64_acc
2791                    (i64
2792                     (COMBINE_rr (TFRI 0),
2793                      (i32
2794                       (EXTRACT_SUBREG
2795                        (i64
2796                         (LSRd_ri
2797                          (i64
2798                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2799                                                        subreg_loreg)),
2800                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2801                                                        subreg_loreg)))), 32)),
2802                        subreg_loreg)))),
2803                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2804                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2805                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2806                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2807                32)), subreg_loreg)))),
2808         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2809         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2810
2811 // Multiply 64-bit signed and use upper result.
2812 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2813       (i64
2814        (MPY64_acc
2815         (i64
2816          (COMBINE_rr (TFRI 0),
2817           (i32
2818            (EXTRACT_SUBREG
2819             (i64
2820              (LSRd_ri
2821               (i64
2822                (MPY64_acc
2823                 (i64
2824                  (MPY64_acc
2825                   (i64
2826                    (COMBINE_rr (TFRI 0),
2827                     (i32
2828                      (EXTRACT_SUBREG
2829                       (i64
2830                        (LSRd_ri
2831                         (i64
2832                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2833                                                       subreg_loreg)),
2834                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2835                                                       subreg_loreg)))), 32)),
2836                       subreg_loreg)))),
2837                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2838                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2839                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2840                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2841               32)), subreg_loreg)))),
2842         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2843         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2844
2845 // Hexagon specific ISD nodes.
2846 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2847 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
2848                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
2849 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2850                                   SDTHexagonADJDYNALLOC>;
2851 // Needed to tag these instructions for stack layout.
2852 let usesCustomInserter = 1 in
2853 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2854                                                      s16Imm:$src2),
2855                   "$dst = add($src1, #$src2)",
2856                   [(set (i32 IntRegs:$dst),
2857                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
2858                                              s16ImmPred:$src2))]>;
2859
2860 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
2861 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
2862 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
2863                 "$dst = $src1",
2864                 [(set (i32 IntRegs:$dst),
2865                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
2866
2867 let AddedComplexity = 100 in
2868 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
2869       (COPY (i32 IntRegs:$src1))>;
2870
2871 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
2872
2873 def : Pat<(HexagonWrapperJT tjumptable:$dst),
2874           (i32 (CONST32_set_jt tjumptable:$dst))>;
2875
2876 // XTYPE/SHIFT
2877
2878 // Multi-class for logical operators :
2879 // Shift by immediate/register and accumulate/logical
2880 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2881   def _ri : SInst_acc<(outs IntRegs:$dst),
2882             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
2883             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2884             [(set (i32 IntRegs:$dst),
2885                   (OpNode2 (i32 IntRegs:$src1),
2886                            (OpNode1 (i32 IntRegs:$src2),
2887                                     u5ImmPred:$src3)))],
2888             "$src1 = $dst">;
2889
2890   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
2891             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
2892             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2893             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
2894                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
2895             "$src1 = $dst">;
2896 }
2897
2898 // Multi-class for logical operators :
2899 // Shift by register and accumulate/logical (32/64 bits)
2900 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2901   def _rr : SInst_acc<(outs IntRegs:$dst),
2902             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2903             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2904             [(set (i32 IntRegs:$dst),
2905                   (OpNode2 (i32 IntRegs:$src1),
2906                            (OpNode1 (i32 IntRegs:$src2),
2907                                     (i32 IntRegs:$src3))))],
2908             "$src1 = $dst">;
2909
2910   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
2911             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2912             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2913             [(set (i64 DoubleRegs:$dst),
2914                   (OpNode2 (i64 DoubleRegs:$src1),
2915                            (OpNode1 (i64 DoubleRegs:$src2),
2916                                     (i32 IntRegs:$src3))))],
2917             "$src1 = $dst">;
2918
2919 }
2920
2921 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
2922 let AddedComplexity = 100 in
2923   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
2924   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
2925   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
2926   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
2927 }
2928
2929 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
2930 let AddedComplexity = 100 in
2931   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
2932   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
2933   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
2934   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
2935 }
2936
2937 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
2938 let AddedComplexity = 100 in
2939   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
2940 }
2941
2942 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
2943            xtype_xor_imm<"asl", shl>;
2944
2945 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
2946            xtype_xor_imm<"lsr", srl>;
2947
2948 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
2949 defm LSL : basic_xtype_reg<"lsl", shl>;
2950
2951 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
2952 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
2953       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
2954
2955 //===----------------------------------------------------------------------===//
2956 // V3 Instructions +
2957 //===----------------------------------------------------------------------===//
2958
2959 include "HexagonInstrInfoV3.td"
2960
2961 //===----------------------------------------------------------------------===//
2962 // V3 Instructions -
2963 //===----------------------------------------------------------------------===//
2964
2965 //===----------------------------------------------------------------------===//
2966 // V4 Instructions +
2967 //===----------------------------------------------------------------------===//
2968
2969 include "HexagonInstrInfoV4.td"
2970
2971 //===----------------------------------------------------------------------===//
2972 // V4 Instructions -
2973 //===----------------------------------------------------------------------===//
2974
2975 //===----------------------------------------------------------------------===//
2976 // V5 Instructions +
2977 //===----------------------------------------------------------------------===//
2978
2979 include "HexagonInstrInfoV5.td"
2980
2981 //===----------------------------------------------------------------------===//
2982 // V5 Instructions -
2983 //===----------------------------------------------------------------------===//