lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 //===----------------------------------------------------------------------===//
  18
  19 // Multi-class for logical operators.
  20 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  21   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  22                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  23                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  24                                                    (i32 IntRegs:$c)))]>;
  25   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  26                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  27                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  28                                                    (i32 IntRegs:$c)))]>;
  29 }
  30
  31 // Multi-class for compare ops.
  32 let isCompare = 1 in {
  33 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  34   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  35                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  36                  [(set (i1 PredRegs:$dst),
  37                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  38 }
  39
  40 multiclass CMP32_rr_ri_s10<string OpcStr, string CextOp, PatFrag OpNode> {
  41   let CextOpcode = CextOp in {
  42     let InputType = "reg" in
  43     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  44                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  45                    [(set (i1 PredRegs:$dst),
  46                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  47
  48     let isExtendable = 1, opExtendable = 2, isExtentSigned = 1,
  49     opExtentBits = 10, InputType = "imm" in
  50     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Ext:$c),
  51                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  52                    [(set (i1 PredRegs:$dst),
  53                          (OpNode (i32 IntRegs:$b), s10ExtPred:$c))]>;
  54   }
  55 }
  56
  57 multiclass CMP32_rr_ri_u9<string OpcStr, string CextOp, PatFrag OpNode> {
  58   let CextOpcode = CextOp in {
  59     let InputType = "reg" in
  60     def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  61                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  62                    [(set (i1 PredRegs:$dst),
  63                          (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
  64
  65     let isExtendable = 1, opExtendable = 2, isExtentSigned = 0,
  66     opExtentBits = 9, InputType = "imm" in
  67     def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Ext:$c),
  68                    !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  69                    [(set (i1 PredRegs:$dst),
  70                          (OpNode (i32 IntRegs:$b), u9ExtPred:$c))]>;
  71   }
  72 }
  73
  74 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
  75 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
  76   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Ext:$c),
  77                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
  78                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
  79                                                    s8ExtPred:$c))]>;
  80 }
  81 }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ALU32/ALU (Instructions with register-register form)
  85 //===----------------------------------------------------------------------===//
  86 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  87   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  88
  89 def HexagonWrapperCombineII :
  90   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
  91
  92 def HexagonWrapperCombineRR :
  93   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
  94
  95 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
  96                        bit isPredNew> {
  97   let isPredicatedNew = isPredNew in
  98   def NAME : ALU32_rr<(outs RC:$dst),
  99             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 100             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 101             ") $dst = ")#mnemonic#"($src2, $src3)",
 102             []>;
 103 }
 104
 105 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 106   let isPredicatedFalse = PredNot in {
 107     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 108     // Predicate new
 109     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 110   }
 111 }
 112
 113 let InputType = "reg" in
 114 multiclass ALU32_base<string mnemonic, string CextOp, SDNode OpNode> {
 115   let CextOpcode = CextOp, BaseOpcode = CextOp#_rr in {
 116     let isPredicable = 1 in
 117     def NAME : ALU32_rr<(outs IntRegs:$dst),
 118             (ins IntRegs:$src1, IntRegs:$src2),
 119             "$dst = "#mnemonic#"($src1, $src2)",
 120             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 121                                               (i32 IntRegs:$src2)))]>;
 122
 123     let neverHasSideEffects = 1, isPredicated = 1 in {
 124       defm Pt : ALU32_Pred<mnemonic, IntRegs, 0>;
 125       defm NotPt : ALU32_Pred<mnemonic, IntRegs, 1>;
 126     }
 127   }
 128 }
 129
 130 let isCommutable = 1 in {
 131   defm ADD_rr : ALU32_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 132   defm AND_rr : ALU32_base<"and", "AND", and>, ImmRegRel, PredNewRel;
 133   defm XOR_rr : ALU32_base<"xor", "XOR", xor>, ImmRegRel, PredNewRel;
 134   defm OR_rr  : ALU32_base<"or", "OR", or>, ImmRegRel, PredNewRel;
 135 }
 136
 137 defm SUB_rr : ALU32_base<"sub", "SUB", sub>, ImmRegRel, PredNewRel;
 138
 139 // Combines the two integer registers SRC1 and SRC2 into a double register.
 140 let isPredicable = 1 in
 141 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 142                            (ins IntRegs:$src1, IntRegs:$src2),
 143             "$dst = combine($src1, $src2)",
 144             [(set (i64 DoubleRegs:$dst),
 145               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 146                                             (i32 IntRegs:$src2))))]>;
 147
 148 multiclass Combine_base {
 149   let BaseOpcode = "combine" in {
 150     def NAME : T_Combine;
 151     let neverHasSideEffects = 1, isPredicated = 1 in {
 152       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 153       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 154     }
 155   }
 156 }
 157
 158 defm COMBINE_rr : Combine_base, PredNewRel;
 159
 160 // Combines the two immediates SRC1 and SRC2 into a double register.
 161 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 162   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 163   "$dst = combine(#$src1, #$src2)",
 164   [(set (i64 DoubleRegs:$dst),
 165         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 166
 167 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 168 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 169
 170 //===----------------------------------------------------------------------===//
 171 // ALU32/ALU (ADD with register-immediate form)
 172 //===----------------------------------------------------------------------===//
 173 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 174   let isPredicatedNew = isPredNew in
 175   def NAME : ALU32_ri<(outs IntRegs:$dst),
 176             (ins PredRegs:$src1, IntRegs:$src2, s8Ext: $src3),
 177             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 178             ") $dst = ")#mnemonic#"($src2, #$src3)",
 179             []>;
 180 }
 181
 182 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 183   let isPredicatedFalse = PredNot in {
 184     defm _c#NAME : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 185     // Predicate new
 186     defm _cdn#NAME : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 187   }
 188 }
 189
 190 let isExtendable = 1, InputType = "imm" in
 191 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 192   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 193     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 194     isPredicable = 1 in
 195     def NAME : ALU32_ri<(outs IntRegs:$dst),
 196             (ins IntRegs:$src1, s16Ext:$src2),
 197             "$dst = "#mnemonic#"($src1, #$src2)",
 198             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 199                                               (s16ExtPred:$src2)))]>;
 200
 201     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 202     neverHasSideEffects = 1, isPredicated = 1 in {
 203       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 204       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 205     }
 206   }
 207 }
 208
 209 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 210
 211 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 212 CextOpcode = "OR", InputType = "imm" in
 213 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 214             (ins IntRegs:$src1, s10Ext:$src2),
 215             "$dst = or($src1, #$src2)",
 216             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 217                                           s10ExtPred:$src2))]>, ImmRegRel;
 218
 219 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 220 InputType = "imm", CextOpcode = "AND" in
 221 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 222             (ins IntRegs:$src1, s10Ext:$src2),
 223             "$dst = and($src1, #$src2)",
 224             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 225                                            s10ExtPred:$src2))]>, ImmRegRel;
 226
 227 // Nop.
 228 let neverHasSideEffects = 1 in
 229 def NOP : ALU32_rr<(outs), (ins),
 230           "nop",
 231           []>;
 232
 233 // Rd32=sub(#s10,Rs32)
 234 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 235 CextOpcode = "SUB", InputType = "imm" in
 236 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 237             (ins s10Ext:$src1, IntRegs:$src2),
 238             "$dst = sub(#$src1, $src2)",
 239             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 240             ImmRegRel;
 241
 242 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 243 def : Pat<(not (i32 IntRegs:$src1)),
 244           (SUB_ri -1, (i32 IntRegs:$src1))>;
 245
 246 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 247 // Pattern definition for 'neg' was not necessary.
 248
 249 multiclass TFR_Pred<bit PredNot> {
 250   let isPredicatedFalse = PredNot in {
 251     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 252                            (ins PredRegs:$src1, IntRegs:$src2),
 253             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 254             []>;
 255     // Predicate new
 256     let isPredicatedNew = 1 in
 257     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 258                              (ins PredRegs:$src1, IntRegs:$src2),
 259             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 260             []>;
 261   }
 262 }
 263
 264 let InputType = "reg", neverHasSideEffects = 1 in
 265 multiclass TFR_base<string CextOp> {
 266   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 267     let isPredicable = 1 in
 268     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 269             "$dst = $src1",
 270             []>;
 271
 272     let  isPredicated = 1 in {
 273       defm Pt : TFR_Pred<0>;
 274       defm NotPt : TFR_Pred<1>;
 275     }
 276   }
 277 }
 278
 279 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 280             : ALU32_rr<(outs DoubleRegs:$dst),
 281                        (ins PredRegs:$src1, DoubleRegs:$src2),
 282             !if(PredNot, "if (!$src1", "if ($src1")#
 283             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 284 {
 285     bits<5> dst;
 286     bits<2> src1;
 287     bits<5> src2;
 288
 289     let IClass = 0b1111;
 290     let Inst{27-24} = 0b1101;
 291     let Inst{13} = isPredNew;
 292     let Inst{7} = PredNot;
 293     let Inst{4-0} = dst;
 294     let Inst{6-5} = src1;
 295     let Inst{20-17} = src2{4-1};
 296     let Inst{16} = 0b1;
 297     let Inst{12-9} = src2{4-1};
 298     let Inst{8} = 0b0;
 299 }
 300
 301 multiclass TFR64_Pred<bit PredNot> {
 302   let isPredicatedFalse = PredNot in {
 303     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 304
 305     let isPredicatedNew = 1 in
 306     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 307   }
 308 }
 309
 310 let neverHasSideEffects = 1 in
 311 multiclass TFR64_base<string BaseName> {
 312   let BaseOpcode = BaseName in {
 313     let isPredicable = 1 in
 314     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 315                           (ins DoubleRegs:$src1),
 316                           "$dst = $src1" > {
 317         bits<5> dst;
 318         bits<5> src1;
 319
 320         let IClass = 0b1111;
 321         let Inst{27-23} = 0b01010;
 322         let Inst{4-0} = dst;
 323         let Inst{20-17} = src1{4-1};
 324         let Inst{16} = 0b1;
 325         let Inst{12-9} = src1{4-1};
 326         let Inst{8} = 0b0;
 327     }
 328
 329     let  isPredicated = 1 in {
 330       defm Pt : TFR64_Pred<0>;
 331       defm NotPt : TFR64_Pred<1>;
 332     }
 333   }
 334 }
 335
 336 multiclass TFRI_Pred<bit PredNot> {
 337   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 338     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 339                            (ins PredRegs:$src1, s12Ext:$src2),
 340             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 341             []>;
 342
 343     // Predicate new
 344     let isPredicatedNew = 1 in
 345     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 346                              (ins PredRegs:$src1, s12Ext:$src2),
 347             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 348             []>;
 349   }
 350 }
 351
 352 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 353 multiclass TFRI_base<string CextOp> {
 354   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 355     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 356     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 357     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 358             "$dst = #$src1",
 359             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 360
 361     let opExtendable = 2,  opExtentBits = 12, neverHasSideEffects = 1,
 362     isPredicated = 1 in {
 363       defm Pt    : TFRI_Pred<0>;
 364       defm NotPt : TFRI_Pred<1>;
 365     }
 366   }
 367 }
 368
 369 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 370 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 371 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 372
 373 // Transfer control register.
 374 let neverHasSideEffects = 1 in
 375 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 376            "$dst = $src1",
 377            []>;
 378 //===----------------------------------------------------------------------===//
 379 // ALU32/ALU -
 380 //===----------------------------------------------------------------------===//
 381
 382
 383 //===----------------------------------------------------------------------===//
 384 // ALU32/PERM +
 385 //===----------------------------------------------------------------------===//
 386
 387 // Mux.
 388 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 389                                                    DoubleRegs:$src2,
 390                                                    DoubleRegs:$src3),
 391             "$dst = vmux($src1, $src2, $src3)",
 392             []>;
 393
 394 let CextOpcode = "MUX", InputType = "reg" in
 395 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 396                                             IntRegs:$src2, IntRegs:$src3),
 397              "$dst = mux($src1, $src2, $src3)",
 398              [(set (i32 IntRegs:$dst),
 399                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 400                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 401
 402 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 403 CextOpcode = "MUX", InputType = "imm" in
 404 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 405                                                 IntRegs:$src3),
 406              "$dst = mux($src1, #$src2, $src3)",
 407              [(set (i32 IntRegs:$dst),
 408                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 409                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 410
 411 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 412 CextOpcode = "MUX", InputType = "imm" in
 413 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 414                                                 s8Ext:$src3),
 415              "$dst = mux($src1, $src2, #$src3)",
 416              [(set (i32 IntRegs:$dst),
 417                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 418                                  s8ExtPred:$src3)))]>, ImmRegRel;
 419
 420 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 421 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 422                                                 s8Imm:$src3),
 423              "$dst = mux($src1, #$src2, #$src3)",
 424              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 425                                                     s8ExtPred:$src2,
 426                                                     s8ImmPred:$src3)))]>;
 427
 428 // ALU32 - aslh, asrh, sxtb, sxth, zxtb, zxth
 429 multiclass ALU32_2op_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 430   let isPredicatedNew = isPredNew in
 431   def NAME : ALU32Inst<(outs IntRegs:$dst),
 432                        (ins PredRegs:$src1, IntRegs:$src2),
 433             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 434             ") $dst = ")#mnemonic#"($src2)">,
 435             Requires<[HasV4T]>;
 436 }
 437
 438 multiclass ALU32_2op_Pred<string mnemonic, bit PredNot> {
 439   let isPredicatedFalse = PredNot in {
 440     defm _c#NAME : ALU32_2op_Pbase<mnemonic, PredNot, 0>;
 441     // Predicate new
 442     defm _cdn#NAME : ALU32_2op_Pbase<mnemonic, PredNot, 1>;
 443   }
 444 }
 445
 446 multiclass ALU32_2op_base<string mnemonic> {
 447   let BaseOpcode = mnemonic in {
 448     let isPredicable = 1, neverHasSideEffects = 1 in
 449     def NAME : ALU32Inst<(outs IntRegs:$dst),
 450                          (ins IntRegs:$src1),
 451             "$dst = "#mnemonic#"($src1)">;
 452
 453     let Predicates = [HasV4T], validSubTargets = HasV4SubT, isPredicated = 1,
 454     neverHasSideEffects = 1 in {
 455       defm Pt_V4    : ALU32_2op_Pred<mnemonic, 0>;
 456       defm NotPt_V4 : ALU32_2op_Pred<mnemonic, 1>;
 457     }
 458   }
 459 }
 460
 461 defm ASLH : ALU32_2op_base<"aslh">, PredNewRel;
 462 defm ASRH : ALU32_2op_base<"asrh">, PredNewRel;
 463 defm SXTB : ALU32_2op_base<"sxtb">, PredNewRel;
 464 defm SXTH : ALU32_2op_base<"sxth">,  PredNewRel;
 465 defm ZXTB : ALU32_2op_base<"zxtb">, PredNewRel;
 466 defm ZXTH : ALU32_2op_base<"zxth">,  PredNewRel;
 467
 468 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 469            (ASLH IntRegs:$src1)>;
 470
 471 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 472            (ASRH IntRegs:$src1)>;
 473
 474 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 475            (SXTB IntRegs:$src1)>;
 476
 477 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 478            (SXTH IntRegs:$src1)>;
 479
 480 //===----------------------------------------------------------------------===//
 481 // ALU32/PERM -
 482 //===----------------------------------------------------------------------===//
 483
 484
 485 //===----------------------------------------------------------------------===//
 486 // ALU32/PRED +
 487 //===----------------------------------------------------------------------===//
 488
 489 // Compare.
 490 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", "CMPGTU", setugt>, ImmRegRel;
 491 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", "CMPGT", setgt>, ImmRegRel;
 492 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", "CMPEQ", seteq>, ImmRegRel;
 493
 494 // SDNode for converting immediate C to C-1.
 495 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 496    // Return the byte immediate const-1 as an SDNode.
 497    int32_t imm = N->getSExtValue();
 498    return XformSToSM1Imm(imm);
 499 }]>;
 500
 501 // SDNode for converting immediate C to C-1.
 502 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 503    // Return the byte immediate const-1 as an SDNode.
 504    uint32_t imm = N->getZExtValue();
 505    return XformUToUM1Imm(imm);
 506 }]>;
 507
 508 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 509     "$dst = cl0($src1)",
 510     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 511
 512 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 513     "$dst = ct0($src1)",
 514     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 515
 516 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 517     "$dst = cl0($src1)",
 518     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 519
 520 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 521     "$dst = ct0($src1)",
 522     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 523
 524 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 525     "$dst = tstbit($src1, $src2)",
 526     [(set (i1 PredRegs:$dst),
 527           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 528
 529 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 530     "$dst = tstbit($src1, $src2)",
 531     [(set (i1 PredRegs:$dst),
 532           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 533
 534 //===----------------------------------------------------------------------===//
 535 // ALU32/PRED -
 536 //===----------------------------------------------------------------------===//
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // ALU64/ALU +
 541 //===----------------------------------------------------------------------===//
 542 // Add.
 543 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 544                                                      DoubleRegs:$src2),
 545                "$dst = add($src1, $src2)",
 546                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 547                                                  (i64 DoubleRegs:$src2)))]>;
 548
 549 // Add halfword.
 550
 551 // Compare.
 552 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 553 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 554 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 555
 556 // Logical operations.
 557 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 558                                                      DoubleRegs:$src2),
 559                "$dst = and($src1, $src2)",
 560                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 561                                                  (i64 DoubleRegs:$src2)))]>;
 562
 563 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 564                                                     DoubleRegs:$src2),
 565               "$dst = or($src1, $src2)",
 566               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 567                                                (i64 DoubleRegs:$src2)))]>;
 568
 569 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 570                                                      DoubleRegs:$src2),
 571                "$dst = xor($src1, $src2)",
 572                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 573                                                  (i64 DoubleRegs:$src2)))]>;
 574
 575 // Maximum.
 576 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 577               "$dst = max($src2, $src1)",
 578               [(set (i32 IntRegs:$dst),
 579                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 580                                             (i32 IntRegs:$src1))),
 581                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 582
 583 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 584               "$dst = maxu($src2, $src1)",
 585               [(set (i32 IntRegs:$dst),
 586                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 587                                              (i32 IntRegs:$src1))),
 588                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 589
 590 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 591                                                     DoubleRegs:$src2),
 592               "$dst = max($src2, $src1)",
 593               [(set (i64 DoubleRegs:$dst),
 594                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 595                                             (i64 DoubleRegs:$src1))),
 596                                  (i64 DoubleRegs:$src1),
 597                                  (i64 DoubleRegs:$src2))))]>;
 598
 599 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 600                                                      DoubleRegs:$src2),
 601               "$dst = maxu($src2, $src1)",
 602               [(set (i64 DoubleRegs:$dst),
 603                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 604                                              (i64 DoubleRegs:$src1))),
 605                                  (i64 DoubleRegs:$src1),
 606                                  (i64 DoubleRegs:$src2))))]>;
 607
 608 // Minimum.
 609 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 610               "$dst = min($src2, $src1)",
 611               [(set (i32 IntRegs:$dst),
 612                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 613                                             (i32 IntRegs:$src1))),
 614                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 615
 616 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 617               "$dst = minu($src2, $src1)",
 618               [(set (i32 IntRegs:$dst),
 619                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 620                                              (i32 IntRegs:$src1))),
 621                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 622
 623 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 624                                                     DoubleRegs:$src2),
 625               "$dst = min($src2, $src1)",
 626               [(set (i64 DoubleRegs:$dst),
 627                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 628                                             (i64 DoubleRegs:$src1))),
 629                                  (i64 DoubleRegs:$src1),
 630                                  (i64 DoubleRegs:$src2))))]>;
 631
 632 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 633                                                      DoubleRegs:$src2),
 634               "$dst = minu($src2, $src1)",
 635               [(set (i64 DoubleRegs:$dst),
 636                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 637                                              (i64 DoubleRegs:$src1))),
 638                                  (i64 DoubleRegs:$src1),
 639                                  (i64 DoubleRegs:$src2))))]>;
 640
 641 // Subtract.
 642 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 643                                                      DoubleRegs:$src2),
 644                "$dst = sub($src1, $src2)",
 645                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 646                                                  (i64 DoubleRegs:$src2)))]>;
 647
 648 // Subtract halfword.
 649
 650 //===----------------------------------------------------------------------===//
 651 // ALU64/ALU -
 652 //===----------------------------------------------------------------------===//
 653
 654 //===----------------------------------------------------------------------===//
 655 // ALU64/BIT +
 656 //===----------------------------------------------------------------------===//
 657 //
 658 //===----------------------------------------------------------------------===//
 659 // ALU64/BIT -
 660 //===----------------------------------------------------------------------===//
 661
 662 //===----------------------------------------------------------------------===//
 663 // ALU64/PERM +
 664 //===----------------------------------------------------------------------===//
 665 //
 666 //===----------------------------------------------------------------------===//
 667 // ALU64/PERM -
 668 //===----------------------------------------------------------------------===//
 669
 670 //===----------------------------------------------------------------------===//
 671 // CR +
 672 //===----------------------------------------------------------------------===//
 673 // Logical reductions on predicates.
 674
 675 // Looping instructions.
 676
 677 // Pipelined looping instructions.
 678
 679 // Logical operations on predicates.
 680 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 681              "$dst = and($src1, $src2)",
 682              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 683                                             (i1 PredRegs:$src2)))]>;
 684
 685 let neverHasSideEffects = 1 in
 686 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 687                                                  PredRegs:$src2),
 688                 "$dst = and($src1, !$src2)",
 689                 []>;
 690
 691 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 692              "$dst = any8($src1)",
 693              []>;
 694
 695 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 696              "$dst = all8($src1)",
 697              []>;
 698
 699 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 700                                                  PredRegs:$src2),
 701              "$dst = vitpack($src1, $src2)",
 702              []>;
 703
 704 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 705                                                     DoubleRegs:$src2,
 706                                                     PredRegs:$src3),
 707              "$dst = valignb($src1, $src2, $src3)",
 708              []>;
 709
 710 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 711                                                      DoubleRegs:$src2,
 712                                                      PredRegs:$src3),
 713              "$dst = vspliceb($src1, $src2, $src3)",
 714              []>;
 715
 716 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 717              "$dst = mask($src1)",
 718              []>;
 719
 720 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 721              "$dst = not($src1)",
 722              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 723
 724 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 725             "$dst = or($src1, $src2)",
 726             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 727                                           (i1 PredRegs:$src2)))]>;
 728
 729 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 730              "$dst = xor($src1, $src2)",
 731              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 732                                             (i1 PredRegs:$src2)))]>;
 733
 734
 735 // User control register transfer.
 736 //===----------------------------------------------------------------------===//
 737 // CR -
 738 //===----------------------------------------------------------------------===//
 739
 740 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 741                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 742 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
 743                       [SDNPHasChain]>;
 744
 745 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 746 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
 747
 748 let InputType = "imm", isBarrier = 1, isPredicable = 1,
 749 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
 750 opExtentBits = 24 in
 751 class T_JMP <dag InsDag, list<dag> JumpList = []>
 752             : JInst<(outs), InsDag,
 753             "jump $dst" , JumpList> {
 754     bits<24> dst;
 755
 756     let IClass = 0b0101;
 757
 758     let Inst{27-25} = 0b100;
 759     let Inst{24-16} = dst{23-15};
 760     let Inst{13-1} = dst{14-2};
 761 }
 762
 763 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
 764 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
 765 class T_JMP_c <bit PredNot, bit isPredNew, bit isTaken>:
 766             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
 767             !if(PredNot, "if (!$src", "if ($src")#
 768             !if(isPredNew, ".new) ", ") ")#"jump"#
 769             !if(isPredNew, !if(isTaken, ":t ", ":nt "), " ")#"$dst"> {
 770
 771     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 772     let isPredicatedFalse = PredNot;
 773     let isPredicatedNew = isPredNew;
 774     bits<2> src;
 775     bits<17> dst;
 776
 777     let IClass = 0b0101;
 778
 779     let Inst{27-24} = 0b1100;
 780     let Inst{21} = PredNot;
 781     let Inst{12} = !if(isPredNew, isTaken, zero);
 782     let Inst{11} = isPredNew;
 783     let Inst{9-8} = src;
 784     let Inst{23-22} = dst{16-15};
 785     let Inst{20-16} = dst{14-10};
 786     let Inst{13} = dst{9};
 787     let Inst{7-1} = dst{8-2};
 788   }
 789
 790 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
 791 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
 792             : JRInst<(outs ), InsDag,
 793             "jumpr $dst" ,
 794             []> {
 795     bits<5> dst;
 796
 797     let IClass = 0b0101;
 798     let Inst{27-21} = 0b0010100;
 799     let Inst{20-16} = dst;
 800 }
 801
 802 let Defs = [PC], isPredicated = 1, InputType = "reg" in
 803 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTaken>:
 804             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
 805             !if(PredNot, "if (!$src", "if ($src")#
 806             !if(isPredNew, ".new) ", ") ")#"jumpr"#
 807             !if(isPredNew, !if(isTaken, ":t ", ":nt "), " ")#"$dst"> {
 808
 809     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
 810     let isPredicatedFalse = PredNot;
 811     let isPredicatedNew = isPredNew;
 812     bits<2> src;
 813     bits<5> dst;
 814
 815     let IClass = 0b0101;
 816
 817     let Inst{27-22} = 0b001101;
 818     let Inst{21} = PredNot;
 819     let Inst{20-16} = dst;
 820     let Inst{12} = !if(isPredNew, isTaken, zero);
 821     let Inst{11} = isPredNew;
 822     let Inst{9-8} = src;
 823     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
 824     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
 825 }
 826
 827 multiclass JMP_Pred<bit PredNot> {
 828   def _#NAME : T_JMP_c<PredNot, 0, 0>;
 829   // Predicate new
 830   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
 831   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
 832 }
 833
 834 multiclass JMP_base<string BaseOp> {
 835   let BaseOpcode = BaseOp in {
 836     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
 837     defm t : JMP_Pred<0>;
 838     defm f : JMP_Pred<1>;
 839   }
 840 }
 841
 842 multiclass JMPR_Pred<bit PredNot> {
 843   def NAME: T_JMPr_c<PredNot, 0, 0>;
 844   // Predicate new
 845   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
 846   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
 847 }
 848
 849 multiclass JMPR_base<string BaseOp> {
 850   let BaseOpcode = BaseOp in {
 851     def NAME : T_JMPr;
 852     defm _t : JMPR_Pred<0>;
 853     defm _f : JMPR_Pred<1>;
 854   }
 855 }
 856
 857 let isTerminator = 1, neverHasSideEffects = 1 in {
 858 let isBranch = 1 in
 859 defm JMP : JMP_base<"JMP">, PredNewRel;
 860
 861 let isBranch = 1, isIndirectBranch = 1 in
 862 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
 863
 864 let isReturn = 1, isCodeGenOnly = 1 in
 865 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
 866 }
 867
 868 def : Pat<(retflag),
 869           (JMPret (i32 R31))>;
 870
 871 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
 872       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
 873
 874 // A return through builtin_eh_return.
 875 let isReturn = 1, isTerminator = 1, isBarrier = 1, neverHasSideEffects = 1,
 876 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
 877 def EH_RETURN_JMPR : T_JMPr;
 878
 879 def : Pat<(eh_return),
 880           (EH_RETURN_JMPR (i32 R31))>;
 881
 882 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
 883           (JMPR (i32 IntRegs:$dst))>;
 884
 885 def : Pat<(brind (i32 IntRegs:$dst)),
 886           (JMPR (i32 IntRegs:$dst))>;
 887
 888 //===----------------------------------------------------------------------===//
 889 // JR -
 890 //===----------------------------------------------------------------------===//
 891
 892 //===----------------------------------------------------------------------===//
 893 // LD +
 894 //===----------------------------------------------------------------------===//
 895 ///
 896 // Load -- MEMri operand
 897 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
 898                           bit isNot, bit isPredNew> {
 899   let isPredicatedNew = isPredNew in
 900   def NAME : LDInst2<(outs RC:$dst),
 901                        (ins PredRegs:$src1, MEMri:$addr),
 902             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 903             ") ")#"$dst = "#mnemonic#"($addr)",
 904             []>;
 905 }
 906
 907 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 908   let isPredicatedFalse = PredNot in {
 909     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
 910     // Predicate new
 911     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
 912   }
 913 }
 914
 915 let isExtendable = 1, neverHasSideEffects = 1 in
 916 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
 917                     bits<5> ImmBits, bits<5> PredImmBits> {
 918
 919   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 920     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
 921         isPredicable = 1 in
 922       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
 923                    "$dst = "#mnemonic#"($addr)",
 924                    []>;
 925
 926     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
 927         isPredicated = 1 in {
 928       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
 929       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
 930     }
 931   }
 932 }
 933
 934 let addrMode = BaseImmOffset, isMEMri = "true" in {
 935   let accessSize = ByteAccess in {
 936     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
 937     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
 938  }
 939
 940   let accessSize = HalfWordAccess in {
 941     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
 942     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
 943  }
 944
 945   let accessSize = WordAccess in
 946     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
 947
 948   let accessSize = DoubleWordAccess in
 949     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
 950 }
 951
 952 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
 953             (LDrib ADDRriS11_0:$addr) >;
 954
 955 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
 956             (LDriub ADDRriS11_0:$addr) >;
 957
 958 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
 959             (LDrih ADDRriS11_1:$addr) >;
 960
 961 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
 962             (LDriuh ADDRriS11_1:$addr) >;
 963
 964 def : Pat < (i32 (load ADDRriS11_2:$addr)),
 965             (LDriw ADDRriS11_2:$addr) >;
 966
 967 def : Pat < (i64 (load ADDRriS11_3:$addr)),
 968             (LDrid ADDRriS11_3:$addr) >;
 969
 970
 971 // Load - Base with Immediate offset addressing mode
 972 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
 973                         bit isNot, bit isPredNew> {
 974   let isPredicatedNew = isPredNew in
 975   def NAME : LDInst2<(outs RC:$dst),
 976                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
 977             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 978             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
 979             []>;
 980 }
 981
 982 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
 983                         bit PredNot> {
 984   let isPredicatedFalse = PredNot in {
 985     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
 986     // Predicate new
 987     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
 988   }
 989 }
 990
 991 let isExtendable = 1, neverHasSideEffects = 1 in
 992 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
 993                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
 994                    bits<5> PredImmBits> {
 995
 996   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
 997     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
 998         isPredicable = 1, AddedComplexity = 20 in
 999       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1000                    "$dst = "#mnemonic#"($src1+#$offset)",
1001                    []>;
1002
1003     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1004         isPredicated = 1 in {
1005       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1006       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1007     }
1008   }
1009 }
1010
1011 let addrMode = BaseImmOffset in {
1012   let accessSize = ByteAccess in {
1013     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1014                                   11, 6>, AddrModeRel;
1015     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1016                                    11, 6>, AddrModeRel;
1017   }
1018   let accessSize = HalfWordAccess in {
1019     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1020                                  12, 7>, AddrModeRel;
1021     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1022                                   12, 7>, AddrModeRel;
1023   }
1024   let accessSize = WordAccess in
1025     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1026                                  13, 8>, AddrModeRel;
1027
1028   let accessSize = DoubleWordAccess in
1029     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1030                                  14, 9>, AddrModeRel;
1031 }
1032
1033 let AddedComplexity = 20 in {
1034 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1035             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1036
1037 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1038             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1039
1040 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1041             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1042
1043 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1044             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1045
1046 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1047             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1048
1049 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1050             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1051 }
1052
1053 //===----------------------------------------------------------------------===//
1054 // Post increment load
1055 //===----------------------------------------------------------------------===//
1056
1057 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1058                             bit isNot, bit isPredNew> {
1059   let isPredicatedNew = isPredNew in
1060   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1061                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1062             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1063             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1064             [],
1065             "$src2 = $dst2">;
1066 }
1067
1068 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1069                            Operand ImmOp, bit PredNot> {
1070   let isPredicatedFalse = PredNot in {
1071     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1072     // Predicate new
1073     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1074     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1075   }
1076 }
1077
1078 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1079                       Operand ImmOp> {
1080
1081   let BaseOpcode = "POST_"#BaseOp in {
1082     let isPredicable = 1 in
1083     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1084                          (ins IntRegs:$src1, ImmOp:$offset),
1085                  "$dst = "#mnemonic#"($src1++#$offset)",
1086                  [],
1087                  "$src1 = $dst2">;
1088
1089     let isPredicated = 1 in {
1090       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1091       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1092     }
1093   }
1094 }
1095
1096 let hasCtrlDep = 1, neverHasSideEffects = 1, addrMode = PostInc in {
1097   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1098                     PredNewRel;
1099   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1100                     PredNewRel;
1101   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1102                     PredNewRel;
1103   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1104                     PredNewRel;
1105   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1106                     PredNewRel;
1107   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1108                     PredNewRel;
1109 }
1110
1111 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1112            (i32 (LDrib ADDRriS11_0:$addr)) >;
1113
1114 // Load byte any-extend.
1115 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1116             (i32 (LDrib ADDRriS11_0:$addr)) >;
1117
1118 // Indexed load byte any-extend.
1119 let AddedComplexity = 20 in
1120 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1121             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1122
1123 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1124             (i32 (LDrih ADDRriS11_1:$addr))>;
1125
1126 let AddedComplexity = 20 in
1127 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1128             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1129
1130 let AddedComplexity = 10 in
1131 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1132             (i32 (LDriub ADDRriS11_0:$addr))>;
1133
1134 let AddedComplexity = 20 in
1135 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1136             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1137
1138 // Load predicate.
1139 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1140 isPseudo = 1, Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1141 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1142             (ins MEMri:$addr),
1143             "Error; should not emit",
1144             []>;
1145
1146 // Deallocate stack frame.
1147 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1148   def DEALLOCFRAME : LDInst2<(outs), (ins),
1149                      "deallocframe",
1150                      []>;
1151 }
1152
1153 // Load and unpack bytes to halfwords.
1154 //===----------------------------------------------------------------------===//
1155 // LD -
1156 //===----------------------------------------------------------------------===//
1157
1158 //===----------------------------------------------------------------------===//
1159 // MTYPE/ALU +
1160 //===----------------------------------------------------------------------===//
1161 //===----------------------------------------------------------------------===//
1162 // MTYPE/ALU -
1163 //===----------------------------------------------------------------------===//
1164
1165 //===----------------------------------------------------------------------===//
1166 // MTYPE/COMPLEX +
1167 //===----------------------------------------------------------------------===//
1168 //===----------------------------------------------------------------------===//
1169 // MTYPE/COMPLEX -
1170 //===----------------------------------------------------------------------===//
1171
1172 //===----------------------------------------------------------------------===//
1173 // MTYPE/MPYH +
1174 //===----------------------------------------------------------------------===//
1175 // Multiply and use lower result.
1176 // Rd=+mpyi(Rs,#u8)
1177 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1178 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1179               "$dst =+ mpyi($src1, #$src2)",
1180               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1181                                              u8ExtPred:$src2))]>;
1182
1183 // Rd=-mpyi(Rs,#u8)
1184 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1185               "$dst =- mpyi($src1, #$src2)",
1186               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1187                                                    u8ImmPred:$src2)))]>;
1188
1189 // Rd=mpyi(Rs,#m9)
1190 // s9 is NOT the same as m9 - but it works.. so far.
1191 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1192 // depending on the value of m9. See Arch Spec.
1193 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1194 CextOpcode = "MPYI", InputType = "imm" in
1195 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1196               "$dst = mpyi($src1, #$src2)",
1197               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1198                                              s9ExtPred:$src2))]>, ImmRegRel;
1199
1200 // Rd=mpyi(Rs,Rt)
1201 let CextOpcode = "MPYI", InputType = "reg" in
1202 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1203            "$dst = mpyi($src1, $src2)",
1204            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1205                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1206
1207 // Rx+=mpyi(Rs,#u8)
1208 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1209 CextOpcode = "MPYI_acc", InputType = "imm" in
1210 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1211             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1212             "$dst += mpyi($src2, #$src3)",
1213             [(set (i32 IntRegs:$dst),
1214                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1215                        (i32 IntRegs:$src1)))],
1216             "$src1 = $dst">, ImmRegRel;
1217
1218 // Rx+=mpyi(Rs,Rt)
1219 let CextOpcode = "MPYI_acc", InputType = "reg" in
1220 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1221             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1222             "$dst += mpyi($src2, $src3)",
1223             [(set (i32 IntRegs:$dst),
1224                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1225                        (i32 IntRegs:$src1)))],
1226             "$src1 = $dst">, ImmRegRel;
1227
1228 // Rx-=mpyi(Rs,#u8)
1229 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1230 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1231             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1232             "$dst -= mpyi($src2, #$src3)",
1233             [(set (i32 IntRegs:$dst),
1234                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1235                                                  u8ExtPred:$src3)))],
1236             "$src1 = $dst">;
1237
1238 // Multiply and use upper result.
1239 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1240 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1241 // Rd=mpy(Rs,Rt)
1242 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1243           "$dst = mpy($src1, $src2)",
1244           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1245                                            (i32 IntRegs:$src2)))]>;
1246
1247 // Rd=mpy(Rs,Rt):rnd
1248 // Rd=mpyu(Rs,Rt)
1249 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1250            "$dst = mpyu($src1, $src2)",
1251            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1252                                             (i32 IntRegs:$src2)))]>;
1253
1254 // Multiply and use full result.
1255 // Rdd=mpyu(Rs,Rt)
1256 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1257              "$dst = mpyu($src1, $src2)",
1258              [(set (i64 DoubleRegs:$dst),
1259                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1260                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1261
1262 // Rdd=mpy(Rs,Rt)
1263 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1264              "$dst = mpy($src1, $src2)",
1265              [(set (i64 DoubleRegs:$dst),
1266                    (mul (i64 (sext (i32 IntRegs:$src1))),
1267                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1268
1269 // Multiply and accumulate, use full result.
1270 // Rxx[+-]=mpy(Rs,Rt)
1271 // Rxx+=mpy(Rs,Rt)
1272 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1273             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1274             "$dst += mpy($src2, $src3)",
1275             [(set (i64 DoubleRegs:$dst),
1276             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1277                       (i64 (sext (i32 IntRegs:$src3)))),
1278                  (i64 DoubleRegs:$src1)))],
1279             "$src1 = $dst">;
1280
1281 // Rxx-=mpy(Rs,Rt)
1282 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1283             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1284             "$dst -= mpy($src2, $src3)",
1285             [(set (i64 DoubleRegs:$dst),
1286                   (sub (i64 DoubleRegs:$src1),
1287                        (mul (i64 (sext (i32 IntRegs:$src2))),
1288                             (i64 (sext (i32 IntRegs:$src3))))))],
1289             "$src1 = $dst">;
1290
1291 // Rxx[+-]=mpyu(Rs,Rt)
1292 // Rxx+=mpyu(Rs,Rt)
1293 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1294                             IntRegs:$src2, IntRegs:$src3),
1295              "$dst += mpyu($src2, $src3)",
1296              [(set (i64 DoubleRegs:$dst),
1297                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1298                              (i64 (anyext (i32 IntRegs:$src3)))),
1299                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1300
1301 // Rxx-=mpyu(Rs,Rt)
1302 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1303             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1304             "$dst -= mpyu($src2, $src3)",
1305             [(set (i64 DoubleRegs:$dst),
1306                   (sub (i64 DoubleRegs:$src1),
1307                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1308                             (i64 (anyext (i32 IntRegs:$src3))))))],
1309             "$src1 = $dst">;
1310
1311
1312 let InputType = "reg", CextOpcode = "ADD_acc" in
1313 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1314                             IntRegs:$src2, IntRegs:$src3),
1315              "$dst += add($src2, $src3)",
1316              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1317                                                  (i32 IntRegs:$src3)),
1318                                             (i32 IntRegs:$src1)))],
1319              "$src1 = $dst">, ImmRegRel;
1320
1321 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1322 InputType = "imm", CextOpcode = "ADD_acc" in
1323 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1324                             IntRegs:$src2, s8Ext:$src3),
1325              "$dst += add($src2, #$src3)",
1326              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1327                                                  s8_16ExtPred:$src3),
1328                                             (i32 IntRegs:$src1)))],
1329              "$src1 = $dst">, ImmRegRel;
1330
1331 let CextOpcode = "SUB_acc", InputType = "reg" in
1332 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1333                             IntRegs:$src2, IntRegs:$src3),
1334              "$dst -= add($src2, $src3)",
1335              [(set (i32 IntRegs:$dst),
1336                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1337                                                   (i32 IntRegs:$src3))))],
1338              "$src1 = $dst">, ImmRegRel;
1339
1340 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1341 CextOpcode = "SUB_acc", InputType = "imm" in
1342 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1343                             IntRegs:$src2, s8Ext:$src3),
1344              "$dst -= add($src2, #$src3)",
1345              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1346                                             (add (i32 IntRegs:$src2),
1347                                                  s8_16ExtPred:$src3)))],
1348              "$src1 = $dst">, ImmRegRel;
1349
1350 //===----------------------------------------------------------------------===//
1351 // MTYPE/MPYH -
1352 //===----------------------------------------------------------------------===//
1353
1354 //===----------------------------------------------------------------------===//
1355 // MTYPE/MPYS +
1356 //===----------------------------------------------------------------------===//
1357 //===----------------------------------------------------------------------===//
1358 // MTYPE/MPYS -
1359 //===----------------------------------------------------------------------===//
1360
1361 //===----------------------------------------------------------------------===//
1362 // MTYPE/VB +
1363 //===----------------------------------------------------------------------===//
1364 //===----------------------------------------------------------------------===//
1365 // MTYPE/VB -
1366 //===----------------------------------------------------------------------===//
1367
1368 //===----------------------------------------------------------------------===//
1369 // MTYPE/VH  +
1370 //===----------------------------------------------------------------------===//
1371 //===----------------------------------------------------------------------===//
1372 // MTYPE/VH  -
1373 //===----------------------------------------------------------------------===//
1374
1375 //===----------------------------------------------------------------------===//
1376 // ST +
1377 //===----------------------------------------------------------------------===//
1378 ///
1379 // Store doubleword.
1380
1381 //===----------------------------------------------------------------------===//
1382 // Post increment store
1383 //===----------------------------------------------------------------------===//
1384
1385 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1386                             bit isNot, bit isPredNew> {
1387   let isPredicatedNew = isPredNew in
1388   def NAME : STInst2PI<(outs IntRegs:$dst),
1389             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1390             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1391             ") ")#mnemonic#"($src2++#$offset) = $src3",
1392             [],
1393             "$src2 = $dst">;
1394 }
1395
1396 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1397                            Operand ImmOp, bit PredNot> {
1398   let isPredicatedFalse = PredNot in {
1399     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1400     // Predicate new
1401     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1402     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1403   }
1404 }
1405
1406 let hasCtrlDep = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1407 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1408                       Operand ImmOp> {
1409
1410   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1411     let isPredicable = 1 in
1412     def NAME : STInst2PI<(outs IntRegs:$dst),
1413                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1414                 mnemonic#"($src1++#$offset) = $src2",
1415                 [],
1416                 "$src1 = $dst">;
1417
1418     let isPredicated = 1 in {
1419       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1420       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1421     }
1422   }
1423 }
1424
1425 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1426 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1427 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1428
1429 let isNVStorable = 0 in
1430 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1431
1432 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1433                            s4_3ImmPred:$offset),
1434           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1435
1436 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1437                             s4_3ImmPred:$offset),
1438           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1439
1440 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1441           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1442
1443 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1444                        s4_3ImmPred:$offset),
1445           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1446
1447 //===----------------------------------------------------------------------===//
1448 // multiclass for the store instructions with MEMri operand.
1449 //===----------------------------------------------------------------------===//
1450 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1451                           bit isPredNew> {
1452   let isPredicatedNew = isPredNew in
1453   def NAME : STInst2<(outs),
1454             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1455             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1456             ") ")#mnemonic#"($addr) = $src2",
1457             []>;
1458 }
1459
1460 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1461   let isPredicatedFalse = PredNot in {
1462     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1463
1464     // Predicate new
1465     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1466     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1467   }
1468 }
1469
1470 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1471 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1472                     bits<5> ImmBits, bits<5> PredImmBits> {
1473
1474   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1475     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1476          isPredicable = 1 in
1477     def NAME : STInst2<(outs),
1478             (ins MEMri:$addr, RC:$src),
1479             mnemonic#"($addr) = $src",
1480             []>;
1481
1482     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1483         isPredicated = 1 in {
1484       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1485       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1486     }
1487   }
1488 }
1489
1490 let addrMode = BaseImmOffset, isMEMri = "true" in {
1491   let accessSize = ByteAccess in
1492     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1493
1494   let accessSize = HalfWordAccess in
1495     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1496
1497   let accessSize = WordAccess in
1498     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1499
1500   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1501     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1502 }
1503
1504 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1505           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1506
1507 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1508           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1509
1510 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1511           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1512
1513 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1514           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1515
1516
1517 //===----------------------------------------------------------------------===//
1518 // multiclass for the store instructions with base+immediate offset
1519 // addressing mode
1520 //===----------------------------------------------------------------------===//
1521 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1522                         bit isNot, bit isPredNew> {
1523   let isPredicatedNew = isPredNew in
1524   def NAME : STInst2<(outs),
1525             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1526             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1527             ") ")#mnemonic#"($src2+#$src3) = $src4",
1528             []>;
1529 }
1530
1531 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1532                         bit PredNot> {
1533   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1534     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1535
1536     // Predicate new
1537     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1538     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1539   }
1540 }
1541
1542 let isExtendable = 1, isNVStorable = 1, neverHasSideEffects = 1 in
1543 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1544                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1545                    bits<5> PredImmBits> {
1546
1547   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1548     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1549          isPredicable = 1 in
1550     def NAME : STInst2<(outs),
1551             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1552             mnemonic#"($src1+#$src2) = $src3",
1553             []>;
1554
1555     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1556       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1557       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1558     }
1559   }
1560 }
1561
1562 let addrMode = BaseImmOffset, InputType = "reg" in {
1563   let accessSize = ByteAccess in
1564     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1565                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1566
1567   let accessSize = HalfWordAccess in
1568     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1569                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1570
1571   let accessSize = WordAccess in
1572     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1573                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1574
1575   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1576     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1577                                   u6_3Ext, 14, 9>, AddrModeRel;
1578 }
1579
1580 let AddedComplexity = 10 in {
1581 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1582                                                   s11_0ExtPred:$offset)),
1583           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1584                          (i32 IntRegs:$src1))>;
1585
1586 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1587                                                    s11_1ExtPred:$offset)),
1588           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1589                          (i32 IntRegs:$src1))>;
1590
1591 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1592                                            s11_2ExtPred:$offset)),
1593           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1594                          (i32 IntRegs:$src1))>;
1595
1596 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1597                                               s11_3ExtPred:$offset)),
1598           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1599                          (i64 DoubleRegs:$src1))>;
1600 }
1601
1602 // memh(Rx++#s4:1)=Rt.H
1603
1604 // Store word.
1605 // Store predicate.
1606 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1607 def STriw_pred : STInst2<(outs),
1608             (ins MEMri:$addr, PredRegs:$src1),
1609             "Error; should not emit",
1610             []>;
1611
1612 // Allocate stack frame.
1613 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
1614   def ALLOCFRAME : STInst2<(outs),
1615              (ins i32imm:$amt),
1616              "allocframe(#$amt)",
1617              []>;
1618 }
1619 //===----------------------------------------------------------------------===//
1620 // ST -
1621 //===----------------------------------------------------------------------===//
1622
1623 //===----------------------------------------------------------------------===//
1624 // STYPE/ALU +
1625 //===----------------------------------------------------------------------===//
1626 // Logical NOT.
1627 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1628                "$dst = not($src1)",
1629                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1630
1631
1632 // Sign extend word to doubleword.
1633 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1634            "$dst = sxtw($src1)",
1635            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1636 //===----------------------------------------------------------------------===//
1637 // STYPE/ALU -
1638 //===----------------------------------------------------------------------===//
1639
1640 //===----------------------------------------------------------------------===//
1641 // STYPE/BIT +
1642 //===----------------------------------------------------------------------===//
1643 // clrbit.
1644 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1645             "$dst = clrbit($src1, #$src2)",
1646             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1647                                            (not
1648                                               (shl 1, u5ImmPred:$src2))))]>;
1649
1650 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1651             "$dst = clrbit($src1, #$src2)",
1652             []>;
1653
1654 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1655 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1656       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1657
1658 // setbit.
1659 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1660             "$dst = setbit($src1, #$src2)",
1661             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1662                                           (shl 1, u5ImmPred:$src2)))]>;
1663
1664 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1665 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1666             "$dst = setbit($src1, #$src2)",
1667             []>;
1668
1669 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
1670       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
1671
1672 // togglebit.
1673 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1674             "$dst = setbit($src1, #$src2)",
1675             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
1676                                           (shl 1, u5ImmPred:$src2)))]>;
1677
1678 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
1679 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1680             "$dst = togglebit($src1, #$src2)",
1681             []>;
1682
1683 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
1684       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
1685
1686 // Predicate transfer.
1687 let neverHasSideEffects = 1 in
1688 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
1689                "$dst = $src1  /* Should almost never emit this. */",
1690                []>;
1691
1692 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
1693                "$dst = $src1  /* Should almost never emit this. */",
1694                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
1695 //===----------------------------------------------------------------------===//
1696 // STYPE/PRED -
1697 //===----------------------------------------------------------------------===//
1698
1699 //===----------------------------------------------------------------------===//
1700 // STYPE/SHIFT +
1701 //===----------------------------------------------------------------------===//
1702 // Shift by immediate.
1703 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1704              "$dst = asr($src1, #$src2)",
1705              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1706                                             u5ImmPred:$src2))]>;
1707
1708 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1709               "$dst = asr($src1, #$src2)",
1710               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1711                                                 u6ImmPred:$src2))]>;
1712
1713 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1714           "$dst = asl($src1, #$src2)",
1715           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1716                                          u5ImmPred:$src2))]>;
1717
1718 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1719               "$dst = asl($src1, #$src2)",
1720               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1721                                                 u6ImmPred:$src2))]>;
1722
1723 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1724              "$dst = lsr($src1, #$src2)",
1725              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1726                                             u5ImmPred:$src2))]>;
1727
1728 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
1729               "$dst = lsr($src1, #$src2)",
1730               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1731                                                 u6ImmPred:$src2))]>;
1732
1733 // Shift by immediate and add.
1734 let AddedComplexity = 100 in
1735 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
1736                                              u3Imm:$src3),
1737              "$dst = addasl($src1, $src2, #$src3)",
1738              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
1739                                        (shl (i32 IntRegs:$src2),
1740                                             u3ImmPred:$src3)))]>;
1741
1742 // Shift by register.
1743 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1744              "$dst = asl($src1, $src2)",
1745              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1746                                             (i32 IntRegs:$src2)))]>;
1747
1748 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1749              "$dst = asr($src1, $src2)",
1750              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
1751                                             (i32 IntRegs:$src2)))]>;
1752
1753 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1754              "$dst = lsl($src1, $src2)",
1755              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
1756                                             (i32 IntRegs:$src2)))]>;
1757
1758 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1759              "$dst = lsr($src1, $src2)",
1760              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
1761                                             (i32 IntRegs:$src2)))]>;
1762
1763 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1764            "$dst = asl($src1, $src2)",
1765            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1766                                              (i32 IntRegs:$src2)))]>;
1767
1768 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
1769            "$dst = lsl($src1, $src2)",
1770            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
1771                                              (i32 IntRegs:$src2)))]>;
1772
1773 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1774                                                  IntRegs:$src2),
1775               "$dst = asr($src1, $src2)",
1776               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
1777                                                 (i32 IntRegs:$src2)))]>;
1778
1779 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1780                                                  IntRegs:$src2),
1781               "$dst = lsr($src1, $src2)",
1782               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
1783                                                 (i32 IntRegs:$src2)))]>;
1784
1785 //===----------------------------------------------------------------------===//
1786 // STYPE/SHIFT -
1787 //===----------------------------------------------------------------------===//
1788
1789 //===----------------------------------------------------------------------===//
1790 // STYPE/VH +
1791 //===----------------------------------------------------------------------===//
1792 //===----------------------------------------------------------------------===//
1793 // STYPE/VH -
1794 //===----------------------------------------------------------------------===//
1795
1796 //===----------------------------------------------------------------------===//
1797 // STYPE/VW +
1798 //===----------------------------------------------------------------------===//
1799 //===----------------------------------------------------------------------===//
1800 // STYPE/VW -
1801 //===----------------------------------------------------------------------===//
1802
1803 //===----------------------------------------------------------------------===//
1804 // SYSTEM/SUPER +
1805 //===----------------------------------------------------------------------===//
1806
1807 //===----------------------------------------------------------------------===//
1808 // SYSTEM/USER +
1809 //===----------------------------------------------------------------------===//
1810 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
1811 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
1812                            [SDNPHasChain]>;
1813
1814 let hasSideEffects = 1, isSolo = 1 in
1815 def BARRIER : SYSInst<(outs), (ins),
1816                      "barrier",
1817                      [(HexagonBARRIER)]>;
1818
1819 //===----------------------------------------------------------------------===//
1820 // SYSTEM/SUPER -
1821 //===----------------------------------------------------------------------===//
1822
1823 // TFRI64 - assembly mapped.
1824 let isReMaterializable = 1 in
1825 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
1826              "$dst = #$src1",
1827              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
1828
1829 // Pseudo instruction to encode a set of conditional transfers.
1830 // This instruction is used instead of a mux and trades-off codesize
1831 // for performance. We conduct this transformation optimistically in
1832 // the hope that these instructions get promoted to dot-new transfers.
1833 let AddedComplexity = 100, isPredicated = 1 in
1834 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
1835                                                         IntRegs:$src2,
1836                                                         IntRegs:$src3),
1837                      "Error; should not emit",
1838                      [(set (i32 IntRegs:$dst),
1839                            (i32 (select (i1 PredRegs:$src1),
1840                                         (i32 IntRegs:$src2),
1841                                         (i32 IntRegs:$src3))))]>;
1842 let AddedComplexity = 100, isPredicated = 1 in
1843 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
1844             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
1845             "Error; should not emit",
1846             [(set (i32 IntRegs:$dst),
1847              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
1848                           s12ImmPred:$src3)))]>;
1849
1850 let AddedComplexity = 100, isPredicated = 1 in
1851 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
1852             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
1853             "Error; should not emit",
1854             [(set (i32 IntRegs:$dst),
1855              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1856                           (i32 IntRegs:$src3))))]>;
1857
1858 let AddedComplexity = 100, isPredicated = 1 in
1859 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
1860                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
1861                      "Error; should not emit",
1862                      [(set (i32 IntRegs:$dst),
1863                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
1864                                         s12ImmPred:$src3)))]>;
1865
1866 // Generate frameindex addresses.
1867 let isReMaterializable = 1 in
1868 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
1869              "$dst = add($src1)",
1870              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
1871
1872 //
1873 // CR - Type.
1874 //
1875 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
1876 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
1877                       "loop0($offset, #$src2)",
1878                       []>;
1879 }
1880
1881 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
1882 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
1883                       "loop0($offset, $src2)",
1884                       []>;
1885 }
1886
1887 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
1888     Defs = [PC, LC0], Uses = [SA0, LC0] in {
1889 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
1890                        ":endloop0",
1891                        []>;
1892 }
1893
1894 // Support for generating global address.
1895 // Taken from X86InstrInfo.td.
1896 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
1897                                             SDTCisVT<0, i32>,
1898                                             SDTCisVT<1, i32>,
1899                                             SDTCisPtrTy<0>]>;
1900 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
1901 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
1902
1903 // HI/LO Instructions
1904 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1905 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
1906                   "$dst.l = #LO($global)",
1907                   []>;
1908
1909 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1910 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
1911                   "$dst.h = #HI($global)",
1912                   []>;
1913
1914 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1915 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
1916                   "$dst.l = #LO($imm_value)",
1917                   []>;
1918
1919
1920 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1921 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
1922                   "$dst.h = #HI($imm_value)",
1923                   []>;
1924
1925 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1926 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
1927                   "$dst.l = #LO($jt)",
1928                   []>;
1929
1930 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1931 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
1932                   "$dst.h = #HI($jt)",
1933                   []>;
1934
1935
1936 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
1937 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
1938                   "$dst.l = #LO($label)",
1939                   []>;
1940
1941 let isReMaterializable = 1, isMoveImm = 1 , neverHasSideEffects = 1 in
1942 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
1943                   "$dst.h = #HI($label)",
1944                   []>;
1945
1946 // This pattern is incorrect. When we add small data, we should change
1947 // this pattern to use memw(#foo).
1948 // This is for sdata.
1949 let isMoveImm = 1 in
1950 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
1951               "$dst = CONST32(#$global)",
1952               [(set (i32 IntRegs:$dst),
1953                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
1954
1955 // This is for non-sdata.
1956 let isReMaterializable = 1, isMoveImm = 1 in
1957 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
1958                   "$dst = CONST32(#$global)",
1959                   [(set (i32 IntRegs:$dst),
1960                         (HexagonCONST32 tglobaladdr:$global))]>;
1961
1962 let isReMaterializable = 1, isMoveImm = 1 in
1963 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
1964                      "$dst = CONST32(#$jt)",
1965                      [(set (i32 IntRegs:$dst),
1966                            (HexagonCONST32 tjumptable:$jt))]>;
1967
1968 let isReMaterializable = 1, isMoveImm = 1 in
1969 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
1970                     "$dst = CONST32(#$global)",
1971                     [(set (i32 IntRegs:$dst),
1972                           (HexagonCONST32_GP tglobaladdr:$global))]>;
1973
1974 let isReMaterializable = 1, isMoveImm = 1 in
1975 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
1976                        "$dst = CONST32(#$global)",
1977                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
1978
1979 // Map BlockAddress lowering to CONST32_Int_Real
1980 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
1981           (CONST32_Int_Real tblockaddress:$addr)>;
1982
1983 let isReMaterializable = 1, isMoveImm = 1 in
1984 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
1985                     "$dst = CONST32($label)",
1986                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
1987
1988 let isReMaterializable = 1, isMoveImm = 1 in
1989 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
1990                        "$dst = CONST64(#$global)",
1991                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
1992
1993 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
1994                   "$dst = xor($dst, $dst)",
1995                   [(set (i1 PredRegs:$dst), 0)]>;
1996
1997 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1998        "$dst = mpy($src1, $src2)",
1999        [(set (i32 IntRegs:$dst),
2000              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2001                                         (i64 (sext (i32 IntRegs:$src2))))),
2002                               (i32 32)))))]>;
2003
2004 // Pseudo instructions.
2005 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2006
2007 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2008                                         SDTCisVT<1, i32> ]>;
2009
2010 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2011                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2012
2013 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2014                     [SDNPHasChain, SDNPOutGlue]>;
2015
2016 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2017
2018 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2019            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2020
2021 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2022 // Optional Flag and Variable Arguments.
2023 // Its 1 Operand has pointer type.
2024 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2025                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2026
2027 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2028  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2029                         "Should never be emitted",
2030                         [(callseq_start timm:$amt)]>;
2031 }
2032
2033 let Defs = [R29, R30, R31], Uses = [R29] in {
2034  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2035                       "Should never be emitted",
2036                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2037 }
2038 // Call subroutine.
2039 let isCall = 1, neverHasSideEffects = 1,
2040   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2041           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2042   def CALL : JInst<(outs), (ins calltarget:$dst),
2043              "call $dst", []>;
2044 }
2045
2046 // Call subroutine from register.
2047 let isCall = 1, neverHasSideEffects = 1,
2048   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2049           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2050   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2051               "callr $dst",
2052               []>;
2053  }
2054
2055
2056 // Indirect tail-call.
2057 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2058 def TCRETURNR : T_JMPr;
2059
2060 // Direct tail-calls.
2061 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2062 isTerminator = 1, isCodeGenOnly = 1 in {
2063   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2064   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2065 }
2066
2067 // Map call instruction.
2068 def : Pat<(call (i32 IntRegs:$dst)),
2069       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2070 def : Pat<(call tglobaladdr:$dst),
2071       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2072 def : Pat<(call texternalsym:$dst),
2073       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2074 //Tail calls.
2075 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2076       (TCRETURNtg tglobaladdr:$dst)>;
2077 def : Pat<(HexagonTCRet texternalsym:$dst),
2078       (TCRETURNtext texternalsym:$dst)>;
2079 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2080       (TCRETURNR (i32 IntRegs:$dst))>;
2081
2082 // Atomic load and store support
2083 // 8 bit atomic load
2084 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2085           (i32 (LDriub ADDRriS11_0:$src1))>;
2086
2087 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2088           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2089
2090 // 16 bit atomic load
2091 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2092           (i32 (LDriuh ADDRriS11_1:$src1))>;
2093
2094 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2095           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2096
2097 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2098           (i32 (LDriw ADDRriS11_2:$src1))>;
2099
2100 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2101           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2102
2103 // 64 bit atomic load
2104 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2105           (i64 (LDrid ADDRriS11_3:$src1))>;
2106
2107 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2108           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2109
2110
2111 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2112           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2113
2114 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2115                           (i32 IntRegs:$src1)),
2116           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2117                          (i32 IntRegs:$src1))>;
2118
2119
2120 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2121           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2122
2123 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2124                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2125           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2126                          (i32 IntRegs:$src1))>;
2127
2128 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2129           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2130
2131 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2132                            (i32 IntRegs:$src1)),
2133           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2134                          (i32 IntRegs:$src1))>;
2135
2136
2137
2138
2139 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2140           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2141
2142 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2143                            (i64 DoubleRegs:$src1)),
2144           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2145                          (i64 DoubleRegs:$src1))>;
2146
2147 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2148 def : Pat <(and (i32 IntRegs:$src1), 65535),
2149       (ZXTH (i32 IntRegs:$src1))>;
2150
2151 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2152 def : Pat <(and (i32 IntRegs:$src1), 255),
2153       (ZXTB (i32 IntRegs:$src1))>;
2154
2155 // Map Add(p1, true) to p1 = not(p1).
2156 //     Add(p1, false) should never be produced,
2157 //     if it does, it got to be mapped to NOOP.
2158 def : Pat <(add (i1 PredRegs:$src1), -1),
2159       (NOT_p (i1 PredRegs:$src1))>;
2160
2161 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2162 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2163 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2164 def : Pat <(select (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2165                    (i32 IntRegs:$src3),
2166                    (i32 IntRegs:$src4)),
2167       (i32 (TFR_condset_rr (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)),
2168                            (i32 IntRegs:$src4), (i32 IntRegs:$src3)))>,
2169       Requires<[HasV2TOnly]>;
2170
2171 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2172 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2173       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2174                            s8ImmPred:$src2))>;
2175
2176 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2177 // => r0 = TFR_condset_ri(p0, r1, #i)
2178 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2179                    (i32 IntRegs:$src3)),
2180       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2181                            s12ImmPred:$src2))>;
2182
2183 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2184 // => r0 = TFR_condset_ir(p0, #i, r1)
2185 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2186       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2187                            (i32 IntRegs:$src2)))>;
2188
2189 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2190 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2191       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2192
2193 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2194 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2195       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2196
2197
2198 let AddedComplexity = 100 in
2199 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2200       (i64 (COMBINE_rr (TFRI 0),
2201                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2202       Requires<[NoV4T]>;
2203
2204 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2205 let AddedComplexity = 10 in
2206 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2207       (i32 (AND_rr (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2208
2209 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2210 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2211       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2212
2213 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2214 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2215       (i64 (SXTW (i32 (SXTH (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2216                                                  subreg_loreg))))))>;
2217
2218 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2219 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2220       (i64 (SXTW (i32 (SXTB (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2221                                                  subreg_loreg))))))>;
2222
2223 // We want to prevent emitting pnot's as much as possible.
2224 // Map brcond with an unsupported setcc to a JMP_f.
2225 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2226                         bb:$offset),
2227       (JMP_f (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2228                 bb:$offset)>;
2229
2230 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2231                         bb:$offset),
2232       (JMP_f (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2233
2234 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2235       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2236
2237 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2238       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2239
2240 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2241 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2242                         bb:$offset),
2243       (JMP_f (CMPGTri (i32 IntRegs:$src1),
2244                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2245
2246 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2247 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2248                         bb:$offset),
2249       (JMP_t (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2250
2251 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2252                    bb:$offset),
2253       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2254                    bb:$offset)>;
2255
2256 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2257                         bb:$offset),
2258       (JMP_f (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2259                 bb:$offset)>;
2260
2261 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2262                    bb:$offset),
2263       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2264                 bb:$offset)>;
2265
2266 // Map from a 64-bit select to an emulated 64-bit mux.
2267 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2268 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2269                    (i64 DoubleRegs:$src3)),
2270       (i64 (COMBINE_rr (i32 (MUX_rr (i1 PredRegs:$src1),
2271                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2272                                                          subreg_hireg)),
2273                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2274                                                          subreg_hireg)))),
2275                        (i32 (MUX_rr (i1 PredRegs:$src1),
2276                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2277                                                          subreg_loreg)),
2278                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2279                                                          subreg_loreg))))))>;
2280
2281 // Map from a 1-bit select to logical ops.
2282 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2283 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2284                    (i1 PredRegs:$src3)),
2285       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2286              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2287
2288 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2289 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2290       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2291
2292 // Map for truncating from 64 immediates to 32 bit immediates.
2293 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2294       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2295
2296 // Map for truncating from i64 immediates to i1 bit immediates.
2297 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2298        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2299                                           subreg_loreg))))>;
2300
2301 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2302 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2303       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2304                                                      subreg_loreg)))>;
2305
2306 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2307 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2308       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2309                                                      subreg_loreg)))>;
2310 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2311 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2312       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2313                                                      subreg_loreg)))>;
2314
2315 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2316 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2317       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2318                                                      subreg_loreg)))>;
2319
2320 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2321 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2322       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2323
2324
2325 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2326 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2327       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2328
2329 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2330 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2331       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2332
2333 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2334 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2335 // Better way to do this?
2336 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2337       (i64 (SXTW (i32 IntRegs:$src1)))>;
2338
2339 // Map cmple -> cmpgt.
2340 // rs <= rt -> !(rs > rt).
2341 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2342       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2343
2344 // rs <= rt -> !(rs > rt).
2345 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2346       (i1 (NOT_p (CMPGTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2347
2348 // Rss <= Rtt -> !(Rss > Rtt).
2349 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2350       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2351
2352 // Map cmpne -> cmpeq.
2353 // Hexagon_TODO: We should improve on this.
2354 // rs != rt -> !(rs == rt).
2355 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2356       (i1 (NOT_p(i1 (CMPEQri (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2357
2358 // Map cmpne(Rs) -> !cmpeqe(Rs).
2359 // rs != rt -> !(rs == rt).
2360 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2361       (i1 (NOT_p (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2362
2363 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2364 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2365       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2366
2367 // Map cmpne(Rss) -> !cmpew(Rss).
2368 // rs != rt -> !(rs == rt).
2369 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2370       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2371                                      (i64 DoubleRegs:$src2)))))>;
2372
2373 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2374 // rs >= rt -> !(rt > rs).
2375 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2376       (i1 (NOT_p (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2377
2378 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2379 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2380       (i1 (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2381
2382 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2383 // rss >= rtt -> !(rtt > rss).
2384 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2385       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2386                                 (i64 DoubleRegs:$src1)))))>;
2387
2388 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2389 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2390 // rs < rt -> !(rs >= rt).
2391 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2392       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2393
2394 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2395 // rs < rt -> rt > rs.
2396 // We can let assembler map it, or we can do in the compiler itself.
2397 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2398       (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2399
2400 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2401 // rss < rtt -> (rtt > rss).
2402 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2403       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2404
2405 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2406 // rs < rt -> rt > rs.
2407 // We can let assembler map it, or we can do in the compiler itself.
2408 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2409       (i1 (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2410
2411 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2412 // rs < rt -> rt > rs.
2413 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2414       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2415
2416 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2417 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2418       (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2419
2420 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2421 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2422       (i1 (CMPGTUri (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2423
2424 // Generate cmpgtu(Rs, #u9)
2425 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2426       (i1 (CMPGTUri (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2427
2428 // Map from Rs >= Rt -> !(Rt > Rs).
2429 // rs >= rt -> !(rt > rs).
2430 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2431       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2432
2433 // Map from Rs >= Rt -> !(Rt > Rs).
2434 // rs >= rt -> !(rt > rs).
2435 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2436       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2437
2438 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2439 // Map from (Rs <= Rt) -> !(Rs > Rt).
2440 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2441       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2442
2443 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2444 // Map from (Rs <= Rt) -> !(Rs > Rt).
2445 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2446       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2447
2448 // Sign extends.
2449 // i1 -> i32
2450 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2451       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2452
2453 // i1 -> i64
2454 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2455       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2456
2457 // Convert sign-extended load back to load and sign extend.
2458 // i8 -> i64
2459 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2460       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2461
2462 // Convert any-extended load back to load and sign extend.
2463 // i8 -> i64
2464 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2465       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2466
2467 // Convert sign-extended load back to load and sign extend.
2468 // i16 -> i64
2469 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2470       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2471
2472 // Convert sign-extended load back to load and sign extend.
2473 // i32 -> i64
2474 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2475       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2476
2477
2478 // Zero extends.
2479 // i1 -> i32
2480 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2481       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2482
2483 // i1 -> i64
2484 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2485       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2486       Requires<[NoV4T]>;
2487
2488 // i32 -> i64
2489 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2490       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2491       Requires<[NoV4T]>;
2492
2493 // i8 -> i64
2494 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2495       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2496       Requires<[NoV4T]>;
2497
2498 let AddedComplexity = 20 in
2499 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2500                                 s11_0ExtPred:$offset))),
2501       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2502                                   s11_0ExtPred:$offset)))>,
2503       Requires<[NoV4T]>;
2504
2505 // i1 -> i64
2506 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2507       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2508       Requires<[NoV4T]>;
2509
2510 let AddedComplexity = 20 in
2511 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2512                                 s11_0ExtPred:$offset))),
2513       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2514                                   s11_0ExtPred:$offset)))>,
2515       Requires<[NoV4T]>;
2516
2517 // i16 -> i64
2518 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2519       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2520       Requires<[NoV4T]>;
2521
2522 let AddedComplexity = 20 in
2523 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2524                                   s11_1ExtPred:$offset))),
2525       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2526                                   s11_1ExtPred:$offset)))>,
2527       Requires<[NoV4T]>;
2528
2529 // i32 -> i64
2530 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2531       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2532       Requires<[NoV4T]>;
2533
2534 let AddedComplexity = 100 in
2535 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2536       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2537                                   s11_2ExtPred:$offset)))>,
2538       Requires<[NoV4T]>;
2539
2540 let AddedComplexity = 10 in
2541 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2542       (i32 (LDriw ADDRriS11_0:$src1))>;
2543
2544 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2545 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2546       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2547
2548 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2549 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2550       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2551
2552 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2553 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2554       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2555
2556
2557 let AddedComplexity = 100 in
2558 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2559                            (i32 32))),
2560                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2561                                          s11_2ExtPred:$offset2)))))),
2562         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2563                         (LDriw_indexed IntRegs:$src2,
2564                                        s11_2ExtPred:$offset2)))>;
2565
2566 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2567                            (i32 32))),
2568                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2569         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2570                         (LDriw ADDRriS11_2:$srcLow)))>;
2571
2572 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2573                            (i32 32))),
2574                (i64 (zext (i32 IntRegs:$srcLow))))),
2575         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2576                         IntRegs:$srcLow))>;
2577
2578 let AddedComplexity = 100 in
2579 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2580                            (i32 32))),
2581                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2582                                          s11_2ExtPred:$offset2)))))),
2583         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2584                         (LDriw_indexed IntRegs:$src2,
2585                                        s11_2ExtPred:$offset2)))>;
2586
2587 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2588                            (i32 32))),
2589                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2590         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2591                         (LDriw ADDRriS11_2:$srcLow)))>;
2592
2593 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2594                            (i32 32))),
2595                (i64 (zext (i32 IntRegs:$srcLow))))),
2596         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2597                         IntRegs:$srcLow))>;
2598
2599 // Any extended 64-bit load.
2600 // anyext i32 -> i64
2601 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2602       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2603       Requires<[NoV4T]>;
2604
2605 // When there is an offset we should prefer the pattern below over the pattern above.
2606 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2607 // So this complexity below is comfortably higher to allow for choosing the below.
2608 // If this is not done then we generate addresses such as
2609 // ********************************************
2610 //        r1 = add (r0, #4)
2611 //        r1 = memw(r1 + #0)
2612 //  instead of
2613 //        r1 = memw(r0 + #4)
2614 // ********************************************
2615 let AddedComplexity = 100 in
2616 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2617       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2618                                   s11_2ExtPred:$offset)))>,
2619       Requires<[NoV4T]>;
2620
2621 // anyext i16 -> i64.
2622 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2623       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2624       Requires<[NoV4T]>;
2625
2626 let AddedComplexity = 20 in
2627 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2628                                   s11_1ExtPred:$offset))),
2629       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2630                                   s11_1ExtPred:$offset)))>,
2631       Requires<[NoV4T]>;
2632
2633 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2634 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2635       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2636       Requires<[NoV4T]>;
2637
2638 // Multiply 64-bit unsigned and use upper result.
2639 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2640       (i64
2641        (MPYU64_acc
2642         (i64
2643          (COMBINE_rr
2644           (TFRI 0),
2645            (i32
2646             (EXTRACT_SUBREG
2647              (i64
2648               (LSRd_ri
2649                (i64
2650                 (MPYU64_acc
2651                  (i64
2652                   (MPYU64_acc
2653                    (i64
2654                     (COMBINE_rr (TFRI 0),
2655                      (i32
2656                       (EXTRACT_SUBREG
2657                        (i64
2658                         (LSRd_ri
2659                          (i64
2660                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2661                                                        subreg_loreg)),
2662                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2663                                                        subreg_loreg)))), 32)),
2664                        subreg_loreg)))),
2665                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2666                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2667                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2668                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2669                32)), subreg_loreg)))),
2670         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2671         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2672
2673 // Multiply 64-bit signed and use upper result.
2674 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2675       (i64
2676        (MPY64_acc
2677         (i64
2678          (COMBINE_rr (TFRI 0),
2679           (i32
2680            (EXTRACT_SUBREG
2681             (i64
2682              (LSRd_ri
2683               (i64
2684                (MPY64_acc
2685                 (i64
2686                  (MPY64_acc
2687                   (i64
2688                    (COMBINE_rr (TFRI 0),
2689                     (i32
2690                      (EXTRACT_SUBREG
2691                       (i64
2692                        (LSRd_ri
2693                         (i64
2694                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2695                                                       subreg_loreg)),
2696                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2697                                                       subreg_loreg)))), 32)),
2698                       subreg_loreg)))),
2699                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2700                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2701                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2702                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2703               32)), subreg_loreg)))),
2704         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2705         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2706
2707 // Hexagon specific ISD nodes.
2708 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
2709 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
2710                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
2711 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
2712                                   SDTHexagonADJDYNALLOC>;
2713 // Needed to tag these instructions for stack layout.
2714 let usesCustomInserter = 1 in
2715 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
2716                                                      s16Imm:$src2),
2717                   "$dst = add($src1, #$src2)",
2718                   [(set (i32 IntRegs:$dst),
2719                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
2720                                              s16ImmPred:$src2))]>;
2721
2722 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
2723 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
2724 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
2725                 "$dst = $src1",
2726                 [(set (i32 IntRegs:$dst),
2727                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
2728
2729 let AddedComplexity = 100 in
2730 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
2731       (COPY (i32 IntRegs:$src1))>;
2732
2733 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
2734
2735 def : Pat<(HexagonWrapperJT tjumptable:$dst),
2736           (i32 (CONST32_set_jt tjumptable:$dst))>;
2737
2738 // XTYPE/SHIFT
2739
2740 // Multi-class for logical operators :
2741 // Shift by immediate/register and accumulate/logical
2742 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2743   def _ri : SInst_acc<(outs IntRegs:$dst),
2744             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
2745             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2746             [(set (i32 IntRegs:$dst),
2747                   (OpNode2 (i32 IntRegs:$src1),
2748                            (OpNode1 (i32 IntRegs:$src2),
2749                                     u5ImmPred:$src3)))],
2750             "$src1 = $dst">;
2751
2752   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
2753             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
2754             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
2755             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
2756                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
2757             "$src1 = $dst">;
2758 }
2759
2760 // Multi-class for logical operators :
2761 // Shift by register and accumulate/logical (32/64 bits)
2762 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
2763   def _rr : SInst_acc<(outs IntRegs:$dst),
2764             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2765             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2766             [(set (i32 IntRegs:$dst),
2767                   (OpNode2 (i32 IntRegs:$src1),
2768                            (OpNode1 (i32 IntRegs:$src2),
2769                                     (i32 IntRegs:$src3))))],
2770             "$src1 = $dst">;
2771
2772   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
2773             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2774             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
2775             [(set (i64 DoubleRegs:$dst),
2776                   (OpNode2 (i64 DoubleRegs:$src1),
2777                            (OpNode1 (i64 DoubleRegs:$src2),
2778                                     (i32 IntRegs:$src3))))],
2779             "$src1 = $dst">;
2780
2781 }
2782
2783 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
2784 let AddedComplexity = 100 in
2785   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
2786   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
2787   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
2788   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
2789 }
2790
2791 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
2792 let AddedComplexity = 100 in
2793   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
2794   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
2795   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
2796   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
2797 }
2798
2799 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
2800 let AddedComplexity = 100 in
2801   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
2802 }
2803
2804 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
2805            xtype_xor_imm<"asl", shl>;
2806
2807 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
2808            xtype_xor_imm<"lsr", srl>;
2809
2810 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
2811 defm LSL : basic_xtype_reg<"lsl", shl>;
2812
2813 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
2814 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
2815       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
2816
2817 //===----------------------------------------------------------------------===//
2818 // V3 Instructions +
2819 //===----------------------------------------------------------------------===//
2820
2821 include "HexagonInstrInfoV3.td"
2822
2823 //===----------------------------------------------------------------------===//
2824 // V3 Instructions -
2825 //===----------------------------------------------------------------------===//
2826
2827 //===----------------------------------------------------------------------===//
2828 // V4 Instructions +
2829 //===----------------------------------------------------------------------===//
2830
2831 include "HexagonInstrInfoV4.td"
2832
2833 //===----------------------------------------------------------------------===//
2834 // V4 Instructions -
2835 //===----------------------------------------------------------------------===//
2836
2837 //===----------------------------------------------------------------------===//
2838 // V5 Instructions +
2839 //===----------------------------------------------------------------------===//
2840
2841 include "HexagonInstrInfoV5.td"
2842
2843 //===----------------------------------------------------------------------===//
2844 // V5 Instructions -
2845 //===----------------------------------------------------------------------===//