lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 // Pattern fragments to extract the low and high subregisters from a
  29 // 64-bit value.
  30 def LoReg: OutPatFrag<(ops node:$Rs),
  31                       (EXTRACT_SUBREG (i64 $Rs), subreg_loreg)>;
  32 def HiReg: OutPatFrag<(ops node:$Rs),
  33                       (EXTRACT_SUBREG (i64 $Rs), subreg_hireg)>;
  34
  35 // SDNode for converting immediate C to C-1.
  36 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
  37    // Return the byte immediate const-1 as an SDNode.
  38    int32_t imm = N->getSExtValue();
  39    return XformSToSM1Imm(imm);
  40 }]>;
  41
  42 // SDNode for converting immediate C to C-2.
  43 def DEC2_CONST_SIGNED : SDNodeXForm<imm, [{
  44    // Return the byte immediate const-2 as an SDNode.
  45    int32_t imm = N->getSExtValue();
  46    return XformSToSM2Imm(imm);
  47 }]>;
  48
  49 // SDNode for converting immediate C to C-3.
  50 def DEC3_CONST_SIGNED : SDNodeXForm<imm, [{
  51    // Return the byte immediate const-3 as an SDNode.
  52    int32_t imm = N->getSExtValue();
  53    return XformSToSM3Imm(imm);
  54 }]>;
  55
  56 // SDNode for converting immediate C to C-1.
  57 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
  58    // Return the byte immediate const-1 as an SDNode.
  59    uint32_t imm = N->getZExtValue();
  60    return XformUToUM1Imm(imm);
  61 }]>;
  62
  63 //===----------------------------------------------------------------------===//
  64
  65 //===----------------------------------------------------------------------===//
  66 // Compare
  67 //===----------------------------------------------------------------------===//
  68 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  69     opExtendable = 2 in
  70 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  71   : ALU32Inst <(outs PredRegs:$dst),
  72                (ins IntRegs:$src1, ImmOp:$src2),
  73   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  74   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  75     bits<2> dst;
  76     bits<5> src1;
  77     bits<10> src2;
  78     let CextOpcode = mnemonic;
  79     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  80     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  81
  82     let IClass = 0b0111;
  83
  84     let Inst{27-24} = 0b0101;
  85     let Inst{23-22} = MajOp;
  86     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  87     let Inst{20-16} = src1;
  88     let Inst{13-5}  = src2{8-0};
  89     let Inst{4}     = isNot;
  90     let Inst{3-2}   = 0b00;
  91     let Inst{1-0}   = dst;
  92   }
  93
  94 let isCodeGenOnly = 0 in {
  95 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  96 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  97 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  98 }
  99
 100 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
 101   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
 102         (MI IntRegs:$src1, ImmPred:$src2)>;
 103
 104 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
 105 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
 106 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
 107
 108 //===----------------------------------------------------------------------===//
 109 // ALU32/ALU +
 110 //===----------------------------------------------------------------------===//
 111 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
 112   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
 113
 114 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
 115
 116 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
 117 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
 118                   bit IsComm>
 119   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
 120              "$Rd = "#mnemonic#"($Rs, $Rt)",
 121              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 122   let isCommutable = IsComm;
 123   let BaseOpcode = mnemonic#_rr;
 124   let CextOpcode = mnemonic;
 125
 126   bits<5> Rs;
 127   bits<5> Rt;
 128   bits<5> Rd;
 129
 130   let IClass = 0b1111;
 131   let Inst{27} = 0b0;
 132   let Inst{26-24} = MajOp;
 133   let Inst{23-21} = MinOp;
 134   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 135   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 136   let Inst{4-0} = Rd;
 137 }
 138
 139 let hasSideEffects = 0, hasNewValue = 1 in
 140 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 141                        bit OpsRev, bit PredNot, bit PredNew>
 142   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 143              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 144              "$Rd = "#mnemonic#"($Rs, $Rt)",
 145              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 146   let isPredicated = 1;
 147   let isPredicatedFalse = PredNot;
 148   let isPredicatedNew = PredNew;
 149   let BaseOpcode = mnemonic#_rr;
 150   let CextOpcode = mnemonic;
 151
 152   bits<2> Pu;
 153   bits<5> Rs;
 154   bits<5> Rt;
 155   bits<5> Rd;
 156
 157   let IClass = 0b1111;
 158   let Inst{27} = 0b1;
 159   let Inst{26-24} = MajOp;
 160   let Inst{23-21} = MinOp;
 161   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 162   let Inst{13} = PredNew;
 163   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 164   let Inst{7} = PredNot;
 165   let Inst{6-5} = Pu;
 166   let Inst{4-0} = Rd;
 167 }
 168
 169 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 170                       bit OpsRev>
 171   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 172   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 173 }
 174
 175 let isCodeGenOnly = 0 in {
 176 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 177 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 178 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 179 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 180 }
 181
 182 class T_ALU32_3op_sfx<string mnemonic, string suffix, bits<3> MajOp,
 183                       bits<3> MinOp, bit OpsRev, bit IsComm>
 184   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, IsComm> {
 185   let AsmString = "$Rd = "#mnemonic#"($Rs, $Rt)"#suffix;
 186 }
 187
 188 let isCodeGenOnly = 0 in {
 189 def A2_svaddh   : T_ALU32_3op<"vaddh",   0b110, 0b000, 0, 1>;
 190 def A2_svsubh   : T_ALU32_3op<"vsubh",   0b110, 0b100, 1, 0>;
 191 }
 192
 193 let Defs = [USR_OVF], Itinerary = ALU32_3op_tc_2_SLOT0123,
 194     isCodeGenOnly = 0 in {
 195   def A2_svaddhs  : T_ALU32_3op_sfx<"vaddh",  ":sat", 0b110, 0b001, 0, 1>;
 196   def A2_addsat   : T_ALU32_3op_sfx<"add",    ":sat", 0b110, 0b010, 0, 1>;
 197   def A2_svadduhs : T_ALU32_3op_sfx<"vadduh", ":sat", 0b110, 0b011, 0, 1>;
 198   def A2_svsubhs  : T_ALU32_3op_sfx<"vsubh",  ":sat", 0b110, 0b101, 1, 0>;
 199   def A2_subsat   : T_ALU32_3op_sfx<"sub",    ":sat", 0b110, 0b110, 1, 0>;
 200   def A2_svsubuhs : T_ALU32_3op_sfx<"vsubuh", ":sat", 0b110, 0b111, 1, 0>;
 201 }
 202
 203 let Itinerary = ALU32_3op_tc_2_SLOT0123, isCodeGenOnly = 0 in
 204 def A2_svavghs  : T_ALU32_3op_sfx<"vavgh",  ":rnd", 0b111, 0b001, 0, 1>;
 205
 206 let isCodeGenOnly = 0 in {
 207 def A2_svavgh   : T_ALU32_3op<"vavgh",   0b111, 0b000, 0, 1>;
 208 def A2_svnavgh  : T_ALU32_3op<"vnavgh",  0b111, 0b011, 1, 0>;
 209 }
 210
 211 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 212                          bit OpsRev> {
 213   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 214   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 215   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 216   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 217 }
 218
 219 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 220                           bit OpsRev, bit IsComm> {
 221   let isPredicable = 1 in
 222   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 223   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 224 }
 225
 226 let isCodeGenOnly = 0 in {
 227 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 228 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 229 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 230 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 231 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 232 }
 233
 234 // Pats for instruction selection.
 235 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 236   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 237         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 238
 239 def: BinOp32_pat<add, A2_add, i32>;
 240 def: BinOp32_pat<and, A2_and, i32>;
 241 def: BinOp32_pat<or,  A2_or,  i32>;
 242 def: BinOp32_pat<sub, A2_sub, i32>;
 243 def: BinOp32_pat<xor, A2_xor, i32>;
 244
 245 // A few special cases producing register pairs:
 246 let OutOperandList = (outs DoubleRegs:$Rd), hasNewValue = 0,
 247     isCodeGenOnly = 0 in {
 248   def S2_packhl    : T_ALU32_3op  <"packhl",  0b101, 0b100, 0, 0>;
 249
 250   let isPredicable = 1 in
 251     def A2_combinew  : T_ALU32_3op  <"combine", 0b101, 0b000, 0, 0>;
 252
 253   // Conditional combinew uses "newt/f" instead of "t/fnew".
 254   def C2_ccombinewt    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 0>;
 255   def C2_ccombinewf    : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 0>;
 256   def C2_ccombinewnewt : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 0, 1>;
 257   def C2_ccombinewnewf : T_ALU32_3op_pred<"combine", 0b101, 0b000, 0, 1, 1>;
 258 }
 259
 260 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 261 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 262   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 263              "$Pd = "#mnemonic#"($Rs, $Rt)",
 264              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 265   let CextOpcode = mnemonic;
 266   let isCommutable = IsComm;
 267   bits<5> Rs;
 268   bits<5> Rt;
 269   bits<2> Pd;
 270
 271   let IClass = 0b1111;
 272   let Inst{27-24} = 0b0010;
 273   let Inst{22-21} = MinOp;
 274   let Inst{20-16} = Rs;
 275   let Inst{12-8} = Rt;
 276   let Inst{4} = IsNeg;
 277   let Inst{3-2} = 0b00;
 278   let Inst{1-0} = Pd;
 279 }
 280
 281 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 282   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 283   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 284   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 285 }
 286
 287 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 288 // that reverse the order of the operands.
 289 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 290
 291 // Pats for compares. They use PatFrags as operands, not SDNodes,
 292 // since seteq/setgt/etc. are defined as ParFrags.
 293 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 294   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 295         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 296
 297 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 298 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 299 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 300
 301 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 302 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 303
 304 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1,
 305   isCodeGenOnly = 0 in
 306 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 307                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 308       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 309   bits<5> Rd;
 310   bits<2> Pu;
 311   bits<5> Rs;
 312   bits<5> Rt;
 313
 314   let CextOpcode = "mux";
 315   let InputType = "reg";
 316   let hasSideEffects = 0;
 317   let IClass = 0b1111;
 318
 319   let Inst{27-24} = 0b0100;
 320   let Inst{20-16} = Rs;
 321   let Inst{12-8} = Rt;
 322   let Inst{6-5} = Pu;
 323   let Inst{4-0} = Rd;
 324 }
 325
 326 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 327          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 328
 329 // Combines the two immediates into a double register.
 330 // Increase complexity to make it greater than any complexity of a combine
 331 // that involves a register.
 332
 333 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 334     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 335     AddedComplexity = 75, isCodeGenOnly = 0 in
 336 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 337   "$Rdd = combine(#$s8, #$S8)",
 338   [(set (i64 DoubleRegs:$Rdd),
 339         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 340     bits<5> Rdd;
 341     bits<8> s8;
 342     bits<8> S8;
 343
 344     let IClass = 0b0111;
 345     let Inst{27-23} = 0b11000;
 346     let Inst{22-16} = S8{7-1};
 347     let Inst{13}    = S8{0};
 348     let Inst{12-5}  = s8;
 349     let Inst{4-0}   = Rdd;
 350   }
 351
 352 //===----------------------------------------------------------------------===//
 353 // Template class for predicated ADD of a reg and an Immediate value.
 354 //===----------------------------------------------------------------------===//
 355 let hasNewValue = 1, hasSideEffects = 0 in
 356 class T_Addri_Pred <bit PredNot, bit PredNew>
 357   : ALU32_ri <(outs IntRegs:$Rd),
 358               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 359   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 360   ") $Rd = ")#"add($Rs, #$s8)"> {
 361     bits<5> Rd;
 362     bits<2> Pu;
 363     bits<5> Rs;
 364     bits<8> s8;
 365
 366     let isPredicatedNew = PredNew;
 367     let IClass = 0b0111;
 368
 369     let Inst{27-24} = 0b0100;
 370     let Inst{23}    = PredNot;
 371     let Inst{22-21} = Pu;
 372     let Inst{20-16} = Rs;
 373     let Inst{13}    = PredNew;
 374     let Inst{12-5}  = s8;
 375     let Inst{4-0}   = Rd;
 376   }
 377
 378 //===----------------------------------------------------------------------===//
 379 // A2_addi: Add a signed immediate to a register.
 380 //===----------------------------------------------------------------------===//
 381 let hasNewValue = 1, hasSideEffects = 0 in
 382 class T_Addri <Operand immOp, list<dag> pattern = [] >
 383   : ALU32_ri <(outs IntRegs:$Rd),
 384               (ins IntRegs:$Rs, immOp:$s16),
 385   "$Rd = add($Rs, #$s16)", pattern,
 386   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 387   "", ALU32_ADDI_tc_1_SLOT0123> {
 388     bits<5> Rd;
 389     bits<5> Rs;
 390     bits<16> s16;
 391
 392     let IClass = 0b1011;
 393
 394     let Inst{27-21} = s16{15-9};
 395     let Inst{20-16} = Rs;
 396     let Inst{13-5}  = s16{8-0};
 397     let Inst{4-0}   = Rd;
 398   }
 399
 400 //===----------------------------------------------------------------------===//
 401 // Multiclass for ADD of a register and an immediate value.
 402 //===----------------------------------------------------------------------===//
 403 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 404   let isPredicatedFalse = PredNot in {
 405     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 406     // Predicate new
 407     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 408   }
 409 }
 410
 411 let isExtendable = 1, InputType = "imm" in
 412 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 413   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 414     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 415     isPredicable = 1 in
 416     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 417                         [(set (i32 IntRegs:$Rd),
 418                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 419
 420     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 421     hasSideEffects = 0, isPredicated = 1 in {
 422       defm Pt : Addri_Pred<mnemonic, 0>;
 423       defm NotPt : Addri_Pred<mnemonic, 1>;
 424     }
 425   }
 426 }
 427
 428 let isCodeGenOnly = 0 in
 429 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 430
 431 //===----------------------------------------------------------------------===//
 432 // Template class used for the following ALU32 instructions.
 433 // Rd=and(Rs,#s10)
 434 // Rd=or(Rs,#s10)
 435 //===----------------------------------------------------------------------===//
 436 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 437 InputType = "imm", hasNewValue = 1 in
 438 class T_ALU32ri_logical <string mnemonic, SDNode OpNode, bits<2> MinOp>
 439   : ALU32_ri <(outs IntRegs:$Rd),
 440               (ins IntRegs:$Rs, s10Ext:$s10),
 441   "$Rd = "#mnemonic#"($Rs, #$s10)" ,
 442   [(set (i32 IntRegs:$Rd), (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10))]> {
 443     bits<5> Rd;
 444     bits<5> Rs;
 445     bits<10> s10;
 446     let CextOpcode = mnemonic;
 447
 448     let IClass = 0b0111;
 449
 450     let Inst{27-24} = 0b0110;
 451     let Inst{23-22} = MinOp;
 452     let Inst{21}    = s10{9};
 453     let Inst{20-16} = Rs;
 454     let Inst{13-5}  = s10{8-0};
 455     let Inst{4-0}   = Rd;
 456   }
 457
 458 let isCodeGenOnly = 0 in {
 459 def OR_ri  : T_ALU32ri_logical<"or", or, 0b10>, ImmRegRel;
 460 def AND_ri : T_ALU32ri_logical<"and", and, 0b00>, ImmRegRel;
 461 }
 462
 463 // Subtract register from immediate
 464 // Rd32=sub(#s10,Rs32)
 465 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 466 CextOpcode = "sub", InputType = "imm", hasNewValue = 1, isCodeGenOnly = 0 in
 467 def SUB_ri: ALU32_ri <(outs IntRegs:$Rd), (ins s10Ext:$s10, IntRegs:$Rs),
 468   "$Rd = sub(#$s10, $Rs)" ,
 469   [(set IntRegs:$Rd, (sub s10ExtPred:$s10, IntRegs:$Rs))] > ,
 470   ImmRegRel {
 471     bits<5> Rd;
 472     bits<10> s10;
 473     bits<5> Rs;
 474
 475     let IClass = 0b0111;
 476
 477     let Inst{27-22} = 0b011001;
 478     let Inst{21}    = s10{9};
 479     let Inst{20-16} = Rs;
 480     let Inst{13-5}  = s10{8-0};
 481     let Inst{4-0}   = Rd;
 482   }
 483
 484 // Nop.
 485 let hasSideEffects = 0, isCodeGenOnly = 0 in
 486 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 487   let IClass = 0b0111;
 488   let Inst{27-24} = 0b1111;
 489 }
 490 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 491 def : Pat<(not (i32 IntRegs:$src1)),
 492           (SUB_ri -1, (i32 IntRegs:$src1))>;
 493
 494 let hasSideEffects = 0, hasNewValue = 1 in
 495 class T_tfr16<bit isHi>
 496   : ALU32Inst <(outs IntRegs:$Rx), (ins IntRegs:$src1, u16Imm:$u16),
 497   "$Rx"#!if(isHi, ".h", ".l")#" = #$u16",
 498   [], "$src1 = $Rx" > {
 499     bits<5> Rx;
 500     bits<16> u16;
 501
 502     let IClass = 0b0111;
 503     let Inst{27-26} = 0b00;
 504     let Inst{25-24} = !if(isHi, 0b10, 0b01);
 505     let Inst{23-22} = u16{15-14};
 506     let Inst{21}    = 0b1;
 507     let Inst{20-16} = Rx;
 508     let Inst{13-0}  = u16{13-0};
 509   }
 510
 511 let isCodeGenOnly = 0 in {
 512 def A2_tfril: T_tfr16<0>;
 513 def A2_tfrih: T_tfr16<1>;
 514 }
 515
 516 // Conditional transfer is an alias to conditional "Rd = add(Rs, #0)".
 517 let isPredicated = 1, hasNewValue = 1, opNewValue = 0 in
 518 class T_tfr_pred<bit isPredNot, bit isPredNew>
 519   : ALU32Inst<(outs IntRegs:$dst),
 520               (ins PredRegs:$src1, IntRegs:$src2),
 521               "if ("#!if(isPredNot, "!", "")#
 522               "$src1"#!if(isPredNew, ".new", "")#
 523               ") $dst = $src2"> {
 524     bits<5> dst;
 525     bits<2> src1;
 526     bits<5> src2;
 527
 528     let isPredicatedFalse = isPredNot;
 529     let isPredicatedNew = isPredNew;
 530     let IClass = 0b0111;
 531
 532     let Inst{27-24} = 0b0100;
 533     let Inst{23} = isPredNot;
 534     let Inst{13} = isPredNew;
 535     let Inst{12-5} = 0;
 536     let Inst{4-0} = dst;
 537     let Inst{22-21} = src1;
 538     let Inst{20-16} = src2;
 539   }
 540
 541 let isPredicable = 1 in
 542 class T_tfr : ALU32Inst<(outs IntRegs:$dst), (ins IntRegs:$src),
 543               "$dst = $src"> {
 544     bits<5> dst;
 545     bits<5> src;
 546
 547     let IClass = 0b0111;
 548
 549     let Inst{27-21} = 0b0000011;
 550     let Inst{20-16} = src;
 551     let Inst{13}    = 0b0;
 552     let Inst{4-0}   = dst;
 553   }
 554
 555 let InputType = "reg", hasNewValue = 1, hasSideEffects = 0 in
 556 multiclass tfr_base<string CextOp> {
 557   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 558     def NAME : T_tfr;
 559
 560     // Predicate
 561     def t : T_tfr_pred<0, 0>;
 562     def f : T_tfr_pred<1, 0>;
 563     // Predicate new
 564     def tnew : T_tfr_pred<0, 1>;
 565     def fnew : T_tfr_pred<1, 1>;
 566   }
 567 }
 568
 569 // Assembler mapped to C2_ccombinew[t|f|newt|newf].
 570 // Please don't add bits to this instruction as it'll be converted into
 571 // 'combine' before object code emission.
 572 let isPredicated = 1 in
 573 class T_tfrp_pred<bit PredNot, bit PredNew>
 574   : ALU32_rr <(outs DoubleRegs:$dst),
 575               (ins PredRegs:$src1, DoubleRegs:$src2),
 576   "if ("#!if(PredNot, "!", "")#"$src1"
 577         #!if(PredNew, ".new", "")#") $dst = $src2" > {
 578     let isPredicatedFalse = PredNot;
 579     let isPredicatedNew = PredNew;
 580   }
 581
 582 // Assembler mapped to A2_combinew.
 583 // Please don't add bits to this instruction as it'll be converted into
 584 // 'combine' before object code emission.
 585 class T_tfrp : ALU32Inst <(outs DoubleRegs:$dst),
 586                (ins DoubleRegs:$src),
 587     "$dst = $src">;
 588
 589 let hasSideEffects = 0 in
 590 multiclass TFR64_base<string BaseName> {
 591   let BaseOpcode = BaseName in {
 592     let isPredicable = 1 in
 593     def NAME : T_tfrp;
 594     // Predicate
 595     def t : T_tfrp_pred <0, 0>;
 596     def f : T_tfrp_pred <1, 0>;
 597     // Predicate new
 598     def tnew : T_tfrp_pred <0, 1>;
 599     def fnew : T_tfrp_pred <1, 1>;
 600   }
 601 }
 602
 603 let InputType = "imm", isExtendable = 1, isExtentSigned = 1, opExtentBits = 12,
 604     isMoveImm = 1, opExtendable = 2, BaseOpcode = "TFRI", CextOpcode = "TFR",
 605     hasSideEffects = 0, isPredicated = 1, hasNewValue = 1 in
 606 class T_TFRI_Pred<bit PredNot, bit PredNew>
 607   : ALU32_ri<(outs IntRegs:$Rd), (ins PredRegs:$Pu, s12Ext:$s12),
 608     "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") $Rd = #$s12",
 609     [], "", ALU32_2op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 610   let isPredicatedFalse = PredNot;
 611   let isPredicatedNew = PredNew;
 612
 613   bits<5> Rd;
 614   bits<2> Pu;
 615   bits<12> s12;
 616
 617   let IClass = 0b0111;
 618   let Inst{27-24} = 0b1110;
 619   let Inst{23} = PredNot;
 620   let Inst{22-21} = Pu;
 621   let Inst{20} = 0b0;
 622   let Inst{19-16,12-5} = s12;
 623   let Inst{13} = PredNew;
 624   let Inst{4-0} = Rd;
 625 }
 626
 627 let isCodeGenOnly = 0 in {
 628 def C2_cmoveit    : T_TFRI_Pred<0, 0>;
 629 def C2_cmoveif    : T_TFRI_Pred<1, 0>;
 630 def C2_cmovenewit : T_TFRI_Pred<0, 1>;
 631 def C2_cmovenewif : T_TFRI_Pred<1, 1>;
 632 }
 633
 634 let InputType = "imm", isExtendable = 1, isExtentSigned = 1,
 635     CextOpcode = "TFR", BaseOpcode = "TFRI", hasNewValue = 1, opNewValue = 0,
 636     isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16, isMoveImm = 1,
 637     isPredicated = 0, isPredicable = 1, isReMaterializable = 1,
 638     isCodeGenOnly = 0 in
 639 def A2_tfrsi : ALU32Inst<(outs IntRegs:$Rd), (ins s16Ext:$s16), "$Rd = #$s16",
 640     [(set (i32 IntRegs:$Rd), s16ExtPred:$s16)], "", ALU32_2op_tc_1_SLOT0123>,
 641     ImmRegRel, PredRel {
 642   bits<5> Rd;
 643   bits<16> s16;
 644
 645   let IClass = 0b0111;
 646   let Inst{27-24} = 0b1000;
 647   let Inst{23-22,20-16,13-5} = s16;
 648   let Inst{4-0} = Rd;
 649 }
 650
 651 let isCodeGenOnly = 0 in
 652 defm A2_tfr  : tfr_base<"TFR">, ImmRegRel, PredNewRel;
 653 let isAsmParserOnly = 1 in
 654 defm A2_tfrp : TFR64_base<"TFR64">, PredNewRel;
 655
 656 // Assembler mapped
 657 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 658     isAsmParserOnly = 1 in
 659 def A2_tfrpi : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
 660                       "$dst = #$src1",
 661                       [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
 662
 663 // TODO: see if this instruction can be deleted..
 664 let isExtendable = 1, opExtendable = 1, opExtentBits = 6,
 665     isAsmParserOnly = 1 in
 666 def TFRI64_V4 : ALU64_rr<(outs DoubleRegs:$dst), (ins u6Ext:$src1),
 667                          "$dst = #$src1">;
 668
 669 //===----------------------------------------------------------------------===//
 670 // ALU32/ALU -
 671 //===----------------------------------------------------------------------===//
 672
 673
 674 //===----------------------------------------------------------------------===//
 675 // ALU32/PERM +
 676 //===----------------------------------------------------------------------===//
 677 // Scalar mux register immediate.
 678 let hasSideEffects = 0, isExtentSigned = 1, CextOpcode = "MUX",
 679     InputType = "imm", hasNewValue = 1, isExtendable = 1, opExtentBits = 8 in
 680 class T_MUX1 <bit MajOp, dag ins, string AsmStr>
 681       : ALU32Inst <(outs IntRegs:$Rd), ins, AsmStr>, ImmRegRel {
 682   bits<5> Rd;
 683   bits<2> Pu;
 684   bits<8> s8;
 685   bits<5> Rs;
 686
 687   let IClass = 0b0111;
 688   let Inst{27-24} = 0b0011;
 689   let Inst{23} = MajOp;
 690   let Inst{22-21} = Pu;
 691   let Inst{20-16} = Rs;
 692   let Inst{13}    = 0b0;
 693   let Inst{12-5}  = s8;
 694   let Inst{4-0}   = Rd;
 695 }
 696
 697 let opExtendable = 2, isCodeGenOnly = 0 in
 698 def C2_muxri : T_MUX1<0b1, (ins PredRegs:$Pu, s8Ext:$s8, IntRegs:$Rs),
 699                            "$Rd = mux($Pu, #$s8, $Rs)">;
 700
 701 let opExtendable = 3, isCodeGenOnly = 0 in
 702 def C2_muxir : T_MUX1<0b0, (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 703                            "$Rd = mux($Pu, $Rs, #$s8)">;
 704
 705 def : Pat<(i32 (select I1:$Pu, s8ExtPred:$s8, I32:$Rs)),
 706           (C2_muxri I1:$Pu, s8ExtPred:$s8, I32:$Rs)>;
 707
 708 def : Pat<(i32 (select I1:$Pu, I32:$Rs, s8ExtPred:$s8)),
 709           (C2_muxir I1:$Pu, I32:$Rs, s8ExtPred:$s8)>;
 710
 711 // C2_muxii: Scalar mux immediates.
 712 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1,
 713     opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
 714 def C2_muxii: ALU32Inst <(outs IntRegs:$Rd),
 715                          (ins PredRegs:$Pu, s8Ext:$s8, s8Imm:$S8),
 716   "$Rd = mux($Pu, #$s8, #$S8)" ,
 717   [(set (i32 IntRegs:$Rd),
 718         (i32 (select I1:$Pu, s8ExtPred:$s8, s8ImmPred:$S8)))] > {
 719     bits<5> Rd;
 720     bits<2> Pu;
 721     bits<8> s8;
 722     bits<8> S8;
 723
 724     let IClass = 0b0111;
 725
 726     let Inst{27-25} = 0b101;
 727     let Inst{24-23} = Pu;
 728     let Inst{22-16} = S8{7-1};
 729     let Inst{13}    = S8{0};
 730     let Inst{12-5}  = s8;
 731     let Inst{4-0}   = Rd;
 732   }
 733
 734 //===----------------------------------------------------------------------===//
 735 // template class for non-predicated alu32_2op instructions
 736 // - aslh, asrh, sxtb, sxth, zxth
 737 //===----------------------------------------------------------------------===//
 738 let hasNewValue = 1, opNewValue = 0 in
 739 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 740     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 741     "$Rd = "#mnemonic#"($Rs)", [] > {
 742   bits<5> Rd;
 743   bits<5> Rs;
 744
 745   let IClass = 0b0111;
 746
 747   let Inst{27-24} = 0b0000;
 748   let Inst{23-21} = minOp;
 749   let Inst{13} = 0b0;
 750   let Inst{4-0} = Rd;
 751   let Inst{20-16} = Rs;
 752 }
 753
 754 //===----------------------------------------------------------------------===//
 755 // template class for predicated alu32_2op instructions
 756 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 757 //===----------------------------------------------------------------------===//
 758 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 759     hasNewValue = 1, opNewValue = 0 in
 760 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 761     bit isPredNew > :
 762     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 763     !if(isPredNot, "if (!$Pu", "if ($Pu")
 764     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 765   bits<5> Rd;
 766   bits<2> Pu;
 767   bits<5> Rs;
 768
 769   let IClass = 0b0111;
 770
 771   let Inst{27-24} = 0b0000;
 772   let Inst{23-21} = minOp;
 773   let Inst{13} = 0b1;
 774   let Inst{11} = isPredNot;
 775   let Inst{10} = isPredNew;
 776   let Inst{4-0} = Rd;
 777   let Inst{9-8} = Pu;
 778   let Inst{20-16} = Rs;
 779 }
 780
 781 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 782   let isPredicatedFalse = PredNot in {
 783     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 784
 785     // Predicate new
 786     let isPredicatedNew = 1 in
 787     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 788   }
 789 }
 790
 791 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 792   let BaseOpcode = mnemonic in {
 793     let isPredicable = 1, hasSideEffects = 0 in
 794     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 795
 796     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 797       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 798       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 799     }
 800   }
 801 }
 802
 803 let isCodeGenOnly = 0 in {
 804 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 805 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 806 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 807 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 808 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 809 }
 810
 811 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 812 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 813 // predicated forms while 'and' doesn't. Since integrated assembler can't
 814 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 815 // immediate operand is set to '255'.
 816
 817 let hasNewValue = 1, opNewValue = 0 in
 818 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 819   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 820     bits<5> Rd;
 821     bits<5> Rs;
 822     bits<10> s10 = 255;
 823
 824     let IClass = 0b0111;
 825
 826     let Inst{27-22} = 0b011000;
 827     let Inst{4-0} = Rd;
 828     let Inst{20-16} = Rs;
 829     let Inst{21} = s10{9};
 830     let Inst{13-5} = s10{8-0};
 831 }
 832
 833 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 834 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 835   let BaseOpcode = mnemonic in {
 836     let isPredicable = 1, hasSideEffects = 0 in
 837     def A2_#NAME : T_ZXTB;
 838
 839     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 840       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 841       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 842     }
 843   }
 844 }
 845
 846 let isCodeGenOnly=0 in
 847 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 848
 849 def: Pat<(shl I32:$src1, (i32 16)),   (A2_aslh I32:$src1)>;
 850 def: Pat<(sra I32:$src1, (i32 16)),   (A2_asrh I32:$src1)>;
 851 def: Pat<(sext_inreg I32:$src1, i8),  (A2_sxtb I32:$src1)>;
 852 def: Pat<(sext_inreg I32:$src1, i16), (A2_sxth I32:$src1)>;
 853
 854 //===----------------------------------------------------------------------===//
 855 // Template class for vector add and avg
 856 //===----------------------------------------------------------------------===//
 857
 858 class T_VectALU_64 <string opc, bits<3> majOp, bits<3> minOp,
 859                    bit isSat, bit isRnd, bit isCrnd, bit SwapOps >
 860   : ALU64_rr < (outs DoubleRegs:$Rdd),
 861                 (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
 862   "$Rdd = "#opc#"($Rss, $Rtt)"#!if(isRnd, ":rnd", "")
 863                              #!if(isCrnd,":crnd","")
 864                              #!if(isSat, ":sat", ""),
 865   [], "", ALU64_tc_2_SLOT23 > {
 866     bits<5> Rdd;
 867     bits<5> Rss;
 868     bits<5> Rtt;
 869
 870     let IClass = 0b1101;
 871
 872     let Inst{27-24} = 0b0011;
 873     let Inst{23-21} = majOp;
 874     let Inst{20-16} = !if (SwapOps, Rtt, Rss);
 875     let Inst{12-8} = !if (SwapOps, Rss, Rtt);
 876     let Inst{7-5} = minOp;
 877     let Inst{4-0} = Rdd;
 878   }
 879
 880 // ALU64 - Vector add
 881 // Rdd=vadd[u][bhw](Rss,Rtt)
 882 let Itinerary = ALU64_tc_1_SLOT23, isCodeGenOnly = 0 in {
 883   def A2_vaddub  : T_VectALU_64 < "vaddub", 0b000, 0b000, 0, 0, 0, 0>;
 884   def A2_vaddh   : T_VectALU_64 < "vaddh",  0b000, 0b010, 0, 0, 0, 0>;
 885   def A2_vaddw   : T_VectALU_64 < "vaddw",  0b000, 0b101, 0, 0, 0, 0>;
 886 }
 887
 888 // Rdd=vadd[u][bhw](Rss,Rtt):sat
 889 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
 890   def A2_vaddubs : T_VectALU_64 < "vaddub", 0b000, 0b001, 1, 0, 0, 0>;
 891   def A2_vaddhs  : T_VectALU_64 < "vaddh",  0b000, 0b011, 1, 0, 0, 0>;
 892   def A2_vadduhs : T_VectALU_64 < "vadduh", 0b000, 0b100, 1, 0, 0, 0>;
 893   def A2_vaddws  : T_VectALU_64 < "vaddw",  0b000, 0b110, 1, 0, 0, 0>;
 894 }
 895
 896 // ALU64 - Vector average
 897 // Rdd=vavg[u][bhw](Rss,Rtt)
 898 let Itinerary = ALU64_tc_1_SLOT23, isCodeGenOnly = 0 in {
 899   def A2_vavgub : T_VectALU_64 < "vavgub", 0b010, 0b000, 0, 0, 0, 0>;
 900   def A2_vavgh  : T_VectALU_64 < "vavgh",  0b010, 0b010, 0, 0, 0, 0>;
 901   def A2_vavguh : T_VectALU_64 < "vavguh", 0b010, 0b101, 0, 0, 0, 0>;
 902   def A2_vavgw  : T_VectALU_64 < "vavgw",  0b011, 0b000, 0, 0, 0, 0>;
 903   def A2_vavguw : T_VectALU_64 < "vavguw", 0b011, 0b011, 0, 0, 0, 0>;
 904 }
 905
 906 // Rdd=vavg[u][bhw](Rss,Rtt)[:rnd|:crnd]
 907 let isCodeGenOnly = 0 in {
 908 def A2_vavgubr : T_VectALU_64 < "vavgub", 0b010, 0b001, 0, 1, 0, 0>;
 909 def A2_vavghr  : T_VectALU_64 < "vavgh",  0b010, 0b011, 0, 1, 0, 0>;
 910 def A2_vavghcr : T_VectALU_64 < "vavgh",  0b010, 0b100, 0, 0, 1, 0>;
 911 def A2_vavguhr : T_VectALU_64 < "vavguh", 0b010, 0b110, 0, 1, 0, 0>;
 912 }
 913
 914 let isCodeGenOnly = 0 in {
 915 def A2_vavgwr  : T_VectALU_64 < "vavgw",  0b011, 0b001, 0, 1, 0, 0>;
 916 def A2_vavgwcr : T_VectALU_64 < "vavgw",  0b011, 0b010, 0, 0, 1, 0>;
 917 def A2_vavguwr : T_VectALU_64 < "vavguw", 0b011, 0b100, 0, 1, 0, 0>;
 918 }
 919
 920 // Rdd=vnavg[bh](Rss,Rtt)
 921 let Itinerary = ALU64_tc_1_SLOT23, isCodeGenOnly = 0 in {
 922   def A2_vnavgh   : T_VectALU_64 < "vnavgh", 0b100, 0b000, 0, 0, 0, 1>;
 923   def A2_vnavgw   : T_VectALU_64 < "vnavgw", 0b100, 0b011, 0, 0, 0, 1>;
 924 }
 925
 926 // Rdd=vnavg[bh](Rss,Rtt)[:rnd|:crnd]:sat
 927 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
 928   def A2_vnavghr  : T_VectALU_64 < "vnavgh", 0b100, 0b001, 1, 1, 0, 1>;
 929   def A2_vnavghcr : T_VectALU_64 < "vnavgh", 0b100, 0b010, 1, 0, 1, 1>;
 930   def A2_vnavgwr  : T_VectALU_64 < "vnavgw", 0b100, 0b100, 1, 1, 0, 1>;
 931   def A2_vnavgwcr : T_VectALU_64 < "vnavgw", 0b100, 0b110, 1, 0, 1, 1>;
 932 }
 933
 934 // Rdd=vsub[u][bh](Rss,Rtt)
 935 let Itinerary = ALU64_tc_1_SLOT23, isCodeGenOnly = 0 in {
 936   def A2_vsubub  : T_VectALU_64 < "vsubub", 0b001, 0b000, 0, 0, 0, 1>;
 937   def A2_vsubh   : T_VectALU_64 < "vsubh",  0b001, 0b010, 0, 0, 0, 1>;
 938   def A2_vsubw   : T_VectALU_64 < "vsubw",  0b001, 0b101, 0, 0, 0, 1>;
 939 }
 940
 941 // Rdd=vsub[u][bh](Rss,Rtt):sat
 942 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
 943   def A2_vsububs : T_VectALU_64 < "vsubub", 0b001, 0b001, 1, 0, 0, 1>;
 944   def A2_vsubhs  : T_VectALU_64 < "vsubh",  0b001, 0b011, 1, 0, 0, 1>;
 945   def A2_vsubuhs : T_VectALU_64 < "vsubuh", 0b001, 0b100, 1, 0, 0, 1>;
 946   def A2_vsubws  : T_VectALU_64 < "vsubw",  0b001, 0b110, 1, 0, 0, 1>;
 947 }
 948
 949 // Rdd=vmax[u][bhw](Rss,Rtt)
 950 let isCodeGenOnly = 0 in {
 951 def A2_vmaxb  : T_VectALU_64 < "vmaxb",  0b110, 0b110, 0, 0, 0, 1>;
 952 def A2_vmaxub : T_VectALU_64 < "vmaxub", 0b110, 0b000, 0, 0, 0, 1>;
 953 def A2_vmaxh  : T_VectALU_64 < "vmaxh",  0b110, 0b001, 0, 0, 0, 1>;
 954 def A2_vmaxuh : T_VectALU_64 < "vmaxuh", 0b110, 0b010, 0, 0, 0, 1>;
 955 def A2_vmaxw  : T_VectALU_64 < "vmaxw",  0b110, 0b011, 0, 0, 0, 1>;
 956 def A2_vmaxuw : T_VectALU_64 < "vmaxuw", 0b101, 0b101, 0, 0, 0, 1>;
 957 }
 958
 959 // Rdd=vmin[u][bhw](Rss,Rtt)
 960 let isCodeGenOnly = 0 in {
 961 def A2_vminb  : T_VectALU_64 < "vminb",  0b110, 0b111, 0, 0, 0, 1>;
 962 def A2_vminub : T_VectALU_64 < "vminub", 0b101, 0b000, 0, 0, 0, 1>;
 963 def A2_vminh  : T_VectALU_64 < "vminh",  0b101, 0b001, 0, 0, 0, 1>;
 964 def A2_vminuh : T_VectALU_64 < "vminuh", 0b101, 0b010, 0, 0, 0, 1>;
 965 def A2_vminw  : T_VectALU_64 < "vminw",  0b101, 0b011, 0, 0, 0, 1>;
 966 def A2_vminuw : T_VectALU_64 < "vminuw", 0b101, 0b100, 0, 0, 0, 1>;
 967 }
 968
 969 //===----------------------------------------------------------------------===//
 970 // Template class for vector compare
 971 //===----------------------------------------------------------------------===//
 972 let hasSideEffects = 0 in
 973 class T_vcmp <string Str, bits<4> minOp>
 974   : ALU64_rr <(outs PredRegs:$Pd),
 975               (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
 976   "$Pd = "#Str#"($Rss, $Rtt)", [],
 977   "", ALU64_tc_2early_SLOT23> {
 978     bits<2> Pd;
 979     bits<5> Rss;
 980     bits<5> Rtt;
 981
 982     let IClass = 0b1101;
 983
 984     let Inst{27-23} = 0b00100;
 985     let Inst{13} = minOp{3};
 986     let Inst{7-5} = minOp{2-0};
 987     let Inst{1-0} = Pd;
 988     let Inst{20-16} = Rss;
 989     let Inst{12-8} = Rtt;
 990   }
 991
 992 class T_vcmp_pat<InstHexagon MI, PatFrag Op, ValueType T>
 993   : Pat<(i1 (Op (T DoubleRegs:$Rss), (T DoubleRegs:$Rtt))),
 994         (i1 (MI DoubleRegs:$Rss, DoubleRegs:$Rtt))>;
 995
 996 // Vector compare bytes
 997 let isCodeGenOnly = 0 in {
 998 def A2_vcmpbeq  : T_vcmp <"vcmpb.eq",  0b0110>;
 999 def A2_vcmpbgtu : T_vcmp <"vcmpb.gtu", 0b0111>;
1000 }
1001
1002 // Vector compare halfwords
1003 let isCodeGenOnly = 0 in {
1004 def A2_vcmpheq  : T_vcmp <"vcmph.eq",  0b0011>;
1005 def A2_vcmphgt  : T_vcmp <"vcmph.gt",  0b0100>;
1006 def A2_vcmphgtu : T_vcmp <"vcmph.gtu", 0b0101>;
1007 }
1008
1009 // Vector compare words
1010 let isCodeGenOnly = 0 in {
1011 def A2_vcmpweq  : T_vcmp <"vcmpw.eq",  0b0000>;
1012 def A2_vcmpwgt  : T_vcmp <"vcmpw.gt",  0b0001>;
1013 def A2_vcmpwgtu : T_vcmp <"vcmpw.gtu", 0b0010>;
1014 }
1015
1016 def: T_vcmp_pat<A2_vcmpbeq,  seteq,  v8i8>;
1017 def: T_vcmp_pat<A2_vcmpbgtu, setugt, v8i8>;
1018 def: T_vcmp_pat<A2_vcmpheq,  seteq,  v4i16>;
1019 def: T_vcmp_pat<A2_vcmphgt,  setgt,  v4i16>;
1020 def: T_vcmp_pat<A2_vcmphgtu, setugt, v4i16>;
1021 def: T_vcmp_pat<A2_vcmpweq,  seteq,  v2i32>;
1022 def: T_vcmp_pat<A2_vcmpwgt,  setgt,  v2i32>;
1023 def: T_vcmp_pat<A2_vcmpwgtu, setugt, v2i32>;
1024
1025 //===----------------------------------------------------------------------===//
1026 // ALU32/PERM -
1027 //===----------------------------------------------------------------------===//
1028
1029
1030 //===----------------------------------------------------------------------===//
1031 // ALU32/PRED +
1032 //===----------------------------------------------------------------------===//
1033
1034 //===----------------------------------------------------------------------===//
1035 // ALU32/PRED -
1036 //===----------------------------------------------------------------------===//
1037
1038
1039 //===----------------------------------------------------------------------===//
1040 // ALU64/ALU +
1041 //===----------------------------------------------------------------------===//// Add.
1042 //===----------------------------------------------------------------------===//
1043 // Template Class
1044 // Add/Subtract halfword
1045 // Rd=add(Rt.L,Rs.[HL])[:sat]
1046 // Rd=sub(Rt.L,Rs.[HL])[:sat]
1047 // Rd=add(Rt.[LH],Rs.[HL])[:sat][:<16]
1048 // Rd=sub(Rt.[LH],Rs.[HL])[:sat][:<16]
1049 //===----------------------------------------------------------------------===//
1050
1051 let  hasNewValue = 1, opNewValue = 0 in
1052 class T_XTYPE_ADD_SUB <bits<2> LHbits, bit isSat, bit hasShift, bit isSub>
1053   : ALU64Inst <(outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
1054   "$Rd = "#!if(isSub,"sub","add")#"($Rt."
1055           #!if(hasShift, !if(LHbits{1},"h","l"),"l") #", $Rs."
1056           #!if(hasShift, !if(LHbits{0},"h)","l)"), !if(LHbits{1},"h)","l)"))
1057           #!if(isSat,":sat","")
1058           #!if(hasShift,":<<16",""), [], "", ALU64_tc_1_SLOT23> {
1059     bits<5> Rd;
1060     bits<5> Rt;
1061     bits<5> Rs;
1062     let IClass = 0b1101;
1063
1064     let Inst{27-23} = 0b01010;
1065     let Inst{22} = hasShift;
1066     let Inst{21} = isSub;
1067     let Inst{7} = isSat;
1068     let Inst{6-5} = LHbits;
1069     let Inst{4-0} = Rd;
1070     let Inst{12-8} = Rt;
1071     let Inst{20-16} = Rs;
1072   }
1073
1074 //Rd=sub(Rt.L,Rs.[LH])
1075 let isCodeGenOnly = 0 in {
1076 def A2_subh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 1>;
1077 def A2_subh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 1>;
1078 }
1079
1080 let isCodeGenOnly = 0 in {
1081 //Rd=add(Rt.L,Rs.[LH])
1082 def A2_addh_l16_ll : T_XTYPE_ADD_SUB <0b00, 0, 0, 0>;
1083 def A2_addh_l16_hl : T_XTYPE_ADD_SUB <0b10, 0, 0, 0>;
1084 }
1085
1086 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
1087   //Rd=sub(Rt.L,Rs.[LH]):sat
1088   def A2_subh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 1>;
1089   def A2_subh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 1>;
1090
1091   //Rd=add(Rt.L,Rs.[LH]):sat
1092   def A2_addh_l16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 0, 0>;
1093   def A2_addh_l16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 0, 0>;
1094 }
1095
1096 //Rd=sub(Rt.[LH],Rs.[LH]):<<16
1097 let isCodeGenOnly = 0 in {
1098 def A2_subh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 1>;
1099 def A2_subh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 1>;
1100 def A2_subh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 1>;
1101 def A2_subh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 1>;
1102 }
1103
1104 //Rd=add(Rt.[LH],Rs.[LH]):<<16
1105 let isCodeGenOnly = 0 in {
1106 def A2_addh_h16_ll : T_XTYPE_ADD_SUB <0b00, 0, 1, 0>;
1107 def A2_addh_h16_lh : T_XTYPE_ADD_SUB <0b01, 0, 1, 0>;
1108 def A2_addh_h16_hl : T_XTYPE_ADD_SUB <0b10, 0, 1, 0>;
1109 def A2_addh_h16_hh : T_XTYPE_ADD_SUB <0b11, 0, 1, 0>;
1110 }
1111
1112 let Itinerary = ALU64_tc_2_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
1113   //Rd=sub(Rt.[LH],Rs.[LH]):sat:<<16
1114   def A2_subh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 1>;
1115   def A2_subh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 1>;
1116   def A2_subh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 1>;
1117   def A2_subh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 1>;
1118
1119   //Rd=add(Rt.[LH],Rs.[LH]):sat:<<16
1120   def A2_addh_h16_sat_ll : T_XTYPE_ADD_SUB <0b00, 1, 1, 0>;
1121   def A2_addh_h16_sat_lh : T_XTYPE_ADD_SUB <0b01, 1, 1, 0>;
1122   def A2_addh_h16_sat_hl : T_XTYPE_ADD_SUB <0b10, 1, 1, 0>;
1123   def A2_addh_h16_sat_hh : T_XTYPE_ADD_SUB <0b11, 1, 1, 0>;
1124 }
1125
1126 // Add halfword.
1127 def: Pat<(sext_inreg (add I32:$src1, I32:$src2), i16),
1128          (A2_addh_l16_ll I32:$src1, I32:$src2)>;
1129
1130 def: Pat<(sra (add (shl I32:$src1, (i32 16)), I32:$src2), (i32 16)),
1131          (A2_addh_l16_hl I32:$src1, I32:$src2)>;
1132
1133 def: Pat<(shl (add I32:$src1, I32:$src2), (i32 16)),
1134          (A2_addh_h16_ll I32:$src1, I32:$src2)>;
1135
1136 // Subtract halfword.
1137 def: Pat<(sext_inreg (sub I32:$src1, I32:$src2), i16),
1138          (A2_subh_l16_ll I32:$src1, I32:$src2)>;
1139
1140 def: Pat<(shl (sub I32:$src1, I32:$src2), (i32 16)),
1141          (A2_subh_h16_ll I32:$src1, I32:$src2)>;
1142
1143 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1144 def S2_parityp: ALU64Inst<(outs IntRegs:$Rd),
1145       (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1146       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1147   bits<5> Rd;
1148   bits<5> Rs;
1149   bits<5> Rt;
1150
1151   let IClass = 0b1101;
1152   let Inst{27-24} = 0b0000;
1153   let Inst{20-16} = Rs;
1154   let Inst{12-8} = Rt;
1155   let Inst{4-0} = Rd;
1156 }
1157
1158 let hasNewValue = 1, opNewValue = 0, hasSideEffects = 0 in
1159 class T_XTYPE_MIN_MAX < bit isMax, bit isUnsigned >
1160   : ALU64Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rt, IntRegs:$Rs),
1161   "$Rd = "#!if(isMax,"max","min")#!if(isUnsigned,"u","")
1162           #"($Rt, $Rs)", [], "", ALU64_tc_2_SLOT23> {
1163     bits<5> Rd;
1164     bits<5> Rt;
1165     bits<5> Rs;
1166
1167     let IClass = 0b1101;
1168
1169     let Inst{27-23} = 0b01011;
1170     let Inst{22-21} = !if(isMax, 0b10, 0b01);
1171     let Inst{7} = isUnsigned;
1172     let Inst{4-0} = Rd;
1173     let Inst{12-8} = !if(isMax, Rs, Rt);
1174     let Inst{20-16} = !if(isMax, Rt, Rs);
1175   }
1176
1177 let isCodeGenOnly = 0 in {
1178 def A2_min  : T_XTYPE_MIN_MAX < 0, 0 >;
1179 def A2_minu : T_XTYPE_MIN_MAX < 0, 1 >;
1180 def A2_max  : T_XTYPE_MIN_MAX < 1, 0 >;
1181 def A2_maxu : T_XTYPE_MIN_MAX < 1, 1 >;
1182 }
1183
1184 // Here, depending on  the operand being selected, we'll either generate a
1185 // min or max instruction.
1186 // Ex:
1187 // (a>b)?a:b --> max(a,b) => Here check performed is '>' and the value selected
1188 // is the larger of two. So, the corresponding HexagonInst is passed in 'Inst'.
1189 // (a>b)?b:a --> min(a,b) => Here check performed is '>' but the smaller value
1190 // is selected and the corresponding HexagonInst is passed in 'SwapInst'.
1191
1192 multiclass T_MinMax_pats <PatFrag Op, RegisterClass RC, ValueType VT,
1193                           InstHexagon Inst, InstHexagon SwapInst> {
1194   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1195                    (VT RC:$src1), (VT RC:$src2)),
1196            (Inst RC:$src1, RC:$src2)>;
1197   def: Pat<(select (i1 (Op (VT RC:$src1), (VT RC:$src2))),
1198                    (VT RC:$src2), (VT RC:$src1)),
1199            (SwapInst RC:$src1, RC:$src2)>;
1200 }
1201
1202
1203 multiclass MinMax_pats <PatFrag Op, InstHexagon Inst, InstHexagon SwapInst> {
1204   defm: T_MinMax_pats<Op, IntRegs, i32, Inst, SwapInst>;
1205
1206   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1207                                             (i32 PositiveHalfWord:$src2))),
1208                                     (i32 PositiveHalfWord:$src1),
1209                                     (i32 PositiveHalfWord:$src2))), i16),
1210            (Inst IntRegs:$src1, IntRegs:$src2)>;
1211
1212   def: Pat<(sext_inreg (i32 (select (i1 (Op (i32 PositiveHalfWord:$src1),
1213                                             (i32 PositiveHalfWord:$src2))),
1214                                     (i32 PositiveHalfWord:$src2),
1215                                     (i32 PositiveHalfWord:$src1))), i16),
1216            (SwapInst IntRegs:$src1, IntRegs:$src2)>;
1217 }
1218
1219 let AddedComplexity = 200 in {
1220   defm: MinMax_pats<setge,  A2_max,  A2_min>;
1221   defm: MinMax_pats<setgt,  A2_max,  A2_min>;
1222   defm: MinMax_pats<setle,  A2_min,  A2_max>;
1223   defm: MinMax_pats<setlt,  A2_min,  A2_max>;
1224   defm: MinMax_pats<setuge, A2_maxu, A2_minu>;
1225   defm: MinMax_pats<setugt, A2_maxu, A2_minu>;
1226   defm: MinMax_pats<setule, A2_minu, A2_maxu>;
1227   defm: MinMax_pats<setult, A2_minu, A2_maxu>;
1228 }
1229
1230 class T_cmp64_rr<string mnemonic, bits<3> MinOp, bit IsComm>
1231   : ALU64_rr<(outs PredRegs:$Pd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1232              "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", ALU64_tc_2early_SLOT23> {
1233   let isCompare = 1;
1234   let isCommutable = IsComm;
1235   let hasSideEffects = 0;
1236
1237   bits<2> Pd;
1238   bits<5> Rs;
1239   bits<5> Rt;
1240
1241   let IClass = 0b1101;
1242   let Inst{27-21} = 0b0010100;
1243   let Inst{20-16} = Rs;
1244   let Inst{12-8} = Rt;
1245   let Inst{7-5} = MinOp;
1246   let Inst{1-0} = Pd;
1247 }
1248
1249 let isCodeGenOnly = 0 in {
1250 def C2_cmpeqp  : T_cmp64_rr<"cmp.eq",  0b000, 1>;
1251 def C2_cmpgtp  : T_cmp64_rr<"cmp.gt",  0b010, 0>;
1252 def C2_cmpgtup : T_cmp64_rr<"cmp.gtu", 0b100, 0>;
1253 }
1254
1255 class T_cmp64_rr_pat<InstHexagon MI, PatFrag CmpOp>
1256   : Pat<(i1 (CmpOp (i64 DoubleRegs:$Rs), (i64 DoubleRegs:$Rt))),
1257         (i1 (MI DoubleRegs:$Rs, DoubleRegs:$Rt))>;
1258
1259 def: T_cmp64_rr_pat<C2_cmpeqp,  seteq>;
1260 def: T_cmp64_rr_pat<C2_cmpgtp,  setgt>;
1261 def: T_cmp64_rr_pat<C2_cmpgtup, setugt>;
1262 def: T_cmp64_rr_pat<C2_cmpgtp,  RevCmp<setlt>>;
1263 def: T_cmp64_rr_pat<C2_cmpgtup, RevCmp<setult>>;
1264
1265 let isCodeGenOnly = 0 in
1266 def C2_vmux : ALU64_rr<(outs DoubleRegs:$Rd),
1267       (ins PredRegs:$Pu, DoubleRegs:$Rs, DoubleRegs:$Rt),
1268       "$Rd = vmux($Pu, $Rs, $Rt)", [], "", ALU64_tc_1_SLOT23> {
1269   let hasSideEffects = 0;
1270
1271   bits<5> Rd;
1272   bits<2> Pu;
1273   bits<5> Rs;
1274   bits<5> Rt;
1275
1276   let IClass = 0b1101;
1277   let Inst{27-24} = 0b0001;
1278   let Inst{20-16} = Rs;
1279   let Inst{12-8} = Rt;
1280   let Inst{6-5} = Pu;
1281   let Inst{4-0} = Rd;
1282 }
1283
1284 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
1285                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
1286                  string Op2Pfx>
1287   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
1288              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
1289              "", ALU64_tc_1_SLOT23> {
1290   let hasSideEffects = 0;
1291   let isCommutable = IsComm;
1292
1293   bits<5> Rs;
1294   bits<5> Rt;
1295   bits<5> Rd;
1296
1297   let IClass = 0b1101;
1298   let Inst{27-24} = RegType;
1299   let Inst{23-21} = MajOp;
1300   let Inst{20-16} = !if (OpsRev,Rt,Rs);
1301   let Inst{12-8} = !if (OpsRev,Rs,Rt);
1302   let Inst{7-5} = MinOp;
1303   let Inst{4-0} = Rd;
1304 }
1305
1306 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
1307                     bit OpsRev, bit IsComm>
1308   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
1309                IsComm, "">;
1310
1311 let isCodeGenOnly = 0 in {
1312 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
1313 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
1314 }
1315
1316 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
1317 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
1318
1319 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
1320                       bit IsNeg>
1321   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
1322                !if(IsNeg,"~","")>;
1323
1324 let isCodeGenOnly = 0 in {
1325 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
1326 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
1327 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
1328 }
1329
1330 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
1331 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
1332 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
1333
1334 //===----------------------------------------------------------------------===//
1335 // ALU64/ALU -
1336 //===----------------------------------------------------------------------===//
1337
1338 //===----------------------------------------------------------------------===//
1339 // ALU64/BIT +
1340 //===----------------------------------------------------------------------===//
1341 //
1342 //===----------------------------------------------------------------------===//
1343 // ALU64/BIT -
1344 //===----------------------------------------------------------------------===//
1345
1346 //===----------------------------------------------------------------------===//
1347 // ALU64/PERM +
1348 //===----------------------------------------------------------------------===//
1349 //
1350 //===----------------------------------------------------------------------===//
1351 // ALU64/PERM -
1352 //===----------------------------------------------------------------------===//
1353
1354 //===----------------------------------------------------------------------===//
1355 // CR +
1356 //===----------------------------------------------------------------------===//
1357 // Logical reductions on predicates.
1358
1359 // Looping instructions.
1360
1361 // Pipelined looping instructions.
1362
1363 // Logical operations on predicates.
1364 let hasSideEffects = 0 in
1365 class T_LOGICAL_1OP<string MnOp, bits<2> OpBits>
1366     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps),
1367              "$Pd = " # MnOp # "($Ps)", [], "", CR_tc_2early_SLOT23> {
1368   bits<2> Pd;
1369   bits<2> Ps;
1370
1371   let IClass = 0b0110;
1372   let Inst{27-23} = 0b10111;
1373   let Inst{22-21} = OpBits;
1374   let Inst{20} = 0b0;
1375   let Inst{17-16} = Ps;
1376   let Inst{13} = 0b0;
1377   let Inst{1-0} = Pd;
1378 }
1379
1380 let isCodeGenOnly = 0 in {
1381 def C2_any8 : T_LOGICAL_1OP<"any8", 0b00>;
1382 def C2_all8 : T_LOGICAL_1OP<"all8", 0b01>;
1383 def C2_not  : T_LOGICAL_1OP<"not",  0b10>;
1384 }
1385
1386 def: Pat<(i1 (not (i1 PredRegs:$Ps))),
1387          (C2_not PredRegs:$Ps)>;
1388
1389 let hasSideEffects = 0 in
1390 class T_LOGICAL_2OP<string MnOp, bits<3> OpBits, bit IsNeg, bit Rev>
1391     : CRInst<(outs PredRegs:$Pd), (ins PredRegs:$Ps, PredRegs:$Pt),
1392              "$Pd = " # MnOp # "($Ps, " # !if (IsNeg,"!","") # "$Pt)",
1393              [], "", CR_tc_2early_SLOT23> {
1394   bits<2> Pd;
1395   bits<2> Ps;
1396   bits<2> Pt;
1397
1398   let IClass = 0b0110;
1399   let Inst{27-24} = 0b1011;
1400   let Inst{23-21} = OpBits;
1401   let Inst{20} = 0b0;
1402   let Inst{17-16} = !if(Rev,Pt,Ps);  // Rs and Rt are reversed for some
1403   let Inst{13} = 0b0;                // instructions.
1404   let Inst{9-8} = !if(Rev,Ps,Pt);
1405   let Inst{1-0} = Pd;
1406 }
1407
1408 let isCodeGenOnly = 0 in {
1409 def C2_and  : T_LOGICAL_2OP<"and", 0b000, 0, 1>;
1410 def C2_or   : T_LOGICAL_2OP<"or",  0b001, 0, 1>;
1411 def C2_xor  : T_LOGICAL_2OP<"xor", 0b010, 0, 0>;
1412 def C2_andn : T_LOGICAL_2OP<"and", 0b011, 1, 1>;
1413 def C2_orn  : T_LOGICAL_2OP<"or",  0b111, 1, 1>;
1414 }
1415
1416 def: Pat<(i1 (and I1:$Ps, I1:$Pt)),       (C2_and  I1:$Ps, I1:$Pt)>;
1417 def: Pat<(i1 (or  I1:$Ps, I1:$Pt)),       (C2_or   I1:$Ps, I1:$Pt)>;
1418 def: Pat<(i1 (xor I1:$Ps, I1:$Pt)),       (C2_xor  I1:$Ps, I1:$Pt)>;
1419 def: Pat<(i1 (and I1:$Ps, (not I1:$Pt))), (C2_andn I1:$Ps, I1:$Pt)>;
1420 def: Pat<(i1 (or  I1:$Ps, (not I1:$Pt))), (C2_orn  I1:$Ps, I1:$Pt)>;
1421
1422 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1423 def C2_vitpack : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps, PredRegs:$Pt),
1424       "$Rd = vitpack($Ps, $Pt)", [], "", S_2op_tc_1_SLOT23> {
1425   bits<5> Rd;
1426   bits<2> Ps;
1427   bits<2> Pt;
1428
1429   let IClass = 0b1000;
1430   let Inst{27-24} = 0b1001;
1431   let Inst{22-21} = 0b00;
1432   let Inst{17-16} = Ps;
1433   let Inst{9-8} = Pt;
1434   let Inst{4-0} = Rd;
1435 }
1436
1437 let hasSideEffects = 0, isCodeGenOnly = 0 in
1438 def C2_mask : SInst<(outs DoubleRegs:$Rd), (ins PredRegs:$Pt),
1439       "$Rd = mask($Pt)", [], "", S_2op_tc_1_SLOT23> {
1440   bits<5> Rd;
1441   bits<2> Pt;
1442
1443   let IClass = 0b1000;
1444   let Inst{27-24} = 0b0110;
1445   let Inst{9-8} = Pt;
1446   let Inst{4-0} = Rd;
1447 }
1448
1449 // User control register transfer.
1450 //===----------------------------------------------------------------------===//
1451 // CR -
1452 //===----------------------------------------------------------------------===//
1453
1454 //===----------------------------------------------------------------------===//
1455 // JR +
1456 //===----------------------------------------------------------------------===//
1457
1458 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1459                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1460 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone, [SDNPHasChain]>;
1461
1462 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1463 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1464
1465 class CondStr<string CReg, bit True, bit New> {
1466   string S = "if (" # !if(True,"","!") # CReg # !if(New,".new","") # ") ";
1467 }
1468 class JumpOpcStr<string Mnemonic, bit New, bit Taken> {
1469   string S = Mnemonic # !if(New, !if(Taken,":t",":nt"), "");
1470 }
1471
1472 let isBranch = 1, isBarrier = 1, Defs = [PC], hasSideEffects = 0,
1473     isPredicable = 1,
1474     isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1475     opExtentBits = 24, opExtentAlign = 2, InputType = "imm" in
1476 class T_JMP<string ExtStr>
1477   : JInst<(outs), (ins brtarget:$dst),
1478       "jump " # ExtStr # "$dst",
1479       [], "", J_tc_2early_SLOT23> {
1480     bits<24> dst;
1481     let IClass = 0b0101;
1482
1483     let Inst{27-25} = 0b100;
1484     let Inst{24-16} = dst{23-15};
1485     let Inst{13-1} = dst{14-2};
1486 }
1487
1488 let isBranch = 1, Defs = [PC], hasSideEffects = 0, isPredicated = 1,
1489     isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1490     opExtentBits = 17, opExtentAlign = 2, InputType = "imm" in
1491 class T_JMP_c<bit PredNot, bit isPredNew, bit isTak, string ExtStr>
1492   : JInst<(outs), (ins PredRegs:$src, brtarget:$dst),
1493       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1494         JumpOpcStr<"jump", isPredNew, isTak>.S # " " #
1495         ExtStr # "$dst",
1496       [], "", J_tc_2early_SLOT23>, ImmRegRel {
1497     let isTaken = isTak;
1498     let isPredicatedFalse = PredNot;
1499     let isPredicatedNew = isPredNew;
1500     bits<2> src;
1501     bits<17> dst;
1502
1503     let IClass = 0b0101;
1504
1505     let Inst{27-24} = 0b1100;
1506     let Inst{21} = PredNot;
1507     let Inst{12} = !if(isPredNew, isTak, zero);
1508     let Inst{11} = isPredNew;
1509     let Inst{9-8} = src;
1510     let Inst{23-22} = dst{16-15};
1511     let Inst{20-16} = dst{14-10};
1512     let Inst{13} = dst{9};
1513     let Inst{7-1} = dst{8-2};
1514   }
1515
1516 multiclass JMP_Pred<bit PredNot, string ExtStr> {
1517   def NAME : T_JMP_c<PredNot, 0, 0, ExtStr>;
1518   // Predicate new
1519   def NAME#newpt : T_JMP_c<PredNot, 1, 1, ExtStr>; // taken
1520   def NAME#new   : T_JMP_c<PredNot, 1, 0, ExtStr>; // not taken
1521 }
1522
1523 multiclass JMP_base<string BaseOp, string ExtStr> {
1524   let BaseOpcode = BaseOp in {
1525     def NAME : T_JMP<ExtStr>;
1526     defm t : JMP_Pred<0, ExtStr>;
1527     defm f : JMP_Pred<1, ExtStr>;
1528   }
1529 }
1530
1531 // Jumps to address stored in a register, JUMPR_MISC
1532 // if ([[!]P[.new]]) jumpr[:t/nt] Rs
1533 let isBranch = 1, isIndirectBranch = 1, isBarrier = 1, Defs = [PC],
1534     isPredicable = 1, hasSideEffects = 0, InputType = "reg" in
1535 class T_JMPr
1536   : JRInst<(outs), (ins IntRegs:$dst),
1537       "jumpr $dst", [], "", J_tc_2early_SLOT2> {
1538     bits<5> dst;
1539
1540     let IClass = 0b0101;
1541     let Inst{27-21} = 0b0010100;
1542     let Inst{20-16} = dst;
1543 }
1544
1545 let isBranch = 1, isIndirectBranch = 1, Defs = [PC], isPredicated = 1,
1546     hasSideEffects = 0, InputType = "reg" in
1547 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>
1548   : JRInst <(outs), (ins PredRegs:$src, IntRegs:$dst),
1549       CondStr<"$src", !if(PredNot,0,1), isPredNew>.S #
1550         JumpOpcStr<"jumpr", isPredNew, isTak>.S # " $dst", [],
1551       "", J_tc_2early_SLOT2> {
1552
1553     let isTaken = isTak;
1554     let isPredicatedFalse = PredNot;
1555     let isPredicatedNew = isPredNew;
1556     bits<2> src;
1557     bits<5> dst;
1558
1559     let IClass = 0b0101;
1560
1561     let Inst{27-22} = 0b001101;
1562     let Inst{21} = PredNot;
1563     let Inst{20-16} = dst;
1564     let Inst{12} = !if(isPredNew, isTak, zero);
1565     let Inst{11} = isPredNew;
1566     let Inst{9-8} = src;
1567 }
1568
1569 multiclass JMPR_Pred<bit PredNot> {
1570   def NAME: T_JMPr_c<PredNot, 0, 0>;
1571   // Predicate new
1572   def NAME#newpt  : T_JMPr_c<PredNot, 1, 1>; // taken
1573   def NAME#new    : T_JMPr_c<PredNot, 1, 0>; // not taken
1574 }
1575
1576 multiclass JMPR_base<string BaseOp> {
1577   let BaseOpcode = BaseOp in {
1578     def NAME : T_JMPr;
1579     defm t : JMPR_Pred<0>;
1580     defm f : JMPR_Pred<1>;
1581   }
1582 }
1583
1584 let isCall = 1, hasSideEffects = 1 in
1585 class JUMPR_MISC_CALLR<bit isPred, bit isPredNot,
1586                dag InputDag = (ins IntRegs:$Rs)>
1587   : JRInst<(outs), InputDag,
1588       !if(isPred, !if(isPredNot, "if (!$Pu) callr $Rs",
1589                                  "if ($Pu) callr $Rs"),
1590                                  "callr $Rs"),
1591       [], "", J_tc_2early_SLOT2> {
1592     bits<5> Rs;
1593     bits<2> Pu;
1594     let isPredicated = isPred;
1595     let isPredicatedFalse = isPredNot;
1596
1597     let IClass = 0b0101;
1598     let Inst{27-25} = 0b000;
1599     let Inst{24-23} = !if (isPred, 0b10, 0b01);
1600     let Inst{22} = 0;
1601     let Inst{21} = isPredNot;
1602     let Inst{9-8} = !if (isPred, Pu, 0b00);
1603     let Inst{20-16} = Rs;
1604
1605   }
1606
1607 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in {
1608   def J2_callrt : JUMPR_MISC_CALLR<1, 0, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1609   def J2_callrf : JUMPR_MISC_CALLR<1, 1, (ins PredRegs:$Pu, IntRegs:$Rs)>;
1610 }
1611
1612 let isTerminator = 1, hasSideEffects = 0, isCodeGenOnly = 0 in {
1613   defm J2_jump : JMP_base<"JMP", "">, PredNewRel;
1614
1615   // Deal with explicit assembly
1616   //  - never extened a jump #,  always extend a jump ##
1617   let isAsmParserOnly = 1 in {
1618     defm J2_jump_ext   : JMP_base<"JMP", "##">;
1619     defm J2_jump_noext : JMP_base<"JMP", "#">;
1620   }
1621
1622   defm J2_jumpr : JMPR_base<"JMPr">, PredNewRel;
1623
1624   let isReturn = 1, isCodeGenOnly = 1 in
1625   defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1626 }
1627
1628 def: Pat<(br bb:$dst),
1629          (J2_jump brtarget:$dst)>;
1630 def: Pat<(retflag),
1631          (JMPret (i32 R31))>;
1632 def: Pat<(brcond (i1 PredRegs:$src1), bb:$offset),
1633          (J2_jumpt PredRegs:$src1, bb:$offset)>;
1634
1635 // A return through builtin_eh_return.
1636 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1637     isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1638 def EH_RETURN_JMPR : T_JMPr;
1639
1640 def: Pat<(eh_return),
1641          (EH_RETURN_JMPR (i32 R31))>;
1642 def: Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1643          (J2_jumpr IntRegs:$dst)>;
1644 def: Pat<(brind (i32 IntRegs:$dst)),
1645          (J2_jumpr IntRegs:$dst)>;
1646
1647 //===----------------------------------------------------------------------===//
1648 // JR -
1649 //===----------------------------------------------------------------------===//
1650
1651 //===----------------------------------------------------------------------===//
1652 // LD +
1653 //===----------------------------------------------------------------------===//
1654 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, AddedComplexity = 20 in
1655 class T_load_io <string mnemonic, RegisterClass RC, bits<4> MajOp,
1656                  Operand ImmOp>
1657   : LDInst<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1658   "$dst = "#mnemonic#"($src1 + #$offset)", []>, AddrModeRel {
1659     bits<4> name;
1660     bits<5> dst;
1661     bits<5> src1;
1662     bits<14> offset;
1663     bits<11> offsetBits;
1664
1665     string ImmOpStr = !cast<string>(ImmOp);
1666     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), offset{13-3},
1667                      !if (!eq(ImmOpStr, "s11_2Ext"), offset{12-2},
1668                      !if (!eq(ImmOpStr, "s11_1Ext"), offset{11-1},
1669                                       /* s11_0Ext */ offset{10-0})));
1670     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
1671                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
1672                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
1673                                         /* s11_0Ext */ 11)));
1674     let hasNewValue = !if (!eq(ImmOpStr, "s11_3Ext"), 0, 1);
1675
1676     let IClass = 0b1001;
1677
1678     let Inst{27}    = 0b0;
1679     let Inst{26-25} = offsetBits{10-9};
1680     let Inst{24-21} = MajOp;
1681     let Inst{20-16} = src1;
1682     let Inst{13-5}  = offsetBits{8-0};
1683     let Inst{4-0}   = dst;
1684   }
1685
1686 let opExtendable = 3, isExtentSigned = 0, isPredicated = 1 in
1687 class T_pload_io <string mnemonic, RegisterClass RC, bits<4>MajOp,
1688                   Operand ImmOp, bit isNot, bit isPredNew>
1689   : LDInst<(outs RC:$dst),
1690            (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1691   "if ("#!if(isNot, "!$src1", "$src1")
1692        #!if(isPredNew, ".new", "")
1693        #") $dst = "#mnemonic#"($src2 + #$offset)",
1694   [],"", V2LDST_tc_ld_SLOT01> , AddrModeRel {
1695     bits<5> dst;
1696     bits<2> src1;
1697     bits<5> src2;
1698     bits<9> offset;
1699     bits<6> offsetBits;
1700     string ImmOpStr = !cast<string>(ImmOp);
1701
1702     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), offset{8-3},
1703                      !if (!eq(ImmOpStr, "u6_2Ext"), offset{7-2},
1704                      !if (!eq(ImmOpStr, "u6_1Ext"), offset{6-1},
1705                                       /* u6_0Ext */ offset{5-0})));
1706     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
1707                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
1708                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
1709                                         /* u6_0Ext */ 6)));
1710     let hasNewValue = !if (!eq(ImmOpStr, "u6_3Ext"), 0, 1);
1711     let isPredicatedNew = isPredNew;
1712     let isPredicatedFalse = isNot;
1713
1714     let IClass = 0b0100;
1715
1716     let Inst{27}    = 0b0;
1717     let Inst{27}    = 0b0;
1718     let Inst{26}    = isNot;
1719     let Inst{25}    = isPredNew;
1720     let Inst{24-21} = MajOp;
1721     let Inst{20-16} = src2;
1722     let Inst{13}    = 0b0;
1723     let Inst{12-11} = src1;
1724     let Inst{10-5}  = offsetBits;
1725     let Inst{4-0}   = dst;
1726   }
1727
1728 let isExtendable = 1, hasSideEffects = 0, addrMode = BaseImmOffset in
1729 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1730                    Operand ImmOp, Operand predImmOp, bits<4>MajOp> {
1731   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1732     let isPredicable = 1 in
1733     def L2_#NAME#_io : T_load_io <mnemonic, RC, MajOp, ImmOp>;
1734
1735     // Predicated
1736     def L2_p#NAME#t_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 0>;
1737     def L2_p#NAME#f_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 0>;
1738
1739     // Predicated new
1740     def L2_p#NAME#tnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 0, 1>;
1741     def L2_p#NAME#fnew_io : T_pload_io <mnemonic, RC, MajOp, predImmOp, 1, 1>;
1742   }
1743 }
1744
1745 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1746   defm loadrb:  LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext, 0b1000>;
1747   defm loadrub: LD_Idxd <"memub", "LDriub", IntRegs, s11_0Ext, u6_0Ext, 0b1001>;
1748 }
1749
1750 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1751   defm loadrh:  LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext, 0b1010>;
1752   defm loadruh: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext, 0b1011>;
1753 }
1754
1755 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in
1756 defm loadri: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext, 0b1100>;
1757
1758 let accessSize = DoubleWordAccess, opExtentAlign = 3, isCodeGenOnly = 0 in
1759 defm loadrd: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext, 0b1110>;
1760
1761 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1762   def L2_loadbsw2_io:   T_load_io<"membh",  IntRegs, 0b0001, s11_1Ext>;
1763   def L2_loadbzw2_io:   T_load_io<"memubh", IntRegs, 0b0011, s11_1Ext>;
1764 }
1765
1766 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in {
1767   def L2_loadbzw4_io: T_load_io<"memubh", DoubleRegs, 0b0101, s11_2Ext>;
1768   def L2_loadbsw4_io: T_load_io<"membh",  DoubleRegs, 0b0111, s11_2Ext>;
1769 }
1770
1771 // Patterns to select load-indexed (i.e. load from base+offset).
1772 multiclass Loadx_pat<PatFrag Load, ValueType VT, PatLeaf ImmPred,
1773                      InstHexagon MI> {
1774   def: Pat<(VT (Load AddrFI:$fi)), (VT (MI AddrFI:$fi, 0))>;
1775   def: Pat<(VT (Load (add (i32 IntRegs:$Rs), ImmPred:$Off))),
1776            (VT (MI IntRegs:$Rs, imm:$Off))>;
1777   def: Pat<(VT (Load (i32 IntRegs:$Rs))), (VT (MI IntRegs:$Rs, 0))>;
1778 }
1779
1780 let AddedComplexity = 20 in {
1781   defm: Loadx_pat<load,           i32, s11_2ExtPred, L2_loadri_io>;
1782   defm: Loadx_pat<load,           i64, s11_3ExtPred, L2_loadrd_io>;
1783   defm: Loadx_pat<atomic_load_8 , i32, s11_0ExtPred, L2_loadrub_io>;
1784   defm: Loadx_pat<atomic_load_16, i32, s11_1ExtPred, L2_loadruh_io>;
1785   defm: Loadx_pat<atomic_load_32, i32, s11_2ExtPred, L2_loadri_io>;
1786   defm: Loadx_pat<atomic_load_64, i64, s11_3ExtPred, L2_loadrd_io>;
1787
1788   defm: Loadx_pat<extloadi1,      i32, s11_0ExtPred, L2_loadrub_io>;
1789   defm: Loadx_pat<extloadi8,      i32, s11_0ExtPred, L2_loadrub_io>;
1790   defm: Loadx_pat<extloadi16,     i32, s11_1ExtPred, L2_loadruh_io>;
1791   defm: Loadx_pat<sextloadi8,     i32, s11_0ExtPred, L2_loadrb_io>;
1792   defm: Loadx_pat<sextloadi16,    i32, s11_1ExtPred, L2_loadrh_io>;
1793   defm: Loadx_pat<zextloadi1,     i32, s11_0ExtPred, L2_loadrub_io>;
1794   defm: Loadx_pat<zextloadi8,     i32, s11_0ExtPred, L2_loadrub_io>;
1795   defm: Loadx_pat<zextloadi16,    i32, s11_1ExtPred, L2_loadruh_io>;
1796   // No sextloadi1.
1797 }
1798
1799 // Sign-extending loads of i1 need to replicate the lowest bit throughout
1800 // the 32-bit value. Since the loaded value can only be 0 or 1, 0-v should
1801 // do the trick.
1802 let AddedComplexity = 20 in
1803 def: Pat<(i32 (sextloadi1 (i32 IntRegs:$Rs))),
1804          (SUB_ri 0, (L2_loadrub_io IntRegs:$Rs, 0))>;
1805
1806 //===----------------------------------------------------------------------===//
1807 // Post increment load
1808 //===----------------------------------------------------------------------===//
1809 //===----------------------------------------------------------------------===//
1810 // Template class for non-predicated post increment loads with immediate offset.
1811 //===----------------------------------------------------------------------===//
1812 let hasSideEffects = 0, addrMode = PostInc in
1813 class T_load_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1814                      bits<4> MajOp >
1815   : LDInstPI <(outs RC:$dst, IntRegs:$dst2),
1816   (ins IntRegs:$src1, ImmOp:$offset),
1817   "$dst = "#mnemonic#"($src1++#$offset)" ,
1818   [],
1819   "$src1 = $dst2" > ,
1820   PredNewRel {
1821     bits<5> dst;
1822     bits<5> src1;
1823     bits<7> offset;
1824     bits<4> offsetBits;
1825
1826     string ImmOpStr = !cast<string>(ImmOp);
1827     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1828                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1829                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1830                                       /* s4_0Imm */ offset{3-0})));
1831     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1832
1833     let IClass = 0b1001;
1834
1835     let Inst{27-25} = 0b101;
1836     let Inst{24-21} = MajOp;
1837     let Inst{20-16} = src1;
1838     let Inst{13-12} = 0b00;
1839     let Inst{8-5} = offsetBits;
1840     let Inst{4-0}   = dst;
1841   }
1842
1843 //===----------------------------------------------------------------------===//
1844 // Template class for predicated post increment loads with immediate offset.
1845 //===----------------------------------------------------------------------===//
1846 let isPredicated = 1, hasSideEffects = 0, addrMode = PostInc in
1847 class T_pload_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
1848                           bits<4> MajOp, bit isPredNot, bit isPredNew >
1849   : LDInst <(outs RC:$dst, IntRegs:$dst2),
1850             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1851   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1852   ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1853   [] ,
1854   "$src2 = $dst2" > ,
1855   PredNewRel {
1856     bits<5> dst;
1857     bits<2> src1;
1858     bits<5> src2;
1859     bits<7> offset;
1860     bits<4> offsetBits;
1861
1862     let isPredicatedNew = isPredNew;
1863     let isPredicatedFalse = isPredNot;
1864
1865     string ImmOpStr = !cast<string>(ImmOp);
1866     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
1867                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1868                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1869                                       /* s4_0Imm */ offset{3-0})));
1870     let hasNewValue = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
1871
1872     let IClass = 0b1001;
1873
1874     let Inst{27-25} = 0b101;
1875     let Inst{24-21} = MajOp;
1876     let Inst{20-16} = src2;
1877     let Inst{13} = 0b1;
1878     let Inst{12} = isPredNew;
1879     let Inst{11} = isPredNot;
1880     let Inst{10-9} = src1;
1881     let Inst{8-5}  = offsetBits;
1882     let Inst{4-0}  = dst;
1883   }
1884
1885 //===----------------------------------------------------------------------===//
1886 // Multiclass for post increment loads with immediate offset.
1887 //===----------------------------------------------------------------------===//
1888
1889 multiclass LD_PostInc <string mnemonic, string BaseOp, RegisterClass RC,
1890                        Operand ImmOp, bits<4> MajOp> {
1891   let BaseOpcode = "POST_"#BaseOp in {
1892     let isPredicable = 1 in
1893     def L2_#NAME#_pi : T_load_pi < mnemonic, RC, ImmOp, MajOp>;
1894
1895     // Predicated
1896     def L2_p#NAME#t_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 0>;
1897     def L2_p#NAME#f_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 0>;
1898
1899     // Predicated new
1900     def L2_p#NAME#tnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 0, 1>;
1901     def L2_p#NAME#fnew_pi : T_pload_pi < mnemonic, RC, ImmOp, MajOp, 1, 1>;
1902   }
1903 }
1904
1905 // post increment byte loads with immediate offset
1906 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
1907   defm loadrb  : LD_PostInc <"memb",  "LDrib", IntRegs, s4_0Imm, 0b1000>;
1908   defm loadrub : LD_PostInc <"memub", "LDriub", IntRegs, s4_0Imm, 0b1001>;
1909 }
1910
1911 // post increment halfword loads with immediate offset
1912 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1913   defm loadrh  : LD_PostInc <"memh",  "LDrih", IntRegs, s4_1Imm, 0b1010>;
1914   defm loadruh : LD_PostInc <"memuh", "LDriuh", IntRegs, s4_1Imm, 0b1011>;
1915 }
1916
1917 // post increment word loads with immediate offset
1918 let accessSize = WordAccess, opExtentAlign = 2, isCodeGenOnly = 0 in
1919 defm loadri : LD_PostInc <"memw", "LDriw", IntRegs, s4_2Imm, 0b1100>;
1920
1921 // post increment doubleword loads with immediate offset
1922 let accessSize = DoubleWordAccess, opExtentAlign = 3, isCodeGenOnly = 0 in
1923 defm loadrd : LD_PostInc <"memd", "LDrid", DoubleRegs, s4_3Imm, 0b1110>;
1924
1925 // Rd=memb[u]h(Rx++#s4:1)
1926 // Rdd=memb[u]h(Rx++#s4:2)
1927 let accessSize = HalfWordAccess, opExtentAlign = 1, isCodeGenOnly = 0 in {
1928   def L2_loadbsw2_pi   : T_load_pi <"membh", IntRegs, s4_1Imm, 0b0001>;
1929   def L2_loadbzw2_pi   : T_load_pi <"memubh", IntRegs, s4_1Imm, 0b0011>;
1930 }
1931 let accessSize = WordAccess, opExtentAlign = 2, hasNewValue = 0,
1932     isCodeGenOnly = 0 in {
1933   def L2_loadbsw4_pi   : T_load_pi <"membh", DoubleRegs, s4_2Imm, 0b0111>;
1934   def L2_loadbzw4_pi   : T_load_pi <"memubh", DoubleRegs, s4_2Imm, 0b0101>;
1935 }
1936
1937 //===----------------------------------------------------------------------===//
1938 // Template class for post increment loads with register offset.
1939 //===----------------------------------------------------------------------===//
1940 let hasSideEffects = 0, addrMode = PostInc in
1941 class T_load_pr <string mnemonic, RegisterClass RC, bits<4> MajOp,
1942                        MemAccessSize AccessSz>
1943   : LDInstPI <(outs RC:$dst, IntRegs:$_dst_),
1944               (ins IntRegs:$src1, ModRegs:$src2),
1945   "$dst = "#mnemonic#"($src1++$src2)" ,
1946   [], "$src1 = $_dst_" > {
1947     bits<5> dst;
1948     bits<5> src1;
1949     bits<1> src2;
1950
1951     let accessSize = AccessSz;
1952     let IClass = 0b1001;
1953
1954     let Inst{27-25} = 0b110;
1955     let Inst{24-21} = MajOp;
1956     let Inst{20-16} = src1;
1957     let Inst{13}    = src2;
1958     let Inst{12}    = 0b0;
1959     let Inst{7}     = 0b0;
1960     let Inst{4-0}   = dst;
1961   }
1962
1963 let hasNewValue = 1, isCodeGenOnly = 0 in {
1964   def L2_loadrb_pr  : T_load_pr <"memb",  IntRegs, 0b1000, ByteAccess>;
1965   def L2_loadrub_pr : T_load_pr <"memub", IntRegs, 0b1001, ByteAccess>;
1966   def L2_loadrh_pr  : T_load_pr <"memh",  IntRegs, 0b1010, HalfWordAccess>;
1967   def L2_loadruh_pr : T_load_pr <"memuh", IntRegs, 0b1011, HalfWordAccess>;
1968   def L2_loadri_pr  : T_load_pr <"memw",  IntRegs, 0b1100, WordAccess>;
1969
1970   def L2_loadbzw2_pr : T_load_pr <"memubh", IntRegs, 0b0011, HalfWordAccess>;
1971 }
1972
1973 let isCodeGenOnly = 0 in {
1974 def L2_loadrd_pr   : T_load_pr <"memd", DoubleRegs, 0b1110, DoubleWordAccess>;
1975 def L2_loadbzw4_pr : T_load_pr <"memubh", DoubleRegs, 0b0101, WordAccess>;
1976 }
1977
1978 // Load predicate.
1979 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1980 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1981 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1982             (ins MEMri:$addr),
1983             "Error; should not emit",
1984             []>;
1985
1986 let Defs = [R29, R30, R31], Uses = [R30], hasSideEffects = 0, isCodeGenOnly = 0 in
1987   def L2_deallocframe : LDInst<(outs), (ins),
1988                      "deallocframe",
1989                      []> {
1990     let IClass = 0b1001;
1991
1992     let Inst{27-16} = 0b000000011110;
1993     let Inst{13} = 0b0;
1994     let Inst{4-0} = 0b11110;
1995 }
1996
1997 // Load / Post increment circular addressing mode.
1998 let Uses = [CS], hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
1999 class T_load_pcr<string mnemonic, RegisterClass RC, bits<4> MajOp>
2000   : LDInst <(outs RC:$dst, IntRegs:$_dst_),
2001             (ins IntRegs:$Rz, ModRegs:$Mu),
2002   "$dst = "#mnemonic#"($Rz ++ I:circ($Mu))", [],
2003   "$Rz = $_dst_" > {
2004     bits<5> dst;
2005     bits<5> Rz;
2006     bit Mu;
2007
2008     let IClass = 0b1001;
2009
2010     let Inst{27-25} = 0b100;
2011     let Inst{24-21} = MajOp;
2012     let Inst{20-16} = Rz;
2013     let Inst{13} = Mu;
2014     let Inst{12} = 0b0;
2015     let Inst{9} = 0b1;
2016     let Inst{7} = 0b0;
2017     let Inst{4-0} = dst;
2018  }
2019
2020 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
2021   def L2_loadrb_pcr  : T_load_pcr <"memb",  IntRegs, 0b1000>;
2022   def L2_loadrub_pcr : T_load_pcr <"memub", IntRegs, 0b1001>;
2023 }
2024
2025 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
2026   def L2_loadrh_pcr   : T_load_pcr <"memh",   IntRegs, 0b1010>;
2027   def L2_loadruh_pcr  : T_load_pcr <"memuh",  IntRegs, 0b1011>;
2028   def L2_loadbsw2_pcr : T_load_pcr <"membh",  IntRegs, 0b0001>;
2029   def L2_loadbzw2_pcr : T_load_pcr <"memubh", IntRegs, 0b0011>;
2030 }
2031
2032 let accessSize = WordAccess, isCodeGenOnly = 0 in {
2033   def  L2_loadri_pcr  : T_load_pcr <"memw", IntRegs, 0b1100>;
2034   let hasNewValue = 0 in {
2035     def L2_loadbzw4_pcr : T_load_pcr <"memubh", DoubleRegs, 0b0101>;
2036     def L2_loadbsw4_pcr : T_load_pcr <"membh",  DoubleRegs, 0b0111>;
2037   }
2038 }
2039
2040 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
2041 def L2_loadrd_pcr  : T_load_pcr <"memd", DoubleRegs, 0b1110>;
2042
2043 //===----------------------------------------------------------------------===//
2044 // Circular loads with immediate offset.
2045 //===----------------------------------------------------------------------===//
2046 let Uses = [CS], mayLoad = 1, hasSideEffects = 0, hasNewValue = 1 in
2047 class T_load_pci <string mnemonic, RegisterClass RC,
2048                   Operand ImmOp, bits<4> MajOp>
2049   : LDInstPI<(outs RC:$dst, IntRegs:$_dst_),
2050              (ins IntRegs:$Rz, ImmOp:$offset, ModRegs:$Mu),
2051   "$dst = "#mnemonic#"($Rz ++ #$offset:circ($Mu))", [],
2052   "$Rz = $_dst_"> {
2053     bits<5> dst;
2054     bits<5> Rz;
2055     bits<1> Mu;
2056     bits<7> offset;
2057     bits<4> offsetBits;
2058
2059     string ImmOpStr = !cast<string>(ImmOp);
2060     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
2061                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
2062                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
2063                                       /* s4_0Imm */ offset{3-0})));
2064     let IClass      = 0b1001;
2065     let Inst{27-25} = 0b100;
2066     let Inst{24-21} = MajOp;
2067     let Inst{20-16} = Rz;
2068     let Inst{13}    = Mu;
2069     let Inst{12}    = 0b0;
2070     let Inst{9}     = 0b0;
2071     let Inst{8-5}   = offsetBits;
2072     let Inst{4-0}   = dst;
2073   }
2074
2075 // Byte variants of circ load
2076 let accessSize = ByteAccess, isCodeGenOnly = 0 in {
2077   def L2_loadrb_pci  : T_load_pci <"memb",  IntRegs, s4_0Imm, 0b1000>;
2078   def L2_loadrub_pci : T_load_pci <"memub", IntRegs, s4_0Imm, 0b1001>;
2079 }
2080
2081 // Half word variants of circ load
2082 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
2083   def L2_loadrh_pci   : T_load_pci <"memh",   IntRegs, s4_1Imm, 0b1010>;
2084   def L2_loadruh_pci  : T_load_pci <"memuh",  IntRegs, s4_1Imm, 0b1011>;
2085   def L2_loadbzw2_pci : T_load_pci <"memubh", IntRegs, s4_1Imm, 0b0011>;
2086   def L2_loadbsw2_pci : T_load_pci <"membh",  IntRegs, s4_1Imm, 0b0001>;
2087 }
2088
2089 // Word variants of circ load
2090 let accessSize = WordAccess, isCodeGenOnly = 0 in
2091 def L2_loadri_pci   : T_load_pci <"memw",   IntRegs,    s4_2Imm, 0b1100>;
2092
2093 let accessSize = WordAccess, hasNewValue = 0, isCodeGenOnly = 0 in {
2094   def L2_loadbzw4_pci : T_load_pci <"memubh", DoubleRegs, s4_2Imm, 0b0101>;
2095   def L2_loadbsw4_pci : T_load_pci <"membh",  DoubleRegs, s4_2Imm, 0b0111>;
2096 }
2097
2098 let accessSize = DoubleWordAccess, hasNewValue = 0, isCodeGenOnly = 0 in
2099 def L2_loadrd_pci : T_load_pci <"memd", DoubleRegs, s4_3Imm, 0b1110>;
2100
2101 // L[24]_load[wd]_locked: Load word/double with lock.
2102 let isSoloAX = 1 in
2103 class T_load_locked <string mnemonic, RegisterClass RC>
2104   : LD0Inst <(outs RC:$dst),
2105              (ins IntRegs:$src),
2106     "$dst = "#mnemonic#"($src)"> {
2107     bits<5> dst;
2108     bits<5> src;
2109     let IClass = 0b1001;
2110     let Inst{27-21} = 0b0010000;
2111     let Inst{20-16} = src;
2112     let Inst{13-12} = !if (!eq(mnemonic, "memd_locked"), 0b01, 0b00);
2113     let Inst{4-0} = dst;
2114 }
2115 let hasNewValue = 1, accessSize = WordAccess, opNewValue = 0, isCodeGenOnly = 0 in
2116   def L2_loadw_locked : T_load_locked <"memw_locked", IntRegs>;
2117 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
2118   def L4_loadd_locked : T_load_locked <"memd_locked", DoubleRegs>;
2119
2120 // S[24]_store[wd]_locked: Store word/double conditionally.
2121 let isSoloAX = 1, isPredicateLate = 1 in
2122 class T_store_locked <string mnemonic, RegisterClass RC>
2123   : ST0Inst <(outs PredRegs:$Pd), (ins IntRegs:$Rs, RC:$Rt),
2124     mnemonic#"($Rs, $Pd) = $Rt"> {
2125     bits<2> Pd;
2126     bits<5> Rs;
2127     bits<5> Rt;
2128
2129     let IClass = 0b1010;
2130     let Inst{27-23} = 0b00001;
2131     let Inst{22} = !if (!eq(mnemonic, "memw_locked"), 0b0, 0b1);
2132     let Inst{21} = 0b1;
2133     let Inst{20-16} = Rs;
2134     let Inst{12-8} = Rt;
2135     let Inst{1-0} = Pd;
2136 }
2137
2138 let accessSize = WordAccess, isCodeGenOnly = 0 in
2139 def S2_storew_locked : T_store_locked <"memw_locked", IntRegs>;
2140
2141 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
2142 def S4_stored_locked : T_store_locked <"memd_locked", DoubleRegs>;
2143
2144 //===----------------------------------------------------------------------===//
2145 // Bit-reversed loads with auto-increment register
2146 //===----------------------------------------------------------------------===//
2147 let hasSideEffects = 0 in
2148 class T_load_pbr<string mnemonic, RegisterClass RC,
2149                             MemAccessSize addrSize, bits<4> majOp>
2150   : LDInst
2151     <(outs RC:$dst, IntRegs:$_dst_),
2152      (ins IntRegs:$Rz, ModRegs:$Mu),
2153      "$dst = "#mnemonic#"($Rz ++ $Mu:brev)" ,
2154       [] , "$Rz = $_dst_" > {
2155
2156       let accessSize = addrSize;
2157
2158       bits<5> dst;
2159       bits<5> Rz;
2160       bits<1> Mu;
2161
2162       let IClass = 0b1001;
2163
2164       let Inst{27-25} = 0b111;
2165       let Inst{24-21} = majOp;
2166       let Inst{20-16} = Rz;
2167       let Inst{13} = Mu;
2168       let Inst{12} = 0b0;
2169       let Inst{7} = 0b0;
2170       let Inst{4-0} = dst;
2171   }
2172
2173 let hasNewValue =1, opNewValue = 0, isCodeGenOnly = 0 in {
2174   def L2_loadrb_pbr   : T_load_pbr <"memb",  IntRegs, ByteAccess, 0b1000>;
2175   def L2_loadrub_pbr  : T_load_pbr <"memub", IntRegs, ByteAccess, 0b1001>;
2176   def L2_loadrh_pbr   : T_load_pbr <"memh",  IntRegs, HalfWordAccess, 0b1010>;
2177   def L2_loadruh_pbr  : T_load_pbr <"memuh", IntRegs, HalfWordAccess, 0b1011>;
2178   def L2_loadbsw2_pbr : T_load_pbr <"membh", IntRegs, HalfWordAccess, 0b0001>;
2179   def L2_loadbzw2_pbr : T_load_pbr <"memubh", IntRegs, HalfWordAccess, 0b0011>;
2180   def L2_loadri_pbr : T_load_pbr <"memw", IntRegs, WordAccess, 0b1100>;
2181 }
2182
2183 let isCodeGenOnly = 0 in {
2184 def L2_loadbzw4_pbr : T_load_pbr <"memubh", DoubleRegs, WordAccess, 0b0101>;
2185 def L2_loadbsw4_pbr : T_load_pbr <"membh",  DoubleRegs, WordAccess, 0b0111>;
2186 def L2_loadrd_pbr : T_load_pbr <"memd", DoubleRegs, DoubleWordAccess, 0b1110>;
2187 }
2188
2189 //===----------------------------------------------------------------------===//
2190 // LD -
2191 //===----------------------------------------------------------------------===//
2192
2193 //===----------------------------------------------------------------------===//
2194 // MTYPE/ALU +
2195 //===----------------------------------------------------------------------===//
2196 //===----------------------------------------------------------------------===//
2197 // MTYPE/ALU -
2198 //===----------------------------------------------------------------------===//
2199
2200 //===----------------------------------------------------------------------===//
2201 // MTYPE/COMPLEX +
2202 //===----------------------------------------------------------------------===//
2203 //===----------------------------------------------------------------------===//
2204 // MTYPE/COMPLEX -
2205 //===----------------------------------------------------------------------===//
2206
2207 //===----------------------------------------------------------------------===//
2208 // MTYPE/MPYH +
2209 //===----------------------------------------------------------------------===//
2210
2211 //===----------------------------------------------------------------------===//
2212 // Template Class
2213 // MPYS / Multipy signed/unsigned halfwords
2214 //Rd=mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
2215 //===----------------------------------------------------------------------===//
2216
2217 let hasNewValue = 1, opNewValue = 0 in
2218 class T_M2_mpy < bits<2> LHbits, bit isSat, bit isRnd,
2219                  bit hasShift, bit isUnsigned>
2220   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
2221   "$Rd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
2222                                        #", $Rt."#!if(LHbits{0},"h)","l)")
2223                                        #!if(hasShift,":<<1","")
2224                                        #!if(isRnd,":rnd","")
2225                                        #!if(isSat,":sat",""),
2226   [], "", M_tc_3x_SLOT23 > {
2227     bits<5> Rd;
2228     bits<5> Rs;
2229     bits<5> Rt;
2230
2231     let IClass = 0b1110;
2232
2233     let Inst{27-24} = 0b1100;
2234     let Inst{23} = hasShift;
2235     let Inst{22} = isUnsigned;
2236     let Inst{21} = isRnd;
2237     let Inst{7} = isSat;
2238     let Inst{6-5} = LHbits;
2239     let Inst{4-0} = Rd;
2240     let Inst{20-16} = Rs;
2241     let Inst{12-8} = Rt;
2242   }
2243
2244 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2245 let isCodeGenOnly = 0 in {
2246 def M2_mpy_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 0>;
2247 def M2_mpy_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 0>;
2248 def M2_mpy_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 0>;
2249 def M2_mpy_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 0>;
2250 def M2_mpy_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 0>;
2251 def M2_mpy_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 0>;
2252 def M2_mpy_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 0>;
2253 def M2_mpy_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 0>;
2254 }
2255
2256 //Rd=mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2257 let isCodeGenOnly = 0 in {
2258 def M2_mpyu_ll_s1: T_M2_mpy<0b00, 0, 0, 1, 1>;
2259 def M2_mpyu_ll_s0: T_M2_mpy<0b00, 0, 0, 0, 1>;
2260 def M2_mpyu_lh_s1: T_M2_mpy<0b01, 0, 0, 1, 1>;
2261 def M2_mpyu_lh_s0: T_M2_mpy<0b01, 0, 0, 0, 1>;
2262 def M2_mpyu_hl_s1: T_M2_mpy<0b10, 0, 0, 1, 1>;
2263 def M2_mpyu_hl_s0: T_M2_mpy<0b10, 0, 0, 0, 1>;
2264 def M2_mpyu_hh_s1: T_M2_mpy<0b11, 0, 0, 1, 1>;
2265 def M2_mpyu_hh_s0: T_M2_mpy<0b11, 0, 0, 0, 1>;
2266 }
2267
2268 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1]:rnd
2269 let isCodeGenOnly = 0 in {
2270 def M2_mpy_rnd_ll_s1: T_M2_mpy <0b00, 0, 1, 1, 0>;
2271 def M2_mpy_rnd_ll_s0: T_M2_mpy <0b00, 0, 1, 0, 0>;
2272 def M2_mpy_rnd_lh_s1: T_M2_mpy <0b01, 0, 1, 1, 0>;
2273 def M2_mpy_rnd_lh_s0: T_M2_mpy <0b01, 0, 1, 0, 0>;
2274 def M2_mpy_rnd_hl_s1: T_M2_mpy <0b10, 0, 1, 1, 0>;
2275 def M2_mpy_rnd_hl_s0: T_M2_mpy <0b10, 0, 1, 0, 0>;
2276 def M2_mpy_rnd_hh_s1: T_M2_mpy <0b11, 0, 1, 1, 0>;
2277 def M2_mpy_rnd_hh_s0: T_M2_mpy <0b11, 0, 1, 0, 0>;
2278 }
2279
2280 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2281 //Rd=mpy(Rs.[H|L],Rt.[H|L])[:<<1][:rnd][:sat]
2282 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2283   def M2_mpy_sat_ll_s1: T_M2_mpy <0b00, 1, 0, 1, 0>;
2284   def M2_mpy_sat_ll_s0: T_M2_mpy <0b00, 1, 0, 0, 0>;
2285   def M2_mpy_sat_lh_s1: T_M2_mpy <0b01, 1, 0, 1, 0>;
2286   def M2_mpy_sat_lh_s0: T_M2_mpy <0b01, 1, 0, 0, 0>;
2287   def M2_mpy_sat_hl_s1: T_M2_mpy <0b10, 1, 0, 1, 0>;
2288   def M2_mpy_sat_hl_s0: T_M2_mpy <0b10, 1, 0, 0, 0>;
2289   def M2_mpy_sat_hh_s1: T_M2_mpy <0b11, 1, 0, 1, 0>;
2290   def M2_mpy_sat_hh_s0: T_M2_mpy <0b11, 1, 0, 0, 0>;
2291
2292   def M2_mpy_sat_rnd_ll_s1: T_M2_mpy <0b00, 1, 1, 1, 0>;
2293   def M2_mpy_sat_rnd_ll_s0: T_M2_mpy <0b00, 1, 1, 0, 0>;
2294   def M2_mpy_sat_rnd_lh_s1: T_M2_mpy <0b01, 1, 1, 1, 0>;
2295   def M2_mpy_sat_rnd_lh_s0: T_M2_mpy <0b01, 1, 1, 0, 0>;
2296   def M2_mpy_sat_rnd_hl_s1: T_M2_mpy <0b10, 1, 1, 1, 0>;
2297   def M2_mpy_sat_rnd_hl_s0: T_M2_mpy <0b10, 1, 1, 0, 0>;
2298   def M2_mpy_sat_rnd_hh_s1: T_M2_mpy <0b11, 1, 1, 1, 0>;
2299   def M2_mpy_sat_rnd_hh_s0: T_M2_mpy <0b11, 1, 1, 0, 0>;
2300 }
2301
2302 //===----------------------------------------------------------------------===//
2303 // Template Class
2304 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2305 // result from the accumulator.
2306 //Rx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2307 //===----------------------------------------------------------------------===//
2308
2309 let hasNewValue = 1, opNewValue = 0 in
2310 class T_M2_mpy_acc < bits<2> LHbits, bit isSat, bit isNac,
2311                  bit hasShift, bit isUnsigned >
2312   : MInst_acc<(outs IntRegs:$Rx), (ins IntRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2313   "$Rx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2314                               #"($Rs."#!if(LHbits{1},"h","l")
2315                               #", $Rt."#!if(LHbits{0},"h)","l)")
2316                               #!if(hasShift,":<<1","")
2317                               #!if(isSat,":sat",""),
2318   [], "$dst2 = $Rx", M_tc_3x_SLOT23 > {
2319     bits<5> Rx;
2320     bits<5> Rs;
2321     bits<5> Rt;
2322
2323     let IClass = 0b1110;
2324     let Inst{27-24} = 0b1110;
2325     let Inst{23} = hasShift;
2326     let Inst{22} = isUnsigned;
2327     let Inst{21} = isNac;
2328     let Inst{7} = isSat;
2329     let Inst{6-5} = LHbits;
2330     let Inst{4-0} = Rx;
2331     let Inst{20-16} = Rs;
2332     let Inst{12-8} = Rt;
2333   }
2334
2335 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2336 let isCodeGenOnly = 0 in {
2337 def M2_mpy_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 0>;
2338 def M2_mpy_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 0>;
2339 def M2_mpy_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 0>;
2340 def M2_mpy_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 0>;
2341 def M2_mpy_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 0>;
2342 def M2_mpy_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 0>;
2343 def M2_mpy_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 0>;
2344 def M2_mpy_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 0>;
2345 }
2346
2347 //Rx += mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2348 let isCodeGenOnly = 0 in {
2349 def M2_mpyu_acc_ll_s1: T_M2_mpy_acc <0b00, 0, 0, 1, 1>;
2350 def M2_mpyu_acc_ll_s0: T_M2_mpy_acc <0b00, 0, 0, 0, 1>;
2351 def M2_mpyu_acc_lh_s1: T_M2_mpy_acc <0b01, 0, 0, 1, 1>;
2352 def M2_mpyu_acc_lh_s0: T_M2_mpy_acc <0b01, 0, 0, 0, 1>;
2353 def M2_mpyu_acc_hl_s1: T_M2_mpy_acc <0b10, 0, 0, 1, 1>;
2354 def M2_mpyu_acc_hl_s0: T_M2_mpy_acc <0b10, 0, 0, 0, 1>;
2355 def M2_mpyu_acc_hh_s1: T_M2_mpy_acc <0b11, 0, 0, 1, 1>;
2356 def M2_mpyu_acc_hh_s0: T_M2_mpy_acc <0b11, 0, 0, 0, 1>;
2357 }
2358
2359 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]
2360 let isCodeGenOnly = 0 in {
2361 def M2_mpy_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 0>;
2362 def M2_mpy_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 0>;
2363 def M2_mpy_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 0>;
2364 def M2_mpy_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 0>;
2365 def M2_mpy_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 0>;
2366 def M2_mpy_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 0>;
2367 def M2_mpy_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 0>;
2368 def M2_mpy_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 0>;
2369 }
2370
2371 //Rx -= mpyu(Rs.[H|L],Rt.[H|L])[:<<1]
2372 let isCodeGenOnly = 0 in {
2373 def M2_mpyu_nac_ll_s1: T_M2_mpy_acc <0b00, 0, 1, 1, 1>;
2374 def M2_mpyu_nac_ll_s0: T_M2_mpy_acc <0b00, 0, 1, 0, 1>;
2375 def M2_mpyu_nac_lh_s1: T_M2_mpy_acc <0b01, 0, 1, 1, 1>;
2376 def M2_mpyu_nac_lh_s0: T_M2_mpy_acc <0b01, 0, 1, 0, 1>;
2377 def M2_mpyu_nac_hl_s1: T_M2_mpy_acc <0b10, 0, 1, 1, 1>;
2378 def M2_mpyu_nac_hl_s0: T_M2_mpy_acc <0b10, 0, 1, 0, 1>;
2379 def M2_mpyu_nac_hh_s1: T_M2_mpy_acc <0b11, 0, 1, 1, 1>;
2380 def M2_mpyu_nac_hh_s0: T_M2_mpy_acc <0b11, 0, 1, 0, 1>;
2381 }
2382
2383 //Rx += mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2384 let isCodeGenOnly = 0 in {
2385 def M2_mpy_acc_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 0, 1, 0>;
2386 def M2_mpy_acc_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 0, 0, 0>;
2387 def M2_mpy_acc_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 0, 1, 0>;
2388 def M2_mpy_acc_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 0, 0, 0>;
2389 def M2_mpy_acc_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 0, 1, 0>;
2390 def M2_mpy_acc_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 0, 0, 0>;
2391 def M2_mpy_acc_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 0, 1, 0>;
2392 def M2_mpy_acc_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 0, 0, 0>;
2393 }
2394
2395 //Rx -= mpy(Rs.[H|L],Rt.[H|L])[:<<1]:sat
2396 let isCodeGenOnly = 0 in {
2397 def M2_mpy_nac_sat_ll_s1: T_M2_mpy_acc <0b00, 1, 1, 1, 0>;
2398 def M2_mpy_nac_sat_ll_s0: T_M2_mpy_acc <0b00, 1, 1, 0, 0>;
2399 def M2_mpy_nac_sat_lh_s1: T_M2_mpy_acc <0b01, 1, 1, 1, 0>;
2400 def M2_mpy_nac_sat_lh_s0: T_M2_mpy_acc <0b01, 1, 1, 0, 0>;
2401 def M2_mpy_nac_sat_hl_s1: T_M2_mpy_acc <0b10, 1, 1, 1, 0>;
2402 def M2_mpy_nac_sat_hl_s0: T_M2_mpy_acc <0b10, 1, 1, 0, 0>;
2403 def M2_mpy_nac_sat_hh_s1: T_M2_mpy_acc <0b11, 1, 1, 1, 0>;
2404 def M2_mpy_nac_sat_hh_s0: T_M2_mpy_acc <0b11, 1, 1, 0, 0>;
2405 }
2406
2407 //===----------------------------------------------------------------------===//
2408 // Template Class
2409 // MPYS / Multipy signed/unsigned halfwords and add/subtract the
2410 // result from the 64-bit destination register.
2411 //Rxx [-+]= mpy[u](Rs.[H|L],Rt.[H|L])[:<<1][:sat]
2412 //===----------------------------------------------------------------------===//
2413
2414 class T_M2_mpyd_acc < bits<2> LHbits, bit isNac, bit hasShift, bit isUnsigned>
2415   : MInst_acc<(outs DoubleRegs:$Rxx),
2416               (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
2417   "$Rxx "#!if(isNac,"-= ","+= ")#!if(isUnsigned,"mpyu","mpy")
2418                                 #"($Rs."#!if(LHbits{1},"h","l")
2419                                 #", $Rt."#!if(LHbits{0},"h)","l)")
2420                                 #!if(hasShift,":<<1",""),
2421   [], "$dst2 = $Rxx", M_tc_3x_SLOT23 > {
2422     bits<5> Rxx;
2423     bits<5> Rs;
2424     bits<5> Rt;
2425
2426     let IClass = 0b1110;
2427
2428     let Inst{27-24} = 0b0110;
2429     let Inst{23} = hasShift;
2430     let Inst{22} = isUnsigned;
2431     let Inst{21} = isNac;
2432     let Inst{7} = 0;
2433     let Inst{6-5} = LHbits;
2434     let Inst{4-0} = Rxx;
2435     let Inst{20-16} = Rs;
2436     let Inst{12-8} = Rt;
2437   }
2438
2439 let isCodeGenOnly = 0 in {
2440 def M2_mpyd_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 0>;
2441 def M2_mpyd_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 0>;
2442 def M2_mpyd_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 0>;
2443 def M2_mpyd_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 0>;
2444
2445 def M2_mpyd_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 0>;
2446 def M2_mpyd_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 0>;
2447 def M2_mpyd_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 0>;
2448 def M2_mpyd_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 0>;
2449
2450 def M2_mpyd_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 0>;
2451 def M2_mpyd_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 0>;
2452 def M2_mpyd_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 0>;
2453 def M2_mpyd_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 0>;
2454
2455 def M2_mpyd_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 0>;
2456 def M2_mpyd_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 0>;
2457 def M2_mpyd_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 0>;
2458 def M2_mpyd_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 0>;
2459
2460 def M2_mpyud_acc_hh_s0: T_M2_mpyd_acc <0b11, 0, 0, 1>;
2461 def M2_mpyud_acc_hl_s0: T_M2_mpyd_acc <0b10, 0, 0, 1>;
2462 def M2_mpyud_acc_lh_s0: T_M2_mpyd_acc <0b01, 0, 0, 1>;
2463 def M2_mpyud_acc_ll_s0: T_M2_mpyd_acc <0b00, 0, 0, 1>;
2464
2465 def M2_mpyud_acc_hh_s1: T_M2_mpyd_acc <0b11, 0, 1, 1>;
2466 def M2_mpyud_acc_hl_s1: T_M2_mpyd_acc <0b10, 0, 1, 1>;
2467 def M2_mpyud_acc_lh_s1: T_M2_mpyd_acc <0b01, 0, 1, 1>;
2468 def M2_mpyud_acc_ll_s1: T_M2_mpyd_acc <0b00, 0, 1, 1>;
2469
2470 def M2_mpyud_nac_hh_s0: T_M2_mpyd_acc <0b11, 1, 0, 1>;
2471 def M2_mpyud_nac_hl_s0: T_M2_mpyd_acc <0b10, 1, 0, 1>;
2472 def M2_mpyud_nac_lh_s0: T_M2_mpyd_acc <0b01, 1, 0, 1>;
2473 def M2_mpyud_nac_ll_s0: T_M2_mpyd_acc <0b00, 1, 0, 1>;
2474
2475 def M2_mpyud_nac_hh_s1: T_M2_mpyd_acc <0b11, 1, 1, 1>;
2476 def M2_mpyud_nac_hl_s1: T_M2_mpyd_acc <0b10, 1, 1, 1>;
2477 def M2_mpyud_nac_lh_s1: T_M2_mpyd_acc <0b01, 1, 1, 1>;
2478 def M2_mpyud_nac_ll_s1: T_M2_mpyd_acc <0b00, 1, 1, 1>;
2479 }
2480
2481 //===----------------------------------------------------------------------===//
2482 // Template Class -- Vector Multipy
2483 // Used for complex multiply real or imaginary, dual multiply and even halfwords
2484 //===----------------------------------------------------------------------===//
2485 class T_M2_vmpy < string opc, bits<3> MajOp, bits<3> MinOp, bit hasShift,
2486                   bit isRnd, bit isSat >
2487   : MInst <(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
2488   "$Rdd = "#opc#"($Rss, $Rtt)"#!if(hasShift,":<<1","")
2489                               #!if(isRnd,":rnd","")
2490                               #!if(isSat,":sat",""),
2491   [] > {
2492     bits<5> Rdd;
2493     bits<5> Rss;
2494     bits<5> Rtt;
2495
2496     let IClass = 0b1110;
2497
2498     let Inst{27-24} = 0b1000;
2499     let Inst{23-21} = MajOp;
2500     let Inst{7-5} = MinOp;
2501     let Inst{4-0} = Rdd;
2502     let Inst{20-16} = Rss;
2503     let Inst{12-8} = Rtt;
2504   }
2505
2506 // Vector complex multiply imaginary: Rdd=vcmpyi(Rss,Rtt)[:<<1]:sat
2507 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
2508 def M2_vcmpy_s1_sat_i: T_M2_vmpy <"vcmpyi", 0b110, 0b110, 1, 0, 1>;
2509 def M2_vcmpy_s0_sat_i: T_M2_vmpy <"vcmpyi", 0b010, 0b110, 0, 0, 1>;
2510 }
2511
2512 // Vector complex multiply real: Rdd=vcmpyr(Rss,Rtt)[:<<1]:sat
2513 let isCodeGenOnly = 0 in {
2514 def M2_vcmpy_s1_sat_r: T_M2_vmpy <"vcmpyr", 0b101, 0b110, 1, 0, 1>;
2515 def M2_vcmpy_s0_sat_r: T_M2_vmpy <"vcmpyr", 0b001, 0b110, 0, 0, 1>;
2516 }
2517
2518 // Vector dual multiply: Rdd=vdmpy(Rss,Rtt)[:<<1]:sat
2519 let isCodeGenOnly = 0 in {
2520 def M2_vdmpys_s1: T_M2_vmpy <"vdmpy", 0b100, 0b100, 1, 0, 1>;
2521 def M2_vdmpys_s0: T_M2_vmpy <"vdmpy", 0b000, 0b100, 0, 0, 1>;
2522 }
2523
2524 // Vector multiply even halfwords: Rdd=vmpyeh(Rss,Rtt)[:<<1]:sat
2525 let isCodeGenOnly = 0 in {
2526 def M2_vmpy2es_s1: T_M2_vmpy <"vmpyeh", 0b100, 0b110, 1, 0, 1>;
2527 def M2_vmpy2es_s0: T_M2_vmpy <"vmpyeh", 0b000, 0b110, 0, 0, 1>;
2528 }
2529
2530 //Rdd=vmpywoh(Rss,Rtt)[:<<1][:rnd]:sat
2531 let isCodeGenOnly = 0 in {
2532 def M2_mmpyh_s0:  T_M2_vmpy <"vmpywoh", 0b000, 0b111, 0, 0, 1>;
2533 def M2_mmpyh_s1:  T_M2_vmpy <"vmpywoh", 0b100, 0b111, 1, 0, 1>;
2534 def M2_mmpyh_rs0: T_M2_vmpy <"vmpywoh", 0b001, 0b111, 0, 1, 1>;
2535 def M2_mmpyh_rs1: T_M2_vmpy <"vmpywoh", 0b101, 0b111, 1, 1, 1>;
2536 }
2537
2538 //Rdd=vmpyweh(Rss,Rtt)[:<<1][:rnd]:sat
2539 let isCodeGenOnly = 0 in {
2540 def M2_mmpyl_s0:  T_M2_vmpy <"vmpyweh", 0b000, 0b101, 0, 0, 1>;
2541 def M2_mmpyl_s1:  T_M2_vmpy <"vmpyweh", 0b100, 0b101, 1, 0, 1>;
2542 def M2_mmpyl_rs0: T_M2_vmpy <"vmpyweh", 0b001, 0b101, 0, 1, 1>;
2543 def M2_mmpyl_rs1: T_M2_vmpy <"vmpyweh", 0b101, 0b101, 1, 1, 1>;
2544 }
2545
2546 //Rdd=vmpywouh(Rss,Rtt)[:<<1][:rnd]:sat
2547 let isCodeGenOnly = 0 in {
2548 def M2_mmpyuh_s0:  T_M2_vmpy <"vmpywouh", 0b010, 0b111, 0, 0, 1>;
2549 def M2_mmpyuh_s1:  T_M2_vmpy <"vmpywouh", 0b110, 0b111, 1, 0, 1>;
2550 def M2_mmpyuh_rs0: T_M2_vmpy <"vmpywouh", 0b011, 0b111, 0, 1, 1>;
2551 def M2_mmpyuh_rs1: T_M2_vmpy <"vmpywouh", 0b111, 0b111, 1, 1, 1>;
2552 }
2553
2554 //Rdd=vmpyweuh(Rss,Rtt)[:<<1][:rnd]:sat
2555 let isCodeGenOnly = 0 in {
2556 def M2_mmpyul_s0:  T_M2_vmpy <"vmpyweuh", 0b010, 0b101, 0, 0, 1>;
2557 def M2_mmpyul_s1:  T_M2_vmpy <"vmpyweuh", 0b110, 0b101, 1, 0, 1>;
2558 def M2_mmpyul_rs0: T_M2_vmpy <"vmpyweuh", 0b011, 0b101, 0, 1, 1>;
2559 def M2_mmpyul_rs1: T_M2_vmpy <"vmpyweuh", 0b111, 0b101, 1, 1, 1>;
2560 }
2561
2562 let hasNewValue = 1, opNewValue = 0 in
2563 class T_MType_mpy <string mnemonic, bits<4> RegTyBits, RegisterClass RC,
2564                    bits<3> MajOp, bits<3> MinOp, bit isSat = 0, bit isRnd = 0,
2565                    string op2Suffix = "", bit isRaw = 0, bit isHi = 0 >
2566   : MInst <(outs IntRegs:$dst), (ins RC:$src1, RC:$src2),
2567   "$dst = "#mnemonic
2568            #"($src1, $src2"#op2Suffix#")"
2569            #!if(MajOp{2}, ":<<1", "")
2570            #!if(isRnd, ":rnd", "")
2571            #!if(isSat, ":sat", "")
2572            #!if(isRaw, !if(isHi, ":raw:hi", ":raw:lo"), ""), [] > {
2573     bits<5> dst;
2574     bits<5> src1;
2575     bits<5> src2;
2576
2577     let IClass = 0b1110;
2578
2579     let Inst{27-24} = RegTyBits;
2580     let Inst{23-21} = MajOp;
2581     let Inst{20-16} = src1;
2582     let Inst{13}    = 0b0;
2583     let Inst{12-8}  = src2;
2584     let Inst{7-5}   = MinOp;
2585     let Inst{4-0}   = dst;
2586   }
2587
2588 class T_MType_vrcmpy <string mnemonic, bits<3> MajOp, bits<3> MinOp, bit isHi>
2589   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, 1, 1, "", 1, isHi>;
2590
2591 class T_MType_dd  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2592                    bit isSat = 0, bit isRnd = 0 >
2593   : T_MType_mpy <mnemonic, 0b1001, DoubleRegs, MajOp, MinOp, isSat, isRnd>;
2594
2595 class T_MType_rr1  <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2596                     bit isSat = 0, bit isRnd = 0 >
2597   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd>;
2598
2599 class T_MType_rr2 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2600                    bit isSat = 0, bit isRnd = 0, string op2str = "" >
2601   : T_MType_mpy<mnemonic, 0b1101, IntRegs, MajOp, MinOp, isSat, isRnd, op2str>;
2602
2603 let isCodeGenOnly = 0 in {
2604 def M2_vradduh    : T_MType_dd <"vradduh", 0b000, 0b001, 0, 0>;
2605 def M2_vdmpyrs_s0 : T_MType_dd <"vdmpy",   0b000, 0b000, 1, 1>;
2606 def M2_vdmpyrs_s1 : T_MType_dd <"vdmpy",   0b100, 0b000, 1, 1>;
2607 }
2608
2609 let CextOpcode = "mpyi", InputType = "reg", isCodeGenOnly = 0 in
2610 def M2_mpyi    : T_MType_rr1 <"mpyi", 0b000, 0b000>, ImmRegRel;
2611
2612 let isCodeGenOnly = 0 in {
2613 def M2_mpy_up  : T_MType_rr1 <"mpy",  0b000, 0b001>;
2614 def M2_mpyu_up : T_MType_rr1 <"mpyu", 0b010, 0b001>;
2615 }
2616
2617 let isCodeGenOnly = 0 in
2618 def M2_dpmpyss_rnd_s0 : T_MType_rr1 <"mpy", 0b001, 0b001, 0, 1>;
2619
2620 let isCodeGenOnly = 0 in {
2621 def M2_vmpy2s_s0pack : T_MType_rr1 <"vmpyh", 0b001, 0b111, 1, 1>;
2622 def M2_vmpy2s_s1pack : T_MType_rr1 <"vmpyh", 0b101, 0b111, 1, 1>;
2623 }
2624
2625 let isCodeGenOnly = 0 in {
2626 def M2_hmmpyh_rs1 : T_MType_rr2 <"mpy", 0b101, 0b100, 1, 1, ".h">;
2627 def M2_hmmpyl_rs1 : T_MType_rr2 <"mpy", 0b111, 0b100, 1, 1, ".l">;
2628 }
2629
2630 let isCodeGenOnly = 0 in {
2631 def M2_cmpyrs_s0  : T_MType_rr2 <"cmpy", 0b001, 0b110, 1, 1>;
2632 def M2_cmpyrs_s1  : T_MType_rr2 <"cmpy", 0b101, 0b110, 1, 1>;
2633 def M2_cmpyrsc_s0 : T_MType_rr2 <"cmpy", 0b011, 0b110, 1, 1, "*">;
2634 def M2_cmpyrsc_s1 : T_MType_rr2 <"cmpy", 0b111, 0b110, 1, 1, "*">;
2635 }
2636
2637 // V4 Instructions
2638 let isCodeGenOnly = 0 in {
2639 def M2_vraddh : T_MType_dd <"vraddh", 0b001, 0b111, 0>;
2640 def M2_mpysu_up : T_MType_rr1 <"mpysu", 0b011, 0b001, 0>;
2641 def M2_mpy_up_s1 : T_MType_rr1 <"mpy", 0b101, 0b010, 0>;
2642 def M2_mpy_up_s1_sat : T_MType_rr1 <"mpy", 0b111, 0b000, 1>;
2643
2644 def M2_hmmpyh_s1 : T_MType_rr2 <"mpy", 0b101, 0b000, 1, 0, ".h">;
2645 def M2_hmmpyl_s1 : T_MType_rr2 <"mpy", 0b101, 0b001, 1, 0, ".l">;
2646 }
2647
2648 def: Pat<(i32 (mul   I32:$src1, I32:$src2)), (M2_mpyi    I32:$src1, I32:$src2)>;
2649 def: Pat<(i32 (mulhs I32:$src1, I32:$src2)), (M2_mpy_up  I32:$src1, I32:$src2)>;
2650 def: Pat<(i32 (mulhu I32:$src1, I32:$src2)), (M2_mpyu_up I32:$src1, I32:$src2)>;
2651
2652 let hasNewValue = 1, opNewValue = 0 in
2653 class T_MType_mpy_ri <bit isNeg, Operand ImmOp, list<dag> pattern>
2654   : MInst < (outs IntRegs:$Rd), (ins IntRegs:$Rs, ImmOp:$u8),
2655   "$Rd ="#!if(isNeg, "- ", "+ ")#"mpyi($Rs, #$u8)" ,
2656    pattern, "", M_tc_3x_SLOT23> {
2657     bits<5> Rd;
2658     bits<5> Rs;
2659     bits<8> u8;
2660
2661     let IClass = 0b1110;
2662
2663     let Inst{27-24} = 0b0000;
2664     let Inst{23} = isNeg;
2665     let Inst{13} = 0b0;
2666     let Inst{4-0} = Rd;
2667     let Inst{20-16} = Rs;
2668     let Inst{12-5} = u8;
2669   }
2670
2671 let isExtendable = 1, opExtentBits = 8, opExtendable = 2, isCodeGenOnly = 0 in
2672 def M2_mpysip : T_MType_mpy_ri <0, u8Ext,
2673                 [(set (i32 IntRegs:$Rd), (mul IntRegs:$Rs, u8ExtPred:$u8))]>;
2674
2675 let isCodeGenOnly = 0 in
2676 def M2_mpysin :  T_MType_mpy_ri <1, u8Imm,
2677                 [(set (i32 IntRegs:$Rd), (ineg (mul IntRegs:$Rs,
2678                                                     u8ImmPred:$u8)))]>;
2679
2680 // Assember mapped to M2_mpyi
2681 let isAsmParserOnly = 1 in
2682 def M2_mpyui : MInst<(outs IntRegs:$dst),
2683                      (ins IntRegs:$src1, IntRegs:$src2),
2684   "$dst = mpyui($src1, $src2)">;
2685
2686 // Rd=mpyi(Rs,#m9)
2687 // s9 is NOT the same as m9 - but it works.. so far.
2688 // Assembler maps to either Rd=+mpyi(Rs,#u8) or Rd=-mpyi(Rs,#u8)
2689 // depending on the value of m9. See Arch Spec.
2690 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
2691     CextOpcode = "mpyi", InputType = "imm", hasNewValue = 1,
2692     isAsmParserOnly = 1 in
2693 def M2_mpysmi : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
2694     "$dst = mpyi($src1, #$src2)",
2695     [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
2696                                    s9ExtPred:$src2))]>, ImmRegRel;
2697
2698 let hasNewValue = 1, isExtendable = 1,  opExtentBits = 8, opExtendable = 3,
2699     InputType = "imm" in
2700 class T_MType_acc_ri <string mnemonic, bits<3> MajOp, Operand ImmOp,
2701                       list<dag> pattern = []>
2702  : MInst < (outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2, ImmOp:$src3),
2703   "$dst "#mnemonic#"($src2, #$src3)",
2704   pattern, "$src1 = $dst", M_tc_2_SLOT23> {
2705     bits<5> dst;
2706     bits<5> src2;
2707     bits<8> src3;
2708
2709     let IClass = 0b1110;
2710
2711     let Inst{27-26} = 0b00;
2712     let Inst{25-23} = MajOp;
2713     let Inst{20-16} = src2;
2714     let Inst{13} = 0b0;
2715     let Inst{12-5} = src3;
2716     let Inst{4-0} = dst;
2717   }
2718
2719 let InputType = "reg", hasNewValue = 1 in
2720 class T_MType_acc_rr <string mnemonic, bits<3> MajOp, bits<3> MinOp,
2721                       bit isSwap = 0, list<dag> pattern = [], bit hasNot = 0,
2722                       bit isSat = 0, bit isShift = 0>
2723   : MInst < (outs IntRegs:$dst),
2724             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2725   "$dst "#mnemonic#"($src2, "#!if(hasNot, "~$src3)","$src3)")
2726                           #!if(isShift, ":<<1", "")
2727                           #!if(isSat, ":sat", ""),
2728   pattern, "$src1 = $dst", M_tc_2_SLOT23 > {
2729     bits<5> dst;
2730     bits<5> src2;
2731     bits<5> src3;
2732
2733     let IClass = 0b1110;
2734
2735     let Inst{27-24} = 0b1111;
2736     let Inst{23-21} = MajOp;
2737     let Inst{20-16} = !if(isSwap, src3, src2);
2738     let Inst{13} = 0b0;
2739     let Inst{12-8} = !if(isSwap, src2, src3);
2740     let Inst{7-5} = MinOp;
2741     let Inst{4-0} = dst;
2742   }
2743
2744 let CextOpcode = "MPYI_acc", Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in {
2745   def M2_macsip : T_MType_acc_ri <"+= mpyi", 0b010, u8Ext,
2746                   [(set (i32 IntRegs:$dst),
2747                         (add (mul IntRegs:$src2, u8ExtPred:$src3),
2748                              IntRegs:$src1))]>, ImmRegRel;
2749
2750   def M2_maci   : T_MType_acc_rr <"+= mpyi", 0b000, 0b000, 0,
2751                  [(set (i32 IntRegs:$dst),
2752                        (add (mul IntRegs:$src2, IntRegs:$src3),
2753                             IntRegs:$src1))]>, ImmRegRel;
2754 }
2755
2756 let CextOpcode = "ADD_acc", isCodeGenOnly = 0 in {
2757   let isExtentSigned = 1 in
2758   def M2_accii : T_MType_acc_ri <"+= add", 0b100, s8Ext,
2759                  [(set (i32 IntRegs:$dst),
2760                        (add (add (i32 IntRegs:$src2), s8_16ExtPred:$src3),
2761                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2762
2763   def M2_acci  : T_MType_acc_rr <"+= add",  0b000, 0b001, 0,
2764                  [(set (i32 IntRegs:$dst),
2765                        (add (add (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2766                             (i32 IntRegs:$src1)))]>, ImmRegRel;
2767 }
2768
2769 let CextOpcode = "SUB_acc", isCodeGenOnly = 0 in {
2770   let isExtentSigned = 1 in
2771   def M2_naccii : T_MType_acc_ri <"-= add", 0b101, s8Ext>, ImmRegRel;
2772
2773   def M2_nacci  : T_MType_acc_rr <"-= add",  0b100, 0b001, 0>, ImmRegRel;
2774 }
2775
2776 let Itinerary = M_tc_3x_SLOT23, isCodeGenOnly = 0 in
2777 def M2_macsin : T_MType_acc_ri <"-= mpyi", 0b011, u8Ext>;
2778
2779 let isCodeGenOnly = 0 in {
2780 def M2_xor_xacc : T_MType_acc_rr < "^= xor", 0b100, 0b011, 0>;
2781 def M2_subacc : T_MType_acc_rr <"+= sub",  0b000, 0b011, 1>;
2782 }
2783
2784 class T_MType_acc_pat1 <InstHexagon MI, SDNode firstOp, SDNode secOp,
2785                         PatLeaf ImmPred>
2786   : Pat <(secOp IntRegs:$src1, (firstOp IntRegs:$src2, ImmPred:$src3)),
2787          (MI IntRegs:$src1, IntRegs:$src2, ImmPred:$src3)>;
2788
2789 class T_MType_acc_pat2 <InstHexagon MI, SDNode firstOp, SDNode secOp>
2790   : Pat <(i32 (secOp IntRegs:$src1, (firstOp IntRegs:$src2, IntRegs:$src3))),
2791          (MI IntRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
2792
2793 def : T_MType_acc_pat2 <M2_xor_xacc, xor, xor>;
2794 def : T_MType_acc_pat1 <M2_macsin, mul, sub, u8ExtPred>;
2795
2796 def : T_MType_acc_pat1 <M2_naccii, add, sub, s8_16ExtPred>;
2797 def : T_MType_acc_pat2 <M2_nacci, add, sub>;
2798
2799 //===----------------------------------------------------------------------===//
2800 // Template Class -- XType Vector Instructions
2801 //===----------------------------------------------------------------------===//
2802 class T_XTYPE_Vect < string opc, bits<3> MajOp, bits<3> MinOp, bit isConj >
2803   : MInst <(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
2804   "$Rdd = "#opc#"($Rss, $Rtt"#!if(isConj,"*)",")"),
2805   [] > {
2806     bits<5> Rdd;
2807     bits<5> Rss;
2808     bits<5> Rtt;
2809
2810     let IClass = 0b1110;
2811
2812     let Inst{27-24} = 0b1000;
2813     let Inst{23-21} = MajOp;
2814     let Inst{7-5} = MinOp;
2815     let Inst{4-0} = Rdd;
2816     let Inst{20-16} = Rss;
2817     let Inst{12-8} = Rtt;
2818   }
2819
2820 class T_XTYPE_Vect_acc < string opc, bits<3> MajOp, bits<3> MinOp, bit isConj >
2821   : MInst <(outs DoubleRegs:$Rdd),
2822            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
2823   "$Rdd += "#opc#"($Rss, $Rtt"#!if(isConj,"*)",")"),
2824   [], "$dst2 = $Rdd",M_tc_3x_SLOT23 > {
2825     bits<5> Rdd;
2826     bits<5> Rss;
2827     bits<5> Rtt;
2828
2829     let IClass = 0b1110;
2830
2831     let Inst{27-24} = 0b1010;
2832     let Inst{23-21} = MajOp;
2833     let Inst{7-5} = MinOp;
2834     let Inst{4-0} = Rdd;
2835     let Inst{20-16} = Rss;
2836     let Inst{12-8} = Rtt;
2837   }
2838
2839 class T_XTYPE_Vect_diff < bits<3> MajOp, string opc >
2840   : MInst <(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rtt, DoubleRegs:$Rss),
2841   "$Rdd = "#opc#"($Rtt, $Rss)",
2842   [], "",M_tc_2_SLOT23 > {
2843     bits<5> Rdd;
2844     bits<5> Rss;
2845     bits<5> Rtt;
2846
2847     let IClass = 0b1110;
2848
2849     let Inst{27-24} = 0b1000;
2850     let Inst{23-21} = MajOp;
2851     let Inst{7-5} = 0b000;
2852     let Inst{4-0} = Rdd;
2853     let Inst{20-16} = Rss;
2854     let Inst{12-8} = Rtt;
2855   }
2856
2857 // Vector reduce add unsigned bytes: Rdd32=vrmpybu(Rss32,Rtt32)
2858 let isCodeGenOnly = 0 in {
2859 def A2_vraddub: T_XTYPE_Vect <"vraddub", 0b010, 0b001, 0>;
2860 def A2_vraddub_acc: T_XTYPE_Vect_acc <"vraddub", 0b010, 0b001, 0>;
2861 }
2862
2863 // Vector sum of absolute differences unsigned bytes: Rdd=vrsadub(Rss,Rtt)
2864 let isCodeGenOnly = 0 in {
2865 def A2_vrsadub: T_XTYPE_Vect <"vrsadub", 0b010, 0b010, 0>;
2866 def A2_vrsadub_acc: T_XTYPE_Vect_acc <"vrsadub", 0b010, 0b010, 0>;
2867 }
2868
2869 // Vector absolute difference words: Rdd=vabsdiffw(Rtt,Rss)
2870 let isCodeGenOnly = 0 in
2871 def M2_vabsdiffw: T_XTYPE_Vect_diff<0b001, "vabsdiffw">;
2872
2873 // Vector absolute difference: Rdd=vabsdiffh(Rtt,Rss)
2874 let isCodeGenOnly = 0 in
2875 def M2_vabsdiffh: T_XTYPE_Vect_diff<0b011, "vabsdiffh">;
2876
2877 // Vector reduce complex multiply real or imaginary:
2878 // Rdd[+]=vrcmpy[ir](Rss,Rtt[*])
2879 let isCodeGenOnly = 0 in {
2880 def M2_vrcmpyi_s0:  T_XTYPE_Vect <"vrcmpyi", 0b000, 0b000, 0>;
2881 def M2_vrcmpyi_s0c: T_XTYPE_Vect <"vrcmpyi", 0b010, 0b000, 1>;
2882 def M2_vrcmaci_s0:  T_XTYPE_Vect_acc <"vrcmpyi", 0b000, 0b000, 0>;
2883 def M2_vrcmaci_s0c: T_XTYPE_Vect_acc <"vrcmpyi", 0b010, 0b000, 1>;
2884 }
2885
2886 let isCodeGenOnly = 0 in {
2887 def M2_vrcmpyr_s0:  T_XTYPE_Vect <"vrcmpyr", 0b000, 0b001, 0>;
2888 def M2_vrcmpyr_s0c: T_XTYPE_Vect <"vrcmpyr", 0b011, 0b001, 1>;
2889 def M2_vrcmacr_s0:  T_XTYPE_Vect_acc <"vrcmpyr", 0b000, 0b001, 0>;
2890 def M2_vrcmacr_s0c: T_XTYPE_Vect_acc <"vrcmpyr", 0b011, 0b001, 1>;
2891 }
2892 // Vector reduce halfwords:
2893 // Rdd[+]=vrmpyh(Rss,Rtt)
2894 let isCodeGenOnly = 0 in {
2895 def M2_vrmpy_s0: T_XTYPE_Vect <"vrmpyh", 0b000, 0b010, 0>;
2896 def M2_vrmac_s0: T_XTYPE_Vect_acc <"vrmpyh", 0b000, 0b010, 0>;
2897 }
2898
2899 //===----------------------------------------------------------------------===//
2900 // Template Class -- Vector Multipy with accumulation.
2901 // Used for complex multiply real or imaginary, dual multiply and even halfwords
2902 //===----------------------------------------------------------------------===//
2903 let Defs = [USR_OVF] in
2904 class T_M2_vmpy_acc_sat < string opc, bits<3> MajOp, bits<3> MinOp,
2905                           bit hasShift, bit isRnd >
2906   : MInst <(outs DoubleRegs:$Rxx),
2907            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
2908   "$Rxx += "#opc#"($Rss, $Rtt)"#!if(hasShift,":<<1","")
2909                                #!if(isRnd,":rnd","")#":sat",
2910   [], "$dst2 = $Rxx",M_tc_3x_SLOT23 > {
2911     bits<5> Rxx;
2912     bits<5> Rss;
2913     bits<5> Rtt;
2914
2915     let IClass = 0b1110;
2916
2917     let Inst{27-24} = 0b1010;
2918     let Inst{23-21} = MajOp;
2919     let Inst{7-5} = MinOp;
2920     let Inst{4-0} = Rxx;
2921     let Inst{20-16} = Rss;
2922     let Inst{12-8} = Rtt;
2923   }
2924
2925 class T_M2_vmpy_acc < string opc, bits<3> MajOp, bits<3> MinOp,
2926                       bit hasShift, bit isRnd >
2927   : MInst <(outs DoubleRegs:$Rxx),
2928            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
2929   "$Rxx += "#opc#"($Rss, $Rtt)"#!if(hasShift,":<<1","")
2930                                #!if(isRnd,":rnd",""),
2931   [], "$dst2 = $Rxx",M_tc_3x_SLOT23 > {
2932     bits<5> Rxx;
2933     bits<5> Rss;
2934     bits<5> Rtt;
2935
2936     let IClass = 0b1110;
2937
2938     let Inst{27-24} = 0b1010;
2939     let Inst{23-21} = MajOp;
2940     let Inst{7-5} = MinOp;
2941     let Inst{4-0} = Rxx;
2942     let Inst{20-16} = Rss;
2943     let Inst{12-8} = Rtt;
2944   }
2945
2946 // Vector multiply word by signed half with accumulation
2947 // Rxx+=vmpyw[eo]h(Rss,Rtt)[:<<1][:rnd]:sat
2948 let isCodeGenOnly = 0 in {
2949 def M2_mmacls_s1:  T_M2_vmpy_acc_sat <"vmpyweh", 0b100, 0b101, 1, 0>;
2950 def M2_mmacls_s0:  T_M2_vmpy_acc_sat <"vmpyweh", 0b000, 0b101, 0, 0>;
2951 def M2_mmacls_rs1: T_M2_vmpy_acc_sat <"vmpyweh", 0b101, 0b101, 1, 1>;
2952 def M2_mmacls_rs0: T_M2_vmpy_acc_sat <"vmpyweh", 0b001, 0b101, 0, 1>;
2953 }
2954
2955 let isCodeGenOnly = 0 in {
2956 def M2_mmachs_s1:  T_M2_vmpy_acc_sat <"vmpywoh", 0b100, 0b111, 1, 0>;
2957 def M2_mmachs_s0:  T_M2_vmpy_acc_sat <"vmpywoh", 0b000, 0b111, 0, 0>;
2958 def M2_mmachs_rs1: T_M2_vmpy_acc_sat <"vmpywoh", 0b101, 0b111, 1, 1>;
2959 def M2_mmachs_rs0: T_M2_vmpy_acc_sat <"vmpywoh", 0b001, 0b111, 0, 1>;
2960 }
2961
2962 // Vector multiply word by unsigned half with accumulation
2963 // Rxx+=vmpyw[eo]uh(Rss,Rtt)[:<<1][:rnd]:sat
2964 let isCodeGenOnly = 0 in {
2965 def M2_mmaculs_s1:  T_M2_vmpy_acc_sat <"vmpyweuh", 0b110, 0b101, 1, 0>;
2966 def M2_mmaculs_s0:  T_M2_vmpy_acc_sat <"vmpyweuh", 0b010, 0b101, 0, 0>;
2967 def M2_mmaculs_rs1: T_M2_vmpy_acc_sat <"vmpyweuh", 0b111, 0b101, 1, 1>;
2968 def M2_mmaculs_rs0: T_M2_vmpy_acc_sat <"vmpyweuh", 0b011, 0b101, 0, 1>;
2969 }
2970
2971 let isCodeGenOnly = 0 in {
2972 def M2_mmacuhs_s1:  T_M2_vmpy_acc_sat <"vmpywouh", 0b110, 0b111, 1, 0>;
2973 def M2_mmacuhs_s0:  T_M2_vmpy_acc_sat <"vmpywouh", 0b010, 0b111, 0, 0>;
2974 def M2_mmacuhs_rs1: T_M2_vmpy_acc_sat <"vmpywouh", 0b111, 0b111, 1, 1>;
2975 def M2_mmacuhs_rs0: T_M2_vmpy_acc_sat <"vmpywouh", 0b011, 0b111, 0, 1>;
2976 }
2977
2978 // Vector multiply even halfwords with accumulation
2979 // Rxx+=vmpyeh(Rss,Rtt)[:<<1][:sat]
2980 let isCodeGenOnly = 0 in {
2981 def M2_vmac2es:    T_M2_vmpy_acc     <"vmpyeh", 0b001, 0b010, 0, 0>;
2982 def M2_vmac2es_s1: T_M2_vmpy_acc_sat <"vmpyeh", 0b100, 0b110, 1, 0>;
2983 def M2_vmac2es_s0: T_M2_vmpy_acc_sat <"vmpyeh", 0b000, 0b110, 0, 0>;
2984 }
2985
2986 // Vector dual multiply with accumulation
2987 // Rxx+=vdmpy(Rss,Rtt)[:sat]
2988 let isCodeGenOnly = 0 in {
2989 def M2_vdmacs_s1: T_M2_vmpy_acc_sat <"vdmpy", 0b100, 0b100, 1, 0>;
2990 def M2_vdmacs_s0: T_M2_vmpy_acc_sat <"vdmpy", 0b000, 0b100, 0, 0>;
2991 }
2992
2993 // Vector complex multiply real or imaginary with accumulation
2994 // Rxx+=vcmpy[ir](Rss,Rtt):sat
2995 let isCodeGenOnly = 0 in {
2996 def M2_vcmac_s0_sat_r: T_M2_vmpy_acc_sat <"vcmpyr", 0b001, 0b100, 0, 0>;
2997 def M2_vcmac_s0_sat_i: T_M2_vmpy_acc_sat <"vcmpyi", 0b010, 0b100, 0, 0>;
2998 }
2999
3000 //===----------------------------------------------------------------------===//
3001 // Template Class -- Multiply signed/unsigned halfwords with and without
3002 // saturation and rounding
3003 //===----------------------------------------------------------------------===//
3004 class T_M2_mpyd < bits<2> LHbits, bit isRnd, bit hasShift, bit isUnsigned >
3005   : MInst < (outs DoubleRegs:$Rdd), (ins IntRegs:$Rs, IntRegs:$Rt),
3006   "$Rdd = "#!if(isUnsigned,"mpyu","mpy")#"($Rs."#!if(LHbits{1},"h","l")
3007                                        #", $Rt."#!if(LHbits{0},"h)","l)")
3008                                        #!if(hasShift,":<<1","")
3009                                        #!if(isRnd,":rnd",""),
3010   [] > {
3011     bits<5> Rdd;
3012     bits<5> Rs;
3013     bits<5> Rt;
3014
3015     let IClass = 0b1110;
3016
3017     let Inst{27-24} = 0b0100;
3018     let Inst{23} = hasShift;
3019     let Inst{22} = isUnsigned;
3020     let Inst{21} = isRnd;
3021     let Inst{6-5} = LHbits;
3022     let Inst{4-0} = Rdd;
3023     let Inst{20-16} = Rs;
3024     let Inst{12-8} = Rt;
3025 }
3026
3027 let isCodeGenOnly = 0 in {
3028 def M2_mpyd_hh_s0: T_M2_mpyd<0b11, 0, 0, 0>;
3029 def M2_mpyd_hl_s0: T_M2_mpyd<0b10, 0, 0, 0>;
3030 def M2_mpyd_lh_s0: T_M2_mpyd<0b01, 0, 0, 0>;
3031 def M2_mpyd_ll_s0: T_M2_mpyd<0b00, 0, 0, 0>;
3032
3033 def M2_mpyd_hh_s1: T_M2_mpyd<0b11, 0, 1, 0>;
3034 def M2_mpyd_hl_s1: T_M2_mpyd<0b10, 0, 1, 0>;
3035 def M2_mpyd_lh_s1: T_M2_mpyd<0b01, 0, 1, 0>;
3036 def M2_mpyd_ll_s1: T_M2_mpyd<0b00, 0, 1, 0>;
3037
3038 def M2_mpyd_rnd_hh_s0: T_M2_mpyd<0b11, 1, 0, 0>;
3039 def M2_mpyd_rnd_hl_s0: T_M2_mpyd<0b10, 1, 0, 0>;
3040 def M2_mpyd_rnd_lh_s0: T_M2_mpyd<0b01, 1, 0, 0>;
3041 def M2_mpyd_rnd_ll_s0: T_M2_mpyd<0b00, 1, 0, 0>;
3042
3043 def M2_mpyd_rnd_hh_s1: T_M2_mpyd<0b11, 1, 1, 0>;
3044 def M2_mpyd_rnd_hl_s1: T_M2_mpyd<0b10, 1, 1, 0>;
3045 def M2_mpyd_rnd_lh_s1: T_M2_mpyd<0b01, 1, 1, 0>;
3046 def M2_mpyd_rnd_ll_s1: T_M2_mpyd<0b00, 1, 1, 0>;
3047
3048 //Rdd=mpyu(Rs.[HL],Rt.[HL])[:<<1]
3049 def M2_mpyud_hh_s0: T_M2_mpyd<0b11, 0, 0, 1>;
3050 def M2_mpyud_hl_s0: T_M2_mpyd<0b10, 0, 0, 1>;
3051 def M2_mpyud_lh_s0: T_M2_mpyd<0b01, 0, 0, 1>;
3052 def M2_mpyud_ll_s0: T_M2_mpyd<0b00, 0, 0, 1>;
3053
3054 def M2_mpyud_hh_s1: T_M2_mpyd<0b11, 0, 1, 1>;
3055 def M2_mpyud_hl_s1: T_M2_mpyd<0b10, 0, 1, 1>;
3056 def M2_mpyud_lh_s1: T_M2_mpyd<0b01, 0, 1, 1>;
3057 def M2_mpyud_ll_s1: T_M2_mpyd<0b00, 0, 1, 1>;
3058 }
3059 //===----------------------------------------------------------------------===//
3060 // Template Class for xtype mpy:
3061 // Vector multiply
3062 // Complex multiply
3063 // multiply 32X32 and use full result
3064 //===----------------------------------------------------------------------===//
3065 let hasSideEffects = 0 in
3066 class T_XTYPE_mpy64 <string mnemonic, bits<3> MajOp, bits<3> MinOp,
3067                      bit isSat, bit hasShift, bit isConj>
3068    : MInst <(outs DoubleRegs:$Rdd),
3069             (ins IntRegs:$Rs, IntRegs:$Rt),
3070   "$Rdd = "#mnemonic#"($Rs, $Rt"#!if(isConj,"*)",")")
3071                                 #!if(hasShift,":<<1","")
3072                                 #!if(isSat,":sat",""),
3073   [] > {
3074     bits<5> Rdd;
3075     bits<5> Rs;
3076     bits<5> Rt;
3077
3078     let IClass = 0b1110;
3079
3080     let Inst{27-24} = 0b0101;
3081     let Inst{23-21} = MajOp;
3082     let Inst{20-16} = Rs;
3083     let Inst{12-8} = Rt;
3084     let Inst{7-5} = MinOp;
3085     let Inst{4-0} = Rdd;
3086   }
3087
3088 //===----------------------------------------------------------------------===//
3089 // Template Class for xtype mpy with accumulation into 64-bit:
3090 // Vector multiply
3091 // Complex multiply
3092 // multiply 32X32 and use full result
3093 //===----------------------------------------------------------------------===//
3094 class T_XTYPE_mpy64_acc <string op1, string op2, bits<3> MajOp, bits<3> MinOp,
3095                          bit isSat, bit hasShift, bit isConj>
3096   : MInst <(outs DoubleRegs:$Rxx),
3097            (ins DoubleRegs:$dst2, IntRegs:$Rs, IntRegs:$Rt),
3098   "$Rxx "#op2#"= "#op1#"($Rs, $Rt"#!if(isConj,"*)",")")
3099                                    #!if(hasShift,":<<1","")
3100                                    #!if(isSat,":sat",""),
3101
3102   [] , "$dst2 = $Rxx" > {
3103     bits<5> Rxx;
3104     bits<5> Rs;
3105     bits<5> Rt;
3106
3107     let IClass = 0b1110;
3108
3109     let Inst{27-24} = 0b0111;
3110     let Inst{23-21} = MajOp;
3111     let Inst{20-16} = Rs;
3112     let Inst{12-8} = Rt;
3113     let Inst{7-5} = MinOp;
3114     let Inst{4-0} = Rxx;
3115   }
3116
3117 // MPY - Multiply and use full result
3118 // Rdd = mpy[u](Rs,Rt)
3119 let isCodeGenOnly = 0 in {
3120 def M2_dpmpyss_s0 : T_XTYPE_mpy64 < "mpy", 0b000, 0b000, 0, 0, 0>;
3121 def M2_dpmpyuu_s0 : T_XTYPE_mpy64 < "mpyu", 0b010, 0b000, 0, 0, 0>;
3122
3123 // Rxx[+-]= mpy[u](Rs,Rt)
3124 def M2_dpmpyss_acc_s0 : T_XTYPE_mpy64_acc < "mpy",  "+", 0b000, 0b000, 0, 0, 0>;
3125 def M2_dpmpyss_nac_s0 : T_XTYPE_mpy64_acc < "mpy",  "-", 0b001, 0b000, 0, 0, 0>;
3126 def M2_dpmpyuu_acc_s0 : T_XTYPE_mpy64_acc < "mpyu", "+", 0b010, 0b000, 0, 0, 0>;
3127 def M2_dpmpyuu_nac_s0 : T_XTYPE_mpy64_acc < "mpyu", "-", 0b011, 0b000, 0, 0, 0>;
3128 }
3129 // Complex multiply real or imaginary
3130 // Rxx=cmpy[ir](Rs,Rt)
3131 let isCodeGenOnly = 0 in {
3132 def M2_cmpyi_s0 : T_XTYPE_mpy64 < "cmpyi", 0b000, 0b001, 0, 0, 0>;
3133 def M2_cmpyr_s0 : T_XTYPE_mpy64 < "cmpyr", 0b000, 0b010, 0, 0, 0>;
3134 }
3135
3136 // Rxx+=cmpy[ir](Rs,Rt)
3137 let isCodeGenOnly = 0 in {
3138 def M2_cmaci_s0 : T_XTYPE_mpy64_acc < "cmpyi", "+", 0b000, 0b001, 0, 0, 0>;
3139 def M2_cmacr_s0 : T_XTYPE_mpy64_acc < "cmpyr", "+", 0b000, 0b010, 0, 0, 0>;
3140 }
3141
3142 // Complex multiply
3143 // Rdd=cmpy(Rs,Rt)[:<<]:sat
3144 let isCodeGenOnly = 0 in {
3145 def M2_cmpys_s0 : T_XTYPE_mpy64 < "cmpy", 0b000, 0b110, 1, 0, 0>;
3146 def M2_cmpys_s1 : T_XTYPE_mpy64 < "cmpy", 0b100, 0b110, 1, 1, 0>;
3147 }
3148
3149 // Rdd=cmpy(Rs,Rt*)[:<<]:sat
3150 let isCodeGenOnly = 0 in {
3151 def M2_cmpysc_s0 : T_XTYPE_mpy64 < "cmpy", 0b010, 0b110, 1, 0, 1>;
3152 def M2_cmpysc_s1 : T_XTYPE_mpy64 < "cmpy", 0b110, 0b110, 1, 1, 1>;
3153 }
3154
3155 // Rxx[-+]=cmpy(Rs,Rt)[:<<1]:sat
3156 let isCodeGenOnly = 0 in {
3157 def M2_cmacs_s0  : T_XTYPE_mpy64_acc < "cmpy", "+", 0b000, 0b110, 1, 0, 0>;
3158 def M2_cnacs_s0  : T_XTYPE_mpy64_acc < "cmpy", "-", 0b000, 0b111, 1, 0, 0>;
3159 def M2_cmacs_s1  : T_XTYPE_mpy64_acc < "cmpy", "+", 0b100, 0b110, 1, 1, 0>;
3160 def M2_cnacs_s1  : T_XTYPE_mpy64_acc < "cmpy", "-", 0b100, 0b111, 1, 1, 0>;
3161 }
3162
3163 // Rxx[-+]=cmpy(Rs,Rt*)[:<<1]:sat
3164 let isCodeGenOnly = 0 in {
3165 def M2_cmacsc_s0 : T_XTYPE_mpy64_acc < "cmpy", "+", 0b010, 0b110, 1, 0, 1>;
3166 def M2_cnacsc_s0 : T_XTYPE_mpy64_acc < "cmpy", "-", 0b010, 0b111, 1, 0, 1>;
3167 def M2_cmacsc_s1 : T_XTYPE_mpy64_acc < "cmpy", "+", 0b110, 0b110, 1, 1, 1>;
3168 def M2_cnacsc_s1 : T_XTYPE_mpy64_acc < "cmpy", "-", 0b110, 0b111, 1, 1, 1>;
3169 }
3170 // Vector multiply halfwords
3171 // Rdd=vmpyh(Rs,Rt)[:<<]:sat
3172 //let Defs = [USR_OVF] in {
3173 let isCodeGenOnly = 0 in {
3174   def M2_vmpy2s_s1 : T_XTYPE_mpy64 < "vmpyh", 0b100, 0b101, 1, 1, 0>;
3175   def M2_vmpy2s_s0 : T_XTYPE_mpy64 < "vmpyh", 0b000, 0b101, 1, 0, 0>;
3176  }
3177 //}
3178
3179 // Rxx+=vmpyh(Rs,Rt)[:<<1][:sat]
3180 let isCodeGenOnly = 0 in {
3181 def M2_vmac2     : T_XTYPE_mpy64_acc < "vmpyh", "+", 0b001, 0b001, 0, 0, 0>;
3182 def M2_vmac2s_s1 : T_XTYPE_mpy64_acc < "vmpyh", "+", 0b100, 0b101, 1, 1, 0>;
3183 def M2_vmac2s_s0 : T_XTYPE_mpy64_acc < "vmpyh", "+", 0b000, 0b101, 1, 0, 0>;
3184 }
3185
3186 def: Pat<(i64 (mul (i64 (anyext (i32 IntRegs:$src1))),
3187                    (i64 (anyext (i32 IntRegs:$src2))))),
3188          (M2_dpmpyuu_s0 IntRegs:$src1, IntRegs:$src2)>;
3189
3190 def: Pat<(i64 (mul (i64 (sext (i32 IntRegs:$src1))),
3191                    (i64 (sext (i32 IntRegs:$src2))))),
3192          (M2_dpmpyss_s0 IntRegs:$src1, IntRegs:$src2)>;
3193
3194 def: Pat<(i64 (mul (is_sext_i32:$src1),
3195                    (is_sext_i32:$src2))),
3196          (M2_dpmpyss_s0 (LoReg DoubleRegs:$src1), (LoReg DoubleRegs:$src2))>;
3197
3198 // Multiply and accumulate, use full result.
3199 // Rxx[+-]=mpy(Rs,Rt)
3200
3201 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
3202                    (mul (i64 (sext (i32 IntRegs:$src2))),
3203                         (i64 (sext (i32 IntRegs:$src3)))))),
3204          (M2_dpmpyss_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3205
3206 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
3207                    (mul (i64 (sext (i32 IntRegs:$src2))),
3208                         (i64 (sext (i32 IntRegs:$src3)))))),
3209          (M2_dpmpyss_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3210
3211 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
3212                    (mul (i64 (anyext (i32 IntRegs:$src2))),
3213                         (i64 (anyext (i32 IntRegs:$src3)))))),
3214          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3215
3216 def: Pat<(i64 (add (i64 DoubleRegs:$src1),
3217                    (mul (i64 (zext (i32 IntRegs:$src2))),
3218                         (i64 (zext (i32 IntRegs:$src3)))))),
3219          (M2_dpmpyuu_acc_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3220
3221 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
3222                    (mul (i64 (anyext (i32 IntRegs:$src2))),
3223                         (i64 (anyext (i32 IntRegs:$src3)))))),
3224          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3225
3226 def: Pat<(i64 (sub (i64 DoubleRegs:$src1),
3227                    (mul (i64 (zext (i32 IntRegs:$src2))),
3228                         (i64 (zext (i32 IntRegs:$src3)))))),
3229          (M2_dpmpyuu_nac_s0 DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3)>;
3230
3231 //===----------------------------------------------------------------------===//
3232 // MTYPE/MPYH -
3233 //===----------------------------------------------------------------------===//
3234
3235 //===----------------------------------------------------------------------===//
3236 // MTYPE/MPYS +
3237 //===----------------------------------------------------------------------===//
3238 //===----------------------------------------------------------------------===//
3239 // MTYPE/MPYS -
3240 //===----------------------------------------------------------------------===//
3241
3242 //===----------------------------------------------------------------------===//
3243 // MTYPE/VB +
3244 //===----------------------------------------------------------------------===//
3245 //===----------------------------------------------------------------------===//
3246 // MTYPE/VB -
3247 //===----------------------------------------------------------------------===//
3248
3249 //===----------------------------------------------------------------------===//
3250 // MTYPE/VH  +
3251 //===----------------------------------------------------------------------===//
3252 //===----------------------------------------------------------------------===//
3253 // MTYPE/VH  -
3254 //===----------------------------------------------------------------------===//
3255
3256 //===----------------------------------------------------------------------===//
3257 // ST +
3258 //===----------------------------------------------------------------------===//
3259 ///
3260 // Store doubleword.
3261 //===----------------------------------------------------------------------===//
3262 // Template class for non-predicated post increment stores with immediate offset
3263 //===----------------------------------------------------------------------===//
3264 let isPredicable = 1, hasSideEffects = 0, addrMode = PostInc in
3265 class T_store_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
3266                  bits<4> MajOp, bit isHalf >
3267   : STInst <(outs IntRegs:$_dst_),
3268             (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
3269   mnemonic#"($src1++#$offset) = $src2"#!if(isHalf, ".h", ""),
3270   [], "$src1 = $_dst_" >,
3271   AddrModeRel {
3272     bits<5> src1;
3273     bits<5> src2;
3274     bits<7> offset;
3275     bits<4> offsetBits;
3276
3277     string ImmOpStr = !cast<string>(ImmOp);
3278     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
3279                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
3280                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
3281                                       /* s4_0Imm */ offset{3-0})));
3282     let isNVStorable = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
3283
3284     let IClass = 0b1010;
3285
3286     let Inst{27-25} = 0b101;
3287     let Inst{24-21} = MajOp;
3288     let Inst{20-16} = src1;
3289     let Inst{13}    = 0b0;
3290     let Inst{12-8}  = src2;
3291     let Inst{7}     = 0b0;
3292     let Inst{6-3}   = offsetBits;
3293     let Inst{1}     = 0b0;
3294   }
3295
3296 //===----------------------------------------------------------------------===//
3297 // Template class for predicated post increment stores with immediate offset
3298 //===----------------------------------------------------------------------===//
3299 let isPredicated = 1, hasSideEffects = 0, addrMode = PostInc in
3300 class T_pstore_pi <string mnemonic, RegisterClass RC, Operand ImmOp,
3301                       bits<4> MajOp, bit isHalf, bit isPredNot, bit isPredNew >
3302   : STInst <(outs IntRegs:$_dst_),
3303             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
3304   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3305   ") ")#mnemonic#"($src2++#$offset) = $src3"#!if(isHalf, ".h", ""),
3306   [], "$src2 = $_dst_" >,
3307   AddrModeRel {
3308     bits<2> src1;
3309     bits<5> src2;
3310     bits<7> offset;
3311     bits<5> src3;
3312     bits<4> offsetBits;
3313
3314     string ImmOpStr = !cast<string>(ImmOp);
3315     let offsetBits = !if (!eq(ImmOpStr, "s4_3Imm"), offset{6-3},
3316                      !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
3317                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
3318                                       /* s4_0Imm */ offset{3-0})));
3319
3320     let isNVStorable = !if (!eq(ImmOpStr, "s4_3Imm"), 0, 1);
3321     let isPredicatedNew = isPredNew;
3322     let isPredicatedFalse = isPredNot;
3323
3324     let IClass = 0b1010;
3325
3326     let Inst{27-25} = 0b101;
3327     let Inst{24-21} = MajOp;
3328     let Inst{20-16} = src2;
3329     let Inst{13} = 0b1;
3330     let Inst{12-8} = src3;
3331     let Inst{7} = isPredNew;
3332     let Inst{6-3} = offsetBits;
3333     let Inst{2} = isPredNot;
3334     let Inst{1-0} = src1;
3335   }
3336
3337 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
3338                       Operand ImmOp, bits<4> MajOp, bit isHalf = 0 > {
3339
3340   let BaseOpcode = "POST_"#BaseOp in {
3341     def S2_#NAME#_pi : T_store_pi <mnemonic, RC, ImmOp, MajOp, isHalf>;
3342
3343     // Predicated
3344     def S2_p#NAME#t_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp, isHalf, 0, 0>;
3345     def S2_p#NAME#f_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp, isHalf, 1, 0>;
3346
3347     // Predicated new
3348     def S2_p#NAME#tnew_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp,
3349                                           isHalf, 0, 1>;
3350     def S2_p#NAME#fnew_pi : T_pstore_pi <mnemonic, RC, ImmOp, MajOp,
3351                                           isHalf, 1, 1>;
3352   }
3353 }
3354
3355 let accessSize = ByteAccess, isCodeGenOnly = 0 in
3356 defm storerb: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm, 0b1000>;
3357
3358 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
3359 defm storerh: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm, 0b1010>;
3360
3361 let accessSize = WordAccess, isCodeGenOnly = 0 in
3362 defm storeri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm, 0b1100>;
3363
3364 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
3365 defm storerd: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm, 0b1110>;
3366
3367 let accessSize = HalfWordAccess, isNVStorable = 0, isCodeGenOnly = 0 in
3368 defm storerf: ST_PostInc <"memh", "STrih_H", IntRegs, s4_1Imm, 0b1011, 1>;
3369
3370 // Patterns for generating stores, where the address takes different forms:
3371 // - frameindex,,
3372 // - base + offset,
3373 // - simple (base address without offset).
3374 // These would usually be used together (via Storex_pat defined below), but
3375 // in some cases one may want to apply different properties (such as
3376 // AddedComplexity) to the individual patterns.
3377 class Storex_fi_pat<PatFrag Store, PatFrag Value, InstHexagon MI>
3378   : Pat<(Store Value:$Rs, AddrFI:$fi), (MI AddrFI:$fi, 0, Value:$Rs)>;
3379 class Storex_add_pat<PatFrag Store, PatFrag Value, PatFrag ImmPred,
3380                      InstHexagon MI>
3381   : Pat<(Store Value:$Rt, (add (i32 IntRegs:$Rs), ImmPred:$Off)),
3382         (MI IntRegs:$Rs, imm:$Off, Value:$Rt)>;
3383
3384 multiclass Storex_pat<PatFrag Store, PatFrag Value, PatLeaf ImmPred,
3385                       InstHexagon MI> {
3386   def: Storex_fi_pat  <Store, Value, MI>;
3387   def: Storex_add_pat <Store, Value, ImmPred, MI>;
3388 }
3389
3390 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
3391                            s4_3ImmPred:$offset),
3392           (S2_storerb_pi IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
3393
3394 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
3395                             s4_3ImmPred:$offset),
3396           (S2_storerh_pi IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
3397
3398 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
3399           (S2_storeri_pi IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
3400
3401 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
3402                        s4_3ImmPred:$offset),
3403           (S2_storerd_pi IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
3404
3405 //===----------------------------------------------------------------------===//
3406 // Template class for post increment stores with register offset.
3407 //===----------------------------------------------------------------------===//
3408 let isNVStorable = 1 in
3409 class T_store_pr <string mnemonic, RegisterClass RC, bits<3> MajOp,
3410                      MemAccessSize AccessSz, bit isHalf = 0>
3411   : STInst <(outs IntRegs:$_dst_),
3412             (ins IntRegs:$src1, ModRegs:$src2, RC:$src3),
3413   mnemonic#"($src1++$src2) = $src3"#!if(isHalf, ".h", ""),
3414   [], "$src1 = $_dst_" > {
3415     bits<5> src1;
3416     bits<1> src2;
3417     bits<5> src3;
3418     let accessSize = AccessSz;
3419
3420     let IClass = 0b1010;
3421
3422     let Inst{27-24} = 0b1101;
3423     let Inst{23-21} = MajOp;
3424     let Inst{20-16} = src1;
3425     let Inst{13} = src2;
3426     let Inst{12-8} = src3;
3427     let Inst{7} = 0b0;
3428   }
3429
3430 let isCodeGenOnly = 0 in {
3431 def S2_storerb_pr : T_store_pr<"memb", IntRegs, 0b000, ByteAccess>;
3432 def S2_storerh_pr : T_store_pr<"memh", IntRegs, 0b010, HalfWordAccess>;
3433 def S2_storeri_pr : T_store_pr<"memw", IntRegs, 0b100, WordAccess>;
3434 def S2_storerd_pr : T_store_pr<"memd", DoubleRegs, 0b110, DoubleWordAccess>;
3435
3436 def S2_storerf_pr : T_store_pr<"memh", IntRegs, 0b011, HalfWordAccess, 1>;
3437 }
3438 let opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
3439 class T_store_io <string mnemonic, RegisterClass RC, Operand ImmOp,
3440                  bits<3>MajOp, bit isH = 0>
3441   : STInst <(outs),
3442             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
3443   mnemonic#"($src1+#$src2) = $src3"#!if(isH,".h","")>,
3444   AddrModeRel, ImmRegRel {
3445     bits<5> src1;
3446     bits<14> src2; // Actual address offset
3447     bits<5> src3;
3448     bits<11> offsetBits; // Represents offset encoding
3449
3450     string ImmOpStr = !cast<string>(ImmOp);
3451
3452     let opExtentBits = !if (!eq(ImmOpStr, "s11_3Ext"), 14,
3453                        !if (!eq(ImmOpStr, "s11_2Ext"), 13,
3454                        !if (!eq(ImmOpStr, "s11_1Ext"), 12,
3455                                         /* s11_0Ext */ 11)));
3456     let offsetBits = !if (!eq(ImmOpStr, "s11_3Ext"), src2{13-3},
3457                      !if (!eq(ImmOpStr, "s11_2Ext"), src2{12-2},
3458                      !if (!eq(ImmOpStr, "s11_1Ext"), src2{11-1},
3459                                       /* s11_0Ext */ src2{10-0})));
3460     let IClass = 0b1010;
3461
3462     let Inst{27} = 0b0;
3463     let Inst{26-25} = offsetBits{10-9};
3464     let Inst{24} = 0b1;
3465     let Inst{23-21} = MajOp;
3466     let Inst{20-16} = src1;
3467     let Inst{13} = offsetBits{8};
3468     let Inst{12-8} = src3;
3469     let Inst{7-0} = offsetBits{7-0};
3470   }
3471
3472 let opExtendable = 2, isPredicated = 1 in
3473 class T_pstore_io <string mnemonic, RegisterClass RC, Operand ImmOp,
3474                    bits<3>MajOp, bit PredNot, bit isPredNew, bit isH = 0>
3475   : STInst <(outs),
3476             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$src3, RC:$src4),
3477   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3478   ") ")#mnemonic#"($src2+#$src3) = $src4"#!if(isH,".h",""),
3479   [],"",V2LDST_tc_st_SLOT01 >,
3480    AddrModeRel, ImmRegRel {
3481     bits<2> src1;
3482     bits<5> src2;
3483     bits<9> src3; // Actual address offset
3484     bits<5> src4;
3485     bits<6> offsetBits; // Represents offset encoding
3486
3487     let isPredicatedNew = isPredNew;
3488     let isPredicatedFalse = PredNot;
3489
3490     string ImmOpStr = !cast<string>(ImmOp);
3491     let opExtentBits = !if (!eq(ImmOpStr, "u6_3Ext"), 9,
3492                        !if (!eq(ImmOpStr, "u6_2Ext"), 8,
3493                        !if (!eq(ImmOpStr, "u6_1Ext"), 7,
3494                                         /* u6_0Ext */ 6)));
3495     let offsetBits = !if (!eq(ImmOpStr, "u6_3Ext"), src3{8-3},
3496                      !if (!eq(ImmOpStr, "u6_2Ext"), src3{7-2},
3497                      !if (!eq(ImmOpStr, "u6_1Ext"), src3{6-1},
3498                                       /* u6_0Ext */ src3{5-0})));
3499      let IClass = 0b0100;
3500
3501     let Inst{27} = 0b0;
3502     let Inst{26} = PredNot;
3503     let Inst{25} = isPredNew;
3504     let Inst{24} = 0b0;
3505     let Inst{23-21} = MajOp;
3506     let Inst{20-16} = src2;
3507     let Inst{13} = offsetBits{5};
3508     let Inst{12-8} = src4;
3509     let Inst{7-3} = offsetBits{4-0};
3510     let Inst{1-0} = src1;
3511   }
3512
3513 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
3514 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
3515                  Operand ImmOp, Operand predImmOp, bits<3> MajOp, bit isH = 0> {
3516   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
3517     def S2_#NAME#_io : T_store_io <mnemonic, RC, ImmOp, MajOp, isH>;
3518
3519     // Predicated
3520     def S2_p#NAME#t_io : T_pstore_io<mnemonic, RC, predImmOp, MajOp, 0, 0, isH>;
3521     def S2_p#NAME#f_io : T_pstore_io<mnemonic, RC, predImmOp, MajOp, 1, 0, isH>;
3522
3523     // Predicated new
3524     def S4_p#NAME#tnew_io : T_pstore_io <mnemonic, RC, predImmOp,
3525                                          MajOp, 0, 1, isH>;
3526     def S4_p#NAME#fnew_io : T_pstore_io <mnemonic, RC, predImmOp,
3527                                          MajOp, 1, 1, isH>;
3528   }
3529 }
3530
3531 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
3532   let accessSize = ByteAccess in
3533     defm storerb: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext, u6_0Ext, 0b000>;
3534
3535   let accessSize = HalfWordAccess, opExtentAlign = 1 in
3536     defm storerh: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext, u6_1Ext, 0b010>;
3537
3538   let accessSize = WordAccess, opExtentAlign = 2 in
3539     defm storeri: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext, u6_2Ext, 0b100>;
3540
3541   let accessSize = DoubleWordAccess, isNVStorable = 0, opExtentAlign = 3 in
3542     defm storerd: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
3543                             u6_3Ext, 0b110>;
3544
3545   let accessSize = HalfWordAccess, opExtentAlign = 1 in
3546     defm storerf: ST_Idxd < "memh", "STrif", IntRegs, s11_1Ext,
3547                             u6_1Ext, 0b011, 1>;
3548 }
3549
3550 class Storex_simple_pat<PatFrag Store, PatFrag Value, InstHexagon MI>
3551   : Pat<(Store Value:$Rt, (i32 IntRegs:$Rs)),
3552         (MI IntRegs:$Rs, 0, Value:$Rt)>;
3553
3554 // Regular stores in the DAG have two operands: value and address.
3555 // Atomic stores also have two, but they are reversed: address, value.
3556 // To use atomic stores with the patterns, they need to have their operands
3557 // swapped. This relies on the knowledge that the F.Fragment uses names
3558 // "ptr" and "val".
3559 class SwapSt<PatFrag F>
3560   : PatFrag<(ops node:$val, node:$ptr), F.Fragment>;
3561
3562 def: Storex_simple_pat<SwapSt<atomic_store_8>,  I32, S2_storerb_io>;
3563 def: Storex_simple_pat<SwapSt<atomic_store_16>, I32, S2_storerh_io>;
3564 def: Storex_simple_pat<SwapSt<atomic_store_32>, I32, S2_storeri_io>;
3565 def: Storex_simple_pat<SwapSt<atomic_store_64>, I64, S2_storerd_io>;
3566
3567 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
3568           (S2_storerb_io AddrFI:$addr, 0, (i32 IntRegs:$src1))>;
3569
3570 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
3571           (S2_storerh_io AddrFI:$addr, 0, (i32 IntRegs:$src1))>;
3572
3573 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
3574           (S2_storeri_io AddrFI:$addr, 0, (i32 IntRegs:$src1))>;
3575
3576 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
3577           (S2_storerd_io AddrFI:$addr, 0, (i64 DoubleRegs:$src1))>;
3578
3579
3580 let AddedComplexity = 10 in {
3581 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
3582                                                   s11_0ExtPred:$offset)),
3583           (S2_storerb_io IntRegs:$src2, s11_0ImmPred:$offset,
3584                          (i32 IntRegs:$src1))>;
3585
3586 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
3587                                                    s11_1ExtPred:$offset)),
3588           (S2_storerh_io IntRegs:$src2, s11_1ImmPred:$offset,
3589                          (i32 IntRegs:$src1))>;
3590
3591 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
3592                                            s11_2ExtPred:$offset)),
3593           (S2_storeri_io IntRegs:$src2, s11_2ImmPred:$offset,
3594                          (i32 IntRegs:$src1))>;
3595
3596 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
3597                                               s11_3ExtPred:$offset)),
3598           (S2_storerd_io IntRegs:$src2, s11_3ImmPred:$offset,
3599                          (i64 DoubleRegs:$src1))>;
3600 }
3601
3602 // memh(Rx++#s4:1)=Rt.H
3603
3604 // Store predicate.
3605 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 13,
3606     isCodeGenOnly = 1, isPseudo = 1, hasSideEffects = 0 in
3607 def STriw_pred : STInst<(outs),
3608       (ins IntRegs:$addr, s11_2Ext:$off, PredRegs:$src1),
3609       ".error \"should not emit\"", []>;
3610
3611 // S2_allocframe: Allocate stack frame.
3612 let Defs = [R29, R30], Uses = [R29, R31, R30],
3613     hasSideEffects = 0, accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
3614 def S2_allocframe: ST0Inst <
3615   (outs), (ins u11_3Imm:$u11_3),
3616   "allocframe(#$u11_3)" > {
3617     bits<14> u11_3;
3618
3619     let IClass = 0b1010;
3620     let Inst{27-16} = 0b000010011101;
3621     let Inst{13-11} = 0b000;
3622     let Inst{10-0} = u11_3{13-3};
3623   }
3624
3625 // S2_storer[bhwdf]_pci: Store byte/half/word/double.
3626 // S2_storer[bhwdf]_pci -> S2_storerbnew_pci
3627 let Uses = [CS], isNVStorable = 1 in
3628 class T_store_pci <string mnemonic, RegisterClass RC,
3629                          Operand Imm, bits<4>MajOp,
3630                          MemAccessSize AlignSize, string RegSrc = "Rt">
3631   : STInst <(outs IntRegs:$_dst_),
3632   (ins IntRegs:$Rz, Imm:$offset, ModRegs:$Mu, RC:$Rt),
3633   #mnemonic#"($Rz ++ #$offset:circ($Mu)) = $"#RegSrc#"",
3634   [] ,
3635   "$Rz = $_dst_" > {
3636     bits<5> Rz;
3637     bits<7> offset;
3638     bits<1> Mu;
3639     bits<5> Rt;
3640     let accessSize = AlignSize;
3641
3642     let IClass = 0b1010;
3643     let Inst{27-25} = 0b100;
3644     let Inst{24-21} = MajOp;
3645     let Inst{20-16} = Rz;
3646     let Inst{13} = Mu;
3647     let Inst{12-8} = Rt;
3648     let Inst{7} = 0b0;
3649     let Inst{6-3} =
3650       !if (!eq(!cast<string>(AlignSize), "DoubleWordAccess"), offset{6-3},
3651       !if (!eq(!cast<string>(AlignSize), "WordAccess"),       offset{5-2},
3652       !if (!eq(!cast<string>(AlignSize), "HalfWordAccess"),   offset{4-1},
3653                                        /* ByteAccess */       offset{3-0})));
3654     let Inst{1} = 0b0;
3655   }
3656
3657 let isCodeGenOnly = 0 in {
3658 def S2_storerb_pci : T_store_pci<"memb", IntRegs, s4_0Imm, 0b1000,
3659                                         ByteAccess>;
3660 def S2_storerh_pci : T_store_pci<"memh", IntRegs, s4_1Imm, 0b1010,
3661                                         HalfWordAccess>;
3662 def S2_storerf_pci : T_store_pci<"memh", IntRegs, s4_1Imm, 0b1011,
3663                                         HalfWordAccess, "Rt.h">;
3664 def S2_storeri_pci : T_store_pci<"memw", IntRegs, s4_2Imm, 0b1100,
3665                                         WordAccess>;
3666 def S2_storerd_pci : T_store_pci<"memd", DoubleRegs, s4_3Imm, 0b1110,
3667                                         DoubleWordAccess>;
3668 }
3669
3670 let Uses = [CS], isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 4 in
3671 class T_storenew_pci <string mnemonic, Operand Imm,
3672                              bits<2>MajOp, MemAccessSize AlignSize>
3673   : NVInst < (outs IntRegs:$_dst_),
3674   (ins IntRegs:$Rz, Imm:$offset, ModRegs:$Mu, IntRegs:$Nt),
3675   #mnemonic#"($Rz ++ #$offset:circ($Mu)) = $Nt.new",
3676   [],
3677   "$Rz = $_dst_"> {
3678     bits<5> Rz;
3679     bits<6> offset;
3680     bits<1> Mu;
3681     bits<3> Nt;
3682
3683     let accessSize = AlignSize;
3684
3685     let IClass = 0b1010;
3686     let Inst{27-21} = 0b1001101;
3687     let Inst{20-16} = Rz;
3688     let Inst{13} = Mu;
3689     let Inst{12-11} = MajOp;
3690     let Inst{10-8} = Nt;
3691     let Inst{7} = 0b0;
3692     let Inst{6-3} =
3693       !if (!eq(!cast<string>(AlignSize), "WordAccess"),     offset{5-2},
3694       !if (!eq(!cast<string>(AlignSize), "HalfWordAccess"), offset{4-1},
3695                                        /* ByteAccess */     offset{3-0}));
3696     let Inst{1} = 0b0;
3697   }
3698 let isCodeGenOnly = 0 in {
3699 def S2_storerbnew_pci : T_storenew_pci <"memb", s4_0Imm, 0b00, ByteAccess>;
3700 def S2_storerhnew_pci : T_storenew_pci <"memh", s4_1Imm, 0b01, HalfWordAccess>;
3701 def S2_storerinew_pci : T_storenew_pci <"memw", s4_2Imm, 0b10, WordAccess>;
3702 }
3703
3704 //===----------------------------------------------------------------------===//
3705 // Circular stores with auto-increment register
3706 //===----------------------------------------------------------------------===//
3707 let Uses = [CS], isNVStorable = 1, isCodeGenOnly = 0 in
3708 class T_store_pcr <string mnemonic, RegisterClass RC, bits<4>MajOp,
3709                                MemAccessSize AlignSize, string RegSrc = "Rt">
3710   : STInst <(outs IntRegs:$_dst_),
3711   (ins IntRegs:$Rz, ModRegs:$Mu, RC:$Rt),
3712   #mnemonic#"($Rz ++ I:circ($Mu)) = $"#RegSrc#"",
3713   [],
3714   "$Rz = $_dst_" > {
3715     bits<5> Rz;
3716     bits<1> Mu;
3717     bits<5> Rt;
3718
3719     let accessSize = AlignSize;
3720
3721     let IClass = 0b1010;
3722     let Inst{27-25} = 0b100;
3723     let Inst{24-21} = MajOp;
3724     let Inst{20-16} = Rz;
3725     let Inst{13} = Mu;
3726     let Inst{12-8} = Rt;
3727     let Inst{7} = 0b0;
3728     let Inst{1} = 0b1;
3729   }
3730
3731 let isCodeGenOnly = 0 in {
3732 def S2_storerb_pcr : T_store_pcr<"memb", IntRegs, 0b1000, ByteAccess>;
3733 def S2_storerh_pcr : T_store_pcr<"memh", IntRegs, 0b1010, HalfWordAccess>;
3734 def S2_storeri_pcr : T_store_pcr<"memw", IntRegs, 0b1100, WordAccess>;
3735 def S2_storerd_pcr : T_store_pcr<"memd", DoubleRegs, 0b1110, DoubleWordAccess>;
3736 def S2_storerf_pcr : T_store_pcr<"memh", IntRegs, 0b1011,
3737                                  HalfWordAccess, "Rt.h">;
3738 }
3739
3740 //===----------------------------------------------------------------------===//
3741 // Circular .new stores with auto-increment register
3742 //===----------------------------------------------------------------------===//
3743 let Uses = [CS], isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3 in
3744 class T_storenew_pcr <string mnemonic, bits<2>MajOp,
3745                                    MemAccessSize AlignSize>
3746   : NVInst <(outs IntRegs:$_dst_),
3747   (ins IntRegs:$Rz, ModRegs:$Mu, IntRegs:$Nt),
3748   #mnemonic#"($Rz ++ I:circ($Mu)) = $Nt.new" ,
3749   [] ,
3750   "$Rz = $_dst_"> {
3751     bits<5> Rz;
3752     bits<1> Mu;
3753     bits<3> Nt;
3754
3755     let accessSize = AlignSize;
3756
3757     let IClass = 0b1010;
3758     let Inst{27-21} = 0b1001101;
3759     let Inst{20-16} = Rz;
3760     let Inst{13} = Mu;
3761     let Inst{12-11} = MajOp;
3762     let Inst{10-8} = Nt;
3763     let Inst{7} = 0b0;
3764     let Inst{1} = 0b1;
3765   }
3766
3767 let isCodeGenOnly = 0 in {
3768 def S2_storerbnew_pcr : T_storenew_pcr <"memb", 0b00, ByteAccess>;
3769 def S2_storerhnew_pcr : T_storenew_pcr <"memh", 0b01, HalfWordAccess>;
3770 def S2_storerinew_pcr : T_storenew_pcr <"memw", 0b10, WordAccess>;
3771 }
3772
3773 //===----------------------------------------------------------------------===//
3774 // Bit-reversed stores with auto-increment register
3775 //===----------------------------------------------------------------------===//
3776 let hasSideEffects = 0 in
3777 class T_store_pbr<string mnemonic, RegisterClass RC,
3778                             MemAccessSize addrSize, bits<3> majOp,
3779                             bit isHalf = 0>
3780   : STInst
3781     <(outs IntRegs:$_dst_),
3782      (ins IntRegs:$Rz, ModRegs:$Mu, RC:$src),
3783      #mnemonic#"($Rz ++ $Mu:brev) = $src"#!if (!eq(isHalf, 1), ".h", ""),
3784      [], "$Rz = $_dst_" > {
3785
3786       let accessSize = addrSize;
3787
3788       bits<5> Rz;
3789       bits<1> Mu;
3790       bits<5> src;
3791
3792       let IClass = 0b1010;
3793
3794       let Inst{27-24} = 0b1111;
3795       let Inst{23-21} = majOp;
3796       let Inst{7} = 0b0;
3797       let Inst{20-16} = Rz;
3798       let Inst{13} = Mu;
3799       let Inst{12-8} = src;
3800     }
3801
3802 let isNVStorable = 1, isCodeGenOnly = 0 in {
3803   let BaseOpcode = "S2_storerb_pbr" in
3804   def S2_storerb_pbr : T_store_pbr<"memb", IntRegs, ByteAccess,
3805                                              0b000>, NewValueRel;
3806   let BaseOpcode = "S2_storerh_pbr" in
3807   def S2_storerh_pbr : T_store_pbr<"memh", IntRegs, HalfWordAccess,
3808                                              0b010>, NewValueRel;
3809   let BaseOpcode = "S2_storeri_pbr" in
3810   def S2_storeri_pbr : T_store_pbr<"memw", IntRegs, WordAccess,
3811                                              0b100>, NewValueRel;
3812 }
3813 let isCodeGenOnly = 0 in {
3814 def S2_storerf_pbr : T_store_pbr<"memh", IntRegs, HalfWordAccess, 0b011, 1>;
3815 def S2_storerd_pbr : T_store_pbr<"memd", DoubleRegs, DoubleWordAccess, 0b110>;
3816 }
3817
3818 //===----------------------------------------------------------------------===//
3819 // Bit-reversed .new stores with auto-increment register
3820 //===----------------------------------------------------------------------===//
3821 let isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3,
3822     hasSideEffects = 0 in
3823 class T_storenew_pbr<string mnemonic, MemAccessSize addrSize, bits<2> majOp>
3824   : NVInst <(outs IntRegs:$_dst_),
3825             (ins IntRegs:$Rz, ModRegs:$Mu, IntRegs:$Nt),
3826      #mnemonic#"($Rz ++ $Mu:brev) = $Nt.new", [],
3827      "$Rz = $_dst_">, NewValueRel {
3828     let accessSize = addrSize;
3829     bits<5> Rz;
3830     bits<1> Mu;
3831     bits<3> Nt;
3832
3833     let IClass = 0b1010;
3834
3835     let Inst{27-21} = 0b1111101;
3836     let Inst{12-11} = majOp;
3837     let Inst{7} = 0b0;
3838     let Inst{20-16} = Rz;
3839     let Inst{13} = Mu;
3840     let Inst{10-8} = Nt;
3841   }
3842
3843 let BaseOpcode = "S2_storerb_pbr", isCodeGenOnly = 0 in
3844 def S2_storerbnew_pbr : T_storenew_pbr<"memb", ByteAccess, 0b00>;
3845
3846 let BaseOpcode = "S2_storerh_pbr", isCodeGenOnly = 0 in
3847 def S2_storerhnew_pbr : T_storenew_pbr<"memh", HalfWordAccess, 0b01>;
3848
3849 let BaseOpcode = "S2_storeri_pbr", isCodeGenOnly = 0 in
3850 def S2_storerinew_pbr : T_storenew_pbr<"memw", WordAccess, 0b10>;
3851
3852 //===----------------------------------------------------------------------===//
3853 // ST -
3854 //===----------------------------------------------------------------------===//
3855
3856 let hasSideEffects = 0 in
3857 class T_S2op_1 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
3858                 RegisterClass RCIn, bits<2> MajOp, bits<3> MinOp, bit isSat>
3859   : SInst <(outs RCOut:$dst), (ins RCIn:$src),
3860   "$dst = "#mnemonic#"($src)"#!if(isSat, ":sat", ""),
3861   [], "", S_2op_tc_1_SLOT23 > {
3862     bits<5> dst;
3863     bits<5> src;
3864
3865     let IClass = 0b1000;
3866
3867     let Inst{27-24} = RegTyBits;
3868     let Inst{23-22} = MajOp;
3869     let Inst{21} = 0b0;
3870     let Inst{20-16} = src;
3871     let Inst{7-5} = MinOp;
3872     let Inst{4-0} = dst;
3873   }
3874
3875 class T_S2op_1_di <string mnemonic, bits<2> MajOp, bits<3> MinOp>
3876   : T_S2op_1 <mnemonic, 0b0100, DoubleRegs, IntRegs, MajOp, MinOp, 0>;
3877
3878 let hasNewValue = 1 in
3879 class T_S2op_1_id <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
3880   : T_S2op_1 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, isSat>;
3881
3882 let hasNewValue = 1 in
3883 class T_S2op_1_ii <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit isSat = 0>
3884   : T_S2op_1 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp, isSat>;
3885
3886 // Vector sign/zero extend
3887 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 0 in {
3888   def S2_vsxtbh : T_S2op_1_di <"vsxtbh", 0b00, 0b000>;
3889   def S2_vsxthw : T_S2op_1_di <"vsxthw", 0b00, 0b100>;
3890   def S2_vzxtbh : T_S2op_1_di <"vzxtbh", 0b00, 0b010>;
3891   def S2_vzxthw : T_S2op_1_di <"vzxthw", 0b00, 0b110>;
3892 }
3893
3894 // Vector splat bytes/halfwords
3895 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 0 in {
3896   def S2_vsplatrb : T_S2op_1_ii <"vsplatb", 0b01, 0b111>;
3897   def S2_vsplatrh : T_S2op_1_di <"vsplath", 0b01, 0b010>;
3898 }
3899
3900 // Sign extend word to doubleword
3901 let isCodeGenOnly = 0 in
3902 def A2_sxtw   : T_S2op_1_di <"sxtw", 0b01, 0b000>;
3903
3904 def: Pat <(i64 (sext I32:$src)), (A2_sxtw I32:$src)>;
3905
3906 // Vector saturate and pack
3907 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
3908   def S2_svsathb  : T_S2op_1_ii <"vsathb", 0b10, 0b000>;
3909   def S2_svsathub : T_S2op_1_ii <"vsathub", 0b10, 0b010>;
3910   def S2_vsathb   : T_S2op_1_id <"vsathb", 0b00, 0b110>;
3911   def S2_vsathub  : T_S2op_1_id <"vsathub", 0b00, 0b000>;
3912   def S2_vsatwh   : T_S2op_1_id <"vsatwh", 0b00, 0b010>;
3913   def S2_vsatwuh  : T_S2op_1_id <"vsatwuh", 0b00, 0b100>;
3914 }
3915
3916 // Vector truncate
3917 let isCodeGenOnly = 0 in {
3918 def S2_vtrunohb : T_S2op_1_id <"vtrunohb", 0b10, 0b000>;
3919 def S2_vtrunehb : T_S2op_1_id <"vtrunehb", 0b10, 0b010>;
3920 }
3921
3922 // Swizzle the bytes of a word
3923 let isCodeGenOnly = 0 in
3924 def A2_swiz : T_S2op_1_ii <"swiz", 0b10, 0b111>;
3925
3926 // Saturate
3927 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
3928   def A2_sat   : T_S2op_1_id <"sat", 0b11, 0b000>;
3929   def A2_satb  : T_S2op_1_ii <"satb", 0b11, 0b111>;
3930   def A2_satub : T_S2op_1_ii <"satub", 0b11, 0b110>;
3931   def A2_sath  : T_S2op_1_ii <"sath", 0b11, 0b100>;
3932   def A2_satuh : T_S2op_1_ii <"satuh", 0b11, 0b101>;
3933   def A2_roundsat : T_S2op_1_id <"round", 0b11, 0b001, 0b1>;
3934 }
3935
3936 let Itinerary = S_2op_tc_2_SLOT23, isCodeGenOnly = 0 in {
3937   // Vector round and pack
3938   def S2_vrndpackwh   : T_S2op_1_id <"vrndwh", 0b10, 0b100>;
3939
3940   let Defs = [USR_OVF] in
3941   def S2_vrndpackwhs  : T_S2op_1_id <"vrndwh", 0b10, 0b110, 1>;
3942
3943   // Bit reverse
3944   def S2_brev : T_S2op_1_ii <"brev", 0b01, 0b110>;
3945
3946   // Absolute value word
3947   def A2_abs    : T_S2op_1_ii <"abs", 0b10, 0b100>;
3948
3949   let Defs = [USR_OVF] in
3950   def A2_abssat : T_S2op_1_ii <"abs", 0b10, 0b101, 1>;
3951
3952   // Negate with saturation
3953   let Defs = [USR_OVF] in
3954   def A2_negsat : T_S2op_1_ii <"neg", 0b10, 0b110, 1>;
3955 }
3956
3957 def: Pat<(i32 (select (i1 (setlt (i32 IntRegs:$src), 0)),
3958                       (i32 (sub 0, (i32 IntRegs:$src))),
3959                       (i32 IntRegs:$src))),
3960          (A2_abs IntRegs:$src)>;
3961
3962 let AddedComplexity = 50 in
3963 def: Pat<(i32 (xor (add (sra (i32 IntRegs:$src), (i32 31)),
3964                         (i32 IntRegs:$src)),
3965                    (sra (i32 IntRegs:$src), (i32 31)))),
3966          (A2_abs IntRegs:$src)>;
3967
3968 class T_S2op_2 <string mnemonic, bits<4> RegTyBits, RegisterClass RCOut,
3969                 RegisterClass RCIn, bits<3> MajOp, bits<3> MinOp,
3970                 bit isSat, bit isRnd, list<dag> pattern = []>
3971   : SInst <(outs RCOut:$dst),
3972   (ins RCIn:$src, u5Imm:$u5),
3973   "$dst = "#mnemonic#"($src, #$u5)"#!if(isSat, ":sat", "")
3974                                    #!if(isRnd, ":rnd", ""),
3975   pattern, "", S_2op_tc_2_SLOT23> {
3976     bits<5> dst;
3977     bits<5> src;
3978     bits<5> u5;
3979
3980     let IClass = 0b1000;
3981
3982     let Inst{27-24} = RegTyBits;
3983     let Inst{23-21} = MajOp;
3984     let Inst{20-16} = src;
3985     let Inst{13} = 0b0;
3986     let Inst{12-8} = u5;
3987     let Inst{7-5} = MinOp;
3988     let Inst{4-0} = dst;
3989   }
3990
3991 class T_S2op_2_di <string mnemonic, bits<3> MajOp, bits<3> MinOp>
3992   : T_S2op_2 <mnemonic, 0b1000, DoubleRegs, IntRegs, MajOp, MinOp, 0, 0>;
3993
3994 let hasNewValue = 1 in
3995 class T_S2op_2_id <string mnemonic, bits<3> MajOp, bits<3> MinOp>
3996   : T_S2op_2 <mnemonic, 0b1000, IntRegs, DoubleRegs, MajOp, MinOp, 0, 0>;
3997
3998 let hasNewValue = 1 in
3999 class T_S2op_2_ii <string mnemonic, bits<3> MajOp, bits<3> MinOp,
4000                    bit isSat = 0, bit isRnd = 0, list<dag> pattern = []>
4001   : T_S2op_2 <mnemonic, 0b1100, IntRegs, IntRegs, MajOp, MinOp,
4002               isSat, isRnd, pattern>;
4003
4004 class T_S2op_shift <string mnemonic, bits<3> MajOp, bits<3> MinOp, SDNode OpNd>
4005   : T_S2op_2_ii <mnemonic, MajOp, MinOp, 0, 0,
4006     [(set (i32 IntRegs:$dst), (OpNd (i32 IntRegs:$src),
4007                                     (u5ImmPred:$u5)))]>;
4008
4009 // Vector arithmetic shift right by immediate with truncate and pack
4010 let isCodeGenOnly = 0 in
4011 def S2_asr_i_svw_trun : T_S2op_2_id <"vasrw", 0b110, 0b010>;
4012
4013 // Arithmetic/logical shift right/left by immediate
4014 let Itinerary = S_2op_tc_1_SLOT23, isCodeGenOnly = 0 in {
4015   def S2_asr_i_r : T_S2op_shift <"asr", 0b000, 0b000, sra>;
4016   def S2_lsr_i_r : T_S2op_shift <"lsr", 0b000, 0b001, srl>;
4017   def S2_asl_i_r : T_S2op_shift <"asl", 0b000, 0b010, shl>;
4018 }
4019
4020 // Shift left by immediate with saturation
4021 let Defs = [USR_OVF], isCodeGenOnly = 0 in
4022 def S2_asl_i_r_sat : T_S2op_2_ii <"asl", 0b010, 0b010, 1>;
4023
4024 // Shift right with round
4025 let isCodeGenOnly = 0 in
4026 def S2_asr_i_r_rnd : T_S2op_2_ii <"asr", 0b010, 0b000, 0, 1>;
4027
4028 let isAsmParserOnly = 1 in
4029 def S2_asr_i_r_rnd_goodsyntax
4030   : SInst <(outs IntRegs:$dst), (ins  IntRegs:$src, u5Imm:$u5),
4031   "$dst = asrrnd($src, #$u5)",
4032   [], "", S_2op_tc_1_SLOT23>;
4033
4034 def: Pat<(i32 (sra (i32 (add (i32 (sra I32:$src1, u5ImmPred:$src2)),
4035                              (i32 1))),
4036                    (i32 1))),
4037          (S2_asr_i_r_rnd IntRegs:$src1, u5ImmPred:$src2)>;
4038
4039 class T_S2op_3<string opc, bits<2>MajOp, bits<3>minOp, bits<1> sat = 0>
4040   : SInst<(outs DoubleRegs:$Rdd), (ins DoubleRegs:$Rss),
4041            "$Rdd = "#opc#"($Rss)"#!if(!eq(sat, 1),":sat","")> {
4042   bits<5> Rss;
4043   bits<5> Rdd;
4044   let IClass = 0b1000;
4045   let Inst{27-24} = 0;
4046   let Inst{23-22} = MajOp;
4047   let Inst{20-16} = Rss;
4048   let Inst{7-5} = minOp;
4049   let Inst{4-0} = Rdd;
4050 }
4051
4052 let isCodeGenOnly = 0 in {
4053 def A2_absp : T_S2op_3 <"abs", 0b10, 0b110>;
4054 def A2_negp : T_S2op_3 <"neg", 0b10, 0b101>;
4055 def A2_notp : T_S2op_3 <"not", 0b10, 0b100>;
4056 }
4057
4058 // Innterleave/deinterleave
4059 let isCodeGenOnly = 0 in {
4060 def S2_interleave   : T_S2op_3 <"interleave",   0b11, 0b101>;
4061 def S2_deinterleave : T_S2op_3 <"deinterleave", 0b11, 0b100>;
4062 }
4063
4064 // Vector Complex conjugate
4065 let isCodeGenOnly = 0 in
4066 def A2_vconj : T_S2op_3 <"vconj", 0b10, 0b111, 1>;
4067
4068 // Vector saturate without pack
4069 let isCodeGenOnly = 0 in {
4070 def S2_vsathb_nopack  : T_S2op_3 <"vsathb",  0b00, 0b111>;
4071 def S2_vsathub_nopack : T_S2op_3 <"vsathub", 0b00, 0b100>;
4072 def S2_vsatwh_nopack  : T_S2op_3 <"vsatwh",  0b00, 0b110>;
4073 def S2_vsatwuh_nopack : T_S2op_3 <"vsatwuh", 0b00, 0b101>;
4074 }
4075
4076 // Vector absolute value halfwords with and without saturation
4077 // Rdd64=vabsh(Rss64)[:sat]
4078 let isCodeGenOnly = 0 in {
4079 def A2_vabsh    : T_S2op_3 <"vabsh", 0b01, 0b100>;
4080 def A2_vabshsat : T_S2op_3 <"vabsh", 0b01, 0b101, 1>;
4081 }
4082
4083 // Vector absolute value words with and without saturation
4084 let isCodeGenOnly = 0 in {
4085 def A2_vabsw    : T_S2op_3 <"vabsw", 0b01, 0b110>;
4086 def A2_vabswsat : T_S2op_3 <"vabsw", 0b01, 0b111, 1>;
4087 }
4088
4089 //===----------------------------------------------------------------------===//
4090 // STYPE/BIT +
4091 //===----------------------------------------------------------------------===//
4092 // Bit count
4093
4094 let hasSideEffects = 0, hasNewValue = 1 in
4095 class T_COUNT_LEADING<string MnOp, bits<3> MajOp, bits<3> MinOp, bit Is32,
4096                 dag Out, dag Inp>
4097     : SInst<Out, Inp, "$Rd = "#MnOp#"($Rs)", [], "", S_2op_tc_1_SLOT23> {
4098   bits<5> Rs;
4099   bits<5> Rd;
4100   let IClass = 0b1000;
4101   let Inst{27} = 0b1;
4102   let Inst{26} = Is32;
4103   let Inst{25-24} = 0b00;
4104   let Inst{23-21} = MajOp;
4105   let Inst{20-16} = Rs;
4106   let Inst{7-5} = MinOp;
4107   let Inst{4-0} = Rd;
4108 }
4109
4110 class T_COUNT_LEADING_32<string MnOp, bits<3> MajOp, bits<3> MinOp>
4111     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b1,
4112                       (outs IntRegs:$Rd), (ins IntRegs:$Rs)>;
4113
4114 class T_COUNT_LEADING_64<string MnOp, bits<3> MajOp, bits<3> MinOp>
4115     : T_COUNT_LEADING<MnOp, MajOp, MinOp, 0b0,
4116                       (outs IntRegs:$Rd), (ins DoubleRegs:$Rs)>;
4117
4118 let isCodeGenOnly = 0 in {
4119 def S2_cl0     : T_COUNT_LEADING_32<"cl0",     0b000, 0b101>;
4120 def S2_cl1     : T_COUNT_LEADING_32<"cl1",     0b000, 0b110>;
4121 def S2_ct0     : T_COUNT_LEADING_32<"ct0",     0b010, 0b100>;
4122 def S2_ct1     : T_COUNT_LEADING_32<"ct1",     0b010, 0b101>;
4123 def S2_cl0p    : T_COUNT_LEADING_64<"cl0",     0b010, 0b010>;
4124 def S2_cl1p    : T_COUNT_LEADING_64<"cl1",     0b010, 0b100>;
4125 def S2_clb     : T_COUNT_LEADING_32<"clb",     0b000, 0b100>;
4126 def S2_clbp    : T_COUNT_LEADING_64<"clb",     0b010, 0b000>;
4127 def S2_clbnorm : T_COUNT_LEADING_32<"normamt", 0b000, 0b111>;
4128 }
4129
4130 def: Pat<(i32 (ctlz I32:$Rs)),                (S2_cl0 I32:$Rs)>;
4131 def: Pat<(i32 (ctlz (not I32:$Rs))),          (S2_cl1 I32:$Rs)>;
4132 def: Pat<(i32 (cttz I32:$Rs)),                (S2_ct0 I32:$Rs)>;
4133 def: Pat<(i32 (cttz (not I32:$Rs))),          (S2_ct1 I32:$Rs)>;
4134 def: Pat<(i32 (trunc (ctlz I64:$Rss))),       (S2_cl0p I64:$Rss)>;
4135 def: Pat<(i32 (trunc (ctlz (not I64:$Rss)))), (S2_cl1p I64:$Rss)>;
4136
4137 // Bit set/clear/toggle
4138
4139 let hasSideEffects = 0, hasNewValue = 1 in
4140 class T_SCT_BIT_IMM<string MnOp, bits<3> MinOp>
4141     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, u5Imm:$u5),
4142             "$Rd = "#MnOp#"($Rs, #$u5)", [], "", S_2op_tc_1_SLOT23> {
4143   bits<5> Rd;
4144   bits<5> Rs;
4145   bits<5> u5;
4146   let IClass = 0b1000;
4147   let Inst{27-21} = 0b1100110;
4148   let Inst{20-16} = Rs;
4149   let Inst{13} = 0b0;
4150   let Inst{12-8} = u5;
4151   let Inst{7-5} = MinOp;
4152   let Inst{4-0} = Rd;
4153 }
4154
4155 let hasSideEffects = 0, hasNewValue = 1 in
4156 class T_SCT_BIT_REG<string MnOp, bits<2> MinOp>
4157     : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
4158             "$Rd = "#MnOp#"($Rs, $Rt)", [], "", S_3op_tc_1_SLOT23> {
4159   bits<5> Rd;
4160   bits<5> Rs;
4161   bits<5> Rt;
4162   let IClass = 0b1100;
4163   let Inst{27-22} = 0b011010;
4164   let Inst{20-16} = Rs;
4165   let Inst{12-8} = Rt;
4166   let Inst{7-6} = MinOp;
4167   let Inst{4-0} = Rd;
4168 }
4169
4170 let isCodeGenOnly = 0 in {
4171 def S2_clrbit_i    : T_SCT_BIT_IMM<"clrbit",    0b001>;
4172 def S2_setbit_i    : T_SCT_BIT_IMM<"setbit",    0b000>;
4173 def S2_togglebit_i : T_SCT_BIT_IMM<"togglebit", 0b010>;
4174 def S2_clrbit_r    : T_SCT_BIT_REG<"clrbit",    0b01>;
4175 def S2_setbit_r    : T_SCT_BIT_REG<"setbit",    0b00>;
4176 def S2_togglebit_r : T_SCT_BIT_REG<"togglebit", 0b10>;
4177 }
4178
4179 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, u5ImmPred:$u5)))),
4180          (S2_clrbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
4181 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
4182          (S2_setbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
4183 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, u5ImmPred:$u5))),
4184          (S2_togglebit_i IntRegs:$Rs, u5ImmPred:$u5)>;
4185 def: Pat<(i32 (and (i32 IntRegs:$Rs), (not (shl 1, (i32 IntRegs:$Rt))))),
4186          (S2_clrbit_r IntRegs:$Rs, IntRegs:$Rt)>;
4187 def: Pat<(i32 (or (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
4188          (S2_setbit_r IntRegs:$Rs, IntRegs:$Rt)>;
4189 def: Pat<(i32 (xor (i32 IntRegs:$Rs), (shl 1, (i32 IntRegs:$Rt)))),
4190          (S2_togglebit_r IntRegs:$Rs, IntRegs:$Rt)>;
4191
4192 // Bit test
4193
4194 let hasSideEffects = 0 in
4195 class T_TEST_BIT_IMM<string MnOp, bits<3> MajOp>
4196     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u5Imm:$u5),
4197             "$Pd = "#MnOp#"($Rs, #$u5)",
4198             [], "", S_2op_tc_2early_SLOT23> {
4199   bits<2> Pd;
4200   bits<5> Rs;
4201   bits<5> u5;
4202   let IClass = 0b1000;
4203   let Inst{27-24} = 0b0101;
4204   let Inst{23-21} = MajOp;
4205   let Inst{20-16} = Rs;
4206   let Inst{13} = 0;
4207   let Inst{12-8} = u5;
4208   let Inst{1-0} = Pd;
4209 }
4210
4211 let hasSideEffects = 0 in
4212 class T_TEST_BIT_REG<string MnOp, bit IsNeg>
4213     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
4214             "$Pd = "#MnOp#"($Rs, $Rt)",
4215             [], "", S_3op_tc_2early_SLOT23> {
4216   bits<2> Pd;
4217   bits<5> Rs;
4218   bits<5> Rt;
4219   let IClass = 0b1100;
4220   let Inst{27-22} = 0b011100;
4221   let Inst{21} = IsNeg;
4222   let Inst{20-16} = Rs;
4223   let Inst{12-8} = Rt;
4224   let Inst{1-0} = Pd;
4225 }
4226
4227 let isCodeGenOnly = 0 in {
4228 def S2_tstbit_i : T_TEST_BIT_IMM<"tstbit", 0b000>;
4229 def S2_tstbit_r : T_TEST_BIT_REG<"tstbit", 0>;
4230 }
4231
4232 let AddedComplexity = 20 in { // Complexity greater than cmp reg-imm.
4233   def: Pat<(i1 (setne (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
4234            (S2_tstbit_i IntRegs:$Rs, u5ImmPred:$u5)>;
4235   def: Pat<(i1 (setne (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
4236            (S2_tstbit_r IntRegs:$Rs, IntRegs:$Rt)>;
4237   def: Pat<(i1 (trunc (i32 IntRegs:$Rs))),
4238            (S2_tstbit_i IntRegs:$Rs, 0)>;
4239   def: Pat<(i1 (trunc (i64 DoubleRegs:$Rs))),
4240            (S2_tstbit_i (LoReg DoubleRegs:$Rs), 0)>;
4241 }
4242 let hasSideEffects = 0 in
4243 class T_TEST_BITS_IMM<string MnOp, bits<2> MajOp, bit IsNeg>
4244     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, u6Imm:$u6),
4245             "$Pd = "#MnOp#"($Rs, #$u6)",
4246             [], "", S_2op_tc_2early_SLOT23> {
4247   bits<2> Pd;
4248   bits<5> Rs;
4249   bits<6> u6;
4250   let IClass = 0b1000;
4251   let Inst{27-24} = 0b0101;
4252   let Inst{23-22} = MajOp;
4253   let Inst{21} = IsNeg;
4254   let Inst{20-16} = Rs;
4255   let Inst{13-8} = u6;
4256   let Inst{1-0} = Pd;
4257 }
4258
4259 let hasSideEffects = 0 in
4260 class T_TEST_BITS_REG<string MnOp, bits<2> MajOp, bit IsNeg>
4261     : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
4262             "$Pd = "#MnOp#"($Rs, $Rt)",
4263             [], "", S_3op_tc_2early_SLOT23> {
4264   bits<2> Pd;
4265   bits<5> Rs;
4266   bits<5> Rt;
4267   let IClass = 0b1100;
4268   let Inst{27-24} = 0b0111;
4269   let Inst{23-22} = MajOp;
4270   let Inst{21} = IsNeg;
4271   let Inst{20-16} = Rs;
4272   let Inst{12-8} = Rt;
4273   let Inst{1-0} = Pd;
4274 }
4275
4276 let isCodeGenOnly = 0 in {
4277 def C2_bitsclri : T_TEST_BITS_IMM<"bitsclr", 0b10, 0>;
4278 def C2_bitsclr  : T_TEST_BITS_REG<"bitsclr", 0b10, 0>;
4279 def C2_bitsset  : T_TEST_BITS_REG<"bitsset", 0b01, 0>;
4280 }
4281
4282 let AddedComplexity = 20 in { // Complexity greater than compare reg-imm.
4283   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), u6ImmPred:$u6), 0)),
4284            (C2_bitsclri IntRegs:$Rs, u6ImmPred:$u6)>;
4285   def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), 0)),
4286            (C2_bitsclr IntRegs:$Rs, IntRegs:$Rt)>;
4287 }
4288
4289 let AddedComplexity = 10 in   // Complexity greater than compare reg-reg.
4290 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), IntRegs:$Rt)),
4291          (C2_bitsset IntRegs:$Rs, IntRegs:$Rt)>;
4292
4293 //===----------------------------------------------------------------------===//
4294 // STYPE/BIT -
4295 //===----------------------------------------------------------------------===//
4296
4297 //===----------------------------------------------------------------------===//
4298 // STYPE/COMPLEX +
4299 //===----------------------------------------------------------------------===//
4300 //===----------------------------------------------------------------------===//
4301 // STYPE/COMPLEX -
4302 //===----------------------------------------------------------------------===//
4303
4304 //===----------------------------------------------------------------------===//
4305 // XTYPE/PERM +
4306 //===----------------------------------------------------------------------===//
4307
4308 //===----------------------------------------------------------------------===//
4309 // XTYPE/PERM -
4310 //===----------------------------------------------------------------------===//
4311
4312 //===----------------------------------------------------------------------===//
4313 // STYPE/PRED +
4314 //===----------------------------------------------------------------------===//
4315
4316 // Predicate transfer.
4317 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
4318 def C2_tfrpr : SInst<(outs IntRegs:$Rd), (ins PredRegs:$Ps),
4319       "$Rd = $Ps", [], "", S_2op_tc_1_SLOT23> {
4320   bits<5> Rd;
4321   bits<2> Ps;
4322
4323   let IClass = 0b1000;
4324   let Inst{27-24} = 0b1001;
4325   let Inst{22} = 0b1;
4326   let Inst{17-16} = Ps;
4327   let Inst{4-0} = Rd;
4328 }
4329
4330 // Transfer general register to predicate.
4331 let hasSideEffects = 0, isCodeGenOnly = 0 in
4332 def C2_tfrrp: SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs),
4333       "$Pd = $Rs", [], "", S_2op_tc_2early_SLOT23> {
4334   bits<2> Pd;
4335   bits<5> Rs;
4336
4337   let IClass = 0b1000;
4338   let Inst{27-21} = 0b0101010;
4339   let Inst{20-16} = Rs;
4340   let Inst{1-0} = Pd;
4341 }
4342
4343
4344 //===----------------------------------------------------------------------===//
4345 // STYPE/PRED -
4346 //===----------------------------------------------------------------------===//
4347
4348 //===----------------------------------------------------------------------===//
4349 // STYPE/SHIFT +
4350 //===----------------------------------------------------------------------===//
4351 class S_2OpInstImm<string Mnemonic, bits<3>MajOp, bits<3>MinOp,
4352                    Operand Imm, list<dag> pattern = [], bit isRnd = 0>
4353   : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, Imm:$src2),
4354            "$dst = "#Mnemonic#"($src1, #$src2)"#!if(isRnd, ":rnd", ""),
4355            pattern> {
4356   bits<5> src1;
4357   bits<5> dst;
4358   let IClass = 0b1000;
4359   let Inst{27-24} = 0;
4360   let Inst{23-21} = MajOp;
4361   let Inst{20-16} = src1;
4362   let Inst{7-5} = MinOp;
4363   let Inst{4-0} = dst;
4364 }
4365
4366 class S_2OpInstImmI6<string Mnemonic, SDNode OpNode, bits<3>MinOp>
4367   : S_2OpInstImm<Mnemonic, 0b000, MinOp, u6Imm,
4368   [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
4369                                         u6ImmPred:$src2))]> {
4370   bits<6> src2;
4371   let Inst{13-8} = src2;
4372 }
4373
4374 // Shift by immediate.
4375 let isCodeGenOnly = 0 in {
4376 def S2_asr_i_p : S_2OpInstImmI6<"asr", sra, 0b000>;
4377 def S2_asl_i_p : S_2OpInstImmI6<"asl", shl, 0b010>;
4378 def S2_lsr_i_p : S_2OpInstImmI6<"lsr", srl, 0b001>;
4379 }
4380
4381 // Shift left by small amount and add.
4382 let AddedComplexity = 100, hasNewValue = 1, hasSideEffects = 0,
4383     isCodeGenOnly = 0 in
4384 def S2_addasl_rrri: SInst <(outs IntRegs:$Rd),
4385                            (ins IntRegs:$Rt, IntRegs:$Rs, u3Imm:$u3),
4386   "$Rd = addasl($Rt, $Rs, #$u3)" ,
4387   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rt),
4388                                 (shl (i32 IntRegs:$Rs), u3ImmPred:$u3)))],
4389   "", S_3op_tc_2_SLOT23> {
4390     bits<5> Rd;
4391     bits<5> Rt;
4392     bits<5> Rs;
4393     bits<3> u3;
4394
4395     let IClass = 0b1100;
4396
4397     let Inst{27-21} = 0b0100000;
4398     let Inst{20-16} = Rs;
4399     let Inst{13}    = 0b0;
4400     let Inst{12-8}  = Rt;
4401     let Inst{7-5}   = u3;
4402     let Inst{4-0}   = Rd;
4403   }
4404
4405 //===----------------------------------------------------------------------===//
4406 // STYPE/SHIFT -
4407 //===----------------------------------------------------------------------===//
4408
4409 //===----------------------------------------------------------------------===//
4410 // STYPE/VH +
4411 //===----------------------------------------------------------------------===//
4412 //===----------------------------------------------------------------------===//
4413 // STYPE/VH -
4414 //===----------------------------------------------------------------------===//
4415
4416 //===----------------------------------------------------------------------===//
4417 // STYPE/VW +
4418 //===----------------------------------------------------------------------===//
4419 //===----------------------------------------------------------------------===//
4420 // STYPE/VW -
4421 //===----------------------------------------------------------------------===//
4422
4423 //===----------------------------------------------------------------------===//
4424 // SYSTEM/SUPER +
4425 //===----------------------------------------------------------------------===//
4426
4427 //===----------------------------------------------------------------------===//
4428 // SYSTEM/USER +
4429 //===----------------------------------------------------------------------===//
4430 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDTNone, [SDNPHasChain]>;
4431
4432 let hasSideEffects = 1, isSoloAX = 1, isCodeGenOnly = 0 in
4433 def BARRIER : SYSInst<(outs), (ins),
4434                      "barrier",
4435                      [(HexagonBARRIER)],"",ST_tc_st_SLOT0> {
4436   let Inst{31-28} = 0b1010;
4437   let Inst{27-21} = 0b1000000;
4438 }
4439
4440 //===----------------------------------------------------------------------===//
4441 // SYSTEM/SUPER -
4442 //===----------------------------------------------------------------------===//
4443 //===----------------------------------------------------------------------===//
4444 // CRUSER - Type.
4445 //===----------------------------------------------------------------------===//
4446 // HW loop
4447 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
4448     opExtendable = 0, hasSideEffects = 0 in
4449 class LOOP_iBase<string mnemonic, Operand brOp, bit mustExtend = 0>
4450          : CRInst<(outs), (ins brOp:$offset, u10Imm:$src2),
4451            #mnemonic#"($offset, #$src2)",
4452            [], "" , CR_tc_3x_SLOT3> {
4453     bits<9> offset;
4454     bits<10> src2;
4455
4456     let IClass = 0b0110;
4457
4458     let Inst{27-22} = 0b100100;
4459     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
4460     let Inst{20-16} = src2{9-5};
4461     let Inst{12-8} = offset{8-4};
4462     let Inst{7-5} = src2{4-2};
4463     let Inst{4-3} = offset{3-2};
4464     let Inst{1-0} = src2{1-0};
4465 }
4466
4467 let isExtendable = 1, isExtentSigned = 1, opExtentBits = 9, opExtentAlign = 2,
4468     opExtendable = 0, hasSideEffects = 0 in
4469 class LOOP_rBase<string mnemonic, Operand brOp, bit mustExtend = 0>
4470          : CRInst<(outs), (ins brOp:$offset, IntRegs:$src2),
4471            #mnemonic#"($offset, $src2)",
4472            [], "" ,CR_tc_3x_SLOT3> {
4473     bits<9> offset;
4474     bits<5> src2;
4475
4476     let IClass = 0b0110;
4477
4478     let Inst{27-22} = 0b000000;
4479     let Inst{21} = !if (!eq(mnemonic, "loop0"), 0b0, 0b1);
4480     let Inst{20-16} = src2;
4481     let Inst{12-8} = offset{8-4};
4482     let Inst{4-3} = offset{3-2};
4483   }
4484
4485 multiclass LOOP_ri<string mnemonic> {
4486   def i : LOOP_iBase<mnemonic, brtarget>;
4487   def r : LOOP_rBase<mnemonic, brtarget>;
4488 }
4489
4490
4491 let Defs = [SA0, LC0, USR], isCodeGenOnly = 0 in
4492 defm J2_loop0 : LOOP_ri<"loop0">;
4493
4494 // Interestingly only loop0's appear to set usr.lpcfg
4495 let Defs = [SA1, LC1], isCodeGenOnly = 0 in
4496 defm J2_loop1 : LOOP_ri<"loop1">;
4497
4498 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
4499     Defs = [PC, LC0], Uses = [SA0, LC0] in {
4500 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
4501                        ":endloop0",
4502                        []>;
4503 }
4504
4505 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
4506     Defs = [PC, LC1], Uses = [SA1, LC1] in {
4507 def ENDLOOP1 : Endloop<(outs), (ins brtarget:$offset),
4508                        ":endloop1",
4509                        []>;
4510 }
4511
4512 // Pipelined loop instructions, sp[123]loop0
4513 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
4514     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
4515     opExtendable = 0, isPredicateLate = 1 in
4516 class SPLOOP_iBase<string SP, bits<2> op>
4517   : CRInst <(outs), (ins brtarget:$r7_2, u10Imm:$U10),
4518   "p3 = sp"#SP#"loop0($r7_2, #$U10)" > {
4519     bits<9> r7_2;
4520     bits<10> U10;
4521
4522     let IClass = 0b0110;
4523
4524     let Inst{22-21} = op;
4525     let Inst{27-23} = 0b10011;
4526     let Inst{20-16} = U10{9-5};
4527     let Inst{12-8} = r7_2{8-4};
4528     let Inst{7-5} = U10{4-2};
4529     let Inst{4-3} = r7_2{3-2};
4530     let Inst{1-0} = U10{1-0};
4531   }
4532
4533 let Defs = [LC0, SA0, P3, USR], hasSideEffects = 0,
4534     isExtentSigned = 1, isExtendable = 1, opExtentBits = 9, opExtentAlign = 2,
4535     opExtendable = 0, isPredicateLate = 1 in
4536 class SPLOOP_rBase<string SP, bits<2> op>
4537   : CRInst <(outs), (ins brtarget:$r7_2, IntRegs:$Rs),
4538   "p3 = sp"#SP#"loop0($r7_2, $Rs)" > {
4539     bits<9> r7_2;
4540     bits<5> Rs;
4541
4542     let IClass = 0b0110;
4543
4544     let Inst{22-21} = op;
4545     let Inst{27-23} = 0b00001;
4546     let Inst{20-16} = Rs;
4547     let Inst{12-8} = r7_2{8-4};
4548     let Inst{4-3} = r7_2{3-2};
4549   }
4550
4551 multiclass SPLOOP_ri<string mnemonic, bits<2> op> {
4552   def i : SPLOOP_iBase<mnemonic, op>;
4553   def r : SPLOOP_rBase<mnemonic, op>;
4554 }
4555
4556 let isCodeGenOnly = 0 in {
4557 defm J2_ploop1s : SPLOOP_ri<"1", 0b01>;
4558 defm J2_ploop2s : SPLOOP_ri<"2", 0b10>;
4559 defm J2_ploop3s : SPLOOP_ri<"3", 0b11>;
4560 }
4561
4562
4563 // if (Rs[!>=<]=#0) jump:[t/nt]
4564 let Defs = [PC], isPredicated = 1, isBranch = 1, hasSideEffects = 0,
4565     hasSideEffects = 0 in
4566 class J2_jump_0_Base<string compare, bit isTak, bits<2> op>
4567   : CRInst <(outs), (ins IntRegs:$Rs, brtarget:$r13_2),
4568   "if ($Rs"#compare#"#0) jump"#!if(isTak, ":t", ":nt")#" $r13_2" > {
4569     bits<5> Rs;
4570     bits<15> r13_2;
4571
4572     let IClass = 0b0110;
4573
4574     let Inst{27-24} = 0b0001;
4575     let Inst{23-22} = op;
4576     let Inst{12} = isTak;
4577     let Inst{21} = r13_2{14};
4578     let Inst{20-16} = Rs;
4579     let Inst{11-1} = r13_2{12-2};
4580     let Inst{13} = r13_2{13};
4581   }
4582
4583 multiclass J2_jump_compare_0<string compare, bits<2> op> {
4584   def NAME    : J2_jump_0_Base<compare, 0, op>;
4585   def NAME#pt : J2_jump_0_Base<compare, 1, op>;
4586 }
4587 let isCodeGenOnly = 0 in {
4588 defm J2_jumprz    : J2_jump_compare_0<"!=", 0b00>;
4589 defm J2_jumprgtez : J2_jump_compare_0<">=", 0b01>;
4590 defm J2_jumprnz   : J2_jump_compare_0<"==", 0b10>;
4591 defm J2_jumprltez : J2_jump_compare_0<"<=", 0b11>;
4592 }
4593
4594 // Transfer to/from Control/GPR Guest/GPR
4595 let hasSideEffects = 0 in
4596 class TFR_CR_RS_base<RegisterClass CTRC, RegisterClass RC, bit isDouble>
4597   : CRInst <(outs CTRC:$dst), (ins RC:$src),
4598   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
4599     bits<5> dst;
4600     bits<5> src;
4601
4602     let IClass = 0b0110;
4603
4604     let Inst{27-25} = 0b001;
4605     let Inst{24} = isDouble;
4606     let Inst{23-21} = 0b001;
4607     let Inst{20-16} = src;
4608     let Inst{4-0} = dst;
4609   }
4610 let isCodeGenOnly = 0 in
4611 def A2_tfrrcr : TFR_CR_RS_base<CtrRegs, IntRegs, 0b0>;
4612 def : InstAlias<"m0 = $Rs", (A2_tfrrcr C6, IntRegs:$Rs)>;
4613 def : InstAlias<"m1 = $Rs", (A2_tfrrcr C7, IntRegs:$Rs)>;
4614
4615 let hasSideEffects = 0 in
4616 class TFR_RD_CR_base<RegisterClass RC, RegisterClass CTRC, bit isSingle>
4617   : CRInst <(outs RC:$dst), (ins CTRC:$src),
4618   "$dst = $src", [], "", CR_tc_3x_SLOT3> {
4619     bits<5> dst;
4620     bits<5> src;
4621
4622     let IClass = 0b0110;
4623
4624     let Inst{27-26} = 0b10;
4625     let Inst{25} = isSingle;
4626     let Inst{24-21} = 0b0000;
4627     let Inst{20-16} = src;
4628     let Inst{4-0} = dst;
4629   }
4630
4631 let hasNewValue = 1, opNewValue = 0, isCodeGenOnly = 0 in
4632 def A2_tfrcrr : TFR_RD_CR_base<IntRegs, CtrRegs, 1>;
4633 def : InstAlias<"$Rd = m0", (A2_tfrcrr IntRegs:$Rd, C6)>;
4634 def : InstAlias<"$Rd = m1", (A2_tfrcrr IntRegs:$Rd, C7)>;
4635
4636 // Y4_trace: Send value to etm trace.
4637 let isSoloAX = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
4638 def Y4_trace: CRInst <(outs), (ins IntRegs:$Rs),
4639   "trace($Rs)"> {
4640     bits<5> Rs;
4641
4642     let IClass = 0b0110;
4643     let Inst{27-21} = 0b0010010;
4644     let Inst{20-16} = Rs;
4645   }
4646
4647 let AddedComplexity = 100, isPredicated = 1, isCodeGenOnly = 1 in
4648 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
4649             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
4650             "Error; should not emit",
4651             [(set (i32 IntRegs:$dst),
4652              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
4653                           s12ImmPred:$src3)))]>;
4654
4655 let AddedComplexity = 100, isPredicated = 1, isCodeGenOnly = 1 in
4656 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
4657             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
4658             "Error; should not emit",
4659             [(set (i32 IntRegs:$dst),
4660              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
4661                           (i32 IntRegs:$src3))))]>;
4662
4663 let AddedComplexity = 100, isPredicated = 1, isCodeGenOnly = 1 in
4664 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
4665                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
4666                      "Error; should not emit",
4667                      [(set (i32 IntRegs:$dst),
4668                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
4669                                         s12ImmPred:$src3)))]>;
4670
4671 // Generate frameindex addresses.
4672 let isReMaterializable = 1, isCodeGenOnly = 1 in
4673 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
4674              "$dst = add($src1)",
4675              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
4676
4677 // Support for generating global address.
4678 // Taken from X86InstrInfo.td.
4679 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [SDTCisVT<0, i32>,
4680                                              SDTCisVT<1, i32>,
4681                                              SDTCisPtrTy<0>]>;
4682 def HexagonCONST32    : SDNode<"HexagonISD::CONST32",        SDTHexagonCONST32>;
4683 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
4684
4685 // HI/LO Instructions
4686 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4687     isAsmParserOnly = 1 in
4688 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
4689                   "$dst.l = #LO($global)",
4690                   []>;
4691
4692 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4693     isAsmParserOnly = 1 in
4694 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
4695                   "$dst.h = #HI($global)",
4696                   []>;
4697
4698 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4699     isAsmParserOnly = 1 in
4700 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
4701                   "$dst.l = #LO($imm_value)",
4702                   []>;
4703
4704
4705 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4706     isAsmParserOnly = 1 in
4707 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
4708                   "$dst.h = #HI($imm_value)",
4709                   []>;
4710
4711 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4712     isAsmParserOnly = 1 in
4713 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
4714                   "$dst.l = #LO($jt)",
4715                   []>;
4716
4717 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4718     isAsmParserOnly = 1 in
4719 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
4720                   "$dst.h = #HI($jt)",
4721                   []>;
4722
4723
4724 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0,
4725     isAsmParserOnly = 1 in
4726 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
4727                   "$dst.l = #LO($label)",
4728                   []>;
4729
4730 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0,
4731     isAsmParserOnly = 1 in
4732 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
4733                   "$dst.h = #HI($label)",
4734                   []>;
4735
4736 // This pattern is incorrect. When we add small data, we should change
4737 // this pattern to use memw(#foo).
4738 // This is for sdata.
4739 let isMoveImm = 1, isAsmParserOnly = 1 in
4740 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
4741               "$dst = CONST32(#$global)",
4742               [(set (i32 IntRegs:$dst),
4743                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
4744
4745 // This is for non-sdata.
4746 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4747 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
4748                   "$dst = CONST32(#$global)",
4749                   [(set (i32 IntRegs:$dst),
4750                         (HexagonCONST32 tglobaladdr:$global))]>;
4751
4752 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4753 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
4754                      "$dst = CONST32(#$jt)",
4755                      [(set (i32 IntRegs:$dst),
4756                            (HexagonCONST32 tjumptable:$jt))]>;
4757
4758 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4759 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
4760                     "$dst = CONST32(#$global)",
4761                     [(set (i32 IntRegs:$dst),
4762                           (HexagonCONST32_GP tglobaladdr:$global))]>;
4763
4764 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4765 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
4766                        "$dst = CONST32(#$global)",
4767                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
4768
4769 // Map BlockAddress lowering to CONST32_Int_Real
4770 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
4771           (CONST32_Int_Real tblockaddress:$addr)>;
4772
4773 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4774 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
4775                     "$dst = CONST32($label)",
4776                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
4777
4778 let isReMaterializable = 1, isMoveImm = 1, isAsmParserOnly = 1 in
4779 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
4780                        "$dst = CONST64(#$global)",
4781                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
4782
4783 let isCodeGenOnly = 1 in
4784 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
4785                   "$dst = xor($dst, $dst)",
4786                   [(set (i1 PredRegs:$dst), 0)]>;
4787
4788 // Pseudo instructions.
4789 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
4790 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
4791                                         SDTCisVT<1, i32> ]>;
4792
4793 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
4794                     [SDNPHasChain, SDNPOutGlue]>;
4795 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
4796                     [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
4797
4798 def SDT_SPCall  : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
4799
4800 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
4801 // Optional Flag and Variable Arguments.
4802 // Its 1 Operand has pointer type.
4803 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
4804                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
4805
4806 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
4807  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
4808                         "Should never be emitted",
4809                         [(callseq_start timm:$amt)]>;
4810 }
4811
4812 let Defs = [R29, R30, R31], Uses = [R29] in {
4813  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
4814                       "Should never be emitted",
4815                       [(callseq_end timm:$amt1, timm:$amt2)]>;
4816 }
4817 // Call subroutine.
4818 let isCall = 1, hasSideEffects = 0, isAsmParserOnly = 1,
4819   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
4820           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
4821   def CALL : JInst<(outs), (ins calltarget:$dst),
4822              "call $dst", []>;
4823 }
4824
4825 // Call subroutine indirectly.
4826 let Defs = VolatileV3.Regs, isCodeGenOnly = 0 in
4827 def J2_callr : JUMPR_MISC_CALLR<0, 1>;
4828
4829 // Indirect tail-call.
4830 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
4831 def TCRETURNR : T_JMPr;
4832
4833 // Direct tail-calls.
4834 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
4835 isTerminator = 1, isCodeGenOnly = 1 in {
4836   def TCRETURNtg   : JInst<(outs), (ins calltarget:$dst), "jump $dst",
4837       [], "", J_tc_2early_SLOT23>;
4838   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst), "jump $dst",
4839       [], "", J_tc_2early_SLOT23>;
4840 }
4841
4842 //Tail calls.
4843 def : Pat<(HexagonTCRet tglobaladdr:$dst),
4844       (TCRETURNtg tglobaladdr:$dst)>;
4845 def : Pat<(HexagonTCRet texternalsym:$dst),
4846       (TCRETURNtext texternalsym:$dst)>;
4847 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
4848       (TCRETURNR (i32 IntRegs:$dst))>;
4849
4850 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
4851 def : Pat <(and (i32 IntRegs:$src1), 65535),
4852       (A2_zxth (i32 IntRegs:$src1))>;
4853
4854 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
4855 def : Pat <(and (i32 IntRegs:$src1), 255),
4856       (A2_zxtb (i32 IntRegs:$src1))>;
4857
4858 // Map Add(p1, true) to p1 = not(p1).
4859 //     Add(p1, false) should never be produced,
4860 //     if it does, it got to be mapped to NOOP.
4861 def : Pat <(add (i1 PredRegs:$src1), -1),
4862       (C2_not (i1 PredRegs:$src1))>;
4863
4864 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
4865 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
4866       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
4867                            s8ImmPred:$src2))>;
4868
4869 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
4870 // => r0 = TFR_condset_ri(p0, r1, #i)
4871 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
4872                    (i32 IntRegs:$src3)),
4873       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
4874                            s12ImmPred:$src2))>;
4875
4876 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
4877 // => r0 = TFR_condset_ir(p0, #i, r1)
4878 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
4879       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
4880                            (i32 IntRegs:$src2)))>;
4881
4882 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
4883 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
4884       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
4885
4886 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
4887 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
4888       (i1 (C2_andn (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
4889
4890
4891 let AddedComplexity = 100 in
4892 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
4893       (i64 (A2_combinew (A2_tfrsi 0),
4894                        (L2_loadrub_io (CONST32_set tglobaladdr:$global), 0)))>,
4895       Requires<[NoV4T]>;
4896
4897 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
4898 let AddedComplexity = 10 in
4899 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
4900       (i32 (A2_and (i32 (L2_loadrb_io AddrFI:$addr, 0)), (A2_tfrsi 0x1)))>;
4901
4902 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = A2_sxtw(Rss.lo).
4903 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
4904       (i64 (A2_sxtw (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
4905
4906 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = A2_sxtw(SXTH(Rss.lo)).
4907 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
4908       (i64 (A2_sxtw (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4909                                                  subreg_loreg))))))>;
4910
4911 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = A2_sxtw(SXTB(Rss.lo)).
4912 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
4913       (i64 (A2_sxtw (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
4914                                                  subreg_loreg))))))>;
4915
4916 // We want to prevent emitting pnot's as much as possible.
4917 // Map brcond with an unsupported setcc to a J2_jumpf.
4918 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4919                         bb:$offset),
4920       (J2_jumpf (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
4921                 bb:$offset)>;
4922
4923 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
4924                         bb:$offset),
4925       (J2_jumpf (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
4926
4927 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
4928       (J2_jumpf (i1 PredRegs:$src1), bb:$offset)>;
4929
4930 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
4931       (J2_jumpt (i1 PredRegs:$src1), bb:$offset)>;
4932
4933 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
4934 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
4935                         bb:$offset),
4936       (J2_jumpf (C2_cmpgti (i32 IntRegs:$src1),
4937                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
4938
4939 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
4940 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4941                         bb:$offset),
4942       (J2_jumpt (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
4943
4944 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4945                    bb:$offset),
4946       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
4947                    bb:$offset)>;
4948
4949 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
4950                         bb:$offset),
4951       (J2_jumpf (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
4952                 bb:$offset)>;
4953
4954 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
4955                    bb:$offset),
4956       (J2_jumpf (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
4957                 bb:$offset)>;
4958
4959 // Map from a 64-bit select to an emulated 64-bit mux.
4960 // Hexagon does not support 64-bit MUXes; so emulate with combines.
4961 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
4962                    (i64 DoubleRegs:$src3)),
4963       (i64 (A2_combinew (i32 (C2_mux (i1 PredRegs:$src1),
4964                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4965                                                          subreg_hireg)),
4966                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
4967                                                          subreg_hireg)))),
4968                        (i32 (C2_mux (i1 PredRegs:$src1),
4969                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
4970                                                          subreg_loreg)),
4971                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
4972                                                          subreg_loreg))))))>;
4973
4974 // Map from a 1-bit select to logical ops.
4975 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
4976 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
4977                    (i1 PredRegs:$src3)),
4978       (C2_or (C2_and (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
4979              (C2_and (C2_not (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
4980
4981 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
4982 def : Pat<(i1 (load ADDRriS11_2:$addr)),
4983       (i1 (C2_tfrrp (i32 (L2_loadrb_io AddrFI:$addr, 0))))>;
4984
4985 // Map for truncating from 64 immediates to 32 bit immediates.
4986 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
4987       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
4988
4989 // Map for truncating from i64 immediates to i1 bit immediates.
4990 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
4991        (i1 (C2_tfrrp (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4992                                           subreg_loreg))))>;
4993
4994 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
4995 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
4996       (S2_storerb_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
4997                                                      subreg_loreg)))>;
4998
4999 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
5000 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
5001       (S2_storerh_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
5002                                                      subreg_loreg)))>;
5003 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
5004 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
5005       (S2_storeri_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
5006                                                      subreg_loreg)))>;
5007
5008 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
5009 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
5010       (S2_storeri_io AddrFI:$addr, 0, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
5011                                                      subreg_loreg)))>;
5012
5013 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
5014 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
5015       (S2_storerb_io AddrFI:$addr, 0, (A2_tfrsi 1))>;
5016
5017
5018 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
5019 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
5020       (S2_storerb_io AddrFI:$addr, 0, (A2_tfrsi 1))>;
5021
5022 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
5023 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
5024       (S2_storerb_io AddrFI:$addr, 0, (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0)) )>;
5025
5026 // Map Rdd = anyext(Rs) -> Rdd = A2_sxtw(Rs).
5027 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
5028 // Better way to do this?
5029 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
5030       (i64 (A2_sxtw (i32 IntRegs:$src1)))>;
5031
5032 // Map cmple -> cmpgt.
5033 // rs <= rt -> !(rs > rt).
5034 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
5035       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
5036
5037 // rs <= rt -> !(rs > rt).
5038 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
5039       (i1 (C2_not (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
5040
5041 // Rss <= Rtt -> !(Rss > Rtt).
5042 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
5043       (i1 (C2_not (C2_cmpgtp (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
5044
5045 // Map cmpne -> cmpeq.
5046 // Hexagon_TODO: We should improve on this.
5047 // rs != rt -> !(rs == rt).
5048 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
5049       (i1 (C2_not(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
5050
5051 // Map cmpne(Rs) -> !cmpeqe(Rs).
5052 // rs != rt -> !(rs == rt).
5053 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
5054       (i1 (C2_not (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
5055
5056 // Convert setne back to xor for hexagon since we compute w/ pred registers.
5057 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
5058       (i1 (C2_xor (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
5059
5060 // Map cmpne(Rss) -> !cmpew(Rss).
5061 // rs != rt -> !(rs == rt).
5062 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
5063       (i1 (C2_not (i1 (C2_cmpeqp (i64 DoubleRegs:$src1),
5064                                      (i64 DoubleRegs:$src2)))))>;
5065
5066 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
5067 // rs >= rt -> !(rt > rs).
5068 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
5069       (i1 (C2_not (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
5070
5071 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
5072 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
5073       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
5074
5075 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
5076 // rss >= rtt -> !(rtt > rss).
5077 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
5078       (i1 (C2_not (i1 (C2_cmpgtp (i64 DoubleRegs:$src2),
5079                                 (i64 DoubleRegs:$src1)))))>;
5080
5081 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
5082 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
5083 // rs < rt -> !(rs >= rt).
5084 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
5085       (i1 (C2_not (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
5086
5087 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
5088 // rs < rt -> rt > rs.
5089 // We can let assembler map it, or we can do in the compiler itself.
5090 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
5091       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
5092
5093 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
5094 // rss < rtt -> (rtt > rss).
5095 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
5096       (i1 (C2_cmpgtp (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
5097
5098 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
5099 // rs < rt -> rt > rs.
5100 // We can let assembler map it, or we can do in the compiler itself.
5101 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
5102       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
5103
5104 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
5105 // rs < rt -> rt > rs.
5106 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
5107       (i1 (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
5108
5109 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
5110 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
5111       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
5112
5113 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
5114 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
5115       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
5116
5117 // Generate cmpgtu(Rs, #u9)
5118 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
5119       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
5120
5121 // Map from Rs >= Rt -> !(Rt > Rs).
5122 // rs >= rt -> !(rt > rs).
5123 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
5124       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
5125
5126 // Map from Rs >= Rt -> !(Rt > Rs).
5127 // rs >= rt -> !(rt > rs).
5128 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
5129       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
5130
5131 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
5132 // Map from (Rs <= Rt) -> !(Rs > Rt).
5133 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
5134       (i1 (C2_not (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
5135
5136 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
5137 // Map from (Rs <= Rt) -> !(Rs > Rt).
5138 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
5139       (i1 (C2_not (C2_cmpgtup (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
5140
5141 // Sign extends.
5142 // i1 -> i32
5143 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
5144       (i32 (C2_muxii (i1 PredRegs:$src1), -1, 0))>;
5145
5146 // i1 -> i64
5147 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
5148       (i64 (A2_combinew (A2_tfrsi -1), (C2_muxii (i1 PredRegs:$src1), -1, 0)))>;
5149
5150 // Convert sign-extended load back to load and sign extend.
5151 // i8 -> i64
5152 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
5153       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
5154
5155 // Convert any-extended load back to load and sign extend.
5156 // i8 -> i64
5157 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
5158       (i64 (A2_sxtw (L2_loadrb_io AddrFI:$src1, 0)))>;
5159
5160 // Convert sign-extended load back to load and sign extend.
5161 // i16 -> i64
5162 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
5163       (i64 (A2_sxtw (L2_loadrh_io AddrFI:$src1, 0)))>;
5164
5165 // Convert sign-extended load back to load and sign extend.
5166 // i32 -> i64
5167 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
5168       (i64 (A2_sxtw (L2_loadri_io AddrFI:$src1, 0)))>;
5169
5170
5171 // Zero extends.
5172 // i1 -> i32
5173 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
5174       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
5175
5176 // i1 -> i64
5177 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
5178       (i64 (A2_combinew (A2_tfrsi 0), (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
5179       Requires<[NoV4T]>;
5180
5181 // i32 -> i64
5182 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
5183       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
5184       Requires<[NoV4T]>;
5185
5186 // i8 -> i64
5187 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
5188       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
5189       Requires<[NoV4T]>;
5190
5191 let AddedComplexity = 20 in
5192 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
5193                                 s11_0ExtPred:$offset))),
5194       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
5195                                   s11_0ExtPred:$offset)))>,
5196       Requires<[NoV4T]>;
5197
5198 // i1 -> i64
5199 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
5200       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io AddrFI:$src1, 0)))>,
5201       Requires<[NoV4T]>;
5202
5203 let AddedComplexity = 20 in
5204 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
5205                                 s11_0ExtPred:$offset))),
5206       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrub_io IntRegs:$src1,
5207                                   s11_0ExtPred:$offset)))>,
5208       Requires<[NoV4T]>;
5209
5210 // i16 -> i64
5211 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
5212       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io AddrFI:$src1, 0)))>,
5213       Requires<[NoV4T]>;
5214
5215 let AddedComplexity = 20 in
5216 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
5217                                   s11_1ExtPred:$offset))),
5218       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadruh_io IntRegs:$src1,
5219                                   s11_1ExtPred:$offset)))>,
5220       Requires<[NoV4T]>;
5221
5222 // i32 -> i64
5223 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
5224       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
5225       Requires<[NoV4T]>;
5226
5227 let AddedComplexity = 100 in
5228 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
5229       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
5230                                   s11_2ExtPred:$offset)))>,
5231       Requires<[NoV4T]>;
5232
5233 let AddedComplexity = 10 in
5234 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
5235       (i32 (L2_loadri_io AddrFI:$src1, 0))>;
5236
5237 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
5238 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
5239       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
5240
5241 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
5242 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
5243       (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))>;
5244
5245 // Map from Rss = Pd to Rdd = A2_sxtw (mux(Pd, #1, #0))
5246 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
5247       (i64 (A2_sxtw (i32 (C2_muxii (i1 PredRegs:$src1), 1, 0))))>;
5248
5249
5250 let AddedComplexity = 100 in
5251 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
5252                            (i32 32))),
5253                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
5254                                          s11_2ExtPred:$offset2)))))),
5255         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
5256                         (L2_loadri_io IntRegs:$src2,
5257                                        s11_2ExtPred:$offset2)))>;
5258
5259 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
5260                            (i32 32))),
5261                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
5262         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
5263                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
5264
5265 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
5266                            (i32 32))),
5267                (i64 (zext (i32 IntRegs:$srcLow))))),
5268         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
5269                         IntRegs:$srcLow))>;
5270
5271 let AddedComplexity = 100 in
5272 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
5273                            (i32 32))),
5274                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
5275                                          s11_2ExtPred:$offset2)))))),
5276         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
5277                         (L2_loadri_io IntRegs:$src2,
5278                                        s11_2ExtPred:$offset2)))>;
5279
5280 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
5281                            (i32 32))),
5282                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
5283         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
5284                         (L2_loadri_io AddrFI:$srcLow, 0)))>;
5285
5286 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
5287                            (i32 32))),
5288                (i64 (zext (i32 IntRegs:$srcLow))))),
5289         (i64 (A2_combinew (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
5290                         IntRegs:$srcLow))>;
5291
5292 // Any extended 64-bit load.
5293 // anyext i32 -> i64
5294 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
5295       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io AddrFI:$src1, 0)))>,
5296       Requires<[NoV4T]>;
5297
5298 // When there is an offset we should prefer the pattern below over the pattern above.
5299 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
5300 // So this complexity below is comfortably higher to allow for choosing the below.
5301 // If this is not done then we generate addresses such as
5302 // ********************************************
5303 //        r1 = add (r0, #4)
5304 //        r1 = memw(r1 + #0)
5305 //  instead of
5306 //        r1 = memw(r0 + #4)
5307 // ********************************************
5308 let AddedComplexity = 100 in
5309 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
5310       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadri_io IntRegs:$src1,
5311                                   s11_2ExtPred:$offset)))>,
5312       Requires<[NoV4T]>;
5313
5314 // anyext i16 -> i64.
5315 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
5316       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io AddrFI:$src1, 0)))>,
5317       Requires<[NoV4T]>;
5318
5319 let AddedComplexity = 20 in
5320 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
5321                                   s11_1ExtPred:$offset))),
5322       (i64 (A2_combinew (A2_tfrsi 0), (L2_loadrh_io IntRegs:$src1,
5323                                   s11_1ExtPred:$offset)))>,
5324       Requires<[NoV4T]>;
5325
5326 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
5327 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
5328       (i64 (A2_combinew (A2_tfrsi 0), (i32 IntRegs:$src1)))>,
5329       Requires<[NoV4T]>;
5330
5331 // Multiply 64-bit unsigned and use upper result.
5332 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
5333       (i64
5334        (M2_dpmpyuu_acc_s0
5335         (i64
5336          (A2_combinew
5337           (A2_tfrsi 0),
5338            (i32
5339             (EXTRACT_SUBREG
5340              (i64
5341               (S2_lsr_i_p
5342                (i64
5343                 (M2_dpmpyuu_acc_s0
5344                  (i64
5345                   (M2_dpmpyuu_acc_s0
5346                    (i64
5347                     (A2_combinew (A2_tfrsi 0),
5348                      (i32
5349                       (EXTRACT_SUBREG
5350                        (i64
5351                         (S2_lsr_i_p
5352                          (i64
5353                           (M2_dpmpyuu_s0
5354                             (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
5355                                                        subreg_loreg)),
5356                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
5357                                                        subreg_loreg)))), 32)),
5358                        subreg_loreg)))),
5359                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
5360                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
5361                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
5362                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
5363                32)), subreg_loreg)))),
5364         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
5365         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
5366
5367 // Multiply 64-bit signed and use upper result.
5368 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
5369       (i64
5370        (M2_dpmpyss_acc_s0
5371         (i64
5372          (A2_combinew (A2_tfrsi 0),
5373           (i32
5374            (EXTRACT_SUBREG
5375             (i64
5376              (S2_lsr_i_p
5377               (i64
5378                (M2_dpmpyss_acc_s0
5379                 (i64
5380                  (M2_dpmpyss_acc_s0
5381                   (i64
5382                    (A2_combinew (A2_tfrsi 0),
5383                     (i32
5384                      (EXTRACT_SUBREG
5385                       (i64
5386                        (S2_lsr_i_p
5387                         (i64
5388                          (M2_dpmpyuu_s0
5389                            (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
5390                                                       subreg_loreg)),
5391                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
5392                                                       subreg_loreg)))), 32)),
5393                       subreg_loreg)))),
5394                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
5395                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
5396                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
5397                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
5398               32)), subreg_loreg)))),
5399         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
5400         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
5401
5402 // Hexagon specific ISD nodes.
5403 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
5404                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
5405 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
5406                                   SDTHexagonADJDYNALLOC>;
5407 // Needed to tag these instructions for stack layout.
5408 let usesCustomInserter = 1, isAsmParserOnly = 1 in
5409 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
5410                                                      s16Imm:$src2),
5411                   "$dst = add($src1, #$src2)",
5412                   [(set (i32 IntRegs:$dst),
5413                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
5414                                              s16ImmPred:$src2))]>;
5415
5416 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
5417 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
5418 let isCodeGenOnly = 1 in
5419 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
5420                 "$dst = $src1",
5421                 [(set (i32 IntRegs:$dst),
5422                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
5423
5424 let AddedComplexity = 100 in
5425 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
5426       (COPY (i32 IntRegs:$src1))>;
5427
5428 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
5429
5430 def : Pat<(HexagonWrapperJT tjumptable:$dst),
5431           (i32 (CONST32_set_jt tjumptable:$dst))>;
5432
5433 // XTYPE/SHIFT
5434 //
5435 //===----------------------------------------------------------------------===//
5436 // Template Class
5437 // Shift by immediate/register and accumulate/logical
5438 //===----------------------------------------------------------------------===//
5439
5440 // Rx[+-&|]=asr(Rs,#u5)
5441 // Rx[+-&|^]=lsr(Rs,#u5)
5442 // Rx[+-&|^]=asl(Rs,#u5)
5443
5444 let hasNewValue = 1, opNewValue = 0 in
5445 class T_shift_imm_acc_r <string opc1, string opc2, SDNode OpNode1,
5446                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
5447   : SInst_acc<(outs IntRegs:$Rx),
5448               (ins IntRegs:$src1, IntRegs:$Rs, u5Imm:$u5),
5449   "$Rx "#opc2#opc1#"($Rs, #$u5)",
5450   [(set (i32 IntRegs:$Rx),
5451          (OpNode2 (i32 IntRegs:$src1),
5452                   (OpNode1 (i32 IntRegs:$Rs), u5ImmPred:$u5)))],
5453   "$src1 = $Rx", S_2op_tc_2_SLOT23> {
5454     bits<5> Rx;
5455     bits<5> Rs;
5456     bits<5> u5;
5457
5458     let IClass = 0b1000;
5459
5460     let Inst{27-24} = 0b1110;
5461     let Inst{23-22} = majOp{2-1};
5462     let Inst{13} = 0b0;
5463     let Inst{7} = majOp{0};
5464     let Inst{6-5} = minOp;
5465     let Inst{4-0} = Rx;
5466     let Inst{20-16} = Rs;
5467     let Inst{12-8} = u5;
5468   }
5469
5470 // Rx[+-&|]=asr(Rs,Rt)
5471 // Rx[+-&|^]=lsr(Rs,Rt)
5472 // Rx[+-&|^]=asl(Rs,Rt)
5473
5474 let hasNewValue = 1, opNewValue = 0 in
5475 class T_shift_reg_acc_r <string opc1, string opc2, SDNode OpNode1,
5476                          SDNode OpNode2, bits<2> majOp, bits<2> minOp>
5477   : SInst_acc<(outs IntRegs:$Rx),
5478               (ins IntRegs:$src1, IntRegs:$Rs, IntRegs:$Rt),
5479   "$Rx "#opc2#opc1#"($Rs, $Rt)",
5480   [(set (i32 IntRegs:$Rx),
5481          (OpNode2 (i32 IntRegs:$src1),
5482                   (OpNode1 (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))],
5483   "$src1 = $Rx", S_3op_tc_2_SLOT23 > {
5484     bits<5> Rx;
5485     bits<5> Rs;
5486     bits<5> Rt;
5487
5488     let IClass = 0b1100;
5489
5490     let Inst{27-24} = 0b1100;
5491     let Inst{23-22} = majOp;
5492     let Inst{7-6} = minOp;
5493     let Inst{4-0} = Rx;
5494     let Inst{20-16} = Rs;
5495     let Inst{12-8} = Rt;
5496   }
5497
5498 // Rxx[+-&|]=asr(Rss,#u6)
5499 // Rxx[+-&|^]=lsr(Rss,#u6)
5500 // Rxx[+-&|^]=asl(Rss,#u6)
5501
5502 class T_shift_imm_acc_p <string opc1, string opc2, SDNode OpNode1,
5503                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
5504   : SInst_acc<(outs DoubleRegs:$Rxx),
5505               (ins DoubleRegs:$src1, DoubleRegs:$Rss, u6Imm:$u6),
5506   "$Rxx "#opc2#opc1#"($Rss, #$u6)",
5507   [(set (i64 DoubleRegs:$Rxx),
5508         (OpNode2 (i64 DoubleRegs:$src1),
5509                  (OpNode1 (i64 DoubleRegs:$Rss), u6ImmPred:$u6)))],
5510   "$src1 = $Rxx", S_2op_tc_2_SLOT23> {
5511     bits<5> Rxx;
5512     bits<5> Rss;
5513     bits<6> u6;
5514
5515     let IClass = 0b1000;
5516
5517     let Inst{27-24} = 0b0010;
5518     let Inst{23-22} = majOp{2-1};
5519     let Inst{7} = majOp{0};
5520     let Inst{6-5} = minOp;
5521     let Inst{4-0} = Rxx;
5522     let Inst{20-16} = Rss;
5523     let Inst{13-8} = u6;
5524   }
5525
5526
5527 // Rxx[+-&|]=asr(Rss,Rt)
5528 // Rxx[+-&|^]=lsr(Rss,Rt)
5529 // Rxx[+-&|^]=asl(Rss,Rt)
5530 // Rxx[+-&|^]=lsl(Rss,Rt)
5531
5532 class T_shift_reg_acc_p <string opc1, string opc2, SDNode OpNode1,
5533                          SDNode OpNode2, bits<3> majOp, bits<2> minOp>
5534   : SInst_acc<(outs DoubleRegs:$Rxx),
5535               (ins DoubleRegs:$src1, DoubleRegs:$Rss, IntRegs:$Rt),
5536   "$Rxx "#opc2#opc1#"($Rss, $Rt)",
5537   [(set (i64 DoubleRegs:$Rxx),
5538         (OpNode2 (i64 DoubleRegs:$src1),
5539                  (OpNode1 (i64 DoubleRegs:$Rss), (i32 IntRegs:$Rt))))],
5540   "$src1 = $Rxx", S_3op_tc_2_SLOT23> {
5541     bits<5> Rxx;
5542     bits<5> Rss;
5543     bits<5> Rt;
5544
5545     let IClass = 0b1100;
5546
5547     let Inst{27-24} = 0b1011;
5548     let Inst{23-21} = majOp;
5549     let Inst{20-16} = Rss;
5550     let Inst{12-8} = Rt;
5551     let Inst{7-6} = minOp;
5552     let Inst{4-0} = Rxx;
5553   }
5554
5555 //===----------------------------------------------------------------------===//
5556 // Multi-class for the shift instructions with logical/arithmetic operators.
5557 //===----------------------------------------------------------------------===//
5558
5559 multiclass xtype_imm_base<string OpcStr1, string OpcStr2, SDNode OpNode1,
5560                          SDNode OpNode2, bits<3> majOp, bits<2> minOp > {
5561   def _i_r#NAME : T_shift_imm_acc_r< OpcStr1, OpcStr2, OpNode1,
5562                                      OpNode2, majOp, minOp >;
5563   def _i_p#NAME : T_shift_imm_acc_p< OpcStr1, OpcStr2, OpNode1,
5564                                      OpNode2, majOp, minOp >;
5565 }
5566
5567 multiclass xtype_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
5568   let AddedComplexity = 100 in
5569   defm _acc  : xtype_imm_base< opc1, "+= ", OpNode, add, 0b001, minOp>;
5570
5571   defm _nac  : xtype_imm_base< opc1, "-= ", OpNode, sub, 0b000, minOp>;
5572   defm _and  : xtype_imm_base< opc1, "&= ", OpNode, and, 0b010, minOp>;
5573   defm _or   : xtype_imm_base< opc1, "|= ", OpNode,  or, 0b011, minOp>;
5574 }
5575
5576 multiclass xtype_xor_imm_acc<string opc1, SDNode OpNode, bits<2>minOp> {
5577 let AddedComplexity = 100 in
5578   defm _xacc  : xtype_imm_base< opc1, "^= ", OpNode, xor, 0b100, minOp>;
5579 }
5580
5581 let isCodeGenOnly = 0 in {
5582 defm S2_asr : xtype_imm_acc<"asr", sra, 0b00>;
5583
5584 defm S2_lsr : xtype_imm_acc<"lsr", srl, 0b01>,
5585               xtype_xor_imm_acc<"lsr", srl, 0b01>;
5586
5587 defm S2_asl : xtype_imm_acc<"asl", shl, 0b10>,
5588               xtype_xor_imm_acc<"asl", shl, 0b10>;
5589 }
5590
5591 multiclass xtype_reg_acc_r<string opc1, SDNode OpNode, bits<2>minOp> {
5592   let AddedComplexity = 100 in
5593   def _acc : T_shift_reg_acc_r <opc1, "+= ", OpNode, add, 0b11, minOp>;
5594
5595   def _nac : T_shift_reg_acc_r <opc1, "-= ", OpNode, sub, 0b10, minOp>;
5596   def _and : T_shift_reg_acc_r <opc1, "&= ", OpNode, and, 0b01, minOp>;
5597   def _or  : T_shift_reg_acc_r <opc1, "|= ", OpNode,  or, 0b00, minOp>;
5598 }
5599
5600 multiclass xtype_reg_acc_p<string opc1, SDNode OpNode, bits<2>minOp> {
5601   let AddedComplexity = 100 in
5602   def _acc : T_shift_reg_acc_p <opc1, "+= ", OpNode, add, 0b110, minOp>;
5603
5604   def _nac : T_shift_reg_acc_p <opc1, "-= ", OpNode, sub, 0b100, minOp>;
5605   def _and : T_shift_reg_acc_p <opc1, "&= ", OpNode, and, 0b010, minOp>;
5606   def _or  : T_shift_reg_acc_p <opc1, "|= ", OpNode,  or, 0b000, minOp>;
5607   def _xor : T_shift_reg_acc_p <opc1, "^= ", OpNode, xor, 0b011, minOp>;
5608 }
5609
5610 multiclass xtype_reg_acc<string OpcStr, SDNode OpNode, bits<2> minOp > {
5611   defm _r_r : xtype_reg_acc_r <OpcStr, OpNode, minOp>;
5612   defm _r_p : xtype_reg_acc_p <OpcStr, OpNode, minOp>;
5613 }
5614
5615 let isCodeGenOnly = 0 in {
5616 defm S2_asl : xtype_reg_acc<"asl", shl, 0b10>;
5617 defm S2_asr : xtype_reg_acc<"asr", sra, 0b00>;
5618 defm S2_lsr : xtype_reg_acc<"lsr", srl, 0b01>;
5619 defm S2_lsl : xtype_reg_acc<"lsl", shl, 0b11>;
5620 }
5621
5622 //===----------------------------------------------------------------------===//
5623 let hasSideEffects = 0 in
5624 class T_S3op_1 <string mnemonic, RegisterClass RC, bits<2> MajOp, bits<3> MinOp,
5625                 bit SwapOps, bit isSat = 0, bit isRnd = 0, bit hasShift = 0>
5626   : SInst <(outs RC:$dst),
5627            (ins DoubleRegs:$src1, DoubleRegs:$src2),
5628   "$dst = "#mnemonic#"($src1, $src2)"#!if(isRnd, ":rnd", "")
5629                                      #!if(hasShift,":>>1","")
5630                                      #!if(isSat, ":sat", ""),
5631   [], "", S_3op_tc_2_SLOT23 > {
5632     bits<5> dst;
5633     bits<5> src1;
5634     bits<5> src2;
5635
5636     let IClass = 0b1100;
5637
5638     let Inst{27-24} = 0b0001;
5639     let Inst{23-22} = MajOp;
5640     let Inst{20-16} = !if (SwapOps, src2, src1);
5641     let Inst{12-8}  = !if (SwapOps, src1, src2);
5642     let Inst{7-5}   = MinOp;
5643     let Inst{4-0}   = dst;
5644   }
5645
5646 class T_S3op_64 <string mnemonic, bits<2> MajOp, bits<3> MinOp, bit SwapOps,
5647                  bit isSat = 0, bit isRnd = 0, bit hasShift = 0 >
5648   : T_S3op_1 <mnemonic, DoubleRegs, MajOp, MinOp, SwapOps,
5649               isSat, isRnd, hasShift>;
5650
5651 let Itinerary = S_3op_tc_1_SLOT23, isCodeGenOnly = 0 in {
5652   def S2_shuffeb : T_S3op_64 < "shuffeb", 0b00, 0b010, 0>;
5653   def S2_shuffeh : T_S3op_64 < "shuffeh", 0b00, 0b110, 0>;
5654   def S2_shuffob : T_S3op_64 < "shuffob", 0b00, 0b100, 1>;
5655   def S2_shuffoh : T_S3op_64 < "shuffoh", 0b10, 0b000, 1>;
5656
5657   def S2_vtrunewh : T_S3op_64 < "vtrunewh", 0b10, 0b010, 0>;
5658   def S2_vtrunowh : T_S3op_64 < "vtrunowh", 0b10, 0b100, 0>;
5659 }
5660
5661 let isCodeGenOnly = 0 in
5662 def S2_lfsp : T_S3op_64 < "lfs", 0b10, 0b110, 0>;
5663
5664 let hasSideEffects = 0 in
5665 class T_S3op_2 <string mnemonic, bits<3> MajOp, bit SwapOps>
5666   : SInst < (outs DoubleRegs:$Rdd),
5667             (ins DoubleRegs:$Rss, DoubleRegs:$Rtt, PredRegs:$Pu),
5668   "$Rdd = "#mnemonic#"($Rss, $Rtt, $Pu)",
5669   [], "", S_3op_tc_1_SLOT23 > {
5670     bits<5> Rdd;
5671     bits<5> Rss;
5672     bits<5> Rtt;
5673     bits<2> Pu;
5674
5675     let IClass = 0b1100;
5676
5677     let Inst{27-24} = 0b0010;
5678     let Inst{23-21} = MajOp;
5679     let Inst{20-16} = !if (SwapOps, Rtt, Rss);
5680     let Inst{12-8} = !if (SwapOps, Rss, Rtt);
5681     let Inst{6-5} = Pu;
5682     let Inst{4-0} = Rdd;
5683   }
5684
5685 let isCodeGenOnly = 0 in {
5686 def S2_valignrb  : T_S3op_2 < "valignb",  0b000, 1>;
5687 def S2_vsplicerb : T_S3op_2 < "vspliceb", 0b100, 0>;
5688 }
5689
5690 //===----------------------------------------------------------------------===//
5691 // Template class used by vector shift, vector rotate, vector neg,
5692 // 32-bit shift, 64-bit shifts, etc.
5693 //===----------------------------------------------------------------------===//
5694
5695 let hasSideEffects = 0 in
5696 class T_S3op_3 <string mnemonic, RegisterClass RC, bits<2> MajOp,
5697                  bits<2> MinOp, bit isSat = 0, list<dag> pattern = [] >
5698   : SInst <(outs RC:$dst),
5699            (ins RC:$src1, IntRegs:$src2),
5700   "$dst = "#mnemonic#"($src1, $src2)"#!if(isSat, ":sat", ""),
5701   pattern, "", S_3op_tc_1_SLOT23> {
5702     bits<5> dst;
5703     bits<5> src1;
5704     bits<5> src2;
5705
5706     let IClass = 0b1100;
5707
5708     let Inst{27-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b0110, 0b0011);
5709     let Inst{23-22} = MajOp;
5710     let Inst{20-16} = src1;
5711     let Inst{12-8} = src2;
5712     let Inst{7-6} = MinOp;
5713     let Inst{4-0} = dst;
5714   }
5715
5716 let hasNewValue = 1 in
5717 class T_S3op_shift32 <string mnemonic, SDNode OpNode, bits<2> MinOp>
5718   : T_S3op_3 <mnemonic, IntRegs, 0b01, MinOp, 0,
5719     [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
5720                                       (i32 IntRegs:$src2)))]>;
5721
5722 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23 in
5723 class T_S3op_shift32_Sat <string mnemonic, bits<2> MinOp>
5724   : T_S3op_3 <mnemonic, IntRegs, 0b00, MinOp, 1, []>;
5725
5726
5727 class T_S3op_shift64 <string mnemonic, SDNode OpNode, bits<2> MinOp>
5728   : T_S3op_3 <mnemonic, DoubleRegs, 0b10, MinOp, 0,
5729     [(set (i64 DoubleRegs:$dst), (OpNode (i64 DoubleRegs:$src1),
5730                                          (i32 IntRegs:$src2)))]>;
5731
5732
5733 class T_S3op_shiftVect <string mnemonic, bits<2> MajOp, bits<2> MinOp>
5734   : T_S3op_3 <mnemonic, DoubleRegs, MajOp, MinOp, 0, []>;
5735
5736
5737 // Shift by register
5738 // Rdd=[asr|lsr|asl|lsl](Rss,Rt)
5739
5740 let isCodeGenOnly = 0 in {
5741 def S2_asr_r_p : T_S3op_shift64 < "asr", sra, 0b00>;
5742 def S2_lsr_r_p : T_S3op_shift64 < "lsr", srl, 0b01>;
5743 def S2_asl_r_p : T_S3op_shift64 < "asl", shl, 0b10>;
5744 def S2_lsl_r_p : T_S3op_shift64 < "lsl", shl, 0b11>;
5745 }
5746
5747 // Rd=[asr|lsr|asl|lsl](Rs,Rt)
5748
5749 let isCodeGenOnly = 0 in {
5750 def S2_asr_r_r : T_S3op_shift32<"asr", sra, 0b00>;
5751 def S2_lsr_r_r : T_S3op_shift32<"lsr", srl, 0b01>;
5752 def S2_asl_r_r : T_S3op_shift32<"asl", shl, 0b10>;
5753 def S2_lsl_r_r : T_S3op_shift32<"lsl", shl, 0b11>;
5754 }
5755
5756 // Shift by register with saturation
5757 // Rd=asr(Rs,Rt):sat
5758 // Rd=asl(Rs,Rt):sat
5759
5760 let Defs = [USR_OVF], isCodeGenOnly = 0 in {
5761   def S2_asr_r_r_sat : T_S3op_shift32_Sat<"asr", 0b00>;
5762   def S2_asl_r_r_sat : T_S3op_shift32_Sat<"asl", 0b10>;
5763 }
5764
5765 let hasNewValue = 1, hasSideEffects = 0 in
5766 class T_S3op_8 <string opc, bits<3> MinOp, bit isSat, bit isRnd, bit hasShift, bit hasSplat = 0>
5767   : SInst < (outs IntRegs:$Rd),
5768             (ins DoubleRegs:$Rss, IntRegs:$Rt),
5769   "$Rd = "#opc#"($Rss, $Rt"#!if(hasSplat, "*", "")#")"
5770                            #!if(hasShift, ":<<1", "")
5771                            #!if(isRnd, ":rnd", "")
5772                            #!if(isSat, ":sat", ""),
5773   [], "", S_3op_tc_1_SLOT23 > {
5774     bits<5> Rd;
5775     bits<5> Rss;
5776     bits<5> Rt;
5777
5778     let IClass = 0b1100;
5779
5780     let Inst{27-24} = 0b0101;
5781     let Inst{20-16} = Rss;
5782     let Inst{12-8}  = Rt;
5783     let Inst{7-5}   = MinOp;
5784     let Inst{4-0}   = Rd;
5785   }
5786
5787 let isCodeGenOnly = 0 in
5788 def S2_asr_r_svw_trun : T_S3op_8<"vasrw", 0b010, 0, 0, 0>;
5789
5790 let Defs = [USR_OVF], Itinerary = S_3op_tc_2_SLOT23, isCodeGenOnly = 0 in
5791 def S2_vcrotate : T_S3op_shiftVect < "vcrotate", 0b11, 0b00>;
5792
5793 let hasSideEffects = 0 in
5794 class T_S3op_7 <string mnemonic, bit MajOp >
5795   : SInst <(outs DoubleRegs:$Rdd),
5796            (ins DoubleRegs:$Rss, DoubleRegs:$Rtt, u3Imm:$u3),
5797   "$Rdd = "#mnemonic#"($Rss, $Rtt, #$u3)" ,
5798   [], "", S_3op_tc_1_SLOT23 > {
5799     bits<5> Rdd;
5800     bits<5> Rss;
5801     bits<5> Rtt;
5802     bits<3> u3;
5803
5804     let IClass = 0b1100;
5805
5806     let Inst{27-24} = 0b0000;
5807     let Inst{23}    = MajOp;
5808     let Inst{20-16} = !if(MajOp, Rss, Rtt);
5809     let Inst{12-8}  =  !if(MajOp, Rtt, Rss);
5810     let Inst{7-5}   = u3;
5811     let Inst{4-0}   = Rdd;
5812   }
5813
5814 let isCodeGenOnly = 0 in {
5815 def S2_valignib  : T_S3op_7 < "valignb", 0>;
5816 def S2_vspliceib : T_S3op_7 < "vspliceb", 1>;
5817 }
5818
5819 //===----------------------------------------------------------------------===//
5820 // Template class for 'insert bitfield' instructions
5821 //===----------------------------------------------------------------------===//
5822 let hasSideEffects = 0 in
5823 class T_S3op_insert <string mnemonic, RegisterClass RC>
5824   : SInst <(outs RC:$dst),
5825            (ins RC:$src1, RC:$src2, DoubleRegs:$src3),
5826   "$dst = "#mnemonic#"($src2, $src3)" ,
5827   [], "$src1 = $dst", S_3op_tc_1_SLOT23 > {
5828     bits<5> dst;
5829     bits<5> src2;
5830     bits<5> src3;
5831
5832     let IClass = 0b1100;
5833
5834     let Inst{27-26} = 0b10;
5835     let Inst{25-24} = !if(!eq(!cast<string>(RC), "IntRegs"), 0b00, 0b10);
5836     let Inst{23}    = 0b0;
5837     let Inst{20-16} = src2;
5838     let Inst{12-8}  = src3;
5839     let Inst{4-0}   = dst;
5840   }
5841
5842 let hasSideEffects = 0 in
5843 class T_S2op_insert <bits<4> RegTyBits, RegisterClass RC, Operand ImmOp>
5844   : SInst <(outs RC:$dst), (ins RC:$dst2, RC:$src1, ImmOp:$src2, ImmOp:$src3),
5845   "$dst = insert($src1, #$src2, #$src3)",
5846   [], "$dst2 = $dst", S_2op_tc_2_SLOT23> {
5847     bits<5> dst;
5848     bits<5> src1;
5849     bits<6> src2;
5850     bits<6> src3;
5851     bit bit23;
5852     bit bit13;
5853     string ImmOpStr = !cast<string>(ImmOp);
5854
5855     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5}, 0);
5856     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
5857
5858     let IClass = 0b1000;
5859
5860     let Inst{27-24} = RegTyBits;
5861     let Inst{23}    = bit23;
5862     let Inst{22-21} = src3{4-3};
5863     let Inst{20-16} = src1;
5864     let Inst{13}    = bit13;
5865     let Inst{12-8}  = src2{4-0};
5866     let Inst{7-5}   = src3{2-0};
5867     let Inst{4-0}   = dst;
5868   }
5869
5870 // Rx=insert(Rs,Rtt)
5871 // Rx=insert(Rs,#u5,#U5)
5872 let hasNewValue = 1, isCodeGenOnly = 0 in {
5873   def S2_insert_rp : T_S3op_insert <"insert", IntRegs>;
5874   def S2_insert    : T_S2op_insert <0b1111, IntRegs, u5Imm>;
5875 }
5876
5877 // Rxx=insert(Rss,Rtt)
5878 // Rxx=insert(Rss,#u6,#U6)
5879 let isCodeGenOnly = 0 in {
5880 def S2_insertp_rp : T_S3op_insert<"insert", DoubleRegs>;
5881 def S2_insertp    : T_S2op_insert <0b0011, DoubleRegs, u6Imm>;
5882 }
5883
5884 //===----------------------------------------------------------------------===//
5885 // Template class for 'extract bitfield' instructions
5886 //===----------------------------------------------------------------------===//
5887 let hasNewValue = 1, hasSideEffects = 0 in
5888 class T_S3op_extract <string mnemonic, bits<2> MinOp>
5889   : SInst <(outs IntRegs:$Rd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
5890   "$Rd = "#mnemonic#"($Rs, $Rtt)",
5891   [], "", S_3op_tc_2_SLOT23 > {
5892     bits<5> Rd;
5893     bits<5> Rs;
5894     bits<5> Rtt;
5895
5896     let IClass = 0b1100;
5897
5898     let Inst{27-22} = 0b100100;
5899     let Inst{20-16} = Rs;
5900     let Inst{12-8}  = Rtt;
5901     let Inst{7-6}   = MinOp;
5902     let Inst{4-0}   = Rd;
5903   }
5904
5905 let hasSideEffects = 0 in
5906 class T_S2op_extract <string mnemonic, bits<4> RegTyBits,
5907                       RegisterClass RC, Operand ImmOp>
5908   : SInst <(outs RC:$dst), (ins RC:$src1, ImmOp:$src2, ImmOp:$src3),
5909   "$dst = "#mnemonic#"($src1, #$src2, #$src3)",
5910   [], "", S_2op_tc_2_SLOT23> {
5911     bits<5> dst;
5912     bits<5> src1;
5913     bits<6> src2;
5914     bits<6> src3;
5915     bit bit23;
5916     bit bit13;
5917     string ImmOpStr = !cast<string>(ImmOp);
5918
5919     let bit23 = !if (!eq(ImmOpStr, "u6Imm"), src3{5},
5920                 !if (!eq(mnemonic, "extractu"), 0, 1));
5921
5922     let bit13 = !if (!eq(ImmOpStr, "u6Imm"), src2{5}, 0);
5923
5924     let IClass = 0b1000;
5925
5926     let Inst{27-24} = RegTyBits;
5927     let Inst{23}    = bit23;
5928     let Inst{22-21} = src3{4-3};
5929     let Inst{20-16} = src1;
5930     let Inst{13}    = bit13;
5931     let Inst{12-8}  = src2{4-0};
5932     let Inst{7-5}   = src3{2-0};
5933     let Inst{4-0}   = dst;
5934   }
5935
5936 // Extract bitfield
5937
5938 // Rdd=extractu(Rss,Rtt)
5939 // Rdd=extractu(Rss,#u6,#U6)
5940 let isCodeGenOnly = 0 in {
5941 def S2_extractup_rp : T_S3op_64 < "extractu", 0b00, 0b000, 0>;
5942 def S2_extractup    : T_S2op_extract <"extractu", 0b0001, DoubleRegs, u6Imm>;
5943 }
5944
5945 // Rd=extractu(Rs,Rtt)
5946 // Rd=extractu(Rs,#u5,#U5)
5947 let hasNewValue = 1, isCodeGenOnly = 0 in {
5948   def S2_extractu_rp : T_S3op_extract<"extractu", 0b00>;
5949   def S2_extractu    : T_S2op_extract <"extractu", 0b1101, IntRegs, u5Imm>;
5950 }
5951
5952 //===----------------------------------------------------------------------===//
5953 // :raw for of tableindx[bdhw] insns
5954 //===----------------------------------------------------------------------===//
5955
5956 let hasSideEffects = 0, hasNewValue = 1, opNewValue = 0 in
5957 class tableidxRaw<string OpStr, bits<2>MinOp>
5958   : SInst <(outs IntRegs:$Rx),
5959            (ins IntRegs:$_dst_, IntRegs:$Rs, u4Imm:$u4, s6Imm:$S6),
5960            "$Rx = "#OpStr#"($Rs, #$u4, #$S6):raw",
5961     [], "$Rx = $_dst_" > {
5962     bits<5> Rx;
5963     bits<5> Rs;
5964     bits<4> u4;
5965     bits<6> S6;
5966
5967     let IClass = 0b1000;
5968
5969     let Inst{27-24} = 0b0111;
5970     let Inst{23-22} = MinOp;
5971     let Inst{21}    = u4{3};
5972     let Inst{20-16} = Rs;
5973     let Inst{13-8}  = S6;
5974     let Inst{7-5}   = u4{2-0};
5975     let Inst{4-0}   = Rx;
5976   }
5977
5978 let isCodeGenOnly = 0 in {
5979 def S2_tableidxb : tableidxRaw<"tableidxb", 0b00>;
5980 def S2_tableidxh : tableidxRaw<"tableidxh", 0b01>;
5981 def S2_tableidxw : tableidxRaw<"tableidxw", 0b10>;
5982 def S2_tableidxd : tableidxRaw<"tableidxd", 0b11>;
5983 }
5984
5985 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
5986 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
5987       (i32 (M2_mpysin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
5988
5989 //===----------------------------------------------------------------------===//
5990 // V3 Instructions +
5991 //===----------------------------------------------------------------------===//
5992
5993 include "HexagonInstrInfoV3.td"
5994
5995 //===----------------------------------------------------------------------===//
5996 // V3 Instructions -
5997 //===----------------------------------------------------------------------===//
5998
5999 //===----------------------------------------------------------------------===//
6000 // V4 Instructions +
6001 //===----------------------------------------------------------------------===//
6002
6003 include "HexagonInstrInfoV4.td"
6004
6005 //===----------------------------------------------------------------------===//
6006 // V4 Instructions -
6007 //===----------------------------------------------------------------------===//
6008
6009 //===----------------------------------------------------------------------===//
6010 // V5 Instructions +
6011 //===----------------------------------------------------------------------===//
6012
6013 include "HexagonInstrInfoV5.td"
6014
6015 //===----------------------------------------------------------------------===//
6016 // V5 Instructions -
6017 //===----------------------------------------------------------------------===//
6018
6019 //===----------------------------------------------------------------------===//
6020 // ALU32/64/Vector +
6021 //===----------------------------------------------------------------------===///
6022
6023 include "HexagonInstrInfoVector.td"